JPH07111829B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、画像用メモリなどのようにシリアルデータ出
力制御回路を含む半導体メモリに関する。

（従来の技術） 近年、半導体メモリは様々な分野において高速化に対す
る要求が高まり、シリアルアクセス可能なメモリの需要
が増大している。このようなメモリ、例えば画像用メモ
リは、一般に、ランダムアクセス可能なランダムアクセ
スメモリ部（RAM部）とシリアルアクセス可能なシリア
ルアクセスメモリ部（SAM部）とを持ち、このRAM部とSA
M部との間でリードラッチ部およびライトラッチ部を介
してデータ転送を行い、互いに非同期でのアクセスが可
能となっている。

RAM部は、通常のダイナミックメモリやスタティックメ
モリと同じ構成であり、アクセス方法もほぼ同様であ
る。SAM部は、シフトレジスタを用いて実際にデータを
シリアルに転送するものと、前記リードラッチ部および
ライトラッチ部へのアクセスを順次行うことでシリアル
アクセスを実現するものとがある。ここでは、前者のシ
フトレジスタを用いるものについて説明する。

第14図は、シリアル入力部およびシリアル出力部にそれ
ぞれシフトレジスタを用いた画像用メモリの一例を示し
ている。SRiは入力シフトレジスタ、WLはライトラッチ
部、MCはメモリセルアレイ、RLはリードラッチ部、SRo
は出力シフトレジスタ、RAMCはRAM制御回路、ADはアド
レスデコーダ、SAMCはSAM制御回路、▲▼はRAM部の
制御信号、▲▼はRAM部のライト／リード制御信
号、AnはRAM部のアドレス信号、Dinはシリアルに入力す
る書込みデータ、Doutはシリアルに出力する読出しデー
タ、SCはSAM部の制御クロック入力、WSは入力シフトレ
ジスタSRiからライトラッチ部WLへのデータ転送を制御
する信号である。

第15図は、例えば４段のシフトレジスタSR1〜SR4よりな
るシリアル入力部の構成を示し、その動作波形を第16図
に示している。シリアル入力データDinはSCクロック入
力によりシフトレジスタSR1〜SR4に順次取込まれ、４ビ
ット入力される毎にWS信号によってライトラッチWL1〜W
L4に書込まれる。これらのデータは、次のWS信号によっ
てライトラッチWL1〜WL4に新しいデータが書込まれる前
にWRT信号によってメモリセルに書込まれる。このWRT信
号は、RAM部の制御信号▲▼、▲▼などによっ
て作られ、前記SCクロック入力、WS信号とは非同期でメ
モリセルへの書込みを行う。

第17図は、例えば４段のシフトレジスタSR1〜SR4よりな
るシリアル出力部の構成を示し、その動作波形を第18図
に示している。RAM部の制御信号▲▼、▲▼な
どによって作られたRLT信号によってメモリセルのデー
タがリードラッチRL1〜RL4に読出される。次に、RS信号
によってリードラッチRL1〜RL4の出力がセレクタY1〜Y4
で選択され、この選択出力がSCクロック入力の立上がり
でシフトレジスタSR1〜SR4に順次取込まれ、シリアル出
力データDoutとして順次出力される。RLT信号は、前記
シリアル入力の場合と同様に、RS信号の前であればSCク
ロック入力、RS信号とは非同期でメモリセルの内容をリ
ードラッチRL1〜RL4に読出すことができる。

ところで、第14図に示した画像用メモリでは、シリアル
入出力部をメモリセル部に近接して配置することが望ま
しい。この場合、外部入力であるSCクロック入力やシリ
アル入力データDinおよび外部へ出力されるシリアル出
力データDoutと上記シリアル入出力部との間をかなり長
い配線で結ぶ必要がある。特に、第19図および第20図に
示すように、シリアル出力部に関しては、SCクロック入
力からシリアル出力データDoutまでの間の配線Ｌに無視
できない配線遅延が生じると、シリアルアクセスタイム
に悪影響を及ぼす。ここで、BiはSCクロック入力バッフ
ァ、Boはデータ出力バッファ、SR4は最終段のシフトレ
ジスタである。

画像用メモリに要求されるシリアルアクセスタイムは10
ns〜20nsであり、画像用メモリを使用する例えばテレビ
ジョン受像装置の高品位化および大画面化に伴ってさら
に短くなる傾向にある。また、メモリ容量は大容量化の
傾向にあり、アクセスタイムを律速する配線遅延は増加
する一方である。

一方、画像用メモリを使用する例えばテレビジョン受像
装置の高品位化および大画面化に伴って、画像用メモリ
の大容量化、シリアルポートの高速化、多ポート化が進
んでいる。第14図に示した画像用メモリでは、シリアル
入出力部をメモリセル部に近接して配置することが望ま
しく、そうすると、画像用メモリの大容量化、多ビット
化に伴って、メモリセル部まわりのレイアウトが困難に
なると共にチップサイズの増加、外部信号ピンの増加な
どが問題となってくる。

即ち、高速化のためには、RAM部のリード／ライトサイ
クルの制約により前記シフトレジスタの段数を増加させ
る必要があり、多ポート化に伴って前記シフトレジスタ
の本数が増えるばかりでなく、RAM部の大容量化に伴っ
て多ビット化も進んでいるので、例えば入出力独立の３
シリアルポートを持つ４ビット構成の画像用メモリでは
24系列のシフトレジスタが必要となる。また、この場
合、RAM部に必要な外部信号ピン以外に、シリアル部の
制御および入出力のためにかなりの数の外部信号ピンが
必要となる。

また、シリアルポートの高速化、多ビット化に伴って半
導体集積回路の外部負荷に対する充放電電荷が多くな
り、その結果、充放電電流が増加して電源電位および接
地電位の変動（以下、出力ノイズと言う）も大きくな
る。また、シリアルアクセスメモリでは、出力の高イン
ピーダンス期間がなく、連続的にデータを出力するた
め、通常のランダムアクセスメモリに比べて出力の電圧
振幅も大きく、その時間変化dV/dtも大きいので、前記
出力ノイズもますます増大し、メモリ内部回路の動作に
悪影響を与えるようになってきた。

第21図は、第17図の回路で外部入力SCが出力ノイズによ
り電位変動したときの動作の一例を示したものである。
即ち、SCが“L"から“H"に変化したとき、出力Doutが切
換わり、このとき外部負荷に対して電荷を充放電するの
で集積回路の接地電位が変動する。従って、集積回路内
部では、第21図に示すように出力Doutが切換わるタイミ
ングで外部入力SCが電位変動したようにみえてしまう。
しかも、この出力ノイズによる影響は、出力Doutが“H"
から“L"になったとき、つまり、外部負荷から集積回路
内部の接地電位に対して電荷が放電されたときに一層顕
著になる。

ここでは、出力Doutが立下がったときの出力ノイズによ
る誤動作の様子を説明する。シフトレジスタSR1〜SR4は
SCクロックの“L"で１サイクル前のデータを保持して出
力するとともに、各セレクタY1〜Y4の出力を入力端から
取込み、“H"で取込んだデータを出力するとともに入力
端のデータ入力を無効にする。

ここで、出力Doutが立下がるときには、外部負荷容量よ
り半導体メモリ内の接地に向って電荷を引抜くことにな
り、半導体メモリ内部の接地電位は一時的に高くなる。
このとき、半導体メモリ内部での全ての電位は内部の接
地電位を基準にして判断されるため、外部からのSCクロ
ックは、その瞬間“L"に見えてしまう（第21図中、破線
で囲まれた部分）。したがって、シフトレジスタSR1〜S
R4は、入力データを無効にしているべき時間に新しいデ
ータを取込み、出力を切換えてしまう。すなわち、誤っ
たデータ転送を行なうことになる。

第22図は、上記したような出力ノイズによるSCクロック
の電位変動を抑えるための一例として、SCクロックの供
給路にノイズフィルタNFを挿入した回路を示している。
このような構成のときの動作波形は、例えば第23図に示
すようになり、SCクロックが出力ノイズにより電位変動
した場合でも、ノイズフィルタNFを通過したクロックS
C′は電位変動が抑えられているので、シフトレジスタS
R1〜SR4が誤ってデータ転送をすることはなくなる。

しかし、クロックSC′は外部入力SCに比べてノイズフィ
ルタの遅延時間分だけ遅れた信号であるので、シフトレ
ジスタ回路SR1〜SR4のデータ転送のタイミングは、ノイ
ズフィルタNFを挿入しない場合に比べて遅れてしまう。
即ち、第22図の回路では、出力ノイズによる回路の誤動
作を防ぐことができる代わりに、副作用としてシリアル
アクセスタイム（外部入力SCの立上がりから出力Doutが
切換わるまでの時間）が遅れるという問題が生じる。

（発明が解決しようとする課題） 本発明は、上記したようにシリアル出力部をメモリセル
部に近接して配置する場合に、制御クロック入力からシ
リアル出力データまでの間に生じる配線遅延によってシ
リアルアクセスタイムに悪影響を及ぼすという問題点を
解決すべくなされたもので、制御クロック入力からシリ
アル出力データまでの間に生じる配線遅延がシリアルア
クセスタイムに直接に影響することがなく、高速なシリ
アルアクセスが可能な半導体メモリを提供することを目
的とする。

また、本発明は、上記したようにシリアル入出力部をメ
モリセル部に近接して配置する場合に、メモリの大容量
化、シリアルポートの高速化、多ポート化、多ビット化
に伴って、メモリセル部まわりのレイアウトが困難にな
ると共にチップサイズの増加、外部信号ピンの増加をき
たすという問題点を解決すべくなされたもので、メモリ
セル部まわりのレイアウトが容易になると共にチップサ
イズの増加、外部信号ピンの増加を抑制し得る半導体メ
モリを提供することを目的とする。

また、本発明は、データアクセスタイムに影響を与える
ことはなく、出力ノイズによるシリアル出力ポートの誤
動作を防止し得る半導体メモリを提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明の第１番目の半導体メモリは、シリアルアクセス
可能な出力ポートを持つ半導体メモリにおいて、シリア
ル出力ポートに使用されるシフトレジスタ回路のうち、
出力段に接続されるシフトレジスタ最終段が出力データ
ラッチ回路に置き換えられ、この出力データラッチ回路
が上記シフトレジスタ回路の制御クロックとは半周期ず
れたクロック信号により制御されることを特徴とする。

本発明の第２番目の半導体メモリは、第１番目の半導体
メモリにおいて、各シフトレジスタと出力データラッチ
回路に対応してメモリセルアレイからの読出しデータを
一時的に保持する読出しデータラッチ回路を設けたこと
を特徴とする。

本発明の第３番目の半導体メモリは、シリアルアクセス
可能な入出力ポートを持つ半導体メモリにおいて、この
入出力ポートに１系列のシフトレジスタ回路が共通に使
用され、このシフトレジスタ回路のうち、出力段に接続
されるシフトレジスタ最終段が出力データラッチ回路に
置き換えられ、この出力データラッチ回路が上記シフト
レジスタ回路の制御クロックとは半周期ずれたクロック
信号により制御されることを特徴とする。

本発明の第４番目の半導体メモリは、第３番目の半導体
メモリにおいて、シリアル入力データをメモリセルの読
出しアドレスとしてラッチし、内部アドレスとして使用
することを特徴とする。

本発明の第５番目の半導体メモリは、第１ないし第４番
目の半導体メモリにおいて、各１ビットシフトレジスタ
のクロック入力供給路にはノイズフィルタが挿入され、
出力データラッチ回路のクロック入力供給路にはノイズ
フィルタが挿入されていないことを特徴とする。

（作用） 第１番目の半導体メモリにおいては、メモリセルからシ
リアル出力ポート用のシフトレジスタ回路へのデータ転
送を出力データラッチ回路によるデータ出力よりも制御
クロックの半周期前に行うことができ、上記制御クロッ
ク入力からシリアル出力データまでの間に生じる配線遅
延などの影響を受けずに高速なシリアルアクセスが可能
になる。

第２番目の半導体メモリにおいては、メモリセルからの
読出しデータを読出しデータラッチ回路によって一時的
に保持することにより、シリアル出力部とメモリセルア
レイとを切離し、シリアル出力を行なうと同時にメモリ
セルをプリチャージでき、シリアル出力のサイクルタイ
ム縮小を可能にする。

第３番目および第４番目の半導体メモリにおいては、入
出力ポートのそれぞれで別々のシフトレジスタ回路を使
用する場合に比べて、入出力ポートで使用するシフトレ
ジスタ回路が半減し、メモリセル部まわりのレイアウト
が容易になると共にチップサイズの縮小が可能になる。
また、入力として外部アドレスをシリアルに入力するこ
とが可能であり、外部アドレスピンを不要にすることが
でき、パッケージの縮小化、実装密度の大幅な向上が可
能になる。

第５番目の半導体メモリにおいては、出力データラッチ
回路のクロック入力供給路にはノイズフィルタが挿入さ
れていないことによってデータアクセスタイムには影響
を与えることはなく、各１ビットシフトレジスタのクロ
ック入力供給路にノイズフィルタが挿入されていること
によって出力ノイズによるクロックの電位変動を抑える
ことができ、シリアル出力ポートの誤動作を防止するこ
とができる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は、本発明に係るシリアルアクセス可能な出力ポ
ートを持つ画像用メモリにおけるシリアル出力部の一例
を示しており、この画像用メモリは、第14図ないし第18
図を参照して前述した従来の画像用メモリに比べて、シ
リアル出力ポートに使用されるシフトレジスタ回路のう
ち、出力段に接続されるシフトレジスタ最終段が出力デ
ータラッチ回路に置き換えられ、この出力データラッチ
回路が上記シフトレジスタ回路の制御クロックと半周期
ずれたクロック信号により制御されるように変更されて
おり、その他は同じである。

即ち、第１図に示すシリアル出力部において、RL1〜RL4
はRAM部の制御信号▲▼、▲▼などによって作
られたRLT信号が“H"のときにメモリセルのデータを取
込み、RLT信号が“L"のときにメモリセル部からの読出
しデータを保持するリードラッチ、Y1〜Y4はRS信号の
“H"/“L"に応じて入力端A/入力端Ｂの入力を選択する
セレクタであり、このセレクタY1〜Y4の入力端Ｂには各
対応してリードラッチRL1〜RL4の出力（並列データの各
ビット）が与えられ、セレクタY1の入力端Ａには“H"が
与えられている。SR1〜SR3は１ビットシフトレジスタで
あってセレクタY1〜Y4と交互に設けられている。

この場合、１ビットシフトレジスタSR1〜SR3は、それぞ
れのデータ入力端に各対応して前段のセレクタY1〜Y3の
選択出力が入力し、それぞれの出力が各対応して後段の
セレクタY2〜Y4の入力端Ａに入力し、SCクロック入力が
“L"のときには、データ転送を行ない（SCクロック入力
の１サイクル前に上記データ入力端から取込んだデータ
を出力して保持すると共に上記データ入力端のデータ入
力を取込む）、SCクロック入力が“H"のときには、SCク
ロック入力が上記“L"のときに取込んだデータを出力す
ると共に前記データ入力端のデータ入力を無効とする。
これらのリードラッチRL1〜RL4、セレクタY1〜Y4および
シフトレジスタSR1〜SR3によって並直列変換回路が構成
されており、この並直列変換回路はメモリセル部に近接
して配置されている。

さらに、周辺回路部に、セレクタY1〜Y4のうちの最終段
のセレクタY4の選択出力がデータ入力端に与えられ、SC
クロック入力信号が“H"のときには上記データ入力端に
与えられているデータを取込んで出力し、SCクロック入
力が“L"のときには上記出力データを保持すると共に前
記データ入力端のデータ入力を無効とする出力データラ
ッチ回路OLTが設けられている。

上記シリアル出力部の動作波形を第２図に示しており、
このシリアル出力部では、メモリセルからシリアル出力
ポート用のシフトレジスタSR1〜SR3へのデータ転送を、
出力データラッチ回路OLTによるデータ出力よりも、制
御クロックSCの半周期前に行なうことが可能になる。従
って、並直列変換回路部をメモリセル部に近接して配置
し、出力データラッチ回路OLTを周辺回路部に配置した
場合でも、SCクロック入力からシリアル出力データDout
までの間に生じる配線遅延がシリアルアクセスタイムに
直接に影響することがなく、高速なシリアルアクセスが
可能となる。

第３図は、本発明に係るシリアルアクセス可能な入出力
ポートを持つ画像用メモリにおけるシリアル入出力部の
一例を示しており、この画像用メモリは、第14図ないし
第18図を参照して前述した従来の画像用メモリに比べ
て、入出力ポートに１系列のシフトレジスタ回路が共通
に使用され、このシフトレジスタ回路のうち、出力段に
接続されるシフトレジスタ最終段がデータラッチ回路に
置き換えられ、このデータラッチ回路が上記シフトレジ
スタ回路の制御クロックとは半周期ずれたクロック信号
により制御されるように変更されており、その他は同じ
である。

即ち、第３図に示すシリアル入出力部において、Y1〜Y4
はRS信号の“H"/“L"に応じて入力端A/入力端Ｂの入力
を選択するセレクタである。ILTは書込みデータ入力Din
をSCクロック入力が“H"のときには上記データ入力を取
込んで出力し、SCクロック入力が“L"のときには上記出
力データを保持すると共に前記データ入力を無効とする
入力ラッチ回路、SR1〜SR4は１ビットシフトレジスタで
あって、セレクタY1〜Y4と交互に設けられている。

この場合、初段の１ビットシフトレジスタSR1のデータ
入力端には、上記入力ラッチ回路の出力（書込みデー
タ）が入力し、次段以降の１ビットシフトレジスタSR2
〜SR4それぞれのデータ入力端には各対応して前段のセ
レクタY1〜Y3の選択出力が入力し、１ビットシフトレジ
スタSR1〜SR4のそれぞれの出力が各対応して後段のセレ
クタY1〜Y4のデータ入力端Ａに入力し、SCクロック入力
が“L"状態のときには、SCクロック入力の１サイクル前
に上記データ入力端から取込んだデータを保持して出力
すると共に上記データ入力端のデータ入力を取込み、SC
クロック入力が“H"状態のときには、SCクロック入力が
“L"状態のときに取込んだデータを出力すると共に前記
データ入力端のデータ入力を無効とする。

４個のセレクタY1〜Y4に対応して設けられている４個の
読出しデータラッチ回路RL1〜RL4は、それぞれのデータ
入力端には並列データの各ビット（メモリセル部からの
読出しデータ）が各対応して入力し、それぞれの出力が
各対応してセレクタY1〜Y4のデータ入力端Ｂに入力し、
RAM部の制御信号▲▼、▲▼などによって作ら
れた読出し制御信号RLT入力が“H"状態のときには、上
記データ入力端に与えられているデータを出力し、読出
し制御信号RLT入力が“L"状態のときには、上記出力デ
ータを保持すると共に前記データ入力端のデータ入力を
無効とする。

４個の１ビットシフトレジスタSR1〜SR4に対応して設け
られている４個の書込みデータラッチ回路WL1〜WL4は、
それぞれのデータ入力端には各対応して１ビットシフト
レジスタSR1〜SR4の出力が入力し、書込み制御信号WS入
力が“H"状態のときには、上記データ入力端に与えられ
ているデータを出力し、書込み制御信号WS入力が“L"状
態のときには、上記出力データを保持すると共に前記デ
ータ入力端のデータ入力を無効とする。

これらの読出しデータラッチ回路RL1〜RL4、書込みデー
タラッチ回路WL1〜WL4、セレクタY1〜Y4、入力ラッチ回
路およびシフトレジスタSR1〜SR4によって並直列変換回
路が構成されており、この並直列変換回路はメモリセル
部に近接して配置されている。

さらに、周辺回路部に、セレクタY1〜Y4のうちの最終段
のセレクタY4の選択出力がデータ入力端に与えられ、SC
クロック入力信号が“H"のときには上記データ入力端に
与えられているデータを取込んで出力し、SCクロック入
力が“L"のときには上記出力データを保持すると共に前
記データ入力端のデータ入力を無効とする出力データラ
ッチ回路OLTが設けられている。

上記シリアル入出力部の動作波形を第４図に示してお
り、このシリアル入出力部では、外部入力を途切れるこ
となく連続的に入力してメモリセル部へ書込むと同時
に、メモリセル部から読出したデータを途切れることな
く連続的に外部へ出力することが可能である。この場
合、読出しデータラッチ回路RL1〜RL4からの読出しデー
タを次段のシフトレジスタSR1〜SR4へ直接送ることによ
り、入力データの書込みデータラッチ回路WL1〜WL4への
書込みと出力データのシフトレジスタSR1〜SR4への読出
しとの衝突とを避けている。

また、メモリセルからシリアル入出力ポート用のシフト
レジスタSR1〜SR4へのデータ転送を、データラッチ回路
OLTによるデータ出力よりも制御クロックSCの半周期前
に行うので、セレクタ切換え時の過渡的な誤データ出力
を防ぐことができ、しかも、並直列変換回路部をメモリ
セル部に近接して配置して出力データラッチ回路OLTを
周辺回路部に配置した場合でも、SCクロック入力からシ
リアル出力データDoutまでの間に生じる配線遅延がシリ
アルアクセスタイムに直接に影響することがなく、高速
なシリアルアクセスが可能となる。

また、上記シリアル入出力部では、入出力ポートのそれ
ぞれで別々のシフトレジスタ回路を使用する場合に比べ
て、入出力ポートで使用するシフトレジスタ回路が半減
し、メモリセル部まわりのレイアウトが容易になると共
にチップサイズの縮小が可能になる。

第５図は、第３図のメモリの変形例を示しており、第３
図のメモリに比べて、入力ラッチ回路ILTの書込みデー
タ入力Dinに代えてメモリセル読出し用アドレスAddをシ
リアルに入力し、４個の書込みデータラッチ回路WL1〜W
L4に代えて、それぞれのデータ入力端に各対応して１ビ
ットシフトレジスタSR1〜SR4の出力を入力し、アドレス
ラッチ制御信号AS入力が“H"状態のときには、上記デー
タ入力端に与えられているデータを出力し、アドレスラ
ッチ制御信号AS入力が“L"状態のときには、上記出力デ
ータを保持すると共に前記データ入力端のデータ入力を
無効とする４個のアドレスデータラッチ回路AL1〜AL4を
設け、この４個のアドレスデータラッチ回路AL1〜AL4の
出力を内部アドレスとしてアドレスデコーダADに入力す
るように変更したものである。

このように入力として外部アドレスAddをシリアルに入
力することが可能であるので、外部アドレスピンを不要
にすることができ、パッケージの縮小化、実装密度の大
幅な向上が可能になる。

第６図は、上記第１番目の半導体メモリにおいて、ノイ
ズフィルタNFがシフトレジスタSR1〜SR3のクロック入力
供給路にのみ挿入され、出力データラッチ回路OLTのク
ロック入力供給路にはノイズフィルタNFが挿入されてい
ない点が異なり、その他は同じである。

この実施例の場合、シリアルデータ出力Doutが立下がっ
たときには、前述したように外部負荷容量より半導体メ
モリ内部の接地に電荷が流入するため、クロックSCは一
時的に電位が下降する。また、シリアルデータ出力Dout
が立上がったときには、半導体メモリ内部の電源より外
部負荷容量に向けて電荷が流出するため一時的に電源電
位が下降する。このとき、内部の電源と接地との間の寄
生容量により接地電位も下降し、外部入力SCは一時的に
上昇したように見えるが、出力ノイズの影響は上記寄生
容量を介していない分だけシリアルデータ出力Doutが立
下がったときの方が顕著に現われる。

第７図は上記シリアル出力部の動作波形を示している。
すなわち、このシリアル出力部において、外部入力クロ
ックSCが出力ノイズにより電位変動した場合でも、ノイ
ズフィルタNFを通過したクロックSC′は電位変動が抑え
られている。

シフトレジスタSR1〜SR3は、クロックSC′の立下がりを
受けてデータを１ビットづつ転送し、出力データラッチ
回路OLTはクロックSCの立上がりを受けてセレクタY4の
出力を取込んで出力する。第７図中、破線で囲んだ部分
のように、クロックSCが出力ノイズにより電位変動した
とき、出力データラッチ回路OLTは、このクロックSCの
“L"によってデータ入力端子より入力データを取込もう
とするが、同タイミングでクロックSC′は電位変動して
おらず、シフトレジスタSR1〜SR3のデータ転送は行なわ
れていないので、セレクタY4の出力も変化せず、出力デ
ータラッチ回路OLTは再び同じデータを取込み、シリア
ルデータ出力Doutは変化しない。

なお、前記ノイズフィルタNFは、たとえば第８図あるい
は第10図あるいは第12図に示すように構成されている。

第８図のノイズフィルタNFは、初段のインバータIV1と
次段のインバータIV2との間に抵抗Ｒおよび容量Ｃから
なる積分回路（遅延回路）DLが挿入されている。このノ
イズフィルタNFの動作波形は第９図に示すようになり、
SC入力が一時的に“H"から“L"に落込むような出力ノイ
ズが発生した場合には、初段のインバータIV1の出力ノ
ードの電位が完全に立上がることなく、SC′出力のノイ
ズ発生が抑えられる。このSC′出力はSC入力に比べて遅
れるが、前述したようにシフトレジスタと出力データラ
ッチ回路の動作がクロック入力の半周期分ずれているた
め、シリアルデータアクセスタイムに影響を与えること
はない。

第10図のノイズフィルタNFは、SC入力が一方の入力とな
る二入力オアゲートORと、SC入力を所定時間遅延させて
二入力オアゲートORの他方の入力とする遅延回路DLとか
らなる。このノイズフィルタNFの動作波形は第11図に示
すようになり、SC入力が一時的に“H"から“L"に落込む
ような出力ノイズが発生した場合でも、この出力ノイズ
のパルス幅よりも遅延回路DLの遅延時間が長く設定され
ていれば、SC′出力のノイズ発生が抑えられる。

第12図のノイズフィルタNFは、SC入力を反転させるイン
バータIVと、このインバータIVの出力が一方の入力とな
る二入力ナンドゲートNGと、SC入力を所定時間遅延させ
て二入力ナンドゲートNGの他方の入力とする遅延回路DL
と、この遅延回路DLの出力端と接地電位端との間に接続
されてゲートにSC入力が与えられるＮ型MOSトランジス
タTNとからなる。このノイズフィルタNFの動作波形は第
13図に示すようになり、SC入力が一時的に“H"から“L"
に落込むような出力ノイズが発生した場合でも、この出
力ノイズのパルス幅よりも遅延回路DLの遅延時間が長く
設定されていれば、遅延回路DLの出力端でのノイズ発生
が抑えられ、従って、SC′出力のノイズ発生が抑えられ
る。

さらに、上記第２番目の半導体メモリにおいても、入力
ラッチ回路ILTおよび１ビットシフトレジスタSR1〜SR4
のSCクロック入力供給路にそれぞれノイズフィルタNFを
挿入し、最終段のセレクタY4の選択出力がデータ入力端
に与えられる出力データラッチ回路OLTのSCクロック入
力供給路にはノイズフィルタを挿入しないように構成す
れば、前記実施例と同様に、シリアルデータアクセスタ
イムには影響を与えることはなく、出力ノイズによるSC
クロック入力の電位変動を抑えることができるので、シ
リアル出力ポートの誤動作を防止することができる。

［発明の効果］ 上述したように本発明の第１番目の半導体メモリによれ
ば、シリアル出力部をメモリセル部に近接して配置する
場合でも、制御クロック入力からシリアル出力データで
の間に生じる配線遅延がシリアルアクセスタイムに直接
に影響することがなく、高速なシリアルアクセスが可能
になり、十分な動作マージンを持った画像用メモリを実
現できる。また、回路構成上、チップサイズが増加する
こともない。

また、本発明の第２番目の半導体メモリによれば、シリ
アル入出力部をメモリセル部に近接して配置する場合で
も、メモリセル部まわりのレイアウトが容易になると共
にチップサイズの増加、外部信号ピンの増加を抑制でき
るので、画像用メモリの大容量化、シリアルポートの高
速化、多ポート化、多ビット化に対応することができ
る。また、入力として外部アドレスをシリアルに入力す
ることが可能であり、外部アドレスピンを不要にするこ
とができ、パッケージの縮小化、実装密度の大幅な向上
が可能になる。

また、本発明の第３番目の半導体メモリによれば、シリ
アルデータアクセスタイムに影響を与えることはなく、
出力ノイズによるシリアル出力ポートの誤動作を防止す
ることができる。

【図面の簡単な説明】

第１図は本発明の第１番目の半導体メモリの一実施例の
一部を示す構成説明図、第２図は第１図の回路の動作を
示すタイミング波形図、第３図は本発明の第２番目の半
導体メモリの一実施例の一部を示す構成説明図、第４図
は第３図の回路の動作を示すタイミング波形図、第５図
は第３図の半導体メモリの変形例の一部を示す構成説明
図、第６図は本発明の第５番目の半導体メモリの一実施
例の一部を示す構成説明図、第７図は第６図の回路の動
作を示すタイミング波形図、第８図および第10図および
第12図は第６図中のノイズフィルタの相異なる具体例を
示す回路図、第９図および第11図および第13図は各対応
して第８図および第10図および第12図の回路の動作を示
すタイミング波形図、第14図は従来の半導体メモリを示
す構成説明図、第15図は第14図の半導体メモリのシリア
ル入力部を取出して示す構成説明図、第16図は第15図の
シリアル入力部の動作を示すタイミング波形図、第17図
は第14図の半導体メモリのシリアル出力部を取出して示
す構成説明図、第18図は第17図のシリアル出力部の動作
を示すタイミング波形図、第19図は第17図のシリアル出
力部とクロック入力バッファおよびデータ出力バッファ
との接続を示す回路図、第20図は第19図の回路の動作を
示すタイミング波形図、第21図は第17図の回路の誤った
動作を示すタイミング波形図、第22図は第17図の回路に
ノイズフィルタを挿入した構成説明図、第23図は第22図
の回路の動作を示すタイミング波形図である。 Y1〜Y4……セレクタ、SR1〜SR4……１ビットシフトレジ
スタ回路、OLT……出力データラッチ回路、RL1〜RL4…
…読出しデータラッチ回路、WL1〜WL4……書込みデータ
ラッチ回路、AL1〜AL4……アドレスデータラッチ回路、
NF……ノイズフィルタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 克己 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭60−263397（ＪＰ，Ａ) 特開 昭60−263400（ＪＰ，Ａ) 特開 昭61−239491（ＪＰ，Ａ) インターフェース，87［８］（1987）Ｃ Ｑ出版，Ｐ194−195

Claims (5)

【特許請求の範囲】
1. 【請求項１】シリアルアクセス可能な出力ポートを持つ
   半導体メモリにおいて、 複数のデータ入力端を有し、前記複数のデータ入力端の
   うちの１つを選択制御信号の状態に応じて選択するｎ個
   のセレクタと、 クロック入力端とデータ入力端を持ち、前記ｎ個のセレ
   クタと交互に設けられ、それぞれのデータ入力端に各対
   応して前段のセレクタの選択出力が入力し、それぞれの
   出力が各対応して後段のセレクタの複数のデータ入力端
   のうちの１つに入力し、クロック入力が第１状態のとき
   には、前記クロック入力の１サイクル前にデータ入力端
   から取込んだデータを保持して出力すると共にデータ入
   力端のデータ入力を取込み、前記クロック入力が第２状
   態のときには、前記クロック入力が第１状態のときに取
   込んだデータを出力すると共にデータ入力端のデータ入
   力を無効とする（n-1）個の１ビットシフトレジスタ
   と、 クロック入力端とデータ入力端を持ち、前記ｎ個のセレ
   クタの最終段のセレクタの選択出力がデータ入力端に与
   えられ、前記クロック入力が第２状態のときには、デー
   タ入力端に与えられているデータを出力し、前記クロッ
   ク入力が第１状態のときには、出力データを保持すると
   共にデータ入力端のデータ入力を無効とする出力データ
   ラッチ回路と を具備することを特徴とする半導体メモリ。
2. 【請求項２】読出し制御信号入力端とデータ入力端を持
   ち、前記ｎ個のセレクタに対応して設けられ、それぞれ
   のデータ入力端には並列データの各ビットが各対応して
   入力し、それぞれの出力が各対応して前記ｎ個のセレク
   タの複数のデータ入力端のうちの１つに入力し、読出し
   制御信号入力が第１状態のときには、データ入力端に与
   えられているデータを出力し、前記読出し制御信号入力
   が第２状態のときには、出力データを保持すると共にデ
   ータ入力端のデータ入力を無効とするｎ個の読出しデー
   タラッチ回路を具備することを特徴とする請求項１記載
   の半導体メモリ。
3. 【請求項３】シリアルアクセス可能な入出力ポートを持
   つ半導体メモリにおいて、 複数のデータ入力端を有し、前記複数のデータ入力端の
   うちの１つを選択制御信号の状態に応じて選択するｎ個
   のセレクタと、 クロック入力端とデータ入力端を持ち、前記ｎ個のセレ
   クタと交互に設けられ、初段のデータ入力端には書込み
   データがシリアルに入力し、次段以降のそれぞれのデー
   タ入力端には各対応して前段のセレクタの選択出力が入
   力し、各段のそれぞれの出力が各対応して後段のセレク
   タの複数のデータ入力端のうちの１つに入力し、クロッ
   ク入力が第１状態のときには、前記クロック入力の１サ
   イクル前にデータ入力端から取込んだデータを保持して
   出力すると共にデータ入力端のデータ入力を取込み、前
   記クロック入力が第２状態のときには、前記クロック入
   力が第１状態のときに取込んだデータを出力すると共に
   データ入力端のデータ入力を無効とするｎ個の１ビット
   シフトレジスタと、 クロック入力端とデータ入力端を持ち、前記ｎ個のセレ
   クタの最終段のセレクタの選択出力がデータ入力端に与
   えられ、前記クロック入力が第２状態のときには、デー
   タ入力端に与えられているデータを出力し、前記クロッ
   ク入力が第１状態のときには、出力データを保持すると
   共にデータ入力端のデータ入力を無効とする出力データ
   ラッチ回路と、 読出し制御信号入力端とデータ入力端を持ち、前記ｎ個
   のセレクタに対応して設けられ、それぞれのデータ入力
   端には並列データの各ビットが各対応して入力し、それ
   ぞれの出力が各対応して前記ｎ個のセレクタの複数のデ
   ータ入力端のうちの１つに入力し、読出し制御信号入力
   が第１状態のときには、データ入力端に与えられている
   データを出力し、前記読出し制御信号入力が第２状態の
   ときには、出力データを保持すると共にデータ入力端の
   データ入力を無効とするｎ個の読出しデータラッチ回路
   と、 書込み制御信号入力端とデータ入力端を持ち、前記ｎ個
   の１ビットシフトレジスタに対応して設けられ、それぞ
   れのデータ入力端には各対応して前記ｎ個の１ビットシ
   フトレジスタの出力が入力し、書込み制御信号入力が第
   １状態のときには、データ入力端に与えられているデー
   タを出力し、前記書込み制御信号入力が第２状態のとき
   には、出力データを保持すると共にデータ入力端のデー
   タ入力を無効とするｎ個の書込みデータラッチ回路と を具備することを特徴とする半導体メモリ。
4. 【請求項４】前記ｎ個の書込みデータラッチ回路の出力
   が入力されるアドレスデコーダ回路を具備することを特
   徴とする請求項３記載の半導体メモリ。
5. 【請求項５】前記各１ビットシフトレジスタのクロック
   入力供給路にはノイズフィルタが挿入され、前記出力デ
   ータラッチ回路のクロック入力供給路にはノイズフィル
   タが挿入されていないことを特徴とする請求項１乃至４
   のいずれか１項記載の半導体メモリ。