KR900005453A - 반도체 메모리 - Google Patents

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KR900005453A
KR900005453A KR1019890013285A KR890013285A KR900005453A KR 900005453 A KR900005453 A KR 900005453A KR 1019890013285 A KR1019890013285 A KR 1019890013285A KR 890013285 A KR890013285 A KR 890013285A KR 900005453 A KR900005453 A KR 900005453A
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가츠미 아베
가오루 나카가와
히로유키 고이누마
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

내용 없음.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 첫번째 반도체 메모리의 실시예 1의 일부를 나타낸 구성 설명도.
제2도는 제1도의 회로의 동작을 나타낸 타이밍 파형도.

Claims (6)

  1. 직렬억세스가 가능한 출력포트를 갖춘 반도체메모리에 있어서, 복수의 데이터입력단(A, B, …)을 갖추고 이 복수의 데이터입력단(A, B, …)중 1개를 선택제어신호의 상태에 따라 선택하는 n개의 셀렉터(Y1∼Y4)와, 복수의 클럭신호입력단자와 1개의 데이터신호입력단자를 갖추고서 상기 n개의 셀렉터(Y1∼Y4)와 교대로 설치되어 각각의 데이터입력단에 각각 대응해서 전단의 셀렉터의 선택출력이 입력되고 각각의 출력이 각각 대응해서 후단의 셀렉터의 데이터입력단(A)에 입력되며 클럭입력(SC)이 제1상태일 경우 상기 클럭입력의 1사이클전의 상기 데이터입력단으로부터 취입된 데이터를 유지해서 출력함과 더불어 상기 데이터입력단의 데이터입력을 취입하고 상기 클럭입력이 제2상태일 경우 클럭입력이 상기 제1상태일 경우에 취입된 데이터를 출력함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는(n－1)개의 1비트시프트레지스터(SR1∼SR3) 및, 상기 n개의 셀렉터(Y1∼Y4)의 최종단의 셀렉터의 선택출력이 데이터입력단에 인가되어 상기 클럭입력(SC)이 제1상태일 경우 상기 데이터입력단에 인가되어 있는 데이터를 출력하며 상기 클럭입력이 제2상태일 경우 상기 출력데이터를 유지함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 출력데이터래치회로(OLT)를 구비하여 구성된 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 반도체메모리는 복수의 독출제어신호입력단자와 1개의 데이터입력단자를 갖추고서 상기 n개의 셀렉터(Y1∼Y4)에 대응해서 설치되면서 각각의 데이터입력단에는 병렬데이터의 각 비트가 각각 대응해서 입력되고 각각의 출력이 각각 대응해서 상기 n개의 셀렉터(Y1∼Y4)의 데이터입력단(B)에 입력되며 독출제어신호(RS)입력이 제1상태일때에는 상기 데이터입력단에 인가되어 있는 데이터를 출력하고, 상기 독출제어신호입력(RS)이 제2상태일 때에는 상기 출력데이터를 유지함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 n개의 독출데이터래치회로(RL1∼RL4)를 구비하여 구성된 것을 특징으로 하는 반도체메모리.
  3. 제1항에 있어서, 상기 각 1비트시프트레지스터(SR1∼SR3)의 클럭입력공급로에는 잡음필터(NF)가 삽입되고, 상기 출력데이터래치회로(OLT)의 클럭입력공급로에는 잡음필터(NF)가 삽입되어 있지 않는 것을 특징으로 하는 반도체메모리.
  4. 직렬억세스가 가능한 입출력포트를 갖춘 반도체메모리에 있어서, 복수의 데이터입력단(A, B, …)을 갖추고서 이 복수의 데이터입력단(A, B, …)중 1개를 선택제어신호의 상태에 따라 선택하는 n개의 셀렉터(Y1∼Y4)와, 복수의 클럭입력단자와 1개의 데이터신호입력단자를 갖추고서 상기 n개의 셀렉터(Y1∼Y4)와 교대로 설치되면서 초단의 데이터입력단에는 기록데이터가 직렬로 입력되고 다음단 이후의 각각의 데이터입력에는 각각 대응해서 전단의 셀렉터의 선택출력이 입력되며 각단의 각각의 출력이 각각 대응해서 후단의 셀렉터의 데이터입력단(A)에 입력되고 클럭입력이 제1상태일 때에는 상기 클럭입력의 1사이클전에 상기 데이터입력단으로부터 취입된 데이터를 유지해서 출력함과 더불어 상기 데이터입력단의 데이터입력을 취입하고, 상기 클럭입력이 제2상태일 때에는 클럭입력이 상기 제1상태일 때에 취입된 데이터를 출력함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 n개의 1비트시프트레지스터(SR1∼SR4), 복수의 클럭신호입력단자와 1개의 데이터신호입력단자를 갖추고서 상기 n개의 셀렉터(Y1∼Y4)의 최종단의 셀렉터의 선택출력이 데이터입력단에 인가되고 상기 클럭입력이 제1상태일때에는 상기 데이터입력단에 인가되어 있는 데이터를 출력하며 상기 클럭입력이 제2상태일 때에는 상기 출력데이터를 유지함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 출력데이터래치회로(OLT), 복수의 독출제어신호입력단자와 1개의 데이터신호입력단자를 갖추고서 상기 n개의 셀렉터(Y1∼Y4)에 대응해서 설치되어 각각의 데이터입력단에 병렬데이터의 각 비트가 각각 대응해서 입력되고 각각의 출력이 각각 대응해서 상기 n개의 셀렉터(Y1~Y4)의 데이터입력단(B)에 입력되며 독출제어신호입력이 제1상태일 때에는 상기 데이터입력단에 인가되어 있는 데이터를 출력하고, 상기 독출제어신호(RS)입력이 제2상태일때에는 상기 출력데이터를 유지함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 n개의 독출데이터래치회로(RL1∼RL4) 및, 복수의 기록제어신호입력단자와 1개의 데이터신호입력단자를 갖추고서 상기 n개의 1비트시프트레지스터(SR1∼SR4)에 대응해서 설치되고 각각의 데이터입력단에는 각각 대응해서 상기 n개의 1비트시프트레지스터(SR1∼SR4)의 출력이 입력되고, 기록제어신호입력(WS)이 제1상태일 때에는 상기 데이터입력단에 인가되어 있는 데이터를 출력하고 상기 기록제어신호입력(WS)이 제2상태일 때에는 상기 출력데이터를 유지함과 더불어 상기 데이터입력단의 데이터입력을 무효로 하는 n개의 기록데이터래치회로(WL1∼WL4)를 구비하여 구성된 것을 특징으로 하는 반도체메모리.
  5. 제4항에 있어서, 상기 반도체메모리로 상기 n개의 기록데이터래치회로(WL1∼WL4)의 출력이 입력되는 어드레스디코드회로(4)를 구비하여 구성된 것을 특징으로 하는 반도체메모리.
  6. 제4항에 있어서, 상기 각 1비트시프트레지스터(SR1∼SR3)의 클럭입력공급로에는 잡음필터(NF)가 삽입되고, 상기 출력데이터래치회로(OLT)의 클럭입력공급로에는 잡음필터(NF)가 삽입되어 있지 않는 것을 특징으로 하는 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890013285A 1988-09-12 1989-09-12 반도체 메모리 KR920010823B1 (ko)

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Application Number Priority Date Filing Date Title
JP88-228060 1988-09-12
JP63228060A JPH07111829B2 (ja) 1988-09-12 1988-09-12 半導体メモリ
JP63-228060 1988-09-12

Publications (2)

Publication Number Publication Date
KR900005453A true KR900005453A (ko) 1990-04-14
KR920010823B1 KR920010823B1 (ko) 1992-12-17

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ID=16870568

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KR1019890013285A KR920010823B1 (ko) 1988-09-12 1989-09-12 반도체 메모리

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JP (1) JPH07111829B2 (ko)
KR (1) KR920010823B1 (ko)
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DE68914068D1 (de) 1994-04-28
JPH0276193A (ja) 1990-03-15
KR920010823B1 (ko) 1992-12-17
DE68914068T2 (de) 1994-06-30
JPH07111829B2 (ja) 1995-11-29
EP0359211A2 (en) 1990-03-21
EP0359211A3 (en) 1992-08-26
EP0359211B1 (en) 1994-03-23

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