JP2000162287A - パターン信号を生成するパターン発生器 - Google Patents

Abstract

(57)【要約】 【課題】 高速でパターン信号を生成することができる
パターン発生器を提供する。 【解決手段】 本発明によるパターン発生器１０は、シ
ーケンス制御部５０、ＦＩＦＯ型メモリ６０、パターン
生成部７０、及びクロック回路８４を備える。シーケン
ス用メモリ５２は、圧縮シーケンスプログラムを格納す
る。シーケンス制御部５０の各構成は、クロック信号２
８に同期して動作する。パターンメモリ７８は、被試験
デバイス４０に供給するテストパターンを予め格納す
る。パターンカウンタ制御部７４は、クロック回路８４
による、クロック信号２８よりも高速なクロック信号８
０に同期して動作する。シーケンス制御部５０は、圧縮
シーケンスプログラムを展開して、展開シーケンスプロ
グラムをＦＩＦＯ型メモリ６０に出力する。パターンカ
ウンタ制御部７４は、ＦＩＦＯ型メモリ６０から高速で
展開シーケンスプログラムを読み出す。シーケンス制御
部５０とパターン生成部７０とが別個の独立したクロッ
ク信号で動作することにより、高速でパターン信号を生
成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスに
パターン信号を印加するパターン発生器に関し、特に、
高速動作を行う半導体デバイスに入力パターン信号を高
速で印加するパターン発生器に関する。

【０００２】

【従来の技術】半導体デバイスの高速動作の実現を図る
研究開発が盛んに進められている。それに伴い、新たに
開発された半導体デバイスを試験（検査）する半導体デ
バイス試験装置の高速動作化が必須となってきている。
そのため、被試験半導体デバイスに、入力パターンを高
速に供給することができるパターン発生器の出現が、半
導体業界において切望されている。図１は、被試験デバ
イスに入力パターンを印加する従来のパターン発生器１
０の構成を示す。このパターン発生器１０は、マルチプ
レクサ１２、アドレスレジスタ１４、メモリ１６、及び
制御部１８を備える。メモリ１６には、オペコード、オ
ペランド、及びピン毎のテストパターンが、試験に用い
るパターンプログラムに従って格納されている。ここ
で、オペコードは、分岐命令などのシーケンス制御命令
（インストラクション）であり、オペランドは、オペコ
ードに従ったシーケンスを実行する際に必要な補助的デ
ータ（例えばジャンプ先のアドレスなど）である。ま
た、テストパターンは、被試験デバイスの故障の有無を
検査するために用意する入力信号データ群である入力パ
ターンと、その入力パターンの入力に対して正常デバイ
スの応答として期待される出力信号データ群である期待
値パターンを含む。

【０００３】従来のパターン発生器１０において、テス
トパターン信号２４を発生する各構成の動作について説
明する。まず、マルチプレクサ１２により、スタートア
ドレス２６がロードされる。このスタートアドレス２６
は、アドレスレジスタ１４を通ってメモリ１６に送ら
れ、スタートアドレス２６に格納されたオペコード信号
２０、オペランド信号２２、及びテストパターン信号２
４が、メモリ１６からそれぞれ読み出される。読み出さ
れたテストパターン信号２４は、被試験デバイスに供給
される。制御部１８は、オペコード信号２０を受け取
り、オペコード信号２０に基づいて、マルチプレクサ１
２及びアドレスレジスタ１４を制御する。オペランド信
号２２は、マルチプレクサ１２に供給され、マルチプレ
クサ１２は、制御部１８からの指令に基づいて、オペラ
ンド信号２２を出力する。例えば、オペコード信号２０
が、アドレスのジャンプを指令する信号であるとき、オ
ペランド信号２２によって示されるジャンプ先のアドレ
スが、マルチプレクサ１２を介してアドレスレジスタ１
４に送られる。また、連続したアドレスにあるテストパ
ターン信号２４を読み出したいとき、制御部１８が、ア
ドレスレジスタ１４に保持されるアドレスをインクリメ
ントするように、アドレスレジスタ１４を制御する。ア
ドレスレジスタ１４で変更されたアドレスは、メモリ１
６に送られる。変更されたアドレスに格納されたテスト
パターンは、テストパターン信号２４としてメモリ１６
から読み出される。この動作を繰り返すことにより、パ
ターンプログラムのシーケンスプログラムが展開され、
パターン発生器１０において、入力パターン及び期待値
パターンが生成される。

【０００４】

【発明が解決しようとする課題】連続したアドレスに格
納されたテストパターン信号２４を常に読み出すのであ
れば、アドレスレジスタ１４のアドレスをインクリメン
トするだけでよい。しかし、パターンプログラムのシー
ケンスでは、読み出すアドレスが連続するとは限らない
ので、制御部１８が、オペコード信号２０に基づいて、
次のアドレスを定めなければならない。そのため、従来
のパターン発生器１０においては、テストパターン信号
２４を読み出すために、制御部１８によりアドレスレジ
スタ１４が制御され、制御部１８により決定されたアド
レスでメモリ１６がアクセスされるという動作が１動作
サイクル中に行われる必要があった。従って、このよう
な動作サイクルをもつパターン発生器１０で高速動作を
実現することは、非常に困難である。そこで、高速にテ
ストパターン信号２４を生成することができるパターン
発生器を提供することを、本発明の解決すべき課題とす
る。また、近年、システム開発において、システムに必
ず必要となるドライバやＩ／Ｏ周り、並びに定番の機能
などについて、なるべくＩＰ（Intellectual Propert
y、設計資産）を利用する傾向が強くなっている。複数
個のＩＰにより構成されている高速動作のシステムＬＳ
Ｉの開発が盛んに行われ、その結果、そのようなシステ
ムＬＳＩを試験する試験装置の開発も必要となってい
る。

【０００５】図２は、複数個のＩＰを有するシステムＬ
ＳＩの一例を示す。システムＬＳＩを試験するために
は、そこに組み込まれるメモリや、オーディオ、ビデオ
用の様々なＩＰに対して、それぞれ適切なパターンを与
える必要がある。システムＬＳＩのそれぞれの素子をシ
リアルに試験することも可能であるが、組み込まれたＩ
Ｐのそれぞれをシリアルに試験したのでは試験時間が増
加し、そのシステムＬＳＩを高価なものとする。そこ
で、複数個のＩＰを組み込んだシステムＬＳＩを短い試
験時間で試験することができる半導体デバイス試験装置
を提供することを、本発明の解決すべき課題とする。図
３は、様々なインターフェースを有するシステムＬＳＩ
の一例を示す。この例においては、４個のＩＰ（ＩＰ１
〜ＩＰ４）がＬＳＩ上に組み込まれ、それぞれのＩＰ
が、それぞれ動作速度の異なるインターフェース（Ｉ／
Ｆ１〜Ｉ／Ｆ４）により外部からアクセスされる。例え
ば、このインターフェースには、ＩＥＥＥ１３９４及び
ＵＳＢ（Universal Serial Bus）などの様々なインター
フェースがある。

【０００６】ＩＰ間の接続の試験や、ＩＰ個別の試験を
行う場合、それぞれのＩＰ（ＩＰ１〜ＩＰ４）は、それ
ぞれのインターフェース（Ｉ／Ｆ１〜Ｉ／Ｆ４）による
入出力形式で、アクセスされなければならない。これら
のインターフェースは、互いに非同期にそれぞれのＩＰ
を動作させるため、このようなシステムＬＳＩの試験
は、非常に困難である。従来のパターン発生器１０にお
いて、パターンの発生は、アドレスレジスタ１４のアド
レス発生、すなわち１つのクロックに同期して行われて
いる。このため、動作速度の異なる入出力形式をもつＩ
Ｐを同時に試験するのは困難である。例えば、100MHzの
動作速度をもつＩ／Ｆ部と50MHzの動作速度をもつＩ／
Ｆ部を同時に試験する場合、パターンは、100MHzの動作
速度を基準に記述（１サイクル10nsで記述）し、50MHz
の動作速度の記述は、２サイクルに１回変化させる形式
で記述することができる。しかし、動作速度が整数倍で
ないとき、この形式では互いの動作速度を表現すること
ができない。そこで、複数のＩＰを非同期に同時に試験
することができる半導体デバイス試験装置を提供するこ
とを、本発明の解決すべき課題とする。

【０００７】そこで本発明は、上記課題を解決すること
のできる半導体デバイス試験装置を提供することを目的
とする。この目的は特許請求の範囲における独立項に記
載の特徴の組み合わせにより達成される。また従属項は
本発明の更なる有利な具体例を規定する。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の一つの実施形態は、半導体デバイスに供給
するパターン信号を生成するパターン発生器を提供す
る。このパターン発生器は、前記パターン信号を生成す
るために用いられる、圧縮された圧縮シーケンスプログ
ラムを展開して、展開シーケンスプログラムを生成する
シーケンス制御部と、前記展開シーケンスプログラムを
格納するメモリと、前記メモリに格納された前記展開シ
ーケンスプログラムに基づいて、前記パターン信号を出
力するパターン生成部とを備えることを特徴とする。こ
の実施形態の一つの態様において、前記シーケンス制御
部と前記パターン生成部とが、それぞれ異なるクロック
信号に基づいて互いに非同期に動作することが可能であ
る。この実施形態の別の態様において、前記パターン生
成部は、前記シーケンス制御部が前記展開シーケンスプ
ログラムを生成するために用いるクロック信号よりも高
速なクロック信号に同期して、動作することができる。
この実施形態の更に別の態様においては、前記パターン
生成部は、前記パターン信号を予め格納するパターンメ
モリを有する。

【０００９】この実施形態の更に別の態様においては、
前記パターン生成部は、前記メモリに格納された前記展
開シーケンスプログラムに基づいて、前記パターンメモ
リをアクセスするアドレス信号を生成するパターンカウ
ンタ部を有する。この実施形態の更に別の態様において
は、前記メモリはＦＩＦＯ型メモリであってもよい。こ
の実施形態の更に別の態様において、前記シーケンス制
御部は、前記圧縮シーケンスプログラムを予め格納する
シーケンス用メモリを有する。この実施形態の更に別の
態様において、前記圧縮シーケンスプログラムは、前記
シーケンス制御部において前記圧縮シーケンスプログラ
ムを展開するために用いられる第１オペランドと、前記
パターン生成部において前記パターン信号を出力するた
めに用いられる第２オペランドを含んでもよい。

【００１０】また、上記課題を解決するために、本発明
の別の実施形態は、半導体デバイスを試験する半導体デ
バイス試験装置を提供する。この半導体デバイス試験装
置は、前記半導体デバイスに入力されるべき入力パター
ン信号を生成するパターン発生器と、前記半導体デバイ
スが差し込まれ、前記パターン発生器が生成した前記入
力パターン信号を前記半導体デバイスに供給し、前記入
力パターン信号に基づいて前記半導体デバイスが出力す
る出力パターン信号を受け取る半導体デバイス差込部
と、前記半導体デバイス差込部が受け取った前記出力パ
ターン信号を測定する測定部とを備える。ここで、前記
パターン発生器が、前記入力パターン信号を生成するた
めに用いられる、圧縮された圧縮シーケンスプログラム
を展開して、展開シーケンスプログラムを生成するシー
ケンス制御部と、前記展開シーケンスプログラムを格納
するメモリと、前記メモリに格納された前記展開シーケ
ンスプログラムに基づいて、前記入力パターン信号を出
力するパターン生成部とを有することを特徴とする。

【００１１】また、上記課題を解決するために、本発明
の更に別の実施形態は、半導体デバイスに複数種類のパ
ターン信号を供給するパターン発生器であって、前記複
数種類のパターン信号を生成するために用いられるシー
ケンスプログラムをそれぞれ出力する複数のシーケンス
制御部と、前記パターン信号を格納する複数のパターン
メモリと、前記複数のシーケンス制御部により出力され
た前記シーケンスプログラムの各々に基づいて、前記複
数のパターンメモリにアクセスするアドレス信号をそれ
ぞれ出力する複数のパターンカウンタ部と、複数の前記
パターンカウンタ部の各々を独立して動作させるクロッ
ク信号を、前記パターンカウンタ部に出力する複数のク
ロック回路とを備えることを特徴とするパターン発生器
を提供する。この実施形態の一つの態様において、前記
複数のクロック回路は、クロック周波数の異なる前記ク
ロック信号を前記複数のパターンカウンタ部にそれぞれ
出力することができる。

【００１２】この実施形態の別の態様において、前記複
数のパターンカウンタ部は、各々に入力された前記クロ
ック信号に基づいて、非同期に動作することができる。
この実施形態の更に別の態様において、パターン発生器
が、前記複数のシーケンス制御部により出力される前記
シーケンスプログラムを格納する複数のメモリを更に備
える。ここで、前記複数のメモリの各々は、前記パター
ンカウンタ部の各々に対して、前記パターンカウンタ部
に入力される前記クロック信号に同期して、前記シーケ
ンスプログラムを出力することができる。この実施形態
の更に別の態様においては、前記メモリは、ＦＩＦＯ型
メモリであってもよい。この実施形態の更に別の態様に
おいて、パターン発生器が、複数の前記シーケンス制御
部により出力される前記シーケンスプログラムを受け取
るマルチプレクサを更に備える。ここで、前記マルチプ
レクサは、前記シーケンスプログラムが入力されるべ
き、対応する前記メモリを選択して、対応する前記メモ
リに前記シーケンスプログラムを出力することができ
る。この実施形態の更に別の態様において、パターン発
生器が、複数の前記メモリにより出力される前記シーケ
ンスプログラムを受け取るマルチプレクサを更に備え
る。ここで、前記マルチプレクサは、前記シーケンスプ
ログラムが入力されるべき、対応する前記パターンカウ
ンタ部を選択して、対応する前記パターンカウンタ部に
前記シーケンスプログラムを出力することができる。

【００１３】この実施形態の更に別の態様において、パ
ターン発生器が、複数の前記パターンカウンタ部により
出力される前記アドレス信号を受け取るマルチプレクサ
を更に備える。ここで、前記マルチプレクサは、前記ア
ドレス信号が入力されるべき、対応する前記パターンメ
モリを選択して、対応する前記パターンメモリに前記ア
ドレス信号を出力することができる。この実施形態の更
に別の態様において、前記パターンメモリは、前記複数
種類のパターン信号のうちの１種類の前記パターン信号
を予め格納する。この実施形態の更に別の態様において
は、前記パターンメモリは、前記複数種類のパターン信
号のうちの少なくとも２種類の前記パターン信号を予め
格納してもよい。

【００１４】また、上記課題を解決するために、本発明
の更に別の実施形態は、半導体デバイスを試験する半導
体デバイス試験装置を提供する。この半導体デバイス試
験装置は、前記半導体デバイスに入力されるべき複数種
類の入力パターン信号を生成するパターン発生器と、前
記半導体デバイスが差し込まれ、前記パターン発生器が
生成した前記入力パターン信号を前記半導体デバイスに
供給し、前記入力パターン信号に基づいて前記半導体デ
バイスが出力する出力パターン信号を受け取る半導体デ
バイス差込部と、前記半導体デバイス差込部が受け取っ
た前記出力パターン信号を測定する測定部とを備える。
ここで、前記パターン発生器は、前記複数種類の入力パ
ターン信号を生成するために用いられるシーケンスプロ
グラムをそれぞれ出力する複数のシーケンス制御部と、
前記入力パターン信号を格納する複数のパターンメモリ
と、前記複数のシーケンス制御部により出力された前記
シーケンスプログラムの各々に基づいて、前記複数のパ
ターンメモリにアクセスするアドレス信号をそれぞれ出
力する複数のパターンカウンタ部と、前記複数のパター
ンカウンタ部の各々を独立して動作させるクロック信号
を、前記パターンカウンタ部に出力する複数のクロック
回路とを有することを特徴とする。なお上記の発明の概
要は、本発明の必要な特徴の全てを列挙したものではな
く、これらの特徴群のサブコンビネーションも又発明と
なりうる。

【００１５】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。図４は、被試験デバイ
ス４０を試験する半導体デバイス試験装置のブロック図
を示す。この半導体デバイス試験装置は、テスタコント
ローラ３０、パターン発生器１０、波形整形器３２、半
導体デバイス差込部３６、及び測定部４４を備える。試
験中、被試験デバイス４０は、半導体デバイス差込部３
６に差し込まれる。テスタコントローラ３０は、試験装
置のハードウェア及びソフトウェアを管理する専用制御
プロセッサである。テスタコントローラ３０は、スター
トアドレス２６をパターン発生器１０に供給し、パター
ン発生器１０の動作を開始させる。パターン発生器１０
は、被試験デバイス４０に入力されるべき入力パターン
信号２４ａを出力する。入力パターン信号２４ａは、波
形整形器３２に入力され、被試験デバイス４０の特性に
応じて、波形を整形される。波形を整形された入力パタ
ーン信号３４は、半導体デバイス差込部３６を介して、
被試験デバイス４０に入力される。被試験デバイス４０
は、入力された入力パターン信号３４に基づいて、半導
体デバイス差込部３６を介して、測定部４４に出力パタ
ーン信号４２を出力する。また、パターン発生器１０
は、入力パターン信号２４ａの入力に対して正常デバイ
スの応答として期待される期待値パターン信号２４ｂを
測定部４４に出力する。測定部４４は、出力パターン信
号４２と期待値パターン信号２４ｂを受け取り、被試験
デバイス４０の良否を判定する。

【００１６】図５は、本発明の第１の実施形態であるパ
ターン発生器１０のブロック図を示す。この実施形態に
よるパターン発生器１０は、シーケンス制御部５０、Ｆ
ＩＦＯ型（先入れ先出し）メモリ６０、パターン生成部
７０、及びクロック回路８４を備える。シーケンス制御
部５０は、マルチプレクサ１２、アドレスレジスタ１
４、制御部１８、及びシーケンス用メモリ５２を有す
る。シーケンス制御部５０の各構成は、クロック信号２
８に同期して動作する。パターン生成部７０は、パター
ンカウンタ部７２とパターンメモリ７８を有し、パター
ンカウンタ部７２は、パターンカウンタ制御部７４とパ
ターンカウンタ７６を有する。パターンメモリ７８は、
被試験デバイス４０に供給するテストパターンを予め格
納する。ＦＩＦＯ型メモリ６０は、シーケンス制御部５
０の出力を一時的に保持して、パターン生成部７０に出
力するメモリであればよい。従って、ＦＩＦＯ型メモリ
６０は、別の構成のメモリに置き換えられることができ
る。シーケンス用メモリ５２は、オペコード、第１オペ
ランド、第２オペランド、及び第３オペランドの圧縮シ
ーケンスプログラムを格納する。圧縮シーケンスプログ
ラムは、シーケンスプログラムを圧縮して加工したシー
ケンスデータであり、詳細については後述する。ここ
で、シーケンスプログラムは、パターンメモリ７８に格
納されたテストパターンを読み出す順番を規定するプロ
グラムである。

【００１７】オペコードは、例えば分岐命令（JMP）な
どの制御命令（インストラクション）であり、制御部１
８およびＦＩＦＯ型メモリ６０に読み出される。第１オ
ペランドは、シーケンス制御部５０におけるシーケンス
の制御に用いる補助的データであり、マルチプレクサ１
２に読み出される。この補助的データには、例えば、シ
ーケンス用メモリ５２上のジャンプ先のアドレスなどが
含まれる。第１オペランドは、シーケンス制御部５０に
おいてのみ用いられ、ＦＩＦＯ型メモリ６０には読み出
されない。第２オペランドは、パターンカウンタ部７２
におけるシーケンスの制御に用いるデータであり、ＦＩ
ＦＯ型メモリ６０に読み出される。このデータには、例
えば、パターンメモリ７８におけるジャンプ先のアドレ
スが含まれる。この第２オペランドは、制御部１８に読
み出されて、シーケンス制御部５０におけるシーケンス
制御に用いられることもある。例えば、ループの繰り返
し回数のデータは、シーケンス制御部５０においても用
いられる。第３オペランドは、パターンカウンタ部７２
におけるシーケンスの制御に用いるデータであり、ＦＩ
ＦＯ型メモリ６０に読み出される。

【００１８】パターンメモリ７８には、テストパターン
が格納される。テストパターンは、被試験デバイスの故
障の有無を検査するために用意する入力信号データ群で
ある入力パターンと、その入力パターンの入力に対して
正常デバイスの応答として期待される出力信号データ群
である期待値パターンを含む。以下に、本実施形態のパ
ターン発生器１０において、テストパターン信号２４を
発生する各構成の動作について説明する。まず、マルチ
プレクサ１２により、スタートアドレス２６がロードさ
れる。このスタートアドレス２６は、アドレスレジスタ
１４を通ってシーケンス用メモリ５２に送られ、スター
トアドレス２６に格納されたオペコード信号２０、第１
オペランド信号５４、第２オペランド信号５６、及び第
３オペランド信号５８が、シーケンス用メモリ５２から
それぞれ読み出される。

【００１９】オペコード信号２０、及び第２オペランド
信号５６が、制御部１８に入力される。制御部１８は、
オペコード信号２０及び第２オペランド信号５６を受け
取り、マルチプレクサ１２及びアドレスレジスタ１４を
制御する。また、第１オペランド信号５４は、マルチプ
レクサ１２に供給され、マルチプレクサ１２は、制御部
１８からの指令に基づいて、第１オペランド信号５４を
アドレスレジスタ１４に供給する。例えば、オペコード
信号２０が、アドレスのジャンプを指令する信号である
とき、第１オペランド信号５４によって示されるシーケ
ンス用メモリ５２上のジャンプ先のアドレスが、マルチ
プレクサ１２を介してアドレスレジスタ１４に送られ
る。また、オペコード信号２０が、ループを指令する信
号であるとき、第２オペランド信号５６によって示され
るループ回数が、制御部１８内のレジスタ（図示せず）
に格納される。制御部１８は、マルチプレクサ１２及び
アドレスレジスタ１４を制御して、第２オペランド信号
５６により設定された回数分、ループ動作を繰り返す。
以上の動作を繰り返すことにより、シーケンス制御部５
０で、シーケンス用メモリ５２に格納された圧縮シーケ
ンスプログラムが展開され、展開された展開シーケンス
プログラムがＦＩＦＯ型メモリ６０に送られる。

【００２０】ＦＩＦＯ型メモリ６０は、最初に格納され
た情報を最初に取り出す先入れ先出しメモリである。Ｆ
ＩＦＯ型メモリ６０に格納されたオペコード信号２０、
第２オペランド信号５６、及び第３オペランド信号５８
による展開シーケンスプログラムが、ＦＩＦＯ型メモリ
６０に格納された順に、パターンカウンタ制御部７４に
読み出される。パターンカウンタ制御部７４は、シーケ
ンス制御部５０のクロック信号２８よりも速いクロック
信号８０で動作する。この高速クロック信号８０は、シ
ーケンス制御部５０を動作させるクロック回路（図示せ
ず）とは別のクロック回路８４により生成される。この
ため、ＦＩＦＯ型メモリ６０からデータを読み出す速度
は、ＦＩＦＯ型メモリ６０にデータを書き込む速度より
も速くなる。

【００２１】パターンカウンタ制御部７４は、オペコー
ド信号２０、第２オペランド信号５６、及び第３オペラ
ンド信号５８に基づいて、パターンカウンタ７６を制御
する。パターンカウンタ７６は、パターンメモリ７８の
アドレス信号８２を出力し、パターンメモリ７８から、
アドレス信号８２により示されるアドレスに格納された
テストパターン信号２４が出力される。図６は、シーケ
ンスプログラムの一例を示す。左列のアドレスは、各制
御命令を格納するアドレスを示す。ここで、NOPは、ア
ドレスを次に進める命令、STIは、次にくるJNIを何回繰
り返すかを設定する命令、JNIは、指定されたアドレス
にジャンプする命令である。従って、アドレス＃１０の
STI命令は、アドレス＃１Ａに格納されたJNIを＃Ａ回繰
り返す命令であり、アドレス＃１ＡのJNI命令は、アド
レス＃１１にジャンプする命令である。通常、半導体デ
バイス試験装置のパターン発生のシーケンスには、JNI
などの命令に比べて、NOPなどの単純な制御命令が多く
含まれる傾向がある。

【００２２】図７は、図６に示されたシーケンスプログ
ラムを圧縮して、シーケンス用メモリ５２に格納した圧
縮シーケンスプログラムを示す。左列のアドレスは、シ
ーケンス用メモリ５２のアドレス値を示す。オペコード
の領域には、NOP命令を省略した圧縮命令が格納され
る。シーケンス制御部５０内では、オペコード信号２
０、第１オペランド信号５４、及び第２オペランド信号
５６が、圧縮シーケンスプログラムのシーケンス展開に
用いられる。まず、シーケンス用メモリ５２のアドレス
＃０に格納されたデータに基づくシーケンス制御部５０
の動作について説明する。オペコード信号２０が、制御
部１８に送られる。ここで、アドレス＃０のオペコード
信号２０は、次にくるJNI命令を何回繰り返すかを設定
するSTI命令であり、制御部１８は、第２オペランド信
号５６の値＃Ａを、JNI命令の繰り返し回数としてレジ
スタ（図示せず）に格納する。JNIを実行する前には、S
TIにより必ずJNIの繰り返し回数が設定されなければな
らない。第１オペランド信号５４の値＃０は、アドレス
レジスタ１４のインクリメントを＃０まで繰り返すこと
を指定する。従って、この場合は、アドレス＃０のシー
ケンスを１パターンのみ実行する。

【００２３】次に、アドレス＃１に格納されたデータに
基づくシーケンス制御部５０の動作について説明する。
アドレス＃１のオペコード信号２０は、第１オペランド
信号５４により定められるアドレス＃１にジャンプする
JNI命令である。このJNI命令は、STI命令で設定された
回数＃Ａだけ繰り返される。第２オペランド信号５６の
値＃１１は、シーケンス制御部５０では用いられない。
図８は、図７に示された圧縮シーケンスプログラムに基
づいて、シーケンス制御部５０により展開されて、ＦＩ
ＦＯ型メモリ６０に書き込まれた展開シーケンスプログ
ラムを示す。ＦＩＦＯ型メモリ６０には、展開されたオ
ペコード信号２０、第２オペランド信号５６、及び第３
オペランド信号５８が書き込まれる。図示されるよう
に、JNI命令が、STI命令により設定された回数＃Ａだけ
繰り返されている。ＦＩＦＯ型メモリ６０に書き込まれ
たデータは、パターンカウンタ制御部７４により読み出
される。パターンカウンタ制御部７４は、シーケンス制
御部５０のクロック信号２８よりも速い高速クロック信
号８０で動作する。そのため、パターンカウンタ制御部
７４は、ＦＩＦＯ型メモリ６０から、順にデータを高速
で読み出すことができる。

【００２４】アドレス＃０のSTI命令は、パターンカウ
ンタ７６を＃０から、第３オペランド信号の値＃１０ま
でインクリメントすることを指示する。パターンカウン
タ７６において、＃１０までインクリメントが行われる
と、続くアドレス＃１のJNI命令が読み出される。アド
レス＃１の第３オペランド信号により、パターンカウン
タ７６は、＃１Ａまでインクリメントする。それから、
パターンカウンタ７６は、第２オペランド信号で示され
る＃１１に戻る。アドレス＃１のJNI命令が終了する
と、続くアドレス＃２のJNI命令が読み出される。アド
レス＃２の第３オペランド信号により、パターンカウン
タ７６は、＃１Ａまでインクリメントする。それから、
パターンカウンタ７６は、第２オペランド信号で示され
る＃１１に戻る。この動作を、アドレス＃ＡのJNI命令
が終了するまで行う。

【００２５】従って、パターンカウンタ７６は、＃０か
ら＃１０までインクリメントした後、＃１１から＃１Ａ
までのインクリメントを１０回（＃Ａ）繰り返すアドレ
ス信号８２を高速で出力する。このアドレス信号８２
は、パターンメモリ７８に供給され、パターンメモリ７
８からテストパターン信号２４が高速で読み出される。
図１を参照して、従来のパターン発生器１０によると、
パターンプログラムのシーケンスプログラムでは読み出
すアドレスが連続するとは限らないので、制御部１８
が、オペコード信号２０に基づいて、次のアドレスを定
めなければならなかった。そのため、テストパターン信
号２４を読み出すために、制御部１８によりアドレスレ
ジスタ１４が制御され、制御部１８により決定されたア
ドレスでメモリ１６がアクセスされるという動作が１動
作サイクル中に行われる必要があった。上述したよう
に、シーケンスプログラムにおいては、通常、単純なイ
ンクリメント命令であるNOP命令が非常に多く存在す
る。

【００２６】本発明の第１の実施形態に示されたパター
ン発生器１０によると、圧縮シーケンスプログラムを展
開して展開シーケンスプログラムを生成する動作と、展
開シーケンスプログラムに基づいてパターンメモリ７８
をアクセスする動作とが、ＦＩＦＯ型メモリ６０の前段
および後段で別個のクロックで非同期に行われる。その
ため、シーケンス制御部５０が展開シーケンスプログラ
ムを生成している間に、パターンカウンタ部７２が第３
オペランド信号５８に基づいて高速でインクリメント動
作を行うことができ、テストパターン信号２４を高速で
生成することが可能となる。ＦＩＦＯ型メモリ６０の容
量は、格納された展開シーケンスプログラムの全てが読
み出されないように十分に大きく、シーケンス制御部５
０により生成された展開シーケンスプログラムを順次格
納できることが望ましい。このように、本実施形態のパ
ターン発生器１０は、従来困難であったテストパターン
信号２４の高速生成を可能とする。

【００２７】次に、本発明の理解を一層容易にするため
に、別のシーケンスプログラムに関するパターン発生器
１０の動作について説明する。図９は、シーケンスプロ
グラムの別の例を示す。左列のアドレスは、各制御命令
を格納するアドレスを示す。ここで、NOPは、アドレス
を次に進める命令、STIは、次にくるJNIを何回繰り返す
かを設定する命令、JNIは、指定されたアドレスにジャ
ンプする命令である。また、JSRは、サブルーチンにジ
ャンプする命令、STPSは、停止する命令、IDXIは、この
行を何回１パターンループするか設定する命令、RTN
は、JSRの命令の次のアドレスに戻る命令である。この
例において、アドレス＃１のSTI #Aは、アドレス＃３の
JNIを＃Ａ回繰り返す命令であり、アドレス＃３のJNI #
2は、アドレス＃２にジャンプする命令である。アドレ
ス＃５のJSR #7は、アドレス＃７にジャンプする命令で
あり、アドレス８のIDXI #Fは、１５回（＃Ｆ回）この
行を１パターンループする命令である。また、アドレス
＃９のRTNは、アドレス＃６に戻る命令である。通常、
半導体デバイス試験装置のパターン発生のシーケンスの
ほとんどは、NOPやIDXIで、JNIやJSRなどの分岐命令な
どは少ないという特徴がある。この例においては、パタ
ーン発生器１０の動作の理解を容易にするために、NOP
およびIDXIなどの制御命令を少なくしている。

【００２８】図１０は、図９に示されたシーケンスプロ
グラムを圧縮して、シーケンス用メモリ５２に格納した
圧縮シーケンスプログラムを示す。左列のアドレスは、
シーケンス用メモリ５２のアドレス値を示す。オペコー
ドには、NOP命令を省略した圧縮命令が格納される。シ
ーケンス制御部５０では、オペコード信号２０、第１オ
ペランド信号５４、及び第２オペランド信号５６が、シ
ーケンス展開に用いられる。スタートアドレス２６が入
力されると、オペコード信号２０および第２オペランド
信号５６が制御部１８に読み出され、第１オペランド信
号５４がマルチプレクサ１２に読み出される。制御部１
８は、第２オペランド信号５６の値＃Ａを、JNI命令の
繰り返し回数としてレジスタ（図示せず）に格納する。
第１オペランド信号５４の値＃０は、アドレスレジスタ
１４のインクリメントを＃０まで繰り返すことを指定す
る。従って、この場合は、アドレス＃０のシーケンスを
１パターンのみ実行する。それからアドレスレジスタ１
４は、アドレス＃１を指定する。

【００２９】アドレス＃１のオペコード信号２０は、第
１オペランド信号５４により定められるアドレス＃１に
ジャンプするJNI命令である。このJNI命令は、STI命令
で設定された回数１０回（＃Ａ回）だけ繰り返される。
第２オペランド信号５６の値＃２は、シーケンス制御部
５０では用いられない。アドレス＃１へのジャンプを設
定回数繰り返した後、アドレスレジスタ１４は、アドレ
ス＃２を指定する。アドレス＃２のオペコード信号２０
は、第１オペランド信号５４により定められるアドレス
＃４にジャンプするJSR命令である。制御部１８はオペ
コード信号２０を受けると、アドレスレジスタ１４を制
御し、アドレスレジスタ１４は、アドレス＃４を指定す
る。アドレス＃４のオペコード信号２０は、第２オペラ
ンド信号５４により定められる回数１５回（＃Ｆ回）だ
け、その行を繰り返すIDXI命令である。制御部１８は、
オペコード信号２０を受けると、アドレスレジスタ１４
のレジスタ値をインクリメントさせ、アドレスレジスタ
１４は、アドレス＃５を指定する。

【００３０】アドレス＃５のオペコード信号２０は、JS
R命令のアドレス＃２の次のアドレス＃３にジャンプす
るRTN命令である。RTN命令による戻り番地は、制御部１
８内で求められる。制御部１８は、JSR命令を示すオペ
コード信号２０を受けると、アドレスレジスタ１４を制
御して、アドレスレジスタ１４は、アドレス＃３を指定
する。アドレス＃３のオペコード信号２０は、シーケン
スを終了するSTPS命令である。制御部１８は、オペコー
ド信号２０を受けると、シーケンスを終了させる。図１
１は、図１０に示された圧縮シーケンスプログラムに基
づいて、シーケンス制御部５０により展開されて、ＦＩ
ＦＯ型メモリ６０に書き込まれた展開シーケンスプログ
ラムを示す。ＦＩＦＯ型メモリ６０には、展開されたオ
ペコード信号２０、第２オペランド信号５６、及び第３
オペランド信号５８が書き込まれる。図示されるよう
に、JNI命令が、STI命令により設定された回数＃Ａだけ
繰り返されている。ＦＩＦＯ型メモリ６０に書き込まれ
たデータは、パターンカウンタ制御部７４により読み出
される。パターンカウンタ制御部７４は、シーケンス制
御部５０のクロック信号２８よりも速い高速クロック８
０で動作する。パターンカウンタ制御部７４は、ＦＩＦ
Ｏ型メモリ６０から順にデータを高速に読み出す。

【００３１】まず、アドレス＃０のSTI命令が読み出さ
れる。第３オペランド信号に基づいて、パターンカウン
タ７６が、＃０から、第３オペランド信号の値＃１まで
カウント値をインクリメントする。パターンカウンタ７
６において、＃１までインクリメントが行われると、続
くアドレス＃１のJNI命令が読み出される。アドレス＃
１の第３オペランド信号により、パターンカウンタ７６
は、カウント値を＃３までインクリメントする。それか
ら、パターンカウンタ７６は、第２オペランド信号で示
される＃２に戻る。アドレス＃１のJNI命令が終了する
と、続くアドレス＃２のJNI命令が読み出される。アド
レス＃２の第３オペランド信号により、パターンカウン
タ７６は、カウント値を＃３までインクリメントする。
それから、パターンカウンタ７６は、第２オペランド信
号で示される＃２に戻る。この動作を、アドレス＃Ａの
JNI命令が終了するまで行う。

【００３２】それから、アドレス＃ＢのJSR命令が読み
出される。パターンカウンタ７６が、第３オペランド信
号に従って、カウント値を＃５までインクリメントす
る。それからパターンカウンタ７６は、＃７を設定す
る。パターンカウンタ７６で＃７が設定されると、アド
レス＃ＣのIDXI命令が読み出される。パターンカウンタ
７６は、第３オペランド信号に従って、カウント値を＃
８までインクリメントする。それから、パターンカウン
タ７６は、＃８を、第２オペランド信号の値＃Ｆ回（１
５回）繰り返す。続いて、アドレス＃ＤのRTN命令が読
み出される。パターンカウンタ制御部７４は、RTN命令
を受けると、戻り番地＃６を定める。パターンカウンタ
７６が、第３オペランド信号に従って、カウント値を＃
９までインクリメントし、その後、パターンカウンタ部
７４により定められた戻り番地＃６を設定する。それか
ら、アドレス＃ＥのSTPS命令が読み出される。パターン
カウンタ７６が、第３オペランド信号に従って、カウン
ト値を＃６までインクリメントし（すなわち、＃６を出
力し）、その後、停止する。

【００３３】パターンカウンタ７６の設定値は、随時、
アドレス信号８２としてパターンメモリ７８に送られ
る。パターンメモリ７８は、パターンカウンタ７６によ
り設定された値（アドレス）に格納したテストパターン
を出力する。図１２は、本発明の第２の実施形態である
パターン発生器１０のブロック図を示す。この実施形態
によるパターン発生器１０は、シーケンス制御部５０ａ
〜５０ｍ、ＦＩＦＯ型メモリ６０ａ〜６０ｎ、パターン
生成部７０ａ〜７０ｎ、クロック回路８４ａ〜８４ｎ、
及びマルチプレクサ１００を備える。シーケンス制御部
５０ａ〜５０ｍ、ＦＩＦＯ型メモリ６０ａ〜６０ｎ、パ
ターン生成部７０ａ〜７０ｎ、及びクロック回路８４ａ
〜８４ｎは、第１の実施形態に関して説明したシーケン
ス制御部５０、ＦＩＦＯ型メモリ６０、パターン生成部
７０、及びクロック回路８４と同様の構成を有する。シ
ーケンス制御部５０ａ〜５０ｍには、クロック信号２８
（図５参照）が入力されている。パターン生成部７０ａ
〜７０ｎには、クロック信号８０ａ〜８０ｎのそれぞれ
が入力されている。マルチプレクサ１００が、シーケン
ス制御部５０ａ〜５０ｍと、ＦＩＦＯ型メモリ６０ａ〜
６０ｎの間に設けられる。

【００３４】シーケンス制御部５０ａ〜５０ｍは、シー
ケンス用メモリ（図５参照）に、それぞれ異なる圧縮シ
ーケンスプログラムを予め格納する。例えば、システム
ＬＳＩが有する複数のＩＰを非同期に同時に試験すると
き、シーケンス制御部５０ａ〜５０ｍは、複数のＩＰの
それぞれに対する圧縮シーケンスプログラムを有する。
このとき、シーケンス制御部５０ａ〜５０ｍは、少なく
とも、システムＬＳＩが有するシーケンスの異なるイン
ターフェースの数だけ必要である。また、パターン生成
部７０ａ〜７０ｎは、それぞれパターンメモリ（図５参
照）を有し、シーケンス制御部５０ａ〜５０ｍで発生さ
れる展開シーケンスプログラムに応じたテストパターン
を格納する。パターン生成部７０ａ〜７０ｎは、少なく
とも、システムＬＳＩが有するシーケンスの異なるイン
ターフェースの数だけ必要である。

【００３５】マルチプレクサ１００は、シーケンス制御
部５０ａ〜５０ｍと、ＦＩＦＯ型メモリ６０ａ〜６０ｎ
及びパターン生成部７０ａ〜７０ｎのそれぞれとを対応
づける。マルチプレクサ１００を設けることによって、
シーケンス制御部５０ａ〜５０ｍからの展開シーケンス
プログラムを、任意のＦＩＦＯ型メモリ６０ａ〜６０ｎ
に割り当てることが可能となる。従って、同じＩＰを組
み込んだシステムＬＳＩを試験するときに、システムＬ
ＳＩのパッケージが異なっていても、システムＬＳＩ毎
にシーケンスプログラムを用意する必要はなく、ＩＰ毎
のシーケンスプログラムを用意するだけでよい。さら
に、別のＩＰを有するシステムＬＳＩを試験するときの
ために、開いているシーケンス用メモリおよびパターン
メモリに、そのＩＰのシーケンスプログラム及びテスト
パターンを格納することも可能である。

【００３６】また、パターン生成部７０ａ〜７０ｎのそ
れぞれが、独立したクロック回路８４ａ〜８４ｎに接続
されている。そのため、シーケンス制御部５０ａ〜５０
ｍのそれぞれで生成されるシーケンスに対して、対応す
るパターン生成部７０ａ〜７０ｎは、それぞれ異なるタ
イミングで展開シーケンスプログラムを得ることが可能
となる。すなわち、複数の独立したクロック信号８０ａ
〜８０ｎでパターン生成部７０ａ〜７０ｎのそれぞれ
が、対応するＦＩＦＯ型メモリ６０ａ〜６０ｎから展開
シーケンスプログラムを読み出すことにより、被試験デ
バイス４０の各ＩＰに対して、テストパターンを非同期
に生成することが可能となる。例えば、図２に示される
システムＬＳＩを試験する場合を考える。前述したとお
り、このシステムＬＳＩは、複数のアナログ回路および
メモリなどを、複数のＩＰとして一つのチップに構成す
る。また、インターフェースとして、ＩＥＥＥ１３９４
及びＵＳＢが用いられている。ＩＥＥＥ１３９４とＵＳ
Ｂは、それぞれ独立して非同期に異なる周波数で動作す
るので、ＩＥＥＥ１３９４とＵＳＢから信号を受けるＩ
Ｐも、それぞれ独立して非同期に異なる周波数で動作す
る。

【００３７】それぞれが非同期で、さらに動作周波数も
異なるＩＰを同時に試験するとき、それぞれのバスにつ
なげるパターン発生部が、互いに独立して動作可能であ
ることが望ましい。パターン発生部が独立して動作する
ことができない場合、周波数の異なるパターンを、それ
ぞれのバスを介してＩＰに印加するためには、プログラ
マが、周波数の差を考慮してテストパターンを作成しな
ければならない。このことは、プログラマにとって非常
に困難である。しかし、本発明の第２の実施形態に示さ
れるパターン発生器１０は、複数のテストパターンをそ
れぞれ独立して非同期に生成することができるので、プ
ログラマは、それぞれのＩＰに対するテストパターンを
それぞれ独立して作成することが可能である。さらに、
クロック回路８４ａ〜８４ｎのクロック周波数を変える
ことによって、用いられるインターフェースの動作周波
数に適合したテストパターン信号を生成することも可能
となる。

【００３８】パターン生成部７０ａ〜７０ｎの出力は、
並列ビットデータであっても、１ビットデータのいずれ
であってもよい。被試験デバイス４０の種類、又は試験
項目に応じて、パターン生成部７０ａ〜７０ｎは、所定
のビット数を有するテストパターン信号を出力すること
ができる。すなわち、本発明の第２の実施形態であるパ
ターン発生器１０は、予め定められた幅のテストパター
ンを出力することができ、また、各ピン毎にテストパタ
ーンを出力するパーピンテスタを構成することもでき
る。以上のように、本実施形態のパターン発生器１０
は、被試験デバイス１０上の複数のＩＰを同時に非同期
に試験することができ、試験時間を短縮することができ
る。

【００３９】図１３は、本発明の第３の実施形態である
パターン発生器１０のブロック図を示す。この実施形態
によるパターン発生器１０は、シーケンス制御部５０ａ
及び５０ｂ、ＦＩＦＯ型メモリ６０ａ及び６０ｂ、パタ
ーン生成部７０ａ及び７０ｂ、クロック回路８４ａ及び
８４ｂ、及びマルチプレクサ１００を備える。マルチプ
レクサ１００が、シーケンス制御部５０ａ及び５０ｂ
と、ＦＩＦＯ型メモリ６０ａ及び６０ｂの間に設けられ
る。パターン生成部７０ａは、パターンカウンタ部７２
ａとパターンメモリ７８ａを有し、同様に、パターン生
成部７０ｂは、パターンカウンタ部７２ｂとパターンメ
モリ７８ｂを有する。シーケンス制御部５０ａは、シー
ケンス用メモリ（図５参照）に、メモリ用の圧縮シーケ
ンスプログラムと、メモリ用のテストパターンをパター
ン生成部７０ａにおいて発生させるマイクロ命令を格納
する。シーケンス制御部６０ｂは、シーケンス用メモリ
に、オーディオ用のＩＰに関する圧縮シーケンスプログ
ラムと、オーディオ用のテストパターンをパターン生成
部７０ａにおいて発生させるマイクロ命令を格納する。
パターンメモリ７８ａ及び７８ｂには、メモリテストパ
ターンとオーディオ用テストパターンが予め格納されて
いる。

【００４０】被試験デバイス４０のピンＡが、オーディ
オ用ＩＰに接続し、ピンＢがメモリに接続する場合を考
える。このとき、マルチプレクサ１００は、シーケンス
制御部５０ａをＦＩＦＯ型メモリ６０ｂに接続させ、シ
ーケンス制御部５０ｂをＦＩＦＯ型メモリ６０ａに接続
させる。シーケンス制御部５０ａに格納されたマイクロ
命令により、パターンカウンタ部７２ｂは、パターンメ
モリ７８ｂのメモリテストパターンにアクセスする。一
方、シーケンス制御部５０ｂに格納されたマイクロ命令
により、パターンカウンタ部７２ａは、パターンメモリ
７８ａのオーディオ用テストパターンにアクセスする。
各構成が上記のように接続することによって、被試験デ
バイス４０のオーディオ用ＩＰには、オーディオ用テス
トパターンが読み出され、被試験デバイス４０のメモリ
には、メモリテストパターンが読み出される。また、図
１２に関連して説明したように、被試験デバイス４０に
組み込まれるオーディオ用ＩＰとメモリとが、異なる周
波数で非同期に動作する場合には、クロック信号８０ａ
とクロック信号８０ｂの周波数を調整する。パターンカ
ウンタ部７２ａ及び７２ｂが、クロック信号８０ａ及び
８０ｂに基づいて互いに独立して動作することによっ
て、オーディオ用ＩＰ及びメモリを互いに非同期に試験
することが可能となる。

【００４１】次に、被試験デバイス４０のピンＡが、メ
モリに接続し、ピンＢがオーディオ用ＩＰに接続する場
合を考える。このとき、マルチプレクサ１００は、シー
ケンス制御部５０ａをＦＩＦＯ型メモリ６０ａに接続さ
せ、シーケンス制御部５０ｂをＦＩＦＯ型メモリ６０ｂ
に接続させる。シーケンス制御部５０ａに格納されたマ
イクロ命令により、パターンカウンタ部７２ａは、パタ
ーンメモリ７８ａに格納されたメモリテストパターンに
アクセスする。一方、シーケンス制御部５０ｂに格納さ
れたマイクロ命令により、パターンカウンタ部７２ｂ
は、パターンメモリ７８ｂに格納されたオーディオ用テ
ストパターンにアクセスする。各構成が上記のように接
続することによって、被試験デバイス４０のオーディオ
用ＩＰには、オーディオ用テストパターンが読み出さ
れ、被試験デバイス４０のメモリには、メモリテストパ
ターンが読み出される。

【００４２】各シーケンス制御部５０ａ又は５０ｂが、
各パターンカウンタ部７２ａ又は７２ｂを制御すること
によって、ピンＡおよびピンＢに、異なるテストパター
ンを供給することが可能となる。この実施形態における
パターン発生器を用いると、被試験デバイス４０に内蔵
されるＩＰが同じものであれば、被試験デバイス４０毎
にテストパターンを用意する必要がない。すなわち、被
試験デバイス４０が異なるピン配置を有しても、ＩＰ毎
のテストパターンを用意すれば、被試験デバイス４０毎
にピン配置に応じたテストパターンを用意することな
く、被試験デバイス４０の試験を行うことが可能とな
る。

【００４３】図１４は、本発明の第４の実施形態である
パターン発生器１０のブロック図を示す。この実施形態
によるパターン発生器１０は、シーケンス制御部５０ａ
〜５０ｍ、ＦＩＦＯ型メモリ６０ａ〜６０ｍ、パターン
生成部７０ａ〜７０ｎ、クロック回路８４ａ〜８４ｎ、
及びマルチプレクサ１００を備える。シーケンス制御部
５０ａ〜５０ｍ、ＦＩＦＯ型メモリ６０ａ〜６０ｍ、パ
ターン生成部７０ａ〜７０ｎ、及びクロック回路８４ａ
〜８４ｎは、第１の実施形態に関して説明したシーケン
ス制御部５０、ＦＩＦＯ型メモリ６０、パターン生成部
７０、及びクロック回路８４と同様の構成を有する。シ
ーケンス制御部５０ａ〜５０ｍには、クロック信号２８
（図５参照）が入力されている。パターン生成部７０ａ
〜７０ｎには、クロック信号８０ａ〜８０ｎのそれぞれ
が入力されている。図１２に示された第２の実施形態と
比較すると、マルチプレクサ１００が、ＦＩＦＯ型メモ
リ６０ａ〜６０ｍと、パターン生成部７０ａ〜７０ｎの
間に設けられる。

【００４４】シーケンス制御部５０ａ〜５０ｍが、それ
ぞれ異なる圧縮シーケンスプログラムを予め格納する。
システムＬＳＩに組み込まれた複数のＩＰを非同期に同
時に試験するとき、シーケンス制御部５０ａ〜５０ｍ
は、複数のＩＰのそれぞれに対する圧縮シーケンスプロ
グラムを有する。このとき、シーケンス制御部５０ａ〜
５０ｍは、少なくとも、システムＬＳＩが有するシーケ
ンスの異なるインターフェースの数だけ必要である。ま
た、パターン生成部７０ａ〜７０ｎは、それぞれパター
ンメモリ（図５参照）を有し、シーケンス制御部５０ａ
〜５０ｍで発生される展開シーケンスプログラムに応じ
たテストパターンを格納する。パターン生成部７０ａ〜
７０ｎは、少なくとも、システムＬＳＩが有するシーケ
ンスの異なるインターフェースの数だけ必要である。

【００４５】マルチプレクサ１００は、ＦＩＦＯ型メモ
リ６０ａ〜６０ｍと、パターン生成部７０ａ〜７０ｎと
を対応づける。そのため、シーケンス制御部５０ａ〜５
０ｍからの展開シーケンスプログラムを、任意のパター
ン生成部７０ａ〜７０ｎに割り当てることが可能とな
る。また、パターン生成部７０ａ〜７０ｎのそれぞれ
が、独立したクロック回路８４ａ〜８４ｎに接続され
る。そのため、シーケンス制御部５０ａ〜５０ｍのそれ
ぞれで生成され、ＦＩＦＯ型メモリ６０ａ〜６０ｍに格
納された展開シーケンスプログラムに対して、対応する
パターン生成部７０ａ〜７０ｎは、それぞれ異なるタイ
ミングで展開シーケンスプログラムを得ることが可能と
なる。すなわち、複数の独立したクロック信号８０ａ〜
８０ｎでパターン生成部７０ａ〜７０ｎのそれぞれが動
作することにより、被試験デバイス４０の各ＩＰに対し
て、パターン生成部７０ａ〜７０ｎが、独立してテスト
パターンを非同期に生成することが可能となる。

【００４６】図１５は、本発明の第５の実施形態である
パターン発生器１０のブロック図を示す。この実施形態
によるパターン発生器１０は、シーケンス制御部５０ａ
〜５０ｍ、ＦＩＦＯ型メモリ６０ａ〜６０ｍ、パターン
カウンタ部７２ａ〜７２ｍ、パターンメモリ７８ａ〜７
８ｎ、クロック回路８４ａ〜８４ｍ、及びマルチプレク
サ１００を備える。シーケンス制御部５０ａ〜５０ｍ、
ＦＩＦＯ型メモリ６０ａ〜６０ｍ、パターンカウンタ部
７２ａ〜７２ｍ、パターンメモリ７８ａ〜７８ｎ、クロ
ック回路８４ａ〜８４ｍは、第１の実施形態に関して説
明したシーケンス制御部５０、ＦＩＦＯ型メモリ６０、
パターンカウンタ部７２、パターンメモリ７８、及びク
ロック回路８４と同様の構成を有する。マルチプレクサ
１００が、パターンカウンタ部７２ａ〜７２ｍと、パタ
ーンメモリ７８ａ〜７８ｎの間に設けられる。シーケン
ス制御部５０ａ〜５０ｍには、クロック信号２８（図５
参照）が入力されている。パターンカウンタ部７２ａ〜
７２ｍには、クロック信号８０ａ〜８０ｍのそれぞれが
入力されている。また、クロック信号８０ａ〜８０ｍ
は、マルチプレクサ１００にも入力され、マルチプレク
サ１００の動きをパターンカウンタ部７２ａ〜７２ｍの
動きに同期させる。

【００４７】本発明の第６の実施形態において、図１５
に示されたマルチプレクサ１００が、パターンカウンタ
部７２ａ〜７２ｍとパターンメモリ７８ａ〜７８ｎの間
ではなく、パターンメモリ７８ａ〜７８ｎの後段に設け
られる。このとき、パターンカウンタ部７２ａ〜７２ｍ
とパターンメモリ７８ａ〜７８ｎの個数は等しく設定さ
れる。クロック信号８０ａ〜８０ｍがマルチプレクサ１
００にも入力され、マルチプレクサ１００の動きを、パ
ターンカウンタ部７２ａ〜７２ｍの動きに同期させる。
マルチプレクサ１００をパターンメモリ７８ａ〜７８ｎ
の後段に設けることによって、パターンメモリ７８ａ〜
７８ｎから読み出されるテストパターン信号を任意のピ
ンに割り付けることが可能となる。そのため、同じＩＰ
を組み込んだ被試験デバイス４０を試験するときには、
被試験デバイス４０のピン配置に応じて、パターンメモ
リ７８ａ〜７８ｎに格納するパターンを修正する必要が
ない。以上、本発明を実施の形態を用いて説明したが、
本発明の技術的範囲は、上記実施の形態の記載には限定
されない。上記実施形態に、多様な変更又は改良を加え
ることができることが、当業者に明らかである。そのよ
うな変更又は改良を加えた形態も本発明の技術的範囲に
含まれることが、特許請求の範囲の記載から明らかであ
る。

【００４８】

【発明の効果】本発明のパターン発生器によると、テス
トパターンを被試験デバイスに高速で非同期に供給する
ことが可能となる、という効果を奏する。

【図面の簡単な説明】

【図１】被試験デバイスに入力パターンを印加する従来
のパターン発生器１０の構成を示す。

【図２】複数個のＩＰを有するシステムＬＳＩの一例を
示す。

【図３】様々なインターフェースを有するシステムＬＳ
Ｉの一例を示す。

【図４】被試験デバイス４０を試験する半導体デバイス
試験装置のブロック図を示す。

【図５】本発明の第１の実施形態であるパターン発生器
１０のブロック図を示す。

【図６】シーケンスプログラムの一例を示す。

【図７】図６に示されたシーケンスプログラムを圧縮し
た圧縮シーケンスプログラムを示す。

【図８】図７に示された圧縮シーケンスプログラムに基
づいて、シーケンス制御部５０により展開されて、ＦＩ
ＦＯ型メモリ６０に書き込まれた展開シーケンスプログ
ラムを示す。

【図９】シーケンスプログラムの別の例を示す。

【図１０】図９に示されたシーケンスプログラムを圧縮
した圧縮シーケンスプログラムを示す。

【図１１】図１０に示された圧縮シーケンスプログラム
に基づいて、シーケンス制御部５０により展開されて、
ＦＩＦＯ型メモリ６０に書き込まれた展開シーケンスプ
ログラムを示す。

【図１２】本発明の第２の実施形態であるパターン発生
器１０のブロック図を示す。

【図１３】本発明の第３の実施形態であるパターン発生
器１０のブロック図を示す。

【図１４】本発明の第４の実施形態であるパターン発生
器１０のブロック図を示す。

【図１５】本発明の第５の実施形態であるパターン発生
器１０のブロック図を示す。

【符号の説明】

１０・・・パターン発生器、１２・・・マルチプレク
サ、１４・・・アドレスレジスタ、１６・・・メモリ、
１８・・・制御部、２０・・・オペコード信号、２２・
・・オペランド信号、２４・・・テストパターン信号、
２４ａ・・・入力パターン信号、２４ｂ・・・期待値パ
ターン信号、２６・・・スタートアドレス、２８・・・
クロック信号、３０・・・テスタコントローラ、３２・
・・波形整形器、３４・・・入力パターン信号、３６・
・・半導体デバイス差込部、４０・・・被試験デバイ
ス、４２・・・出力パターン信号、４４・・・測定部、
５０、５０ａ、５０ｂ、５０ｍ・・・シーケンス制御
部、５２・・・シーケンス用メモリ、５４・・・第１オ
ペランド信号、５６・・・第２オペランド信号、５８・
・・第３オペランド信号、６０、６０ａ、６０ｂ、６０
ｃ、６０ｎ・・・ＦＩＦＯ型メモリ、７０、７０ａ、７
０ｂ、７０ｃ、７０ｎ・・・パターン生成部、７２、７
２ａ、７２ｂ、７２ｍ・・・パターンカウンタ部、７４
・・・パターンカウンタ制御部、７６・・・パターンカ
ウンタ、７８、７８ａ、７８ｂ、７８ｎ・・・パターン
メモリ、８０、８０ａ、８０ｂ、８０ｃ、８０ｍ、８０
ｎ・・・クロック信号、８２・・・アドレス信号、８
４、８４ａ、８４ｂ、８４ｃ、８４ｍ、８４ｎ・・・ク
ロック回路、１００・・・マルチプレクサ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスに供給するパターン信号
   を生成するパターン発生器であって、 前記パターン信号を生成するために用いられる、圧縮さ
   れた圧縮シーケンスプログラムを展開して、展開シーケ
   ンスプログラムを生成するシーケンス制御部と、 前記展開シーケンスプログラムを格納するメモリと、 前記メモリに格納された前記展開シーケンスプログラム
   に基づいて、前記パターン信号を出力するパターン生成
   部とを備えることを特徴とするパターン発生器。
2. 【請求項２】 前記シーケンス制御部と前記パターン生
   成部とが、それぞれ異なるクロック信号に基づいて互い
   に非同期に動作することを特徴とする請求項１に記載の
   パターン発生器。
3. 【請求項３】 前記パターン生成部は、前記シーケンス
   制御部が前記展開シーケンスプログラムを生成するため
   に用いるクロック信号よりも高速なクロック信号に同期
   して、動作することを特徴とする請求項１又は２に記載
   のパターン発生器。
4. 【請求項４】 前記パターン生成部は、前記パターン信
   号を予め格納するパターンメモリを有することを特徴と
   する請求項１から３のいずれかに記載のパターン発生
   器。
5. 【請求項５】 前記パターン生成部は、前記メモリに格
   納された前記展開シーケンスプログラムに基づいて、前
   記パターンメモリをアクセスするアドレス信号を生成す
   るパターンカウンタ部を有することを特徴とする請求項
   ４に記載のパターン発生器。
6. 【請求項６】 前記メモリはＦＩＦＯ型メモリであるこ
   とを特徴とする請求項１から５のいずれかに記載のパタ
   ーン発生器。
7. 【請求項７】 前記シーケンス制御部は、前記圧縮シー
   ケンスプログラムを予め格納するシーケンス用メモリを
   有することを特徴とする請求項１から６のいずれかに記
   載のパターン発生器。
8. 【請求項８】 前記圧縮シーケンスプログラムは、前記
   シーケンス制御部において前記圧縮シーケンスプログラ
   ムを展開するために用いられる第１オペランドと、前記
   パターン生成部において前記パターン信号を出力するた
   めに用いられる第２オペランドを含むことを特徴とする
   請求項１から７のいずれかに記載のパターン発生器。
9. 【請求項９】 半導体デバイスを試験する半導体デバイ
   ス試験装置であって、 前記半導体デバイスに入力されるべき入力パターン信号
   を生成するパターン発生器と、 前記半導体デバイスが差し込まれ、前記パターン発生器
   が生成した前記入力パターン信号を前記半導体デバイス
   に供給し、前記入力パターン信号に基づいて前記半導体
   デバイスが出力する出力パターン信号を受け取る半導体
   デバイス差込部と、 前記半導体デバイス差込部が受け取った前記出力パター
   ン信号を測定する測定部とを備え、 前記パターン発生器が、 前記入力パターン信号を生成するために用いられる、圧
   縮された圧縮シーケンスプログラムを展開して、展開シ
   ーケンスプログラムを生成するシーケンス制御部と、 前記展開シーケンスプログラムを格納するメモリと、 前記メモリに格納された前記展開シーケンスプログラム
   に基づいて、前記入力パターン信号を出力するパターン
   生成部とを有することを特徴とする半導体デバイス試験
   装置。
10. 【請求項１０】 半導体デバイスに複数種類のパターン
    信号を供給するパターン発生器であって、 前記複数種類のパターン信号を生成するために用いられ
    るシーケンスプログラムをそれぞれ出力する複数のシー
    ケンス制御部と、 前記パターン信号を格納する複数のパターンメモリと、 前記複数のシーケンス制御部により出力された前記シー
    ケンスプログラムの各々に基づいて、前記複数のパター
    ンメモリにアクセスするアドレス信号をそれぞれ出力す
    る複数のパターンカウンタ部と、 複数の前記パターンカウンタ部の各々を独立して動作さ
    せるクロック信号を、前記パターンカウンタ部に出力す
    る複数のクロック回路とを備えることを特徴とするパタ
    ーン発生器。
11. 【請求項１１】 前記複数のクロック回路は、クロック
    周波数の異なる前記クロック信号を前記複数のパターン
    カウンタ部にそれぞれ出力することを特徴とする請求項
    １０に記載のパターン発生器。
12. 【請求項１２】 前記複数のパターンカウンタ部は、各
    々に入力された前記クロック信号に基づいて、非同期に
    動作することを特徴とする請求項１０又は１１１に記載
    のパターン発生器。
13. 【請求項１３】 前記複数のシーケンス制御部により出
    力される前記シーケンスプログラムを格納する複数のメ
    モリを更に備え、 前記複数のメモリの各々は、前記パターンカウンタ部の
    各々に対して、前記パターンカウンタ部に入力される前
    記クロック信号に同期して、前記シーケンスプログラム
    を出力することを特徴とする請求項１０から１２のいず
    れかに記載のパターン発生器。
14. 【請求項１４】 前記メモリは、ＦＩＦＯ型メモリであ
    ることを特徴とする請求項１３に記載のパターン発生
    器。
15. 【請求項１５】 複数の前記シーケンス制御部により出
    力される前記シーケンスプログラムを受け取るマルチプ
    レクサを更に備え、 前記マルチプレクサは、前記シーケンスプログラムが入
    力されるべき、対応する前記メモリを選択して、対応す
    る前記メモリに前記シーケンスプログラムを出力するこ
    とを特徴とする請求項１３又は１４に記載のパターン発
    生器。
16. 【請求項１６】 複数の前記メモリにより出力される前
    記シーケンスプログラムを受け取るマルチプレクサを更
    に備え、 前記マルチプレクサは、前記シーケンスプログラムが入
    力されるべき、対応する前記パターンカウンタ部を選択
    して、対応する前記パターンカウンタ部に前記シーケン
    スプログラムを出力することを特徴とする請求項１３又
    は１４に記載のパターン発生器。
17. 【請求項１７】 複数の前記パターンカウンタ部により
    出力される前記アドレス信号を受け取るマルチプレクサ
    を更に備え、 前記マルチプレクサは、前記アドレス信号が入力される
    べき、対応する前記パターンメモリを選択して、対応す
    る前記パターンメモリに前記アドレス信号を出力するこ
    とを特徴とする請求項１３又は１４に記載のパターン発
    生器。
18. 【請求項１８】 前記パターンメモリは、前記複数種類
    のパターン信号のうちの１種類の前記パターン信号を予
    め格納することを特徴とする請求項１０から１７のいず
    れかに記載のパターン発生器。
19. 【請求項１９】 前記パターンメモリは、前記複数種類
    のパターン信号のうちの少なくとも２種類の前記パター
    ン信号を予め格納することを特徴とする請求項１０から
    １７のいずれかに記載のパターン発生器。
20. 【請求項２０】 半導体デバイスを試験する半導体デバ
    イス試験装置であって、 前記半導体デバイスに入力されるべき複数種類の入力パ
    ターン信号を生成するパターン発生器と、 前記半導体デバイスが差し込まれ、前記パターン発生器
    が生成した前記入力パターン信号を前記半導体デバイス
    に供給し、前記入力パターン信号に基づいて前記半導体
    デバイスが出力する出力パターン信号を受け取る半導体
    デバイス差込部と、 前記半導体デバイス差込部が受け取った前記出力パター
    ン信号を測定する測定部とを備え、 前記パターン発生器が、 前記複数種類の入力パターン信号を生成するために用い
    られるシーケンスプログラムをそれぞれ出力する複数の
    シーケンス制御部と、 前記入力パターン信号を格納する複数のパターンメモリ
    と、 前記複数のシーケンス制御部により出力された前記シー
    ケンスプログラムの各々に基づいて、前記複数のパター
    ンメモリにアクセスするアドレス信号をそれぞれ出力す
    る複数のパターンカウンタ部と、 前記複数のパターンカウンタ部の各々を独立して動作さ
    せるクロック信号を、前記パターンカウンタ部に出力す
    る複数のクロック回路とを有することを特徴とする半導
    体デバイス試験装置。