JP2624129B2 - 多ピン半導体集積回路の検査装置 - Google Patents
多ピン半導体集積回路の検査装置Info
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- JP2624129B2 JP2624129B2 JP5183783A JP18378393A JP2624129B2 JP 2624129 B2 JP2624129 B2 JP 2624129B2 JP 5183783 A JP5183783 A JP 5183783A JP 18378393 A JP18378393 A JP 18378393A JP 2624129 B2 JP2624129 B2 JP 2624129B2
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Description
【０００１】
【産業上の利用分野】本発明は、多ピンの半導体集積回
路装置の電気的特性および機能を試験する検査装置に関
するものである。
路装置の電気的特性および機能を試験する検査装置に関
するものである。
【０００２】
【従来の技術】図４および図５は、従来のリレー方式に
よる多ピン測定装置（実開平１−１６０３７６号公報）
に係るもので、図４は、ピンエレクトロニクス（以下、
ＰＥという）、リレー、テストボード、半導体集積回路
装置（以下、ＬＳＩという）の接続を示すモデル断面図
である。さらに、図５は、電気的な接続を示す構成図で
ある。図４および図５において、２１は被測定ＬＳＩ、
２２はＰＥ、２３はテストボード、２４はリレー、２５
はソケットである。さらに、２６はドライバ、２７はコ
ンパレータであり、２８はリレーを切り換える制御信号
である。また、２９はポゴピンである。ここで、リレー
２４の代わりに半導体で形成されるスイッチ回路で置き
換えても機能的には等価である。そして、テストボード
２３においては、あらかじめＰＥ２２とリレー２４の電
気的に接続する信号伝達パターンが形成され、ポゴピン
２９を介して接続されている。さらに、同様にリレー２
４とソケット２５との間にも信号パターンが形成されて
いる。信号伝達パターンの代わりにケーブル等電気信号
を伝達する線材で接続しても等価である。
よる多ピン測定装置（実開平１−１６０３７６号公報）
に係るもので、図４は、ピンエレクトロニクス（以下、
ＰＥという）、リレー、テストボード、半導体集積回路
装置（以下、ＬＳＩという）の接続を示すモデル断面図
である。さらに、図５は、電気的な接続を示す構成図で
ある。図４および図５において、２１は被測定ＬＳＩ、
２２はＰＥ、２３はテストボード、２４はリレー、２５
はソケットである。さらに、２６はドライバ、２７はコ
ンパレータであり、２８はリレーを切り換える制御信号
である。また、２９はポゴピンである。ここで、リレー
２４の代わりに半導体で形成されるスイッチ回路で置き
換えても機能的には等価である。そして、テストボード
２３においては、あらかじめＰＥ２２とリレー２４の電
気的に接続する信号伝達パターンが形成され、ポゴピン
２９を介して接続されている。さらに、同様にリレー２
４とソケット２５との間にも信号パターンが形成されて
いる。信号伝達パターンの代わりにケーブル等電気信号
を伝達する線材で接続しても等価である。
【０００３】次に、動作について説明する。検査装置に
おいて被測定ＬＳＩ２１を試験する場合、検査装置の持
つＰＥ２２と被測定ＬＳＩ２１のピンを一対一で接続す
る。この際、テストボード２３においては、ソケット２
５が取り付けられ、ソケット２５の個々のピン端子に
は、前述した信号パターンが接続されている。以下の説
明では、ソケット２５は被測定ＬＳＩ２１を実装するた
めの補助的な治工具であり、ソケット２５を省略し、直
接、被測定ＬＳＩ２１に接続されているものとして説明
する。また、同様にポゴピン２９についても省略する。
ここで、被測定ＬＳＩ２１のピンの数がＰＥ２２の数よ
りも同じか、もしくは少ない場合には、リレー２４を介
することなく、被測定ＬＳＩ２１とＰＥ２２を信号パタ
ーンを介して接続し、ＰＥ２２上のドライバ２６から信
号を印加し、もしくは被測定ＬＳＩ２１からの信号をコ
ンパレータ２７で判定して試験を行うことが可能であ
る。さらに、一般的には、被測定ＬＳＩのピン数には電
源およびグランド端子も含まれることから、それぞれを
ＰＥ以外の電源等の基準電圧源、もしくは、あらかじめ
検査装置とは別に用意された外部電源に接続することか
ら、ＰＥよりも若干多いピン数の被測定ＬＳＩまで試験
することが可能である。
おいて被測定ＬＳＩ２１を試験する場合、検査装置の持
つＰＥ２２と被測定ＬＳＩ２１のピンを一対一で接続す
る。この際、テストボード２３においては、ソケット２
５が取り付けられ、ソケット２５の個々のピン端子に
は、前述した信号パターンが接続されている。以下の説
明では、ソケット２５は被測定ＬＳＩ２１を実装するた
めの補助的な治工具であり、ソケット２５を省略し、直
接、被測定ＬＳＩ２１に接続されているものとして説明
する。また、同様にポゴピン２９についても省略する。
ここで、被測定ＬＳＩ２１のピンの数がＰＥ２２の数よ
りも同じか、もしくは少ない場合には、リレー２４を介
することなく、被測定ＬＳＩ２１とＰＥ２２を信号パタ
ーンを介して接続し、ＰＥ２２上のドライバ２６から信
号を印加し、もしくは被測定ＬＳＩ２１からの信号をコ
ンパレータ２７で判定して試験を行うことが可能であ
る。さらに、一般的には、被測定ＬＳＩのピン数には電
源およびグランド端子も含まれることから、それぞれを
ＰＥ以外の電源等の基準電圧源、もしくは、あらかじめ
検査装置とは別に用意された外部電源に接続することか
ら、ＰＥよりも若干多いピン数の被測定ＬＳＩまで試験
することが可能である。
【０００４】しかしながら、ＰＥの数に比べて被測定Ｌ
ＳＩの端子数が極めて多い場合には、図４および図５に
示すように、リレー２４を介してＰＥ２２と被測定ＬＳ
Ｉ２１を接続し、制御信号２８によりリレーを切り換え
ることにより試験を行う。今ここで、被測定ＬＳＩ２１
のピン１３、１４が１つのＰＥに、２３、２４が別の１
つのＰＥに接続されているとすると、第１の試験におい
ては、ピン１３、ピン２３がそれぞれＰＥと電気的に接
続され、ピン１４、ピン２４は電気的に切り放されてい
る。そして、第１の試験が完了すると、第２の試験とし
て制御信号２８でもってリレー２４を切り換え、今度は
ピン１４、ピン２４をＰＥとそれぞれ電気的に接続する
とともに、ピン１３、ピン２３を切り放し、試験を行う
ことにより試験を完了する。
ＳＩの端子数が極めて多い場合には、図４および図５に
示すように、リレー２４を介してＰＥ２２と被測定ＬＳ
Ｉ２１を接続し、制御信号２８によりリレーを切り換え
ることにより試験を行う。今ここで、被測定ＬＳＩ２１
のピン１３、１４が１つのＰＥに、２３、２４が別の１
つのＰＥに接続されているとすると、第１の試験におい
ては、ピン１３、ピン２３がそれぞれＰＥと電気的に接
続され、ピン１４、ピン２４は電気的に切り放されてい
る。そして、第１の試験が完了すると、第２の試験とし
て制御信号２８でもってリレー２４を切り換え、今度は
ピン１４、ピン２４をＰＥとそれぞれ電気的に接続する
とともに、ピン１３、ピン２３を切り放し、試験を行う
ことにより試験を完了する。
【０００５】
【発明が解決しようとする課題】従来の検査装置におい
ては、テストボード上にリレーを設け、リレーを切り換
えることにより、多ピンのＬＳＩの試験を可能としてい
たものであるが、テストボードの大きさに制限があるた
め、実装できるリレーの数に制限があり、非常に多いピ
ン数のＬＳＩを測定することができないという問題があ
る。さらに、あらかじめテストボード上に切り換えを考
慮した信号パターンを形成しなければならず、特に、Ｇ
／Ａの用にパッケージ毎に共通なテストボードを使うこ
とができないという欠点がある。しかも、リレーを制御
する信号をリレー毎に供給する必要があり、さらに、い
っそうテストボード上に実装するリレーの位置、信号パ
ターンに制限があった。
ては、テストボード上にリレーを設け、リレーを切り換
えることにより、多ピンのＬＳＩの試験を可能としてい
たものであるが、テストボードの大きさに制限があるた
め、実装できるリレーの数に制限があり、非常に多いピ
ン数のＬＳＩを測定することができないという問題があ
る。さらに、あらかじめテストボード上に切り換えを考
慮した信号パターンを形成しなければならず、特に、Ｇ
／Ａの用にパッケージ毎に共通なテストボードを使うこ
とができないという欠点がある。しかも、リレーを制御
する信号をリレー毎に供給する必要があり、さらに、い
っそうテストボード上に実装するリレーの位置、信号パ
ターンに制限があった。
【０００６】また、従来技術の延長で単にピンエレクト
ロニクスカードの（以下、ＰＥカードという）の数を増
やすことは、システムの価格が増大するとともに、ま
た、テストヘッドが大きくなり、さらに、熱設計等の再
設計が必要となり、実用的ではない。特に、タイミング
システムをピン毎に持つ、いわゆるパーピンシステムと
呼ばれる高性能な検査装置では、ピン数に比例してシス
テム価格が増加し、しかも、ピンエレクトロニクス部分
のシステム価格に占める割合が、３割程度を占める。
ロニクスカードの（以下、ＰＥカードという）の数を増
やすことは、システムの価格が増大するとともに、ま
た、テストヘッドが大きくなり、さらに、熱設計等の再
設計が必要となり、実用的ではない。特に、タイミング
システムをピン毎に持つ、いわゆるパーピンシステムと
呼ばれる高性能な検査装置では、ピン数に比例してシス
テム価格が増加し、しかも、ピンエレクトロニクス部分
のシステム価格に占める割合が、３割程度を占める。
【０００７】本発明の目的は、上記のような欠点、問題
点を解決するためになされたもので、テストボード上に
リレーを設けることなく、さらに、テストボードの信号
パターンが一定であっても、任意のピンに任意の信号を
供給することを可能とする検査装置を低価格で実現する
ことにある。
点を解決するためになされたもので、テストボード上に
リレーを設けることなく、さらに、テストボードの信号
パターンが一定であっても、任意のピンに任意の信号を
供給することを可能とする検査装置を低価格で実現する
ことにある。
【０００８】
【課題を解決するための手段】本発明は、テストボード
に実装された半導体集積回路に任意の信号を供給するド
ライバ回路と半導体集積回路からの信号を判定するコン
パレータ回路を有するピンエレクトロニクスカードと、
ピンエレクトロニクスカードに加えるべき信号の論理値
を記憶する第１のテストパターンメモリと第１のテスト
パターンメモリとピンエレクトロニクスカードの任意の
ピン番号同士を接続する第１のマトリクス回路と、ピン
エレクトロニクスカードとテストボードの任意のピン番
号同士を接続する第２のマトリクス回路と、第１のテス
トパターンメモリ、ピンエレクトロニクスカードおよび
テストボードそれぞれのピン番号を格納するピンテーブ
ルメモリとを備え、ピンテーブルメモリに格納された第
１のテストパターンメモリ上のピン番号とピンエレクト
ロニクスカード上のピン番号により第１のマトリクス回
路を通じて第１のテストパターンメモリとピンエレクト
ロニクスカードとを接続し、ピンテーブルメモリに格納
されたピンエレクトロニクスカード上のピン番号とテス
トボード上のピン番号により第２のマトリクス回路を通
じてピンエレクトロニクスカードとテストボードとを接
続することを特徴としている。
に実装された半導体集積回路に任意の信号を供給するド
ライバ回路と半導体集積回路からの信号を判定するコン
パレータ回路を有するピンエレクトロニクスカードと、
ピンエレクトロニクスカードに加えるべき信号の論理値
を記憶する第１のテストパターンメモリと第１のテスト
パターンメモリとピンエレクトロニクスカードの任意の
ピン番号同士を接続する第１のマトリクス回路と、ピン
エレクトロニクスカードとテストボードの任意のピン番
号同士を接続する第２のマトリクス回路と、第１のテス
トパターンメモリ、ピンエレクトロニクスカードおよび
テストボードそれぞれのピン番号を格納するピンテーブ
ルメモリとを備え、ピンテーブルメモリに格納された第
１のテストパターンメモリ上のピン番号とピンエレクト
ロニクスカード上のピン番号により第１のマトリクス回
路を通じて第１のテストパターンメモリとピンエレクト
ロニクスカードとを接続し、ピンテーブルメモリに格納
されたピンエレクトロニクスカード上のピン番号とテス
トボード上のピン番号により第２のマトリクス回路を通
じてピンエレクトロニクスカードとテストボードとを接
続することを特徴としている。
【０００９】
【実施例】次に、本発明の第１の実施例について、図面
を参照して説明する。図１は、本発明の検査装置の第１
の実施例を示す構成図である。図１において、１，２は
第１のパターンメモリであり、第１のパターンメモリ１
は、１〜ｎピンまでのＰＥのドライバ回路およびコンパ
レータ回路に供給する論理値を記憶するメモリ、第１の
パターンメモリ２は、ｎ＋１〜２ｎまでのピンに対応す
る論理値を記憶するメモリ、３は第１のパターンメモリ
１，２の情報をＰＥへ配分する第１のマトリクス回路、
４は複数のＰＥが実装されたＰＥカード、５はＰＥ、６
はピンテーブルメモリ、７はＰＥ５からの信号をテスト
ボードへ配分する第２のマトリクス回路、８はテストボ
ードと電気的に接続するためのポゴピン、９はテストボ
ード、１０はテストボード９上に形成される電気的に導
通な信号パターン、１１はソケット、１２は被測定ＬＳ
Ｉ、１３はパターンメモリからの論理値データ、１４は
第１のマトリクス回路３で配分された論理値データ、１
５は第１のマトリクス回路３を制御し、第１のパターン
メモリ１，２とＰＥ５を接続させる制御信号、１６は同
じく第２のマトリクス回路８を制御し、ＰＥカード４と
テストボード９を接続させる制御信号、１７はＰＥ５か
らの信号である。
を参照して説明する。図１は、本発明の検査装置の第１
の実施例を示す構成図である。図１において、１，２は
第１のパターンメモリであり、第１のパターンメモリ１
は、１〜ｎピンまでのＰＥのドライバ回路およびコンパ
レータ回路に供給する論理値を記憶するメモリ、第１の
パターンメモリ２は、ｎ＋１〜２ｎまでのピンに対応す
る論理値を記憶するメモリ、３は第１のパターンメモリ
１，２の情報をＰＥへ配分する第１のマトリクス回路、
４は複数のＰＥが実装されたＰＥカード、５はＰＥ、６
はピンテーブルメモリ、７はＰＥ５からの信号をテスト
ボードへ配分する第２のマトリクス回路、８はテストボ
ードと電気的に接続するためのポゴピン、９はテストボ
ード、１０はテストボード９上に形成される電気的に導
通な信号パターン、１１はソケット、１２は被測定ＬＳ
Ｉ、１３はパターンメモリからの論理値データ、１４は
第１のマトリクス回路３で配分された論理値データ、１
５は第１のマトリクス回路３を制御し、第１のパターン
メモリ１，２とＰＥ５を接続させる制御信号、１６は同
じく第２のマトリクス回路８を制御し、ＰＥカード４と
テストボード９を接続させる制御信号、１７はＰＥ５か
らの信号である。
【００１０】図２は、第１のパターンメモリ１として、
１、２ピン、第１のパターンメモリ２として３、４ピン
に割り当てられた場合の例で、ここでマトリクス内をス
イッチ回路で構成した場合である。このスイッチ回路は
リレー等で構成しても構わないが、一般的には実装密度
を上げる必要から半導体のスイッチ回路で形成される。
ここでパターンメモリのデータ（表１参照）は、第１の
マトリクス回路３を介してＰＥ５へ供給され、ＰＥ５の
出力状態ならびに入力状態を制御する。ＰＥ５は、ドラ
イバ回路とコンパレータ回路から構成され、論理値デー
タ１４に応じて“１”もしくは“０”の信号をテストボ
ード９にポゴピン８を介して供給したり、被測定ＬＳＩ
１２からの信号を受け、コンパレータ回路において、
“１”もしくは“０”と判別する。テストボード９は、
ポゴピン８により接続されており、被測定ＬＳＩ１２の
ピン数に応じてテストボード９を自由に設計し、交換す
ることが可能である。テストボード９上には、電気的に
導通な信号パターン１０もしくは信号線によりソケット
１１が接続されている。
１、２ピン、第１のパターンメモリ２として３、４ピン
に割り当てられた場合の例で、ここでマトリクス内をス
イッチ回路で構成した場合である。このスイッチ回路は
リレー等で構成しても構わないが、一般的には実装密度
を上げる必要から半導体のスイッチ回路で形成される。
ここでパターンメモリのデータ（表１参照）は、第１の
マトリクス回路３を介してＰＥ５へ供給され、ＰＥ５の
出力状態ならびに入力状態を制御する。ＰＥ５は、ドラ
イバ回路とコンパレータ回路から構成され、論理値デー
タ１４に応じて“１”もしくは“０”の信号をテストボ
ード９にポゴピン８を介して供給したり、被測定ＬＳＩ
１２からの信号を受け、コンパレータ回路において、
“１”もしくは“０”と判別する。テストボード９は、
ポゴピン８により接続されており、被測定ＬＳＩ１２の
ピン数に応じてテストボード９を自由に設計し、交換す
ることが可能である。テストボード９上には、電気的に
導通な信号パターン１０もしくは信号線によりソケット
１１が接続されている。
【００１１】
【表１】
【００１２】ここで、ピン１、２を使用する通常の状態
では（ピンテーブルメモリ６の＃１の状態：１；ＯＮ、
２；ＯＮ、３；ＯＦＦ、４；ＯＦＦ）、第１のマトリク
ス回路３では、スイッチ回路ＡとＢが選択されている。
その結果、第１のパターンメモリ１のデータがＰＥカー
ド４に供給される。第２のマトリクス７では同様にスイ
ッチ回路ＧとＪが選択され、ＰＥ５とテストボード９
は、ポゴピン８を介して接続され、被測定ＬＳＩ１２へ
信号が供給され、もしくは被測定ＬＳＩ２１からの信号
が比較判定される。
では（ピンテーブルメモリ６の＃１の状態：１；ＯＮ、
２；ＯＮ、３；ＯＦＦ、４；ＯＦＦ）、第１のマトリク
ス回路３では、スイッチ回路ＡとＢが選択されている。
その結果、第１のパターンメモリ１のデータがＰＥカー
ド４に供給される。第２のマトリクス７では同様にスイ
ッチ回路ＧとＪが選択され、ＰＥ５とテストボード９
は、ポゴピン８を介して接続され、被測定ＬＳＩ１２へ
信号が供給され、もしくは被測定ＬＳＩ２１からの信号
が比較判定される。
【００１３】次に、ピン番号２の代わりにピン番号３が
選択されたとすると、ピンテーブルメモリ６の状態は、
（＃２：１；ＯＮ、２；ＯＦＦ、３；２、４；ＯＦＦ）
となり、スイッチ回路ＡとＥが選択され、同様にＧとＩ
が選択される。他のスイッチ回路は全て非導通である。
その結果、ピン１とピン３のパターンデータがＰＥ５に
供給され、さらに第２のマトリクス７、ポゴピン８を介
して被測定ＬＳＩ１２へ信号が供給され、もしくは被測
定ＬＳＩ１２からの信号が比較判定される。
選択されたとすると、ピンテーブルメモリ６の状態は、
（＃２：１；ＯＮ、２；ＯＦＦ、３；２、４；ＯＦＦ）
となり、スイッチ回路ＡとＥが選択され、同様にＧとＩ
が選択される。他のスイッチ回路は全て非導通である。
その結果、ピン１とピン３のパターンデータがＰＥ５に
供給され、さらに第２のマトリクス７、ポゴピン８を介
して被測定ＬＳＩ１２へ信号が供給され、もしくは被測
定ＬＳＩ１２からの信号が比較判定される。
【００１４】以上のようにして、ピン２とピン３、ピン
１とピン４等を組み合わせて使用することで、あたかも
ピン１〜４までのピン数を持つテスタと同様に試験が可
能となる。
１とピン４等を組み合わせて使用することで、あたかも
ピン１〜４までのピン数を持つテスタと同様に試験が可
能となる。
【００１５】次に、本発明の第２の実施例について説明
する。図３は、本発明の検査装置の第２の実施例を示す
構成図である。図３において、１８は第２のパターンメ
モリであり、第１のパターンメモリ１，２のデータを一
時的に蓄えるものである。さらに、１９は第１の実施例
における第１のマトリクス回路３の代わりに設けられた
ものである。
する。図３は、本発明の検査装置の第２の実施例を示す
構成図である。図３において、１８は第２のパターンメ
モリであり、第１のパターンメモリ１，２のデータを一
時的に蓄えるものである。さらに、１９は第１の実施例
における第１のマトリクス回路３の代わりに設けられた
ものである。
【００１６】ここで、第１の実施例と同様に、ピンテー
ブルメモリ６に記載されたデータに応じて第２のパター
ンメモリ１８が選択され、第１のパターンメモリ１，２
の内容がバス１９を介して転送され、第２のパターンメ
モリ１８に蓄えられる。さらに、第２のマトリクス回路
７は、第１の実施例と同様にして、所定のテストボード
９のピンとポゴピン８を介して被測定ＬＳＩ１２に接続
され、被測定ＬＳＩ１２へ信号が供給され、もしくは被
測定ＬＳＩ１２からの信号が比較判定される。
ブルメモリ６に記載されたデータに応じて第２のパター
ンメモリ１８が選択され、第１のパターンメモリ１，２
の内容がバス１９を介して転送され、第２のパターンメ
モリ１８に蓄えられる。さらに、第２のマトリクス回路
７は、第１の実施例と同様にして、所定のテストボード
９のピンとポゴピン８を介して被測定ＬＳＩ１２に接続
され、被測定ＬＳＩ１２へ信号が供給され、もしくは被
測定ＬＳＩ１２からの信号が比較判定される。
【００１７】以上のようにしてＰＥ５に第２のパターン
メモリ１８を設けることにより、第１のマトリクス回路
が不要となり、検査装置本体の改造が最小になるととも
に、多ピンＬＳＩの判定が可能となる。
メモリ１８を設けることにより、第１のマトリクス回路
が不要となり、検査装置本体の改造が最小になるととも
に、多ピンＬＳＩの判定が可能となる。
【００１８】このように、本発明による検査装置は、従
来の検査装置がテストボード上にリレーを設け、複数の
ＬＳＩのピンにＰＥを接続していたのに対して、パター
ンメモリとＰＥ間にそれぞれ任意のピン同士を接続する
第１のマトリクス回路（一般的には半導体素子による切
り換え回路）を設け、テストボードとＰＥの間にそれぞ
れの任意のピン同士を接続する第２のマトリクス回路
（一般的にはリレー回路）と、そして個々のマトリクス
の接続を決定するピンテーブルメモリを設けたという構
成上の特徴を有する。
来の検査装置がテストボード上にリレーを設け、複数の
ＬＳＩのピンにＰＥを接続していたのに対して、パター
ンメモリとＰＥ間にそれぞれ任意のピン同士を接続する
第１のマトリクス回路（一般的には半導体素子による切
り換え回路）を設け、テストボードとＰＥの間にそれぞ
れの任意のピン同士を接続する第２のマトリクス回路
（一般的にはリレー回路）と、そして個々のマトリクス
の接続を決定するピンテーブルメモリを設けたという構
成上の特徴を有する。
【００１９】また、従来の検査装置では、ＰＥから先の
信号をあらかじめテストボード上に形成された信号パタ
ーンに従って切り換えるという点に対し、本発明では、
テストボード上の信号パターンの制限を受けることな
く、任意のＰＥをＬＳＩに接続することが可能である。
信号をあらかじめテストボード上に形成された信号パタ
ーンに従って切り換えるという点に対し、本発明では、
テストボード上の信号パターンの制限を受けることな
く、任意のＰＥをＬＳＩに接続することが可能である。
【００２０】更に、第１のマトリクスによってテストパ
ターンのデータを任意のＰＥに供給し、その結果、被測
定ＬＳＩに供給される信号をＰＥからＬＳＩまでの接続
が一定のままでも変えることが可能であり、また、それ
ぞれの制御をピンテーブルメモリの内容によって行うこ
とができる。
ターンのデータを任意のＰＥに供給し、その結果、被測
定ＬＳＩに供給される信号をＰＥからＬＳＩまでの接続
が一定のままでも変えることが可能であり、また、それ
ぞれの制御をピンテーブルメモリの内容によって行うこ
とができる。
【００２１】
【発明の効果】本発明によれば、テストボード上にリレ
ー等の部品を設けることなく、信号の切り換え並びに入
れ換えが可能となり、多ピンＬＳＩの測定が可能とな
る。従って、テストに応じて必要なピンを接続し、テス
トを複数回に分けることにより、多ピンＬＳＩの測定が
可能となり、とりわけ、被測定ＬＳＩの入力ピンに対し
ては変更せず、出力ピンを分けることにより、容易に多
ピンＬＳＩの測定が可能となる。
ー等の部品を設けることなく、信号の切り換え並びに入
れ換えが可能となり、多ピンＬＳＩの測定が可能とな
る。従って、テストに応じて必要なピンを接続し、テス
トを複数回に分けることにより、多ピンＬＳＩの測定が
可能となり、とりわけ、被測定ＬＳＩの入力ピンに対し
ては変更せず、出力ピンを分けることにより、容易に多
ピンＬＳＩの測定が可能となる。
【図１】本発明の検査装置の第１の実施例を示す構成図
である。
である。
【図２】第１の実施例の詳細図である。
【図３】本発明の検査装置の第２の実施例を示す構成図
である。
である。
【図４】従来例のリレー方式による多ピン測定装置の摸
式断面図である。
式断面図である。
【図５】従来例の多ピン測定装置の電気的な接続を示す
構成図である。
構成図である。
１，２ 第１のパターンメモリ ３ 第１のマトリクス回路 ４ ピンエレクトロニクスカード（ＰＥカード） ５，２２ ピンエレクトロニクス（ＰＥ） ６ ピンテーブルメモリ ７ 第２のマトリクス回路 ８，２９ ポゴピン ９，２３ テストボード １０ 信号パターン １１，２５ ソケット １２，２１ 被測定ＬＳＩ １３，１４ 論理値データ １５，１６，２８ 制御信号 １７ ピンエレクトロニクスからの信号 １８ 第２のパターンメモリ １９ バス ２４ リレー ２６ ドライバ ２７ コンパレータ
Claims (3)
- 【請求項１】テストボードに実装された半導体集積回路
に任意の信号を供給するドライバ回路と半導体集積回路
からの信号を判定するコンパレータ回路を有するピンエ
レクトロニクスカードと、 ピンエレクトロニクスカードに加えるべき信号の論理値
を記憶する第１のテストパターンメモリと第１のテスト
パターンメモリとピンエレクトロニクスカードの任意の
ピン番号同士を接続する第１のマトリクス回路と、 ピンエレクトロニクスカードとテストボードの任意のピ
ン番号同士を接続する第２のマトリクス回路と、 第１のテストパターンメモリ、ピンエレクトロニクスカ
ードおよびテストボードそれぞれのピン番号を格納する
ピンテーブルメモリとを備え、 ピンテーブルメモリに格納された第１のテストパターン
メモリ上のピン番号とピンエレクトロニクスカード上の
ピン番号により第１のマトリクス回路を通じて第１のテ
ストパターンメモリとピンエレクトロニクスカードとを
接続し、ピンテーブルメモリに格納されたピンエレクト
ロニクスカード上のピン番号とテストボード上のピン番
号により第２のマトリクス回路を通じてピンエレクトロ
ニクスカードとテストボードとを接続することを特徴と
する多ピン半導体集積回路の検査装置。 - 【請求項２】請求項１記載の多ピン半導体集積回路の検
査装置において、第１のマトリクス回路および第２のマ
トリクス回路は、マトリクス内を半導体のスイッチ回路
により構成され、任意のピン番号同士を接続することを
特徴とする多ピン半導体集積回路の検査装置。 - 【請求項３】請求項１記載の多ピン半導体集積回路の検
査装置において、第１のマトリクス回路を省略し、ピン
エレクトロニクスカード上にピンテーブルメモリに記載
されたデータに応じて選択され第１のテストパターンメ
モリのデータを蓄える第２のテストパターンメモリを備
えたことを特徴とする多ピン半導体集積回路の検査装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183783A JP2624129B2 (ja) | 1993-07-26 | 1993-07-26 | 多ピン半導体集積回路の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183783A JP2624129B2 (ja) | 1993-07-26 | 1993-07-26 | 多ピン半導体集積回路の検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0743420A JPH0743420A (ja) | 1995-02-14 |
| JP2624129B2 true JP2624129B2 (ja) | 1997-06-25 |
Family
ID=16141865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183783A Expired - Fee Related JP2624129B2 (ja) | 1993-07-26 | 1993-07-26 | 多ピン半導体集積回路の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624129B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0103353A3 (en) * | 1982-09-13 | 1986-03-05 | Genrad, Inc. | Method of and apparatus for multiplexed automatic testing of electronic circuits and the like |
| JP2731526B2 (ja) * | 1987-12-15 | 1998-03-25 | 松下電工株式会社 | インバータ装置 |
| JP2854659B2 (ja) * | 1990-03-20 | 1999-02-03 | 三菱電機株式会社 | 半導体装置のテスト装置 |
| JPH04270978A (ja) * | 1991-02-27 | 1992-09-28 | Mitsubishi Electric Corp | Ｉｃテスタ |
-
1993
- 1993-07-26 JP JP5183783A patent/JP2624129B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743420A (ja) | 1995-02-14 |
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