JPH0269685A

JPH0269685A - Ｉｃ試験装置

Info

Publication number: JPH0269685A
Application number: JP63221290A
Authority: JP
Inventors: Shuji Kikuchi; 修司菊地; Yoshio Ouchida; 大内田　嘉穂; Ryohei Kamiya; 亮平神谷
Original assignee: Hitachi Ltd; Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi High Tech Corp
Priority date: 1988-09-06
Filing date: 1988-09-06
Publication date: 1990-03-08
Anticipated expiration: 2011-02-07
Also published as: JPH0812230B2; US5018145A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ＩＣ試験装置に係り、特にＬＳＩの試験にお
いて長大な試験パターンを高速に発生するのに好適なｒ
ｃ試験装置に関する。

Ｃ従来の技術〕ＬＳＩ試験装置は、基本的には、被試験ＬＳＩの入力ピ
ンに与える入カバターンおよび出力ピンの値と比較する
期待パターンとを発生するパターン発生器と、前記入カ
バターンを与えるタイミングおよび前記期待パターンと
の比較タイミングとを発生するタイミング発生器と、こ
れらの発生器からのパターンとタイミングにより実際に
試験に用いるためのデジタル波形を生成する波形フォー
マツタと、被試験ＬＳＩの出カバターンと期待パターン
を比較する比較器とから、構成される。

ここで、前記パターン発生器は入カバターンと期待パタ
ーンとを予めメモリに格納しておき、試験時にこれを読
み出してパターンの発生を行っている。さらに、同一パ
ターンの繰り返し発生や、パターンの飛び越し発生を行
うために、メモリの読み出しを制御するアドレス制御器
を備え、メモリにはパターンと共にアドレス制御命令を
格納しておくことにより、複雑なパターン発生を実現し
ている。

ところで、近年、半導体動作の高速化により、上述した
ようなＬＳＩ試験装置、特にパターン発生器の動作の高
速化が強く要望されている。この要望に対しては、特開
昭５７−１１１４７１号公報「試験パターン発生装置」
に開示された方式が提案されている。

これは、試験パターンの格納されたメモリと、そのアド
レス制御命令の格納されたメモリを分離して、１回のア
ドレス制御命令実行により複数サイクルのパターン読み
出しを行う方式である。すなわち、アドレス制御命令を
格納したメモリとアドレス制御卸器（プログラムカウン
タ）には１／Ｎに分周されたクロックを与え、パターン
を格納したメモリは、前記アドレス制御器で発生したア
ドレスと、更に下位にＮ進カウンタの出力を合わせたア
ドレスとでアクセスし、１つのアドレス制御命令を実行
している間に、前記Ｎ進カウンタで０からＮ−１までの
下位アドレスを発生してパターンを読み出す方式である
。これにより、アドレス制御器の動作速度のＮ倍の速さ
でパターンが発生可能となる。

〔発明が解決しようとする課題〕

しかしながら、上記従来方式では１つのアドレス制御命
令で読み出されるパターンの数がにＮと固定的であり、
従ってパターンの読み出し制御が任意に行えるものでは
なく、かなりの制約が生じ、従ってパターンの読み出し
の高速化に自ずと限界が生じた。

本発明の目的は、上記の問題を解決し、パターンの読み
出し制御に制約を生ぜずに高速動作を実現することにあ
る。

〔課題を解決するための手段〕

上記問題は、１回のアドレス制御命令実行に対してＮ個
の試験パターンを連続して読み出すように固定的に定め
たことから発生している。

実際の試験では連続して読み出されるパターンの数は雑
多であり、パターンを発生する実時間でその都度連続パ
ターンの個数を制御する必要がある。例えば、アドレス
制御命令を実行した後、連続した２０パターンを読み出
し、続いて、飛び越したアドレスから連続して４パター
ンを読み出す・・・等の制御をする必要がある。この時
、上記従来方式を用いて、アドレス制御器に与えるクロ
ックの分周数とパターンの読み出しに用いる下位のＮ進
カウンタを可変にしても高速化は達成できない。１回の
アドレス制御命令を実行で、少なくともＮ個以上のパタ
ーンを読み出すという保証がなく、場合によっては１回
のアドレス制御命令に対して１個のパターンしか読み出
さないことがあるためである。従って最悪の場合、各々
のパターンを読み出すと共にアドレス制御命令を毎サイ
クル実行することになり、上記従来方式の効果であるＮ
倍の速度での発生は不可能になる。

以上のことから本発明では、高速化を達成するため、ア
ドレス制御命令の実行は固定的に１／Ｎのクロック（又
は動作クロックＮ）で行い、パタ−ンメモリの読み出し
は実際の動作クロックＮ（又はＮ倍のクロック）で行う
ようにする。さらに、アドレス制御器を、１回のアドレ
ス制御命令実行で連続アドレスの指定情報を発生する部
分と、この情報から実際に連続アドレスを発生する部分
との２つに分割して、これら２つをバッファメモリを介
してつなぐことにより、制約のないパターン読み出しを
可能にする。

〔作用〕

ＬＳＩ試験装置で高速化のネックとなっているパターン
発生器のアドレス制御器は、本発明では常に１／Ｎのク
ロック（又は動作クロックＮ）で動作させるため、パタ
ーンメモリをそのＮ倍の速度で読み出して高速にパター
ンを発生することができる。また、アドレス制御器を２
つに分割し、それらの間にバッファメモリを介したため
、アドレス制御命令と連続読み出しを行うパターンとの
対応が必ずしも１：Ｎでなくとも動作可能である。

第１のアドレス制御器で発生した連続アドレス情報はい
ったんバッファメモリに蓄えられる。他方、実際に連続
したアドレスを発生する第２のアドレス制御器は、前記
連続アドレス情報をバッファメモリから受は取り、前記
第１のアドレス制御器のＮ倍の速度でパターンメモリに
アドレスを出力する。連続アドレスの発生を終了すると
、再びバッファメモリから次の連続アドレス情報を受は
取り、上記の動作を繰り返す。ここで、連続アドレス情
報は動作クロックの１／Ｈの速度でバッファメモリに書
き込まれる。一方、これを読み出す周期は固定的ではな
く、速くなったり遅（なったりする。

しかし、パターン発生開始にあたって予めアドレス制御
命令を実行してバッファメモリを満杯にしておくことに
より、アドレス制御命令と対応する連続アドレスの個数
が変わっても、平均して１：Ｎ以上であれば動作するこ
とが可能となる。

〔実施例〕

以下、本発明の実施例を図面によ・り説明する。

第１図は本発明によるｒｃ試験装置の一実施例を示すブ
ロック図である。ＩＣ試験装置３は、基本的には、被試
験ＩＣ１２（メモリＩＣ，ＬＳＩなど）に与える試験信
号１６を指定する試験パターン１０７と、その試験パタ
ーン１０７が与えられた時に期待される出力信号１７を
指定する期待パターン１０９とを格納する試験パターン
メモリ９と、試験波形１６の出力タイミング１０日およ
び後述出力波形１１１と前記期待パターン１０９との比
較を行う判定タイミング１１３を発生するタイミング発
生器４と、試験パターン１０７に従い出力タイミング１
０８で試験波形１１０を生成する波形生成器１０と、判
定タイミング１１３で１ｔＩ！待パターン１０９と被試
験ＩＣ１２からの出力波形１１１とを比較する比較器１
４と、その比較結果１１２を記憶するフェイルメモリ１
５とから、構成される。

また、第１図に示すドライバ１１は、論理レベルで生成
される試験波形１１０を実際の電圧レベルに変換して被
試験ＩＣ１２に与える試験信号１６を作り出す。レシー
バ１３は、被試験■Ｃ１２から出力される出力信号１７
を受けて論理レベルの出力波形１１１に変換する。

このＩＣ試験装置３で最も長い動作時間を要するのは、
試験パターン１０７を読み出す為のパターンアドレス１
０６を発生する部分である。この部分は、本発明では、
例えば連続したアドレスを一括して指定する情報１０２
を出力するアドレスマクロ制御部５と、これに動作クロ
ック１００をｌ／Ｎに分周して与える１／Ｈ分周器６と
、上記情報１０２を一時的に蓄えるバッファメモリ７と
、蓄えられた情報１０２をバッファメモリ７から受は取
り、括して指定された一連のアドレス（パターンアドレ
ス１０６）を毎サイクル展開して発生するアドレスマク
ロ制御展開部８とから構成する。

以下、これらの動作を説明する。

まず、ホストコンピュータ１から予めバス２を介して、
一連のアドレス制御命令で構成されたパターン制御プロ
グラムがアドレスマクロ制御部５に書き込まれる。また
、試験パターンが試験パターンメモリ９に、タイミング
データがタイミング発生器４に、各々書き込まれる。実
際の試験に先立ち、タイミング発生器４から動作クロッ
ク１００を出力させる。１／Ｈ分周器６はこれを分周し
て分周クロック１０１を生成する。これによって、アド
レスマクロ制御部５は上記のように予め書き込まれたプ
ログラムを実行し、一連のアドレスを１旨定したアドレ
スマクロ情報１０２をバッファメモリ７に次々と出力す
る。バッファメモリ７は、上記情報１０２で容量が満杯
になると一時停止信号１０４を出力してアドレスマクロ
制御部５の動作を停止させる。

この状態から試験を開始する。

アドレスマクロ制御展開部８は動作クロック１００に従
い、要求信号１０５を出力してバッファメモリ７からア
ドレスマクロ情報１０３を受は取り、これを展開してパ
ターンアドレス１０６を出力する。この展開が終わると
再び要求信号１０５を出力して、次のアドレスマクロ情
報１０３を受は取り、さらに続いてパターンアドレス１
０６を出力する。

試験パターンメモリ９はパターンアドレス１０６に対応
するデータを読み出し、試験パターン１０７として出力
する。試験パターンメモリ９は同時に期待パターン１０
９をも出力する。波形生成器１０は、上記試験パターン
１０７に従って試験波形１１０を出力し、ドライバ１１
はこれを試験信号１６に変換して被試験ＩＣ１２に与え
る。これにより、被試験ＩＣＩ２から出力される信号Ｉ
７はレシーバ１３で出力波形１１１に変換され、比較器
１４に与えられる。比較２ユ１４は、上記期待パターン
１０９と出力波形１１１　とを比較し、比較結果１２を
得るもので、この比較結果１２はフェイルメモリ１４に
記憶される。

以上の動作において、アドレスマクロ制御展開部８がア
ドレスマクロ情報１０３を受は取ることにより、最初は
満杯であったバッファメモリ７に空きエリアができてく
る。するとバッファメモリ７は一時停止信号１０４を出
力するのを止めて、再びアドレスマクロ制御部５を動作
可能にする。

このようにアドレスマクロ制御部５とアドレスマクロ制
御展開部８との動作対応が必ずしも１コＮでなくとも、
バッファメモリ７の空きエリアが増減して矛盾なく動作
を可能にしている。

アドレスマクロ制御展開部８は、途切れることなく次々
とパターンアドレス１０６を出力する。

つのマクロ展開を終了すると、次のアドレスマクロ情報
を入力する。バッファメモリ７はアドレスマクロ制御展
開部８によって空きとなったエリアを補う為にアドレス
マクロ制御部５を動作させて新しいアドレスマクロ情報
１０２を補給する。ここでアドレスマクロ制御部５の動
作とアドレスマクロ制御展開部８の動作の比が、にＮ（
例えば２）よりも小さいと、最初にバッファメモリ７に
蓄えておいたアドレスマクロ情報が少なくなってくる。

このような状態が続けばバッファメモリ７は空になって
しまう。しかし、実際の試験では、そのような場合が続
（ことはなく、Ｎを適切に選べば、殆どの場合で比を１
；Ｎよりも大きくすることができる。したがって、バッ
ファメモリ７の空エリアは試験の最中に増減することは
あっても、全てのエリアが空とはならない。

以下、第２図に示す実際の制御プログラムを例に具体的
な動作を説明する。

第２図ｆａ）に、従来の制御プログラム例を示す。

ここで、ＮＯＰは次のアドレスに進むことを指示してい
る。またＪＵＭＰはオペランドで示されたアドレスに分
岐することを指示している。第２部（ａｌのプログラム
を実行した場合、アドレスは０−１２−３−４〜５〜９
−１０〜１１−６−７−８の順に発生される。

このプログラムを本発明装置において実行するには、ま
ずプログラムの変換を行わなければならない。この変１
１！！！後のプログラム例を第２図（Ｉｌｌに示す。こ
こでの変換は、連続して発生されるアドレスに圧縮して
、一つの制御命令に対応させることで行う。例えば、第
２図（ａ）のアドレスＯから５まではＮＯＰ命令により
連続して発生される。よって、通常の場合は＋１したア
ドレスを次々と発生するものとすれば、アドレス０から
アドレス５までに対応した命令のうち、意味のあるのは
アドレス５に対応したｒＪＵＭＰ　ｔｏ　９　Ｊだけで
ある。そこで、これらのアドレスに対応した命令を一つ
にまとめて、「通常の場合はアドレスを＋１し、アドレ
ス５に達するとＪＵＭＰ　ｔｏ　９を実行する。」とい
う意味の命令に圧縮する。以下、同様にＮＯＰ命令をそ
れにｇ＜Ｎｏｐ以外の命令にまとめた結果が第２図（ｂ
）である。各々の命令には圧縮前に対応していたアドレ
スを対応ロケーションとしで付加しである。この情報に
よりその命令を何時実行するのかを指定する。また命令
を圧縮した為に２分岐命令等のオペランドは本来のオペ
ランドに加えて、分岐先に対応した圧縮アドレスを示す
圧縮オペランドを付加しである。

第２図（ｂｌのプログラムを実行するハードウェアの具
体的構成例を第３図に示す。ここには、アドレスマクロ
制御部５とアドレスマクロ制御展開部８とバッファメモ
リ７の詳細を示しである。

アドレスマクロ制御部５は、制御プログラムを格納する
プログラムメモリ２１と、このメモリ２１の読み出しア
ドレスを指定するプログラムカウンタ２０と、読み出さ
れた制御命令１２１を解釈して必要な制御信号を出力す
る制御器２２と、ループ命令等の操り返し回数を計数す
るカウンタ２３とから構成される。このような構成にお
いて、まず、プログラムカウンタ２０から出力されたア
ドレス１２０によりプログラムメモリ２１から命令が読
み出される。

制御器２２はこれを解釈して、もし分岐命令であれば、
プログラムカウンタ２０に圧縮オペランド１２２を取り
込むように制御信号１２５で指示する。また、上記命令
がループ等の繰り返し命令であれば、その最初のサイク
ルでカウンタ２３に対してオペランド１２４を取り込む
ように指示し、以後のサイクルからは、カウントダウン
するようにカウンタ２３に指示する。この時ループ命令
であれば、プログラムカウンタ２０に対しては、繰り返
し回数の計数中はアドレスの取り込みを指示し、その後
カウンタ２３から計算の終了信号１２７が出された時点
でプログラムカウンタ２０に対して＋１を指示してルー
プの繰り返しおよび脱出を実現する。

このアドレスマクロ制御部５からバッファメモリ７に対
して、アドレス展開命令１２８と、オペランド１２４と
、対応ロケーション１２３とを出力し、これを書き込み
制御信号１２９によりバッファメモリ７に書き込む。へ
ソファメモリ７は、満杯（空エリア無）になると−時停
止信号１０４を出力してアドレスマクロ制御部５を停止
させる。

一方、アドレスマクロ制御展開部８では、バッファメモ
リ７からアドレス展開命令１２８′とオペランド１２４
′と対応口ｒ−ジョン１２３′とを受は取り、展開した
アドレスを生成する。制御器２４は、通常、アドレスカ
ウンタ２５に対して＋１を指示している。アドレスカウ
ンタ２５の示すアドレス１０６と対応アドレス１２３′
が一致して比較器２７から一致信号１３８が出されると
、制御器２４はアドレス展開命令１２８′の示す制御内
容をアドレスカウンタ２５に制御信号１３６により指示
する。もし上記命令１２８′が分岐命令であれば、制御
信号１３６はオペランドの取り込みを指し示し、アドレ
スカウンタ２５はこれに応じてオペランド１２４′を取
り込み、分岐を行う。これと同時に、制御器２４は次の
アドレス展開命令への要求信号１０５をバッファメモリ
に出力して、途切れることなく命令を実行していく。

また、アドレス展開命令１２８′がリピート命令であれ
ば、アドレスカウンタ２５と対応アドレス１２３′とが
一致した時点で、アドレスカウンタ２５を凍結させる。

この一致した最初のサイクルで繰り返し回数（オペラン
ド１２４’）をカウンタ２６にロードして、続くサイク
ルからはカウントダウンを指示する。カウンタ２６での
計数が終了するとカウンタ２６は終了信号１３７により
制御器２４に知らせる。制御器２４はそれに応じてアド
レスカウンタ２５の上記凍結を解除して＋１を指示して
、同一アドレスの繰り返し発生（リピート）を行う。

第４図は第３図のハードウェア構成で第２図（ｂｌに示
したプログラムを実行した時の動作を説明するための図
で、以下、この図を参照して同上プログラムの実行動作
について述べる。第３図のプログラムメモリ２１には予
め第２図（ｂｌに示したプログラムを格納しておく。最
初の分周クロック１０１によりプログラムカウンタ２０
がアドレス０を出力し、これに応じてプログラムメモリ
２１から命令（１２１〜１２４）　ｒＪＵＭＰ　　９（
２１ａｔ　５　Ｊが読み出される。制御器２２は、書き
込み信号１２９を出力してバッファメモリ７にｒＪＵＭ
Ｐ　　９　ａｔ　５　Ｊを蓄えさせる。また、プログラ
ムカウンタ２０に対しては圧縮アドレスの「取り込む」
を指示して、次のクロック１０１でプログラムカウンタ
２０の値は２に更新される。今度はアドレス２に対応し
た命令（１２１〜１２４）　　ｒＪＩＪＭＰ６　（１）
　ａｔ　１１．Ｊが読み出され、バッファメモリ７は制
御器２２からの書き込み信号】２９により、圧縮オペラ
ンド以外のコードを格納する。プログラムカウンタ２０
には再び「取り込み」が指示され、次のクロック１０１
でアドレス１に値を更新する。以後同様に対応した命令
ｒＥＮＤａｔ　　８Ｊが読み出され、バッファメモリ７
にこれが格納される。ここで、制御器２２はＥＮＤ命令
（終了信号１２７）の検出により、動作を停止して以後
のクロック１０１を無視する。

実際の試験はこの状態から始める。動作の開始に当たっ
ては、まず要求信号１０５が出力される。

第４図の下方に示した動作クロック１００により、バッ
ファメモリ７に格納された最初の命令ｒＪＵ門Ｐ９ａＬ
５Ｊが読み出される。ここで、アドレスカウンタ２５の
初期値が０であるとすると、アドレスカウンタ２５の値
と対応ロケーション１２３′とが−致しないため、制御
器２４はアドレスカウンタ２５に対して制御信号１３６
により＋１を指示する。以後、この指示によりパターン
アドレス１０６は０．１．２３．４と、次々に＋１され
る。次に＋１されて５になると、対応ロケーション１２
３′との一致を比較器２７が検出して一致信号１３８を
制御器２４に与える。

ここで制御器２４はアドレスカウンタ２５に対して、オ
ペランド１２４′の取り込みを指示し、同時にバッファ
メモリ７に対して要求信号１０５を出力する。

次のクロック１００でアドレスカウント２５はオペラン
ドを取り込んで値を９にする。これにより、新たな命令
ｒＪＵＭＰ　　６　ａｔ　ＩＩＪがバッファメモリ７か
ら読み出されるが、アドレスカウンタ２５と対応ロケー
ション１２３′が一致しない為、制御器２４はアドレス
カウンタ２５に対して＋１を指示する。そこでアドレス
カウンタ２５はクロック１００が人力される度に＋１し
て、９．１０．１１と値を更新する。

ここで、対応ロケーション１２３′との一致を比較器２
７が検出して一致信号１３８を制御器２４に与える。

制御器２４はアドレスカウンタ２５に制御信号１３６を
送り、これにオペランド１２４′の取り込みを指示する
と共に、バッファメモリ７に要求信号１０５を出力する
。次のクロック１００でアドレスカウンタ２５はオペラ
ンド１２４′を取り込み、値を６に更新する。これによ
り、バッファメモリ７からは次の命令［ＥＮＤ　ａｔ　
　８　］が読み出される。その後、アドレスカウンタ２
５は再び＋１され、７，８と値を更新した所で対応ロケ
ーション１２３′と一致し、ここで動作を終了する。

以上の説明では短いプログラムを例にしたが、実行に長
大な時間を要するプログラムではバッファメモリ７が満
杯になることがある。この場合、バッファメモリ７から
一時停止信号１０４が出力されアドレスマクロ制御部５
の動作を停止させる。

この間、アドレスマクロ制御展開部８が動作を進め、バ
ッファメモリ７から命令を読み出してバッファメモリ７
に空きエリアができると、−時停止信号１０４が解除さ
れてアドレスマクロ制御部５は、再び動作を開始する。

また、Ｌ連動作例ではループやリピート等の繰り返し制
御命令を取り上げなかったが、これらの実行回数は、最
も内側のループ、またはリピート命令では第３図のカウ
ンタ２６で計数され、外側のループではカウンタ２３で
計数される。ここで、カウンタ２６で計数される一連の
繰り返しアドレスは、−かたまりとして扱われ、アドレ
スマクロ制御部５では１回の制御命令を実行するだけで
ある。

なお、１／Ｎ分周器６でＮの値は本実施例では４とした
が、これに限らず、アドレスマクロ制御部５における命
令の実行頻度に応じて、バッファメモリ７が空にならな
い程度に適当に決めれば良い。Ｎの値は設計時に固定と
しても良く、また、Ｎの設定用のレジスタを設け、その
値を命令１２１で実時間に設定できるようにしても良い
。

また、本実施例ではバッファメモリ７としてＦＩＦＯ（
例えばＭＭ１社製６７４１１Ａなど）を用いた場合を想
定して説明したが、これに限らず、複数のメモリブレー
ンを交互に切り換えて、一方から読み出している時に他
方に書き込みを行うようにしても良い。この場合は、メ
モリプレーンのアドレスを指示する為のアドレスカウン
タを設け、読み出し中のメモリプレーンに対応する上記
アドレスカウンタがＭＡＸに達した（アドレスＯから書
き込む場合）ことを検出してメモリプレーンの切り換え
を行うようにする。また書き込み中のメモリプレーンに
対応したアドレスカウンタがＭＡＸに達した場合は、−
時停止信号を出力して書き込みを停止させるようにする
。

さらに本実施例では、試験パターンの発生制御を、パタ
ーンメモリの読み出し制御で行う構成としたが、これに
限らず、演算器と、その制御命令を格納する命令メモリ
の読み出しで制御するように構成してもよい。この場合
は高速で試験パターンが発生可能になる。

以上説明したように、上述実施例によればパターンメモ
リの読み出しを制御するアドレス制御器の動作速度の数
倍の速さで試験パターンが読み出し可能となる。

〔発明の効果〕

本発明によれば、ＬＳＩ等のＩＣの試験パターンを格納
したパターンメモリの読み出しを、特に制約を設けずに
従来方式より数倍の速度で制御することが可能になると
いう効果がある。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示すブロック図、第２
図は本発明におけるプログラム変換を説明するための図
、第３図は本発明装置におけるアドレス制御構成部分の
具体例を示すブロック図、第４図は第３図の構成を備え
た本発明装置の動作を説明するための図である。 ■・・・ホストコンピュータ、３・・・ＩＣ試験装置、
４・・・タイミング発生器、５・・・アドレスマクロ制
御部、６・・・１／Ｎ分周器、７・・・バッファメモリ
、８・・・アドレスマクロ制御展開部、９・・・試験パ
ターンメモリ、２０・・・プログラムカウンタ、２１・
・・プログラムメモリ、２２．２４・・・制御器、２３
．２６・・・カウンタ、２５・・・アドレスカウンタ、
２７・・・比較器。代理人　弁理士　　秋　　本　　正　　実第命命才へ０ラント゛図（ｂ）第図ハ＋グーンアトーレス

Claims

【特許請求の範囲】１、試験パターンを用いてＩＣを試験するＩＣ試験装置
において、試験パターンの制御命令を格納するための第
１の記憶手段と、該第１の記憶手段にアドレスを指定す
る第１のアドレス発生手段と、試験パターンを格納する
ための第２の記憶手段と、該第２の記憶手段にアドレス
を指定する第２のアドレス発生手段と、上記第１の記憶
手段から読み出された制御命令を解釈して上記第１のア
ドレス発生手段を制御すると共に上記第２のアドレス発
生手段の制御情報を出力する第１の制御器と、該第１の
制御器からの制御情報を一時的に蓄える第３の記憶手段
と、該第３の記憶手段から読み出された制御情報に従い
、上記第２のアドレス発生手段を制御する第２の制御器
と、動作クロックを１／Ｎに分周する分周器とを備え、
上記第１のアドレス発生手段を上記分周器で１／Ｎに分
周されたクロックで動作させることを特徴とするＩＣ試
験装置。２、試験パターンを用いてＩＣを試験するＩＣ試験装置
において、試験パターンの制御命令を格納するための第
１の記憶手段と、該第１の記憶手段にアドレスを指定す
る第１のアドレス発生手段と、試験パターンを格納する
ための第２の記憶手段と、該第２の記憶手段にアドレス
を指定する第２のアドレス発生手段と、上記第１の記憶
手段から読み出された制御命令を解釈して上記第１のア
ドレス発生手段を制御すると共に上記第２のアドレス発
生手段の制御情報を出力する第１の制御器と、該第１の
制御器からの制御情報を一時的に蓄える第３の記憶手段
と、該第３の記憶手段から読み出された制御情報に従い
上記第２のアドレス発生手段を制御する第２の制御器と
、動作クロックをＮ倍に逓倍する逓倍器とを備え、上記
第２のアドレス発生手段を上記逓倍器でＮ倍に逓倍され
たクロックで動作させることを特徴とするＩＣ試験装置
。