RU2138075C1 - Микрокомпьютер с развитыми средствами поддержки - Google Patents

Микрокомпьютер с развитыми средствами поддержки Download PDF

Info

Publication number
RU2138075C1
RU2138075C1 RU96120081A RU96120081A RU2138075C1 RU 2138075 C1 RU2138075 C1 RU 2138075C1 RU 96120081 A RU96120081 A RU 96120081A RU 96120081 A RU96120081 A RU 96120081A RU 2138075 C1 RU2138075 C1 RU 2138075C1
Authority
RU
Russia
Prior art keywords
clock
processor core
clock signal
program
command
Prior art date
Application number
RU96120081A
Other languages
English (en)
Other versions
RU96120081A (ru
Inventor
Энтони Сигарз Саймон
Original Assignee
Арм Лимитед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Арм Лимитед filed Critical Арм Лимитед
Publication of RU96120081A publication Critical patent/RU96120081A/ru
Application granted granted Critical
Publication of RU2138075C1 publication Critical patent/RU2138075C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G06F11/3656—Software debugging using additional hardware using a specific debug interface
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике. Технический результат заключается в повышении эффективности проверки работы ядра процессора. Устройство обработки данных содержит интегральную схему, которая имеет ядро процессора и схему развертки. Ядро процессора может выполнять программные команды, использующие либо тактовый сигнал системы, либо тактовый сигнал проверки. Тактовый выбор бита внутри программных команд для режима проверки показывает, какой тактовый сигнал следует использовать, а устройство тактового выбора выбирает указанный тактовый сигнал и направляет его в ядро процессора. 2 с. и 7 з.п. ф-лы, 2 ил.

Description

Изобретение относится к устройствам для проверки данных. В частности это изобретение относится к техническому обеспечению проверки обработки данных.
Известно, что для технического обеспечения микропроцессора за основу взяты системы с функциями отладки, которые позволяют пользователю опрашивать состояние ядра процессора. Такие отладочные системы позволяют изолировать ядро процессора от других частей устройства обработки данных, и посредством воздействия на ядро процессора при выполнении определенных команд можно наблюдать за внутренним состоянием ядра процессора.
В таких системах, как интегральная схема АМД 29200, вы пускаемая фирмой Advanced Micro Devices, эти отладочные команды не загружаются в ядро процессора через обычную шину команда/данные. Эти отладочные команды последовательно загружаются через схему развертки типа -JTAG и затем в развернутом виде передаются в шину команда/данные. Последовательная за грузка команд в схему развертки происходит под управлением тактового сигнала проверки, согласованного с внешним устройством, от которого поступают последовательные команды. Загруженные таким способом команды выполняются при скорости намного меньше обычной, например, для 32-битовой команды необходимо 32 тактовых цикла проверки для загрузки команды перед тем, как тактовый сигнал проверки может быть послан в ядро, чтобы оно выполнило команду.
В одном аспекте предлагается устройство для обработки данных, содержащее ядро процессора, работающее под управлением программных команд, средство для подачи тактового сигнала системы в ядро процессора, средство для подачи тактового сигнала проверки в ядро процессора, средство выбора тактового сигнала для выбора между тактовым сигналом системы, управляющим работой ядра процессора и тактовым сигналом проверки, управляющим работой ядра процессора, средство выбора тактового сигнала предназначено для выбора тактового сигнала системы в течение нормального режима работы и тактового сигнала проверки при загрузке программных команд во время режима проверки, причем средство выбора тактового сигнала, реагируя на один или более бит выбора тактового сигнала внутри программной команды, выполняет в течение режима проверки выбор либо тактового сигнала проверки, либо тактового сигнала системы для управления ядром процессора при выполнении этой программной команды.
Эта особенность выбора тактового сигнала позволяет ядру процессора выполнять однажды загруженные команды в соответствии с действительным тактовым сигналом системы, который будет использоваться в течение нормального режима работы. Таким образом, можно осуществить более реальную проверку работы ядра процессора.
В предпочтительном варианте изобретение содержит по меньшей мере одну вспомогательную схему, связанную с ядром процессора и управляемую посредством тактового сигнала системы, причем средство выбора тактового сигнала предназначено для выбора тактового сигнала системы в течение режима проверки для выполнения программных команд, использующих вспомогательную схему.
Изобретение обеспечивает крайне необходимую способность устройства проверять состояния вспомогательных схем, связанных с ядром процессора также, как и самого ядра процессора. Ядра процессора могут быть полностью статическими, что позволяет им использовать внешний тактовый сигнал проверки, но вспомогательные схемы такого типа, которые используются с ядрами процессора, не обладают этой способностью (например, DRAM требует постоянного обновления на тактовой частоте системы). В общем, работа ядра процессора со своими вспомогательными схемами требует точного согласования и меньше подвержена отклонению от тактовой частоты системы, например, передачу данных необходимо синхронизировать как с ядром, так и со вспомогательной схемой, использующей подобный тактовый сигнал.
Изобретение позволяет загружать команды, используя тактовый сигнал проверки, а также переключать для выполнения этих команд тактовым сигналом системы. Это повышает возможности использования анализа проверки, который можно осуществить в этом способе.
Как указано выше, вспомогательные схемы, связанные с ядром процессора, могут принимать различные формы. Однако изобретение пригодно для систем, в которых вспомогательные цепи включают схемы памяти и сопроцессоры. Такие вспомогательные схемы можно изготавливать на той же самой интегральной схеме, где расположено ядро процессора, поэтому анализ взаимодействия между этими цепями и ядром процессора будет очень трудно осуществить другими способами.
Предлагается также способ обработки данных, включающий следующие операции:
подают в ядро процессора программные команды,
подают тактовый сигнал системы в ядро процессора,
подают тактовый сигнал проверки в ядро процессора, и
выбирают между тактовым сигналом системы, управляющим работой ядра процессора, и тактовым сигналом проверки, управляющим работой ядра процессора, причем
выбирают тактовый сигнал системы в течение нормального режима работы и выбирают тактовый сигнал проверки при загрузке программных команд во время режима проверки, при этом один или более бит выбора тактового сигнала внутри программной команды выполняют в течение режима проверки управляемый выбор либо тактового сигнала проверки, либо тактового сигнала системы для управления ядром процессора при выполнении этой программной команды.
В предпочтительном варианте способа подают через командный конвейер программные команды в ядро процессора, принимают в средстве выбора тактового сигнала один иди более бит выбора тактового сигнала из того каскада командного конвейера, в котором сохраняют следующую команду, предназначенную для выполнения ядром процессора.
Микропроцессоры с высокими рабочими характеристиками включают в себя командные конвейеры для того, чтобы увеличить скорость обработки. Командный конвейер можно преимущественно использовать в эффективном буфере для бит выбора тактового сигнала совместно со своими подсоединенными программными командами таким образом, чтобы осуществить плавное изменение тактового сигнала, когда это необходимо.
Каждую программную команду в течение режима проверки можно загрузить из отладочной системы управления различными способами, например, параллельным способом через передающую шину. Однако, это является частным преимуществом для системы, в которой до обращения к ядру процессора в течение режима проверки последовательно загружается под управлением тактового сигнала проверки каждая программная команда, включающая один или более бит выбора тактового сигнала.
Последовательная загрузка программных команд в течение режима проверки уменьшает количество выводов устройства, тем самым упрощая конструкцию.
В предпочтительных вариантах с последовательной загрузкой выгодно предусмотреть такую схему развертки, при которой программные команды последовательно загружают в течение режима проверки.
Схему развертки можно использовать для других функций, таких как прием сигнала и приложение управляющего воздействия в течение режима проверки аппаратуры. Таким образом, схему развертки можно сделать такой, чтобы она выполняла более одной функции, обеспечив тем самым расширение функциональных возможностей интегральной схемы.
При нормальном режиме работы биты выбора тактового сигнала не будут иметь значения, так как нормальный режим работы использует тактовый сигнал системы. Соответственно, в предпочтительном варианте в течение нормального режима работы каждую программную команду загружают параллельно из программной памяти, при этом один или более бит выбора тактового сигнала отдельно добавляют в программные команды, считываемые из программной памяти.
Добавление бит выбора тактового сигнала после загрузки программных команд означает, что в памяти, хранящей программные команды для использования в нормальном режиме работы, нет необходимости сохранять биты выбора тактового сигнала, которые являются избыточными, так как они имеют то же значение для таких же программных команд при нормальном режиме работы. В этом случае лучше используется емкость запоминающего устройства программной памяти.
На фиг. 1 изображена интегральная схема, имеющая ядро процессора, работающего в нормальном режиме и в режиме проверки согласно изобретению; на фиг. 2 - тактовые сигналы, используемые в заявленном устройстве, согласно изобретению.
Интегральная схема 2 (фиг. 1) имеет ядро процессора 4.
Вспомогательная схема в виде динамического запоминающего устройства с произвольной выборкой (DRAM) 6 и сопроцессор 8, двунаправленно связанный с ядром 4 процессора. Вокруг ядра 4 процессора предусмотрена схема 10 развертки типа JTAG.
Тактовый сигнал системы MC1k и тактовый сигнал проверки DC1k подают на вход тактового мультиплексора 12, который переключается либо под воздействием внешнего сигнала управления Cnt, либо внутренним сигналом управления, генерируемым синхронизатором 14 тактовых импульсов. На сопроцессор 8 и DRAM 6 постоянно подаются тактовые сигналы системы MC1k.
Программные команды подаются в ядро 4 процессора через командный конвейер 16. Командный конвейер 16 заполняется посредством мультиплексора программной команды 18, который выбирает программные команды либо из шины команда и данные 20, либо из схемы развертки 10. Выход мультиплексора 18 программной команды напрямую соединяется с ядром 4 процессора с учетом состоянии шины команда и данные 20, которая также служит для переноса слов данных, проходящих непосредственно в и из ядра 4 процессора без прохождения через командный конвейер 16. Мультиплексор 18 программной команды переключается посредством логической схемы 22 управления проверкой, которая служит для выбора программных команд, последовательно загружаемых в схему 10 развертки, которые предпочтительнее в режиме проверки, чем программные команды от шины 20 команда и данные, которые используются в течение нормального режима работы. Логическая схема 22 управления проверкой является самоуправляемой за счет внешнего контроллера отладки (не показан).
Ядро 4 процессора работает, используя то, что обычно рассматривается как совокупность 32-битовой команды. 32-битовые программные команды преобразуются посредством добавления S бит выбора тактового сигнала к одному концу программной команды. Это осуществляют 33-бытовые программные команды. S бит выбора тактового сигнала используется для передачи флага, а программная команда, к которой он привязан, будет выполняться, используя тактовый сигнал системы MC1k или тактовый сигнал проверки DC1k. S бит выбора тактового сигнала направляется с выхода последнего каскада командного конвейера 16 в ядро 4 процессора, откуда он поступает в синхронизатор 14. Синхронизатор 14 воздействует на прием бита выбора тактового сигнала, показывающего, что тактовый сигнал системы будет использоваться для переключения тактового мультиплексора 12 в тактовой системе MC1k, когда появляется первый действующий импульс тактового сигнала системы. Синхронизатор 14 служит для того, чтобы предотвратить подачу в ядро 4 процессора импульса тактового сигнала системы, который не будет надежно действовать (например, передний фронт тактового сигнала асинхронной системы, возникающий вскоре после спада тактового сигнала проверки DC1k, по которому ядро 4 обычно срабатывает).
Программные команды в течение режима проверки последовательно загружаются в схему 10 развертки. 33 ячейки схемы 10 развертки служат для хранения одной полной программной команды (S-бит и 32-битовой команды), которая, когда полностью загружена, параллельно переключается через мультиплексор 18 программной команды на вход командного конвейера 16. Когда эта команда достигает командного конвейера, находящегося в состоянии готовности, ее S бит выбора тактового сигнала используется для управления тактовым мультиплексором 12, который выбирает либо тактовый сигнал системы MC1k, либо тактовый сигнал проверки DC1k, чтобы обеспечить необходимый импульс для выполнения этой программной команды внутри ядра 4 процессора.
В случае программной команды, которая вызывает либо DRAM 6, либо сопроцессор 8, используется тактовый сигнал системы MC1k. Например, в случае доступа к памяти DRAM 6, DRAM должна постоянно обновляться и может быть доступной только на определенные интервалы времени внутри этого цикла обновления. Соответственно, тот же самый тактовый сигнал должен использоваться как для ядра 4 сопроцессора так и для DRAM 6, чтобы такой доступ к памяти можно было правильно синхронизировать.
На фиг. 2 на верхней строке изображен сдвиговый тактовый сигнал ShC1k, который используется для управления схемой 10 развертки. Этот сдвиговый тактовый сигнал ShC1k проходит через 33 цикла, в течение которых 33 бита программной команды загружаются в схему 10 развертки. После того, как программная команда загружена, она переходит в командный конвейер 16, так как все команды двигаются вдоль командного конвейера. Команду командного конвейера 16 необходимо выполнить ядру 4 процессора и, соответственно, либо тактовый сигнал проверки DC1k, либо тактовый сигнал системы MC1k должен быть выбран в зависимости от бита выбора тактового сигнала.
В случае программной команды, которая будет выполняться тактовым сигналом проверки DC1k, тактовый сигнал проверки по является на выходе внешнего контролирующего устройства и направляется в ядро 4 процессора через тактовый мультиплексор 12. Это изображено на второй строке фиг. 2.
В случае программной команды, которая будет выполняться тактовым сигналом MC1k, должен быть выбран соответствующий импульс из тактового сигнала системы MC1k. Синхронизатор 14 осуществляет контроль тактового сигнала системы MC1k, следующего за получением соответствующего S бита выбора тактового сигнала, и идентифицирует первый правильный импульс тактового сигнала системы, который можно использовать, и переключает тактовый мультиплексор 12, чтобы направить его в ядро 4 процессора. В изображенном случае, первый импульс тактового сигнала системы, который должен появиться вслед за полной загрузкой программной команды, появляется также вскоре после предыдущего импульса тактового сигнала и поэтому не пригоден для использования.

Claims (9)

1. Способ обработки данных, включающий следующие операции: подают в ядро процессора программные команды, подают тактовый сигнал системы в ядро процессора, подают тактовый сигнал проверки в ядро процессора и выбирают между тактовым сигналом системы, управляющим работой ядра процессора, и тактовым сигналом проверки, управляющим работой ядра процессора, отличающийся тем, что выбирают тактовый сигнал системы в течение нормального режима работы и выбирают тактовый сигнал проверки при загрузке программных команд во время режима проверки, при этом один или более бит выбора тактового сигнала внутри программной команды выполняют в течение режима проверки управляемый выбор либо тактового сигнала проверки, либо тактового сигнала системы для управления ядром процессора при выполнении этой программной команды.
2. Способ по п.1, отличающийся тем, что подают через командный конвейер программные команды в ядро процессора, принимают в средстве выбора тактового сигнала один или более бит выбора тактового сигнала из того каскада командного конвейера, в котором сохраняют следующую команду, предназначенную для выполнения ядром процессора.
3. Способ по п.1 или 2, отличающийся тем, что до обращения к ядру процессора последовательно загружают в течение режима проверки каждую программную команду, включающую один или более бит выбора тактового сигнала, под управлением тактового сигнала проверки.
4. Способ по п.3, отличающийся тем, что программные команды последовательно загружают в течение режима проверки в схему развертки.
5. Способ по любому из пп.1 - 4, отличающийся тем, что в течение нормального режима работы каждую программную команду загружают параллельно из программной памяти, при этом один или более бит выбора тактового сигнала отдельно добавляют в программные команды, считываемые из программной памяти.
6. Устройство для обработки данных, содержащее ядро процессора, работающее под управлением программных команд, средство для подачи тактового сигнала системы в ядро процессора, средство для подачи тактового сигнала проверки в ядро процессора, средство выбора тактового сигнала для выбора между тактовым сигналом системы, управляющим работой ядра процессора, и тактовым сигналом проверки, управляющим работой ядра процессора, отличающееся тем, что средство выбора тактового сигнала предназначено для выбора тактового сигнала системы в течение нормального режима работы и тактового сигнала проверки при загрузке программных команд во время режима проверки, причем средство выбора тактового сигнала, реагируя на один или более бит выбора тактового сигнала внутри программной команды, выполняет в течение режима проверки выбор либо тактового сигнала проверки, либо тактового сигнала системы для управления ядром процессора при выполнении этой программной команды.
7. Устройство по п. 6, отличающееся тем, что содержит по меньшей мере одну вспомогательную схему, связанную с ядром процессора и управляемую посредством тактового сигнала системы, причем средство выбора тактового сигнала предназначено для выбора тактового сигнала системы в течение режима проверки для выполнения программных команд, использующих вспомогательную схему.
8. Устройство по п.7, отличающееся тем, что вспомогательная схема содержит схему памяти.
9. Устройство по п.7, отличающееся тем, что вспомогательная схема содержит сопроцессор.
RU96120081A 1994-04-25 1995-02-06 Микрокомпьютер с развитыми средствами поддержки RU2138075C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB9408159.3 1994-04-25
GB9408159A GB2289147B (en) 1994-04-25 1994-04-25 Testing data processing apparatus
PCT/GB1995/000229 WO1995029441A1 (en) 1994-04-25 1995-02-06 Microcomputer with development support

Publications (2)

Publication Number Publication Date
RU96120081A RU96120081A (ru) 1999-01-10
RU2138075C1 true RU2138075C1 (ru) 1999-09-20

Family

ID=10754070

Family Applications (1)

Application Number Title Priority Date Filing Date
RU96120081A RU2138075C1 (ru) 1994-04-25 1995-02-06 Микрокомпьютер с развитыми средствами поддержки

Country Status (13)

Country Link
US (1) US6405321B1 (ru)
EP (1) EP0757813B1 (ru)
JP (1) JP3676368B2 (ru)
KR (1) KR100316372B1 (ru)
CN (1) CN1118753C (ru)
DE (1) DE69503620T2 (ru)
GB (1) GB2289147B (ru)
IL (1) IL112619A (ru)
IN (1) IN191103B (ru)
MY (1) MY112893A (ru)
RU (1) RU2138075C1 (ru)
TW (1) TW255021B (ru)
WO (1) WO1995029441A1 (ru)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5983017A (en) * 1996-11-12 1999-11-09 Lsi Logic Corporation Virtual monitor debugging method and apparatus
JP4386974B2 (ja) * 1996-12-20 2009-12-16 テキサス インスツルメンツ インコーポレイテツド スキャンチェーンおよびデータストリーム機能を備えたプロセッサテストポート
TW463481B (en) * 1999-04-28 2001-11-11 Fujitsu Ltd Cell search method, communication synchronization apparatus, portable terminal apparatus, and recording medium
US6408412B1 (en) * 1999-09-03 2002-06-18 Advantest Corp. Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip
US7373536B2 (en) * 2004-08-04 2008-05-13 Kabushiki Kaisha Toshiba Fine granularity halt instruction
TWI376020B (en) 2007-12-12 2012-11-01 Au Optronics Corp Chip on film structure
WO2014028005A1 (en) 2012-08-14 2014-02-20 Empire Technology Development Llc Software-based side-channel attack prevention

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641308A (en) * 1984-01-03 1987-02-03 Texas Instruments Incorporated Method of internal self-test of microprocessor using microcode
US5329471A (en) * 1987-06-02 1994-07-12 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US5084814A (en) * 1987-10-30 1992-01-28 Motorola, Inc. Data processor with development support features
US5163146A (en) * 1988-10-14 1992-11-10 International Business Machines Corporation System responsive to interrupt levels for changing and restoring clock speed by changing and restoring a register value
US4947395A (en) * 1989-02-10 1990-08-07 Ncr Corporation Bus executed scan testing method and apparatus
JPH03204016A (ja) * 1989-12-29 1991-09-05 Nippon Steel Corp カード型ｉｃ実装ボード
US5155841A (en) * 1990-09-24 1992-10-13 Nemonix, Inc. External clock unit for a computer
US5355369A (en) * 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
JPH05257710A (ja) * 1991-08-12 1993-10-08 Advanced Micro Devicds Inc 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列
JPH05204634A (ja) * 1991-08-29 1993-08-13 Internatl Business Mach Corp <Ibm> マイクロプロセツサ回路
JPH05108195A (ja) * 1991-10-11 1993-04-30 Toshiba Corp ポータブルコンピユータ
US5428800A (en) * 1991-10-30 1995-06-27 I-Cube, Inc. Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch
JPH05259848A (ja) * 1992-03-11 1993-10-08 Nec Corp クロック発生装置
GB2266606B (en) * 1992-04-27 1996-02-14 Intel Corp A microprocessor with an external command mode
DE69317758T2 (de) * 1992-12-28 1998-10-29 Advanced Micro Devices Inc Mikroprozessorschaltung mit zwei Taktsignalen
US5428626A (en) * 1993-10-18 1995-06-27 Tektronix, Inc. Timing analyzer for embedded testing
US5381420A (en) * 1993-12-22 1995-01-10 Honeywell Inc. Decoupled scan path interface
US5479648A (en) * 1994-08-30 1995-12-26 Stratus Computer, Inc. Method and apparatus for switching clock signals in a fault-tolerant computer system

Also Published As

Publication number Publication date
JP3676368B2 (ja) 2005-07-27
IL112619A (en) 1997-08-14
MY112893A (en) 2001-10-31
DE69503620D1 (de) 1998-08-27
GB9408159D0 (en) 1994-06-15
TW255021B (en) 1995-08-21
KR100316372B1 (ko) 2002-02-28
GB2289147A (en) 1995-11-08
DE69503620T2 (de) 1999-03-11
CN1118753C (zh) 2003-08-20
GB2289147B (en) 1998-04-15
KR970702524A (ko) 1997-05-13
US6405321B1 (en) 2002-06-11
IL112619A0 (en) 1995-05-26
JPH09512649A (ja) 1997-12-16
WO1995029441A1 (en) 1995-11-02
EP0757813B1 (en) 1998-07-22
CN1146815A (zh) 1997-04-02
EP0757813A1 (en) 1997-02-12
IN191103B (ru) 2003-09-20

Similar Documents

Publication Publication Date Title
EP0528585B1 (en) Data processing system with internal instruction cache
KR100551546B1 (ko) 테스트 액세스 포트의 데이터 동기화 방법 및 장치
US5535331A (en) Processor condition sensing circuits, systems and methods
AU734278B2 (en) Diagnostic memory access
US6668339B1 (en) Microprocessor having a debug interruption function
US5596734A (en) Method and apparatus for programming embedded memories of a variety of integrated circuits using the IEEE test access port
US6704895B1 (en) Integrated circuit with emulation register in JTAG JAP
US5329471A (en) Emulation devices, systems and methods utilizing state machines
US6523136B1 (en) Semiconductor integrated circuit device with processor
US5841670A (en) Emulation devices, systems and methods with distributed control of clock domains
US6522985B1 (en) Emulation devices, systems and methods utilizing state machines
EP0042222A2 (en) Programmable sequence generator for in-circuit digital tester
KR100617357B1 (ko) 태스크 스위칭에 의한 제로 오버헤드 컴퓨터 인터럽트
US6760866B2 (en) Process of operating a processor with domains and clocks
JPS61253555A (ja) トランザクシヨン・アナライザ
JPH0269685A (ja) Ｉｃ試験装置
US5280616A (en) Logic circuit for task processing
JPH0447856B2 (ru)
US6101622A (en) Asynchronous integrated circuit tester
US20040250150A1 (en) Devices, systems and methods for mode driven stops notice
RU2138075C1 (ru) Микрокомпьютер с развитыми средствами поддержки
US5515530A (en) Method and apparatus for asynchronous, bi-directional communication between first and second logic elements having a fixed priority arbitrator
EP0142562B1 (en) Pipeline system for microprogram control unit
US5055707A (en) Method and apparatus for single step clocking on signal paths longer than a clock cycle
KR100557918B1 (ko) 조인트 테스트 액세스 그룹을 이용한 오류수정장치

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20070207