JPH0758320B2

JPH0758320B2 - 情報処理装置の自己診断回路および自己診断方法

Info

Publication number: JPH0758320B2
Application number: JP3136285A
Authority: JP
Inventors: 泰幸野津山; 恒昭工藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-18
Filing date: 1991-06-07
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: US5631910A; JPH04320981A; KR940008607B1; KR920001337A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロ命令により
その動作が制御される情報処理装置の診断回路に関し、
特に被診断回路ブロックの交流（ＡＣ）動作性能の正確
な評価に有用な自己診断回路に関する。

【０００２】

【従来の技術】大規模ＬＳＩ内の回路ブロック、例えば
ＲＯＭのためのテスト容易化技術の１つにセルフテスト
（自己診断）がある。このセルフテストは、テストデー
タを自己発生し、テスト結果を圧縮して解析するシグネ
チャ解析を基本としている。つまり線型帰還シフトレジ
スタ（ＬＦＳＲ）等のテストデータ発生回路が外部から
の指令にしたがってテストデータをテスト対象となる回
路ブロックに順次供給し、その回路ブロックからの出力
結果をＬＦＳＲからなるシグネチャ圧縮回路に格納して
シグネチャ圧縮する。このような一連の動作が終了する
と、シグネチャ圧縮されたテスト結果を予め用意してお
いた期待値と比較して良否を判定する。

【０００３】このようなセルフテストが適用されたＣＩ
ＳＣ（ComplexInstruction Set Computer) タイプのマ
イクロプロセッサとしては、例えば図８に示すように構
成されたものがある。

【０００４】同図において、セルフテスト対象回路ブロ
ック１０４、テスト結果を格納するシグネチャ圧縮回路
１０６、テストデータ発生回路１０５は内部バス１０１
に対し並列に接続されている。

【０００５】また、セルフテスト用マイクロプログラム
を格納するμＲＯＭ１０２と、実行するプログラム命令
を格納するマイクロ命令レジスタ１３０およびマイクロ
命令レジスタ１３０内の命令をデコードするデコーダ１
０３は直列に接続され、デコードされた命令は、セルフ
テスト対象回路ブロック１０４およびシグネチャ圧縮回
路１０６へ送られる。

【０００６】図８に示すマイクロプロセッサの構成にあ
っては、内部バス１０１を介して相互に接続され、μＲ
ＯＭ１０２内のセルフテスト用マイクロ命令プログラム
格納領域に格納されたセルフテスト用のマイクロ命令を
マイクロ命令デコーダ１０３によりデコードして得られ
る制御信号により制御される複数の回路ブロック１０４
は、これらの回路ブロック１０４と同様に内部バス１０
１に接続されてマイクロ命令をデコードして得られる制
御信号により制御されるテストデータ発生回路１０５及
びシグネチャ圧縮回路１０６によってセルフテストされ
る。

【０００７】このように、セルフテストに必要な構成要
素をテスト対象の回路ブロック１０４と同様にマイクロ
命令により制御可能とすることによって、テストに必要
な構成要素が増加することを防ぎ、多数の回路ブロック
に対する複数のセルフテストを系統的に実行できる。

【０００８】しかしながら、一般的には通常動作用のマ
イクロ命令はテスト用として最適化されていないため、
それを用いて作られるテスト用として準備されるマイク
ロプログラムのステップ数はかなり大きな数となる。こ
れを回避するために、従来では図９に示すように構成さ
れたセルフテストを行なうマイクロプロセッサがある。

【０００９】図９に示す構成にあっては、すべてのマイ
クロ命令をμＲＯＭ１０７からマイクロ命令レジスタ１
０８を介してマイクロ命令デコーダ１０９に与えて制御
信号を生成するのではなく、マイクロ命令の一部をマル
チプレクサ１１０によって選択されるカウンタ１１１か
ら与えられるようにしており、マルチプレクサ１１０及
びカウンタ１１１はセルフテスト制御回路１１２、セル
フテスト制御情報格納ＲＯＭ１１３の出力によって制御
される。このような構成のマイクロプロセッサのテスト
に必要とされるプログラム数は、図８に示したマイクロ
プロセッサのそれより減少できるので、マイクロ命令制
御によるセルフテストの利点は最大限に発揮される。た
だし、セルフテストの制御信号を生成するための構成要
素の数は幾分増加する。

【００１０】以下、本発明が解決しようとする従来技術
の問題点を説明する。最近では、超ＬＳＩ内の各回路ブ
ロックに関する大量の評価データを効率的に収集可能な
評価機構の必要性が強く認識されるようになってきた。
こうした評価データのうち重要なものの一つに各回路ブ
ロックのＡＣ動作（AC performance or AC speed）性能
がある。これの電源電圧、温度、プロセスパラメータ依
存性に関する十分な評価及び解析は、マイクロプロセッ
サの製造の歩留まりの向上やより高性能の次機種の開発
等を効率的に実現する上で大きな役割を果たす。

【００１１】効率的なＡＣ性能の評価という面から一般
のセルフテストを眺めてみると、セルフテスト機能を有
するマイクロプロセッサではテスト回路がオンチップ化
される必要から面積増加に対する厳しい制限（テスト制
御情報数の制限等）の影響を受ける。このため、各回路
ブロックに供給されるテストデータは必ずしもそのＡＣ
性能を完全に評価できるものである保証はない。しか
し、一連のテストデータを自己発生後、テスト対象の回
路ブロックへ印加し得られた結果を１個のシグネチャに
よって判定するため、各回路ブロックの基本的なＡＣ性
能を短時間で判定可能であり、上記の目的のために極め
て有効に利用可能である。なお、各回路ブロックのＡＣ
性能測定は、通常の場合はシュムープロット（Shmoo pl
ot）の手法を利用してなされる（実施例の項で説明）。

【００１２】しかしながら、動作速度の速いＣＩＳＣ型
の３２ビットマイクロプロセッサで重要なマイクロ命令
制御セルフテストでは、以下で説明するように、セルフ
テスト制御部のＡＣ性能を越える動作スピードを有する
セルフテスト対象回路ブロックのＡＣ性能は測定不可
能、という根本的な理由から、通常のセルフテストとは
異なり、上記のＡＣ性能測定にかなり深刻な制限が加わ
るという問題がある。しかしこの問題は、例えばメモリ
のセルフテストのような、テスト制御ロジックが比較的
単純な通常のセルフテストでは殆ど問題とならない。

【００１３】しかしながら、マイクロ命令制御セルフテ
ストの場合、その実行制御を記述したテストマイクロ命
令プログラムは、一般に大規模なμＲＯＭ内の一部に格
納されるため、セルフテストの実行速度がμＲＯＭのＡ
Ｃ性能により律速されるという問題が生じる。

【００１４】これを図１０に示す。図１０において、マ
イクロ命令制御セルフテストの最大動作周波数は、μＲ
ＯＭのＡＣ性能を越えられないため、各回路ブロックの
ＡＣ性能（真のＡＣ性能は対応する棒の高さで表わされ
ている）は、図中の斜線で示された部分までしか確認で
きない。この結果、μＲＯＭより遅い回路ブロック１、
４は真のＡＣ性能を測定できるが、その他の回路ブロッ
クでは真のＡＣ性能が測定できないという問題がある。

【００１５】特に、最近のＣＩＳＣでは、μＲＯＭのビ
ット幅およびワード数は増加する傾向にあり、μＲＯＭ
がセルフテスト対象の全ての回路ブロックの動作速度よ
り十分高速である、ということは困難になってきた。従
って、例えば図１０の回路ブロック６のようにμＲＯＭ
よりわずかに高速な回路ブロックが存在する可能性もあ
り、この場合、μＲＯＭを介して実行されるマイクロ命
令制御セルフテストでは高速の回路ブロックのテスト結
果を検出できない。このため、その回路ブロックをリフ
ァインしないまま次機種を開発してしまい、所望の性能
が得られない恐れが多分にある。また、μＲＯＭより低
速だがプロセスパラメータにＡＣ性能が左右されやすい
回路ブロックがある場合も同様に問題である。

【００１６】これに対して、ＢＩＬＢＯ（Built-In Log
ic BIock Observer)手法を拡張して、マイクロ命令レジ
スタ、テストデータ発生回路、シグネチャ圧縮器をスキ
ャン可能な構造とすることにより、逐次的にＡＣ性能評
価を行なうことも不可能ではない。しかしながら、スキ
ャンデザインはシリアルデータ転送を基本とするため、
最近のマイクロプロセッサの内部バスに接続される多ビ
ット出力を有する多くの回路ブロックの故障診断を効率
的に実行していくのには時間がかかり過ぎるので全く適
していない。

【００１７】このため従来は、マイクロ命令制御セルフ
テストを適用している回路ブロックに対して、どうして
も必要であれば、ＡＣ性能評価も含め、故障診断専用の
回路をセルフテスト用の回路と別に設けるようにしてい
た。しかも、この際、回路ブロックのＡＣ性能の正確な
評価のためには、μＲＯＭ内に診断用マイクロ命令プロ
グラムを格納しておく、といったオーバーヘッドの小さ
い手法を採用することはできない。このため、テストの
ための付加ハードウエアの増加および全体の複雑化を招
くという大きな問題点があった。

【００１８】さらに、回路ブロックの著しい高速化に対
し、現実のＬＳＩテスターがこうした高速評価に対応困
難になりつつあるという深刻な問題もある。現状の最も
高速な部類に族する回路ブロックのアクセス時間１０ｎ
ｓｅｃを測定するためには１００ＭＨz で評価できるＬ
ＳＩテスターが必要だが、極めて高価である上、測定精
度も必ずしも十分とは言えない。

【００１９】

【発明が解決しようとする課題】以上説明したように、
従来のマイクロ命令制御セルフテスト、または、マイク
ロ命令制御ロジックを利用する故障診断では、セルフテ
ストまたは診断の対象となっている回路ブロックのＡＣ
性能測定が、マイクロ命令制御ロジックのＡＣ性能によ
り制約を受けることになる。また、非常に高速な回路ブ
ロックに対してはＬＳＩテスターが対応困難となる。こ
のため、ＡＣ性能における十分な評価結果を得られるセ
ルフテストまたは診断を行なうことが極めて困難であっ
た。

【００２０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の大型
化、複雑化を招くことなく、マイクロ命令制御される回
路ブロックのＡＣ性能を十分に評価することができる情
報処理装置の診断回路を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、この発明の方法は、第一のクロックに従って、セル
フテスト用マイクロ命令が格納されたメモリ内からセル
フテスト用マイクロ命令を読み出し該命令をデコードす
る第一のステップと、前記第一のクロックに従って、前
記第一のステップでデコードされた命令に対応してテス
トデータをテストデータ発生回路から発生させ、テスト
対象の機能ブロックへ前記テストデータを供給するか、
前記機能ブロックの第一のタイプの機能ブロック内に保
持されているデータを出力させ、データ圧縮回路に供給
する第二のステップと、第二のクロックに従って、前記
第二のステップの結果、前記機能ブロックの第二のタイ
プの機能ブロックから出力されたテスト結果を前記デー
タ圧縮回路内へ読み込み該テストデータを圧縮するか、
前記機能ブロックの前記第一のタイプの機能ブロック内
に前記テストデータまたはそれより派生するデータを格
納する第三のステップからなり、通常動作時に外部から
前記機能ブロックの動作を制御する基本クロック周期
は、前記第一のクロックおよび前記第二のクロック周期
の１／Ｎ（Ｎ＝２，３，…）倍であり、前記第二のクロ
ックの位相は前記第一のクロックより１周期未満の位相
分だけ遅れていることを特徴としている。

【００２２】また、通常動作モードと自己診断モード下
で動作する複数の回路ブロックから構成された本発明の
情報処理装置は、通常動作モード時には外部より与えら
れる基本クロック信号をそのまま出力し、自己診断テス
トモード時には前記基本クロック信号のＮ倍（Ｎ＝２，
３，…）の周期を有する第一のクロック信号と、該第一
のクロックより１周期未満の位相分遅れた第二のクロッ
ク信号とを出力するクロック信号発生手段と、通常動作
モード時には前記基本クロック信号に同期して動作し、
自己診断モード時には前記第一のクロック信号に同期し
て動作する自己診断用のマイクロ命令を格納するメモリ
手段と、通常動作モード時には前記基本クロック信号に
同期して動作し、自己診断モード時には前記第一のクロ
ック信号に同期して前記メモリ手段内の自己診断用のマ
イクロ命令を入力しデコードするデコード手段と、自己
診断モード時には前記第一のクロック信号に同期して前
記デコード手段から得られたデコード結果に従ってテス
トデータを作成するテストデータ発生手段と、通常動作
モード時には前記基本クロック信号に同期して動作し、
自己診断モード時には前記第二のクロック信号に同期し
て前記テストデータ発生手段内で作成されたテストデー
タを格納し、前記第一のクロック信号に同期して該回路
ブロック内のテストデータを出力する第一のタイプの回
路ブロックと、通常動作モード時には前記基本クロック
信号に同期して動作し、自己診断モード時には前記第一
のクロック信号に同期して供給される前記テストデータ
に対する出力データを出力する第二のタイプの回路ブロ
ックと、そして、自己診断モード時には前記第二のクロ
ック信号に同期して前記回路ブロックから出力されたテ
ストデータを入力し該回路ブロックの動作の診断を行な
うシグネチャ圧縮手段と、から構成されている。

【００２３】

【作用】上記構成において、この発明は、診断動作時に
は、マイクロ命令制御手段は外部から供給される基本ク
ロック信号の周期のＮ（２以上の整数）倍の第一のクロ
ック信号のクロッサイクル数毎に動作して、通常動作時
の動作クロック限界周波数のＮ倍まで動作可能となり、
内部バスを介してあるいは直接被テスト回路ブロックへ
テストに関するデータを供給する回路ブロックの出力を
第一のクロック信号に同期して活性化し、内部バスを介
してあるいは直接被テスト回路ブロックからテスト結果
を受ける回路ブロックの入力を、第一のクロック信号よ
り基本クロック信号の１周期の位相分だけ遅れた第二の
クロック信号に同期して活性化して、マイクロ命令制御
により診断の対象となる複数の被テスト回路ブロックの
交流（ＡＣ）動作性能をマイクロ命令制御手段のそれの
Ｎ倍まで正確に評価できるようにしている。

【００２４】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２５】図１はこの発明の第一実施例に係わる情報
処理装置の自己診断回路を含む情報処理装置の要部構成
を示す図である。

【００２６】図１では、本発明の本質を簡潔に表現する
ため、マイクロ命令制御部１、１種類の内部バス４６、
およびこの内部バス４６に接続されるＲＡＭ構造のレジ
スタファイル２２、ＡＬＵ４１により構成され、１相の
システムクロックによって駆動される基本的なマイクロ
プロセッサを示しているが、本発明は、複数の内部バス
が存在し、また、より多くの回路ブロックが内部バスに
接続され、２相以上のシステムクロックにより駆動され
る場合等にも有効に適用できるものである。

【００２７】まず、本実施例の構成を説明する前に、本
実施例のマイクロプロセッサ等の情報処理装置の動作モ
ードについて説明する。本実施例の情報処理装置は以下
に示す２種類の動作モードを有する。

【００２８】通常動作モード。情報処理装置が本来の
目的とする動作を行なう。

【００２９】セルフテスト動作モード。情報処理装置
がマイクロ命令制御セルフテストを実行する（他のタイ
プのセルフテストを含んでいても良いが、本発明の要旨
には直接関係がないのでここでは省く）。

【００３０】の動作モードに加え、スキャン動作モ
ードを有する情報処理装置も多いが、本発明とは独立し
て実施可能なため、ここでは議論しない。

【００３１】セルフテスト動作モードは、例えば外部か
らの適当なスタート信号の入力により適当なフリップフ
ロップ等（図中では省略）により保持される。このフリ
ップフロップの出力信号をＴとすると、これらの動作モ
ードは例えば以下のように限定される。

【００３２】Ｔ＝０：通常動作モードＴ＝１：セルフテスト動作モード一般の情報処理装置は、外部リセット入力信号が活性化
されるとＴ＝０となり、通常動作を開始する。最近のセ
ルフテスト機能を有する情報処理装置では、この信号と
他の適当な信号との組合せにより、Ｔ＝１となってセル
フテストが開始され、セルフテストが終了したら自動的
にＴ＝０となり、通常動作に復帰するような構成が一般
的になりつつある。

【００３３】次に、図１に示す情報処理装置の構成を詳
細に説明する。

【００３４】マイクロ命令制御ブロック１は、マイクロ
命令格納用ＲＯＭ（μＲＯＭ）１１、そのアドレスレジ
スタ（ＲＡＲ）１２および出力レジスタ（ＭＩＲ）１３
を有している（マイクロ命令デコーダは図中では省
略）。μＲＯＭ１１はプリチャージタイプであるとして
おく。図１に示すマイクロプロセッサ内のレジスタファ
イル２２は、現実の回路では１個であるが、本実施例で
は動作説明の必要上、データ供給回路グループ２、デー
タ受信回路グループ３内に別々のものとして示されてい
る。また、ＡＬＵ４１は、入力ラッチ２３，２４を入力
としている。ＡＬＵ４１の演算に伴う各種フラグの変化
はフラグレジスタ２５に入力される。レジスタファイル
２２の場合と同様、このフラグレジスタ２５も動作説明
の必要上データ供給回路グループ２およびデータ受信回
路グループ３に示すように２カ所に描かれているが現実
の回路では１個である。本実施例では、これらレジスタ
ファイル２２およびＡＬＵ４１がマイクロ命令制御セル
フテストの対象回路ブロックということになる。一般的
には、他にシフタ等の演算回路、ＲＯＭといったものを
含んでいるが、本発明に関しては上記二つの回路ブロッ
クと同様に扱える。

【００３５】テストデータ発生回路２１はＲＯＭ、シフ
トレジスタ、ＬＦＳＲ等のテストデータを発生するため
の回路である。一般にテストデータ発生回路は、様々な
回路ブロックのテストに対応するため、複数のテストデ
ータ発生モードを有する構成にし、それらのモードをマ
イクロ命令から指定可能とすることもある。テストデー
タとしては、テスト対象回路ブロックのデータパス部を
検査するための狭義のテストデータの他に、マイクロ命
令シーケンス初期化のためのデータ（マイクロ命令のル
ープ数、テストデータ発生回路のテストデータ発生モー
ドおよび初期値、シグネチャ圧縮回路の初期値等）、各
種フラグの初期化のためのデータ等、がある。シグネチ
ャ圧縮回路３１はテスト結果をシグネチャ圧縮する回路
（並列入力ＬＦＳＲ）である。

【００３６】上記した構成の中で、マイクロ命令制御部
１の各々の回路を除く全ての回路ブロックは内部バス４
６に接続されており、内部バス４６へのデータ出力は３
値出力の出力バッファ４２〜４５を介してなされる。こ
れらの回路ブロックのうちには初期化等のため、内部バ
ス４６からデータ入力可能になっているものもあるが、
煩雑さを避けるため、本発明の説明にとって重要でない
ものは図示していない。上記の各回路ブロックまたは回
路構成要素のための制御信号や活性化信号は、ＭＩＲ１
３から出力された命令をマイクロ命令デコーダ（図示せ
ず）によりデコードして生成される。これらの信号は通
常動作時またはセルフテスト動作時に、これら各回路ブ
ロックまたは回路構成要素に対しそのまま有効となる。

【００３７】次に、セルフテスト動作を制御するクロッ
クタイミング動作について説明する。このクロックタイ
ミング動作によりμＲＯＭ１１のＡＣ性能より高いＡＣ
性能を有する回路ブロックのテストを正しく実行するこ
とが可能となる。このクロックタイミングを発生する１
つの例として以下にクロックタイミング発生回路５は、
セルフテスト動作モード信号Ｔ、リセット信号ＲＥＳＥ
Ｔおよびシステムクロック（ＳＣＬＫ）を入力し、２種
類のクロック信号ＣＬＫ１、ＣＬＫ２を出力する。これ
らのクロック信号は、それぞれ後述の所定の回路ブロッ
ク等にそれぞれ対応するクロック供給線５１，５２を介
して供給される。Ｔ＝０（通常動作モード）の時は、こ
れらのクロック出力は、システムクロック入力と同一周
期、同位相である（但し、１〜２段の論理ゲートに相当
する遅延は存在し、以下でも同様である）。一方、Ｔ＝
１（セルフテスト動作モード）の時には、クロックＣＬ
Ｋ１は、システムクロック（ＳＣＬＫ）の倍周期でその
エッジがＳＣＬＫの立ち上がりエッジに一致するクロッ
ク、クロックＣＬＫ２は、クロックＣＬＫ１の位相を反
転させたクロック信号となる。リセット信号ＲＥＳＥＴ
は、セルフテスト開始時に、クロックの位相を確定させ
るためのものである。

【００３８】クロックタイミング発生回路５は、例えば
図２に示すような簡単な回路で構成されている。図２に
おいて、Ｄ型のフリップフロップ６１はリセット入力付
のフリップフロップであり、２入力のマルチプレクサ６
２，６３はセルフテスト入力信号Ｔ＝０，１の時にそれ
ぞれ“０”，“１”と示された側の入力を選択的に出力
する。すなわち、Ｔ＝０でシステムクロックが選択出力
され、Ｔ＝１でフリップフロップ６１の出力が選択出力
される。このような回路では、通常動作時のためのクロ
ックディレイは、論理ゲート１段分程度であり、情報処
理装置の通常動作時の性能をあまり損なわないので無視
できる。

【００３９】なお、このようなクロックタイミング発生
回路５は、クロック入力信号がバッファ回路によって増
幅される前の位置に付加すると無理がなく望ましい。ま
た本実施例の、図１の中の全ての回路ブロックは、常に
各クロック入力の立ち上がりエッジに同期して変化する
ものとしておく。

【００４０】この発明の目的は、上記のようなクロック
信号を有効に活用して、セルフテスト動作時に、マイク
ロ命令制御セルフテストの対象である各回路ブロックの
ＡＣ性能を、マイクロ命令制御部１のそれを実用上十分
に越える領域まで測定可能とすることである。本実施例
の場合、セルフテスト時、マイクロ命令制御部１に通常
動作のためのシステムクロックの倍周期のクロックＣＬ
Ｋ１を供給して、マイクロ命令制御部１内の大規模回路
ブロック（即ち、μＲＯＭ１１）の動作タイミング条件
を通常動作時の１／２まで緩和する。一方、マイクロ命
令制御部１以外のセルフテスト対象回路ブロック、例え
ば、レジスタファイル２２およびＡＬＵ４１について
は、通常動作時と同様の動作タイミング条件が保持され
るようにクロックＣＬＫ１（テストデータ及びマイクロ
命令の供給タイミングを規定），ＣＬＫ２（テスト結果
の格納タイミングを規定）を供給することにより、それ
ら回路ブロックのＡＣ性能をマイクロ命令制御部１の最
大ＡＣ性能の２倍まで測定できるようにしている。ま
た、本実施例では、最も容易に実現可能なものとしてシ
ステムクロックの倍周期を選択しているが、これによっ
てもμＲＯＭ１１の２倍までのＡＣ性能が測定可能であ
り、実用上の目的は十分達成される（図１０参照）。

【００４１】具体的には、各回路ブロックのＡＣ性能
は、実行周波数（システムクロックの周波数）を小刻み
に変化させてセルフテストを実行し、Ｐａｓｓ／Ｆａｉ
ｌの判定を行なうことにより、いわゆるシュムープロッ
ト（Shmoo plot）を作成し、これを解析することにより
容易に測定できる。また、電源電圧をパラメータとして
変化させつつシュムープロットを描くと、ＡＣ性能の電
源電圧への依存性も観測できる。

【００４２】このような測定を実現するためには、マイ
クロ命令制御部１以外のセルフテスト対象回路ブロック
は２種類のグループに分類されることになる。即ち、デ
ータ供給回路グループ２、およびデータ受信回路グルー
プ３である。データ供給回路グループ２は、通常動作時
に「データ」を１システムクロックで内部バス４６また
は各回路ブロックを介してデータ受信回路グループ３の
いずれかに供給する。従って、セルフテスト時もこのタ
イミング関係が維持されている必要がある。

【００４３】上記の「データ」については、各回路ブロ
ックのテストデータとテスト結果のデータの２種類存在
することになる。例えば、テストデータ発生回路２１は
テストデータ供給回路グループ２に含まれる。一方、レ
ジスタファイル２２およびフラグレジスタ２５は、テス
ト結果が格納されるという点からはデータ受信回路グル
ープ３に含まれるが、さらにそのテスト結果をシグネチ
ャ圧縮回路３に供給できる点から見るとデータ供給回路
グループ２に含まれる。このため、これらの回路ブロッ
クは図１中で両方の回路グループに描かれる結果となっ
ている。このことは、既に説明した。

【００４４】ここで、通常動作時に用いられるシステム
クロックＳＣＬＫがクロック供給線５３を介してデータ
供給回路グループ２、データ受信回路グループ３のいず
れにも供給されている。これは、これらの回路グループ
中のプリチャージタイプのテスト対象回路ブロック（例
えばレジスタファイル２２）に供給されるもので、セル
フテスト時でもこれら回路ブロックを通常動作時と同じ
タイミング条件でプリチャージし、その通常動作時のＡ
Ｃ性能評価を可能とするためである。但し、クロックＣ
ＬＫ１、ＣＬＫ２とのクロックスキュー（タイムラグ）
を抑える必要があれば、適当な遅延素子等を付加するこ
ともある。

【００４５】なお、上記のようなマイクロ命令制御部１
のロジック、例えばμＲＯＭ１１に対するＡＣ動作タイ
ミング条件の緩和は、単に論理的なレベルのみでなく、
回路的なレベルまで考慮する必要がある。例えば、本実
施例ではμＲＯＭ１１はプリチャージタイプであるが、
この場合、単にテストモード時にＲＡＲ１２を２システ
ムサイクル毎にカウントアップさせるだけでは、通常動
作時に供給されるシステムクロックＳＣＬＫをテストモ
ード時にμＲＯＭ１１のシステムクロックＳＣＬＫの２
サイクル毎のLow レベル期間内にμＲＯＭ１１からテス
ト命令を読み出そうとしても動作タイミング条件は通常
動作時と変わらないため、通常動作時の最大動作周波数
を超えて動作させようとすれば、やはりアクセス時間の
不足により、μＲＯＭ１１が正常動作できなくなってし
まう。したがって、システムクロックＳＣＬＫを基本ク
ロックとした場合に、このμＲＯＭ１１を通常動作時の
ＡＣ性能を越えて動作させるためには、システムクロッ
クの倍周期のクロックＣＬＫ１をクロックタイミング発
生回路５で生成しμＲＯＭ１１へ供給する必要がある。

【００４６】次に、上記のようなクロックの構成および
セルフテスト（Ｔ＝１で実行）の組合せにより、具体的
にどのように各回路ブロックのＡＣ性能の実用上十分正
確な測定が実施できるかについて、図３及び図４を参照
して説明する。

【００４７】図３はレジスタファイル（ＲＡＭ）２２の
セルフテストの動作のタイミングチャートを示す図であ
る。

【００４８】図３において、システムクロックＳＣＬＫ
の周波数は既に通常動作時（１システムクロックサイク
ルで１回の読み出し）のμＲＯＭ１１のＡＣ性能限界を
越えている（ｔ₁＜ｔ₂であるため）。即ち正しく読み
出されない。しかし、本実施例では、システムクロック
ＳＣＬＫの倍周期のクロックＣＬＫ１がμＲＯＭ１１に
は供給され、２システムクロックサイクルで１回の読み
出しを行なえるように動作条件が緩和されている。この
結果、ＭＩＲ１３の内容は２システムクロック単位で出
力されるよう正しく変更されている。

【００４９】図３において、最初のクロックＣＬＫ１を
基準にした４サイクル内では、テストデータ発生回路
（ＴＤＧ）２１からクロックＣＬＫ１に同期して発生さ
れた適当なテストデータ（Ｄ０〜Ｄ３）が、レジスタフ
ァイル２２の０〜３番地のレジスタ（Ｒ（０）〜Ｒ
（３））内にクロックＣＬＫ１よりシステムクロックＳ
ＣＬＫの１サイクル分だけ遅れたクロックＣＬＫ２に同
期して書き込まれる。次に、クロックＣＬＫ１を基準に
した第５、第６サイクルでは、テストデータが正しく書
き込まれたかを調べるため、レジスタファイル２２の内
容（テスト結果）がクロックＣＬＫ１に同期して内部バ
ス４６に読出され、クロックＣＬＫ２に同期してシグネ
チャ圧縮回路（ＬＦＳＲ）３１で圧縮される。

【００５０】このように、セルフテスト時には、常にク
ロックＣＬＫ１に同期してＭＩＲ１３の出力の切替りお
よびデータ供給回路グループ２に属する回路ブロックか
らのデータの供給が行なわれる。一方、クロックＣＬＫ
１よりシステムクロックＳＣＬＫの１サイクル分だけ遅
れたクロックＣＬＫ２に同期してデータの受取りがなさ
れるため、マイクロ命令制御部１のＡＣ的な動作条件は
１／２に緩和され、各回路ブロックのＡＣ性能がμＲＯ
Ｍ１１の限界ＡＣ性能を越えて、その２倍まで評価でき
ることになる。

【００５１】図４はＡＬＵ４１のＡＤＣＳ命令における
セルフテストのタイミングチャートを示す図である。Ａ
ＤＣＳ命令は、フラグレジスタ２５の状態変更を伴うキ
ャリー付き加算（ADdition with Carry withflag Stare
）の命令である。従って、フラグの内容が変化する場
合をチェックする必要がある。このため、クロックＣＬ
Ｋ１を基準にした第一サイクル目ではフラグレジスタ
（ＦＬＡＧ）２５の内容を初期化するため、テスト発生
回路（ＴＤＧ）２１から初期化データＤＦが書き込まれ
る。その後、第二、第三サイクル目でＡＬＵ４１の２個
の入力ラッチ２３，２４（ＬＡＴ１、ＬＡＴ２）にテス
トデータ（Ｄ０、Ｄ１）が書き込まれる。

【００５２】ＡＬＵ４１の演算結果、即ち和（Ｓｕｍ）
およびフラグ（Ｆｌａｇ）は、それぞれクロックＣＬＫ
２に同期して動作するシグネチャ圧縮回路（ＬＦＳＲ）
３１およびフラグレジスタ２５に演算の１システムサイ
クル後に格納される（前者ではシグネチャ圧縮も同時に
行なわれる）。さらに、この１システムサイクル後、フ
ラグレジスタ２５の内容が内部バス４６に読出され、シ
グネチャ圧縮回路（ＬＦＳＲ）３１に圧縮される。

【００５３】したがって、回路ブロック（ＡＬＵ４１）
のＡＣ性能（フラグチェックも含む）は、μＲＯＭの動
作速度の２倍まで測定可能である。なお、テストデータ
発生回路（ＴＤＧ）２１は、厳密には、フラグの初期化
用（ＲＯＭが適当）とデータパス検査用（ＬＦＳＲ等が
適当）とで異なっている方がテストの実施の上から望ま
しいが、本発明の要旨とは直接関係がないので、テスト
データ発生回路を特に２種類に分けていない。

【００５４】次に、本発明の第２実施例である自己診断
回路を有する情報処理装置を図５を用いて説明する。

【００５５】本実施例の情報処理装置の構成は基本的に
は第１実施例の情報処理装置のそれと同じである。異な
る点は第一実施例（図１）の情報処理装置内のクロック
タイミング発生回路５を用いないで、マイクロ命令制御
ブロック１およびデータ供給回路グループ２へは通常動
作時、テスト動作時によらずシステムクロックＳＣＬＫ
を、データ受信回路グループ３へは、通常動作時（Ｔ＝
０）ではシステムクロックＳＣＬＫと同一周期、同一位
相となり、テスト動作時（Ｔ＝１）ではＳＣＬＫの反転
クロックＳＣＬＫ▲バー▼と同一周期、同一位相となる
クロックＣＬＫをクロック信号供給回路１５を介して供
給し、これらの動作タイミングを制御していることであ
る。

【００５６】このクロック信号供給回路１５は、データ
受信グループ３に含まれる複数の回路ブロック全体に対
して１個だけ用意することも可能だが、後述の様にごく
簡単な構成となっているため、各回路ブロックに対して
インプリメントする方がより現実的と見られる。また、
テスト上特に重要でない回路ブロックに対しては、クロ
ック信号供給回路１５を付加せず、単にシステムクロッ
クＳＣＬＫを供給しても差支えない。

【００５７】テスト動作時（Ｔ＝１）、本実施例の情報
処理装置のマイクロ命令制御ブロック１、データ供給回
路グループ２へはシステムクロックＳＣＬＫが供給さ
れ、データ受信回路グループ３へは、システムクロック
ＳＣＬＫの反転クロックであるＳＣＬＫ▲バー▼がクロ
ック信号供給回路１５を介して供給される。

【００５８】従って、例えばデータ供給回路グループ２
内のレジスタファイル２２（プリチャージタイプでない
とする）は、システムクロックＳＣＬＫの立ち上がりで
テストデータ（結果）をシグネチャ圧縮回路３１へ供給
し、シグネチャ圧縮回路３１はシステムクロックＳＣＬ
Ｋの立ち下がりでそのテストデータを自身の内部に取込
む。従って、テスト動作時には、μＲＯＭ１１のマイク
ロ命令の読出しがシステムクロックＳＣＬＫの１サイク
ル（立上りエッジから次の立上りエッジまで）毎になさ
れるのに対し、テストデータの供給から格納（受信）ま
ではシステムクロックＳＣＬＫの１サイクル未満（立上
りエッジから次の立上りエッジまで）毎になされるよう
になっている。

【００５９】よって、システムクロックＳＣＬＫのHigh
レベルの期間とLow レベルの期間の比率が等しい場合レ
ジスタファイル２２はμＲＯＭ１１の動作に対し２倍の
ＡＣ速度で動作していることになり、μＲＯＭ１１のＡ
Ｃ動作性能の２倍までの範囲でレジスタファイル２２の
ＡＣ動作のテストを正しく行なうことができる。なお、
上記比率を、ＳＣＬＫのHighレベル期間が相対的に短く
なるように設定してテストを実行すれば、μＲＯＭ１１
のＡＣ性能の２倍を超えるＡＣ性能も評価可能となる。

【００６０】以上示した動作をレジスタ−レジスタ間の
動作に例えて詳しく説明する。例えば、通常レジスタと
レジスタの間の回路ブロックはシステムクロックの１サ
イクル以内で動作を行なう。こうした回路ブロックのＡ
Ｃ動作性能の評価を行なう場合、通常は図１３に示すク
ロック入力Ｃの立上りエッジでデータ入力Ｄを取込み、
データ出力Ｑから出力するＤ型のフリップフロップ（以
後Ｆ／Ｆと示す）を用いたｎビットの入力レジスタ（Ｒ
ＥＧ１）とｍビットの回路ブロックＡの出力レジスタ
（ＲＥＧ２）間（図１１）において、図１２に示すタイ
ミングチャート内のこれら入出力レジスタに供給される
クロックＳＣＬＫの周波数を上げていき（ＳＣＬＫの周
期ｔs を短くしていき）、これをＲＥＧ１のデータに応
じた回路ブロックＡの正しい出力値がＲＥＧ２に取り込
めなくなるまで行なう。このとき、正しい値を取り込め
た臨界の周波数がＲＥＧ１及びＲＥＧ２にはさまれた回
路ブロックＡの最大ＡＣ動作速度になる。この方法の場
合、回路ブロックＡのＡＣ動作速度（性能）が著しく高
いと、ＬＳＩテスターを使って精度良く測定することが
困難になるという問題があることは前述した通りであ
る。

【００６１】図１５はＦ／Ｆのシンボル図であり、図１
５（１）は図１３のＦ／Ｆ、図１５（２）はそのｆの部
分をとり除いたもの、図１５（３）は図１３のＦ／Ｆの
ｆの部分を図１４の回路と置き換えたものである。他の
従来例同様、テストモード信号Ｔが０の時、通常動作、
１の時テスト動作であるとする。ここで図１６に示す様
に受け取る側のＦ／Ｆ（ＲＥＧ２）に図１５（３）のも
のを用い、テストモード信号Ｔを供給することにより、
通常動作時（Ｔ＝０）は図１２のタイミングチャートの
ように、ＲＥＧ１から回路ブロックＡへのテストデータ
の入力をシステムクロックＳＣＬＫの立上りエッジで
行なわせ、回路ブロックＡからのテスト結果のＲＥＧ２
における取込み（ＲＥＧ２からの出力）をＳＣＬＫの次
の立ち上りエッジでおこなわせる。一方、テスト動作
時（Ｔ＝１）は図１７のタイミングチャートのように、
上記前者の動作を通常動作時同様、システムクロックＳ
ＣＬＫの立ち上りエッジで行なわせるが、上記後者の
動作は、の次の立ち下がりエッジで行なわせる。従
って、システムクロックＳＣＬＫのHighレベルの期間と
Low レベルの期間が等しければ、テスト動作時の方が通
常動作時の２倍のクロック周波数で回路ブロックＡのＡ
Ｃ動作性能を評価していることになる。さらに、上記比
率をHighレベルの期間が相対的に短くなるように設定し
て同様の評価を行なえば、通常動作時の２倍を超えるク
ロック周波数で回路ブロックＡのＡＣ動作性能を評価で
き、回路ブロックＡが著しく高速動作しても、そのＡＣ
動作性能を正確に評価できることとなる。因みに図１６
の例のＲＥＧ２の内部は図１８に示す様に図１５（３）
のＦ／Ｆから構成されている。図１６では、ＲＥＧ２を
構成する各Ｆ／Ｆ内の図１４で示される部分のＸＯＲゲ
ートが、前述の図５におけるクロック信号供給回路１５
に相当している。このように、クロック信号供給回路１
５を、回路ブロックに対して１個でなく、さらに、その
構成要素１個１個に対して付加することも可能である。
勿論、図１９に示すように、ＲＥＧ２に対してクロック
信号供給回路１５に相当する回路を１個だけ付加するこ
とも可能である。但し、こうした選択は、詳細な回路設
計・レイアウト設計の範疇に含まれ、本発明の本質に関
わるものではない。

【００６２】なお、以上説明した第２の実施例におい
て、テスト動作モード信号Ｔ＝１で与えられるテスト動
作を用いてのＡＣ性能評価が可能な回路ブロックは、シ
ステムクロックＳＣＬＫのHighレベルの期間にプリチャ
ージされるタイプのものではない、という条件を満たす
必要がある、ということに注意しておく。ここで、図５
のマイクロ制御ブロック１内のμＲＯＭ１１がプリチャ
ージタイプでなければ、システムクロックＳＣＬＫのHi
ghレベルの期間中にプリチャージを行なう回路ブロック
に対しては、特にテスト動作状態（Ｔ＝１）を利用せ
ず、通常動作（Ｔ＝０）においてＳＣＬＫのHighレベル
期間とLow レベル期間の比率を後者を短く設定すること
で正確なＡＣ性能を評価することができる。しかしなが
ら、μＲＯＭ１１がシステムクロックＳＣＬＫのHighレ
ベルの期間にプリチャージされるタイプの回路ブロック
である場合は、同様のタイプの回路ブロックのＡＣ動作
性能は、μＲＯＭ１１のＡＣ動作性能以内でしか正確に
評価できない。このように、マイクロ制御ブロックのＡ
Ｃ動作性能を律速する大規模回路ブロックがプリチャー
ジタイプである場合、プリチャージ期間も含めてこれと
同様なプリチャージタイプである高速な回路ブロックの
ＡＣ動作性能を正確に評価するためには、第２の実施例
は適当でなく、第１の実施例のような方式で評価するこ
とが必要となる。

【００６３】さらに、第三の実施例として、図５におい
てクロック信号供給回路を設けず、２個のクロック入力
ピンを設け、一方をマイクロ命令制御部１およびデータ
供給回路グループ３に接続し、他方をデータ受信回路グ
ループ２に接続し、通常動作時は両者にＳＣＬＫ、テス
ト動作時は前者にＳＣＬＫ１を、後者にはＳＣＬＫ１よ
りも１周期未満分位相が遅れたＳＣＬＫ２を供給すると
いう方法もある（図示せず）が、ピン数が増える、クロ
ックスキューの抑制が多少むずかしいといった問題点が
ある。

【００６４】以上第一、第二および第三実施例で説明し
たようなセルフテストのテストマイクロ命令プログラム
の構成に関しては、各回路ブロックに対する有効なＡＣ
性能測定を実現するための配慮、例えば、クロックタイ
ミングによる動作制御方法が必要である。即ち、セルフ
テストのマイクロ命令テストプログラムは、各回路ブロ
ックを個々にほぼ独立してテストするようなモジュール
化された形で構成せねばならない。しかしながら、この
ことはマイクロ命令のテストプログラム作成にとってさ
ほど大きな制約ではない。

【００６５】また、マイクロ命令制御部１の大規模回路
ブロック（μＲＯＭ等）自身のＡＣ性能評価のために
は、上記のようなマイクロ命令制御セルフテスト以外の
簡単なセルフテスト、例えばＲＡＲ１２をカウントアッ
プし、ＭＩＲ１３をシグネチャ圧縮器として使用するセ
ルフテストを実施する必要がある。このセルフテスト
は、基本クロックに従って行なわれる必要があるため、
前記セルフテストテスト動作モード（Ｔ＝１）に加え、
第二のセルフテスト動作モードを設け、そのモード下で
実行する必要がある。しかしながら、これも実現上さほ
ど大きな問題ではない。

【００６６】次に、この発明の第四実施例を説明する。

【００６７】この実施例は、マイクロ命令制御部１がプ
リチャージタイプの回路を含まない場合の実施例であ
る。このような場合には、プリチャージ動作が不要なの
でセルフテストモード時のシステムクロックの倍周期の
プリチャージクロックを作成する必要がないため、上記
実施例のクロックタイミング発生回路５と同様の作用
を、各回路ブロックの活性化信号にウエイト（wait) 状
態を作り出すことによってより容易に実現することがで
きる。

【００６８】具体的には、例えば図６に示すように、Ｒ
ＡＲ１２およびＭＩＲ１３の通常動作用の入力活性化信
号ＥＮ_R，ＥＮ_Mを、セルフテスト信号Ｔ＝１の時にシ
ステムクロックの２サイクル毎に更新される入力活性化
信号ＥＮ´_R、ＥＮ´_Mに変更する構成を付加すればよ
い。このような構成により、ＭＩＲ１３の内容のデコー
ド結果により与えられるデータ供給回路グループ２の出
力活性化信号は、システムクロックの倍周期間隔で変化
することになる。

【００６９】なお、図６において、セルフテスト時にＲ
ＡＲ１２およびＭＩＲ１３は、必ず２システムクロック
毎に更新されることになるが、セルフテストでは通常、
状態遷移に伴ってマイクロ制御部１がウエイトするよう
な場合はないので特に問題は生じない。また、図６中の
Ｄ型フリップフロップ７１のリセットは、セルフテスト
開始時に使用されるものと同じもので、セルフテスト開
始時のクロックの位相を確定させるためのものである。
一方、データを受け取る回路の活性化信号についてはマ
イクロ命令とデータが供給された１システムクロック後
だけ結果を取込むようにするため、図７に示すように、
Ｔ＝１の時にはマイクロデコード信号を図６の信号ＥＮ
_Tをインバータ８１で反転させた信号とＡＮＤゲート８
２でＡＮＤし、この信号をマルチプレクサ８３によって
選択し、データ受信回路８４に供給するようにすればよ
い。

【００７０】このように、上記実施例にあっては、内部
バス４６に接続されマイクロ命令により制御される多く
の回路ブロックを対象とするマイクロ命令制御セルフテ
ストの実施に必要なハードウエアに、適当なクロックタ
イミングを発生させるための簡単なハードウエアを付加
するだけで、セルフテスト対象となっている回路ブロッ
クのＡＣ性能をマイクロ命令制御部１のそれより実用上
十分高い領域まで測定可能となり、効率の良い故障診断
・不良解析を実現することができる。特に、ＣＩＳＣタ
イプのマイクロプロセッサ等のマイクロ命令制御を主体
とする複雑なフルカスタムＶＬＳＩの早期開発・量産立
ち上げに大きく寄与することが可能となる。

【００７１】なお、本発明は上記実施例に限定されるこ
とはなく、必ずしもマイクロ命令制御セルフテストの存
在を必要とせず、一般に、通常動作において、ある制御
ロジックのＡＣ性能により全体の動作が律速される場合
には、通常動作とは異なる動作モードを設け、他の回路
ブロックのＡＣ性能をその制御ロジックのＡＣ性能を越
える領域まで測定しようとする際にも適用できる。

【００７２】

【発明の効果】以上説明したように、この発明によれ
ば、診断動作時は通常動作時に比べ、マイクロ命令制御
手段を動作させるクロック周波数をその他の回路ブロッ
クを動作させるクロック周波数よりも遅くして、一方で
は、被テスト回路ブロックの交流（ＡＣ）動作性能を測
定するためにデータ発生手段と診断結果受信手段との間
で満たすべきタイミング関係を保持するようにしたの
で、構成の大型化、複雑化を招くことなく、自己診断に
よって被テスト回路の交流（ＡＣ）動作性能を正確かつ
十分に評価することが可能な情報処理装置の自己診断回
路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第一実施例である自己診断回路を有す
る情報処理装置の構成を示すブロック図である。

【図２】図１内の情報処理装置に用いられているクロッ
クタイミング発生回路図である。

【図３】図１の情報処理装置のレジスタファイルのテス
ト動作を示すタイミングチャートである。

【図４】図１の情報処理装置のＡＬＵのテスト動作を示
すタイミングチャートである。

【図５】本発明の第二実施例である自己診断回路を有す
る情報処理装置の構成を示すブロック図である。

【図６】本発明の第四実施例である自己診断回路を有す
る情報処理装置のテスト用のマイクロ命令を格納するプ
リチャージタイプではないＲＯＭおよび周辺の回路の動
作を説明するための部分構成図である。

【図７】本発明の第四実施例である自己診断回路を有す
る情報処理装置の機能ブロックであるデータ受信回路の
動作を説明するための部分構成図である。

【図８】従来の自己診断回路を有する情報処理装置のブ
ロック図である。

【図９】従来の他の自己診断回路を有する情報処理装置
のブロック図である。

【図１０】従来の自己診断回路を有した場合と、図１お
よび図２の自己診断回路を有した場合の、情報処理装置
内の各回路ブロックのＡＣ性能の測定限界を比較した図
である。

【図１１】図５に示す自己診断回路を有する情報処理装
置の動作を簡潔に説明するための従来例としてのレジス
タを含む回路図である。

【図１２】図１１に示す回路の動作を示すタイミングチ
ャートである。

【図１３】通常のフリップフロップの回路図である。

【図１４】テストモード信号Ｔに依存するクロック発生
制御のためのロジック図である。

【図１５】フリップフロップのシンボル図である。

【図１６】図５に示す自己診断回路を有する情報処理装
置の動作を簡潔に説明するための回路図である。

【図１７】図１６に示す情報処理装置のテスト動作時
（Ｔ＝１）のタイミングチャートである。

【図１８】図１６に示す情報処理装置内のレジスタＲＥ
Ｇ２内部の構成図である。

【図１９】図１８に示すレジスタＲＥＧ２内部の他の構
成図である。

【符号の説明】

１マイクロ命令制御部２データ供給回路グループ３データ受信回路グループ５クロックタイミング発生回路

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｚ 7630−4Ｍ

Claims

【特許請求の範囲】

【請求項１】第一のクロックに従って、セルフテスト
用マイクロ命令が格納されたメモリ内からセルフテスト
用マイクロ命令を読み出し該命令をデコードする第一の
ステップと、前記第一のクロックに従って、前記第一の
ステップでデコードされた命令に対応してテストデータ
をテストデータ発生回路から発生させ、テスト対象の機
能ブロックへ前記テストデータを供給するか、前記機能
ブロックの第一のタイプの機能ブロック内に保持されて
いるデータを出力させ、データ圧縮回路に供給する第二
のステップと、第二のクロックに従って、前記第二のス
テップの結果、前記機能ブロックの第二のタイプの機能
ブロックから出力されたテスト結果を前記データ圧縮回
路内へ読み込み該テストデータを圧縮するか、前記機能
ブロックの前記第一のタイプの機能ブロック内に前記テ
ストデータまたはそれより派生するデータを格納する第
三のステップからなり、通常動作時に外部から前記機能
ブロックの動作を制御する基本クロックの周期は、前記
第一のクロックおよび前記第二のクロックの周期の１／
Ｎ（Ｎ＝２，３，…）倍であり、前記第二のクロックの
位相は前記第一のクロックの１周期未満の位相分だけ遅
れていることを特徴とする自己診断回路を有する情報処
理装置の自己診断方法。
【請求項２】前記第二のクロック位相は前記第一のク
ロックより１／２周期だけずれていることを特徴とする
請求項１に記載の自己診断方法。
【請求項３】第一のクロックの立ち上がりエッジに従
って、セルフテスト用マイクロ命令が格納されたメモリ
内からセルフテスト用マイクロ命令を読み出し該命令を
デコードする第一のステップと、前記第一のクロックの
立ち上がりエッジに従って、前記第一のステップでデコ
ードされた命令に対応してテストデータをテストデータ
発生回路から発生させ、テスト対象の機能ブロックへ前
記テストデータを供給するか、前記機能ブロックの第一
のタイプの機能ブロック内に保持されているデータを出
力させ、データ圧縮回路に供給する第二のステップと、
前記第一のクロックの立ち下がりエッジに従って、前記
第二のステップの結果、前記機能ブロックの第二のタイ
プの機能ブロックから出力されたテスト結果を前記デー
タ圧縮回路内へ読み込み該テストデータを圧縮するか、
前記機能ブロックの前記第一のタイプの機能ブロック内
に前記テストデータまたはそれより派生するデータを格
納する第三のステップからなり、通常動作時に外部から
前記機能ブロックの動作を制御する基本クロックの周期
は、前記第一のクロックの周期と同一であることを特徴
とする自己診断回路を有する情報処理装置の自己診断方
法。
【請求項４】通常動作モードと自己診断モード下で動
作する複数の回路ブロックと、通常動作モード時には外
部より与えられる基本クロック信号をそのまま出力し、
自己診断モード時には前記基本クロック信号のＮ倍（Ｎ
＝２，３，…）の周期を有する第一のクロック信号と該
第一のクロックより１周期未満の位相分遅れた第二のク
ロック信号とを出力するクロック信号発生手段と、通常
動作モード時には前記基本クロック信号に同期して動作
し、自己診断モード時には前記第一のクロック信号に同
期して動作する自己診断用のマイクロ命令を格納するメ
モリ手段と、通常動作モード時には前記基本クロック信
号に同期して動作し、自己診断モード時には前記第一の
クロック信号に同期して前記メモリ手段内の自己診断用
のマイクロ命令を入力しデコードするデコード手段と、
自己診断モード時には前記第一のクロック信号に同期し
て前記デコード手段から得られたデコード結果に従って
テストデータを作成するテストデータ発生手段と、通常
動作モード時には前記基本クロック信号に同期して動作
し、自己診断モード時には前記第一のクロック信号に同
期して前記テストデータ発生手段内で作成されたテスト
データを格納し、前記第一のクロック信号に同期して該
回路ブロック内のテストデータを出力する第一のタイプ
の回路ブロックと、通常動作モード時には前記基本クロ
ック信号に同期して動作し、自己診断モード時には前記
第一のクロック信号に同期して供給される前記テストデ
ータに対する出力データを出力する第二のタイプの回路
ブロックと、自己診断モード時には前記第二のクロック
信号に同期して前記回路ブロックから出力されたテスト
データを入力し該回路ブロックの動作の診断を行なうシ
グネチャ圧縮手段と、から構成された情報処理装置の自
己診断回路。
【請求項５】前記第二のクロック信号の位相は前記第
一のクロック信号より１／２周期分ずれていることを特
徴とする請求項４に記載の情報処理装置の自己診断回
路。
【請求項６】通常動作モードと自己診断モード下で動
作する複数の回路ブロックと、通常動作モード時には外
部から与えられる基本クロック信号をそのまま出力し、
自己診断モード時には前記基本クロック信号および基本
クロック信号の反転クロック信号とを出力するクロック
信号発生手段と、通常動作モード時および自己診断モー
ド時には前記基本クロック信号に同期して動作する自己
診断用のマイクロ命令を格納するメモリ手段と、通常動
作モード時および自己診断モード時には前記基本クロッ
ク信号に同期して前記メモリ手段内の自己診断用のマイ
クロ命令を入力しデコードするデコード手段と、通常動
作モード時および自己診断モード時には前記基本クロッ
ク信号に同期して前記デコード手段から得られたデコー
ド結果に従ってテストデータを作成するテストデータ発
生手段と通常動作モード時には前記基本クロック信号に
同期して動作し、自己診断モード時には前記基本クロッ
ク信号の反転クロック信号に同期して前記テストデータ
発生手段内で作成されたテストデータを格納し、前記基
本クロック信号に同期して該回路ブロック内のテストデ
ータを出力する第一のタイプの回路ブロックと、通常動
作モード時には前記基本クロック信号に同期して動作
し、自己診断モード時には前記第一のクロック信号に同
期して供給される前記テストデータに対する出力データ
を出力する第二のタイプの回路ブロックと、自己診断モ
ード時には前記基本クロック信号の反転クロック信号に
同期して前記回路ブロックから出力されたテストデータ
を入力し該回路ブロックの動作の診断を行なうシグネチ
ャ圧縮手段と、から構成された情報処理装置の自己診断
回路。
【請求項７】通常動作モードと自己診断モード下で動
作する複数の回路ブロックと、２個の外部クロック入力
端子にして、通常動作モード時にはそのいずれにも同一
の基本クロック信号が供給され、自己診断モード時には
その一方に第一のクロック信号、他方に前記第一のクロ
ック信号より１周期未満の位相だけ遅れた第二のクロッ
ク信号が供給されるものと、通常動作モード時には前記
基本クロック信号に同期して動作し、自己診断モード時
には前記第一のクロック信号に同期して動作する自己診
断用のマイクロ命令を格納するメモリ手段と、通常動作
モード時には前記基本クロック信号に同期して動作し、
自己診断モード時には前記第一のクロック信号に同期し
て前記メモリ手段内の自己診断用のマイクロ命令を入力
しデコードするデコード手段と、自己診断モード時には
前記第一のクロック信号に同期して前記デコード手段か
ら得られたデコード結果に従ってテストデータを作成す
るテストデータ発生手段と、通常動作モード時には前記
基本クロック信号に同期して動作し、自己診断モード時
には前記第一のクロック信号に同期して前記テストデー
タ発生手段内で作成されたテストデータを格納し、前記
第一のクロック信号に同期して該回路ブロック内のテス
トデータを出力する第一のタイプの回路ブロックと、通
常動作モード時には前記基本クロック信号に同期して動
作し、自己診断モード時には前記第一のクロック信号に
同期して供給される前記テストデータに対する出力デー
タを出力する第二のタイプの回路ブロックと、自己診断
モード時には前記第二のクロック信号に同期して前記回
路ブロックから出力されたテストデータを入力し該回路
ブロックの動作の診断を行なうシグネチャ圧縮手段と、
から構成された情報処理装置の自己診断回路。