KR0130028B1 - 반도체 집적장치 - Google Patents
반도체 집적장치Info
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Abstract
본 발명은 메모리 테스트와 로직 테스트를 선택적으로 실행할 수 있는 반도체 집적장치에 있어서, 다수의 동작기능을 로직으로 실현한 로직부와, 소정의 집적도를 가지며 데이타를 저장하는 메모리부와, 각각의 테스트에 따른 제어 신호를 입출력하는 패드로 구성된 패드부와, 고직부와 메모리부와 패드부에 각각 접속하는 스위치부와, 스위치부를 제어하여 메모리 테스트 및 로직 테스트를 선택적으로 제어하는 스위치 제어부를 구비함을 특징으로 한다. 본 발명에 의하여 메모리를 테스트하기 위한 경로에 메모리 결함과 로직 결함을 구분하여 별도의 로직 테스트가 가능하며, 메모리 신호 경로와 로직 신호 경로 그리고 용도에 따라 선택적으로 사용되는 패드경로를 각각 구비한 후 노멀 모드 및 테스트 모드시 구분 할 수 있도록 제어할 수 있으며, 로직 부분과 메모리 부분을 선택적으로 테스트하여 메모리를 내장한 칩의 품질을 향상시킬 수 있으며, 메모리 제어 및 데이타 입출력에 관한 별도의 핀의 사용없이 패키지 효율을 향상시킬 수 있는 효과가 있다.
Description
제1도는 종래의 기술에 따른 입력 신호 포트의 블럭 다이어그램을 보이는 도면.
제2도는 종래의 기술에 따른 출력 신호 포트의 블럭 다이어그램을 보이는 도면.
제3도는 종래의 기술에 따른 양방향 신호 포트의 블럭 다이어그램을 보이는 도면.
제4도는 본 발명에 따른 반도체 집적장치의 개략적 블럭 다이어그램을 보이는 도면.
제5도는 제4도에 따른 반도체 집적장치의 상세회로를 보이는 도면.
본 발명은 반도체 집적장치에 관한 것으로, 특히 로직 테스트와 메모리 테스트를 선택적으로 실행 가능한 반도체 집적장치에 관한 것이다.
하나의 동일 칩 내에 고집적도 로직을 구성하여 규모가 큰 시스템을 실현하기 위한 여러 시도가 있어 왔으나, 이러한 시스템에 있어서 가장 주요한 문제점은 메모리 버스의 제약이었다. 동일 칩내에 많은 로직 게이트들을 집적하는 것만으로는 메모리 버스의 병목이 완화되지 않으므로 메모리를 내장하여 메모리 버스의 병목과 신호 전달의 지연시간을 줄일 수 있으며, 보오드 면적의 감소로 인한 가격 저하의 효과도 얻을 수 있다.
ASIC(Application Specific Integrated Circuit)은 IC칩 내에 전력 소모등을 줄이고 신뢰성을 향상시키기 위해서 뿐만 아니라 사용자의 주문에 적절하도록 전용회로등을 내장할 수 있다. ASIC의 다양성 증가함에 따라 사용자들은 메모리 장치와 마이크로 프로세서등과 같은 표준 IC(standard IC)들을 내장할 수 있다.
그러나, 표준 IC들을 ASIC칩내에 내장함에 따라 테스트상의 새로운 문제가 발생하였다. 특히, RAM 테스트에 관련된 새로운 문제는 랜던 로직회로(random logic circuit)의 테스트에 사용된 기술이 직접 RAM테스트에 사용될 수 없으며, 다른 새로운 테스트 기술의 도입이 요구된다는 것이다. 또다른 문제로서 RAM은 렌덤로직회로보다 훨씬 다양한 형태의 결함을 가질 수 있다는 것이다. 예를 들어, 패턴 감도 결함(pattern sensitility fault)은 RAM내에 존재하나 랜덤 논리 회로에는 이러한 결함이 없다.
ASIC 내에 내장된 RAM의 테스트의 포함된 첫번째 문제는 어떤 테스트 패턴을 사용하며 RAM 신호노드에 대한 액세스를 어떻게 달성할 수 있는가 하는 점이다. 두번째 문제는 결함 범위, 추가적인 핀의 요구 그리고 추가적인 실리콘 면적등이다. 특히, ASIC 내에 내장되는 RAM에 대한 테스트는 크게 두가지 방법이 사용된다. 그 첫번째 방법은 병렬 액세스 테스트 기술(Parallel Access Test Technique, PATT)이며, 두번째 방법은 빌트-인 셀프 테스트(Built-in Self Test)이다.
이에 관한 상세한 사항은 IEEE, 1990 CUSTOM INTEGRATED CIRCUITS CONFERENCE, 페이지 28.2.1-28.2.4에 상세하게 개시되어 있다.
제1도는 종래의 기술에 의한 병렬 액세스 테스트 기술에 따른 입력 신호 포트의 블럭 다이어그램을 보이는 도면이다. 제1도의 블럭 다이어그램은 입력 매크로는 패드를 통하여 연결되고, RAM이 제어신호 TEST에 의해 제어되는 출력 OUT를 입력받는 구성으로 되어 있다. 제어신호 TEST는 칩을 테스트모드 또는 특수한 동작 모드로 설정할 수가 있으며, 입력 매크로는 특수 신호에 요구되는 특정 입력 전압, 예를 들어 TTL입력 레벨 또는 CMOS입력 레벨등을 위하여 선택된다.
제2도는 종래의 기술에 의한 병렬 액세스 테스트 기술에 따른 출력신호 코드의 블럭 다이어그램을 보이는 도면이다. 제1도와 마찬가지로 테스트신호 TEST는 칩을 테스트 모드 또는 특수한 동작 모드로 설정할 수가 있다. 출력 매크로는 특수신호에 요구되는 특정 출력 전류 또는 임피이던스 레벨, 예를 들어 4MA, 8MA또는 다른 전류 요구값 그리고 50 오옴, 75 오옴 또는 다른 임피이던스 값등을 위하여 선택된다.
제3도는 종래의 기술에 의한 병렬 액세스 테스트 기술에 따른 양방향 신호 포트의 블럭 다이어그램을 보이는 도면이다. 제3도에 있어서는, 제어신호 TEST이외에 다른 두개의 제어신호, 즉 리이트/라이트 제어신호 R/가 사용된다. 리이트/라이트 제어신호 R/는 RAM을 리이드 또는 라이트 모드로 설정할 수가 있으며, 출력 인에이불 신호 OE 는 출력 버퍼를 트라이-스테이트 모드로 설정한다.
제1도 내지 제3도에 도시된 회로는 비교적 간단하지만 이러한 회로는 단지 RAM 테스트를 위한 것이다. 필요에 따라 로직 테스트가 요구되어지는 경우 이러한 회로구성으로는 로직 테스트가 불가능한 문제점이 있다. 뿐만 아니라, 메모리를 테스트하는 모드가 아니고 노멀 동작 즉, 패드를 통하여 신호의 입출력이 없고 로직 경로와 메모리 경로가 연결된 상태에서는 제1도 내지 제3도 모두 패드와 연결된 입출력 매크로의 구분이 없고, 입력이 플로팅(floating)되는 경우, 래치업 또는 정전방전등에 의한 칩의 동작에 신뢰성에 나쁜 영향을 미치게 된다.
따라서, 본 발명이 목적은 메모리를 테스트하기 위한 경로에 메모리 결함과 로직결함을 구분하여 별도의 로직 테스트를 가능하도록 할 수 있는 반도체 집적장치를 제공함에 있다.
본 발명의 또다른 목적은 메모리 신호 경로와 로직 신호 경로 그리고 용도에 따라 선택적으로 사용할 수 있는 패드 경로를 각각 구비한 후 노멀 모드 및 테스트 모드시 구분할 수 있도록 제어할 수 있는 반도체 집적장치를 제공함에 있다.
본 발명의 또다른 목적은 로직 부분과 메모리 부분을 선택적으로 테스트하여 메모리를 내장한 칩의 품질을 향상시킬 수 있는 반도체 집적장치를 제공함에 있다.
본 발명의 또다른 목적은 메모리 제어 및 데이타 입출력에 관한 별도의 핀의 사용없이 패키지 효율을 향상시킬 수 있는 반도체 집적장치를 제공함에 있다.
이러한 본 발명의 목적은 메모리 테스트와 로직 테스트를 선택적으로 실행할 수 있는 반도체 집적장치에 있어서, 다수의 동작 기능을 로직으로 실현한 로직부와, 소정의 집적도를 가지며 데이타를 저장하는 메모리부와, 각각의 테스트에 따른 제어신호를 입출력하는 패드로 구성된 패드부와, 로직부와 메모리부와 패드부에 각각 접속하는 스위치부와, 스위치부를 제어하여 메모리 테스트 및 로직 테스트를 선택적으로 제어하는 스위치 제어부를 구비함을 특징으로 하는 장치를 제공함으로써 달성된다.
본 발명의 또다른 목적은 메모리 테스트와 로직 테스트를 선택적으로 실행할 수 있는 반도체 집적장치에 있어서, 다수의 동작 기능을 로직으로 구현한 로직회로 및 로직회로로부터 공급되는 출력 인에이불 신호의 논리 상태에 따라 입출력신호의 방향을 결정하는 로직 입출력 인터페이스 회로로 구성된 로직부와, 일정한 집적도를 가지며 데이타를 저장하는 메모리 및 메모리로부터 공급되는 출력 인에이블 신호의 논리상태에 따라 입출력신호의 방향이 결정되는 메모리 입출력 인터페이스회로로 구성된 메모리부와, 로직 테스트 및 메모리 테스트를 제어하는 신호를 입력하는 제어회로 및 제어회로로부터 출력되는 제어신호의 제어에 의해 입출력의 방향이 결정되는 입출력 인터페이스 회로 그리고 각각의 테스트에 따라 신호를 입출력하는 패드로 구성된 패드부와, 각각의 일단자가 공통으로 접속하며 타단자가 각각 로직 입출력 인터페이스회로, 메모리 입출력 인터페이스회로와, 입출력 인터페이스회로에 접속하는 제1및 제2 및 제3 스위치 회로로 구성된 스위치부와, 테스트 모드에 따라 각각 선택되는 스위치 회로의 스위칭을 위하여 테스트 패드에 인가되는 신호 상태에 따라 스위칭 정보의 상태를 결정하는 스위치 제어 디코더와, 노멀 동작시 패드부 내의 입출력 인터페이스 회로의 플로팅 방지를 위한 제4스위치회로로 구성된 스위치 제어부를 구비함을 장치를 제공함으로써 결정된다.
이하 본 발명을 첨부한 도면을 참조하여 더욱 상세하게 설명한다.
제4도는 본 발명에 따른 반도체 집적장치의 개략적 블럭 다이어그램을 보이는 도면이다. 제4도에 도시된 반도체 집적장치는 시스템이 구현하고자 하는 다수의 동작 기능을 로직으로 구현한 로직회로2 및 로직회로2로부터 공급되는 출력 인에이불 신호 OE1의 논리상태에 따라 입출력신호의 방향을 결정하는 로직 입출력 인터페이스 회로 4로 구성된 로직부 22와, 시스템이 구현하고자 하는 기능을 완전하게 수용가능하도록 하는 집적도를 가지며 데이타를 저장하는 메모리 8 및 메모리 8로부터 공급되는 출력 인에이블 신호 OE2 의 논리상태에 따라 입출력신호의 방향이 결정되는 메모리 입출력 인터페이스 회로 6으로 구성된 메모리 26과, 로직 테스트 및 메모리 테스트를 제어하는 신호를 입력하는 제어회로 10 및 제어회로 10으로 출력되는 제어신호의 제어에 의해 입출력의 방향이 결정되는 입출력 인터페이스 회로12 그리고 각각의 테스트에 따라 신호를 입출력하는 패드14로 구성된 패드부 28과, 스위치 회로 1a,1b,1c로 구성되며 로직 테스트시에는 스위치 회로 1a,1c가 인에이블되고 메모리 테스트시에는 스위치 회로 1b,1c 가 인에이블되고, 노멀동작시에는 스위치 회로 1a,1b,가 인에이블되어 각각의 테스트 모드에서 디세이블되는 스위치회로에 의해 해당경로를 차단하는 스위치부 24와, 테스트 모드에 따라 선택되는 스위치 회로 1a,1b,1c 의 스위칭 정보를 위한 다수의 테스트 패드 18,20 및 테스트 패드 18,20 에 인가되는 신호 상태에 따라 디코딩 출력 A,B,C의 상태를 결정하는 스위치 제어 디코더16과, 노멀 동작시 패드부 28 내의 입출력 인터페이스 회로 12의 플로팅(floating)방지를 위하여 디코딩 출력 C의 상태를 감지하는 스위치 회로 1d 로 구성된 스위치 제어부 30을 구비하고 있다.
제4도의 본 발명에 따른 반도체 집적장치를 더욱 상세하게 설명한다. 제4도에 따른 반도체 집적장치에 있어서 로직부 22는 시스템이 구현하고자 하는 다수의 동작 기능을 로직으로 구현한 로직회로 2 및 로직회로2로부터 공급되는 출력 인에이블 신호 OE1의 논리상태에 따라 입출력신호의 방향을 결정하는 로직 입출력 인터페이스 회로 4로 구성된다. 로직 입출력 인터페이스 회로를 스위치부 24 내지 스위치 회로 1a와 노드 N1을 통하여 접속하며, 노드 N1의 신호는 출력 전용신호, 입출력 전용신호, 양방향 신호가 선택적으로 사용된다.
메모리부 26은 시스템이 구현하고자 하는 기능을 완전하게 수용가능하도록 하는 집적도를 가지며 데이타를 저장하는 메모리 8및 메모리 8로부터 공급되는 출력 인에이블 신호 OE2의 논리 상태에 따라 입출력 신호의 방향이 결정되는 메모리 입출력 인터페이스 회로 6으로 구성된다. 메모리 입출력 인터페이스 회로 6 은 스위치부 24 내의 스위치 회로 1b와 노드 N4를 통하여 접속하며, 노드 N4의 신호는 출력 전용신호, 입출력 전용신호, 양방향 신호가 선택적으로 사용된다.
패드부 28은 로직 테스트 및 메모리 테스트를 제어하는 신호를 입력하는 제어회로 10 및 제어회로 10으로부터 출력되는 제어신호의 제어에 의해 입출력의 방향이 결정되는 입출력 인터페이스 회로 12 그리고 각각의 테스트에 따라 신호를 입출력하는 패드 14로 구성된 패드부 28로 구성된다. 제어회로 10은 로직 테스트시에는 스위치 회로 1c의 스위칭 정보 C와 로직회로 2로부터 출력되는 출력 인에이블 신호의 상태 정보 및 스위치 회로 1a의 스위칭 정보 A를 AND 조합하여 만들어진 조합신호를 조합하여 입출력 인터페이스 회로 12의 입출력 방향을 결정하게 된다 한편, 테스트 모드가 아닌 노멀 동작시 스위치 회로 1c의 스위칭 정보 C를 입력하여 입출력 인터페이스 회로 12를 디세이블 한다. 입출력 인터페이스 회로12는 제어회로 10에서 결정되는 상태에 따라 로직 테스트 그리고 메모리 테스트시 인에이블되는 스위치 회로 1c에 연결된 양방향 노드 N2를 통하여 신호가 패드 14와의 사이에서 입출력된다. 패드14는 로직 테스트 및 메모리 테스트시에 필요로 하는 용도에 따라 입력 전용신호, 출력전용신호, 양방향 신호로 사용될 수 있으며, 제어회로 10에 따라 정해진 입출력 인터페이스 회로12의 방향에 따라 신호를 입출력한다. 패드부 28에 있어서 노멀 동작시 패드 14는 NC(No-connection. 비접속)처리가 되고 스위치 회로 1c가 디세이블 되므로 입출력 인터페이스 회로 12는 스위치 회로 1c의 스위칭 정보 C에 의한 제어에 의해서 입출력 인터페이스 회로 12내의 출력 인터페이스는 하이 임피이던스 상태가 되나 입력 인터페이스는 플로팅되므로 게이트 플로팅에 따른 디바이스의 신뢰성 저하를 방지하기 위하여 패드14와 입출력 인터페이스 회로 12 사이의 노드 N5를 통하여 스위치 회로 1c가 디세이불 되는 경우에 발생되는 논리 로우상태의 신호가 공급되어 플로팅을 방지하는 역할을 한다.
스위치부 24에 있어서, 스위치 회로 1a는 수위칭 정보 A의 논리 상태에 따라 로직 입출력 인터페이스 회로 4의 신호를 노드 N1을 통하여 공통 노드 N3와의 접속 여부를 결정한다. 스위치 회로 1b는 스위칭 정보 B의 논리 상태에 따라 메모리 입출력 인터페이스 회로 6의 신호를 노드 N4를 통하여 공통 노드 N3와의 접속 여부를 결정한다. 스위치 회로 1c는 스위칭 정보 C의 논리 상태에 따라 입출력 인터페이스 회로 12의 신호를 노드 N2를 통하여 공통노드 N3와의 접속여부를 결정한다.
테스트 모드에 따른 스위치부 24의 동작은 다음과 같다. 첫째, 로직 테스트시, 스위치 제어 디코더 16에 따라 스위칭 정보 A,C가 인에이블되고, 스위칭 정보 B가 디세이블되어 스위치 회로 1a,1c가 인에이블되고, 스위치 회로 1b가 디세이블되어, 로직 입출력 인터페이스 회로 4와 입출력 인터페이스 회로 12사이의 신호 전송이 가능하다.
둘째, 메모리 테스트시, 스위치 제어 디코더 16에 따라 스위칭 정보 B,C가 인에이블되고, 스위칭 정보 A가 디세이블 되어 스위치 회로 1b,1c가 인에이블되고 스위치 회로 1a가 디세이블되어, 메모리 입출력 인터페이스 회로 6과 입출력 인터페이스 회로 12 사이의 신호 전송이 가능하다.
세째, 노멀 동작시, 스위치 제어 디코더 16에 따라 스위칭 정보 A,B가 인에이블되고, 스위칭 정보 C가 디세이블되어 스위치 회로 1a,1b가 인에이블되고, 스위치 회로 1c가 디세이블되어, 로직 입출력 인터페이스 회로4와 메모리 입출력 인터페이스 회로 6 사이의 신호 전송이 가능하다.
스위치 제어부 30에 있어서, 테스트 패드 18,20은 각각의 테스트 모드에 따라 제어되는 스위치 수만큼의 정보를 얻기 위하여 별도의 테스트를 위한 패드로 주어지며, 테스트 패드 18,20에 특정전압이 공급되지 않고 NC 처리되면 노멸 동작으로 동작된다. 한편, 테스트 패드 18에 논리 하이상태의 전압이 입력되고, 테스트 패드 20에 논리로우상태의 전압이 입력되면, 패드 14는 로직 테스트를 위한 경로로 사용할 수 있도록 설정되며 또는 사용방법에 따라 로직 신호의 입출력 경로로 사용된다. 한편, 테스트 패드 18에 논리 로우상태의 전압이 입력되고, 테스트 패드 20에 논리 하이상태의 전압이 입력되며, 패드 14는 메모리 테스트를 위한 경로로 사용할 수 있도록 설정된다.
스위치 제어 디코더 16은 테스트 패드 18,20에 입력되는 전압의 상태에 따라 노멀 동작과 로직 테스트 그리고 메모리 테스트를 수행할 수 있도록 한다.
각각의 테스트 모드에 따른 진리표는 다음과 같다.
이때, H 및 L은 각각 스위치 인에이블 및 디세이블을 의미하며, N은 노멀 동작, L은 로직 테스트 그리고 M은 메모리 테스트를 각각 의미한다. 이를 더욱 상세하게 설명하면 다음과 같다.
첫째, 테스트 패드 18,20이 NC 처리되면 내부적으로 특정 전위가 공급되게 하여 스위치 제어 디코더 16의 출력 A,B가 인에이블되고, 출력 C가 디세이블되어 노멀 동작을 수행한다.
둘째, 테스트 패드 18에 논리 하이 상태의 전압 그리고 테스트 패드 20에 논리 로우 상태의 전압을 공급하면 스위치 제어 디코더 16의 출력 A,C가 인에이블 되고, 출력 B가 디세이블 되어 로직 테스트 동작을 수행한다.
세째, 테스트 패드 18에 논리 로우상태의 전압 그리고 테스트 패드 20에 논리 하이상태의 전압을 공급하면 스위치 제어 디코더 16의 출력 B,C가 인에이블되고, 출력 A가 디세이블되어 메모리 테스트 동작을 수행한다.
한편, 스위치 회로 1d는 테스트 패드 18,20이 NC 처리될때, 내부적으로 공급되는 전위에 의하여 출력 C가 논리 로우상태인 경우 인에이블되어 노드 N5를 통하여 패드 14와 입출력 인터페이스 회로 12사이에 논리 로우 상태의 출력 C를 공급하여 입출력 인터페이스 회로 12의 입력 인터페이스의 플로팅을 방지하는 역할을 하다.
제5도는 제4도에 따른 반도체 집적장치의 상세회로를 보이는 도면이다. 동일한 하나의 칩 32내에 로직부 22는 로직회로 2 및 로직 입출력 인터페이스 회로 4로 구성된다. 로직회로 2로부터 공급되는 출력 인에이블 신호 OE1은 NAND 게이트 NAND1의 일입력이 되고 인버터 IV1을 통하여 NOR 게이트 NOR1의 일입력이 된다. 로직회로 2에선 공급되는 출력신호는 인버터 IV2를 통하여 NAND 게이트 NAND1과 NOR 게이트 NOR1의 타입력이 된다. NOR 게이트 NOR1의 출력은 인버터 IV3를 통하여 피모오스 트랜지스터 MP1의 게이트 단자에 입력되고, NAND게이트 NAND1의 출력은 인버터 IV4를 통하여 엔모오스 트랜지스터 MN1의 게이트 단자에 입력된다. 이때, 피모오스 트랜지스터 MP1의 드레인단자와 엔모오스 트랜지스터 MN1소오스 단자는 공통으로 노드 N1에 접속하고, 또한 노드 N1을 통하여 로직회로 2에 공급할 입력신호를 제공하기 위한 별도의 라인 L1을 구비하고 있다. 이러한 구성에 따라서, 출력 인에이블 신호 OE1의 논리 하이상태일때 출력 인터페이스가 되며, 논리 로우상태인 경우 피모오스 트랜지스터 MP1 및 엔모오스 트랜지스터 MN1은 턴오프되어 입력 인터페이스가 된다.
메모리부 26는 메모리 8 및 메모리 입출력 인터페이스 회로 6 으로 구성된다. 메모리 8로부터 공급되는 출력 인캬 신호 OE2는 NAND 게이트 NAND2의 일입력이 되고 인버터10을 통하여 NOR게이트 NOR2의 일입력이 된다. 메모리 8에서 공급되는 출력신호는 인버터 IV11을 통하여 NAND게이트 NAND2와 NOR 게이트 NOR2의 타입력이 된다. NOR 게이트 NOR2의 출력은 인버터 IV8을 통하여 피모오스 트랜지스터 MP2의 게이트 단자에 입력되고, NAND 게이트 NAND2의 출력은 인버터 IV9를 통하여 엔모오스 트랜지스터 MN2의 소오스 단자는 공통으로 노드 N4에 접속하고, 또한, 노드 N4를 통하여 메모리 8에 공급할 입력신호를 제공하기 위한 별도의 라인 L2를 구비하고 있다.
패드부 28은 제어회로 10 및 입출력 인터페이스 회로 12 그리고 각각의 테스트에 따라 신호를 입출력하는 패드 14로 구성된다. 제어회로 10은 스위치 제어디코더 16의 출력 A와 로직 회로 2로부터 공급되는 출력 인에이블 신호 OE1을 입력하는 AND게이트 AND1과, 스위치 제어 디코더 16의 출력 B와 메모리 8로부터 공급되는 출력 인에이블 신호 OE2를 입력하는 AND 게이트 AND2와, AND 게이트 AND1와 AND2의 출력을 입력하는 NOR 게이트 NOR4와, 인버터 IV12를 통하여 NOR게이트 NOR4의 출력 및 스위치 제어 디코더 16으로 출력되는 출력 C를 입력하는 NAND 게이트 NAND4와, NAND 게이트 NAND4의 출력을 입력받고 입출력 인터페이스 회로 12에 접속하는 인버터Ⅳ13으로 구성된다.
이러한 제어회로 10에 있어서, 각각의 테스트 방법에 따라 그에 상응하여 제어가 이루어지도록 노멀 동작시에는 스위치 1c가 디세이블 되도록 하기 위하여 스위치 제어 디코더 16의 출력 A,B,C 중 출력 C를 디세이블 하면 NAND 게이트 NAND4의 일입력인 출력 C에 의해 인버터 IV13의 출력은 논리 로우상태가 되어 입출력 인터페이스 회로 12의 출력 인터페이스를 디세이블하게 된다.
로직 테스트시, 스위치 제어 디코더 16의 출력 A,B,C중 출력 A,C가 인에이블되므로 AND게이트 AND1에 출력A와 출력 인에이블 신호 OE1을 입력하여 그 입력상태에 따라 입출력 인터페이스 회로 12의 동작 방향이 선택적으로 설정된다.
메모리 테스트시 , 스위치 제어 디코더 16의 출력 A,B,C중 출력 B,C가 인에이블되므로 AND게이트 AND2에 출력 B와 출력 인에이블 신호 OE2를 입력하여 그 입력상태에 따라 입출력 인터페이스 회로 12의 동작 방향이 선택적으로 설정된다.
입출력 인터페이스 회로 12는 제어회로 10의 인버터 IV13을 통하여 공급되는 출력 인에이블 신호를 일입력으로 공급받는 NAND 게이트 NAND3과 인버터 IV13을 통하여 공급되는 출력 인에이블신호를 인버터 IV15를 통하여 일입력으로 공급받는 NOR 게이트 NOR3과, 노드 N2를 통하여 입력되는 출력신호를 입력하여 NOR 게이트 NOR3과 NAND 게이트 NAND3의 타입력으로 공급하는 인버터 IV14와, NOR 게이트 NOR3의 출력을 피모오스 트랜지스터 MP3의 게이트 단자에 공급하는 인버터 IV17과, NAND 게이트 NAND3의 출력을 엠모오서 트랜지스터 MN3의 게이트 단자에 공급하는 인버터 IV16을 구비하고 있다. 이때, 엔모오스 트랜지스터 MN3의 소오스 단자와 피모오스 트랜지스터 MP3의 드레인 단자는 공통으로 패드 14에 접속한다. 그리고, 패드 14에 공급되는 신호 입력은 피모오스 트랜지스터 MP4와 엔모오스 트랜지스터 MN4의 게이트 단자에 각각 접속하며, 피모오스 트랜지스터 MP4의 드레인 단자와 엔모오스 트랜지스터 MN4의 소오스 단자는 공통으로 연결되어 인버터 IV18으로 통하여 노드 N2에 접속되어 스위치 회로 1c에 연결된다.
스위치 회로 1c의 스위칭 정보 C가 디세이블되는 경우, 스위치 회로 1c는 디세이블되고, 스위칭 정보 C의 디세이블에 따라 입출력 인터페이스 회로 12의 출력 인터페이스가 디세이블되고, 노멀 동작에 따른 패드 14는 NC상태이므로 입력 인터페이스가 플로팅되는 것을 방지하기 위하여 패드 14와 입출력 인터페이스 회로 12사이에 노드 N5를 연결하여 스위칭 정보 C가 디세이블 되는 경우에만 스위치 회로 1d가 인에이블되도록 하여 입력 인터페이스의 상태를 논리 로우상태로 잡아준다.
스위치부 24는 스위치 회로 1a,1b,1c로 구성된다. 스위치 회로 1a는 스위치 제어 디코더 16으로부터 출력되는 스위칭 정보 A가 전송 트랜지스터 T1의 엔모오스 게이트에 접속되며, 인버터 IV5를 통하여 전송 트랜지스터 T1의 피모오스 게이트에 접속된다. 스위칭 정보 A가 논리 하이상태인 경우, 스위치 회로 1a는 턴온되어 로직 입출력 인터 페이스 회로 4와 공통노드 N3이 접속된다. 또한, 스위칭 정보 A가 논리 로우상태인 경우, 스위치 회로 1a는 턴오프되어 로직 입출력 인터페이스 회로 4와 공통노드 N3와의 접속을 타단하다.
스위치 회로 1b는 스위치 제어 디코더 16으로부터 출력되는 스취칭 정보 B가 전송 트랜지스터 T2의 에모오스 게이트에 접속되며, 인버터 IV6을 통하여 전송 트랜지스터 T2의 피모오스 게이트에 접속된다. 스위칭 정보 B가 논리 하이상태인 경우, 스위치 회로 1b는 턴온되어 메모리 입출력 인터페이스 회로 6과 공통노드 N3이 접속된다. 또한, 스위칭 정보 A가 논리 로우상태인 경우, 스위치 회로 1a는 턴오프되어 로직 입출력 인터페이스 회로 4와의 공통노드 N3와의 접속을 차단하다.
스위치 회로 1c는 스위치 제어 디코더 16으로부터 출력되는 스위칭 정보 C가 전송 트랜지스터 T3의 엔모오스 게이트에 접속되며, 인버터 IV7을 통하여 전송 트랜지스터 T3의 피모오스 게이트에 접속된다. 스위칭 정보 C가 논리 하이상태인 경우, 스위ㅊ치 회로 1c는 턴온되어 입출력 인터페이스 회로 12와 공통노드 N3이 접속된다. 또한, 스위칭정보 C가 논리 로우상태인 경우, 스위치 회로 1c는 턴오프되어 입출력 인터페이스 회로 12와의 공통노드 N3와의 접속을 차단한다.
스위치 제어부 30은 스위치 제어 디코더 16과 스위치 회로 1d, 테스트 패드 18,20으로 구성된다. 스위치 제어 디코더 16은 테스트 패드 18에 공급되는 전원이 NAND 게이트 NAND6의 일입력으로 공급되고, 인버터 IV20을 통하여 NAND 게이트 NAND5, NAND7의 일입력으로 공급된다. 또한, 테스트 패드 20에 공급되는 전원은 NAND 게이트NAND7의 타입력으로 공급되고, 인버터 IV21을 통하여 NAND 게이트 NAND5, NAND6의 타입력으로 공급된다.
또한, 테스트 패드18의 입력 라인에 드레인 단자가 접속하고, 전원전압 VCC에 게이트 단자가 접속하고 소오스 단자가 접지전압 VSS에 접속되는 엔모오스 트랜지스터 MN15와, 테스트 패드 20의 입력라인에 드레인 단자가 접속하고, 전원전압 VCC에 게이트 단자가 접속하고 소오스 단자가 접지전압 VSS에 접속하는 엔모오스 트랜지스터 MN16을 구비하고 있다. 엔모오스 트랜지스터 MN15,MN16은 각각 테스트 패드 18,20이 NC처리될때, 턴온 저항이 크도록 트랜지스터의 사이즈비를 제어하여 논리 로우상태의 전위가 공급되게 하여 스위칭 정보 A,B,C중에서 스위칭 정보가 디세이블되게 하여 노멀 동작시 사용되게 한다. 테스트 패트 18에 논리 하이 상태의 전압, 테스트 패드 20에 논리 로우 상태의 전압을 인가하는 경우, 스위칭 정보 A, B, C 중 스위칭 정보 B가 디세이블 되어 메모리 경로를 차단하므로서 로직 테스트 모드로 동작하게 한다.
테스트 패드 18에 논리 로우상태의 전압, 테스트 패드 20에 논리 하이상태의 전압을 인가하는 경우, 스위칭 정보 A,B,C중 스위칭 정보 A가 디세이블 되어 로직 경로를 차단하므로서 메모리 테스트 모드로 동작하게 한다.
스위칭 회로 1d는 스위치 제어부 30의 스위칭 정보 C 가 전송 게이트 T4의 피모오스 게이트에 접속하고, 인버터 19를 통하여 전송 게이트 T4의 엔모오스 게이트에 접속하여 스위칭 정보 C가 논리 하이 상태인 경우 스위칭 회로 1d는 턴오프 된다. 한편, 스위칭 정보 C가 논리 로우상태인 경우 스위칭 회로 1d는 턴온되어 입출력 인터페이스 회로 12의 입력에 공급되어 노멀 동작시 플로팅을 방지하는 역할을 한다.
상술한 바와 같은 본 발명에 의한 반도체 집적장치는 본 발명의 최적의 실시예를 설명한 것으로, 본 발명의 사상의 범위를 벗어나지 않는 범위내에서 다양하게 실시할 수 있음은 당해 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.
본 발명에 의한 반도체 집적장치에 의하여 메모리를 테스트하기 위한 경로에 메모리 결함과 로직 결함을 구분하여 별도의 로직 테스트가 가능하며, 메모리 신호 경로와, 로직 신호 경로 그리고 용도에 따라 선택적으로 사용되는 패드 경로를 각각 구비한 후 노멀 모드 및 테스트 모드시 구분할 수 있도록 제어할 수 있으며, 로직부분과 메모리 부분을 선택적으로 테스트하여 메모리를 내장한 ASIC칩의 품질을 향상시킬 수 있으며, 메모리 제어 및 데이타 입출력에 관한 별도의 핀의 사용없이 패키지 효율을 향상시킬 수 있는 효과가 있다.
Claims (10)
- 메모리 테스트와 로직 테스트를 선택적으로 실행 가능한 반도체 집적장치에 있어서, 다수의 동작 기능을 로직으로 실현한 로직부와, 소정의 집적도를 가지며 데이타를 저장하는 메모리부와, 각각의 테스트에 따른 제어신호를 입출력하는 패드로 구성된 패드부와, 상기 로직부와 상기 메모리부와 상기 패드부에 각각 접속하는 스위치부와, 상기 스위치부를 제어하여 상기 메모리 테스트 및 상기 로직 테스트를 선택적으로 제어하는 스위치 제어부를 구비함을 특징으로 하는 장치.
- 제1항에 있어서, 상기 로직부는 상기 동작기능을 로직으로 실형한 로직회로와, 상기 로직회로에서 공급되는 출력 인에이블 신호에 따라 입출력 방향을 결정하는 로직 입출력 인터페이스 회로를 구비함을 특징으로 하는장치.
- 제2항에 있어서, 상기 메모리부는 데이타를 저장하는 메모리 및 상기 메모리로부터 공급되는 출력 인에이블 신호에 따라 입출력 신호 방향을 결정하는 메모리 입출력 인터페이스 회로를 구비함을 특징으로 하는 장치.
- 제3항에 있어서, 상기 패드부는 선택하는 테스트 모드에 따라 출력 인에이블 신호를 발생하는 제어회로와, 제어회로로부터 출력되는 상기 출력 인에이블 신호에 따라 입출력 신호방향을 결정하는 입출력 인터페이스 회로와, 상기 테스트에 따라 신호를 입출력 하는 패드를 구비함을 특징으로 하는 장치.
- 제4항에 있어서, 상기 스위치부는 각각의 일단자가 공통으로 접속하고 각각의 타단자가 상기 로직부,상기 베모리부, 상기 패드부에 각각 접속하는 제1, 제2 및 제3 스위치 회로를 구비하고, 상기 로직 테스트시 상기 제1 및 제3스위치 회로가 인에이블되고, 상기 메모리 테스트시 상기 제1 및 제3 스위치 회로가 인에이블되고, 노멀 동작시 상기 제1 및 제2스위치 회로가 인에이블되어, 상기 각각의 테스트 모드에서 디세이블되는 어느 하나의 스위치 회로에 의하여 해당 경로를 차단함을 특징으로 하는 장치.
- 제5항에 있어서, 상기 스위치 제어부는 각각의 테스트 모드에 상기 제1, 제2 및 제3스위치 회로의 스위칭정보를 위하 테스트 패드와, 상기 테스트 패드의 입력 상태에 따라 스위칭 정보를 출력 하는 스위칭 제어디코더와, 상기 노멀 동작시 상기 패드부 내의 상기 입출력 인터페이스 회로의 플로팅을 방지하기 위한 제4 스위치 회로를 구비함을 특징으로 하는 장치.
- 메모리 테스트와 로직 테스트를 선택적으로 실행할 수 있는 반도체 집적장치에 있어서, 다수의 동작기능을 로직으로 구현한 로직회로 및 상기 로직회로로부터 공급되는 출력 인에이블 신호의 논리 상태에 따라 입출력 신호의 방향을 결정하는 로직 입출력 인터페이스 회로로 구성된 로직부와, 일정한 집적도를 가지며 데이타를 저장하는 메모리 및 상기 메모리로부터 공급되는 출력 인에이블 신호의 논리 상태에 따라 입출력 신호의 방향이 결정되는 메모리 입출력 인터페이스 회로로 구성된 메모리부와, 로직 테스트 및 메모리 테스트를 제어하는 신호를 입력하는 제어회로 및 상기 제어회로로부터 출력되는 제어신호의 제어에 의해 입출력의 방향이 결정되는 입출력 인터페이스 회로 그리 고 각각의 테스트에 따라 신호를 입출력하는 패드로 구성된 패드부와, 각각의 일단자가 공통으로 접속하며 타단자가 각각 상기 로직 입출력 인터페이스 회로, 상기 메모리 입출력 인터페이스 회로와, 상기 입출력 인터페이스 회로에 접속하는 제1 및 제2 및 제3 스위치 회로로 구성된 스위치부와, 테스트 모드에 따라 각각 선택되는 상기 스위치 회로의 스위칭을 위하여 테스트 패드에 인가되는 신호 상태에 따라 스위칭 정보의 상태를 결정하는 스위치 제어 디코더와, 노멀 동작시 상기 패드부내의 상기 입출력 인터페이스 회로의 플로팅 방지를 위한 제4스위치 회로로 구성된 스위치 제어부를 구비함을 특징으로 하는 장치.
- 제7항에 있어서, 로직 테스트시, 상기 제1 및 제3스위치 회로가 인에이블되고, 상기 제2스위치회로가 디세이블되어, 상기 로직 입출력 인터페이스 회로와 상기 입출력 인터페이스 사이의 신호 전송이 이루어짐을 특징으로 하는 장치.
- 제8항에 있어서, 메모리테스트시, 상기 제2 및 제3스위치 회로가 인에이블되고, 상기 제1스위칭 회로 디세이블되어, 상기 메모리 입출력 인터페이스 회로와 상기 입출력 인터페이스 회로 사잉의 신호 전송이 이루어짐을 특징으로 하는 장치.
- 제9항에 있어서, 노멀 동작시, 상기 제1 및 제2 스위치 회로가 인에이블되고, 상기 제3스위치 회로가 디세이블 되어, 상기 로직 입출력 인터페이스 회로와 상기 메모리 인터페이스 사이의 신호 전송이 이루어짐을 특징으로 하는 장치.
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