KR0145887B1 - 비트라인 프리차아지 전압 디텍터 - Google Patents
비트라인 프리차아지 전압 디텍터Info
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리장치의 비트라인 프리차아지전압 디텍터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래에는 최적의 비트라인 프리차아지전압을 감지하기 위해서는 비트라인 프리차아지전압 발생회로의 동작을 중단시키고 외부에서 강제적인 전압을 공급하기 위해서 2개의 패드들이 사용되었다. 따라서 패드들의 사용에 따른 칩면적이 커지게 된다. 이러한 칩면적을 줄이는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지 :
본 발명에서는 하나의 패드를 사용하여 상기 비트라인 프리차아지전압 발생회로의 동작을 중단시키고 상기 패드에서 전달되는 전압을 분할하여 강제적인 전압을 공급하는 동작이 하나의 패드로써 구현하였다.
4. 발명의 중요한 용도 :
칩면적이 줄어든 반도체 메모리장치.
Description
제1도는 일반적인 비트라인 프리차아지전압 발생회로와 등화 및 프리차아지회로를 보여주는 도면.
제2도는 종래기술에 따른 비트라인 프리차아지전압 디텍터의 구성을 보여주는 도면.
제3도는 본 발명의 실시예에 따른 비트라인 프리차아지전압 디텍터의 구성을 보여주는 도면.
본 발명은 반도체 메모리장치의 비트라인 프리차아지전압 발생회로에 관한 것으로, 특히 비트라인 프리차아지전압을 비트라인으로 공급하는데 사용되는 비트라인 프리차아지전압레벨을 감지하여 최적의 비트라인 프리차아지전압레벨을 감지하는 비트라인 프리차아지전압 디텍터에 관한 것이다.
일반적인 반도체 메모리장치에 있어서, 스탠바이(stand by)상태에서 비트라인은 소정의 전압레벨로 프리차아지(precharge)된다. 상기 소정의 전압레벨은 통상적으로 (1/2)VCC레벨이다. 이렇게 프리차아지하는 이유는 액세스(access)상태에서 상기 비트라인과 메모리셀간의 차아지셰어링(charge sharing)시간을 줄이는 동시에 비트라인의 전압스윙(swing)을 최대한 줄이기 위해서이다. 따라서 반도체 메모리장치내부에 비트라인 프리차아지전압(이하 'VBL'이라 함)을 공급하는 비트라인 프리차아지전압 발생회로(이하 'VBL 발생회로'라 함)의 탑재를 필수적으로 하고 있다. 이때 상기 VBL 발생회로에서 공급되는 전압레벨이 항상 정확하게 (1/2)VCC 레벨이 공급되는 것이 바람직하다. 그러나, 전원전압의 상태에 따라 혹은 내부회로들의 물성적인 차이에 따라 반도체장치를 구성하는 내부회로들에게 공급되는 VBL전압레벨이 정확하게 (1/2)VCC보다 조금 낮거나 조금 높은 전압레벨이 공급되어야 하는 경우도 빈번히 발생하게 된다. 이러한 필요에 따라 상기 반도체 장치에 최적의 VBL레벨을 감지하기 위한 비트라인 프리차아지전압 디텍터(이하 'VBL 디텍터'라고 함)의 필요성이 제기된다.
제1도는 종래기술에 따른 비트라인 프리차아지전압 발생회로를 보여주는 도면이다.
제1도를 참조하면, 전원전압단자 VCC와 접지전압단자 VSS사이에 피모오스 트랜지스터(12)와 엔모오스 트랜지스터(14)와 피모오스 트랜지스터(16)와 엔모오스 트랜지스터(18)가 직렬접속된다. 또, 전원전압단자 VCC와 접지전압단자 VSS사이에 엔모오스 트랜지스터(20)와 피모오스 트랜지스터(22)가 직렬로 접속된다. 상기 피모오스 트랜지스터(12)는 소오스가 전원전압단자 VCC에 접속되며 드레인이 엔모오스 트랜지스터(14)의 드레인과 접속된다. 상기 엔모오스 트랜지스터(14)의 소오스는 피모오스 트랜지스터(16)의 소오스와 접속되고 상기 피모오스 트랜지스터(16)의 드레인은 엔모오스 트랜지스터(18)의 드레인과 접속된다. 상기 엔모오스 트랜지스터(18)의 소오스는 접지전압단자 VSS에 접속된다. 상기 피모오스 트랜지스터(12)와 엔모오스 트랜지스터(18)의 게이트들은 상기 VBL 발생회로(10)의 출력단에 공통으로 접속된다. 엔모오스 트랜지스터(20)은 드레인이 전원전압단자 VCC에 접속되고 소오스가 피모오스 트랜지스터(22)의 소오스와 접속된다. 상기 피모오스 트랜지스터(22)의 드레인은 접지전압단자 VSS에 접속된다. 상기 엔모오스 트랜지스터(14,20)의 게이트들은 상기 피모오스 트랜지스터(12)와 엔모오스 트랜지스터(14) 사이의 노드 N1에 공통으로 접속된다. 상기 피모오스 트랜지스터(16)과 피모오스 트랜지스터(22)의 게이트들은 상기 피모오스 트랜지스터(16)와 엔모오스 트랜지스터(18) 사이의 노드 N2에 공통으로 접속된다. 상기 엔모오스 트랜지스터(20)와 피모오스 트랜지스터(22) 사이의 노드 N3에는 상기 VBL 발생회로(10)의 출력단이 접속된다. 등화 및 프리차아지회로(2)는 엔모오스 트랜지스터들(4-8)로 구성된다. 엔모오스 트랜지스터(4)는 한쌍의 비트라인쌍 사이에 채널이 접속되고 엔모오스 트랜지스터들(6,8)은 비트라인쌍 사이에 채널들이 직렬접속된다. 상기 엔모오스 트랜지스터들(4-8)의 게이트들은 등화신호EQ가 공통으로 접속된다.
전원전압단자에서 전원전압 VCC가 공급되면 노드 N1과 노드 N2는 소정의 제1 및 제2전압레벨로 형성된다. 이러한 제1전압레벨은 엔모오스 트랜지스터(14,20)의 게이트들로 입력되고 제2전압레벨은 피모오스 트랜지스터(16)과 피모오스 트랜지스터(22)의 게이트들로 입력된다. 상기 엔모오스 트랜지스터(14)와 피모오스 트랜지스터(16)의 공통접속노드에 공급되는 전압레벨이 (1/2)VCC라고 가정하면 노드 N1에 출력되는 제1전압레벨은 (1/2)VCC+Vtn이 되고 노드 N2에 출력되는 제2전압레벨은 (1/2)VCC-Vtp가 된다. 여기서 Vtn은 트랜지스터(14)의 문턱전압이고, Vtp는 트랜지스터(16)의 문턱전압이다. 출력단노드 N3으로 출력되는 전압이 (1/2)VCC레벨 곧, VBL전압이 되도록 전원전압 VCC와 접지전압 VSS를 공급한다. 이러한 VBL전압의 레벨은 상기 VBL 발생회로(10)를 구성하는 각종 트랜지스터들의 문턱전압을 조정하므로써 용이하게 달성된다. 그런데 전원전압 VCC가 내부회로들의 상태에 따라 변화가 생기는 경우, 상기 VBL전압레벨은 변화하게 된다. 이 경우 출력단노드 N3의 전압은 다시 피모오스 트랜지스터(12)와 엔모오스 트랜지스터(18)의 게이트에 인가되므로 노드 N1으로 유입되는 전하의 양 및 노드 N2에서 방전되는 전하의 양은 다르게 된다. 이에 따라 변화되는 VBL 전압레벨은 소스로 감지되고 보상된다.
그런데 전술한 바와 같이 전원전압의 상태에 따라 혹은 내부회로들의 물성적인 차이에 따라 반도체장치를 구성하는 내부회로들에게 공급되는 VBL전압레벨이 정확하게 (1/2)VCC보다 조금 낮거나 조금 높은 전압레벨이 공급되어야 하는 경우도 빈번히 발생하게 된다. 이러한 경우에 대비하여 상기 반도체 장치에 최적의 VBL레벨을 감지하기 위한 비트라인 프리차아지전압 디텍터(이하 'VBL 디텍터'라고 함)가 사용된다.
제2도는 종래기술에 따른 VBL 디텍터를 보여주는 도면이다.
제2도를 참조하면, VBL 발생회로(10)의 구성은 상기 제1도와 동일하다. VBL 인에이블패드(38)의 출력단은 인버터(32)의 입력단과 접속되고 상기 인버터(32)의 출력단은 인버터(30)의 입력단과 접속된다. 상기 인버터(32) 및 인버터(30)의 출력단들은 피모오스 트랜지스터(26)과 엔모오스 트랜지스터(24)의 게이트들과 접속된다. 상기 피모오스 트랜지스터(26)는 소오스가 전원전압단자 VCC와 접속되고 드레인이 노드 N2에 접속된다. 상기 엔모오스 트랜지스터(24)는 소오스가 접지전압단자 VSS와 접속되고 드레인이 노드 N1에 접속된다. 상기 VBL 인에이블패드(38)와 인버터(32) 사이를 연결하는 라인상의 접속점과 접지전압단자 VSS 사이에는 엔모오스 트랜지스터들(34,36)이 직렬로 접속된다. 상기 엔모오스 트랜지스터들(34,36)의 게이트들에는 전원전압단자 VCC가 공통으로 접속된다. VBL 패드(40)는 노드 N3에 접속된다.
이어서 상기 제2도의 동작이 설명된다.
테스트동작을 위해서 VBL 인에이블패드(38)으로 전원전압레벨의 신호가 공급된다. 이 경우 인버터(32)와 인버터(30)의 출력단은 각각 논리 '로우' 및 논리 '하이'레벨이 된다. 이러한 인버터들(32,30)의 전압이 게이트에 입력되는 피모오스 트랜지스터(26)과 엔모오스 트랜지스터(24)는 모두 턴온된다. 이에 따라 노드 N1은 접지전압, 노드 N2는 전원전압이 각각 공급되어 엔모오스 트랜지스터(20)와 피모오스 트랜지스터(22)가 모두 턴오프상태가 되는 바, 출력단노드 N3로 VBL전압의 공급이 중단된다. 즉, 상기 VBL 발생회로(10)은 동작불능의 상태가 된다. 이 상태에서 VBL패드(40)로 원하는 전압레벨(보다 엄밀하게는 반의 전원전압레벨보다 조금 낮거나 조금 높은 전압)을 강제적으로 인가하고 내부회로들의 동작상태를 검사하므로써 최적의 VBL레벨을 알 수 있게 된다.
그러나 제2도로 도시한 회로에서 VBL레벨을 감지하기 위해서는 2개의 패드들이 사용된다. 주지하는 바와 같이 반도체 메모리장치에서는 패드사용을 줄이면서 다기능을 가지는 반도체 메모리칩이 요구되고 있다. 이에 따라 제2도와 같은 회로는 패드들로 인하여 칩면적을 많이 차지하게 된다.
따라서 본 발명의 목적은 패드사용을 줄인 VBL디텍터를 제공하는 데 있다.
본 발명의 다른 목적은 집적화에 유리한 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 VBL 디텍터는,
테스트동작시 소정의 제1전압레벨을 입력하는 VBL 인에이블패드와,
상기 VBL 인에이블패드의 출력에 응답하여 VBL 발생회로의 동작을 중단시키는 제1 및 제2트랜지스터와,
상기 VBL 인에이블패드의 출력전압레벨을 소정의 제2전압레벨로 분할하기 위한 전압분할기로 구성된다.
이하 첨부된 도면 제3도를 참조하여 본 발명에 따른 비트라인 프리차아지전압 발생회로의 바람직한 실시예를 설명하겠다. 도면중 종래와 동일한 구성 및 동일동작을 수행하는 회로들 및 소자들에 대해서는 종래와 동일한 참조번호 및 동일 참조부호를 사용하겠다.
제3도는 본 발명의 실시예에 따른 비트라인 프리차아지전압 발생회로를 보여주는 도면이다.
제3도에서, 제2도를 구성하는 VBL 패드(40)가 없어졌다. 동시에 VBL 인에이블패드(38)의 출력단과 인버터(32) 사이의 접속점과 접지전압단자 VSS 사이에 전압분할기(50)을 별도로 구비하였다. 이외의 구성은 상기 제2도의 구성과 동일하다.
전압분할기(50)에서 엔모오스 트랜지스터들(52-58)은 상기 VBL 인에이블패드(38)의 출력단과 인버터(32) 사이의 접속점과 접지전압단자 VSS 사이에 채널들이 직렬접속된다. 상기 엔모오스 트랜지스터들(52-58)의 게이트들은 상기 VBL 인에이블패드(38)의 출력단에 접속된다. 엔모오스 트랜지스터(52)의 채널양단에는 휴즈(60)의 양단이 병렬로 접속된다. 엔모오스 트랜지스터(58)의 채널양단에는 휴즈(62)의 양단이 병렬로 접속된다. 엔모오스 트랜지스터(54)와 엔모오스 트랜지스터(56) 사이의 접속점은 출력단이 접속된다.
테스트동작을 위해서 VBL 인에이블패드(38)로 전원전압레벨의 신호가 공급된다. 이 경우 인버터(32)와 인버터(30)의 출력단은 각각 논리 '로우' 및 논리 '하이'레벨이 된다. 이러한 인버터들(32,30)의 전압이 게이트에 입력되는 피모오스 트랜지스터(26)과 엔모오스 트랜지스터(24)는 모두 턴온된다. 이에 따라 노드 N1과 노드 N2는 각각 접지전압 VSS, 전원전압 VCC가 공급된다. 이에 따라, 출력단노드 N3로 VBL전압의 공급이 중단된다. 즉, 상기 VBL 발생회로(10)은 동작불능의 상태가 된다. 이와 동시에 상기 VBL 인에이블패드(38)의 출력단전압은 전압분할기(50)을 구성하는 엔모오스 트랜지스터(52)의 드레인으로 공급되며 상기 전압분할기(50)의 구성에 따라 엔모오스 트랜지스터(54)와 엔모오스 트랜지스터(56) 사이의 출력단은 소정의 VBL레벨이 된다. 이러한 VBL전압레벨의 변화를 위해서 엔모오스 트랜지스터(52)의 채널양단에 병렬로 휴즈를 접속하였다. 필요에 따라 휴즈(60)을 끊어주므로써 상기 엔모오스 트랜지스터(52)의 소오스단자전압은 낮아지게 된다. 이에 따라 VBL전압레벨이 낮아지게 된다. 또한 휴즈(62)를 끊어주므로써 상기 엔모오스 트랜지스터(58)의 드레인단자전압은 높아지게 된다. 이에 따라 VBL전압레벨이 높아지게 된다.
상기와 같이 회로가 구성된 비트라인 프리차아지전압 디텍터가 구현되므로써 하나의 패드를 사용하여 반도체장치내부에서 사용되는 최적의 비트라인 프리차아지전압을 감지할 수 있게 된다. 상기 감지하여야 할 비트라인 프리차아지전압레벨의 폭을 늘려주기 위해서 휴즈들의 갯수 및 직렬 접속된 엔모오스 트랜지스터들의 갯수를 늘려주면 된다. 이는 당분야에 통상의 지식을 가진 사람에게는 자명한 사실이다.
Claims (4)
- 반도체 메모리장치의 비트라인 프리차아지전압 디텍터는, 테스트동작시 소정의 제1전압레벨을 입력하는 비트라인 프리차아지인에이블패드와, 상기 비트라인 프리차아지 인에이블패드의 출력에 응답하여 비트라인 프리차아지전압 발생회로의 동작을 중단시키는 제1 및 제2트랜지스터와, 상기 비트라인 프리차아지 인에이블패드의 출력전압레벨을 소정의 제2전압레벨로 분할하기 위한 전압분할기로 구성됨을 특징으로 하는 반도체 메모리장치의 비트라인 프리차아지전압 디텍터.
- 제1항에 있어서, 상기 소정의 제1전압 및 소정의 제2전압레벨이 전원전압레벨과 반의 전원전압레벨임을 특징으로 하는 반도체 메모리장치의 비트라인 프리차아지전압 디텍터.
- 제1항에 있어서, 상기 제1 및 제2트랜지스터가 각각 엔모오스 트랜지스터 및 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 전압분할기가 비트라인 프리차아지 인에이블패드의 출력단과 접지전압단자 사이에 채널들이 직렬로 접속되고 각각의 게이트가 상기 비트라인 프리차아지 인에이블패드와 접속되는 복수개의 엔모오스 트랜지스터와, 상기 엔모오스 트랜지스터와 병렬로 접속되는 복수개의 휴즈들로 구성됨을 특징으로 하는 반도체 메모리장치의 비트라인 프리차아지전압 디텍터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020917A KR0145887B1 (ko) | 1995-07-15 | 1995-07-15 | 비트라인 프리차아지 전압 디텍터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020917A KR0145887B1 (ko) | 1995-07-15 | 1995-07-15 | 비트라인 프리차아지 전압 디텍터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008185A KR970008185A (ko) | 1997-02-24 |
| KR0145887B1 true KR0145887B1 (ko) | 1998-11-02 |
Family
ID=19420736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950020917A KR0145887B1 (ko) | 1995-07-15 | 1995-07-15 | 비트라인 프리차아지 전압 디텍터 |
Country Status (1)
| Country | Link |
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| KR (1) | KR0145887B1 (ko) |
-
1995
- 1995-07-15 KR KR1019950020917A patent/KR0145887B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008185A (ko) | 1997-02-24 |
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