KR20000003570A - 반도체 메모리소자의 옵션기능 테스트장치 - Google Patents

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Abstract

본 발명은 반도체 메모리소자의 옵션기능 테스트장치에 관한 것으로, 특히 퓨즈 블로윙상태를 감지하는 퓨즈신호 검출부와, 사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브 칩을 첨가하여 구성한 프로브패드의 신호상태를 감지하는 패드신호 검출부와, 상기 퓨즈신호 검출부와 상기 패드신호 검출부의 출력신호를 입력받아 동작모드에 따라 각기 다른 출력신호를 출력하는 글로벌 신호 제어부로 이루어진 기능 선택수단을 구비하므로써, 웨이퍼 상태에서 기 장착된 모든 사양의 멀티-기능 테스트가 가능해져 기능변경에 따른 추가적인 비용 및 시간의 절감을 실현한 반도체 메모리소자의 옵션기능 테스트장치에 관한 것이다.

Description

반도체 메모리소자의 옵션기능 테스트장치
본 발명은 반도체 메모리소자의 옵션기능 테스트장치에 관한 것으로, 보다 상세하게는 소자의 사양대로 각각 장착되어 있는 온-칩 기능들을 양산시 사양별로 분류하기 전에 웨이퍼 상태에서 사전에 테스트하는 것이 가능한 반도체 메모리소자의 옵션기능 테스트장치에 관한 것이다.
일반적으로, 비동기식 메모리소자의 경우 EDO(extended data output)모드와, FP(fast page)모드가 시장을 양분하고 있고, 또한 셀프 리프레쉬동작 모드가 사양에 따라 사용 또는 미사용으로 양분되어 있는데, 상기 두 동작모드를 구분하기 위해서 기능 선택장치(function selector)가 사용된다.
그런데, 종래의 반도체 메모리소자는 설정된 동작모드의 사양에 따라 공정이 진행되기에 앞서서 웨이퍼 상태에서 기 장착된 모든 기능을 사전에 테스트할 수가 없었기 때문에, 통상적으로 퓨즈 옵션(fuse option)이나 메탈 옵션(metal option) 또는, 본딩 옵션(bonding option) 등을 사용하여 상기 기능들을 선택적으로 사용해 왔다.
그러나, 예를들어 본딩 옵션시, 기 장착된 다기능 체크(multi-function check)로 테스트가 용이하지만, 테스트전 사양선택을 위해서 본딩(bonding)을 해야 되므로, 별도의 추가 비용이 발생되는 문제점이 있다. 상기 추가 비용은 리드 프레임(lead frame)이나 어셈블리 관련비용을 의미한다.
또한, 퓨즈 옵션시 기 장착된 다기능 체크(multi-function check)로 테스트가 용이하지만, 테스트 전 사양선택을 위해서 퓨즈 블로윙(fuse blowing)을 해야 되므로, 별도의 추가 비용이 발생되는 문제점이 있다.
마찬가지로, 메탈 옵션시에도 기 장착된 다기능 체크(multi-function check)로 테스트가 용이하지만, 테스트 전 사양선택을 위해서 추가적인 마스크(mask) 제작이 요구되는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 상기 퓨즈 옵션 및 메탈 옵션 그리고, 본딩 옵션과 같이 각각 설정된 동작모드의 사양에 따라 공정이 진행되기에 앞서 웨이퍼 상태에서 기 장착된 모든 기능을 사전에 테스트하는 것이 가능한 기능선택 수단을 구비한 반도체 메모리소자의 옵션기능 테스트장치를 제공하는데 있다.
도 1 은 본 발명에 의한 반도체 메모리소자의 옵션기능 테스트장치의 사용예를 나타낸 블럭 구성도
도 2 는 도 1 에 도시된 기능 선택수단의 일실시예를 나타낸 상세 회로도
<도면의 주요부분에 대한 부호의 설명>
100: 기능 선택수단 200: 리드/라이트 메모리부
10: 퓨즈신호 검출부 20: 패드신호 검출부
30: 글로벌신호 제어부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리소자의 옵션기능 테스트장치는 퓨즈 블로윙상태를 감지하는 퓨즈신호 검출부와, 사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브 칩을 첨가하여 구성한 프로브 패드의 신호상태를 감지하는 패드신호 검출부와, 상기 퓨즈신호 검출부와 상기 패드신호 검출부의 출력신호를 입력받아 동작모드에 따라 각기 다른 출력신호를 출력하는 글로벌 신호 제어부로 구성된 기능 선택수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 의한 반도체 메모리소자의 옵션기능 테스트장치의 사용예를 나타낸 블럭 구성도로, 제품의 옵션기능 테스트시 외부에서 인가되는 바이어스전압에 의해 모든 기능의 동작모드를 결정하는 기능 선택수단(100)과; 상기 기능선택수단에 의해 결정된 동작모드에 따라 사양이 결정되어져 동작하게 되는 리드/라이트 메모리부(200)으로 구성된다.
그리고, 도 2 는 상기 도 1 에 도시된 기능 선택수단(100)의 일실시예를 나타낸 상세 회로도로, 퓨즈 블로윙(blowing) 상태를 감지하는 퓨즈신호 검출부(10)와, 사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브칩을 첨가하여 구성한 프로브패드의 신호상태를 감지하는 패드신호 검출부(20)와, 상기 퓨즈신호 검출부(10)와 상기 패드신호 검출부(20)의 출력신호를 입력받아 동작모드에 따라 각기 다른 출력신호를 출력하는 글로벌 신호 제어부(30)로 구성된다.
상기 퓨즈신호 검출부(10)는 전원전압 인가단과 노드(N1) 사이에 연결된 퓨즈(f1)와, 상기 노드(N1)와 접지 사이에 연결된 모스 캐패시터(C1)와, 상기 노드(N1)의 전위를 반전시키는 인버터(I1)와, 상기 노드(N1)와 접지 사이에 연결되며 상기 인버터(I1)의 출력신호가 게이트로 인가되는 N채널 모스 트랜지스터(MN1)와, 상기 인버터 출력신호를 버퍼링하여 전달하는 버퍼링소자(I2, I3)로 구성된다.
그리고, 패드신호 검출부(20)는 사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브칩을 첨가하여 구성한 프로브 패드(1)와, 상기 프로브 패드(1) 출력단(N4)과 접지 사이에 연결된 모스 캐패시터(C2)와, 상기 프로브 패드(1)의 출력단(N4)의 신호를 반전시키는 인버터(I4)와, 상기 프로브 패드(1) 출력단(N4)과 접지 사이에 연결되며 상기 인버터(I4)의 출력신호가 게이트로 인가되는 N채널 모스 트랜지스터(MN2)와, 상기 인버터(I4)의 출력신호를 버퍼링하여 전달하는 버퍼링소자(I5)로 구성된다.
또한, 상기 글로벌신호 제어부(30)는 상기 퓨즈신호 검출부(10) 및 패드신호 검출부(20)의 출력신호를 입력받아 이를 논리조합하여 출력하는 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력을 버퍼링하여 전달하는 버퍼링소자(I6, I7)로 구성된다.
이하, 상기 구성으로 이루어지는 본 발명의 동작을 살펴보기로 한다.
상기 퓨즈신호 검출부(10)는 상기 퓨즈(f1)의 블로윙(blowing)상태에 따라 여기된 전압을 최종 출력단(N3)에 버퍼링하여 전달하며, 상기 패드신호 검출부(20) 또한, 상기 프로브 패드(1)에 인가된 전압을 최종 출력단(N6)에 버퍼링하여 전달하게 된다.
그리고, 상기 프로브 패드(1)는 옵션 기능(option-function)의 테스트시 사용되는 프로브카드에 여분의 프로브 팁을 제공해야 되며, 최종 체품 결정에는 본딩이 불필요하다.
상기 설명한 기능 선택수단(100)의 각 부 논리상태를 다음의 표 1에 나타내기로 한다.
N1 N3 N4 N6 edo/fp
퓨즈연결, 패드 플로팅상태 1 0 0 0 1
퓨즈연결, 패드‘로우’인가 1 0 0 0 1
퓨즈연결, 패드‘하이’인가 1 0 1 1 0
퓨즈 블로잉, 패드 플로팅상태 0 1 0 0 0
퓨즈 블로잉, 패드‘로우’인가 0 1 0 0 0
퓨즈 블로잉, 패드‘하이’인가 0 1 1 1 0
상기 표 1 에서 1 은 ‘로직하이’를, 0 은 ‘로직로우’를 나타내며, 기능 선택수단(100)의 최종 출력신호(edo/fp)는 EDO(extended data output)동작모드시 ‘로직하이’일 경우 사양이 결정되며, FP(fast page)동작모드시에는 ‘로직로우’일 때 사양이 결정된다.
본 발명은 상기 표 1 에 나타낸 바와 같이, 퓨즈신호 검출부(10)와 패드신호 검출부(20)의 출력신호에 따라 메모리의 동작모드(EDO모드, FP모드)를 결정하도록 동작하는 기능 선택수단(100)을 구비하므로써, 옵션기능을 테스트할 수 있게되어 웨이퍼 테스트 전에 미리 멀티-기능의 동작모드를 선택할 수 있게 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리소자의 옵션기능 테스트장치에 의하면, 제품의 제조 전 공정에서 온-칩에 장착된 많은 기능을 일시에 테스트하여 사양별로 구분하는 것이 가능해져 대량생산시 테스트시간 및 테스트경비의 절감을 실현할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
예를들어, 전술한 바 있는 도면부호 10의 퓨즈신호 검출부를 앤티-퓨즈(anti-fuse)를 사용해서 구현할 수 있겠다.

Claims (6)

  1. 퓨즈 상태를 감지하는 퓨즈신호 검출부와,
    사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브 칩을 첨가하여 구성한 프로브 패드의 신호상태를 감지하는 패드신호 검출부와,
    상기 퓨즈신호 검출부와 상기 패드신호 검출부의 출력신호를 입력받아 동작모드에 따라 각기 다른 출력신호를 출력하는 글로벌 신호 제어부로 구성된 기능 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 옵션기능 테스트장치.
  2. 제 1 항에 있어서,
    상기 퓨즈신호 검출부는 전원전압 인가단과 접지 사이에 직렬연결된 퓨즈 및 모스 캐패시터와, 퓨즈 및 모스 캐패시터의 연결노드의 전위를 반전시키는 반전소자와, 상기 노드와 접지 사이에 연결되며 상기 반전소자의 출력신호가 게이트로 인가되는 N채널 모스 트랜지스터와, 상기 반전소자의 출력신호를 버퍼링하여 전달하는 버퍼링소자로 구성되는 것을 특징으로 하는 반도체 메모리소자의 옵션기능 테스트장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 퓨즈신호 검출부내의 퓨즈가 앤티-퓨즈인 것을 특징으로 하는 반도체 메모리소자의 옵션기능 테스트장치.
  4. 제 1 항에 있어서,
    상기 패드신호 검출부는 사양선택을 위해 기 사용중인 프로브카드에 여분의 프로브칩을 첨가하여 구성한 프로브 패드와, 상기 프로브 패드의 출력단과 접지 사이에 연결된 모스 캐패시터와, 상기 프로브 패드의 출력단의 신호를 반전시키는 반전소자와, 상기 프로브 패드의 출력단과 접지 사이에 연결되며 상기 반전소자의 출력신호가 게이트로 인가되는 N채널 모스 트랜지스터와, 상기 반전소자의 출력신호를 버퍼링하여 전달하는 버퍼링소자로 구성되는 것을 특징을 하는 반도체 메모리소자의 옵션기능 테스트장치.
  5. 제 1 항에 있어서,
    상기 글로벌신호 제어부는 상기 퓨즈신호 검출부 및 패드신호 검출부의 출력신호를 입력받아 이를 논리조합하여 출력하는 논리소자와, 상기 논리소자의 출력신호를 버퍼링하여 전달하는 버퍼링소자로 구성된 것을 특징으로 하는 반도체 메모리소자의 옵션기능 테스트장치.
  6. 제 5 항에 있어서,
    상기 논리소자는 노아게이트로 구성된 것을 특징으로 하는 반도체 메모리소자의 옵션기능 테스트장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042757A (ko) 2015-08-03 2016-04-20 리히듬 주식회사 차체용 패널 조립체

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998865B2 (en) 2001-12-10 2006-02-14 International Business Machines Corporation Semiconductor device test arrangement with reassignable probe pads
US6799133B2 (en) 2002-09-24 2004-09-28 Analog Devices, Inc. Test mode control circuit for reconfiguring a device pin of an integrated circuit chip
US6819160B2 (en) * 2002-11-13 2004-11-16 International Business Machines Corporation Self-timed and self-tested fuse blow
US7693596B2 (en) * 2005-12-14 2010-04-06 Dell Products L.P. System and method for configuring information handling system integrated circuits

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2944149C2 (de) * 1979-11-02 1985-02-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Integrierte Schaltungsanordnung in MOS-Technik
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
JPS6364697A (ja) 1986-09-04 1988-03-23 Fujitsu Ltd 記憶装置
JP2928263B2 (ja) 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
JPH03295099A (ja) * 1990-04-13 1991-12-26 Hitachi Ltd 半導体集積回路
JPH04356789A (ja) * 1990-07-17 1992-12-10 Nec Corp 半導体メモリ装置
US5257225A (en) 1992-03-12 1993-10-26 Micron Technology, Inc. Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude
US5301143A (en) * 1992-12-31 1994-04-05 Micron Semiconductor, Inc. Method for identifying a semiconductor die using an IC with programmable links
US5361003A (en) 1993-01-14 1994-11-01 Micron Semiconductor, Inc. Adjustable buffer driver
US5345413A (en) 1993-04-01 1994-09-06 Microchip Technology Incorporated Default fuse condition for memory device after final test
US5402390A (en) 1993-10-04 1995-03-28 Texas Instruments Inc. Fuse selectable timing signals for internal signal generators
JP3714696B2 (ja) 1994-10-21 2005-11-09 富士通株式会社 半導体記憶装置
KR0157344B1 (ko) 1995-05-25 1998-12-01 김광호 반도체 메모리 장치의 퓨즈소자 회로
JP3315842B2 (ja) 1995-09-26 2002-08-19 富士通株式会社 半導体集積回路装置
KR100248350B1 (ko) 1996-12-31 2000-03-15 김영환 메모리 장치용 휴즈 옵션 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042757A (ko) 2015-08-03 2016-04-20 리히듬 주식회사 차체용 패널 조립체

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