JP3315842B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3315842B2 JP3315842B2 JP24796195A JP24796195A JP3315842B2 JP 3315842 B2 JP3315842 B2 JP 3315842B2 JP 24796195 A JP24796195 A JP 24796195A JP 24796195 A JP24796195 A JP 24796195A JP 3315842 B2 JP3315842 B2 JP 3315842B2
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の内部基本周波数を設定するための周波数設定回路に関
するものである。
の内部基本周波数を設定するための周波数設定回路に関
するものである。
【０００２】近年、ワークステーション、パーソナルコ
ンピュータ等、半導体記憶装置を必要とする電子機器の
分野において、その製品構成は益々多様化されている。
また、近年の電子機器は益々低消費電力化が進んでい
る。これにともない、このような電子機器で使用される
半導体記憶装置の品種も多様化しているため、これらの
多様な半導体記憶装置の在庫管理の簡略化と低消費電力
化が必要となっている。
ンピュータ等、半導体記憶装置を必要とする電子機器の
分野において、その製品構成は益々多様化されている。
また、近年の電子機器は益々低消費電力化が進んでい
る。これにともない、このような電子機器で使用される
半導体記憶装置の品種も多様化しているため、これらの
多様な半導体記憶装置の在庫管理の簡略化と低消費電力
化が必要となっている。
【０００３】
【従来の技術】近年の半導体記憶装置、特にＤＲＡＭに
おいては、例えば記憶容量が同一であっても、セルフリ
フレッシュ動作の周期を設定するための内部基本周波数
が異なる等の多数の品種が存在する。
おいては、例えば記憶容量が同一であっても、セルフリ
フレッシュ動作の周期を設定するための内部基本周波数
が異なる等の多数の品種が存在する。
【０００４】前記内部基本周波数を設定するための周波
数設定回路は、ＤＲＡＭのチップに内蔵される。その周
波数設定回路を図６に従って説明すると、発振回路１は
奇数段のインバータ回路が直列に接続されて構成され、
電源の投入に基づいて、所定の周波数で発振して、図７
に示す原クロック信号ＣＬＫ０を分周回路２に出力す
る。
数設定回路は、ＤＲＡＭのチップに内蔵される。その周
波数設定回路を図６に従って説明すると、発振回路１は
奇数段のインバータ回路が直列に接続されて構成され、
電源の投入に基づいて、所定の周波数で発振して、図７
に示す原クロック信号ＣＬＫ０を分周回路２に出力す
る。
【０００５】分周回路２は、４段のフリップフロップ回
路が直列に接続されて構成され、各フリップフロップ回
路からクロック信号ＣＬＫ１〜ＣＬＫ４が出力される。
前記クロック信号ＣＬＫ１〜ＣＬＫ４は、原クロック信
号ＣＬＫ０をそれぞれ１分周、２分周、４分周、８分周
したものとなる。
路が直列に接続されて構成され、各フリップフロップ回
路からクロック信号ＣＬＫ１〜ＣＬＫ４が出力される。
前記クロック信号ＣＬＫ１〜ＣＬＫ４は、原クロック信
号ＣＬＫ０をそれぞれ１分周、２分周、４分周、８分周
したものとなる。
【０００６】前記クロック信号ＣＬＫ０〜ＣＬＫ４は、
セレクタ回路３を構成するＮチャネルＭＯＳトランジス
タＴr1〜Ｔr5のドレインに出力される。前記トランジス
タＴr1〜Ｔr5は、そのゲートにヒューズ回路４から出力
される選択信号ＳＥＬ０〜ＳＥＬ４がそれぞれ入力さ
れ、その選択信号ＳＥＬ０〜ＳＥＬ４に基づいていずれ
か一つがオンされる。
セレクタ回路３を構成するＮチャネルＭＯＳトランジス
タＴr1〜Ｔr5のドレインに出力される。前記トランジス
タＴr1〜Ｔr5は、そのゲートにヒューズ回路４から出力
される選択信号ＳＥＬ０〜ＳＥＬ４がそれぞれ入力さ
れ、その選択信号ＳＥＬ０〜ＳＥＬ４に基づいていずれ
か一つがオンされる。
【０００７】前記トランジスタＴr1〜Ｔr5のソースは互
いに接続され、そのソースから前記クロック信号ＣＬＫ
０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢとし
て出力される。
いに接続され、そのソースから前記クロック信号ＣＬＫ
０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢとし
て出力される。
【０００８】前記トランジスタＴr1のゲートは、前記ヒ
ューズ回路４内のヒューズＦ１ａを介してＮチャネルＭ
ＯＳトランジスタＴr6のソースに接続され、同トランジ
スタＴr6のドレインは電源Ｖccに接続され、ゲートには
外部から活性化信号φが入力される。
ューズ回路４内のヒューズＦ１ａを介してＮチャネルＭ
ＯＳトランジスタＴr6のソースに接続され、同トランジ
スタＴr6のドレインは電源Ｖccに接続され、ゲートには
外部から活性化信号φが入力される。
【０００９】また、前記トランジスタＴr1のゲートは、
前記ヒューズ回路４内のヒューズＦ１ａを介して電源Ｖ
ssに接続される。そして、活性化信号φがＨレベルとな
ってトランジスタＴr6がオンされている状態でヒューズ
Ｆ１ａ，Ｆ１ｂのうち、ヒューズＦ１ｂのみが切断され
ると、選択信号ＳＥＬ０がＨレベルとなり、ヒューズＦ
１ａ，Ｆ１ｂのうち、ヒューズＦ１ａのみが切断される
と、選択信号ＳＥＬ０がＬレベルとなる。
前記ヒューズ回路４内のヒューズＦ１ａを介して電源Ｖ
ssに接続される。そして、活性化信号φがＨレベルとな
ってトランジスタＴr6がオンされている状態でヒューズ
Ｆ１ａ，Ｆ１ｂのうち、ヒューズＦ１ｂのみが切断され
ると、選択信号ＳＥＬ０がＨレベルとなり、ヒューズＦ
１ａ，Ｆ１ｂのうち、ヒューズＦ１ａのみが切断される
と、選択信号ＳＥＬ０がＬレベルとなる。
【００１０】前記トランジスタＴr2〜Ｔr5のゲートは、
同様にしてそれぞれヒューズＦ２ａ，Ｆ３ａ，Ｆ４ａ，
Ｆ５ａを介して前記トランジスタＴr6のソースに接続さ
れ、それぞれヒューズＦ２ｂ，Ｆ３ｂ，Ｆ４ｂ，Ｆ５ｂ
を介して電源Ｖssに接続される。
同様にしてそれぞれヒューズＦ２ａ，Ｆ３ａ，Ｆ４ａ，
Ｆ５ａを介して前記トランジスタＴr6のソースに接続さ
れ、それぞれヒューズＦ２ｂ，Ｆ３ｂ，Ｆ４ｂ，Ｆ５ｂ
を介して電源Ｖssに接続される。
【００１１】そして、同様にヒューズＦ２ａ，Ｆ３ａ，
Ｆ４ａ，Ｆ５ａのみを切断すれば、選択信号ＳＥＬ１〜
ＳＥＬ４がＬレベルとなり、ヒューズＦ２ｂ，Ｆ３ｂ，
Ｆ４ｂ，Ｆ５ｂのみを切断すれば、選択信号ＳＥＬ１〜
ＳＥＬ４がＨレベルとなる。
Ｆ４ａ，Ｆ５ａのみを切断すれば、選択信号ＳＥＬ１〜
ＳＥＬ４がＬレベルとなり、ヒューズＦ２ｂ，Ｆ３ｂ，
Ｆ４ｂ，Ｆ５ｂのみを切断すれば、選択信号ＳＥＬ１〜
ＳＥＬ４がＨレベルとなる。
【００１２】このように構成された周波数設定回路で
は、図６に破線で示すヒューズＦ１ａ，Ｆ２ａ，Ｆ３
ｂ，Ｆ４ａ，Ｆ５ａを切断すれば、選択信号ＳＥＬ０〜
ＳＥＬ４のうち、選択信号ＳＥＬ２のみがＨレベルとな
り、トランジスタＴr3のみがオンされる。すると、図７
に示すように、クロック信号ＣＬＫ２が内部基本周波数
ＣＬＫＢとして出力される。
は、図６に破線で示すヒューズＦ１ａ，Ｆ２ａ，Ｆ３
ｂ，Ｆ４ａ，Ｆ５ａを切断すれば、選択信号ＳＥＬ０〜
ＳＥＬ４のうち、選択信号ＳＥＬ２のみがＨレベルとな
り、トランジスタＴr3のみがオンされる。すると、図７
に示すように、クロック信号ＣＬＫ２が内部基本周波数
ＣＬＫＢとして出力される。
【００１３】なお、活性化信号φはヒューズＦ１ａ，Ｆ
１ｂ〜Ｆ５ａ，Ｆ５ｂの各対のいずれかが切断された後
にＨレベルの信号が供給される。また、ＤＲＡＭの消費
電力を低減するためには、記憶セルに格納されているセ
ル情報が消滅しない範囲で、内部基本周波数ＣＬＫＢの
周波数を低くして、セルフリフレッシュ動作の周期をで
きるかぎり長くすることが有効である。
１ｂ〜Ｆ５ａ，Ｆ５ｂの各対のいずれかが切断された後
にＨレベルの信号が供給される。また、ＤＲＡＭの消費
電力を低減するためには、記憶セルに格納されているセ
ル情報が消滅しない範囲で、内部基本周波数ＣＬＫＢの
周波数を低くして、セルフリフレッシュ動作の周期をで
きるかぎり長くすることが有効である。
【００１４】そこで、ＤＲＡＭの製造時のウェハ試験で
は、ウェハ上に形成された多数のＤＲＡＭチップについ
て、そのチップ内の記憶セルの特性と、品種とに応じた
内部基本周波数ＣＬＫＢを前記周波数設定回路で設定
し、その内部基本周波数に基づいて動作試験を行ってい
る。
は、ウェハ上に形成された多数のＤＲＡＭチップについ
て、そのチップ内の記憶セルの特性と、品種とに応じた
内部基本周波数ＣＬＫＢを前記周波数設定回路で設定
し、その内部基本周波数に基づいて動作試験を行ってい
る。
【００１５】そして、動作試験を完了したウェハは、保
管場所に在庫として保管され、顧客の注文に応じて、当
該品種のチップが形成されたウェハからＤＲＡＭが形成
されて出荷される。
管場所に在庫として保管され、顧客の注文に応じて、当
該品種のチップが形成されたウェハからＤＲＡＭが形成
されて出荷される。
【００１６】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
の製造及び出荷工程では、ウェハ試験時に記憶セルの特
性と、品種とに応じた内部基本周波数ＣＬＫＢがヒュー
ズ回路４で設定され、その内部基本周波数ＣＬＫＢに基
づいて動作試験が行われるため、ウェハ試験を行うこと
により、そのウェハ内の各チップの品種が決定される。
の製造及び出荷工程では、ウェハ試験時に記憶セルの特
性と、品種とに応じた内部基本周波数ＣＬＫＢがヒュー
ズ回路４で設定され、その内部基本周波数ＣＬＫＢに基
づいて動作試験が行われるため、ウェハ試験を行うこと
により、そのウェハ内の各チップの品種が決定される。
【００１７】そして、顧客からの注文が発生した場合に
は、在庫として保管されたウェハの中から適合する品種
のウェハが取り出され、そのウェハから多数のＤＲＡＭ
が製造されて、出荷される。
は、在庫として保管されたウェハの中から適合する品種
のウェハが取り出され、そのウェハから多数のＤＲＡＭ
が製造されて、出荷される。
【００１８】従って、顧客からの注文に適合しない品種
のウェハは、在庫として滞留することになり、顧客から
の注文が特定の品種に集中する場合には、当該品種のウ
ェハが不足して、注文に即応して出荷が不可能となる問
題点がある。
のウェハは、在庫として滞留することになり、顧客から
の注文が特定の品種に集中する場合には、当該品種のウ
ェハが不足して、注文に即応して出荷が不可能となる問
題点がある。
【００１９】この発明の目的は、ウェハ試験後に品種の
設定を可能として、最適な内部基本周波数を設定しなが
ら、在庫管理及び製品出荷の効率を向上させ得る半導体
集積回路装置を提供することにある。
設定を可能として、最適な内部基本周波数を設定しなが
ら、在庫管理及び製品出荷の効率を向上させ得る半導体
集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、発振回路は、所定の周波数の出
力信号を出力する。分周回路は、前記発振回路の出力信
号を分周して、それぞれ異なる周波数の複数のクロック
信号を生成する。ヒューズ回路は、選択信号を発生す
る。モード設定信号発生回路は、品種を設定するための
モード設定信号を発生する。セレクタ回路は、前記選択
信号またはモード設定信号のいずれか一方により前記複
数のクロック信号から一つの信号群を選択し、他方によ
り前記一つの信号群から一つのクロック信号を選択して
出力する。
明図である。すなわち、発振回路は、所定の周波数の出
力信号を出力する。分周回路は、前記発振回路の出力信
号を分周して、それぞれ異なる周波数の複数のクロック
信号を生成する。ヒューズ回路は、選択信号を発生す
る。モード設定信号発生回路は、品種を設定するための
モード設定信号を発生する。セレクタ回路は、前記選択
信号またはモード設定信号のいずれか一方により前記複
数のクロック信号から一つの信号群を選択し、他方によ
り前記一つの信号群から一つのクロック信号を選択して
出力する。
【００２１】請求項２では、前記セレクタ回路は、前記
選択信号に基づいて前記複数のクロック信号を周波数毎
に複数の信号群に分類してその中から一つの信号群を選
択する第一のセレクタ回路と、前記半導体集積回路装置
のパッケージング時に、ボンディングオプションにより
設定される前記モード設定信号により、前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。
選択信号に基づいて前記複数のクロック信号を周波数毎
に複数の信号群に分類してその中から一つの信号群を選
択する第一のセレクタ回路と、前記半導体集積回路装置
のパッケージング時に、ボンディングオプションにより
設定される前記モード設定信号により、前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。
【００２２】請求項３では、前記セレクタ回路は、前記
半導体集積回路装置のパッケージング時に、ボンディン
グオプションにより設定される前記モード設定信号によ
り、前記複数のクロック信号を周波数毎に複数の信号群
に分類してその中から一つの信号群を選択する第一のセ
レクタ回路と、前記選択信号に基づいて前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。請求項４では、前記セレク
タ回路は、ウェハ試験時に前記ヒューズ回路により選択
される前記選択信号と、前記半導体集積回路のパッケー
ジング時にボンディングオプションにより設定される前
記モード設定信号とが組み合わされて入力される複数の
ＡＮＤ回路と、そのＡＮＤ回路の複数の出力を受けるＯ
Ｒ回路とを備え、前記ＡＮＤ回路もしくはＯＲ回路によ
り、前記複数のクロック信号が選択されて一つのクロッ
ク信号を出力する。
半導体集積回路装置のパッケージング時に、ボンディン
グオプションにより設定される前記モード設定信号によ
り、前記複数のクロック信号を周波数毎に複数の信号群
に分類してその中から一つの信号群を選択する第一のセ
レクタ回路と、前記選択信号に基づいて前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。請求項４では、前記セレク
タ回路は、ウェハ試験時に前記ヒューズ回路により選択
される前記選択信号と、前記半導体集積回路のパッケー
ジング時にボンディングオプションにより設定される前
記モード設定信号とが組み合わされて入力される複数の
ＡＮＤ回路と、そのＡＮＤ回路の複数の出力を受けるＯ
Ｒ回路とを備え、前記ＡＮＤ回路もしくはＯＲ回路によ
り、前記複数のクロック信号が選択されて一つのクロッ
ク信号を出力する。
【００２３】（作用） 請求項１では、ヒューズ回路から出力される選択信号ま
たはモード設定信号のいずれか一方により前記複数のク
ロック信号から一つの信号群を選択し、他方により前記
一つの信号群から一つのクロック信号が選択されて、内
部基本周波数として出力されるので、半導体集積回路装
置のパッケージング時に品種の設定が可能となる。
たはモード設定信号のいずれか一方により前記複数のク
ロック信号から一つの信号群を選択し、他方により前記
一つの信号群から一つのクロック信号が選択されて、内
部基本周波数として出力されるので、半導体集積回路装
置のパッケージング時に品種の設定が可能となる。
【００２４】請求項２では、分周回路から出力される複
数のクロック信号の中から、前記選択信号により一つの
信号群が選択され、ボンディングオプションにより設定
される前記モード設定信号により、前記信号群の中から
一つのクロック信号が選択される。
数のクロック信号の中から、前記選択信号により一つの
信号群が選択され、ボンディングオプションにより設定
される前記モード設定信号により、前記信号群の中から
一つのクロック信号が選択される。
【００２５】請求項３では、第一のセレクタ回路により
選択される一つの信号群と、第２のセレクタ回路により
選択される前記信号群の中の一つのクロック信号が、ボ
ンディングオプションにより設定される前記モード設定
信号により選択される。請求項４では、複数のＡＮＤ回
路もしくはＯＲ回路により、前記複数のクロック信号が
選択されて一つのクロック信号が出力される。
選択される一つの信号群と、第２のセレクタ回路により
選択される前記信号群の中の一つのクロック信号が、ボ
ンディングオプションにより設定される前記モード設定
信号により選択される。請求項４では、複数のＡＮＤ回
路もしくはＯＲ回路により、前記複数のクロック信号が
選択されて一つのクロック信号が出力される。
【００２６】
（第一の実施の形態）図２は、この発明を具体化した第
一の実施の形態の周波数設定回路を示す。発振回路１１
は奇数段のインバータ回路が直列に接続されて構成さ
れ、電源の投入に基づいて、所定の周波数で発振して、
原クロック信号ＣＬＫ０を分周回路１２に出力する。
一の実施の形態の周波数設定回路を示す。発振回路１１
は奇数段のインバータ回路が直列に接続されて構成さ
れ、電源の投入に基づいて、所定の周波数で発振して、
原クロック信号ＣＬＫ０を分周回路１２に出力する。
【００２７】分周回路１２は、４段のフリップフロップ
回路が直列に接続されて構成され、各フリップフロップ
回路からクロック信号ＣＬＫ１〜ＣＬＫ４が出力され
る。前記クロック信号ＣＬＫ１〜ＣＬＫ４は、原クロッ
ク信号ＣＬＫ０をそれぞれ１分周、２分周、４分周、８
分周したものとなる。
回路が直列に接続されて構成され、各フリップフロップ
回路からクロック信号ＣＬＫ１〜ＣＬＫ４が出力され
る。前記クロック信号ＣＬＫ１〜ＣＬＫ４は、原クロッ
ク信号ＣＬＫ０をそれぞれ１分周、２分周、４分周、８
分周したものとなる。
【００２８】前記クロック信号ＣＬＫ０〜ＣＬＫ４は、
セレクタ回路１３を構成するＮチャネルＭＯＳトランジ
スタＴr11 〜Ｔr15 のドレインに出力される。前記トラ
ンジスタＴr11 〜Ｔr15 のソースは互いに接続される。
そして、前記トランジスタＴr11 〜Ｔr15 は後記ＡＮＤ
回路若しくはＯＲ回路から出力されるゲート信号に基づ
いて、いずれか一つがオンされて、前記クロック信号Ｃ
ＬＫ０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢ
として出力される。
セレクタ回路１３を構成するＮチャネルＭＯＳトランジ
スタＴr11 〜Ｔr15 のドレインに出力される。前記トラ
ンジスタＴr11 〜Ｔr15 のソースは互いに接続される。
そして、前記トランジスタＴr11 〜Ｔr15 は後記ＡＮＤ
回路若しくはＯＲ回路から出力されるゲート信号に基づ
いて、いずれか一つがオンされて、前記クロック信号Ｃ
ＬＫ０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢ
として出力される。
【００２９】ヒューズ回路１４は、ヒューズＦ１１ａ，
Ｆ１２ａ，Ｆ１３ａの一端がＮチャネルＭＯＳトランジ
スタＴr16 を介して電源Ｖccに接続され、ヒューズＦ１
１ｂ，Ｆ１２ｂ，Ｆ１３ｂの他端が電源Ｖssに接続され
る。
Ｆ１２ａ，Ｆ１３ａの一端がＮチャネルＭＯＳトランジ
スタＴr16 を介して電源Ｖccに接続され、ヒューズＦ１
１ｂ，Ｆ１２ｂ，Ｆ１３ｂの他端が電源Ｖssに接続され
る。
【００３０】前記ヒューズＦ１１ａ，Ｆ１１ｂの他端は
互いに接続されて、選択信号ＳＥＬ１を出力する。前記
ヒューズＦ１２ａ，Ｆ１２ｂの他端は互いに接続され
て、選択信号ＳＥＬ２を出力する。前記ヒューズＦ１３
ａ，Ｆ１３ｂの他端は互いに接続されて、選択信号ＳＥ
Ｌ３を出力する。
互いに接続されて、選択信号ＳＥＬ１を出力する。前記
ヒューズＦ１２ａ，Ｆ１２ｂの他端は互いに接続され
て、選択信号ＳＥＬ２を出力する。前記ヒューズＦ１３
ａ，Ｆ１３ｂの他端は互いに接続されて、選択信号ＳＥ
Ｌ３を出力する。
【００３１】前記トランジスタＴr16 のゲートには、活
性化信号φが入力され、その活性化信号φがＨレベルと
なると、トランジスタＴr16 がオンされる。従って、ト
ランジスタＴr16 がオンされた状態で、ヒューズＦ１１
ａ，Ｆ１１ｂのうち、ヒューズＦ１１ｂのみが切断され
ると、選択信号ＳＥＬ１はＨレベルとなる。また、ヒュ
ーズＦ１１ａのみが切断されると、選択信号ＳＥＬ１は
Ｌレベルとなる。
性化信号φが入力され、その活性化信号φがＨレベルと
なると、トランジスタＴr16 がオンされる。従って、ト
ランジスタＴr16 がオンされた状態で、ヒューズＦ１１
ａ，Ｆ１１ｂのうち、ヒューズＦ１１ｂのみが切断され
ると、選択信号ＳＥＬ１はＨレベルとなる。また、ヒュ
ーズＦ１１ａのみが切断されると、選択信号ＳＥＬ１は
Ｌレベルとなる。
【００３２】選択信号ＳＥＬ２，ＳＥＬ３についても同
様に、ヒューズＦ１２ａ，Ｆ１２ｂ及びヒューズＦ１３
ａ，Ｆ１３ｂにおいて切断するヒューズを選択すること
により、Ｈレベル若しくはＬレベルとなる。
様に、ヒューズＦ１２ａ，Ｆ１２ｂ及びヒューズＦ１３
ａ，Ｆ１３ｂにおいて切断するヒューズを選択すること
により、Ｈレベル若しくはＬレベルとなる。
【００３３】前記選択信号ＳＥＬ１〜ＳＥＬ３は、前記
セレクタ回路１３に出力され、同セレクタ回路１３には
この周波数設定回路が搭載されるＤＲＡＭの品種を設定
するためのモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３が入
力される。
セレクタ回路１３に出力され、同セレクタ回路１３には
この周波数設定回路が搭載されるＤＲＡＭの品種を設定
するためのモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３が入
力される。
【００３４】前記モード設定信号ＭＯＤＥ１〜ＭＯＤＥ
３は、ウェハ試験時には外部試験装置からパッドを介し
て入力され、製品出荷に先立つパッケージング時には、
当該パッドに施されるボンディングにより、いずれか一
つがＨレベルとなるように設定される。
３は、ウェハ試験時には外部試験装置からパッドを介し
て入力され、製品出荷に先立つパッケージング時には、
当該パッドに施されるボンディングにより、いずれか一
つがＨレベルとなるように設定される。
【００３５】前記セレクタ回路１３内のＡＮＤ回路１５
ａには、前記選択信号ＳＥＬ１とモード設定信号ＭＯＤ
Ｅ１が入力され、そのＡＮＤ回路１５ａの出力信号が前
記トランジスタＴr11 のゲートに入力される。
ａには、前記選択信号ＳＥＬ１とモード設定信号ＭＯＤ
Ｅ１が入力され、そのＡＮＤ回路１５ａの出力信号が前
記トランジスタＴr11 のゲートに入力される。
【００３６】ＡＮＤ回路１５ｂには、前記選択信号ＳＥ
Ｌ１とモード設定信号ＭＯＤＥ２が入力され、そのＡＮ
Ｄ回路１５ｂの出力信号がＯＲ回路１６ａに入力され
る。ＡＮＤ回路１５ｃには、前記選択信号ＳＥＬ２とモ
ード設定信号ＭＯＤＥ１が入力され、そのＡＮＤ回路１
５ｃの出力信号がＯＲ回路１６ａに入力される。そし
て、前記ＯＲ回路１６ａの出力信号が前記トランジスタ
Ｔr12 のゲートに入力される。
Ｌ１とモード設定信号ＭＯＤＥ２が入力され、そのＡＮ
Ｄ回路１５ｂの出力信号がＯＲ回路１６ａに入力され
る。ＡＮＤ回路１５ｃには、前記選択信号ＳＥＬ２とモ
ード設定信号ＭＯＤＥ１が入力され、そのＡＮＤ回路１
５ｃの出力信号がＯＲ回路１６ａに入力される。そし
て、前記ＯＲ回路１６ａの出力信号が前記トランジスタ
Ｔr12 のゲートに入力される。
【００３７】ＡＮＤ回路１５ｄには、前記選択信号ＳＥ
Ｌ１とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｄの出力信号がＯＲ回路１６ｂに入力され
る。ＡＮＤ回路１５ｅには、前記選択信号ＳＥＬ２とモ
ード設定信号ＭＯＤＥ２が入力され、そのＡＮＤ回路１
５ｅの出力信号がＯＲ回路１６ｂに入力される。
Ｌ１とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｄの出力信号がＯＲ回路１６ｂに入力され
る。ＡＮＤ回路１５ｅには、前記選択信号ＳＥＬ２とモ
ード設定信号ＭＯＤＥ２が入力され、そのＡＮＤ回路１
５ｅの出力信号がＯＲ回路１６ｂに入力される。
【００３８】ＡＮＤ回路１５ｆには、前記選択信号ＳＥ
Ｌ３とモード設定信号ＭＯＤＥ１が入力され、そのＡＮ
Ｄ回路１５ｆの出力信号がＯＲ回路１６ｂに入力され
る。そして、前記ＯＲ回路１６ｂの出力信号が前記トラ
ンジスタＴr13 のゲートに入力される。
Ｌ３とモード設定信号ＭＯＤＥ１が入力され、そのＡＮ
Ｄ回路１５ｆの出力信号がＯＲ回路１６ｂに入力され
る。そして、前記ＯＲ回路１６ｂの出力信号が前記トラ
ンジスタＴr13 のゲートに入力される。
【００３９】ＡＮＤ回路１５ｇには、前記選択信号ＳＥ
Ｌ２とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｇの出力信号がＯＲ回路１６ｃに入力され
る。ＡＮＤ回路１５ｈには、前記選択信号ＳＥＬ３とモ
ード設定信号ＭＯＤＥ２が入力され、そのＡＮＤ回路１
５ｈの出力信号がＯＲ回路１６ｃに入力される。そし
て、前記ＯＲ回路１６ｃの出力信号が前記トランジスタ
Ｔr14 のゲートに入力される。
Ｌ２とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｇの出力信号がＯＲ回路１６ｃに入力され
る。ＡＮＤ回路１５ｈには、前記選択信号ＳＥＬ３とモ
ード設定信号ＭＯＤＥ２が入力され、そのＡＮＤ回路１
５ｈの出力信号がＯＲ回路１６ｃに入力される。そし
て、前記ＯＲ回路１６ｃの出力信号が前記トランジスタ
Ｔr14 のゲートに入力される。
【００４０】ＡＮＤ回路１５ｉには、前記選択信号ＳＥ
Ｌ３とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｉの出力信号が前記トランジスタＴr15 のゲ
ートに入力される。
Ｌ３とモード設定信号ＭＯＤＥ３が入力され、そのＡＮ
Ｄ回路１５ｉの出力信号が前記トランジスタＴr15 のゲ
ートに入力される。
【００４１】このような構成により、選択信号ＳＥＬ１
〜ＳＥＬ３のいずれか一つをＨレベルとし、モード設定
信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれか一つをＨレベル
とすれば、ＡＮＤ回路１５ａ〜１５ｉのいずれか一つの
出力信号がＨレベルとなり、トランジスタＴr11 〜Ｔr1
5 のいずれか一つのゲート電圧がＨレベルとなる。
〜ＳＥＬ３のいずれか一つをＨレベルとし、モード設定
信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれか一つをＨレベル
とすれば、ＡＮＤ回路１５ａ〜１５ｉのいずれか一つの
出力信号がＨレベルとなり、トランジスタＴr11 〜Ｔr1
5 のいずれか一つのゲート電圧がＨレベルとなる。
【００４２】そして、選択信号ＳＥＬ１をＨレベルとす
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ａ，１５ｂ，１５ｄの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ａ，１５ｂ，１５ｄの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
【００４３】同様に、選択信号ＳＥＬ２をＨレベルとす
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ｃ，１５ｅ，１５ｇの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ｃ，１５ｅ，１５ｇの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
【００４４】同様に、選択信号ＳＥＬ３をＨレベルとす
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ｆ，１５ｈ，１５ｉの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
れば、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３によりＡ
ＮＤ回路１５ｆ，１５ｈ，１５ｉの出力信号のいずれを
Ｈレベルとするかが選択可能となる。
【００４５】さて、上記のように構成された周波数設定
回路では、ウェハ試験時には当該ウェハ内に形成された
各チップ内の記憶セルの特性を、試験装置によりあらか
じめ測定し、その測定値に基づいて、ヒューズ回路１４
から出力される選択信号ＳＥＬ１〜ＳＥＬ３のいずれか
一つがＨレベルとなるようにヒューズを切断する。
回路では、ウェハ試験時には当該ウェハ内に形成された
各チップ内の記憶セルの特性を、試験装置によりあらか
じめ測定し、その測定値に基づいて、ヒューズ回路１４
から出力される選択信号ＳＥＬ１〜ＳＥＬ３のいずれか
一つがＨレベルとなるようにヒューズを切断する。
【００４６】例えば、図２に示すように、ヒューズＦ１
１ａ，Ｆ１２ｂ，Ｆ１３ａを切断すると、選択信号ＳＥ
Ｌ２だけがＨレベルとなり、選択信号ＳＥＬ１，ＳＥＬ
３はＬレベルとなる。
１ａ，Ｆ１２ｂ，Ｆ１３ａを切断すると、選択信号ＳＥ
Ｌ２だけがＨレベルとなり、選択信号ＳＥＬ１，ＳＥＬ
３はＬレベルとなる。
【００４７】この状態では、モード設定信号ＭＯＤＥ１
〜ＭＯＤＥ３により、トランジスタＴr11 〜Ｔr13 のい
ずれかをオンさせ得る状態となり、クロック信号ＣＬＫ
０〜ＣＬＫ２のいずれかを内部基本周波数ＣＬＫＢとし
て出力可能な状態となる。このとき、クロック信号ＣＬ
Ｋ０〜ＣＬＫ２は、いずれも当該チップの内部基本周波
数として、チップ内の記憶セルの特性を満足させる範囲
の周波数である。
〜ＭＯＤＥ３により、トランジスタＴr11 〜Ｔr13 のい
ずれかをオンさせ得る状態となり、クロック信号ＣＬＫ
０〜ＣＬＫ２のいずれかを内部基本周波数ＣＬＫＢとし
て出力可能な状態となる。このとき、クロック信号ＣＬ
Ｋ０〜ＣＬＫ２は、いずれも当該チップの内部基本周波
数として、チップ内の記憶セルの特性を満足させる範囲
の周波数である。
【００４８】次いで、ウェハ試験時には、試験装置によ
りモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれか一
つをＨレベルとして、動作試験を行う。例えば、モード
設定信号ＭＯＤＥ２をＨレベルとすれば、ＯＲ回路１６
ａの出力信号がＨレベルとなって、トランジスタＴr12
のみがオンされ、クロック信号ＣＬＫ１が内部基本周波
数ＣＬＫＢとして出力される。
りモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれか一
つをＨレベルとして、動作試験を行う。例えば、モード
設定信号ＭＯＤＥ２をＨレベルとすれば、ＯＲ回路１６
ａの出力信号がＨレベルとなって、トランジスタＴr12
のみがオンされ、クロック信号ＣＬＫ１が内部基本周波
数ＣＬＫＢとして出力される。
【００４９】そして、その内部基本周波数ＣＬＫＢに基
づいて、動作試験が行われ、試験後はウェハを保管場所
に保管する。顧客の注文に基づいて出荷する品種が決定
されれば、出荷に先立つパッケージング時に、注文され
た品種に基づいてモード設定信号ＭＯＤＥ１〜ＭＯＤＥ
３のいずれか一つがＨレベルとなるように、各モード設
定信号ＭＯＤＥ１〜ＭＯＤＥ３に対応するパッドをボン
ディングワイヤで電源供給用パッドに接続する。
づいて、動作試験が行われ、試験後はウェハを保管場所
に保管する。顧客の注文に基づいて出荷する品種が決定
されれば、出荷に先立つパッケージング時に、注文され
た品種に基づいてモード設定信号ＭＯＤＥ１〜ＭＯＤＥ
３のいずれか一つがＨレベルとなるように、各モード設
定信号ＭＯＤＥ１〜ＭＯＤＥ３に対応するパッドをボン
ディングワイヤで電源供給用パッドに接続する。
【００５０】この結果、チップ内の記憶セルの特性と、
品種毎の仕様とを満足した内部基本周波数ＣＬＫＢを設
定することができる。以上のようにこの周波数設定回路
を備えたチップを形成したウェハでは、ウェハ試験時
に、チップ内の記憶セルの特性を満足する内部基本周波
数に基づいて動作試験を行い、品種を設定しない状態で
保管することができる。
品種毎の仕様とを満足した内部基本周波数ＣＬＫＢを設
定することができる。以上のようにこの周波数設定回路
を備えたチップを形成したウェハでは、ウェハ試験時
に、チップ内の記憶セルの特性を満足する内部基本周波
数に基づいて動作試験を行い、品種を設定しない状態で
保管することができる。
【００５１】そして、顧客の注文が発生した後に、出荷
に先立つパッケージング時にボンディングオプションに
より、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれ
かをＨレベルとすることにより、注文に基づく品種を設
定することができる。
に先立つパッケージング時にボンディングオプションに
より、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれ
かをＨレベルとすることにより、注文に基づく品種を設
定することができる。
【００５２】従って、各品種共通のウェハを在庫するこ
とができるので、在庫管理が容易となり、顧客からの注
文が特定の品種に集中しても、注文に即応した出荷を行
うことができる。 （第二の実施の形態）図３は、この発明を具体化した第
二の実施の形態を示す。発振回路１１、分周回路１２及
びヒューズ回路１４は、前記第一の実施例と同一構成で
ある。
とができるので、在庫管理が容易となり、顧客からの注
文が特定の品種に集中しても、注文に即応した出荷を行
うことができる。 （第二の実施の形態）図３は、この発明を具体化した第
二の実施の形態を示す。発振回路１１、分周回路１２及
びヒューズ回路１４は、前記第一の実施例と同一構成で
ある。
【００５３】セレクタ回路は、第一のセレクタ回路１３
ａと、第二のセレクタ回路１３ｂとから構成される。前
記第一のセレクタ回路１３ａは、ＮチャネルＭＯＳトラ
ンジスタＴr17 〜Ｔr25 で構成され、第二のセレクタ回
路１３ｂは、ＮチャネルＭＯＳトランジスタＴr26 〜Ｔ
r28 で構成される。
ａと、第二のセレクタ回路１３ｂとから構成される。前
記第一のセレクタ回路１３ａは、ＮチャネルＭＯＳトラ
ンジスタＴr17 〜Ｔr25 で構成され、第二のセレクタ回
路１３ｂは、ＮチャネルＭＯＳトランジスタＴr26 〜Ｔ
r28 で構成される。
【００５４】分周回路１２から出力されるクロック信号
ＣＬＫ０は、前記トランジスタＴr17 , Ｔr26 を介して
内部基本周波数ＣＬＫＢとして出力可能である。クロッ
ク信号ＣＬＫ１は、前記トランジスタＴr18 , Ｔr27 、
あるいは前記トランジスタＴr19 , Ｔr26 を介して内部
基本周波数ＣＬＫＢとして出力可能である。
ＣＬＫ０は、前記トランジスタＴr17 , Ｔr26 を介して
内部基本周波数ＣＬＫＢとして出力可能である。クロッ
ク信号ＣＬＫ１は、前記トランジスタＴr18 , Ｔr27 、
あるいは前記トランジスタＴr19 , Ｔr26 を介して内部
基本周波数ＣＬＫＢとして出力可能である。
【００５５】クロック信号ＣＬＫ２は、前記トランジス
タＴr20 , Ｔr28 あるいは前記トランジスタＴr21 , Ｔ
r27 あるいは前記トランジスタＴr22 , Ｔr26 を介して
内部基本周波数ＣＬＫＢとして出力可能である。
タＴr20 , Ｔr28 あるいは前記トランジスタＴr21 , Ｔ
r27 あるいは前記トランジスタＴr22 , Ｔr26 を介して
内部基本周波数ＣＬＫＢとして出力可能である。
【００５６】クロック信号ＣＬＫ３は、前記トランジス
タＴr23 , Ｔr28 あるいは前記トランジスタＴr24 , Ｔ
r27 を介して内部基本周波数ＣＬＫＢとして出力可能で
ある。
タＴr23 , Ｔr28 あるいは前記トランジスタＴr24 , Ｔ
r27 を介して内部基本周波数ＣＬＫＢとして出力可能で
ある。
【００５７】クロック信号ＣＬＫ４は、前記トランジス
タＴr25 , Ｔr28 を介して内部基本周波数ＣＬＫＢとし
て出力可能である。前記トランジスタＴr17 ，Ｔr18 ，
Ｔr20 のゲートにはモード設定信号ＭＯＤＥ１が入力さ
れ、前記トランジスタＴr19 ，Ｔr21 ，Ｔr23 のゲート
にはモード設定信号ＭＯＤＥ２が入力され、前記トラン
ジスタＴr22 ，Ｔr24 ，Ｔr25 のゲートにはモード設定
信号ＭＯＤＥ３が入力される。
タＴr25 , Ｔr28 を介して内部基本周波数ＣＬＫＢとし
て出力可能である。前記トランジスタＴr17 ，Ｔr18 ，
Ｔr20 のゲートにはモード設定信号ＭＯＤＥ１が入力さ
れ、前記トランジスタＴr19 ，Ｔr21 ，Ｔr23 のゲート
にはモード設定信号ＭＯＤＥ２が入力され、前記トラン
ジスタＴr22 ，Ｔr24 ，Ｔr25 のゲートにはモード設定
信号ＭＯＤＥ３が入力される。
【００５８】また、前記トランジスタＴr26 のゲートに
は選択信号ＳＥＬ１が入力され、前記トランジスタＴr2
7 のゲートには選択信号ＳＥＬ２が入力され、前記トラ
ンジスタＴr28 のゲートには選択信号ＳＥＬ３が入力さ
れる。
は選択信号ＳＥＬ１が入力され、前記トランジスタＴr2
7 のゲートには選択信号ＳＥＬ２が入力され、前記トラ
ンジスタＴr28 のゲートには選択信号ＳＥＬ３が入力さ
れる。
【００５９】このような構成により、選択信号ＳＥＬ１
のみをＨレベルとすれば、クロック信号ＣＬＫ０〜ＣＬ
Ｋ２のいずれかを内部基本周波数ＣＬＫＢとして出力可
能となる。
のみをＨレベルとすれば、クロック信号ＣＬＫ０〜ＣＬ
Ｋ２のいずれかを内部基本周波数ＣＬＫＢとして出力可
能となる。
【００６０】また、選択信号ＳＥＬ２のみをＨレベルと
すれば、クロック信号ＣＬＫ１〜ＣＬＫ３のいずれかを
内部基本周波数ＣＬＫＢとして出力可能となる。また、
選択信号ＳＥＬ３のみをＨレベルとすれば、クロック信
号ＣＬＫ２〜ＣＬＫ４のいずれかを内部基本周波数ＣＬ
ＫＢとして出力可能となる。
すれば、クロック信号ＣＬＫ１〜ＣＬＫ３のいずれかを
内部基本周波数ＣＬＫＢとして出力可能となる。また、
選択信号ＳＥＬ３のみをＨレベルとすれば、クロック信
号ＣＬＫ２〜ＣＬＫ４のいずれかを内部基本周波数ＣＬ
ＫＢとして出力可能となる。
【００６１】そして、モード設定信号ＭＯＤＥ１〜ＭＯ
ＤＥ３のいずれかをＨレベルとすれば、クロック信号Ｃ
ＬＫ０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢ
として出力される。
ＤＥ３のいずれかをＨレベルとすれば、クロック信号Ｃ
ＬＫ０〜ＣＬＫ４のいずれかが内部基本周波数ＣＬＫＢ
として出力される。
【００６２】従って、ヒューズ回路１４で選択信号ＳＥ
Ｌ１〜ＳＥＬ３のいずれかがＨレベルとなるようにヒュ
ーズを切断して、チップ内の記憶セルの特性を満足する
内部基本周波数で動作試験を行い、出荷時には注文に基
づく品種の仕様を満足するようにモード設定信号ＭＯＤ
Ｅ１〜ＭＯＤＥ３のいずれかをＨレベルとすれば、前記
第一の実施の形態と同様な作用効果を得ることができ
る。 （第三の実施の形態）図４は、この発明を具体化した第
三の実施の形態を示す。発振回路１１、分周回路１２及
びヒューズ回路１４は、前記第一の実施の形態と同一構
成であり、第一のセレクタ回路１３ａと、第二のセレク
タ回路１３ｂは、前記第二の実施の形態と同様である。
Ｌ１〜ＳＥＬ３のいずれかがＨレベルとなるようにヒュ
ーズを切断して、チップ内の記憶セルの特性を満足する
内部基本周波数で動作試験を行い、出荷時には注文に基
づく品種の仕様を満足するようにモード設定信号ＭＯＤ
Ｅ１〜ＭＯＤＥ３のいずれかをＨレベルとすれば、前記
第一の実施の形態と同様な作用効果を得ることができ
る。 （第三の実施の形態）図４は、この発明を具体化した第
三の実施の形態を示す。発振回路１１、分周回路１２及
びヒューズ回路１４は、前記第一の実施の形態と同一構
成であり、第一のセレクタ回路１３ａと、第二のセレク
タ回路１３ｂは、前記第二の実施の形態と同様である。
【００６３】そして、第一のセレクタ回路１３ａを選択
信号ＳＥＬ１〜ＳＥＬ３で駆動し、第二のセレクタ回路
１３ｂをモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３で駆動
する点においてのみ、第二の実施の形態と相違する。
信号ＳＥＬ１〜ＳＥＬ３で駆動し、第二のセレクタ回路
１３ｂをモード設定信号ＭＯＤＥ１〜ＭＯＤＥ３で駆動
する点においてのみ、第二の実施の形態と相違する。
【００６４】このような構成により、ヒューズ回路１４
で選択信号ＳＥＬ１〜ＳＥＬ３のいずれかがＨレベルと
なるようにヒューズを切断して、チップ内の記憶セルの
特性を満足する内部基本周波数で動作試験を行い、出荷
時には注文に基づく品種の仕様を満足するようにモード
設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれかをＨレベル
とすれば、前記第一の実施の形態と同様な作用効果を得
ることができる。 （参考例） 図５は、この発明を具体化した参考例を示す。この参考
例のヒューズ回路１４及び第二のセレクタ回路１３ｂ
は、前記実施の形態と同様である。
で選択信号ＳＥＬ１〜ＳＥＬ３のいずれかがＨレベルと
なるようにヒューズを切断して、チップ内の記憶セルの
特性を満足する内部基本周波数で動作試験を行い、出荷
時には注文に基づく品種の仕様を満足するようにモード
設定信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれかをＨレベル
とすれば、前記第一の実施の形態と同様な作用効果を得
ることができる。 （参考例） 図５は、この発明を具体化した参考例を示す。この参考
例のヒューズ回路１４及び第二のセレクタ回路１３ｂ
は、前記実施の形態と同様である。
【００６５】発振回路１１ａには、前記ヒューズ回路１
４から出力される選択信号ＳＥＬ１〜ＳＥＬ３が入力さ
れ、その選択信号ＳＥＬ１〜ＳＥＬ３に基づいて出力信
号ＣＬＫＡの周波数が３段階に変化する。
４から出力される選択信号ＳＥＬ１〜ＳＥＬ３が入力さ
れ、その選択信号ＳＥＬ１〜ＳＥＬ３に基づいて出力信
号ＣＬＫＡの周波数が３段階に変化する。
【００６６】すなわち、前記選択信号ＳＥＬ１はインバ
ータ回路１９ｈを介してＮＯＲ回路１８ｃの一方の入力
端子に入力され、同ＮＯＲ回路１８ｃの他方の入力端子
には、この発振回路１１ａの出力信号ＣＬＫＡが入力さ
れる。
ータ回路１９ｈを介してＮＯＲ回路１８ｃの一方の入力
端子に入力され、同ＮＯＲ回路１８ｃの他方の入力端子
には、この発振回路１１ａの出力信号ＣＬＫＡが入力さ
れる。
【００６７】前記ＮＯＲ回路１８ｃの出力信号は奇数段
のインバータ回路１９ｃを介してＮＡＮＤ回路１７ａに
入力される。前記選択信号ＳＥＬ２は、インバータ回路
１９ａを介してＮＯＲ回路１８ａに入力され、同ＮＯＲ
回路１８ａには前記出力信号ＣＬＫＡが入力される。前
記ＮＯＲ回路１８ａの出力信号は、インバータ回路１９
ｄを介して前記ＮＡＮＤ回路１７ａに入力される。
のインバータ回路１９ｃを介してＮＡＮＤ回路１７ａに
入力される。前記選択信号ＳＥＬ２は、インバータ回路
１９ａを介してＮＯＲ回路１８ａに入力され、同ＮＯＲ
回路１８ａには前記出力信号ＣＬＫＡが入力される。前
記ＮＯＲ回路１８ａの出力信号は、インバータ回路１９
ｄを介して前記ＮＡＮＤ回路１７ａに入力される。
【００６８】前記ＮＡＮＤ回路１７ａの出力信号は、奇
数段のインバータ回路１９ｅを介してＮＡＮＤ回路１７
ｂに入力される。前記選択信号ＳＥＬ３は、インバータ
回路１９ｂを介してＮＯＲ回路１８ｂに入力され、同Ｎ
ＯＲ回路１８ｂには前記出力信号ＣＬＫＡが入力され
る。前記ＮＯＲ回路１８ｂの出力信号は、インバータ回
路１９ｆを介して前記ＮＡＮＤ回路１７ｂに入力され
る。
数段のインバータ回路１９ｅを介してＮＡＮＤ回路１７
ｂに入力される。前記選択信号ＳＥＬ３は、インバータ
回路１９ｂを介してＮＯＲ回路１８ｂに入力され、同Ｎ
ＯＲ回路１８ｂには前記出力信号ＣＬＫＡが入力され
る。前記ＮＯＲ回路１８ｂの出力信号は、インバータ回
路１９ｆを介して前記ＮＡＮＤ回路１７ｂに入力され
る。
【００６９】前記ＮＡＮＤ回路１７ｂの出力信号は、偶
数段のインバータ回路１９ｇを介して出力信号ＣＬＫＡ
として出力される。このように構成された発振回路で
は、選択信号ＳＥＬ１だけがＨレベルとなると、インバ
ータ回路１９ａ，１９ｂの出力信号はＨレベルとなっ
て、ＮＯＲ回路１８ａ，１８ｂの出力信号はＬレベルに
固定される。
数段のインバータ回路１９ｇを介して出力信号ＣＬＫＡ
として出力される。このように構成された発振回路で
は、選択信号ＳＥＬ１だけがＨレベルとなると、インバ
ータ回路１９ａ，１９ｂの出力信号はＨレベルとなっ
て、ＮＯＲ回路１８ａ，１８ｂの出力信号はＬレベルに
固定される。
【００７０】従って、ＮＯＲ回路１８ａ，１８ｂ及びイ
ンバータ回路１９ｄ，１９ｆの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ｃからインバータ回路１
９ｇまでのループで発振する周波数となる。
ンバータ回路１９ｄ，１９ｆの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ｃからインバータ回路１
９ｇまでのループで発振する周波数となる。
【００７１】また、選択信号ＳＥＬ２だけがＨレベルと
なると、ＮＯＲ回路１８ｃの出力信号はＬレベルに固定
されて、インバータ回路１９ｃの出力信号はＨレベルに
固定され、ＮＯＲ回路１８ｂの出力信号はＬレベルに固
定されて、インバータ回路１９ｆの出力信号はＨレベル
に固定される。
なると、ＮＯＲ回路１８ｃの出力信号はＬレベルに固定
されて、インバータ回路１９ｃの出力信号はＨレベルに
固定され、ＮＯＲ回路１８ｂの出力信号はＬレベルに固
定されて、インバータ回路１９ｆの出力信号はＨレベル
に固定される。
【００７２】従って、ＮＯＲ回路１８ｃ，１８ｂ及びイ
ンバータ回路１９ｃ，１９ｆの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ａからインバータ回路１
９ｇまでのループで発振する周波数となる。
ンバータ回路１９ｃ，１９ｆの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ａからインバータ回路１
９ｇまでのループで発振する周波数となる。
【００７３】また、選択信号ＳＥＬ３だけがＨレベルと
なると、ＮＯＲ回路１８ｃの出力信号はＬレベルに固定
されて、インバータ回路１９ｃの出力信号はＨレベルに
固定され、ＮＯＲ回路１８ａの出力信号はＬレベルに固
定されて、インバータ回路１９ｄの出力信号はＨレベル
に固定される。
なると、ＮＯＲ回路１８ｃの出力信号はＬレベルに固定
されて、インバータ回路１９ｃの出力信号はＨレベルに
固定され、ＮＯＲ回路１８ａの出力信号はＬレベルに固
定されて、インバータ回路１９ｄの出力信号はＨレベル
に固定される。
【００７４】従って、ＮＯＲ回路１８ｃ，１８ａ及びイ
ンバータ回路１９ｃ，１９ｄの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ｂからインバータ回路１
９ｇまでのループで発振する周波数となる。
ンバータ回路１９ｃ，１９ｄの動作は無効化され、出力
信号ＣＬＫＡはＮＯＲ回路１８ｂからインバータ回路１
９ｇまでのループで発振する周波数となる。
【００７５】このような動作により、発振回路１１ａは
ヒューズ回路１４から出力される選択信号ＳＥＬ１〜Ｓ
ＥＬ３に基づいて、出力信号ＣＬＫＡの周波数が変化す
る。なお、出力信号ＣＬＫＡの周波数は、ループが長く
なるほど低くなる。
ヒューズ回路１４から出力される選択信号ＳＥＬ１〜Ｓ
ＥＬ３に基づいて、出力信号ＣＬＫＡの周波数が変化す
る。なお、出力信号ＣＬＫＡの周波数は、ループが長く
なるほど低くなる。
【００７６】前記発振回路１１ａの出力信号ＣＬＫＡ
は、分周回路１２ａに入力される。前記分周回路１２ａ
は、３段のフリップフロップ回路が直列に接続され、各
フリップフロップ回路からクロック信号ＣＬＫ１〜ＣＬ
Ｋ３がそれぞれ出力される。
は、分周回路１２ａに入力される。前記分周回路１２ａ
は、３段のフリップフロップ回路が直列に接続され、各
フリップフロップ回路からクロック信号ＣＬＫ１〜ＣＬ
Ｋ３がそれぞれ出力される。
【００７７】各クロック信号ＣＬＫ１〜ＣＬＫ３は、前
記第二のセレクタ回路１３ｂに入力され、前記モード設
定信号ＭＯＤＥ１〜ＭＯＤＥ３によりいずれか一つが選
択されて、内部基本周波数ＣＬＫＢとして出力される。
記第二のセレクタ回路１３ｂに入力され、前記モード設
定信号ＭＯＤＥ１〜ＭＯＤＥ３によりいずれか一つが選
択されて、内部基本周波数ＣＬＫＢとして出力される。
【００７８】このように構成された周波数設定回路で
は、選択信号ＳＥＬ１〜ＳＥＬ３により、発振回路１１
ａの出力信号ＣＬＫＡの周波数を変更することにより、
内部基本周波数ＣＬＫＢとして適合可能な発振回路１１
ａの出力信号ＣＬＫＡを設定することができるととも
に、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３により、前
記発振回路１１ａの出力信号ＣＬＫＡを分周して生成さ
れるクロック信号ＣＬＫ１〜ＣＬＫ３の中から品種に応
じた内部基本周波数ＣＬＫＢを選択することができる。
従って、前記実施の形態と同様な作用効果を得ることが
できる。
は、選択信号ＳＥＬ１〜ＳＥＬ３により、発振回路１１
ａの出力信号ＣＬＫＡの周波数を変更することにより、
内部基本周波数ＣＬＫＢとして適合可能な発振回路１１
ａの出力信号ＣＬＫＡを設定することができるととも
に、モード設定信号ＭＯＤＥ１〜ＭＯＤＥ３により、前
記発振回路１１ａの出力信号ＣＬＫＡを分周して生成さ
れるクロック信号ＣＬＫ１〜ＣＬＫ３の中から品種に応
じた内部基本周波数ＣＬＫＢを選択することができる。
従って、前記実施の形態と同様な作用効果を得ることが
できる。
【００７９】また、選択信号ＳＥＬ１〜ＳＥＬ３によ
り、異なる分周比で分周されたクロック信号を選択する
のではなく、発振回路１１ａの出力信号ＣＬＫＡの周波
数を変更する構成であるので、前記第一〜第三の実施の
形態に比して、記憶セルの特性に応じた内部基本周波数
ＣＬＫＢの設定を細かく調整することができる。
り、異なる分周比で分周されたクロック信号を選択する
のではなく、発振回路１１ａの出力信号ＣＬＫＡの周波
数を変更する構成であるので、前記第一〜第三の実施の
形態に比して、記憶セルの特性に応じた内部基本周波数
ＣＬＫＢの設定を細かく調整することができる。
【００８０】
【発明の効果】以上詳述したように、この発明は、ウェ
ハ試験後に品種の設定を可能として、在庫管理及び製品
出荷の効率を向上させ得る半導体記憶装置を提供するこ
とができる。
ハ試験後に品種の設定を可能として、在庫管理及び製品
出荷の効率を向上させ得る半導体記憶装置を提供するこ
とができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
【図５】 参考例を示す回路図である。
【図６】 従来例を示す回路図である。
【図７】 従来例の動作を示す波形図である。
１１ 発振回路 １２ 分周回路 １３ セレクタ回路 １４ ヒューズ回路 ＣＬＫ０〜ＣＬＫｎ クロック信号 ＳＥＬ 選択信号 ＣＬＫＢ 内部基本周波数 ＭＯＤＥ モード設定信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−314767（ＪＰ，Ａ) 特開 平５−189960（ＪＰ，Ａ) 特開 平１−73597（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (4)
- 【請求項１】 所定の周波数の出力信号を出力する発振
回路と、 前記発振回路の出力信号を分周して、それぞれ異なる周
波数の複数のクロック信号を生成する分周回路と、選 択信号を発生するヒューズ回路と、品種を設定するためのモード設定信号を発生するモード
設定信号発生回路と、 前記選択信号またはモード設定信号のいずれか一方によ
り前記複数のクロック信号から一つの信号群を選択し、
他方により前記一つの信号群から 一つのクロック信号を
選択して出力するセレクタ回路とを有することを特徴と
する半導体集積回路装置。 - 【請求項２】 前記セレクタ回路は、 前記選択信号に基づいて前記複数のクロック信号を周波
数毎に複数の信号群に分類してその中から一つの信号群
を選択する第一のセレクタ回路と、 前記半導体集積回路装置のパッケージング時に、ボンデ
ィングオプションにより設定される前記モード設定信号
により、前記信号群の中から一つのクロック信号を選択
して出力する第二のセレクタ回路とから構成したことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記セレクタ回路は、 前記半導体集積回路装置のパッケージング時に、ボンデ
ィングオプションにより設定される前記モード設定信号
により、前記複数のクロック信号を周波数毎に複数の信
号群に分類してその中から一つの信号群を選択する第一
のセレクタ回路と、前記選択信号に基づいて前記信号群
の中から一つのクロック信号を選択して出力する第二の
セレクタ回路とから構成したことを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項４】 前記セレクタ回路は、 ウェハ試験時に前記ヒューズ回路により選択される前記
選択信号と、前記半導体集積回路のパッケージング時に
ボンディングオプションにより設定される前記モード設
定信号とが組み合わされて入力される複数のＡＮＤ回路
と、そのＡＮＤ回路の複数の出力を受けるＯＲ回路とを
備え、 前記ＡＮＤ回路もしくはＯＲ回路により、前記複数のク
ロック信号が選択されて一つのクロック信号を出力する
ことを特徴とする請求項１記載の半導体集積回路。
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|---|---|---|---|
| JP24796195A JP3315842B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24796195A JP3315842B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991961A JPH0991961A (ja) | 1997-04-04 |
| JP3315842B2 true JP3315842B2 (ja) | 2002-08-19 |
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ID=17171136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24796195A Expired - Lifetime JP3315842B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体集積回路装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3315842B2 (ja) |
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|---|---|---|---|---|
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-
1995
- 1995-09-26 JP JP24796195A patent/JP3315842B2/ja not_active Expired - Lifetime
Also Published As
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| JPH0991961A (ja) | 1997-04-04 |
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