JP3315842B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3315842B2
JP3315842B2 JP24796195A JP24796195A JP3315842B2 JP 3315842 B2 JP3315842 B2 JP 3315842B2 JP 24796195 A JP24796195 A JP 24796195A JP 24796195 A JP24796195 A JP 24796195A JP 3315842 B2 JP3315842 B2 JP 3315842B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
の内部基本周波数を設定するための周波数設定回路に関
するものである。
【0002】近年、ワークステーション、パーソナルコ
ンピュータ等、半導体記憶装置を必要とする電子機器の
分野において、その製品構成は益々多様化されている。
また、近年の電子機器は益々低消費電力化が進んでい
る。これにともない、このような電子機器で使用される
半導体記憶装置の品種も多様化しているため、これらの
多様な半導体記憶装置の在庫管理の簡略化と低消費電力
化が必要となっている。
【0003】
【従来の技術】近年の半導体記憶装置、特にDRAMに
おいては、例えば記憶容量が同一であっても、セルフリ
フレッシュ動作の周期を設定するための内部基本周波数
が異なる等の多数の品種が存在する。
【0004】前記内部基本周波数を設定するための周波
数設定回路は、DRAMのチップに内蔵される。その周
波数設定回路を図6に従って説明すると、発振回路1は
奇数段のインバータ回路が直列に接続されて構成され、
電源の投入に基づいて、所定の周波数で発振して、図7
に示す原クロック信号CLK0を分周回路2に出力す
る。
【0005】分周回路2は、4段のフリップフロップ回
路が直列に接続されて構成され、各フリップフロップ回
路からクロック信号CLK1〜CLK4が出力される。
前記クロック信号CLK1〜CLK4は、原クロック信
号CLK0をそれぞれ1分周、2分周、4分周、8分周
したものとなる。
【0006】前記クロック信号CLK0〜CLK4は、
セレクタ回路3を構成するNチャネルMOSトランジス
タTr1〜Tr5のドレインに出力される。前記トランジス
タTr1〜Tr5は、そのゲートにヒューズ回路4から出力
される選択信号SEL0〜SEL4がそれぞれ入力さ
れ、その選択信号SEL0〜SEL4に基づいていずれ
か一つがオンされる。
【0007】前記トランジスタTr1〜Tr5のソースは互
いに接続され、そのソースから前記クロック信号CLK
0〜CLK4のいずれかが内部基本周波数CLKBとし
て出力される。
【0008】前記トランジスタTr1のゲートは、前記ヒ
ューズ回路4内のヒューズF1aを介してNチャネルM
OSトランジスタTr6のソースに接続され、同トランジ
スタTr6のドレインは電源Vccに接続され、ゲートには
外部から活性化信号φが入力される。
【0009】また、前記トランジスタTr1のゲートは、
前記ヒューズ回路4内のヒューズF1aを介して電源V
ssに接続される。そして、活性化信号φがHレベルとな
ってトランジスタTr6がオンされている状態でヒューズ
F1a,F1bのうち、ヒューズF1bのみが切断され
ると、選択信号SEL0がHレベルとなり、ヒューズF
1a,F1bのうち、ヒューズF1aのみが切断される
と、選択信号SEL0がLレベルとなる。
【0010】前記トランジスタTr2〜Tr5のゲートは、
同様にしてそれぞれヒューズF2a,F3a,F4a,
F5aを介して前記トランジスタTr6のソースに接続さ
れ、それぞれヒューズF2b,F3b,F4b,F5b
を介して電源Vssに接続される。
【0011】そして、同様にヒューズF2a,F3a,
F4a,F5aのみを切断すれば、選択信号SEL1〜
SEL4がLレベルとなり、ヒューズF2b,F3b,
F4b,F5bのみを切断すれば、選択信号SEL1〜
SEL4がHレベルとなる。
【0012】このように構成された周波数設定回路で
は、図6に破線で示すヒューズF1a,F2a,F3
b,F4a,F5aを切断すれば、選択信号SEL0〜
SEL4のうち、選択信号SEL2のみがHレベルとな
り、トランジスタTr3のみがオンされる。すると、図7
に示すように、クロック信号CLK2が内部基本周波数
CLKBとして出力される。
【0013】なお、活性化信号φはヒューズF1a,F
1b〜F5a,F5bの各対のいずれかが切断された後
にHレベルの信号が供給される。また、DRAMの消費
電力を低減するためには、記憶セルに格納されているセ
ル情報が消滅しない範囲で、内部基本周波数CLKBの
周波数を低くして、セルフリフレッシュ動作の周期をで
きるかぎり長くすることが有効である。
【0014】そこで、DRAMの製造時のウェハ試験で
は、ウェハ上に形成された多数のDRAMチップについ
て、そのチップ内の記憶セルの特性と、品種とに応じた
内部基本周波数CLKBを前記周波数設定回路で設定
し、その内部基本周波数に基づいて動作試験を行ってい
る。
【0015】そして、動作試験を完了したウェハは、保
管場所に在庫として保管され、顧客の注文に応じて、当
該品種のチップが形成されたウェハからDRAMが形成
されて出荷される。
【0016】
【発明が解決しようとする課題】上記のようなDRAM
の製造及び出荷工程では、ウェハ試験時に記憶セルの特
性と、品種とに応じた内部基本周波数CLKBがヒュー
ズ回路4で設定され、その内部基本周波数CLKBに基
づいて動作試験が行われるため、ウェハ試験を行うこと
により、そのウェハ内の各チップの品種が決定される。
【0017】そして、顧客からの注文が発生した場合に
は、在庫として保管されたウェハの中から適合する品種
のウェハが取り出され、そのウェハから多数のDRAM
が製造されて、出荷される。
【0018】従って、顧客からの注文に適合しない品種
のウェハは、在庫として滞留することになり、顧客から
の注文が特定の品種に集中する場合には、当該品種のウ
ェハが不足して、注文に即応して出荷が不可能となる問
題点がある。
【0019】この発明の目的は、ウェハ試験後に品種の
設定を可能として、最適な内部基本周波数を設定しなが
ら、在庫管理及び製品出荷の効率を向上させ得る半導体
集積回路装置を提供することにある。
【0020】
【課題を解決するための手段】図1は請求項1の原理説
明図である。すなわち、発振回路は、所定の周波数の出
力信号を出力する。分周回路は、前記発振回路の出力信
号を分周して、それぞれ異なる周波数の複数のクロック
号を生成する。ヒューズ回路は、選択信号を発生
る。モード設定信号発生回路は、品種を設定するための
モード設定信号を発生する。セレクタ回路は、前記選択
信号またはモード設定信号のいずれか一方により前記複
数のクロック信号から一つの信号群を選択し、他方によ
り前記一つの信号群から一つのクロック信号を選択して
出力する。
【0021】請求項2では、前記セレクタ回路は、前記
選択信号に基づいて前記複数のクロック信号を周波数毎
に複数の信号群に分類してその中から一つの信号群を選
択する第一のセレクタ回路と、前記半導体集積回路装置
のパッケージング時に、ボンディングオプションにより
設定される前記モード設定信号により、前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。
【0022】請求項3では、前記セレクタ回路は前記
半導体集積回路装置のパッケージング時に、ボンディン
グオプションにより設定される前記モード設定信号によ
り、前記複数のクロック信号を周波数毎に複数の信号群
に分類してその中から一つの信号群を選択する第一のセ
レクタ回路と、前記選択信号に基づいて前記信号群の中
から一つのクロック信号を選択して出力する第二のセレ
クタ回路とから構成される。請求項4では、前記セレク
タ回路は、ウェハ試験時に前記ヒューズ回路により選択
される前記選択信号と、前記半導体集積回路のパッケー
ジング時にボンディングオプションにより設定される前
記モード設定信号とが組み合わされて入力される複数の
AND回路と、そのAND回路の複数の出力を受けるO
R回路とを備え、前記AND回路もしくはOR回路によ
り、前記複数のクロック信号が選択されて一つのクロッ
ク信号を出力する。
【0023】(作用) 請求項1では、ヒューズ回路から出力される選択信号ま
たはモード設定信号のいずれか一方により前記複数のク
ロック信号から一つの信号群を選択し、他方により前記
一つの信号群から一つのクロック信号が選択されて、内
部基本周波数として出力されるので、半導体集積回路装
置のパッケージング時に品種の設定が可能となる。
【0024】請求項2では、分周回路から出力される複
数のクロック信号の中から、前記選択信号により一つの
信号群が選択され、ボンディングオプションにより設定
される前記モード設定信号により、前記信号群の中から
一つのクロック信号が選択される。
【0025】請求項3では、第一のセレクタ回路により
選択される一つの信号群と、第2のセレクタ回路により
選択される前記信号群の中の一つのクロック信号が、ボ
ンディングオプションにより設定される前記モード設定
信号により選択される。請求項4では、複数のAND回
路もしくはOR回路により、前記複数のクロック信号が
選択されて一つのクロック信号が出力される。
【0026】
【発明の実施の形態】
(第一の実施の形態)図2は、この発明を具体化した第
一の実施の形態の周波数設定回路を示す。発振回路11
は奇数段のインバータ回路が直列に接続されて構成さ
れ、電源の投入に基づいて、所定の周波数で発振して、
原クロック信号CLK0を分周回路12に出力する。
【0027】分周回路12は、4段のフリップフロップ
回路が直列に接続されて構成され、各フリップフロップ
回路からクロック信号CLK1〜CLK4が出力され
る。前記クロック信号CLK1〜CLK4は、原クロッ
ク信号CLK0をそれぞれ1分周、2分周、4分周、8
分周したものとなる。
【0028】前記クロック信号CLK0〜CLK4は、
セレクタ回路13を構成するNチャネルMOSトランジ
スタTr11 〜Tr15 のドレインに出力される。前記トラ
ンジスタTr11 〜Tr15 のソースは互いに接続される。
そして、前記トランジスタTr11 〜Tr15 は後記AND
回路若しくはOR回路から出力されるゲート信号に基づ
いて、いずれか一つがオンされて、前記クロック信号C
LK0〜CLK4のいずれかが内部基本周波数CLKB
として出力される。
【0029】ヒューズ回路14は、ヒューズF11a,
F12a,F13aの一端がNチャネルMOSトランジ
スタTr16 を介して電源Vccに接続され、ヒューズF1
1b,F12b,F13bの他端が電源Vssに接続され
る。
【0030】前記ヒューズF11a,F11bの他端は
互いに接続されて、選択信号SEL1を出力する。前記
ヒューズF12a,F12bの他端は互いに接続され
て、選択信号SEL2を出力する。前記ヒューズF13
a,F13bの他端は互いに接続されて、選択信号SE
L3を出力する。
【0031】前記トランジスタTr16 のゲートには、活
性化信号φが入力され、その活性化信号φがHレベルと
なると、トランジスタTr16 がオンされる。従って、ト
ランジスタTr16 がオンされた状態で、ヒューズF11
a,F11bのうち、ヒューズF11bのみが切断され
ると、選択信号SEL1はHレベルとなる。また、ヒュ
ーズF11aのみが切断されると、選択信号SEL1は
Lレベルとなる。
【0032】選択信号SEL2,SEL3についても同
様に、ヒューズF12a,F12b及びヒューズF13
a,F13bにおいて切断するヒューズを選択すること
により、Hレベル若しくはLレベルとなる。
【0033】前記選択信号SEL1〜SEL3は、前記
セレクタ回路13に出力され、同セレクタ回路13には
この周波数設定回路が搭載されるDRAMの品種を設定
するためのモード設定信号MODE1〜MODE3が入
力される。
【0034】前記モード設定信号MODE1〜MODE
3は、ウェハ試験時には外部試験装置からパッドを介し
て入力され、製品出荷に先立つパッケージング時には、
当該パッドに施されるボンディングにより、いずれか一
つがHレベルとなるように設定される。
【0035】前記セレクタ回路13内のAND回路15
aには、前記選択信号SEL1とモード設定信号MOD
E1が入力され、そのAND回路15aの出力信号が前
記トランジスタTr11 のゲートに入力される。
【0036】AND回路15bには、前記選択信号SE
L1とモード設定信号MODE2が入力され、そのAN
D回路15bの出力信号がOR回路16aに入力され
る。AND回路15cには、前記選択信号SEL2とモ
ード設定信号MODE1が入力され、そのAND回路1
5cの出力信号がOR回路16aに入力される。そし
て、前記OR回路16aの出力信号が前記トランジスタ
Tr12 のゲートに入力される。
【0037】AND回路15dには、前記選択信号SE
L1とモード設定信号MODE3が入力され、そのAN
D回路15dの出力信号がOR回路16bに入力され
る。AND回路15eには、前記選択信号SEL2とモ
ード設定信号MODE2が入力され、そのAND回路1
5eの出力信号がOR回路16bに入力される。
【0038】AND回路15fには、前記選択信号SE
L3とモード設定信号MODE1が入力され、そのAN
D回路15fの出力信号がOR回路16bに入力され
る。そして、前記OR回路16bの出力信号が前記トラ
ンジスタTr13 のゲートに入力される。
【0039】AND回路15gには、前記選択信号SE
L2とモード設定信号MODE3が入力され、そのAN
D回路15gの出力信号がOR回路16cに入力され
る。AND回路15hには、前記選択信号SEL3とモ
ード設定信号MODE2が入力され、そのAND回路1
5hの出力信号がOR回路16cに入力される。そし
て、前記OR回路16cの出力信号が前記トランジスタ
Tr14 のゲートに入力される。
【0040】AND回路15iには、前記選択信号SE
L3とモード設定信号MODE3が入力され、そのAN
D回路15iの出力信号が前記トランジスタTr15 のゲ
ートに入力される。
【0041】このような構成により、選択信号SEL1
〜SEL3のいずれか一つをHレベルとし、モード設定
信号MODE1〜MODE3のいずれか一つをHレベル
とすれば、AND回路15a〜15iのいずれか一つの
出力信号がHレベルとなり、トランジスタTr11 〜Tr1
5 のいずれか一つのゲート電圧がHレベルとなる。
【0042】そして、選択信号SEL1をHレベルとす
れば、モード設定信号MODE1〜MODE3によりA
ND回路15a,15b,15dの出力信号のいずれを
Hレベルとするかが選択可能となる。
【0043】同様に、選択信号SEL2をHレベルとす
れば、モード設定信号MODE1〜MODE3によりA
ND回路15c,15e,15gの出力信号のいずれを
Hレベルとするかが選択可能となる。
【0044】同様に、選択信号SEL3をHレベルとす
れば、モード設定信号MODE1〜MODE3によりA
ND回路15f,15h,15iの出力信号のいずれを
Hレベルとするかが選択可能となる。
【0045】さて、上記のように構成された周波数設定
回路では、ウェハ試験時には当該ウェハ内に形成された
各チップ内の記憶セルの特性を、試験装置によりあらか
じめ測定し、その測定値に基づいて、ヒューズ回路14
から出力される選択信号SEL1〜SEL3のいずれか
一つがHレベルとなるようにヒューズを切断する。
【0046】例えば、図2に示すように、ヒューズF1
1a,F12b,F13aを切断すると、選択信号SE
L2だけがHレベルとなり、選択信号SEL1,SEL
3はLレベルとなる。
【0047】この状態では、モード設定信号MODE1
〜MODE3により、トランジスタTr11 〜Tr13 のい
ずれかをオンさせ得る状態となり、クロック信号CLK
0〜CLK2のいずれかを内部基本周波数CLKBとし
て出力可能な状態となる。このとき、クロック信号CL
K0〜CLK2は、いずれも当該チップの内部基本周波
数として、チップ内の記憶セルの特性を満足させる範囲
の周波数である。
【0048】次いで、ウェハ試験時には、試験装置によ
りモード設定信号MODE1〜MODE3のいずれか一
つをHレベルとして、動作試験を行う。例えば、モード
設定信号MODE2をHレベルとすれば、OR回路16
aの出力信号がHレベルとなって、トランジスタTr12
のみがオンされ、クロック信号CLK1が内部基本周波
数CLKBとして出力される。
【0049】そして、その内部基本周波数CLKBに基
づいて、動作試験が行われ、試験後はウェハを保管場所
に保管する。顧客の注文に基づいて出荷する品種が決定
されれば、出荷に先立つパッケージング時に、注文され
た品種に基づいてモード設定信号MODE1〜MODE
3のいずれか一つがHレベルとなるように、各モード設
定信号MODE1〜MODE3に対応するパッドをボン
ディングワイヤで電源供給用パッドに接続する。
【0050】この結果、チップ内の記憶セルの特性と、
品種毎の仕様とを満足した内部基本周波数CLKBを設
定することができる。以上のようにこの周波数設定回路
を備えたチップを形成したウェハでは、ウェハ試験時
に、チップ内の記憶セルの特性を満足する内部基本周波
数に基づいて動作試験を行い、品種を設定しない状態で
保管することができる。
【0051】そして、顧客の注文が発生した後に、出荷
に先立つパッケージング時にボンディングオプションに
より、モード設定信号MODE1〜MODE3のいずれ
かをHレベルとすることにより、注文に基づく品種を設
定することができる。
【0052】従って、各品種共通のウェハを在庫するこ
とができるので、在庫管理が容易となり、顧客からの注
文が特定の品種に集中しても、注文に即応した出荷を行
うことができる。 (第二の実施の形態)図3は、この発明を具体化した第
二の実施の形態を示す。発振回路11、分周回路12及
びヒューズ回路14は、前記第一の実施例と同一構成で
ある。
【0053】セレクタ回路は、第一のセレクタ回路13
aと、第二のセレクタ回路13bとから構成される。前
記第一のセレクタ回路13aは、NチャネルMOSトラ
ンジスタTr17 〜Tr25 で構成され、第二のセレクタ回
路13bは、NチャネルMOSトランジスタTr26 〜T
r28 で構成される。
【0054】分周回路12から出力されるクロック信号
CLK0は、前記トランジスタTr17 , Tr26 を介して
内部基本周波数CLKBとして出力可能である。クロッ
ク信号CLK1は、前記トランジスタTr18 , Tr27 、
あるいは前記トランジスタTr19 , Tr26 を介して内部
基本周波数CLKBとして出力可能である。
【0055】クロック信号CLK2は、前記トランジス
タTr20 , Tr28 あるいは前記トランジスタTr21 , T
r27 あるいは前記トランジスタTr22 , Tr26 を介して
内部基本周波数CLKBとして出力可能である。
【0056】クロック信号CLK3は、前記トランジス
タTr23 , Tr28 あるいは前記トランジスタTr24 , T
r27 を介して内部基本周波数CLKBとして出力可能で
ある。
【0057】クロック信号CLK4は、前記トランジス
タTr25 , Tr28 を介して内部基本周波数CLKBとし
て出力可能である。前記トランジスタTr17 ,Tr18 ,
Tr20 のゲートにはモード設定信号MODE1が入力さ
れ、前記トランジスタTr19 ,Tr21 ,Tr23 のゲート
にはモード設定信号MODE2が入力され、前記トラン
ジスタTr22 ,Tr24 ,Tr25 のゲートにはモード設定
信号MODE3が入力される。
【0058】また、前記トランジスタTr26 のゲートに
は選択信号SEL1が入力され、前記トランジスタTr2
7 のゲートには選択信号SEL2が入力され、前記トラ
ンジスタTr28 のゲートには選択信号SEL3が入力さ
れる。
【0059】このような構成により、選択信号SEL1
のみをHレベルとすれば、クロック信号CLK0〜CL
K2のいずれかを内部基本周波数CLKBとして出力可
能となる。
【0060】また、選択信号SEL2のみをHレベルと
すれば、クロック信号CLK1〜CLK3のいずれかを
内部基本周波数CLKBとして出力可能となる。また、
選択信号SEL3のみをHレベルとすれば、クロック信
号CLK2〜CLK4のいずれかを内部基本周波数CL
KBとして出力可能となる。
【0061】そして、モード設定信号MODE1〜MO
DE3のいずれかをHレベルとすれば、クロック信号C
LK0〜CLK4のいずれかが内部基本周波数CLKB
として出力される。
【0062】従って、ヒューズ回路14で選択信号SE
L1〜SEL3のいずれかがHレベルとなるようにヒュ
ーズを切断して、チップ内の記憶セルの特性を満足する
内部基本周波数で動作試験を行い、出荷時には注文に基
づく品種の仕様を満足するようにモード設定信号MOD
E1〜MODE3のいずれかをHレベルとすれば、前記
第一の実施の形態と同様な作用効果を得ることができ
る。 (第三の実施の形態)図4は、この発明を具体化した第
三の実施の形態を示す。発振回路11、分周回路12及
びヒューズ回路14は、前記第一の実施の形態と同一構
成であり、第一のセレクタ回路13aと、第二のセレク
タ回路13bは、前記第二の実施の形態と同様である。
【0063】そして、第一のセレクタ回路13aを選択
信号SEL1〜SEL3で駆動し、第二のセレクタ回路
13bをモード設定信号MODE1〜MODE3で駆動
する点においてのみ、第二の実施の形態と相違する。
【0064】このような構成により、ヒューズ回路14
で選択信号SEL1〜SEL3のいずれかがHレベルと
なるようにヒューズを切断して、チップ内の記憶セルの
特性を満足する内部基本周波数で動作試験を行い、出荷
時には注文に基づく品種の仕様を満足するようにモード
設定信号MODE1〜MODE3のいずれかをHレベル
とすれば、前記第一の実施の形態と同様な作用効果を得
ることができる。 (参考例) 図5は、この発明を具体化した参考例を示す。この参考
のヒューズ回路14及び第二のセレクタ回路13b
は、前記実施の形態と同様である。
【0065】発振回路11aには、前記ヒューズ回路1
4から出力される選択信号SEL1〜SEL3が入力さ
れ、その選択信号SEL1〜SEL3に基づいて出力信
号CLKAの周波数が3段階に変化する。
【0066】すなわち、前記選択信号SEL1はインバ
ータ回路19hを介してNOR回路18cの一方の入力
端子に入力され、同NOR回路18cの他方の入力端子
には、この発振回路11aの出力信号CLKAが入力さ
れる。
【0067】前記NOR回路18cの出力信号は奇数段
のインバータ回路19cを介してNAND回路17aに
入力される。前記選択信号SEL2は、インバータ回路
19aを介してNOR回路18aに入力され、同NOR
回路18aには前記出力信号CLKAが入力される。前
記NOR回路18aの出力信号は、インバータ回路19
dを介して前記NAND回路17aに入力される。
【0068】前記NAND回路17aの出力信号は、奇
数段のインバータ回路19eを介してNAND回路17
bに入力される。前記選択信号SEL3は、インバータ
回路19bを介してNOR回路18bに入力され、同N
OR回路18bには前記出力信号CLKAが入力され
る。前記NOR回路18bの出力信号は、インバータ回
路19fを介して前記NAND回路17bに入力され
る。
【0069】前記NAND回路17bの出力信号は、偶
数段のインバータ回路19gを介して出力信号CLKA
として出力される。このように構成された発振回路で
は、選択信号SEL1だけがHレベルとなると、インバ
ータ回路19a,19bの出力信号はHレベルとなっ
て、NOR回路18a,18bの出力信号はLレベルに
固定される。
【0070】従って、NOR回路18a,18b及びイ
ンバータ回路19d,19fの動作は無効化され、出力
信号CLKAはNOR回路18cからインバータ回路1
9gまでのループで発振する周波数となる。
【0071】また、選択信号SEL2だけがHレベルと
なると、NOR回路18cの出力信号はLレベルに固定
されて、インバータ回路19cの出力信号はHレベルに
固定され、NOR回路18bの出力信号はLレベルに固
定されて、インバータ回路19fの出力信号はHレベル
に固定される。
【0072】従って、NOR回路18c,18b及びイ
ンバータ回路19c,19fの動作は無効化され、出力
信号CLKAはNOR回路18aからインバータ回路1
9gまでのループで発振する周波数となる。
【0073】また、選択信号SEL3だけがHレベルと
なると、NOR回路18cの出力信号はLレベルに固定
されて、インバータ回路19cの出力信号はHレベルに
固定され、NOR回路18aの出力信号はLレベルに固
定されて、インバータ回路19dの出力信号はHレベル
に固定される。
【0074】従って、NOR回路18c,18a及びイ
ンバータ回路19c,19dの動作は無効化され、出力
信号CLKAはNOR回路18bからインバータ回路1
9gまでのループで発振する周波数となる。
【0075】このような動作により、発振回路11aは
ヒューズ回路14から出力される選択信号SEL1〜S
EL3に基づいて、出力信号CLKAの周波数が変化す
る。なお、出力信号CLKAの周波数は、ループが長く
なるほど低くなる。
【0076】前記発振回路11aの出力信号CLKA
は、分周回路12aに入力される。前記分周回路12a
は、3段のフリップフロップ回路が直列に接続され、各
フリップフロップ回路からクロック信号CLK1〜CL
K3がそれぞれ出力される。
【0077】各クロック信号CLK1〜CLK3は、前
記第二のセレクタ回路13bに入力され、前記モード設
定信号MODE1〜MODE3によりいずれか一つが選
択されて、内部基本周波数CLKBとして出力される。
【0078】このように構成された周波数設定回路で
は、選択信号SEL1〜SEL3により、発振回路11
aの出力信号CLKAの周波数を変更することにより、
内部基本周波数CLKBとして適合可能な発振回路11
aの出力信号CLKAを設定することができるととも
に、モード設定信号MODE1〜MODE3により、前
記発振回路11aの出力信号CLKAを分周して生成さ
れるクロック信号CLK1〜CLK3の中から品種に応
じた内部基本周波数CLKBを選択することができる。
従って、前記実施の形態と同様な作用効果を得ることが
できる。
【0079】また、選択信号SEL1〜SEL3によ
り、異なる分周比で分周されたクロック信号を選択する
のではなく、発振回路11aの出力信号CLKAの周波
数を変更する構成であるので、前記第一〜第三の実施の
形態に比して、記憶セルの特性に応じた内部基本周波数
CLKBの設定を細かく調整することができる。
【0080】
【発明の効果】以上詳述したように、この発明は、ウェ
ハ試験後に品種の設定を可能として、在庫管理及び製品
出荷の効率を向上させ得る半導体記憶装置を提供するこ
とができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 第一の実施の形態を示す回路図である。
【図3】 第二の実施の形態を示す回路図である。
【図4】 第三の実施の形態を示す回路図である。
【図5】 参考例を示す回路図である。
【図6】 従来例を示す回路図である。
【図7】 従来例の動作を示す波形図である。
【符号の説明】
11 発振回路 12 分周回路 13 セレクタ回路 14 ヒューズ回路 CLK0〜CLKn クロック信号 SEL 選択信号 CLKB 内部基本周波数 MODE モード設定信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−314767(JP,A) 特開 平5−189960(JP,A) 特開 平1−73597(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/407

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 所定の周波数の出力信号を出力する発振
    回路と、 前記発振回路の出力信号を分周して、それぞれ異なる周
    波数の複数のクロック信号を生成する分周回路と、 択信号を発生するヒューズ回路と、品種を設定するためのモード設定信号を発生するモード
    設定信号発生回路と、 前記選択信号またはモード設定信号のいずれか一方によ
    り前記複数のクロック信号から一つの信号群を選択し、
    他方により前記一つの信号群から 一つのクロック信号を
    選択して出力するセレクタ回路とを有することを特徴と
    する半導体集積回路装置。
  2. 【請求項2】 前記セレクタ回路は、 前記選択信号に基づいて前記複数のクロック信号を周波
    数毎に複数の信号群に分類してその中から一つの信号群
    を選択する第一のセレクタ回路と、 前記半導体集積回路装置のパッケージング時に、ボンデ
    ィングオプションにより設定される前記モード設定信号
    により、前記信号群の中から一つのクロック信号を選択
    して出力する第二のセレクタ回路とから構成したことを
    特徴とする請求項1記載の半導体集積回路装置。
  3. 【請求項3】 前記セレクタ回路は 前記半導体集積回路装置のパッケージング時に、ボンデ
    ィングオプションにより設定される前記モード設定信号
    により、前記複数のクロック信号を周波数毎に複数の信
    号群に分類してその中から一つの信号群を選択する第一
    のセレクタ回路と、前記選択信号に基づいて前記信号群
    の中から一つのクロック信号を選択して出力する第二の
    セレクタ回路とから構成したことを特徴とする請求項1
    記載の半導体集積回路装置。
  4. 【請求項4】 前記セレクタ回路は、 ウェハ試験時に前記ヒューズ回路により選択される前記
    選択信号と、前記半導体集積回路のパッケージング時に
    ボンディングオプションにより設定される前記モード設
    定信号とが組み合わされて入力される複数のAND回路
    と、そのAND回路の複数の出力を受けるOR回路とを
    備え、 前記AND回路もしくはOR回路により、前記複数のク
    ロック信号が選択されて一つのクロック信号を出力する
    ことを特徴とする請求項1記載の半導体集積回路。
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