JPH0875827A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0875827A
JPH0875827A JP7223702A JP22370295A JPH0875827A JP H0875827 A JPH0875827 A JP H0875827A JP 7223702 A JP7223702 A JP 7223702A JP 22370295 A JP22370295 A JP 22370295A JP H0875827 A JPH0875827 A JP H0875827A
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哲夏 李
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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Abstract

(57)【要約】 【課題】 メモリをテストするための経路でメモリ欠陥
と論理欠陥を区分して別途の論理テストを可能にした半
導体集積回路を提供する。 【解決手段】 多数の動作機能を論理構成した論理部２
２と、所定の容量を有したメモリ部２６と、各テストで
の制御信号を入出力するパッドを有したパッド部２８
と、論理部２２、メモリ部２６、パッド部２８にそれぞ
れ接続したスイッチ部２４と、スイッチ部２４を制御し
てメモリテスト及び論理テストを選択的に制御するスイ
ッチ制御部３０と、を備える。スイッチ部２４の各スイ
ッチ回路１ａ〜１ｃは、スイッチ制御デコーダ１６によ
るスイッチング情報Ａ，Ｂ，Ｃに応じて選択され、論理
テストでスイッチ回路１ａ，１ｃが、メモリテストでス
イッチ回路１ｂ，１ｃが、ノーマル動作でスイッチ回路
１ａ，１ｂが、それぞれ選択接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するもので、特に、論理テストとメモリテストを選択的
に実行できる半導体集積回路に関するものである。
【０００２】
【従来の技術】１チップ内に論理回路を高集積して大規
模システムを実現するため、各種の試みがなされている
が、このようなシステムにおいては、メモリバスの制約
が主要な問題として存在している。即ち、１チップ内に
多数の論理ゲートを集積するだけではメモリバスのボト
ルネック(bottle-neck) を緩和できないので、メモリを
内蔵することでメモリバスのボトルネック緩和と信号伝
達の遅延短縮を行わせ、合わせてボード面積の減少によ
る価格低下をも実現させている。以下、具体例をあげて
説明する。
【０００３】ＡＳＩＣ(Application Specific Integrat
ed Circuit) は、電力消耗を減少し、信頼性を向上さ
せ、そしてユーザーの注文に応じた適切な専用回路をＩ
Ｃチップ内に内蔵できるものとして知られている。ＡＳ
ＩＣの多様性が増すに従って、ユーザーはメモリ、マイ
クロプロセッサ等の標準ＩＣ(standard ＩＣ）を内蔵す
ることが可能になっている。しかしながら、標準ＩＣを
ＡＳＩＣのチップ内に内蔵することで、そのテストにお
いて新たな問題が発生している。特に、ＲＡＭテストに
関連した問題で、ランダム論理回路(random logic circ
uit)のテストに使用される技術を直接的にＲＡＭテスト
に使用することが不可能で、他のテスト技術の導入を要
するという問題が大きい。加えてＲＡＭには、ランダム
論理回路より更に多様な欠陥が発生し得るという問題が
ある。例えば、ＲＡＭにはパターン感度欠陥(pattem se
nsitivity fault)が発生し得るが、ランダム論理回路に
はこのような欠陥がない。
【０００４】ＡＳＩＣチップに内蔵したＲＡＭのテスト
に関する重要点としては、第一に、いずれのテストパタ
ーンを使用し、ＲＡＭ信号ノードに対するアクセスをど
のように実現するか、ということ、第二に、欠陥範囲、
追加的なピンの要求、そして追加的なシリコン基板面積
等である。これらを考慮して、特にＡＳＩＣチップに内
蔵されるＲＡＭに対するテストとしては、大別して２つ
の方法が使用される。その１つは、並列アクセステスト
技術(Parallel Access Test Technique ：ＰＡＴＴ）
で、もう１つはビルトインセルフテスト(Built-in Self
Test)である。これに関する詳細は、“IEEE，1990 CU
STOM INTEGRATED CIRCUITS CONFERENCE,pp．28.2.1〜2
8.2.4”に開示されている。
【０００５】図３に、従来の並列アクセステスト技術に
よる入力信号ポートのブロック構成図を示す。同図で
は、入力マクロ(INPUT MACRO) がパッド(PAD) を通じて
つながれ、ＲＡＭは、制御信号ＴＥＳＴによって制御さ
れる出力ＯＵＴを受ける構成になっている。制御信号Ｔ
ＥＳＴはチップをテストモード又は特殊な動作モードに
設定可能な信号であり、入力マクロは特殊信号に要求さ
れる特定の入力電圧、例えばＴＴＬ入力レベルやＣＭＯ
Ｓ入力レベル等のために選択される。
【０００６】図４に、従来の並列アクセステスト技術に
よる出力信号ポートのブロック構成図を示す。図３と同
様に、制御信号ＴＥＳＴはチップをテストモード又は特
殊な動作モードに設定できる。出力マクロ(OUTPUT MACR
O)は、特殊信号に要求される特定の出力電流やインビー
ダンスレベル、例えば４ｍＡ、８ｍＡ、又は他の電流要
求値、そして５０Ω、７５Ω、又は他のインビーダンス
値等のために選択される。
【０００７】図５に、従来の並列アクセステスト技術に
よる両方向信号ポートのブロック構成図を示す。同図で
は、制御信号ＴＥＳＴ以外に他の２つの制御信号、即ち
読出／書込制御信号Ｒ／バーＷが使用される。これら読
出／書込制御信号Ｒ／バーＷは、ＲＡＭを読出あるいは
書込モードに設定し、出力エネーブル信号ＯＥは出力バ
ッファをトライステートモードに設定する。
【０００８】図３〜図５に示す回路は比較的簡単である
が、このような回路はＲＡＭテストのためのものであ
る。必要に応じて論理テストが要求される場合、このよ
うな回路構成では論理テストはできない。また、メモリ
をテストするモードではなく、ノーマル動作、即ち、パ
ッドを通じる信号の入出力がなくて論理経路とメモリ経
路が連結された状態では、図３〜図５の回路はすべてパ
ッドとつながれた入出力マクロの区分がなく、入力がフ
ローティング(floating)される場合、ラッチアップ又は
静電放電でチップ動作の信頼性に影響するようになる。
【０００９】
【発明が解決しようとする課題】以上のような従来技術
に着目して本発明の目的は、メモリをテストするための
経路でメモリ欠陥と論理欠陥を区分して別途の論理テス
トを可能にした半導体集積回路を提供することにある。
また、本発明の他の目的は、メモリ信号経路、論理信号
経路、及び用途に応じて選択的に使用できるパッド経路
をそれぞれ備え、ノーマルモード及びテストモードを区
分するように制御することが可能な半導体集積回路を提
供することにある。更に、本発明のまた他の目的は、論
理部分とメモリ部分を選択的にテストしてメモリを内蔵
したチップの品質を向上させ得る半導体集積回路を提供
することにある。そして、本発明の更なる他の目的は、
メモリ制御及びデータ入出力に関する別途のピンを使用
することなくパッケージ効率を向上させ得る半導体集積
回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリテストと論理テストを選択的
に実行できる半導体集積回路として、多数の動作機能を
論理構成した論理部と、所定の容量を有し、データを記
憶するメモリ部と、各テストに応じた制御信号を入出力
するパッドを有したパッド部と、前記論理部、前記メモ
リ部、及び前記パッド部にそれぞれ接続されたスイッチ
部と、該スイッチ部を制御することによりメモリテスト
及び論理テストを選択的に制御するスイッチ制御部と、
を備えることを特徴とした半導体集積回路を提供する。
【００１１】より具体的には、本発明は、メモリテスト
と論理テストを選択的に実行できる半導体集積回路とし
て、多数の動作機能を論理構成した論理回路、及び該論
理回路から供給される出力エネーブル信号の論理状態に
従って入出力信号の方向を決定する論理入出力インタフ
ェース回路で構成される論理部と、一定の容量を有しデ
ータを記憶するメモリ、及び該メモリから供給される出
力エネーブル信号の論理状態に従って入出力信号の方向
を決定するメモリ入出力インタフェース回路で構成され
るメモリ部と、論理テスト及びメモリテストを制御する
信号を入力する制御回路、該制御回路から出力される信
号の制御により入出力信号の方向が決定される入出力イ
ンタフェース回路、及び各テストに応じた制御信号を入
出力するパッドで構成されるパッド部と、各一端が共通
に接続され、各他端子がそれぞれ前記論理入出力インタ
フェース回路、前記メモリ入出力インタフェース回路、
及び前記入出力インタフェース回路に接続される第１、
第２、第３スイッチ回路で構成されるスイッチ部と、テ
ストに応じて前記各スイッチ回路をそれぞれスイッチン
グ選択するためにテストパッドに印加される信号状態に
従ってスイッチング情報の状態を決定するスイッチ制御
デコーダ、及びノーマル動作で前記パッド部の入出力イ
ンタフェース回路のフローティングを防止するための第
４スイッチ回路で構成されるスイッチ制御部と、を備え
ることを特徴とした半導体集積回路を提供する。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
添付の図面を参照して詳細に説明する。
【００１３】図１は、この例の半導体集積回路を概略的
に示したブロック構成図である。同図に示す半導体集積
回路、即ちチップ３２の構成は、論理部２２、スイッチ
部２４、メモリ部２６、パッド部２８、及びスイッチ制
御部３０を備えたものとされている。
【００１４】論理部２２は、システムが実現しようとす
る多数の動作機能について論理構成する論理回路２と、
論理回路２から供給される出力エネーブル信号ＯＥ１の
論理状態に従って入出力信号の方向を決定する論理入出
力インタフェース回路４と、で構成される。メモリ部２
６は、システムが実現しようとする機能を完全収容可能
な容量を有して集積され、データを記憶するメモリ８
と、メモリ８から供給される出力エネーブル信号ＯＥ２
の論理状態により入出力信号の方向が決定されるメモリ
入出力インタフェース回路６と、から構成される。
【００１５】パッド部２８は、論理テスト及びメモリテ
ストを制御する信号を入力する制御回路１０と、制御回
路１０から出力される制御信号の制御により入出力の方
向が決定される入出力インタフェース回路１２と、各テ
ストに応じて信号を入出力するパッド１４と、から構成
される。スイッチ部２４は、スイッチ回路１ａ，１ｂ，
１ｃで構成され、論理テスト時にはスイッチ回路１ａ，
１ｃがエネーブルされ、メモリテスト時にはスイッチ回
路１ｂ，１ｃがエネーブルされ、そしてノーマル動作時
にはスイッチ回路１ａ，１ｂがエネーブルされる。この
スイッチ部２４によれば、各テストモードで選択的にデ
ィスエーブルされるスイッチ回路により該当経路が遮断
される。スイッチ制御部３０は、テストモードに応じて
選択されるスイッチ回路１ａ，１ｂ，１ｃのスイッチン
グ情報のための多数のテストパッド１８，２０と、これ
らテストパッド１８，２０に印加される信号状態により
デコーディング出力Ａ，Ｂ，Ｃの状態を決定するスイッ
チ制御デコーダ１６と、ノーマル動作時にパッド部２８
内の入出力インタフェース回路１２のフローティングを
防止するため、デコーディング出力Ｃの状態を感知する
スイッチ回路１ｄと、から構成される。
【００１６】図１の集積回路を更に詳細に説明する。同
図の半導体集積回路において、論理部２２の論理入出力
インタフェース回路４は、ノードＮ１を通じてスイッチ
部２４のスイッチ回路１ａに接続される。ノードＮ１の
信号としては出力専用信号、入力専用信号、両方向信号
が選択的に使用される。また、メモリ部２６のメモリ入
出力インタフェース回路６は、ノードＮ４を通じてスイ
ッチ部２４のスイッチ回路１ｂに接続される。ノードＮ
４の信号としては出力専用信号、入力専用信号、両方向
信号が選択的に使用される。
【００１７】パッド部２８の制御回路１０は、論理テス
ト時には、論理回路２から出力される出力エネーブル信
号ＯＥ１の状態情報及びスイッチ回路１ａのスイッチン
グ情報ＡのＡＮＤ論理によってつくられる組合せ信号
と、スイッチ回路１ｃのスイッチング情報Ｃと、を組合
わせて入出力インタフェース回路１２の入出力方向を決
定する。一方、テストモードではなくノーマル動作時に
は、スイッチ回路１ｃのスイッチング情報Ｃに応じて入
出力インタフェース回路１２をディスエーブルする。入
出力インタフェース回路１２は、制御回路１０で決定さ
れる状態に応じ、論理テストとメモリテスト時にエネー
ブルされるスイッチ回路１ｃに接続された両方向ノード
Ｎ２を通じて信号をパッド１４との間で入出力させる。
パッド１４には、論理テスト及びメモリテスト時に必要
とする用途に応じて入力専用信号、出力専用信号、両方
向信号を選択的に使用可能であり、制御回路１０によっ
て定められた入出力インタフェース回路１２の方向に従
って信号を入出力する。
【００１８】ノーマル動作時に、パッド部２８において
パッド１４はＮＣ（No-Connection：非接続）処理さ
れ、そして、スイッチ回路１ｃはディスエーブルされ
る。従って、スイッチ回路１ｃのスイッチング情報Ｃに
よる入出力インタフェース回路１２の制御により、入出
力インタフェース回路１２内の出力インタフェースは高
インビーダンス状態となる。一方、入力インタフェース
はフローティングになるので、ゲートフローティングに
よるデバイスの信頼性低下を防止するために、パッド１
４と入出力インタフェース回路１２との間のノードＮ５
を通じて、スイッチ回路１ｃがディスエーブルされると
きに発生する論理“ロウ”の信号Ｃが供給され、入力イ
ンタフェースのフローティングが防止される。
【００１９】スイッチ部２４において、スイッチ回路１
ａは、スイッチング情報Ａの論理状態に従って、論理入
出力インタフェース回路４の信号をノードＮ１を通じて
共通ノードＮ３に伝送するかどうかを決定する。スイッ
チ回路１ｂは、スイッチング情報Ｂの論理状態に従っ
て、メモリ入出力インタフェース回路６の信号をノード
Ｎ４を通じて共通ノードＮ３に伝送するかどうかを決定
する。スイッチ回路１ｃは、スイッチング情報Ｃの論理
状態に従って、入出力インタフェース回路１２の信号を
ノードＮ２を通じて共通ノードＮ３に伝送するかどうか
を決定する。このスイッチ部２４のテストモードによる
動作は次の通りである。
【００２０】論理テストの際には、スイッチ制御デコー
ダ１６によりスイッチング情報Ａ，Ｃがエネーブルさ
れ、スイッチング情報Ｂがディスエーブルされるので、
スイッチ回路１ａ，１ｃがエネーブルされ、スイッチ回
路１ｂがディスエーブルされる。これにより、論理入出
力インタフェース回路４と入出力インタフェース回路１
２との間の信号伝送が可能になる。
【００２１】メモリテストの際には、スイッチ制御デコ
ーダ１６によりスイッチング情報Ｂ，Ｃがエネーブルさ
れ、スイッチング情報Ａがディスエーブルされるので、
スイッチ回路１ｂ、１ｃがエネーブルされ、スイッチ回
路１ａがディスエーブルされる。これにより、メモリ入
出力インタフェース回路６と入出力インタフェース回路
１２との間の信号伝送が可能になる。
【００２２】ノーマル動作の際には、スイッチ制御デコ
ーダ１６によりスイッチング情報Ａ，Ｂがエネーブルさ
れ、スイッチング情報Ｃがディスエーブルされるので、
スイッチ回路１ａ，１ｂがエネーブルされ、スイッチ回
路１ｃがディスエーブルされる。これにより、論理入出
力インタフェース回路４とメモリ入出力インタフェース
回路６の間の信号伝送が可能になる。
【００２３】スイッチ制御部３０において、テストパッ
ド１８，２０は、各テストモードに応じて制御されるス
イッチ数だけの情報を得るための別途のテストのための
パッドである。このテストパッド１８，２０に特定の電
圧が供給されずにＮＣ処理されると、ノーマル動作が遂
行される。一方、テストパッド１８に論理“ハイ”の電
圧が入力され、テストパッド２０に論理“ロウ”の電圧
が入力されると、パッド１４は論理テストのための経路
として使用できるように設定され、また使用方法により
論理信号の入出力経路として使用される。一方、テスト
パッド１８に論理“ロウ”の電圧が入力され、テストパ
ッド２０に論理“ハイ”の電圧が入力されると、パッド
１４はメモリテストのための経路として使用できるよう
に設定される。
【００２４】スイッチ制御デコーダ１６は、テストパッ
ド１８，２０に入力される電圧状態に応じてノーマル動
作、論理テスト、メモリテストを遂行できるようにす
る。各テストモードに対する真理値表を表１に示す。
【表１】
【００２５】表１中のＨ及びＬは論理“ハイ”及び“ロ
ウ”をそれぞれ示し、これは即ち、スイッチエネーブル
及びディスエーブルを意味する。また、Ｎはノーマル動
作、Ｌは論理テスト、そしてＭはメモリテストをそれぞ
れ示す。この表１を説明すると、次の通りである。テス
トパッド１８，２０がＮＣ処理されると、内部的に特定
の電位が設定され、スイッチ制御デコーダ１６の出力
Ａ，Ｂがエネーブルされると共に出力Ｃがディスエーブ
ルされ、ノーマル動作が遂行される。テストパッド１８
に論理“ハイ”の電圧、そしてテストパッド２０に論理
“ロウ”の電圧を供給すると、スイッチ制御デコーダ１
６の出力Ａ，Ｃがエネーブルされると共に出力Ｂがディ
スエーブルされ、論理テストが遂行される。テストパッ
ド１８に論理“ロウ”の電圧、そしてテストパッド２０
に論理“ハイ”の電圧を供給すると、スイッチ制御デコ
ーダ１６の出力Ｂ，Ｃがエネーブルされると共に出力Ａ
がディスエーブルされ、メモリテストが遂行される。
【００２６】スイッチ回路１ｄは、テストパッド１８，
２０がＮＣ処理されるとき、内部的に設定される電位に
より出力Ｃが論理“ロウ”になる場合にエネーブルさ
れ、ノードＮ５を通じてパッド１４と入出力インタフェ
ース回路１２との間に論理“ロウ”の出力Ｃを供給する
ことにより、入出力インタフェース回路１２の入力イン
タフェースのフローティングを防止する役割をもつ。
【００２７】図２は、図１のより詳細回路を示す。
【００２８】チップ３２内の論理部２２は、論理回路２
及び論理入出力インタフェース回路４で構成される。論
理回路２から供給される出力エネーブル信号ＯＥ１は、
ＮＡＮＤゲートＮＡＮＤ１の一入力とされ、またインバ
ータＩＶ１を通じてＮＯＲゲートＮＯＲ１の一入力とさ
れる。論理回路２から供給される出力信号(OUTPUT SIGN
AL) は、インバータＩＶ２を通じてＮＡＮＤゲートＮＡ
ＮＤ１及びＮＯＲゲートＮＯＲ１の他の入力とされる。
ＮＯＲゲートＮＯＲ１の出力は、インバータＩＶ３を通
じてＰＭＯＳトランジスタＭＰ１のゲート端子に入力さ
れ、そしてＮＡＮＤゲートＮＡＮＤ１の出力は、インバ
ータＩＶ４を通じてＮＭＯＳトランジスタＭＮ１のゲー
ト端子に入力される。ＰＭＯＳトランジスタＭＰ１のド
レイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端
子とはノードＮ１に共通接続されている。更に、ノード
Ｎ１を通じて論理回路２へ供給する入力信号(INPUT SIG
NAL)を提供するための別途のラインＬ１を備えている。
このような構成により、出力エネーブル信号ＯＥ１が論
理“ハイ”のときに出力インタフェースとなり、論理
“ロウ”のときにはＰＭＯＳトランジスタＭＰ１及びＮ
ＭＯＳトランジスタＭＮ１が非導通化されて入力インタ
フェースとなる。
【００２９】メモリ部２６は、メモリ８及びメモリ入出
力インタフェース回路６で構成される。メモリ８から供
給される出力エネーブル信号ＯＥ２は、ＮＡＮＤゲート
ＮＡＮＤ２の一入力とされ、またインバータＩＶ１０を
通じてＮＯＲゲートＮＯＲ２の一入力とされる。メモリ
８から供給される出力信号(OUTPUT SIGNAL) は、インバ
ータＩＶ１１を通じてＮＡＮＤゲートＮＡＮＤ２とＮＯ
ＲゲートＮＯＲ２の他の入力とされる。ＮＯＲゲートＮ
ＯＲ２の出力は、インバータＩＶ８を通じてＰＭＯＳト
ランジスタＭＰ２のゲート端子に入力され、ＮＡＮＤゲ
ートＮＡＮＤ２の出力は、インバータＩＶ９を通じてＮ
ＭＯＳトランジスタＭＮ２のゲート端子に入力される。
ＰＭＯＳトランジスタＭＰ２のドレイン端子とＮＭＯＳ
トランジスタＭＮ２のドレイン端子とは共通にノードＮ
４に接続される。また、ノードＮ４を通じてメモリ８へ
供給する入力信号(INPUT SIGNAL)を提供するための別途
のラインＬ２を備えている。
【００３０】パッド部２８は、制御回路１０、入出力イ
ンタフェース回路１２、及び各テストに応じた信号を入
出力するパッド１４からなっている。
【００３１】制御回路１０は、スイッチ制御デコーダ１
６の出力Ａ及び論理回路２から供給される出力エネーブ
ル信号ＯＥ１を入力するＡＮＤゲートＡＮＤ１と、スイ
ッチ制御デコーダ１６の出力Ｂ及びメモリ８から供給さ
れる出力エネーブル信号ＯＥ２を入力するＮＡＮＤゲー
トＡＮＤ２と、ＡＮＤゲートＡＮＤ１，ＡＮＤ２の各出
力を入力するＮＯＲゲートＮＯＲ４と、インバータＩＶ
１２を通じたＮＯＲゲートＮＯＲ４の出力及びスイッチ
制御デコーダ１６からの出力Ｃを入力するＮＡＮＤゲー
トＮＡＮＤ４と、ＮＡＮＤゲートＮＡＮＤ４の出力を受
けて入出力インタフェース回路１２に供給するインバー
タＩＶ１３と、から構成される。
【００３２】このように制御回路１０は、各テスト方法
に相応して制御が行われるようになっている。即ち、ノ
ーマル動作の際、スイッチ回路１ｃがディスエーブルさ
れるようにスイッチ制御デコーダ１６の出力Ａ，Ｂ，Ｃ
のうちの出力Ｃがディスエーブルされると、ＮＡＮＤゲ
ートＮＡＮＤ４の一入力である出力Ｃによりインバータ
ＩＶ１３の出力は論理“ロウ”となり、入出力インタフ
ェース回路１２の出力インタフェースをディスエーブル
することになる。論理テストの際、スイッチ制御デコー
ダ１６の出力Ａ，Ｂ，Ｃのうちの出力Ａ，Ｃがエネーブ
ルされるので、ＡＮＤゲートＡＮＤ１に入力される出力
Ａ及び出力エネーブル信号ＯＥ１の入力状態に応じ、入
出力インタフェース回路１２の動作方向が選択的に設定
される。メモリテストの際、スイッチ制御デコーダ１６
の出力Ａ，Ｂ，Ｃのうちの出力Ｂ，Ｃがエネーブルされ
るので、ＡＮＤゲートＡＮＤ２に入力される出力Ｂ及び
出力エネーブル信号ＯＥ２の入力状態に応じ、入出力イ
ンタフェース回路１２の動作方向が選択的に設定され
る。
【００３３】入出力インタフェース回路１２は、制御回
路１０のインバータＩＶ１３を通じて供給される信号を
一入力とするＮＡＮＤゲートＮＡＮＤ３と、インバータ
ＩＶ１３を通じて供給される信号をインバータＩＶ１５
を通じて一入力とするＮＯＲゲートＮＯＲ３と、ノード
Ｎ２を通じて入力される出力信号をＮＯＲゲートＮＯＲ
３及びＮＡＮＤゲートＮＡＮＤ３の各他の入力として供
給するインバータＩＶ１４と、ＮＯＲゲートＮＯＲ３の
出力をＰＭＯＳトランジスタＭＰ３のゲート端子に供給
するインバータＩＶ１７と、ＮＡＮＤゲートＮＡＮＤ３
の出力をＮＭＯＳトランジスタＭＮ３のゲート端子に供
給するインバータＩＶ１６と、を備えている。ＮＭＯＳ
トランジスタＭＮ３のドレイン端子とＰＭＯＳトランジ
スタＭＰ３のドレイン端子は共通にパッド１４に接続さ
れる。更に、パッド１４に供給される信号入力は、ＰＭ
ＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４
の各ゲート端子に入力される。ＰＭＯＳトランジスタＭ
Ｐ４のドレイン端子とＮＭＯＳトランジスタＭＮ４のド
レイン端子は共通に接続され、インバータＩＶ１８から
ノードＮ２を通じてスイッチ回路１ｃへ接続される。
【００３４】スイッチ回路１ｃのスイッチング情報Ｃが
ディスエーブルされる場合、スイッチ回路１ｃがディス
エーブルされると共に、このスイッチング情報Ｃのディ
スエーブルにより入出力インタフェース回路１２の出力
インタフェースがディスエーブルされ、そしてノーマル
動作でのパッド１４はＮＣ状態である。従って、入力イ
ンタフェースがフローティングになることを防ぐため
に、パッド１４と入出力インタフェース回路１２との間
にノードＮ５を接続し、スイッチング情報Ｃがディスエ
ーブルされる場合にのみスイッチ回路１ｄがエネーブル
されるようにして、入力インタフェースの状態を論理
“ロウ”におくようになっている。
【００３５】スイッチ部２４は、スイッチ回路１ａ，１
ｂ，１ｃで構成される。スイッチ回路１ａにおいて、ス
イッチ制御デコーダ１６から出力されるスイッチング情
報Ａが、伝送トランジスタＴ１のＮＭＯＳゲートに入力
され、またインバータＩＶ５を通じて伝送トランジスタ
Ｔ１のＰＭＯＳゲートに入力される。従って、スイッチ
ング情報Ａが論理“ハイ”の場合、スイッチ回路１ａは
導通化されて論理入出力インタフェース回路４と共通ノ
ードＮ３が接続される。一方、スイッチング情報Ａが論
理“ロウ”の場合、スイッチ回路１ａは非導通化されて
論理入出力インタフェース回路４と共通ノードＮ３との
接続を遮断する。
【００３６】スイッチ回路１ｂにおいて、スイッチ制御
デコーダ１６から出力されるスイッチング情報Ｂが、伝
送トランジスタＴ２のＮＭＯＳゲートに入力され、また
インバータＩＶ６を通じて伝送トランジスタＴ２のＰＭ
ＯＳゲートに入力される。従って、スイッチング情報Ｂ
が論理“ハイ”の場合、スイッチ回路１ｂは導通化され
てメモリ入出力インタフェース回路６と共通ノードＮ３
が接続される。一方、スイッチング情報Ｂが論理“ロ
ウ”の場合、スイッチ回路１ｂは非導通化されてメモリ
入出力インタフェース回路６と共通ノードＮ３との接続
を遮断する。
【００３７】スイッチ回路１ｃにおいて、スイッチ制御
デコーダ１６から出力されるスイッチング情報Ｃが、伝
送トランジスタＴ３のＮＭＯＳゲートに入力され、また
インバータＩＶ７を通じて伝送トランジスタＴ３のＰＭ
ＯＳゲートに入力される。スイッチング情報Ｃが論理
“ハイ”の場合、スイッチ回路１ｃは導通化されて入出
力インタフェース回路１２と共通ノードＮ３が接続され
る。一方、スイッチング情報Ｃが論理“ロウ”の場合、
スイッチ回路１ｃは非導通化されて入出力インタフェー
ス回路１２と共通ノードＮ３との接続を遮断する。
【００３８】スイッチ制御部３０は、スイッチ制御デコ
ーダ１６、スイッチ回路１ｄ、及びテストパッド１８，
２０から構成される。スイッチ制御デコーダ１６では、
テストパッド１８に供給される電圧がＮＡＮＤゲートＮ
ＡＮＤ６の一入力とされ、またインバータＩＶ２０を通
じてＮＡＮＤゲートＮＡＮＤ５，ＮＡＮＤ７の一入力と
される。更に、テストパッド２０に供給される電圧がＮ
ＡＮＤゲートＮＡＮＤ７の他の入力とされ、またインバ
ータＩＶ２１を通じてＮＡＮＤゲートＮＡＮＤ５，ＮＡ
ＮＤ６の他の入力とされる。そして、テストパット１８
の入力ラインにドレイン端子が接続され、電源電圧ＶＣ
Ｃをゲート端子に受け、ソース端子が接地電圧ＶＳＳに
つながれたＮＭＯＳトランジスタＭＮ５と、テストパッ
ド２０の入力ラインにドレイン端子が接続され、電源電
圧ＶＣＣをゲート端子に受け、ソース端子が接地電圧Ｖ
ＳＳにつながれたＮＭＯＳトランジスタＭＮ６と、を備
えている。ＮＭＯＳトランジスタＭＮ５，ＭＮ６は、導
通抵抗が大きくなるようにトランジスタのサイズ比が調
整され、それぞれテストパッド１８，２０がＮＣ処理さ
れるときに論理“ロウ”の電位を供給し、スイッチング
情報Ａ，Ｂ，Ｃの中のスイッチング情報Ｃをディスエー
ブルさせてノーマル動作時に使用されるようにする。
【００３９】このデコーダ１６によれば、テストパッド
１８に論理“ハイ”の電圧、テストパッド２０に論理
“ロウ”の電圧を印加する場合にスイッチング情報Ａ，
Ｂ，Ｃの中のスイッチング情報Ｂがディスエーブルさ
れ、メモリ経路を遮断することにより論理テストモード
が可能になる。また、テストパッド１８に論理“ロウ”
の電圧、テストパッド２０に論理“ハイ”の電圧を印加
する場合にスイッチング情報Ａ，Ｂ，Ｃのうちのスイッ
チング情報Ａがディスエーブルされ、論理経路を遮断す
ることによりメモリテストモードが可能になる。
【００４０】スイッチング回路１ｄでは、スイッチ制御
部３０のスイッチング情報Ｃが、伝送ゲートＴ４のＰＭ
ＯＳゲートに入力され、またインバータＩＶ１９を通じ
て伝送ゲートＴ４のＮＭＯＳゲートに入力される。従っ
て、スイッチング情報Ｃが論理“ハイ”の場合にスイッ
チング回路１ｄは非導通状態となる。一方、スイッチン
グ情報Ｃが論理“ロウ”の場合はスイッチング回路１ｄ
は導通化され、スイッチング情報Ｃを入出力インタフェ
ース回路１２の入力に供給してノーマル動作時のフロー
ティングを防止する。
【００４１】上記に本発明による半導体集積回路の最適
の実施形態を説明したが、本発明の技術思想を外れない
範囲内で多様に変形して実施可能であることは、当該分
野で通常の知識を有するものならば容易に理解できるで
あろう。
【００４２】
【発明の効果】以上述べたきたように本発明による半導
体集積回路によれば、メモリをテストするための経路上
でメモリ欠陥と論理欠陥を区分して別途の論理テストを
可能にし、メモリ信号経路、論理信号経路、用途に応じ
て選択的に使用されるパッド経路をそれぞれ備えてお
き、ノーマルモード及びテストモード時を区分するよう
に制御できる。また、論理部分とメモリ部分を選択的に
テストすることができ、メモリを内蔵したＡＳＩＣ等の
チップ品質を向上させることができ、メモリの制御及び
データの入出力に関する別途のピンを使用せずにパッケ
ージ効率を向上させる効果がある。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の概略的ブロック
構成図。
【図２】図１の詳細回路を示す回路図。
【図３】従来の技術による入力信号ポートのブロック構
成図。
【図４】従来の技術による出力信号ポートのブロック構
成図。
【図５】従来の技術による両方向信号ポートのブロック
構成図。
【符号の説明】
２２ 論理部 ２４ スイッチ部 ２６ メモリ部 ２８ パッド部 ３０ スイッチ制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/10 ４６１

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリテストと論理テストを選択的に実
    行できる半導体集積回路であって、 多数の動作機能を論理構成した論理部と、所定の容量を
    有し、データを記憶するメモリ部と、各テストに応じた
    制御信号を入出力するパッドを有したパッド部と、前記
    論理部、前記メモリ部、及び前記パッド部にそれぞれ接
    続されたスイッチ部と、該スイッチ部を制御することに
    よりメモリテスト及び論理テストを選択的に制御するス
    イッチ制御部と、を備えることを特徴とする半導体集積
    回路。
  2. 【請求項２】 論理部は、多数の動作機能を論理構成し
    た論理回路と、該論理回路から供給される出力エネーブ
    ル信号により入出力信号の方向を決定する論理入出力イ
    ンタフェース回路と、を備える請求項１記載の半導体集
    積回路。
  3. 【請求項３】 メモリ部は、データを記憶するメモリ
    と、該メモリから供給される出力エネーブル信号により
    入出力信号の方向を決定するメモリ入出力インタフェー
    ス回路と、を備える請求項２記載の装置。
  4. 【請求項４】 パッド部は、選択するテストに従って信
    号を発生する制御回路と、該制御回路から出力される前
    記信号に従って入出力信号の方向を決定する入出力イン
    タフェース回路と、選択されたテストに応じた制御信号
    を入出力するパッドと、を備える請求項３記載の半導体
    集積回路。
  5. 【請求項５】 スイッチ部は、各一端が共通に接続さ
    れ、各他端がそれぞれ論理部、メモリ部、パッド部に接
    続される第１、第２、第３スイッチ回路を備え、論理テ
    ストで前記第１、第３スイッチ回路がエネーブルされ、
    メモリテストで前記第２、第３スイッチ回路がエネーブ
    ルされ、ノーマル動作で前記第１、第２スイッチ回路が
    エネーブルされ、そして、論理テスト、メモリテスト、
    ノーマル動作でディスエーブルされるいずれか１つの前
    記スイッチ回路により該当経路を遮断するようになって
    いる請求項４記載の半導体集積回路。
  6. 【請求項６】 スイッチ制御部は、各テストに応じてス
    イッチ部の第１、第２、第３スイッチ回路のスイッチン
    グ情報を発生するための電圧を入力するテストパッド
    と、該テストパッドの入力状態に従ってスイッチング情
    報を出力するスイッチング制御デコーダと、ノーマル動
    作でパッド部の入出力インタフェース回路のフローティ
    ングを防止するための第４スイッチ回路と、を備える請
    求項５記載の半導体集積回路。
  7. 【請求項７】 メモリテストと論理テストを選択的に実
    行できる半導体集積回路であって、 多数の動作機能を論理構成した論理回路、及び該論理回
    路から供給される出力エネーブル信号の論理状態に従っ
    て入出力信号の方向を決定する論理入出力インタフェー
    ス回路で構成される論理部と、一定の容量を有しデータ
    を記憶するメモリ、及び該メモリから供給される出力エ
    ネーブル信号の論理状態に従って入出力信号の方向を決
    定するメモリ入出力インタフェース回路で構成されるメ
    モリ部と、論理テスト及びメモリテストを制御する信号
    を入力する制御回路、該制御回路から出力される信号の
    制御により入出力信号の方向が決定される入出力インタ
    フェース回路、及び各テストに応じた制御信号を入出力
    するパッドで構成されるパッド部と、各一端が共通に接
    続され、各他端子がそれぞれ前記論理入出力インタフェ
    ース回路、前記メモリ入出力インタフェース回路、及び
    前記入出力インタフェース回路に接続される第１、第
    ２、第３スイッチ回路で構成されるスイッチ部と、テス
    トに応じて前記各スイッチ回路をそれぞれスイッチング
    選択するためにテストパッドに印加される信号状態に従
    ってスイッチング情報の状態を決定するスイッチ制御デ
    コーダ、及びノーマル動作で前記パッド部の入出力イン
    タフェース回路のフローティングを防止するための第４
    スイッチ回路で構成されるスイッチ制御部と、を備える
    ことを特徴とする半導体集積回路。
  8. 【請求項８】 論理テストの際に、スイッチ部の第１、
    第３スイッチ回路がエネーブルされると共に第２スイッ
    チ回路がディスエーブルされ、論理部の論理入出力イン
    タフェース回路とパッド部の入出力インタフェースとの
    間の信号伝送が可能となる請求項７記載の半導体集積回
    路。
  9. 【請求項９】 メモリテストの際に、スイッチ部の第
    ２、第３スイッチ回路がエネーブルされると共に第１ス
    イッチ回路がディスエーブルされ、メモリ部のメモリ入
    出力インタフェース回路とパッド部の入出力インタフェ
    ース回路との間の信号伝送が可能となる請求項８記載の
    半導体集積回路。
  10. 【請求項１０】 ノーマル動作の際に、スイッチ部の第
    １、第２スイッチ回路がエネーブルされると共に第３ス
    イッチ回路がディスエーブルされ、論理部の論理入出力
    インタフェース回路とメモリ部のメモリ入出力インタフ
    ェース回路との間の信号伝送が可能となる請求項９記載
    の装置。
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