KR100718048B1 - 반도체 메모리 장치의 데이터 출력 프리드라이버 및프리드라이빙 방법 - Google Patents

반도체 메모리 장치의 데이터 출력 프리드라이버 및프리드라이빙 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는, 클럭과 데이터를 동기시켜 출력하는 데이터 공급부, 테스트 모드 진입 여부와 데이터 출력 동작 여부에 따라 상기 데이터 공급부로부터 출력되는 데이터의 값을 제어하는 제어부 및 테스트 모드 진입 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드 및 상기 데이터 공급부로부터 출력되는 데이터를 래치 및 구동하여 출력하는 래치 구동부를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 출력 프리드라이버, 온 다이 터미네이션

Description

반도체 메모리 장치의 데이터 출력 프리드라이버 및 프리드라이빙 방법{Predriver for Outputting Data in Semiconductor Memory Apparatus and Method for Predriving for Outputting Data}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 구성도,
도 2a는 도 1에 도시한 풀업 드라이버의 구성을 나타낸 회로도,
도 2b는 도 1에 도시한 풀다운 드라이버의 구성을 나타낸 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 데이터 출력 프리드라이버의 상세 회로 구성을 나타낸 일 예시도,
도 5는 도 3에 도시한 데이터 출력 프리드라이버의 상세 회로 구성을 나타낸 다른 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 공급부 20 : 제어부
30 : 래치 구동부
본 발명은 반도체 메모리 장치의 데이터 출력 프리드라이버 및 프리드라이빙 방법에 관한 것으로, 보다 상세하게는 온 다이 터미네이션 회로에서 사용되는 이진 코드를 테스트하기 위한 반도체 메모리 장치의 데이터 출력 프리드라이버 및 프리드라이빙 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 마이크로 프로세서(Micro Processor)의 메인 메모리로 주로 사용되며, 칩셋(Chipset)이라고 하는 회로 블록이 마이크로 프로세서와 반도체 메모리 장치 사이의 데이터 교환을 중계해 주는 역할을 한다. 칩셋에서 반도체 메모리 장치로 데이터를 전달할 때, 칩셋의 출력 버퍼에서 출력된 데이터 신호가 반도체 메모리 장치의 입력 버퍼로 입력되는데, 이 때 필연적으로 발생하는 것이 신호 반사 현상(Signal Reflection)이다. 신호 반사 현상이란 반도체 메모리 장치에 구비되는 입력 버퍼의 입출력단 입력 임피던스와 데이터 전송 라인의 임피던스 간의 임피던스 매칭이 이루어지지 않아, 반도체 메모리 장치의 입력 버퍼에 입력된 데이터 신호 중 일부분이 데이터 전송 라인으로 반사되는 현상을 일컫는다.
칩셋에서 데이터 신호를 연속해서 출력할 때, 출력되는 속도가 빠르지 않을 때에는 상기 신호 반사 현상은 크게 문제되지 않으나, 출력되는 데이터 신호의 속도가 일정한 속도 이상이 되면 신호 반사 현상으로 인해 반도체 메모리 장치가 데이터를 안정적으로 입력 받지 못하게 된다. 즉, 칩셋에서 기 출력된 데이터 신호의 반사 신호와 이후에 출력되는 데이터 신호 사이에 간섭 현상이 발생하여 데이터가 기 설정된 대로 반도체 메모리 장치에 입력되지 않는 경우가 발생하는 것이다. 이와 같은 신호 반사 현상은 데이터 출력시에도 마찬가지의 원리로 발생하며, 이를 방지하기 위해 반도체 메모리 장치의 데이터 입출력단에 온 다이 터미네이션(On Die Termination) 회로를 구비하여 반도체 메모리 장치의 데이터 입출력단 임피던스를 데이터 전송 라인의 임피던스와 매칭시키고 있다.
이하, 종래의 기술에 따른 온 다이 터미네이션 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 구성도로서, 온 다이 터미네이션 회로를 통해 생성되는 P-코드와 N-코드의 수가 각각 5개씩인 것을 예로 들어 나타낸 것이다.
상기 온 다이 터미네이션 회로(1)는 입력되는 5개의 P-코드(Pcode<0:4>)의 제어에 따라 풀업(Pull Up) 구동 동작을 수행하는 풀업 드라이버(3), 상기 풀업 드라이버(3)로부터 출력되는 신호와 기준 전압(Vref)의 전위 레벨을 비교하는 제 1 비교기(CMP1), 상기 제 1 비교기(CMP1)로부터 출력되는 신호의 전위 레벨에 따라 카운팅 동작을 수행하여 상기 5개의 P-코드(Pcode<0:4>)를 생성하는 제 1 카운터(CNT1), 입력되는 5개의 N-코드(Ncode<0:4>)의 제어에 따라 풀다운(Pull Down) 구동 동작을 수행하는 풀다운 드라이버(5), 상기 풀업 드라이버(3) 및 상기 풀다운 드라이버(5)로부터 출력되는 신호와 상기 기준 전압(Vref)의 전위 레벨을 비교하는 제 2 비교기(CMP2) 및 상기 제 2 비교기(CMP2)로부터 출력되는 신호의 전위 레벨에 따라 카운팅 동작을 수행하여 상기 5개의 N-코드(Ncode<0:4>)를 생성하는 제 2 카운터(CNT2)로 구성되며, 상기 풀업 드라이버(3)의 출력 신호는 패드(7)를 통해 외부 저항(Rext)과 연결된다.
이와 같이 구성된 온 다이 터미네이션 회로(1)에서, 상기 풀업 드라이버(3)의 출력 신호의 전위 레벨이 상기 기준 전압(Vref)의 전위 레벨과 같아질 때 상기 풀업 드라이버(3)의 저항값이 상기 외부 저항(Rext)의 저항값과 같아진다. 상기 제 1 카운터(CNT1)는 상기 제 1 비교기(CMP1)의 비교 결과에 따라 상기 5개의 P-코드(Pcode<0:4>)의 논리값을 제어하여 상기 풀업 드라이버(3)의 저항값이 상기 외부 저항(Rext)의 저항값과 같아지게 한다.
상기 풀다운 드라이버(5)의 저항값 또한 상기 풀업 드라이버(3) 및 상기 외부 저항(Rext)의 저항값과 같아져야 한다. 상기 제 2 카운터(CNT2)는 상기 제 2 비교기(CMP2)의 비교 결과에 따라 상기 5개의 N-코드(Ncode<0:4>)의 논리값을 제어하여 상기 풀다운 드라이버(5)의 저항값이 상기 풀업 드라이버(3) 및 상기 외부 저항(Rext)의 저항값과 같아지게 한다.
이와 같은 동작에 의해 반도체 메모리 장치의 데이터 입출력단의 임피던스와 데이터 전송 라인의 임피던스가 매칭되는 것이다.
도 2a는 도 1에 도시한 풀업 드라이버의 구성을 나타낸 회로도이고, 도 2b는 도 1에 도시한 풀다운 드라이버의 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 풀업 드라이버(3)는 각각의 게이트 단에 한 개의 P- 코드(Pcode<i>)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되는 제 1 ~ 제 5 트랜지스터(TR1 ~ TR5) 및 상기 제 1 ~ 제 5 트랜지스터(TR1 ~ TR5)의 드레인 단과 제 1 출력 노드(Nout1) 사이에 구비되는 제 1 ~ 제 5 저항(R1 ~ R5)으로 구성된다.
각각의 P-코드(Pcode<i>)가 갖는 전위 레벨에 따라 상기 제 1 ~ 제 5 트랜지스터(TR1 ~ TR5) 중 턴 온(Turn On) 또는 턴 오프(Turn Off) 되는 트랜지스터의 개수가 결정되므로, 상기 5개의 P-코드(Pcode<0:4>)의 논리값을 변경함으로써 상기 풀업 드라이버(3)의 전체 저항값을 제어할 수 있는 것이다.
그리고 상기 풀다운 드라이버(5)는 각각의 게이트 단에 한 개의 N-코드(Ncode<i>)가 입력되고 소스 단이 접지되는 제 6 ~ 제 10 트랜지스터(TR6 ~ TR10) 및 상기 제 6 ~ 제 10 트랜지스터(TR6 ~ TR10)의 드레인 단과 제 2 출력 노드(Nout2) 사이에 구비되는 제 6 ~ 제 10 저항(R6 ~ R10)으로 구성된다.
각각의 N-코드(Ncode<i>)가 갖는 전위 레벨에 따라 상기 제 6 ~ 제 10 트랜지스터(TR6 ~ TR10) 중 턴 온 또는 턴 오프 되는 트랜지스터의 개수가 결정되므로, 상기 5개의 N-코드(Ncode<0:4>)의 논리값을 변경함으로써 상기 풀다운 드라이버(5)의 전체 저항값을 제어할 수 있는 것이다.
이와 같이, 반도체 메모리 장치의 온 다이 터미네이션 회로는 P-코드와 N-코드를 활용하여 반도체 메모리 장치의 데이터 입출력단과 전송 라인 간의 임피던스 매칭을 수행한다. 그러나 상술한 임피던스 매칭 동작이 제대로 수행되지 않았을 경우, 현재까지는 그 원인을 찾아낼 수 없었다. 상술한 임피던스 매칭 동작이 제대로 수행되지 않으면, 반도체 메모리 장치의 인터페이스의 특성에 오류가 발생하였는 지, 온 다이 터미네이션 회로의 동작이 잘못되었는지 파악할 수 없었으며, 이는 종래의 기술에 의해서는 상기 P-코드와 상기 N-코드가 제대로 생성되었는지를 확인할 수 있는 방법이 없다는 데에 그 이유가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 테스트 모드시 온 다이 터미네이션 회로에서 활용되는 이진 코드를 입력 받아 그에 따른 결과를 출력함으로써, 반도체 메모리 장치의 데이터 입출력단과 전송 라인 간의 임피던스 매칭 동작의 오동작 발생시 그 원인을 파악할 수 있도록 하는 반도체 메모리 장치의 데이터 출력 프리드라이버 및 프리드라이빙 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는, 클럭과 데이터를 동기시켜 출력하는 데이터 공급부; 테스트 모드 진입 여부와 데이터 출력 동작 여부에 따라 상기 데이터 공급부로부터 출력되는 데이터의 값을 제어하는 제어부; 및 테스트 모드 진입 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드 및 상기 데이터 공급부로부터 출력되는 데이터를 래치 및 구동하여 출력하는 래치 구동부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법은, a) 클럭과 데이터를 동기시켜 출력하는 단계; b) 테스트 모드 진입 여부와 데이터 출력 동작 여부에 따라 상기 a) 단계로부터 출력되는 데이터의 값을 제어하는 단계; 및 c) 테스트 모드 진입 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드 및 상기 a) 단계로부터 출력되는 데이터를 래치 및 구동하여 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 구성을 나타낸 블록도이다.
도시한 바와 같이, 데이터 출력 프리드라이버는, 라이징 클럭(rclk)과 라이징 데이터(rdata) 또는 폴링 클럭(fclk)과 폴링 데이터(fdata)를 동기시켜 출력하는 데이터 공급부(10), 테스트 모드 신호(tm)와 데이터 출력 동작 신호(doa)의 인에이블 여부에 따라 상기 데이터 공급부(10)로부터 출력되는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata)의 값을 제어하는 제어부(20) 및 테스트 모드 신호(tm)의 인에이블 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드(code<i>) 및 상기 데이터 공급부(10)로부터 출력되는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata)를 래치 및 구동하여 출력하는 래치 구동부(30)를 포함한다.
이 때 상기 이진 코드(code<i>)는 온 다이 터미네이션 회로에서 사용되는 P-코드 또는 N-코드를 통칭하여 표현한 것이다. 즉 온 다이 터미네이션 회로에서 사용되는 복수 개의 P-코드와 복수 개의 N-코드를 복수 개의 데이터 출력 프리드라이 버에 각각 테스트 수행 가능한 만큼 전달하며, 이를 통해 상기 복수 개의 P-코드와 복수 개의 N-코드에 대한 테스트가 수행된다.
여기에서 상기 테스트 모드 신호(tm)는 상기 데이터 출력 프리드라이버가 상기 이진 코드(code<i>)에 대한 테스트를 수행하도록 하는 신호이다. 그리고 상기 데이터 출력 동작 신호(doa)는 그 전위 레벨을 통해 상기 반도체 메모리 장치가 데이터 출력 동작을 수행하는지에 대한 정보를 담는 신호이다.
상기 테스트 모드 신호(tm)가 디스에이블 되면 상기 데이터 출력 프리드라이버는 일반적인 데이터 구동 동작을 수행한다. 즉, 이 때 상기 데이터 출력 동작 신호(doa)가 상기 데이터 출력 프리드라이버의 데이터 출력 동작을 지시하면 상기 라이징 클럭(rclk)에 동기된 라이징 데이터(rdata) 또는 상기 폴링 클럭(fclk)에 동기된 폴링 데이터(fdata)에 대한 래치 및 구동 동작을 수행하여 이후의 데이터 출력 메인 드라이버에 전달하는 기능을 수행한다.
그러나 상기 테스트 모드 신호(tm)가 인에이블 되면 상기 데이터 출력 프리드라이버는 상기 이진 코드(code<i>)에 대한 테스트 동작을 수행한다. 상기 제어부(20)는 상기 데이터 출력 동작 신호(doa)가 갖는 전위 레벨에 따라 상기 데이터 공급부(10)에서 출력되는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata)의 전위 레벨을 제어한다. 그리고 상기 래치 구동부(30)는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata) 및 상기 이진 코드(code<i>)의 입력에 대응하여 래치 및 구동 동작을 수행한다. 그러므로 실험자는 상기 데이터 출력 프리드라이버와 이후의 데이터 출력 메인 드라이버를 통해 출력되는 데이터를 측정 함으로써 상기 이진 코드(code<i>)의 오류 여부를 판별할 수 있게 된다.
도 4는 도 3에 도시한 데이터 출력 프리드라이버의 상세 회로 구성을 나타낸 일 예시도로서, 각각의 데이터 출력 프리드라이버가 이진 코드 한 비트씩만을 테스트하는 경우를 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 데이터 공급부(10)는, 상기 라이징 클럭(rclk)에 상기 라이징 데이터(rdata)를 동기시키기 위한 라이징 데이터 공급부(110) 및 상기 폴링 클럭(fclk)에 상기 폴링 데이터(fdata)를 동기시키기 위한 폴링 데이터 공급부(120)를 포함한다.
여기에서 상기 라이징 데이터 공급부(110)는, 상기 라이징 클럭(rclk)의 제어에 따라 상기 라이징 데이터(rdata)를 제 1 노드(N1)에 출력하는 제 1 패스게이트(PG1)를 포함하고, 상기 폴링 데이터 공급부(120)는 상기 폴링 클럭(fclk)의 제어에 따라 상기 폴링 데이터(fdata)를 상기 제 1 노드(N1)에 출력하는 제 2 패스게이트(PG2)를 포함한다.
그리고 상기 제어부(20)는, 상기 테스트 모드 신호(tm)와 상기 데이터 출력 동작 신호(doa)를 조합하여 스위칭 제어 신호(swc)를 생성하는 제 1 신호 조합부(210) 및 상기 스위칭 제어 신호(swc)의 제어에 따라 외부 공급전원(VDD)을 상기 제 1 노드(N1)에 공급하는 스위칭부(220)를 포함한다.
이 때 상기 제 1 신호 조합부(210)는, 상기 테스트 모드 신호(tm)를 입력 받는 제 1 인버터(IV1), 상기 데이터 출력 동작 신호(doa)를 입력 받는 제 2 인버터(IV2) 및 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받아 상기 스위칭 제어 신호(swc)를 출력하는 제 1 낸드게이트(ND1)를 포함한다.
그리고 상기 스위칭부(220)는, 게이트 단에 상기 스위칭 제어 신호(swc)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)와 연결되는 트랜지스터(TR)를 포함한다.
또한 상기 래치 구동부(30)는, 상기 테스트 모드 신호(tm)와 한 비트의 이진 코드(code<i>)를 조합하여 테스트 코드 신호(tcd)를 생성하는 제 2 신호 조합부(310) 및 상기 제 1 노드(N1)로부터 전달되는 신호와 상기 테스트 코드 신호(tcd)를 조합, 래치 및 구동하여 출력하는 구동부(320)를 포함한다.
여기에서 상기 제 2 신호 조합부(310)는, 상기 한 비트의 이진 코드(code<i>)를 입력 받는 제 3 인버터(IV3) 및 상기 제 3 인버터(IV3)의 출력 신호와 상기 테스트 모드 신호(tm)를 입력 받아 상기 테스트 코드 신호(tcd)를 출력하는 제 2 낸드게이트(ND2)를 포함한다.
그리고 상기 구동부(320)는, 상기 제 1 노드(N1)로부터 전달되는 신호와 상기 테스트 코드 신호(tcd)를 입력 받는 제 3 낸드게이트(ND3), 상기 제 3 낸드게이트(ND3)와 래치 구조를 형성하는 제 4 인버터(IV4) 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 비반전 구동하여 출력하는 제 5 인버터(IV5)를 포함한다.
이와 같이 구성된 상기 데이터 출력 프리드라이버에서, 상기 제어부(20)의 상기 제 1 신호 조합부(210)에서 출력되는 상기 스위칭 제어 신호(swc)는 상기 테스트 모드 신호(tm)와 상기 데이터 출력 동작 신호(doa)가 모두 로우 레벨(Low Level)로 디스에이블 될 때에만 로우 레벨의 전위를 갖는다. 즉 이 경우는 상기 반도체 메모리 장치가 데이터 출력 동작을 수행하지 않고, 상기 이진 코드(code<i>)에 대한 테스트 또한 수행하지 않는 경우에 해당한다. 따라서 이 때에는 상기 스위칭 제어 신호(swc)를 로우 레벨로 만들어 상기 스위칭부(220)의 상기 트랜지스터(TR)를 턴 온(Turn On) 시킴으로써 상기 제 1 노드(N1)에 하이 레벨(High Level)의 전위를 인가한다.
그러나 상기 테스트 모드 신호(tm)가 인에이블 되거나 상기 데이터 출력 동작 신호(doa)가 인에이블 되면, 상기 스위칭 제어 신호(swc)는 하이 레벨의 전위를 갖게 된다. 이 경우는 상기 반도체 메모리 장치가 데이터 출력 동작을 수행하거나 상기 이진 코드(code<i>)에 대한 테스트가 수행되는 경우에 해당하므로, 상기 스위칭 제어 신호(swc)는 상기 스위칭부(220)의 상기 트랜지스터(TR)를 턴 오프(Turn Off) 시키고 이에 따라 상기 제 1 노드(N1)의 전위는 플로팅(Floating) 상태가 된다. 이 상태에서 상기 래치 구동부(30)는 상기 제 1 노드(N1)에 전달되는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata) 및 상기 테스트 코드 신호(tcd)의 입력에 대응한 신호를 래치 및 구동하여 이후의 데이터 출력 메인 드라이버에 전달하는 동작을 수행한다.
상기 래치 구동부(30)의 상기 제 2 신호 조합부(310)는 상기 테스트 모드 신호(tm)가 디스에이블 되면 상기 이진 코드(code<i>)의 입력 여부에 무관하게 하이 레벨의 테스트 코드 신호(tcd)를 출력한다. 이에 따라 상기 구동부(320)의 상기 제 3 낸드게이트(N3)는 상기 제 1 노드(N1)로부터 전달되는 신호에 대한 인버터의 기 능만을 수행하게 된다.
그러나 상기 테스트 모드 신호(tm)가 인에이블 되면 상기 테스트 코드 신호(tcd)는 상기 이진 코드(code<i>)와 같은 전위 레벨을 갖게 된다. 즉 상기 이진 코드(code<i>)의 전위가 로우 레벨이면 상기 테스트 코드 신호(tcd) 또한 로우 레벨의 전위를 갖게 되고, 이에 따라 상기 래치 구동부(30)의 출력 신호는 로우 레벨의 전위를 갖는다. 상기 이진 코드(code<i>)의 전위가 하이 레벨이면 상기 테스트 코드 신호(tcd) 또한 하이 레벨의 전위를 갖게 되고, 이에 따라 상기 래치 구동부(30)의 출력 신호는 상기 제 1 노드(N1)에 인가되는 상기 라이징 데이터(rdata) 또는 상기 폴링 데이터(fdata)와 같은 레벨의 전위를 갖는다. 이와 같은 사실을 숙지한 실험자가 상기 이진 코드(code<i>)에 대한 테스트를 수행함으로써 상기 이진 코드(code<i>)의 오류 여부를 판별할 수 있게 되는 것이다.
도 5는 도 3에 도시한 데이터 출력 프리드라이버의 상세 회로 구성을 나타낸 다른 예시도로서, 각각의 데이터 출력 프리드라이버가 이진 코드 P-코드와 N-코드를 각각 한 비트씩 테스트하는 경우를 예로 들어 나타낸 것이다.
도시한 데이터 출력 프리드라이버의 구성은 래치 구동부(30)의 구성만이 상이할 뿐 도 4에 도시한 데이터 출력 프리드라이버와 유사하다. 여기에서는 상기 래치 구동부(30) 내에 테스트 코드 신호(tcd)를 생성하는 구성 요소를 제 3 신호 조합부(330)라고 부르기로 한다. 상기 제 3 신호 조합부(330)는 상기 테스트 모드 신호(tm), P-N 제어 신호(pnc), 한 비트의 P-코드(Pcode<i>) 및 한 비트의 N-코드(Ncode<i>)의 입력에 대응하여 상기 테스트 코드 신호(tcd)를 생성한다.
여기에서 상기 P-N 제어 신호(pnc)는 테스트 단계에서 생성하는 신호로서, 상기 한 비트의 P-코드(Pcode<i>) 또는 상기 한 비트의 N-코드(Ncode<i>)를 선택적으로 테스트하도록 하는 기능을 수행한다.
상기 제 3 신호 조합부(330)는, 상기 P-N 제어 신호(pnc)의 제어에 따라 상기 한 비트의 P-코드(Pcode<i>)를 출력하는 제 3 패스게이트(PG3), 상기 P-N 제어 신호(pnc)의 제어에 따라 상기 한 비트의 N-코드(Ncode<i>)를 출력하는 제 4 패스게이트(PG4), 상기 제 3 패스게이트(PG3)로부터 전달되는 상기 한 비트의 P-코드(Pcode<i>) 또는 상기 제 4 패스게이트(PG4)로부터 전달되는 상기 한 비트의 N-코드(Ncode<i>)를 입력 받는 제 6 인버터(IV6) 및 상기 제 6 인버터(IV6)의 출력 신호와 상기 테스트 모드 신호(tm)를 입력 받아 상기 테스트 코드 신호(tcd)를 출력하는 제 4 낸드게이트(ND4)를 포함한다.
상기 P-N 제어 신호(pnc)의 전위가 하이 레벨이면 상기 제 3 패스게이트(PG3)가 턴 온 되므로 상기 제 6 인버터(IV6)에는 상기 한 비트의 P-코드(Pcode<i>)가 전달된다. 이 때 상기 테스트 모드 신호(tm)가 인에이블 되면 상기 테스트 코드 신호(tcd)는 상기 한 비트의 P-코드(Pcode<i>)와 같은 레벨의 신호가 된다.
반면에 상기 P-N 제어 신호(pnc)의 전위가 로우 레벨이면 상기 제 4 패스게이트(PG4)가 턴 온 되므로 상기 제 6 인버터(IV6)에는 상기 한 비트의 N-코드(Ncode<i>)가 전달된다. 마찬가지로 이 때 상기 테스트 모드 신호(tm)가 인에이블 되면 상기 테스트 코드 신호(tcd)는 상기 한 비트의 N-코드(Ncode<i>)와 같은 레벨의 신호가 된다.
반도체 메모리 장치 내의 데이터 출력 회로의 수가 테스트하고자 하는 이진 코드의 수보다 적게 구비된 경우에는 상술한 실시예를 통해 상기 이진 코드에 대한 테스트를 수행할 수 있다.
이와 같이, 데이터 출력 프리드라이버를 통해 이진 코드에 대한 테스트를 수행할 수 있도록 함으로써 온 다이 터미네이션 동작에 사용되는 P-코드와 N-코드의 오류 여부에 대한 테스트가 가능하게 되었다. 이에 따라 반도체 메모리 장치의 데이터 입출력단과 전송 라인 간의 임피던스 매칭 동작에서 오류가 발생한 경우, 반도체 메모리 장치의 인터페이스의 특성에 오류가 발생하였는지, 온 다이 터미네이션 회로의 동작이 잘못되었는지 파악할 수 있게 된다. 본 발명의 구현으로 인해 온 다이 터미네이션 회로의 임피던스 매칭 동작의 테스트가 가능하게 되므로, 임피던스 매칭 동작에 대한 신뢰도를 높일 수 있게 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버 및 프리드라이빙 방법은, 테스트 모드시 온 다이 터미네이션 회로에서 활용되는 이진 코드를 입력 받아 그에 따른 결과를 출력함으로써, 반도체 메모리 장치의 데이터 입출력단과 전송 라인 간의 임피던스 매칭 동작의 오동작 발생시 그 원인을 파악할 수 있도록 하는 효과가 있다.

Claims (23)

  1. 클럭과 데이터를 동기시켜 출력하는 데이터 공급부;
    테스트 모드 진입 여부와 데이터 출력 동작 여부에 따라 상기 데이터 공급부로부터 출력되는 데이터의 값을 제어하는 제어부; 및
    테스트 모드 진입 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드 및 상기 데이터 공급부로부터 출력되는 데이터를 래치 및 구동하여 출력하는 래치 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  2. 제 1 항에 있어서,
    상기 데이터 공급부는 라이징 클럭에 동기되는 라이징 데이터 또는 폴링 클럭에 동기되는 폴링 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  3. 제 1 항에 있어서,
    상기 제어부는 상기 테스트 모드 진입 여부를 지시하는 테스트 모드 신호 또는 상기 데이터 출력 동작 여부를 알리는 데이터 출력 동작 신호가 인에이블 되면 상기 데이터 공급부로부터 출력되어 상기 래치 구동부에 전달되는 데이터를 차단하 는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  4. 제 1 항에 있어서,
    상기 래치 구동부는 상기 테스트 모드 진입 여부를 지시하는 테스트 모드 신호가 디스에이블 되면 상기 이진 코드의 전위 레벨과 무관하게 상기 데이터 공급부로부터 전달되는 데이터를 래치 및 구동하는 동작을 수행하고, 상기 테스트 모드 신호가 인에이블 되면 상기 이진 코드와 상기 데이터 공급부로부터 전달되는 데이터를 조합하여 래치 및 구동하는 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  5. 제 2 항에 있어서,
    상기 데이터 공급부는,
    상기 라이징 클럭에 상기 라이징 데이터를 동기시키기 위한 라이징 데이터 공급부; 및
    상기 폴링 클럭에 상기 폴링 데이터를 동기시키기 위한 폴링 데이터 공급부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  6. 제 5 항에 있어서,
    상기 라이징 데이터 공급부는, 상기 라이징 클럭의 제어에 따라 상기 라이징 데이터를 상기 제어부와 상기 래치 구동부와의 공통 노드에 출력하는 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  7. 제 5 항에 있어서,
    상기 폴링 데이터 공급부는, 상기 폴링 클럭의 제어에 따라 상기 폴링 데이터를 상기 제어부와 상기 래치 구동부와의 공통 노드에 출력하는 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  8. 제 3 항에 있어서,
    상기 제어부는,
    상기 테스트 모드 신호와 상기 데이터 출력 동작 신호를 조합하여 스위칭 제어 신호를 생성하는 신호 조합부; 및
    상기 스위칭 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 공급부와 상기 래치 구동부와의 공통 노드에 공급하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  9. 제 8 항에 있어서,
    상기 신호 조합부는,
    상기 테스트 모드 신호를 입력 받는 제 1 인버터;
    상기 데이터 출력 동작 신호를 입력 받는 제 2 인버터; 및
    상기 제 1 인버터의 출력 신호와 상기 제 2 인버터의 출력 신호를 입력 받아 상기 스위칭 제어 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  10. 제 8 항에 있어서,
    상기 스위칭부는, 게이트 단에 상기 스위칭 제어 신호가 입력되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 데이터 공급부와 상기 래치 구동부와의 공통 노드에 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  11. 제 4 항에 있어서,
    상기 래치 구동부는,
    상기 테스트 모드 신호와 상기 이진 코드 한 비트를 조합하여 테스트 코드 신호를 생성하는 신호 조합부; 및
    상기 데이터 공급부와 상기 제어부와의 공통 노드로부터 전달되는 신호와 상기 테스트 코드 신호를 조합, 래치 및 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  12. 제 11 항에 있어서,
    상기 신호 조합부는,
    상기 이진 코드 한 비트를 입력 받는 인버터; 및
    상기 인버터의 출력 신호와 상기 테스트 모드 신호를 입력 받아 상기 테스트 코드 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  13. 제 11 항에 있어서,
    상기 구동부는,
    상기 데이터 공급부와 상기 제어부와의 공통 노드로부터 전달되는 신호와 상기 테스트 코드 신호를 입력 받는 낸드게이트;
    상기 낸드게이트와 래치 구조를 형성하는 제 1 인버터; 및
    상기 낸드게이트의 출력 신호를 비반전 구동하여 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  14. 제 4 항에 있어서,
    상기 래치 구동부는,
    상기 테스트 모드 신호, P-N 제어 신호, 상기 이진 코드 중 한 비트의 P-코드 및 상기 이진 코드 중 한 비트의 N-코드의 입력에 대응하여 상기 테스트 코드 신호를 생성하는 신호 조합부; 및
    상기 데이터 공급부와 상기 제어부와의 공통 노드로부터 전달되는 신호와 상기 테스트 코드 신호를 조합, 래치 및 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  15. 제 14 항에 있어서,
    상기 신호 조합부는,
    상기 P-N 제어 신호의 제어에 따라 상기 한 비트의 P-코드를 출력하는 제 1 패스게이트;
    상기 P-N 제어 신호의 제어에 따라 상기 한 비트의 N-코드를 출력하는 제 2 패스게이트;
    상기 제 1 패스게이트로부터 전달되는 상기 한 비트의 P-코드 또는 상기 제 2 패스게이트로부터 전달되는 상기 한 비트의 N-코드를 입력 받는 인버터; 및
    상기 인버터의 출력 신호와 상기 테스트 모드 신호를 입력 받아 상기 테스트 코드 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  16. 제 14 항에 있어서,
    상기 구동부는,
    상기 데이터 공급부와 상기 제어부와의 공통 노드로부터 전달되는 신호와 상기 테스트 코드 신호를 입력 받는 낸드게이트;
    상기 낸드게이트와 래치 구조를 형성하는 제 1 인버터; 및
    상기 낸드게이트의 출력 신호를 비반전 구동하여 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  17. a) 클럭과 데이터를 동기시켜 출력하는 단계;
    b) 테스트 모드 진입 여부와 데이터 출력 동작 여부에 따라 상기 a) 단계로부터 출력되는 데이터의 값을 제어하는 단계; 및
    c) 테스트 모드 진입 여부에 따라 온 다이 터미네이션 동작시 사용되는 이진 코드 및 상기 a) 단계로부터 출력되는 데이터를 래치 및 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  18. 제 17 항에 있어서,
    상기 a) 단계는, 라이징 클럭에 동기되는 라이징 데이터 또는 폴링 클럭에 동기되는 폴링 데이터를 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  19. 제 17 항에 있어서,
    상기 b) 단계는, 상기 테스트 모드 진입 여부를 지시하는 테스트 모드 신호 또는 상기 데이터 출력 동작 여부를 알리는 데이터 출력 동작 신호가 인에이블 되면 상기 a) 단계로부터 출력되어 상기 c) 단계에 전달되는 데이터를 차단하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  20. 제 17 항에 있어서,
    상기 c) 단계는, 상기 테스트 모드 진입 여부를 지시하는 테스트 모드 신호가 디스에이블 되면 상기 이진 코드의 전위 레벨과 무관하게 상기 a) 단계로부터 전달되는 데이터를 래치 및 구동하는 동작을 수행하고, 상기 테스트 모드 신호가 인에이블 되면 상기 이진 코드와 상기 a) 단계로부터 전달되는 데이터를 조합하여 래치 및 구동하는 동작을 수행하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  21. 제 19 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 테스트 모드 신호와 상기 데이터 출력 동작 신호를 조합하여 스위 칭 제어 신호를 생성하는 단계; 및
    b-2) 상기 스위칭 제어 신호의 제어에 따라 외부 공급전원을 상기 a) 단계의 출력 신호 및 상기 c) 단계의 입력 신호가 형성되는 노드에 공급하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  22. 제 20 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 테스트 모드 신호와 상기 이진 코드 한 비트를 조합하여 테스트 코드 신호를 생성하는 단계; 및
    c-2) 상기 a) 단계 및 상기 b) 단계의 출력 신호와 상기 테스트 코드 신호를 조합, 래치 및 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
  23. 제 20 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 테스트 모드 신호, P-N 제어 신호, 상기 이진 코드 중 한 비트의 P-코드 및 상기 이진 코드 중 한 비트의 N-코드의 입력에 대응하여 테스트 코드 신호를 생성하는 단계; 및
    c-2) 상기 a) 단계 및 상기 b) 단계의 출력 신호와 상기 테스트 코드 신호를 조합, 래치 및 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이빙 방법.
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* Cited by examiner, † Cited by third party
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KR940020427A (ko) * 1993-02-15 1994-09-16 문정환 반도체 기억소자의 테스트 모드회로
KR20050021641A (ko) * 2003-08-25 2005-03-07 주식회사 하이닉스반도체 프리 드라이버 회로 및 이를 이용한 출력 회로

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