KR20110001417A - 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로 - Google Patents

반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로 Download PDF

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Abstract

리드 라이트 구분 정보 신호, 예비 입출력 스트로브 펄스, 및 반전 지연 신호에 응답하여 래치 신호를 생성하는 래치 제어부, 상기 예비 입출력 스트로브 펄스를 반전 지연시켜 상기 반전 지연 신호로서 출력하는 반전 지연부, 및 상기 래치 신호를 드라이빙하여 입출력 스트로브 펄스로서 출력하는 드라이빙부를 포함한다.
Figure P1020090058939
글로벌 입출력 라인, 로컬 입출력 라인, 입출력 스트로브 펄스

Description

반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로{Input/Output Strobe Pulse Generating Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입출력 스트로브 펄스 생성 회로에 관한 것이다.
일반적으로 입출력 스트로브 펄스는 리드 동작시 셀에서 로컬 입출력 라인을 통해 전달된 데이터를 증폭하는 입출력 센스 앰프의 인에이블 신호로서 사용된다. 또한 입출력 스트로브 펄스는 페러럴 테스트시 로컬 입출력 라인의 데이터를 글로벌 입출력 라인에 전달하는 스위치를 활성화시키는 데도 사용된다.
반도체 메모리 장치가 집적화되면서 입출력 라인들간의 간격이 좁아지고, 이로 인해 입출력 라인들 사이의 커패시턴스(capacitance)가 커져 입출력 라인의 로딩(loading)이 증가하게 되었다.
특히, 글로벌 입출력 라인에 비해 거리가 짧은 로컬 입출력 라인에서 글로벌 입출력 라인으로 데이터를 전송할 경우, 즉 글로벌 입출력 라인에 비해 커패시턴스가 작은 로컬 입출력 라인에서 커패시턴스가 큰 글로벌 입출력 라인으로 데이터가 전송될 경우 글로벌 입출력 라인의 로딩은 더욱 증가한다.
따라서, 글로벌 입출력 라인의 로딩이 커질수록 리드 동작시 로컬 입출력 라인과 글로벌 입출력 라인을 연결하는 스위치의 활성화 시간이 증가되어야 하고 또한 입출력 센스 앰프의 활성화 시간이 증가되어야 한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리장치의 집적화로 인해 로컬 및 글로벌 라인의 로딩이 커지더라도 정상적인 데이터를 출력할 수 있도록 입출력 스트로브 펄스를 생성하는 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로는 리드 라이트 구분 정보 신호, 예비 입출력 스트로브 펄스, 및 반전 지연 신호에 응답하여 래치 신호를 생성하는 래치 제어부, 상기 예비 입출력 스트로브 펄스를 반전 지연시켜 상기 반전 지연 신호로서 출력하는 반전 지연부, 및 상기 래치 신호를 드라이빙하여 입출력 스트로브 펄스로서 출력하는 드라이빙부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로는 종래보다 인에이블 폭이 넓은 입출력 스트로브 펄스를 생성할 수 있어, 반도체 메모리 장치의 집적화로 인한 로컬 및 글로벌 입출력 라인들의 로딩 문제를 해결할 수 있고, 이로 인하여 반도체 메모리 장치는 데이터 신뢰도가 높아지는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로는 도 1에 도시된 바와 같이, 래치 제어부(100), 드라이빙부(200), 테스트 지 연 증가부(300), 및 반전 지연부(400)를 포함한다.
상기 래치 제어부(100)는 리드 라이트 구분 정보 신호(WT/RD), 예비 입출력 스트로브 펄스(pre_IOSTBP), 및 반전 지연 신호(signal_db)에 응답하여 래치 신호(signal_latch)를 생성한다. 이때, 상기 리드 라이트 구분 정보 신호(WT/RD)는 리드 동작시 로우 레벨로 인에이블되고, 라이트 동작시 하이 레벨로 디스에이블되는 신호이다.
예를 들어, 상기 래치 제어부(100)는 상기 리드 라이트 구분 정보 신호(WT/RD)가 로우 레벨로 인에이블되고 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)가 로우 레벨로 인에이블되면, 상기 래치 신호(signal_latch)를 하이 레벨로 인에이블시키고 상기 반전 지연 신호(signal_db)가 로우 레벨로 디스에이블될 때까지 인에이블된 상기 래치 신호(signal_latch)를 유지시킨다. 또한, 상기 래치 제어부(100)는 상기 리드 라이트 구분 정보 신호(WT/RD)가 하이 레벨로 디스에이블되면 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 반전시켜 상기 래치 신호(signal_latch)로서 출력한다.
상기 래치 제어부(100)는 제 1 인버터(IV11), 및 제 1 및 제 2 낸드 게이트(ND11, ND12)를 포함한다. 상기 제 1 인버터(IV11)는 상기 리드 라이트 구분 정보 신호(WT/RD)를 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)와 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 래치 신호(signal_latch)를 출력한다. 상기 제 2 낸드 게이트(ND12)는 상기 제 1 낸드 게이트(ND11)의 출력 신호, 상기 제 1 인버터(IV11)의 출력 신호 및 상기 반전 지연 신호(signal_db)를 입력 받는다.
상기 드라이빙부(200)는 상기 래치 신호(signal_latch)를 드라이빙하여 상기 입출력 스트로브 펄스(IOSTBP)로서 출력한다.
상기 테스트 지연 증가부(300)는 테스트 신호(Test)가 인에이블되면 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 지연시켜 상기 지연부(400)에 출력하고, 상기 테스트 신호(Test)가 디스에이블되면 상기 테스트 신호(Test)가 인에이블되었을 때보다 짧은 지연시간으로 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 지연시켜 상기 지연부(400)에 출력한다.
상기 테스트 지연 증가부(300)는 제 1 내지 제 6 트랜지스터(P11, N11, N12, P12, P13, N13), 및 제 1 및 제 2 저항 소자(R11, R12)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 1 저항 소자(R11)는 일단에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 테스트 신호(Test)를 입력 받고 드레인과 소오스 각각에 상기 제 1 저항 소자(R11)의 일단과 타단이 연결된다. 상기 제 3 트랜지스터(N12)는 게이트에 상기 래치 신호(signal_latch)가 입력되고 드레인에 상기 제 1 저항 소자(R11)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P12)는 게이트에 상기 제 1 저항 소자(R11)와 상기 제 3 트랜지스터(N12)가 연결된 노드가 연결되며 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R12)는 일단에 상기 제 4 트랜지스터(P12)의 드레인이 연결된다. 상기 제 5 트랜지스터(P13) 는 게이트에 상기 테스트 신호(Test)의 반전 신호(Testb)가 입력되고 드레인과 소오스 각각에 상기 제 2 저항 소자(R12)의 일단과 타단이 연결된다. 상기 제 6 트랜지스터(N13)는 게이트에 상기 제 1 저항 소자(R11)와 상기 제 3 트랜지스터(N12)가 연결된 노드가 연결되며 드레인에 상기 제 2 저항 소자(R12)의 타단이 연결되고 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 4 트랜지스터(P12)와 상기 제 2 저항 소자(R12)가 연결된 노드가 상기 테스트 지연 증가부(300)의 출력 노드로서 상기 지연부(400)와 연결된다.
상기 반전 지연부(400)는 상기 테스트 지연 증가부(300)의 출력을 반전 지연시켜 상기 반전 지연 신호(signal_db)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 리드 동작시를 설명한다.
리드 동작시, 리드 라이트 구분 정보 신호(WT/RD)는 로우 레벨이다.
래치 제어부(100)는 예비 입출력 스트로브 펄스(pre_IOSTBP)가 로우 레벨로 인에이블되면 래치 신호(signal_latch)를 하이 레벨로 인에이블시킨다.
드라이빙부(200)는 상기 래치 신호(signal_latch)를 드라이빙하여 하이 레벨로 인에이블된 입출력 스트로브 펄스(IOSTBP)를 출력한다.
테스트 지연 증가부(300)와 반전 지연부(400)는 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 반전 지연시켜 반전 지연 신호(signal_db)로서 출력한다.
상기 래치 제어부(100)는 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)가 하 이 레벨로 디스에이블되더라도, 상기 반전 지연 신호(signal_db)가 하이 레벨인 상태에서는 상기 래치 신호(signal_latch)를 하이 레벨로 유지시킨다.
상기 래치 제어부(100)는 상기 반전 지연 신호(signal_db)가 로우 레벨로 천이하면, 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 반전시켜 상기 래치 신호(signal_latch)를 생성한다. 따라서, 상기 래치부(100)는 상기 반전 지연 신호(signal_db)가 로우 레벨로 천이하면 상기 래치 신호(signal_latch)를 로우 레벨로 디스에이블시킨다.
라이트 동작시, 상기 리드 라이트 구분 정보 신호(WT/RD)는 하이 레벨이다.
따라서, 상기 래치 제어부(100)는 상기 반전 지연 신호(signal_db)와 상기 래치 신호(signal_latch)와는 무관하게 상기 예비 입출력 스트로브 펄스(pre_IOSTBP)를 반전시켜 상기 래치 신호(signal_latch)로서 출력한다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로는 리드 동작시 입출력 스트로브 펄스의 인에이블 길이를 라이트 동작시보다 더 길게 생성한다. 또한 테스트시 테스트 신호를 이용하여 리드 동작시 입출력 스트로브 펄스의 인에이블 길이를 변화시킬 수 있다.
본 발명은 반도체 메모리 장치의 집적화로 인해 입출력 라인들간의 간격이커패좁아져 입출력 라인간의 커패시턴스가 커지고 이로 인해 입출력 라인들의 로딩이 커지는 경우 특히, 리드 동작시 로컬 입출력 라인에서 글로벌 입출력 라인으로 데이터를 전달할 경우, 입출력 스트로부 펄스의 인에이블 길이를 증가시킴으로써, 입출력 센스 앰프의 활성화 시간을 증가시키고, 동시에 로컬 입출력 라인과 글로벌 입출력 라인을 연결하는 스위치의 활성화 시간을 증가시켜 정상적으로 데이터가 반도체 메모리 장치 외부로 출력될 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로를 개략적으로 나타내는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로의 동작을 도시한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 래치 제어부 200: 드라이빙부
300: 테스트 지연 증가부 400: 반전 지연부

Claims (4)

  1. 리드 라이트 구분 정보 신호, 예비 입출력 스트로브 펄스, 및 반전 지연 신호에 응답하여 래치 신호를 생성하는 래치 제어부;
    상기 예비 입출력 스트로브 펄스를 반전 지연시켜 상기 반전 지연 신호로서 출력하는 반전 지연부; 및
    상기 래치 신호를 드라이빙하여 입출력 스트로브 펄스로서 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 펄스 생성 회로.
  2. 제 1 항에 있어서,
    상기 리드 라이트 구분 정보 신호는 리드 동작시 인에이블되고 라이트 동작시 디스에이블되는 신호이며,
    상기 래치 제어부는
    상기 리드 라이트 구분 정보 신호가 인에이블되고 상기 예비 입출력 스트로브 펄스가 인에이블되면 상기 래치 신호를 인에이블시키고, 상기 반전 지연 신호가 디스에이블될 때까지 인에이블된 상기 래치 신호를 유지시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 펄스 생성 회로.
  3. 제 2 항에 있어서,
    상기 래치 제어부는
    상기 리드 라이트 구분 정보 신호가 디스에이블되면 상기 예비 입출력 스트로브 펄스를 반전시켜 상기 래치 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로.
  4. 제 1 항에 있어서,
    테스트 신호가 인에이블되면 상기 예비 입출력 스트로브 펄스를 지연시켜 상기 반전 지연부에 출력하고,
    상기 테스트 신호가 디스에이블되면 상기 예비 입출력 스트로브 펄스를 상기 지연부에 전달하는 테스트 지연 증가부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 스트로브 펄스 생성 회로.
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* Cited by examiner, † Cited by third party
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