JP2006203239A - ２５６Ｍｅｇダイナミックランダムアクセスメモリ - Google Patents

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Abstract

【課題】集積回路メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の設計に於いて、ソリッドステート装置を密閉する方法を提供する。
【解決手段】結合パッドにリードフレームが接続される型式のソリッドステート装置を密閉する方法であって、密閉処理中、タイバーをリードフィンガーの支持体として供することを特徴とする。また、リードフレームの一部分は、ソリッドステート装置の電気回路の一部を形成するのが好ましい。また、タイバーを切断する工程を含むのが好ましい。
【選択図】なし

Description

本発明は、集積回路メモリの設計に関するものであり、より具体的には、ダイナミックランダムアクセスメモリ(DRAM)の設計に関するものである。
１．序論
ランダムアクセスメモリ(RAMs)は、コンピュータから玩具に至るまで多くの電子装置に用いられている。こうした装置の中で最も需要の多いアプリケーションは、おそらくコンピュータであり、ここでは高密度メモリデバイスを高速且つ低消費電力で動作させることが求められる。種々のアプリケーションのニーズに応えるために、２種類の基本型のRAMが開発されている。ダイナミックランダムアクセスメモリは、その最も単純な形態は、スイッチとして作用するトランジスタとキャパシタの組合せである。この組合せは、ディジット線と所定電圧を経て、トランジスタの状態を制御するために用いられるワード線に接続される。ディジット線は、ワード線の信号がトランジスタを導電状態にするとき、キャパシタに情報を書き込むか、キャパシタからの情報を読み出すのに用いられる。
これに対して、スタティックランダムアクセスメモリ(SRAM)は、より複雑で、ラッチを含んだ回路からなる。SRAMのアーキテクチャもまた、各々が独立したメモリセルへ情報を運び、該メモリセルからの情報を読み出すためにディジット線を使用し、また、制御信号を運ぶためにワード線を用いる。
DRAMデバイスとSRAMデバイスの間には、構造的に多くのトレードオフがある。ダイナミックデバイスは、定期的にリフレッシュされなければならない。そうでないと、記憶データは消去されてしまうからである。SRAMデバイスは、同サイズのDRAMデバイスよりもアクセス時間が速くなる傾向がある。SRAMデバイスは、DRAMよりも高価になる傾向がある。その理由は、DRAMのアーキテクチャは単純であるため、より高密度のメモリを構築することができるからである。このような理由から、SRAMデバイスはキャッシュメモリとして用いられる傾向があり、一方、DRAMデバイスはメモリに必須のバルクを供給するのに用いられる傾向がある。その結果、DRAMデバイスの製造者に対しては、経済的な方法で、より高密度のデバイスを製造するように多大な圧力がかけられている。
２．DRAMのアーキテクチャ
DRAMチップは複雑精巧なデバイスであり、アレイと周辺装置の２つの部分から構成されると考えられている。アレイは、データを格納するための個々のメモリセルを複数具えている。周辺装置は全てが、アレイの中へ及びアレイから情報を読み出し、チップの他の機能をサポートするのに必要な回路である。周辺装置はまた、データパス要素、アドレスパス要素、及びその他全ての回路、例えば電圧レギュレータ、電圧ポンプ、冗長回路(redundancy circuits)、テストロジックなどに分割される。
Ａ．アレイ
先ずアレイについて説明すると、現今のDRAMのアレイ(1)のトポロジは、図１に示されている。アレイ(1)は、複数のセル(2)から構成され、各セルは同様な構造である。各セルは、矩形のアクティブエリアを具えており、該エリアは図１中ではN+アクティブエリアである。四角で囲んだの破線ボックス(3)は、トランジスタ／キャパシタの対を示している。四角で囲んだ破線ボックス(4)は、トランジスタ／キャパシタの第２の対を示している。ワード線WL1は、破線ボックス(3)の中を通り、ワード線がN+活動エリアに重なる場所の少なくとも一部は、トランジスタのゲートが形成される場所である。破線ボックス(3)中、ワード線WL1の左側には、トランジスタの１つの端子が、キャパシタを形成する格納ノード(5)に接続されている。キャパシタのもう一方の端子は、セルプレートに接続されている。ワード線WL1の右側には、トランジスタの他方の端子が、ディジット線接触部(6)にてディジット線D2に接続されている。破線ボックス(4)のトランジスタ／キャパシタの対は、破線ボックス(3)のトランジスタ／キャパシタの鏡像である。破線ボックス(4)の中のトランジスタは、それ自身のワード線WL2に接続されており、ディジット線の接触部(6)を破線ボックス(3)のトランジスタと共有している。
ワード線WL1とワード線WL2はポリシリコンから作られるのに対して、ディジット線はポリシリコン又は金属から作られる。キャパシタは、ポリシリコンの２つの層の間に、酸化物−窒化物−酸化物−誘電体が形成される。方法によっては、速度に影響を及ぼすことなく、より長いワード線セグメントを可能にする抵抗を小さくするために、ワード線のポリシリコンはケイ化物にされる。
ディジット線の幅とディジット線間の間隔を加えたディジット線ピッチは、アクティブエリアピッチとキャパシタピッチに指令を与える。プロセスエンジニアは、トランジスタ駆動が最大になり、トランジスタ−トランジスタ間の漏洩が最小になるように、アクティブ領域の幅とそれによって生ずるフィールド酸化物の幅を調節する。同じ様にして、ワード線ピッチは、ディジット線接触、トランジスタ長さ、アクティブ領域長さ、フィールドポリ幅及びキャパシタ長さに利用可能な空間を指令する。それらの各特徴は、キャパシタンスや収量が最大になるように、また漏洩が最小になるように、プロセスエンジニアによって細かな調整が行われる(balanced)。
Ｂ．データパス要素
データパスは、データ読出しパスとデータ書込みパスに分けられる。データ読出しパスの最初の要素とデータ書込みパスの最後の要素は、センス増幅器(センスアンプ)である。センス増幅器は、実際は、DRAMアレイのディジット線までピッチアップする回路の集合である。つまり、センス増幅器内の各回路の物理的レイアウトは、ディジット線ピッチによって制限される。例えば、特定のディジット線対のセンス増幅器は通常、４本のディジット線内に配置される。４本全てのディジット線についてのセンス増幅器は、一般的にクオーター(quarter)ピッチ又はフォー(four)ピッチと呼ばれる。
センス増幅器を具えた回路は、一般的には、絶縁(isolation)トランジスタ、ディジット線の平衡化(equilibration)及びバイアス用の回路、１又は２以上のN-センス増幅器、１又は２以上のP-センス増幅器、及びディジット線をI/O信号ラインに接続するためのI/Oトランジスタを含んでいる。それら回路の各々について説明する。
絶縁トランジスタは、２つの機能を具えている。第１の機能は、センス増幅器が２つのアレイ間に配置され接続された場合、そのセンス増幅器は、２つのアレイの一方を電気的に絶縁することである。第２の機能は、絶縁トランジスタがセンス増幅器と高容量性ディジット線との間に抵抗をもたらすことにより、センス増幅器を安定化し、感知動作を高速化することである。絶縁トランジスタは、絶縁ドライバにより生じた信号に応答する(responsive)。絶縁ドライバは、絶縁信号を供給電位に送り、次にディジット線と絶縁トランジスタのスレショルド電圧の電荷数値に等しいポンプ電位(pumped potential)にその信号を送る。
平衡化及びバイアス回路の目的は、読出し動作を実行可能とするために、ディジット線が適切な電圧にあることを保証することである。N-センス増幅器とP-センス増幅器は協働して、読出し動作においてディジット線に現われる信号電圧を検出し、書込み動作におけるディジット線を局部的に駆動する。最後に、I/Oトランジスタは、ディジット線とI/O信号ラインの間で、データの伝送を許可する。
データがmbitから読み出され、センス増幅器によってラッチされた後、そのデータは、I/Oトランジスタを通ってI/O信号ラインを伝播してDCセンス増幅器へ送られる。I/Oラインは、平衡化され、周辺電圧Vccに近い電圧までバイアスをかけられる。DCセンス増幅器は、データ増幅器又は読出し増幅器と呼ばれることもある。DCセンス増幅器は、高速で、ハイゲイン(利得)の差分増幅器であり、I/Oラインに出現する非常に小さな読出し信号を、フルCMOSデータ信号に増幅して、出力データバッファに入力される。多くの設計において、アレイセンス増幅器は、その駆動能力(drive capability)の制限が非常に多く、I/Oラインを高速で駆動(ドライブ)させることが出来ない。DCセンス増幅器のゲインは非常に高いため、I/Oラインにおける非常に小さな分離(separation)についてもフルCMOSレベルに増幅する。
読出しデータパスは、DCセンス増幅器から、直接又はデータ読出しマルチプレクサ(multiplexers;以下、"mux"又は"muxes"と称することがある)を通って、出力バッファへ進む。データ読出しマルチプレクサは一般的に、単一の構造で複数のパート配列を収容するのに用いられる。x16パートの場合、各々の出力バッファがアクセスできるのは、１対のデータ読出しラインのみである。x8パートの場合、８つの出力バッファは各々が利用可能なデータ線を２対有するため、各出力によってアクセス可能なmbitの量をダブリングできる。同じ様に、x4パートについては、４つの出力バッファは利用可能なデータ線を４対有しており、各出力に利用可能なmbitの量をダブリングできる。
読出しデータパスにおける最後の要素は、出力バッファ回路である。出力バッファ回路は、出力ラッチと出力ドライバ回路から構成される。出力ドライバ回路は、出力パッドを、所定の電圧Vccx(例えば、論理レベル１)又はアース電圧(例えば、論理レベル０)まで駆動するのに、複数のトランジスタを一般的に用いている。
代表的なDRAMデータパスは双方向(bidirectional)であり、データはアレイから読み出すことができ、またアレイへ書き込むことができる。しかしながら、回路によっては、真に双方向であり、データの方向の如何に拘わらず同じオペレーションを行なうものがある。こうした双方向回路の例として、センス増幅器がある。しかしながら、殆んどの回路は単方向(unidirectional)であり、データオペレーションは、読出しオペレーション又は書込みオペレーションのどちらか一方のみである。DCセンス増幅器やデータ読出しマルチプレクサ及び出力バッファ回路は、単方向回路の例である。それ故、両方向のデータフローを支持するには、単方向回路は、一方は読出し用、他方は書込み用として、相補対(complementary pairs)として提供されねばならない。データ書込みパスに配備される相補的回路は、データ入力バッファ、データ書込みマルチプレクサ及び書込みドライバ回路である。
データ入力バッファは、nMOSトランジスタとpMOSトランジスタの両トランジスタから構成され、基本的に１組のカスケード式インバータを形成している。データ読出しマルチプレクサのようなデータ書込みマルチプレクサは、多種多様な設計にまでその使用が拡大されることがしばしばある。DRAMの中には入力バッファを書込みドライバ回路へ直接接続するように設計されるのもあるが、大部分のアーキテクチャは、入力バッファと書込みドライバの間にデータ書込みマルチプレクサを配置する。マルチプレクサは、所定のDRAMが、x4パート、x8パート、x16パートのような複数の配列(configurations)をサポートできるように設計されている。x16動作の場合、各入力バッファは、ただ１組のデータ書込みラインにのみ多重化される。x8動作については、各入力バッファは、２組のデータ書込みラインに多重化され、各入力バッファが利用可能なmbitの量をダブリングする。x4動作については、各入力バッファは、４組のデータ書込みラインに多重化され、残りの４つの動作可能な入力バッファが利用可能なmbitの量をダブリングする。入力バッファの量が減少するにつれ、列アドレス空間の量は残りのバッファのために増加する。
複数組のI/Oラインが、追加マルチプレクサを経て単一の書込みドライバによって供給されない場合、所定の書込みドライバは通常、ただ１組のI/Oラインに接続される。書込みドライバは、トライステート(tri-state)出力ステージを用いて、I/Oラインと接続する。I/Oラインは読出し動作と書込み動作の両方に用いられるため、トライステート出力が必要となる。"書込み"のラベルが付けられた信号がハイ(high)でない場合、書込みドライバは依然としてハイインピーダンス状態のままであり、書込み動作であることを示す。駆動トランジスタは、迅速で効率的な書込み動作を確実に行えるように、十分大きなサイズを有している。
データ書込みパスの残りの要素は、前述の通り、直接アレイに接続される双方向センス増幅器である。
Ｃ．アドレスパス要素
これまで、データパスの説明をしたが、アレイ内の特定位置へのデータの出入りは、アドレス情報の制御下で実行される。次に、アドレスパス要素について説明する。
4kb時代(generation)のDRAM以来、DRAMは多重化アドレスを用いてきた。DRAMの動作は逐次的(sequential)であるため、DRAMの多重化が可能である。つまり、行(row)動作の後に、列(column)動作が続く。従って、認識された行についてのセンス増幅器がラッチするまで、列アドレスは必要とされない。従って、ワード線が始動(fired)してからしばらくの間、列アドレスは発生しない。ページ全体(行アドレス)は、夫々の行アクセスによってオープンするため、DRAMsは、多重化アドレッシングによってさらに高い電流レベルで作動する。この欠点は、多重化アドレスと関連するパッケージングコストをを下げることによって解消される。
さらにまた、列ストローブ信号(CAS)があるために、列動作は、行動作から独立しており、ページは複数の高速列アクセスに対してオープン状態を維持することができる。列アクセス時間は行アクセス時間よりもはるかに短いため、ページモード型の動作はシステム性能を改善する。ページモード型動作は、拡張データアウト(EDO)やバーストEDOの様なさらなる発展形態で出現し、有効列アクセス時間の減少により、さらにすぐれたシステム性能を提供する。
DRAM用のアドレスパスは、行アドレスパスと列アドレスパスの２つの部分に分けられる。各パスの設計は、固有の要請による指令を受ける。アドレスパスは、データパスとは異なり、単方向である。つまり、アドレス情報はDRAMにのみ流れる。アドレスパスは、その他のあらゆるDRAM設計と同じように、最少の消費電力とダイ領域で、高性能を達成しなければならない。両パスは、伝播遅延が最小となり、DRAM性能が最大となるように設計される。
行アドレスパスは、アドレス入力パッドからワード線ドライバに至るまでの全ての回路を含んでいる。それらの回路は通常、行アドレス入力バッファ、RASカウンタ(CBRカウンタ)の前のCAS、プレデコードロジック、アレイバッファ、冗長ロジック(別途説明する)、行デコーダ、及びフェーズドライバを含んでいる。
行アドレスバッファは、標準の入力バッファと、行アドレスパスに要求される機能を実行するのに必要な追加の回路を具えている。CBRカウンタは、単一のインバータと、相補マルチプレクサに連結された一対のインバータラッチを具えており、１ビットカウンタを形成する。各々の行アドレスバッファからのCBRカウンタは、CBRリップルカウンタを形成するために、全てを一緒にしてカスケードされる。CBRリップルカウンタは、最小のクロックパルスで行アドレスの可能な全ての組合せの中を循環させることにより、リフレッシュアドレスを内部に生成するための簡単な手段を提供する。
行アドレスパスに用いられるプレデコードロジックには、多くの種類がある。プレデコードされたアドレスラインは、表１に示されるアドレスを論理的に組み合わせること(AND)により形成される。
Figure 2006203239
 本質的に"無関心(don't care)"であるRA<12>は除いて、残りのアドレスは、全く同じに符号化されている(coded)。プレデコードされたアドレスの利点として、アドレス交換中にトランジションを作る信号が殆んど無いために電力消費が少ないこと、アドレスをデコードするのに必要なトランジスタ数の削減による高効率性などが挙げられる。プレデコードすることは、冗長回路において特に有利である。プレデコードされたアドレスは、今日、殆んどの型のDRAMに用いられている。
アレイバッファは、プレデコードされたアドレス信号を行デコーダに送る。一般的に、バッファは、カスケード式インバータに過ぎないが、行デコーダの要求に応じて、スタティックロジックゲート又はレベルトランスレータを含む場合もある。
行デコーダは、mbitアレイにピッチアップしなければならない。種々の実施形態はあるが、いかに実施されようとも、行デコーダは、本質的に、ワード線ドライバとアドレスデコーダツリーの２つの要素から構成される。ワード線ドライバに関しては、NORドライバ、インバータ(CMOS)及びブートストラップドライバの３つの基本的な形態ある。アドレスデコーダツリーに対しては、殆んどどの型のロジックも用いられる。プレデコードされたアドレス信号をデコードするのに、スタティックロジックや、プレチャージ及び評価(evaluate)ロジックのようなダイナミックロジック、パスゲートロジック、又はその組合せを用いることができる。
さらにまた、ドライバ及びそれに関連づけられたデコードツリーは、各アレイセクション用のローカル行デコード、又は多数のアレイセクションを駆動するグローバル行デコードのどちらか一方の形態のデコードとして構成される。
行デコーダのワード線ドライバは、ワード線を、PHASEと呼ばれる信号に応答して始動させる。本質的に、PHASE信号とは、ワード線ドライバに到達する最終的なアドレスタームである。そのタイミングは、制御ロジックによって慎重に決定される。PHASEは、デコードツリーにおいて行アドレスがセットアップされるまでは始動できない。通常、PHASEのタイミングは、行冗長回路が現在のアドレスを評価するのに十分な時間を含んでいる。フェーズドライバは、標準的なスタティックロジックゲートから構成することができる。
列アドレスパスは、入力バッファ、アドレストランジション検出(ATD)回路、プレデコードロジック、冗長ロジック(後述する)、及び列デコーダから構成される。列アドレス入力バッファは、構造及び動作の点で、行アドレス入力バッファへと類似している。ATD回路は、回路が指定されれたアドレスピンに生じる如何なるトランジションも検出する。全ての列アドレスからのATD出力信号は、平衡化ドライバ回路に送られる。平衡化ドライバ回路は、DRAMに対して１組の平衡化信号を生成する。これらの信号のうち第１の信号は、平衡化均I/O(EQIO)であり、I/Oラインの平衡化を達成するためにアレイで用いられる。平衡化ドライバによって生成された第２の信号は、平衡化センス増幅器(EQSA)と称される。その信号は、最下位の(least significant)アドレスを含む全ての列アドレスで生じるアドレストランジションで生成される。
列アドレスは、行アドレスプレデコードロジックと非常によく似たプレデコードロジックに送られる。プレデコードロジックから発せられるアドレス信号は、バッファリングされて、ダイを通じて分配され、列デコーダへ送られる。
列デコーダは、アレイmbitまでピッチアップせねばならない最終要素を表している。行デコーダを実行する場合とは異なり、列デコーダの実行(implementation)は、単純で分かり易い。スタティックロジックゲートは、デコードツリー要素と、ドライバ出力の両方に用いられる。スタティックロジックが用いられるのは、主として、列アドレッシングの性質による。行アドレス動作(row addressing)が、次のサイクルまで適度のプレチャージ期間で１回のRASサイクルにつき１回起こるのとは異なり、列アドレッシングは、１回のRASサイクルにつき複数回起こり得る。各列は、次の列が現れるまではオープン状態が保持される。代表的な例として、アドレスツリーは、NANDゲート又はNORゲートの組合せで構成されている。列デコーダ出力ドライバは、単純なCMOSインバータである。
行及び列のアドレッシング機構は、DRAMのリフレッシュ速度(refresh rate)に影響を与える。通常、DRAMのリフレッシュ速度が変化すると、より高速のオーダアドレスは"無関心(don't care)"アドレスとして扱われる。これにより、行アドレス空間は減少するが、列アドレス空間は増加する。例えば、4Mb x4パートとして接続される16Mb DRAMは、1K、2K及び4Kなどの幾つかのリフレッシュ速度で構成されることができる。
次の表２は、行及び列アドレッシングが、16MbのDRAMに対してリフレッシュ速度がどのように関連づけられるかを示している。この例では、2Kリフレッシュ速度はより一般的であり、このリフレッシュ速度は、しばしばスクエアアドレッシングと称される行及び列アドレッシングと同じ数を有するからである。
Figure 2006203239
Ｄ．その他の回路
その他様々な特徴を実行するために、追加の回路が配備される。例えば、テストモードを実行できる回路は一般的には、テスト機能や速度成分テストまで拡げることが可能となるように、又はパートを通常の動作中には見えない状態にするように設計されたDRAMに含まれる。例えば、アドレス圧縮とデータ圧縮の２つの例があり、それらは、通常、データパスの設計によってサポートされる２つの特別なテストモードである。圧縮テストモードは、複数のアレイ位置からのデータがオンチップでテストされ圧縮されることにより、テスト時間が短縮されるので、メモリの有効サイズを小さくすることができる。テストモードを実施するために追加する回路に要するコストは、テスト時間の短縮によって得られるコスト利益と相殺されなければならない。テストモードでの動作を非テストモードの動作に対して100%の相関関係をもたせることも重要である。しかしながら、追加回路は、圧縮中、ダイのノイズ及び電力消費特性を修正しながら、アクティブ状態であらねばならないため、その相関関係を達成することは、しばしば困難である。
追加回路は、冗長を提供するためDRAMに加えられる。冗長は、収量を改善するために、256Kb時代以降、DRAM設計で用いられてきた。冗長は、正常な(normal)行と列に欠陥が判明したとき、正常な行と列の代替品として夫々使用される予備の(spare)行と列を作り出す。追加回路は、物理的エンコーディングを制御するために配備され、この物理的エンコーディングにより、使用可能な装置を欠陥装置の代替とすることができる。メモリの密度及びサイズが増加するにつれて、冗長の重要性も高まり続けている。
行の冗長という概念は、欠陥のあるワード線を良好なワード線と取り替えることを含んでいる。修復されるべき行は、物理的に取り替えられるのではなく、むしろ論理的に取り替えられる。本質的に、行アドレスがRASによってDRAMにストローブ(strobe)されるときはいつも、そのアドレスは既知の欠陥行のアドレスと比較される。アドレスの比較が一致すると、正常(欠陥)ワード線の代わりに代替ワード線が始動する。代替ワード線は、DRAM上のどこにでも存在することができる。その場所は、構造的考察によって範囲を限定することはできても、正常なワード線を含むアレイに限定されない。一般的に、冗長ワード線と正常なワード線が常に同じサブアレイにあらねばならない場合は、冗長はローカルと見なされる。
列冗長性は、多くのDRAM設計で利用可能な第２の型の修復である。列アクセスが、１回のRASサイクルにつき複数回起こることを思い出してほしい。各列は、次の列が現れるまではオープン状態に保持される。そのため、列アドレスで見られる回路とはかなり異なる回路が、列冗長を実施するために用いられる。
DRAM回路もまた、回路全体で用いられる多様な電圧を供給するためのの回路を多数含んでいる。
３．設計(Design)の考察
１９９５年８月１７日に出願され、本願と同じ譲受人に譲渡されたアメリカ特許出願第０８/４６０２３４号、発明の名称「単一堆積層金属ダイナミックランダムアクセスメモリ」は、16MegのDRAMに関するものである。１９９５年６月１４日に出願され、本願と同じ譲受人に譲渡されたアメリカ特許出願第０８/４２０９４３号、発明の名称「ダイナミックランダムアクセスメモリ」は、64MegのDRAMに関するものである。この２つの特許出願を比較すれば判るように、DRAMのサイズを４倍にすることは、簡単なことではない。64MegのDRAMのサイズを４倍にして256MegのDRAMにすると、設計エンジニアにとって相当数の問題が生じる。例えば、部品を標準化して、異なる製造業者が互換性のある256MegのDRAMを製造できるようにするために、標準のピン構成が確立されてきた。回路設計エンジニアは、ピンの位置によって、回路をどのようにダイに配置するかについて制約を受ける。従って、配線距離を最短にし、ホットスポットを取り除き、アーキテクチャを単純化するために、チップ全体のレイアウトを設計し直さねばならない。
設計エンジニアが256MegのDRAMを設計する際に直面するもう１つの問題は、アレイ自体の設計である。従来のアーキテクチャを用いると、全ての要素をアレイまでピッチアップするには、十分な空間が得られない。
もう１つの問題は、データパスの設計である。部品の動作の高速化を図るためにライン長さを最小にし、同時に、既存の工程と機械を用いて製造できるデザインを提供できるようにするには、セルと出力パッドの間のデータパスは可能な限り短くなければならない。
設計エンジニアが直面するもう１つの問題は、冗長の問題である。256MegのDRAMは、何百万もの個々のデバイスと、これらデバイスを相互に連結するために何百万もの接触部と通路が必要である。こうした大量の部品と相互連結部があると、非常に小さな故障率(failure rate)でさえも、１つのダイについてかなりの数の欠陥をもたらす結果となる。従って、そのような故障を補うために、冗長機構を設計することが必要である。しかしながら、部品を製造すること、及びどんな故障が起こりやすいかについて、実務的な経験がなければ、提供されるき冗長の種類や量を予想することは困難である。
もう１つの問題は、ポンプ電位がアースまで変化するとき、絶縁ドライバ回路にラッチアップを生ずることである。ラッチアップは、寄生要素(parastic components)が、供給電位とアースの間で低抵抗パスを確立するときに生じる。大電流が低抵抗パスを流れるため、デバイスの故障が起こる。
オンチップテスト機能の設計についても、問題がある。通常動作モードに対して、テストモードは、メモリ集積回路をテストするために用いられる。利用可能なピンの数と、テストされるべき要素の数が多いため、何らかのテスト圧縮アーキテクチャがないと、各DRAMがテスト器具(fixture)に費やさねばならない時間は非常に長く、商業的な採算に合わない。メモリ集積回路が性能要件以上のものを確実に満たすためにだけでなく、メモリ集積回路をテストするのに要する時間を短縮させるために、テストモードを用いることは知られている。メモリ集積回路をテストモードに設定することについては、Waltherらに付与された米国特許第１５５７０４号、発明の名称「メモリ集積回路のテストモードの切換え」に記載されている。しかしながら、テストモードはメモリの内部で動作するため、メモリ集積回路が１又は２以上のテストモードをうまく完了したかどうかを判断することが難しい。それ故、実行されたテストモードが、成功か失敗かを認証するための解決手段を提供する必要がある。また、こうした解決手段が追加の回路に及ぼす影響はできるだけ少ないことが望ましい。全行ハイテスト(all row high test)モードのように、あるテストモードでは、256MegのDRAMと同じ大きさの部品について再検討せねばならない。その理由は、この様なテストに必要な電流は、アレイにサービス(service)を提供する電力トランジスタを破壊するからである。
256MegのDRAMと同じ大きさのチップに電力を供給することもまた、それ自身に特有の問題を提起する。必要な電力も、リフレッシュ速度によって大きく変化する。必要な電力を供給するのに十分な大きさの電圧ポンプと電圧発生器を配備すると、最大電力が必要とされないときに、騒音、その他の悪影響がもたらされる。さらに、もしも部品が故障した場合、使用可能な部品を得るためにDRAMの再構成を行なうと、比較的小さな部品に対しては、電圧ポンプと電圧発生器のサイズが不適当になることがある。
デバイスをパワーアップするという基本的なことでさえ、256MegのDRAMという大きくかつ複雑なデバイスにおける課題として再検討せねばならない。従来のタイミング回路では、所定時間待機した後、様々な電圧ポンプと発電機をやみくもにに利用する(bring up)ために、RC回路が用いられている。このようなシステムでは、フィードバックを受け取らないため、パワーアップ中、問題に対して応答しない。また、電圧ポンプ又は発電機のなかで他のものよりも動作が遅いものがあった場合にも、確実に動作させるために、システムは保守的になっている。その結果、多くの場合、パワーアップシーケンスは、必要以上に時間が掛かるものであった。256MegのDRAMのように複雑なデバイスでは、最短の時間でデバイスが適切な動作を行える方法で、デバイスが確実にパワーアップできるようにすることが必要である。
どのメモリ設計エンジニアも、メモリについて、例えばアクセス時間、電力消費量などのパラメータの要件を満たすと共に、同時に、収量が最大に、欠陥が最少となるように、何百万もの要素や相互連結部を個々にレイアウトしなければならないという問題に直面するが、前述した全ての問題をさらに検討しなければならない。
それゆえ、前述した問題を解消できる256MegのDRAMが要請される。
発明の概要
本発明は、256MegのDRAMに関するものであるが、当該分野の通常の技術者であれば、ここに記載した回路とアーキテクチャを、他のサイズのメモリデバイス、更には他の種類の回路にも適用可能であることを認識するであろう。
本発明は、３層ポリシリコン、２層金属のメインアレイを具えており、このメインアレイは256Megである。メインアレイは、各々が64Megからなる４つのアレイクアドラント(array quadrant)に分けられる。アレイの各クアドラントは、32Megの２つのアレイブロックに分けられる。従って、32Megのアレイブロックは全部で８個ある。32Megのアレイブロックは、各々が128,256kビットのサブアレイからなる。それゆえ、全部で1,024 256kビットのサブアレイがある。32Megのアレイブロックは各々が、単一のP-センス増幅器とブーストされたワード線電圧Vccp絶縁トランジスタを有するセンス増幅器のストリップに特徴づけられる。
ローカル行デコードドライバは、ワード線を送るために、また、アレイの外側の回路へ通じるデータ線に"streets"を供給するために用いられる。センス増幅器を通るI/Oラインは、２つのサブアレイブロックを越えて延びている。そのため、ギャップセルで必要なデータマルチプレクサの数を50％削減することができる。データマルチプレクサは、データライン上でデータ競合(contention)が起こらことなく、32Megの１ブロックにつき２つの行が始動するようサポートするために、慎重にプログラムされる。
さらにまた、本発明のアーキテクチャは、冗長ワード線の動作可能(enable)信号を、センス増幅器の２層金属を通過させて、正常な行が確実に迅速なデセレクト(deselect)を行なえるようにする。正常なフェーズラインは、信号の効率的な再利用を行なうために、適当な冗長ワードラインドライバに合わせて、再調整される。
その上、アレイへの情報を読み出し、アレイからの情報を書き込むためのデータパスは、データパスの長さを最小にし、全体の動作速度(operational speed)を上昇させるよう設計されてきた。特に、読出しデータパスの出力バッファは、ブートキャパシタがアンブートされる前に、ブースト電圧Vccpとブートキャパシタの間に接続された保持トランジスタを確実にオフとする(turn off)ために、セルフタイマー式パスを含んでいる。この変更により、論理"１"レベルをオフにする際、電荷がVccp源から取り除かれることはなくなる。
本発明の電力バス方式機構(power busing scheme)は、パッド領域の電圧を中央分配することに基づいている。オンチップの電圧供給源は、周辺電力とアレイ電力の両方を生成するために、中央パッド領域の全体に分配される。アレイ電圧は、中央ウエブからアレイへ分配するために、アレイの中央で生成される。バイアス電圧とブースト電圧は、階層ロジック全体に分配するためのアレイ電圧を作り出すレギュレータの何れか一方の側で生成される。ウエブは、効率的且つ低抵抗の分配を行なうために、32Megの各アレイブロックを取り囲んでいる。32Megのアレイは、ＩＲ(情報検索)とエレクトロマイグレーション(electromigration)の性能を向上させるために、十分なグリッド電力(gridded power)の分配を特徴としている。
ローカル修復だけでなくグローバル修復をも可能にするため、冗長機構が本発明のデザインに組み込まれている。
本発明は、同時に発せられた(状況)情報又はプログラムされた情報を供給する方法と装置を含んでいる。特に、アドレス情報は、テストキーとして用いられる。検出回路は、デコーディング回路と電気的に繋がっており、非標準電圧又はアクセス電圧の検出をアクティブにするエネーブル信号を受け取る。非標準電圧又はアクセス電圧とは、ロジックレベルの範囲(例えばトランジスタ−トランジスタロジック)から外れた電圧がテストロジックに用いられることを意味する。デコーディング回路は、選択式の情報にアクセスするために、アドレス情報をベクトルとして用いる。そのようなベクトルの場合、情報が格納されたバンクは、複数のバンクから選択され、選択されたバンク内の１ビット又は複数ビットがアクセスされる。選択されたテストモードに応じて、プログラムされた情報又は状況情報のどちらか一方がアクセスされる。デコーディング回路と検出回路は、選択回路と電気的に通信しており、選択回路では、テストモード動作と標準メモリ動作(例えばメモリ読出し動作)の間で選択が行われる。
256MegのDRAMに必要な電力と電圧では、他のもっと小さなDRAMで用いられるような全行ハイテスト(all row high test)を入力することが出来ない。電流条件を少なくするため、本発明では、サブセットの行だけが１度に高位置にもたらされる。これらサブセットの行のタイミングは、循環するCASによって制御される。RAS(CBR)カウンタの前のCAS又はその他のカウンタは、どのサブセットの行が、各々のCASサイクルで高位置にもたらされるかを決定するのに用いられる。種々のテスト圧縮の特徴もまた、アーキテクチャの中に設計される。
本発明はまた、パワーアップシーケンスが正しい順序で確実に行われるようにするためのパワーアップシーケンス回路を含んでいる。シーケンス回路へは、電圧ポンプ、電圧発生器、電圧レギュレータ、及び部品を適切にパワーアップするのに重要なその他回路の電流のレベルが入力される。シーケンス回路を制御するロジックは、アナログ回路とレベル検出器を用いて、予測可能な応答が低電圧で確実に行われるように構築される。回路はまた、初期パワーアップが行われる間及びパワーアップ後における電力グリッチ(power glitch)を取り扱うことができる。
欠陥の量又は欠陥の程度がアレイブロックの修復能力を超えた場合、メインアレイを具えた32Megのアレイブロックは夫々、動作を停止することができる。この動作停止は、論理的なものと物理的なものの両方がある。物理的停止として、周辺電圧Vccc、ディジット線バイアス電圧DVC2及びワード線バイアス電圧Vccpなどの電力を取り除くことが挙げられる。ブロックからの電力を切るスイッチは、設計によっては、そのブロックのデカップリングキャパシタより前に配置されねばならないものもある。それ故、ダイ上で利用可能なデカップリングキャパシタの総数は、利用不能な各アレイブロックと共に減少する。電圧レギュレータの安定度は、その大部分が、利用可能なデカップリングキャパシタに依存するので、32Megのアレイブロックが利用不能になると、対応する電圧レギュレータセクションも同様に利用不能となることが重要である。本発明の電圧レギュレータは、全部で１２の電力増幅器を有する。１２のうち８の電力増幅器に関して、その８のうちの１つの電力増幅器は、８つのアレイブロックのうちの１つと関連づけられている。残りの４つの電力増幅器は、アレイスイッチに影響されないデカップリングキャパシタと接続されている(associated)。さらに、全負荷電流は、接続を解除された32Megの各アレイブロックと共に減少するので、追加の電力増幅器への必要性も低下する。
本発明はまた、ダイの一部に連続アドレス空間が確実に設けられるようにアドレスリマッピング(remapping)を含んでいる。この設計は、DQsを取り除くのではなく、むしろアドレス空間を減少させることにより、部分的アレイ(partial array)を実現する。
本発明はまた、独特のオンチップ電圧レギュレータを含んでいる。電圧レギュレータの電力増幅器は、１.５の閉ループゲインを有する。各増幅器はブースト回路を有しており、該回路は、差分対のバイアス電流を増加させることにより増幅器のスルーレート(slew rate)を増加させる。この設計は、ポンプが始動する際に動作するよう特別に作られた追加の増幅器と、非常に低いIccスタンバイ増幅器を含んでいる。この設計は、追加の増幅器を必要に応じて動作可能状態(活動的状態)にすることにより、複数のリフレッシュ動作が可能となる。
本発明はまた、３領域電圧基準(tri-region voltage reference)を含んでおり、これは、安定な低電圧基準を生成するために、調節可能な(adjustable又はtrimmable)擬似ダイオードスタックと共に、外部から供給された電圧Vccxに関連する電流を利用している。
本発明はまた、多様なリフレッシュオプション用として構成できるVccp電圧ポンプに固有な設計を含んでいる。256Megのチップは、8kリフレッシュモードでは6.5mAのIccp電流が必要であり、4kリフレッシュモードでは12.8 mA以上のIccp電流が必要である。負荷電流のこの大きな変動の調節は、より多くのポンプ部を4kリフレッシュモードの動作に利用することのより行われる。従って、本発明のVccp電圧ポンプ設計では、8kリフレッシュモード用に３つのポンプ回路、4kリフレッシュモード用に６つのポンプ回路を用いる。8kリフレッシュモード用に６つの回路を用いることは、ノイズの点で好ましくなく、ポンプへの負荷は軽くせざるを得ないので、実際には、過度のVccpリップルが生じる。
本発明はまた、出力状態センサを有する固有のDVC2セルプレート／ディジット線バイアス発生器を含んでいる。前述したパワーアップシーケンス回路は、パワーアップ動作中、その状態を監視する必要がある。本発明の開示に基づいて作製されたDVC2発生器は、電圧と電流の両方を感知することにより、その状態を判断することができる。電圧の感知は、ウィンドウ検出器により、出力電圧がアースVssより１Vt上であるか、またアレイ電圧Vccaより１Vt下であるかにより決定される。電流の感知は、出力電流の変化を時間の関数として測定することにより行われる。出力電流が、安定な定常レベルに達すると、電流センサは、定常状態であることを示す。さらに、DC電流モニタは、定常電流は予め設定されたスレショルドを越えているかどうかを決定する。DC電流モニタの出力は、パワーアップシーケンスに用いられるか、或いはアレイにおける行から列まで、又はセルプレートからディジット線までの短絡(shorts)を確認するのに用いられる。パワーアップシーケンスが完了した後、センサの出力状態は利用不能となる。
本発明はまた、絶縁ドライバ回路の部分的なアレイパワーダウンをサポートする装置を含んでいる。この装置によって、絶縁トランジスタの制御に用いられる電圧Vccpがアースに駆動されるとき、電流パスは作製されないので、ラッチアップが回避される。また、ドライバが動作禁止状態(disabled)のとき、この装置により、電圧Vccpに接続された絶縁ドライバの全ての要素は、動作禁止状態(非活動的状態)となる。
本発明のアーキテクチャと回路は、これまでの技術に比べて相当な進歩を遂げている。例えば、アレイアーキテクチャは、幾つかの点で改良されている。第１は、データが周辺回路に直接送られることであり、データパスは短くなり、部分動作は高速化する。第２は、I/Oラインの長さをダブリングすることにより、ギャップセルの配置を単純化し、4k動作のフレームワーク、つまり32Megのブロックの２つの行を提供することである。第３は、センス増幅器を通して赤信号を送ることにより、より速い動作がもたらされ、PHASE信号のリマッピングと組み合わされると、より効率的なデザインが達成されることである。
本発明のデータパスで用いられる改良された出力バッファは、バッファがロジック"１"レベルをオフになるとき、Iccp電流を低下させる。
本発明に特有の電力バス方式のレイアウトは、ダイの大きさを効率的に用いる。アレイ電力を中央に配置する方式は、256 MegのDRAMデザインに良く適している。これに対して、レギュレータをダイの周りに並べると、外部電圧Vccxをダイの周りの広い範囲に経路をとる必要がある。これは、効率の低下を招き、より大きなダイが必要となる。
本発明のアーキテクチャ及び回路は、その他に次の利点を有している。状況情報を生成することにより、テストモードサイクルの終了時に、ポートがまだ所望のテストモードにあることを確認することができ、また、全ての可能なテストモードをチェックすることができる。これをヒューズID情報と組み合わせることで、エリアペナルティが減少する。全行ハイテストモード中における行のタイミングは、CASサイクルを用いることにより、制御を向上させることができる。また、ハイにもたらされ得る行のサブセットの数は、４よりも多い。パワーアップシーケンス回路は、より簡単なDRAMの動作を提供する。パワーアップシーケンス回路はまた、パワーアップ動作中及び通常動作中の電力グリッチを制御する。出力ステージとデカップリングキャパシタを適切な比に維持しながら、32Megのアレイブロックを、対応する電圧レギュレータセクションと共に動作禁止することにより、部分的なアレイインプリメンテーションから生じる部品配置の変化にも拘わらず、電圧レギュレータの安定性が確保される。オンチップ電圧レギュレータにより、スタンバイ電流は小さくなり、動作範囲全体に亘って動作特性が改善され、フレキシビリティが向上する。調節可能な三領域電圧基準が生成する電圧は、(ゲインを有する)出力増幅器が、電圧範囲の全体に亘って線形的に確実に動作するようにする。さらに、ゲインを出力増幅器に移動することにより、共通のモード範囲と全体的な電圧特性が改善される。また、pMOSダイオードの使用により、望ましいバーンインの特性が作り出される。可変容量の電圧ポンプ回路では、容量は、必要なときにのみライン上を運ばれ、動作電流をリフレッシュモードに応じた必要レベルに維持し、8kリフレッシュモードにおけるノイズレベルを低下させる。セルプレート／ディジット線バイアス発生器は、パワーアップシーケンス回路をサポートするDVC2状況の決定を可能にする。本発明のこれら利点及びその他の利益は、以下の望ましい実施例の記載から明らかになるであろう。
本発明をはっきり理解し、容易に実行されるように、本発明は、添付の図面と関連して説明される。添付の図面は、下記のセクションと次のように対応付けられている。図２〜図３Ｅは、256 Meg DRAM アーキテクチャ（セクションII参照）、図４〜図６Ｄは、アレイアーキテクチャ（セクションIII参照）、図７〜図２９は、データとテストパス（セクションIV参照）、図３０〜図３４Ｃは、製品の配列と設計例の詳細（セクションV参照）、図３３Ａ〜図３４Ｃは、バスアーキテクチャ（セクションVI参照）、図３５〜図４２Ｇは、電圧源(Voltage Supplies)（セクションVII参照）、図４３〜図５９Ｐは、中央論理回路(Center logic)（セクションVIII参照）、図６０〜図６３は、グローバルセンス増幅器ドライバ(セクションIX参照）、図６４Ａ〜図９６は、グローバル増幅器ドライバ(セクションIX参照）、図９７〜図１１３は、その他の図（セクションXI参照）に対応している。
望ましい実施例は、便宜上、次のセクションに分けて説明する。
I. 序論
II. 256 Meg DRAM アーキテクチャ
III. アレイアーキテクチャ
IV. データとテストパス
V. 製品配置と設計仕様の例
VI. バスアーキテクチャ
VII. 電圧供給源
VIII. 中央論理回路
IX. グローバルセンス増幅器ドライバ
X. 左及び左の論理回路
XI. その他の図
XII. 結論
I. 序論
以下の説明に於いて、開示されたメモリデバイスの種々の特徴を、異なる図の中で表している。本発明の種々の側面からみた特徴を説明するために、同じ要素を異なる方法でしばしば図示しており、及び／又は、異なる図で詳細のレベルを変えて示している。しかしながら、２以上の図に示されるどの構成要素も、同じ引用符号を付して示されていることは理解されるべきである。
この明細書及び図面で使用される用語に関して、"CA<x>"及び"RA<y>"はそれぞれ、所定の列(column)アドレスのビットｘ及び所定の行(row)アドレスのビットｙを表していると理解されるべきである。DLa<0>、DLb<0>、DLc<0>及びDLd<0>は、４個の異なるメモリ場所から送られるｎビットバイトの最下位のビットを表していることは理解されるであろう。
様々な信号線の表示(designation)は、図面中で絶えず使用されているので、２以上の図に現れる同じ信号線表示(例えば、"Vcc"、"CAS"等)は、概略図、配線図及び／又はブロック図に関する従来のプラクティスに従って、これらの図の中で指定する線の間の接続を表していると解釈されるべきである。また、星印(＊)が付された信号は、その信号が、同じ表示で星印が付されていない信号の論理補数(logical complement)であることを示す。例えば、CMAT*は、列が一致する信号CMATの論理補数である。
本発明のDRAMを通して使用される電圧の数は多い。これらの電圧の発生については、セクションVII−電圧源の中で、詳しく説明する。しかしながら、電圧は、図面の全体に現れており、場合によっては、セクションVIIより前の特定回路の動作に関連して説明することがある。それゆえ、混乱をできるだけ少なくするために、様々な電圧を以下に掲げて定義する。
Vccx - 外部から供給される電圧
Vccq - データ出力パッドドライバ用の電力
Vcca - アレイ電圧(図３５に示された電圧レギュレータ(220)によって生成される)
Vcc - 周辺電力(図３５に示された電圧レギュレータ(220)によって生成される)
Vccp - ワード線へバイアスするのに使用されるVcc(図３９に示されたVccポンプ(400 )によって生成される)のブーストされた電力
Vbb - バックバイアス電圧(図３７に示されたVbbポンプ(280)によって生成される)
Vss - アース(nomially ground)
Vssq - データ出力パッドドライバ用のアース
DVC2 - ディジット線をバイアスするのに使用されるVccの二分の１(図４１に示され たDVC2発生器によって生成される)
AVC2 - セルプレート電圧として使用されるVccの二分の１(DVC2と同じ値を有する)
電圧又は信号の前のに付される「map」は、電圧又は信号が切り換えられること、即ち、オン又はオフに切り換えられることを示す。
望ましい実施例の説明の中で用いた構成要素及び／又は信号の幾つかについては、その業界では他の名前で知られているものもある。例えば、アレイ中の導体は、望ましい実施例の説明において、ディジット線(digitlines)と称しているが、これは業界では、ビット線(bitlines)と呼ばれることがある。「列(column)」の語は、実際には、列を構成する２個の導体を意味する。その他に、ここで行線(rowline)と称される導体がある。この導体は、ワード線(wordline)として業界で知られている。当該分野の専門家であれば、この明細書で用いられる用語は、本発明の例示された実施例を説明する目的で用いられたものでており、本発明を限定するものでないことを認識するであろう。この明細書で用いられる信号又は部品(parts)の用語は、業界で一般的に知られているその他名称のものも含まれることを企図している。
II. 256MegDRAMのアーキテクチャ
図２は、本発明の開示に基づいて構築された256Meg DRAM(10)を示す高レベルのブロック図である。以下の説明は、発明の望ましい実施例に特有のものであるが、本発明のアーキテクチャ及び回路は、異なるサイズ(容量が大きいもの、小さいものを含む)の半導体メモリへ適用しても同様に利点があると理解されるべきである。更には、例えばパワーアップシーケンス回路、電圧ポンプ等のように、ここで開示された回路の中には、メモリデバイス以外の回路にも使用できるものがある。
図２に於いて、チップ(10)は、メインメモリ(12)を具えている。メインメモリ(12)は、４個の等サイズのアレイクアドラントを含んでおり、右上にアレイクアドラント(14)、右下にアレイクアドラント(15)、左下にアレイクアドラント(16)、左上にアレイクアドラント(17)がある。アレイクアドラント(14)とアレイクアドラント(15)の間には、右論理回路(19)がある。アレイクアドラント(16)とアレイクアドラント(17)の間には、左論理回路(21)がある。右論理回路(19)と左論理回路(21)の間には、中央論理回路(23)がある。中央論理回路(23)は、後のセクションVIIIで詳細に説明することにする。左と右の論理回路(19)(21)は、それぞれ、後のセクションXで詳細に説明する。
アレイクアドラント(14)は、図３Ａ乃至図３Ｅに詳しく示している。他のアレイクアドラント(15)(16)(17)の構成と動作は、アレイクアドラント(14)と同じである。従って、アレイクアドラント(14)だけを、詳細に説明する。
アレイクアドラント(14)は、左に32Megアレイブロック(25)と、右に32Megアレイブロック(27)を具えている。アレイブロック(25)と(27)は、同じである。左の32Megアレイブロック(25)へ向かう信号又はそこから出力される信号については、Lを付して表示し、右の32Megアレイブロック(27)については、Rを付して表示する。グローバルセンス増幅器ドライバ(29)は、アレイブロック(25)とアレイブロック(27)の間にある。図２を再び参照すると、アレイクアドラント(15)は、左の32Megアレイブロック(31)、右の32Megアレイブロック(33)及びグローバルセンス増幅器ドライバ(35)を具えている。アレイクアドラント(16)は、左の32Megアレイブロック(38)、右の32Megアレイブロック(40)及びグローバルセンス増幅器ドライバ(42)を具えている。アレイクアドラント(17)は、左の32Megアレイブロック(45)、右の32Megアレイブロック(47)及びグローバルセンス増幅器ドライバ(49)を具えている。４個のアレイクアドラントの各々は、２個の32Megアレイブロックを含んでいるので、チップ(10)には、８個の32Megアレイブロックを担持している。
図３Ａから明らかなように、左の32Megアレイ(25)は、スイッチ(48)の状態を制御することにより、アレイ(25)へ電圧を供給する様々な電圧源から物理的に切り離されることが出来る。スイッチ(48)が制御するアプリケーションは、切換アレイ電圧(mapVcca)、切り換えられ、ブーストされたアレイ電圧(mapVccp)(なお、mapVccpに接続されたスイッチ(48)は図示されていない)、切換ディジット線バイアス電圧(mapDVC2)及び切換セルプレートバイアス電圧(mapAVC2)である。32Megアレイ(25)は、１個以上のデカップリングキャパシタ(44)を含んでいる。このデカップリングキャパシタの目的は、電圧供給源へ容量性負荷を供給することであって、これは後のセクションVIIで詳細に説明する。ここでは、デカップリングキャパシタ(44)は、スイッチの反対側で、電圧供給源から離れて配置されていることを記すだけで十分である。右の32Megアレイブロック(27)と、その他全ての32Megアレイブロック(31)(33)(38)(40)(45)(47)には、同じように、デカップリングキャパシタ(44)と、切り換えられアレイ電圧、ブーストされたアレイ電圧、ディジット線バイアス電圧及びセルプレートバイアス電圧が設けられている。
III. アレイアーキテクチャ
図４は、32Megアレイブロック(25)のブロック図であって、独立アレイ(50)のうち8X16アレイを示しており、各アレイは256kであり、32Megアレイブロックを構成する。独立アレイ(50)の行と行の間には、センス増幅器(52)がある。独立アレイ(50)の列と列の間には、行デコーダ(54)がある。ギャップには、マルチプレクサ(55)が配置される。図４中の陰影を付けた部分は、図５の中で更に詳しく示している。
図５に於いて、独立アレイ(50)の１つが示されている。このアレイ(50)は、左の行デコーダ(56)と右の行デコーダ(58)によってサービスが提供される。独立アレイ(50)は、上側のN-Pセンス増幅器(60)と、下側のN-Pセンス増幅器(62)によってもサービスが提供される。上側にセンス増幅器ドライバ(64)、下側にセンス増幅器ドライバ(66)もまた配備される。
独立アレイ(50)とN-Pセンス増幅器(60)の間には、複数のディジット線があり、その中の(68)(68')と、(69)(69')の２つが示されている。当該分野で知られている様に、ディジット線はアレイ(50)を通り、センス増幅器(60)まで延びている。ディジット線は、一対の線であって、一方の線は信号を運び、他方の線はその信号のコンプリメント(complement)を伝送する。N-Pセンス増幅器(60)の機能は、この２つの線の差異を感知することである。センス増幅器(60)はまた、アレイ(50)の上方にある256kアレイへ、複数のディジット線(70)(70')及び(71)(71')を介して、サービスを提供する。なおアレイ(50)は、図５に示されていない。上側のN-Pセンス増幅器(60)は、種々のディジット線で感知された信号をI/O線(72)(72')(74)(74')に配置する。（ディジット線と同様に、プライム符号(')が付されたI/O線は、プライム符号のない同じ番号のI/O線によって伝送される信号のコンプリメントを伝送する）。I/O線は、マルチプレクサ(76)(78)（"muxes"と表示されることもある）を通る。マルチプレクサ(76)は、I/O線(72)(72')(74)(74')のデータを選択し、データをデータ線上に置く(place)。データ線(79)(79')(80)(80')(81)(81')(82)(82')は、マルチプレクサ(76)に応答する(responsive)。（I/O線の場合と同じ表示方法を、データ線にも適用する。例えば、データ線(79')は、データ線(79)に伝送された信号のコンプリメントである。）
同様に、N-Pセンス増幅器(62)は、引用符号(86)(87)によって表されるディジット線の信号を感知して、番号(88)によって表されるI/O線に信号を置く。この信号は次に、マルチプレクサ(90)(92)へ入力される。マルチプレクサ(90)は、マルチプレクサ(76)と同様に、データ線(79)(79')(80)(80')(81)(81')(82)(82')に信号を置く。
図５のブロック図に示された256kの独立アレイ(50)は、図６Ａに詳細に示されている。独立アレイ(50)は、複数の独立セルを具えている。セルは、図１を参照して既に説明したものであってよい。独立アレイ(50)は、当該分野で周知の様に、ツイスト(twist)を含んでおり、一般的に符号(84)によって表される。ツイストは、信号／ノイズの特性を改良する。業界で使用されているツイストの構成は多種多様であり、例えばシングル、トリプル、複合等があり、図６Ａに示されたツイスト(84)は、どれでも構わない。（アレイ(50)の構造の詳細に関しては、アレイ(50)の位相図(topological view)である図９７及びそれに関連する説明と、セルを示した図９８及びそれに関連する説明を参照されたい）。
図６Ｂは、図５に示された行デコーダ(56)を表している。行デコーダ(56)の目的は、チップ(10)が受信したアドレス情報の中に確認された独立アレイ(50)内で、ワード線の１つを始動させることである。ローカルな行デコーダの使用によって、フルアドレスの送信が可能となり、金属層は除去される。当該分野の専門家であれば、図６Ｂの試験から、行デコーダ(56)の動作を理解するであろう。しかしながら、RED(冗長)線は、金属２のセンス増幅器(60)の中を通り、かつ、通常のワード線をオフにして、冗長ワード線をオンにする目的で、行デコーダ(56)内のlphドライバ回路(96)及び冗長ワード線ドライバ回路(97)へ入力されることに留意することは重要である。
図６は、図５に示されたセンス増幅器(60)を詳細に表している。センス増幅器(60)の目的は、例えばディジット線(68)(68')に接続され、ワード線が始動した記憶要素に格納された論理が「１」か「０」かを決定するために、ディジット線(68)(68')の間の差異を感知することである。図６Ｃに示される設計では、センス増幅器は、絶縁トランジスタ(isolation transistors)(83)の内部に配置される。絶縁トランジスタ(83)を完全なVccに導いて、全ての「１(one)」をデバイスへ書き込むことができるように、絶縁トランジスタ(83)を十分に高い電圧でゲートする必要がある。従って、絶縁トランジスタ(83)のゲートは、電圧Vcc-Vthでなく、電圧Vccを通過するのに十分高くする必要がある。それゆえに、ブースト電圧Vccpが、絶縁トランジスタ(83)をゲートするのに使用される。当該分野の専門家であれば、図６Ｃのテストから、センス増幅器(60)の動作を理解するであろう。
図６Ｄは、図５に示されたアレイマルチプレクサ(78)及びセンス増幅器ドライバ(64)を詳細に示している。前述の様に、マルチプレクサ(78)の目的は、アレイのI/O線上で利用可能な信号のどれが、アレイのデータ線に置かれるべきかを決定することである。これは、符号(63)の領域にあるスイッチをプログラミングすることによって達成される。この様な「ソフトスイッチング(softswitching)」は、ハードウェアの変化を必要としないで、異なる型のマッピングを許容する。センス増幅器ドライバ(64)は、既知の制御信号、例えばACT、ISO、LEQ等を、N-Pセンス増幅器(60)へ供給する。図６Ｄの概略図から、アレイマルチプレクサ(78)とセンス増幅器ドライバ(64)の構成及び動作は理解されるであろう。
IV．データ及びテストパス
データ読出しパスは、256Kアレイの１つの中にある個々の記憶素子を始点とする。素子中のデータは、図６Ｃのセンス増幅器(60)などのN-Pセンス増幅器によって検知される。N-Pセンス増幅器(60)中のI/Oスイッチ(85)の適切な動作を通して、データはI/Oライン(72)(72')(74)(74')に置かれる。I/Oラインに一旦置かれると、チップ(10)の出力パッドへのデータの"journey"が開始する。
図７を参照すると、図４に示された32Megアレイ(25)が示されている。256kの独立アレイ(50)の8X16アレイを図７に再び示している。図７において、アレイ(50)の列を垂直方向に延びるラインはデータ線である。図５を参照すると、行デコーダもまた、独立アレイ(50)の列と列の間に位置している。図６Ｂは、データ線がどのように行デコーダへ送られるかを詳細に示している。ここで、行デコーダは当該分野で公知のワード線の駆動に使用され、周辺回路へ通じるデータ線へ"streets"を供給する。
図７において、独立アレイ(50)の行と行の間を水平方向に延びるラインはI/Oラインである。センス増幅器もまた、アレイ(50)の行と行の間の空間に配置されるから、図６Ｃで示されるように、I/Oラインはセンス増幅器えお通らなければならない。
図５を参照して説明したように、マルチプレクサの機能はI/Oラインから信号を採択し、その信号をデータ線に置くことである。アレイ(25)中でのマルチプレクサの配置は図７に示されている。図７において、ノード(94)は、図６Ｄに示された種類のマルチプレクサについて、I/Oラインとデータ線の交差部(intersection)における配置を示している。図７の試験から理解されるように、センス増幅器を通るI/Oラインは、マルチプレクサへ入力される前に２つのアレイ(50)の間を延びている。そのアーキテクチャは、ギャップセルに必要なデータマルチプレクサの数を50%減少させることができる。データマルチプレクサは、データ線のデータが競合しない32Megブロックにつき、予め設定された数のアレイによって分離された２つの行のファイヤリングをサポートするように、慎重にプログラムされている。例えば、行はアレイ0と8、1と9などにファイヤされてもよい。ファイヤと修復(repairs)は、関連のある同じグループで行われる。更に、前記の通り、本発明のアーキテクチャは、金属２のセンス増幅器ストリップを通じて、冗長なワード線エネーブル信号(図６Ｂ参照)を通り、ノーマル行は速やかにデセレクションが確実に行われる。最後に、図６１に示されるように、ノーマルフェーズラインは、効率良く信号の再利用を行なうため、適当な冗長ワード線ドライバへ再びマップされる。
図７に示されたアーキテクチャは、他の32Megアレイブロック(27)(31)(33)(38)(40)(45)(47)でも繰り返されることは勿論である。図７に示されたアーキテクチャを用いると、周辺回路へ直接データを送ることができるので、データパスを短縮し、部品動作を高速化する。第２に、マルチプレクサの配置を適切に行なってI/Oラインの長さをダブリングすることにより、ギャップセルレイアウトを単純化し、4k動作に対して、例えば32Megブロックにつき２つの行のように好都合なフレームワークを提供する。第３に、前述したように、フェーズ信号と合成されたとき、センス増幅器を通るRED信号の送信速度はより速くなる。
データがI/Oラインからデータ線へ送信された後、そのデータは次に、図８で示されるアレイI/Oブロック(100)へ入力される。アレイI/Oブロック(100)は、図２に示されたアレイクアドラント(14)に使用される。同様に、アレイI/Oブロック(102)はアレイクアドラント(15)に使用される。アレイI/Oブロック(104)はアレイクアドラント(16)に使用される。アレイI/Oブロックはアレイクアドラント(17)に使用される。このように、各アレイI/Oブロック(100)(102)(104)(106)は、各クアドラントの32Megアレイブロック間のインターフェース、及び図８に示されたデータパスの残部として供される。
図８において、アレイI/Oブロックの後、データ読出しパスの次の要素はデータ読出しマルチプレクサ(108)である。データ読出しマルチプレクサ(108)は、データ読出しマルチプレクサ制御回路(112)によって生成された制御信号に応答し、出力データバッファ(110)へ入力されるデータを決定する。出力データバッファ(110)は、データ出力制御回路(116)に応答して、データパッドドライバ(114)へデータを出力する。データパッドドライバ(114)は、データパッドを、出力パッドで論理レベル"1"を表すVccq又は論理レベル"0"を表すVssqのどちらかへ駆動する。
書込データパスについて、そのデータパスはバッファ制御回路(120)のデータの制御下にあるバッファ(118)の中にデータを含んでいる。バッファ(118)のデータ中のデータは、データ書込マルチプレクサ制御回路(124)の制御下にあるデータ書込マルチプレクサ(122)へ入力される。データ書込マルチプレクサ(122)から、入力データはアレイI/Oブロック(100)(102)(104)(106)へ入力され、最終的に、チップ(10)が受信したアドレス情報に基づいて、夫々、アレイクアドラント(14)(15)(16)(17)に書き込まれる。
データテストパスは、データテストブロック(126)と、アレイI/Oブロック(100)(102)(104)(106)及びデータ読出しマルチプレクサ(108)の間に接続されたデータパステストブロック(128)を具えている。
図８のブロック図には、データ読出しバスバイアス回路(130)、DCセンスアンプ制御回路(132)及びデータテストDCエネーブル回路(134)も配備されている。回路(130)(132)(134)は、図８に示された種々のブロックへ、制御とその他の信号を提供する。図８に示されたブロックの各々について、更に詳しく説明する。
アレイブロック(100)の１つを図９のブロック図に示しており、図１０Ａ乃至図１０Ｄの中で配線図として示している。I/Oブロック(100)は、複数のデータ選択ブロック(136)を具えている。使用されるデータ選択ブロック(136)の一例の電気的構成を図１１に示している。図１１において、EQIOラインは、列が書込みリカバリのために荷電されるとき、始動する(fired)。２個のトランジスタ(137)と(138)が導電性のとき、LIOAラインとLIOA*ラインの電圧は、Vcc以下のＶ分の１(one Vth)に固定(クランプ)される。
図９を再び参照すると、I/Oブロック(100)もまた、複数のデータブロック(140)と、データテスト比較(comp)回路(141)を具えている。データテスト比較回路(141)は、図２５を参照して以下に説明する。使用されるデータブロック(140)の一例が、図１２Ａ及び図１２Ｂの電気配線図の中で詳細に示されている。データブロック(140)は、例えば図１２Ａに示された書込みドライバ(142)と、図１２Ｂに示されたDCセンス増幅器(143)を含んでいてもよい。書込みドライバ(142)は書込みデータパスの一部である。一方DCセンス増幅器(143)はデータ読出しパスの一部である。
書込みドライバ(142)は、その名前が示す通り、特定メモリ位置へデータを書き込む。複数組のI/Oラインがマルチプレクサを経て、単一書込みドライバ回路によって送られるけれども、書込みドライバ(142)は１組のI/Oラインにのみ接続されている。書込みドライバ(142)は、I/Oラインへ接続するために、３状態出力ステージを使用する。I/Oラインは読出しと書込みの両動作に使用されるため、３状態出力は必要である。書込みドライバ(142)は、書込み動作を示すWRITE信号がハイ(high)でない場合、依然として高インピーダンス状態にある。図１２Ａに示されるように、書込みドライバ(142)は、特定列アドレス、WRITE信号及びデータ書込(DW)信号によって制御される。
書込ドライバ(142)はまた、topinvとtopinv*を受け取る。topo信号の目的は、ロジカルなものがパートへ入力されるとき、ロジカルなものが確実に書き込まれるようにすることである。topo信号を生成するtopoデコーダ回路は、どのm-ビットがディジット線とディジット*線へ接続されるかを識別する。topoデコーダ回路は図９５に示される。各アレイI/Oブロックは、４個のtopo信号を得る。
アレイセンス増幅器は書込みサイクルの間、オンのままであるので、駆動トランジスタは、速く効率的な書込み動作を確実に実行できるように、十分大きなサイズであることが重要である。図１２ＡのIOAライン及びIOA*ラインに置かれた信号は、図１１の左上に示されたデータ選択ブロック(136)へ入力された信号(LIOA、LIOA*)である。
図１２Ｂに示されたDCセンス増幅器(143)は、データ増幅器又は読出し増幅器と称されることがある。様々な配置構成を採用することはできるが、そのような増幅器は重要な要素である。DCセンス増幅器(143)の目的は、I/Oライン上に現れる非常に小さな読出し信号を、データ読出しマルチプレクサ(108)で使用される全CMOSデータ信号へ増幅するために、高速、高利得の差動増幅器を提供することである。多くの設計では、センス増幅器に接続されたI/Oラインは、非常に容量性である。アレイセンス増幅器は、駆動能力が非常に制限されており、それらラインを速く駆動することができない。DCセンス増幅器の利得は非常に高いため、I/Oラインの極く僅かな分離でさえも、フルCMOSレベルへ増幅し、I/Oラインに繋がれたどの遅延も本質的にゲインバックする。図示されたセンス増幅器は、15mVほどの小さな入力信号と共に全てのrail-to-rail信号を出力可能である。
図１２Ｂに示されるように、DCセンス増幅器(143)は、４つの差動ペア増幅器と自己バイアスCMOSステージ(144)(144')(145)(145')から構成される。差動ペアは、２組の平衡増幅器(balanced amplifiers)として構築される。増幅器は、pMOSアクティブ負荷とnMOS電流ミラーを用いたnMOS動作ペアと共に作製される。nMOSトランジスタは可動性(mobility)が高く、トランジスタの小型化と寄生負荷を低下させるので、nMOS増幅器は、pMOS増幅器よりも高速動作をもたらす。更に、nMOSトランジスタに対して、V番目のマッチングは通常、良好であるため、よりバランスのとれた設計がもたらされる。第１組の増幅器にはアレイ(IOA*、IOA)のI/Oラインから信号が送られる。一方、第２組の増幅器には第１ペアのDAX、DAX*から出力信号が送られる。各ステージへのバイアスレベルは最適な性能をもたらすために、慎重に制御される。
第２ステージからの出力は、DAYのラベルが付されて、自己バイアス式CMOSインバータステージ(147)(147')へ供給され、高速動作をもたらす。最終出力ステージは３状態動作が可能であり、複数組のDCセンス増幅器が所定組のデータ読出し線(DR<n>及びDR*<n>)を駆動できるようにする。DCセンス増幅器(143)の全体は、動作前に平衡化され、EQSA、EQSA*及びEQSA2のラベルが付された信号による自己バイアス式CMOSインバータステージ(147)(147')を含んでいる。平衡化を行なうのは、DCセンス増幅器(143)を電気的に平衡状態にし、入力信号が与えられる前に適切にバイアスするために重要である。DCセンス増幅器(143)は、エネーブルセンス増幅器信号ENSA*がロー(low)になったときはいつでも、動作可能状態にされ、出力ステージと電流ミラーバイアス回路(148)(図１２Ａ参照)をオンとする。なお、電流ミラーは、ラベルCMが付された信号を経て、差動増幅器に接続されている。
図１２Ｂにおいて、信号DRT及びDRT*の生成は、図の左側部分に示されている。信号DRT及びDRT*はデータ圧縮テストのために用いられ、ノーマルデータパスをバイパスさせることができる。
データブロック(140)は、適切な動作を確実に行なうために、幾つかの制御信号を必要とする。それらの信号は、図８に示されたDCセンス増幅器制御回路(132)により生成される。DCセンス増幅器制御回路(132)の詳細は、図１３Ａ及び図１３Ｂの電気配線図に示されている。図１３Ａ及び図１３Ｂにおいて、幾つかの信号は、図示された論理ゲートの適切な組合せを通して受け取られ、データブロック(140)に必要な制御信号を生成するために使用される。図１３Ａを参照すると、DCセンス増幅器制御回路(132)は、マルチプレクサデコーダＡ回路(150)及びマルチプレクサデコーダＢ回路(151)を含んでいる。
利用可能な前記回路の夫々の一例について、電気的構成が、図１４及び図１５に示されている。マルチプレクサデコーダＡ回路(150)とマルチプレクサデコーダＢ回路(151)は、アレイのどのデータ線が、各アレイブロックにおける読出し/書込みアクセスに使われるかを決定するために、行アドレスを使用する。このように、マルチプレクサデコーダＡ回路(150)とマルチプレクサデコーダＢ回路(151)は、アレイIOブロック(100)(102)(104)及び(106)に出現するマルチプレクサを制御するための信号を発生する。
読出しモードにおけるデータブロック(140)の目的は、データ選択ブロック(136)から出力されるデータを、アレイから出力されるデータ線から図８のデータ読出しマルチプレクサ(108)へ供給するライン上へ置く(place)ことである。データ読出しマルチプレクサ(108)は、図１６Ａ、図１６Ｂ及び図１６Ｃの中に詳しく示されている。データ読出しマルチプレクサの目的は、データ出力バッファ(110)がより多くのデータに応答できるようにするため、より多くのフレキシビリティをもたらすことである。例えば、x16動作に対して、各出力バッファ(110)は１つのデータ読出し(DR)対線だけにアクセスする。x8動作では、８つの出力バッファ(110)は、各々が利用可能な２対のデータ読出し線を有しており、各出力バッファによりアクセス可能なmbitsの数量を倍にする。同じ様に、x4動作では、４つの出力バッファは利用可能な４対のデータ読出しラインを有するので、各出力毎に利用可能なmbitsの数量を倍にする。複数の対が利用可能なコンフィギュレーションの場合、アドレス制御部のデータ読出し対線がデータバッファに接続されている。
データ読出しマルチプレクサ(108)は、図１７に示される種類の電気的構成であるデータ読出しマルチプレクサ制御回路(112)から制御信号を受け取る。データ読出しマルチプレクサ制御回路(112)の目的は、データ読出しマルチプレクサ(108)が、データバッファ(110)へ出力するための適切なデータ信号の選択動作を行えるようにするための制御信号を生成することである。図１７には、入力信号用DRからマルチプレクサ(108)の出力信号用LDQへの信号表記法の変更が示されている。
図１８には、データバッファ(110)の電気配線図が示されている。データ出力バッファ(110)の動作を制御するために用いられる制御信号は、図１９に電気的構成が示されたデータ出力制御回路(116)によって生成される。データ出力制御回路(116)は、使用例以外にも、その他型式の制御回路を用いることもでできる。
図１８を再び参照すると、データ出力バッファ(110)は、出力されるデータを受け取るラッチ回路(160)を具えている。ラッチ回路(160)は、DCセンス増幅器(143)と上流のその他回路を解放(free)し、その後の出力用データを得る。ラッチへの入力は、データ読出しマルチプレクサ(108)から出力されるLQD、LQD*信号へ接続される。ラッチ回路(160)は様々な形態で出現し、いずれも特定アプリケーション又はアーキテクチャの要請に応えて使用される。データパスは、バーストモードなどの特別な動作モードをサポートする追加のラッチを含むことができる。
論理回路(162)は、駆動トランジスタセクション(164)における複数の駆動トランジスタについて、導電性又は非導電性の状態を制御するためのラッチ(160)に応答する(responsive)。駆動トランジスタセクション(164)における駆動トランジスタを適切に動作させることにより、プルアップ端子(167)は電圧Vccまでプルアップされ、プルダウンター端子(183)は接地までプルダウンされる。端子(167)で利用可能な信号PUPと端子(183)で利用可能な信号PDNは、図２０に示されたデータパッドドライバ(114)を制御するのに使用される。もしPUP端子とPDN端子が両方ともローにされると、３状態又は高インピーダンス状態になる。
PUP端子のプルアップに応答する出力駆動トランジスタのゲートで十分な電圧を利用可能にするために、ブートキャパシタ(168)が使用される。ブートキャパシタ(168)を荷電し、固有漏洩の影響を回避するために、キャパシタ(168)は、トランジスタ(170)によりブートアップされたレベル又は十分に荷電されたレベルに保持される。保持トランジスタは、ブーストされた電圧Vccpに接続されている。この電圧は、電圧Vccよりも大きく、以下に記載される種類の電圧パンプによって増幅されることができる。状態が変化すると、ブートキャパシタ(168)はブートされない。従来の回路では、過度効果(transient effects)のために、ブートキャパシタはブートされていないか、非ブート化の過程であるにもかかわらず、保持トランジスタ(170)は電圧ポンプからの電力を伝導及び引出しを継続する傾向があった。この状態は好ましいものではなく、本発明のこの側面については、セルフタイマー式パス(self-timed path)(172)を配備することによりその問題を処理し解決するものである。セルフタイマー式パスは、保持トランジスタ(170)が完全にオフとなるまで、ブートキャパシタ(168)が非ブート状態とならないようにする役割を果たす。
セルフタイマー回路パス(172)は、トランジスタ(170)のゲートとブートキャパシタ(168)の低レベル側との間に接続されている。パス(172)は、その入力端子がトランジスタ(170)のゲートに接続され、その出力端子がNANDゲート(176)の入力端子の一つに接続されたインバータ(174)を具えている。その場合、保持トランジスタ(170)のゲート電位は継続してモニターされ、NANDゲート(176)へ供給される。NANDゲート(176)の出力端子は、ブートキャパシタ(168)の低レベル側に接続されている。パス(172)は、任意時間遅延に基づくよりもトランジスタ(170)の状態に直接応答して動作するため、セルフタイマー式と称される。
NANDゲート(176)の第２の入力端子は、インバータ(178)の出力端子へ接続される。インバータ(178)は論理回路(162)の一部であり、ラッチ(160)と、PUPトランジスタ(166)のゲート端子との間のパスにある。インバータ(178)はPUPトランジスタ(166)の状態、ひいては端子(167)の状態を直接制御する。PUPトランジスタ(166)は、pMOSトランジスタであってよく、出力電圧が、データパッドドライブ(114)の中のトランジスタを駆動させるのに十分なものとするために、ブートキャパシタの電圧が用いられている。
保持トランジスタ(170)がオンの時、論理"1"はインバータ(174)へ入力され、論理"0"をNANDゲート(176)の第１入力端子に出現させる。第１入力端子の論理が"0"のとき、出力端子で利用可能な信号はハイであり、第２の入力端子で利用可能な信号は重要でない。
インバータ(178)の出力端子で利用可能な信号がハイになり、これによってPUPトランジスタ(166)がシャットオフされると、論理"1"はNANDゲート(176)の第２入力端子へ入力される。その論理"1"は、図１８の上部に示された回路を通じて伝播し、論理"0"となって、トランジスタ(170)をオフにする。トランジスタ(170)をオフにする論理"0"は、論理"1"がNANDゲート(176)の第１入力端子へ入力されるように、インバータ(174)へ入力される。両方の入力端子における入力信号がハイになると、NANDゲート(176)の出力端子で利用可能な信号はローになり、キャパシタ(168)をブートできないようにする。
トランジスタ(190)(192)(194)(196)及び(198)のストリングは、ブートキャパシタ(168)における最大電圧を制限するためのバッファクランプ回路として機能する。トランジスタ(199)は、保持トランジスタ(170)の動作前及びブースト電圧Vccpの適用前に、ブートキャパシタ(168)を予め荷電するために、周辺電圧Vccへ接続されている。
図１８に示された最適な特徴は、プルアップ端子(167)がスイッチ(180)を通じて追加調節されることであり、PUPプルダウントランジスタ(182)は、ブートキャパシタ(168)の底部の信号状態に基づいて、セルフタイミングを行なうことができる。
端子(167)、端子(181)及び端子(183)は、データパッドドライバ(114)へ電気的に接続されており、その電気的構成は図２０に示されている。データパッドドライバ(114)はデータ出力/データ入力パッドDQnを駆動する。データ出力/データ入力パッドDQnはデータ出力パスの末端を表す。
データ読出しバスバイアス回路(130)は、図２１に詳細に示されている。データ読出しバスバイアス回路(130)の目的は、DRラインが使用状態でないとき、DRラインをフローティングさせないことである。EQSA*信号がセンス増幅器をディセーブル(動作禁止)状態にしたとき、回路(130)は、その状態をモニターし、DRラインを所定電圧に保持する。
データ書込みパスは入力/出力パッドを始点とし、バッファ(118)内のデータと繋がる。このデータは、バッファエネーブル制御回路(120)のデータによる制御を受ける。これらは両方とも、図２２に示されている。バッファ(118)は、図示のように、ラッチを主たる要素として具えている。8ビット幅(x8)のDRAMの場合、８個の入力バッファがあり、各々が１又は２以上の書込みドライバへ、ラベルDW<n>の信号（nが特定データビット0-15に対応する場合はデータ書込み信号）を通じて挿入する。バッファエネーブル制御回路(120)のデータは、部品(パート)の種類に応じて、制御信号を発生させる。
本発明では、図２３に示されるデータ書込みマルチプレクサ(122)が配備されている。DRAMデザインの中には、入力バッファを書込みドライバ回路へ直接接続するものもあるが、入力バッファと書込みドライバの間のデータ書込みマルチプレクサのブロックにより、x4、x8及びx16などの複数の配列構成をサポートするDRAM設計が可能となる。図２３に示されるように、マルチプレクサはOPTx4、OPTx8、OPTx16のラベルが付されたボンドオプション制御信号に基づいてプログラムされている。x16動作の場合、各入力バッファ(110)は１組のDWラインにのみ多重化される。x8動作では、各入力バッファは２組のDWラインに多重化され、各入力バッファが利用可能なmbitsの数量を実質的に倍にする。x4動作では、各入力バッファは４組のDWラインに多重化され、動作可能な残りの４個の入力バッファが利用可能なmbitsの数量を倍にする。入力バッファの数量が減少するにつれて、残りのバッファに対する列アドレス空間の量は増す。
データ書込みマルチプレクサ(122)は、図２４に詳細が示されたデータ書込みマルチプレクサ制御回路(124)の制御を受ける。図２３及び図２４において、データ書込みマルチプレクサ(122)(DIN)へ入力される信号と、データ書込みマルチプレクサ(122)(DW)から出力される信号との間の表記法の変更に留意すべきである。
データ書込みマルチプレクサ(122)から書き込まれるべきデータは、図１２Ａを参照して説明したように、データブロック(140)の中の書込みドライバ(142)へ入力される。図１２Ａでは、DW信号はその左上部に入力されている。書込みドライバ(142)は、書き込まれるべきデータをI/Oラインに置くようにしており、信号は、センス増幅器を通じてアレイに戻って作業することが可能となる。
データ読出し/データ書込みパスについて説明したので、次に、圧縮の問題について説明する。アドレス圧縮とデータ圧縮は、テストパス設計によりサポートされた２つの特別なテストモードである。DRAM設計は、テスト能力を拡張し、要素テストを高速化し、通常動作中には見られない状態に部品を置くためのテストパスを含んでいる。圧縮テストモードでは、データは複数のアレイ位置でテストが行われ、チップ上に圧縮されるので、テスト時間が短縮され、場合によっては、有効メモリサイズについて128以上のファクター減少させることができる。アドレス圧縮は、通常、4xから32xの順序で行われ、幾つかのアドレスビットを"don't care"として内部的処理することによって終了する。特定のDQピンに対応するdon't careアドレス位置のすべてのデータは、特定のマッチ回路(match circuits)と比較される。マッチ回路は、通常NAND及びNOR論理ゲートと共に具体化される。マッチ回路は、各アドレス位置からのデータが同じかどうかを決定し、夫々のDQピンにおける結果を、一致(match)又は不一致(fail)として報告する。データパスは、所望レベルのデータ圧縮をサポートするように設計されなければならない。これは、通常動作に必要とされ場合よりも、多くのDCセンスアンプ回路、ロジックその他のパスを必要になるであろう。
テスト圧縮の第２の形態は、データの圧縮であり、出力ドライバの上流のデータを組み合わせることである。データ圧縮により、通常、DQピンの数を４つまで減少させるので、各パートに必要なテスターピンの数を減少させ、追加のパーツを並列でテストすることができるので、処理量(through-put)は増大する。それゆえ、x16パーツは、4xデータ圧縮の処理が可能(accommodate)であり、x8パートは、2xデータ圧縮の処理が可能である。アドレスやデータの圧縮を実行するのに必要などの追加回路についても、その必要コストは、テスト時間の減少からもたらされるコスト利益とのバランスで検討しなければならない。更にまた重要なのは、テストモードの動作は、非テストモードの動作と100%相関関係を達成することである。しかし、圧縮作業中、追加の回路が作動すると、ダイのノイズ特性及び電力特性を変化させるので、相互関係を達成するのは困難であることが多い。
図２５、図２６、図２７、図２８及び図２９の説明では、主としてデータ圧縮の問題を取り扱った。アドレス圧縮の問題については、以下で説明する。
図２５において、アレイI/Oブロック(100)に出現するデータテスト圧縮回路(141)の一例が示されている。回路(141)は、図８にも示されたデータテストDCエネーブル回路(134)からのテスト信号を受け取る。データテスト圧縮回路(141)の目的は、圧縮の第１レベルを提供することである。
様々なアレイI/Oブロック(100)(102)(104)(106)により信号出力は、図２６の中央に示されたデータテストブロックｂ126に入力される。データテストブロックｂ126の目的は、いくつかの追加圧縮を提供し、配備されねばならないトラックの数を減少させることである。データテストブロックｂ126の出力は、データパステストブロック(128)へ入力される。これについては、図２７に詳しく示されている。図２７に示されるように、データテストブロック(128)は、データテストDC21回路(186)とデータテストBLK回路(188)の２種類の回路から構成される。データテストDC21回路(186)の一例は、図２８に詳しく示されており、データとアドレス圧縮を促進する。一方、データテストBLK回路(188)の一例は、図２９に詳しく示されており、アドレス圧縮を促進する。各回路(186)及び(188)は圧縮を実行し、様々な入力信号を比較して、データパステストブロック(128)の出力で、データ読出しマルチプレクサ(108)への入力に適したデータ読出し信号(DR、DR*)を生成する。テストデータパスを含む前記回路の組合せを通じて、前述したデータ圧縮及び利点が達成される。
Ｖ．製品のコンフィギュレーション及び設計例の仕様
本発明のメモリチップ(10)は、様々サイズのパーツを提供できるように配置構成される(configured)。図３０は、x16、x8、及びx4動作を提供するために、256Megアレイに対するアドレスビットのマッピングを示している。図３０には、動作の種類に応じて、32Megアレイブロック(25)(27)(31)(33)(38)(40)(45)(47)の各々のマッピングが示されている。例えば、x16動作の場合、アレイブロック(45)は、DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6及びDQ7を格納する為に４つのセクションに分割されている。チップ(10)がx8動作用に配置構成される場合、同じアレイブロック(45)はDQ0、DQ1、DQ2及びDQ3だけの格納用としてマップされる。もしチップ(10)がx4動作用として配置構成される場合、アレイブロック(45)は、DQ0とDQ1だけの格納用としてマップされる。その他のアレイブロックについても、図３０に同じようにマップされている。
異なるパートの配置構成について、その主たるものは、前述した読出し及び書込みデータパスに配備された種々のマルチプレクサの機能である。パートの配置構成は、様々な論理回路によって読出されたボンドオプションを通じて選択される。本発明の望ましい実施例のボンドオプションは、次の表３に示されている。ボンドオプションパッドは２つだけある。論理回路は、マルチプレクサとその他要素を、選択されたパート配置構成に基づいて、制御するための制御信号を生成する。
Figure 2006203239
各構成について、入力バッファが利用可能なアレイセクションの量は変更しなければならない。前述したデータ書込みマルチプレクサを用いて、必要な書込みドライバ回路を、できるだけ少なく又は多く駆動するために、設計のフレキシビリティを容易に適応させることができる。x16、x8、及びx4パートの動作に対応すピン構成は、図３１Ａ、図３１Ｂ及び図３１Ｃに示されている。
製品の配置構成の如何にかかわらず、全てのデータはメインアレイ(12)に格納され、該アレイから引き出される。パートの設計は、256Megメインアレイ(12)における全てのデータが、ビット列アドレスとビット行アドレスによって配置されるように行われ、その個数はパートサイズ又は種類に応じて選定される。
図３２Ａは、256Megメインアレイ(12)についての列アドレスマッピングの一例を示している。列アドレスCA_9<0:1>は、下部の64Megクアドラント(15)と16)の間、並びに、上部の64Megクアドラント(14)と(17)の間で選択する。どの128Megクアドラントにおいても32Megアレイブロック間の選択は、パートの種類及びリフレッシュ速度(例えば、図の32Megは<0:1>を使用する)の関数である列アドレスを用いて達成される。どの32Megアレイブロックの中でも、アレイは４Meg毎に８つのブロックに分割され、ブロックは４つの対に構築される(organized)。例えば、列アドレスCA1011<0:3>は、４対のうちの１対を選択する。列アドレスCA_7<0:1>は、対を構成する４つのMegブロックの間で選択する。４つのMegブロックは、各ブロック内の列は８ビットアドレスでアクセスされる。それらの８ビットは、列アドレスCA_6<0:1>、CA45<0:3>、CA23<0:3>、CA01<0:3>、CA_8<0:1>で表される。列アドレスCA_6<0:1>はアドレスの最上位ビットを表し、列アドレスCA_8<0:1>はアドレスの最下位ビットを表す。
図３２Ｂは、１つの64Megクアドラントに対する行アドレスマッピングを示している。行アドレスは64Megクアドラントの各々に対して同じであるから、行アドレッシングは、１つの64Megクアドラントに関してのみ説明する。64Megクアドラントの各々は、２つのMegアレイブロックに分割される。行アドレスRA_13<0:1>は、２つの32Megアレイブロックの間で選択する。32Megアレイブロックの各々は、２つのMeg毎に１６のブロックに分割される。それらの１６ブロックは、４つの４グループに構築される。行アドレスRA11<0:1>と16Meg選択<0:1>は、共に、４グループの内の１つを選択する。16Meg選択<0:1>は、表に示されるように、パートの種類とリフレッシュ速度の関数である。各グループ中、行アドレスRA910<0:3>は２Megブロックの１つを選択する。２つのMegブロックは、各ブロック内の行に、９ビット行アドレスがアクセスする。それらの９ビットは、行アドレスRA_0<0:1>、RA12<0:3>、RA34<0:3>、RA56<0:3>及びRA78<0:3>で表される。行アドレスRA78<0:3>は、アドレスの中で最上位ビットであり、行アドレスRA_0<0:1>は、アドレスの中で最下位ビットである。
本発明の望ましい実施例の具体的な設計仕様は次の通りである。
Figure 2006203239
Figure 2006203239
Figure 2006203239
ＶＩ．バスアーキテクチャ
本発明で実施される電力バス方式は、図３３Ａ乃至図３３Ｃ、図３３Ｄ及び図３３Ｅの中央領域(200)に分配された電圧分布を基本としている。中央領域(200)には、パッドがチップ(10)上に配置されている。図３３Ｄ及び図３３Ｅに示されるように、Vccレギュレータ(220)はパッド領域(200)の中央に配置されている。図３５を参照して以下に説明されるように、Vccレギュレータ(220)は、アレイ電圧Vcca及び周辺電圧Vccを発生させる。図３７を参照して以下に説明されるように、Vbbポンプ(280)は、図３３Ｅに示されたパッド領域(200)の右部分に位置している。図３９を参照して以下に説明するVccpポンプは、Vccポンプ制御部(401)、第１の複数のポンプ回路(402)及び第２の複数のポンプ回路(403)を具えている。Vccpポンプは、ブーストされたVccを生成し、該Vccは、ワード線をバイアスするのに使用されるVccpを意味する。最後に、複数のDVC2発生器(500)(501)(502)(503)(504)(505)(506)及び(507)は、中央パッド領域の全体に分配して配備される。DVC2発生器(500)の１つについて、図４１を参照して以下に詳細に説明する。DVC2発生器(500)〜(507)は、ディジット線とセルプレートをバイアスするのに使用される周辺電圧Vccの半分の電圧を発生させる。
図３３Ａ、図３３Ｂ及び図３３Ｃに示されるように、ウェブ(202)は中央パッド領域(200)を起点とし、図３３Ａに示される32Megの各アレイブロック(40)(47)、図３３Ｂに示される各アレイブロック(27)(33)(38)(45)及び図３３Ｃに示される各アレイブロック(25)(31)を取り囲むように構築されている。例えば、図３３Ａのアレイブロック(40)に絞って説明すると、ウェブ(202)はアレイブロック(10)を取り囲む第１の複数の導電体(conductors)を具えており、これは、電圧mapAVC2、mapDVC2、mapVccp、Vss、Vbb及びVccaを伝達する。電圧AVC2、DVC2及びVccpは、図３Ａ及び図３Ｃに示されるように切り換えられるので、それら電圧は、アレイがシャットダウンした場合、アレイへは送給されない。ウェブ(202)は、前述の電圧を伝送する導電体を具えており、低抵抗を効率的に分配するために、32Megアレイブロックの各々を取り囲んでいる。
例えば９ヶ所において、電圧mapVccp、Vcca及びVssを伝達する導電体は、32Megアレイブロックの中を縦方向に延びている。例えば１７ヶ所において、電圧mapAVC2、Vss、Vcca、mapDVC2及びVbbを伝達する導電体は、32Megアレイブロックの中を横方向に延びている。このように、アレイブロックの各々がリング状に構成されるだけでなく、電力バス方式のレイアウトもまた、第２の複数の導電体を通じて、十分にグリッドされた電力が分配されるため、IR及び電子移動(electromigration)の性能向上が達成される。
図３４Ａ、図３４Ｂ及び図３４Ｃは、７１個のパッドと、それらのパッドに接続された導電体の幾つかを示している。図３４Ａ、図３４Ｂ及び図３４Ｃに示された主題は、図３３Ａ乃至図３３Ｃ、図３３Ｄ及び図３３Ｅの中央パッド領域(200)に位置していることは理解されるであろう。図３４Ａ、図３４Ｂ及び図３４Ｃに示されるように、Vccqが指定されたパッド(1)(5)(11)(15)は、Vccq導電体(204)に接続されている。導電体(204)は、図３３Ａに最も良く示されるように、ウェブ(202)の中央部と平行に延びているが、ウェブ(202)の一部ではない。導電体(204)は、出力バッファに必要な電力を伝達する。
Vccxが指定されたパッド(17)(32)(53)は、Vccx導電体(206)に接続されている。導電体(206)は、図３３Ｂに最も良く示されるように、ウェブ(202)の中央部と平行に延びているが、ウエブの一部ではない。Vccqが指定されたパッド(59)(65)(69)は、Vccq導電体(208)に接続されている。導電体(208)は、図３３Ｃに最もよく示されるように、ウェブ(202)の中央部と平行に延びているが、ウェブ(202)の一部ではない。前述したように、電圧Vcc、Vcca及びVccを伝達するための導電体(210)(211)(212)は、夫々、導電体(204)(206)(208)と平行である。導電体(210)(211)(212)は、ウェブ(202)を形成する第１の複数の導電体の一部である。
出力バッファへアース(ground)をもたらす導電体(214)は、図３４Ａに示されるように、Vssqが指定されたパッド(2)(6)(12)(16)に接続するために供される。導電体(214)は、図３３Ａに最も良く示されるように、ウェブ(202)の中央部と平行に延びているが、ウェブの一部ではない。パッド(56)(60)(66)(70)へ接続するために、別のVssq導電体(216)が配備される。導電体(216)は、図３３Ｃに最も良く示されるように、ウェブ(202)の中央部と平行に延びているが、ウェブ(202)の一部ではない。最後に、Vssの印を付されたパッド(18)(33)(54)を接続するために、導電体(218)が配備される。Vss導電体(218)もまた、図３４Ａ、図３４Ｂ及び図３４Ｃに示されるように、導電体(214)の下で、導電体(216)の上を延びている。導電体(218)はウェブ(202)を形成する第１の複数の導電体の一部である。このような方法で分配されることにより、パッド印加される電圧は、中央パッド領域(200)の全体に配備された電圧供給源へ効率良く分配され、データ出力パッドドライバは、外部電圧及びアースを利用可能となる。
VII.電圧供給源
本発明のチップ(10)は、外部から供給される電圧Vccxからチップ(10)の全体で用いられる種々の電圧を全て生成する。電圧レギュレータ(220)(図３５参照)は、アレイ電圧Vcca及び周辺電圧Vccを作るのに用いられる。電圧ポンプ(280)(図３７参照)は、ダイ用のバックバイアス電圧Vbbを生成するのに用いられる。電圧ポンプ(400)(図３９参照)は、特にワード線を駆動するのに必要なブースト電圧Vccpを作るのに用いられる。DVC2発生器(500)〜(507)(図４１)は、セルプレート用にディジット線と電圧AVC2(DVC2に等しい)をバイアスするバイアス電圧DVC2を生成するために用いられる。電圧レギュレータ、Vbbポンプ、Vccpポンプは、電源と総称されることもあり、夫々について詳しく説明する。
図３５は、外部から供給される電圧Vccxから周辺電圧Vcc及びアレイ電圧Vccaを生成するのに用いられる電圧レギュレータ(220)を示すブロック図である。図３３Ｅに示すように、電圧レギュレータ(220)は、以下にて中央論理回路(center logic)と呼ばれるパッド領域の中心に位置する(セクションVIII参照)。
チップ(10)を製造するのに用いられる処理は、ゲート酸化物の厚み、フィールドデバイス特性、拡散接合特性(diffused junction)のような特性を決定する。これらの特性の各々は、特別のプロセスによって生成される部品が耐えられる最大作動電圧を制限するブレークダウン電圧や漏れ特性を決定する。例えば、120オングストロームのゲート酸化物を用いて0.35μmのCMOSプロセスで作られた16MegのDRAMは、3.6ボルトを越えない内部供給電圧で確実に動作することができる。DRAMが5ボルトのシステムの中で動作しなければならない場合、内部電圧レギュレータは、外部の5ボルト電圧源を3.3ボルトの電圧源に変更するのに必要となる。同じDRAMが3.3ボルトのシステムで動作するには、内部電圧レギュレータは必要でない。
実際の作動電圧は、プロセスを考慮して且つ信頼性を検討して決定されるが、内部供給電圧は一般に最小特徴(minimum feature)のサイズに比例する。次の表はその関係を要約している。
Figure 2006203239
回路(220)は、３つの主要な部分として、増幅部(222)、増幅部(222)に入る基準電圧を作る３領域電圧基準回路(224)、及び増幅部(222)に入る制御信号を作る制御回路(226)を具えている。各々について、以下に詳細に説明する。
図３６Ａに、３領域電圧基準回路(224)の詳細が示されている。３領域電圧基準回路(224)は電流ソース(228)を具えている。抵抗器(244)を流れる電流I1は、トランジスタ(244)のゲート−ソースに等しい電圧を生成する。他のトランジスタ(231)のドレーン−ソース電圧は、ゲート−ソース電圧にVthの電圧を加えた電圧に等しい。トランジスタ(231)を流れる電流は、トランジスタ(245)(246)(247)(248)を具える電流ミラー(current mirror)による制約を受けて、電流I1に等しくなる。このように、電流ソース(228)は回路ノード(232)に電流I1を供給する。電流はトリミング可能(trimming)又はプログラム可能な"擬似"ダイオードスタック(234)により回路ノード(232)からドレインされる。擬似ダイオードスタック(234)は、共通の電位に繋がれたゲート端子に、直列接続された複数のトランジスタである。擬似ダイオードスタック(234)は、本質的には長いチャンネルのFETであり、所望のインピーダンスを供給するために、プログラム又はトリミングされることができる。
擬似ダイオードスタック(234)内の各トランジスタに接続しているのは、トランジスタのスタック(236)からのスイッチング又はトリミングトランジスタである。スタック(236)内の各スイッチングトランジスタのゲートは、クローズ型ヒューズ、又はオープン型ヒューズ若しくはオープン型ヒューズのどちらかの形式のその他デバイスを通して基準電位に接続される。ヒューズが使用される場合、ゲートの半分はスイッチングトランジスタを伝導状態にする電位に接続されるので、スタック(234)から接続されたトランジスタを取り外すことができる。一方、残りのトランジスタのゲートはヒューズを介して、スイッチングトランジスタを非伝導にする電位に接続されるので、接続されたトランジスタはスタック(234)内に残る。このように、ヒューズが飛ばされて、スイッチングトランジスタがオンになると、トリミング可能なダイオードスタック(234)のインピーダンスを低下し、スイッチングトランジスタがオフになると、トリミング可能なダイオードスタック(234)のインピーダンスが増大する。このように、回路ノード(232)にて利用できる基準信号(電圧)は、正確に制御されることができる。そのようなトリミングは製造中に変数を処理するために必要となる。
電流ソース(228)は擬似ダイオードスタック(234)とスイッチングトランジスタ(236)とともに能動電圧基準回路(active voltage reference circuit)を形成し、該回路は回路ノード(232)にて利用可能であって、回路(224)に印加される外部電圧Vccxに応答する(responsive)基準信号を生成する。
これらの構成部品は、能動電圧基準回路を形成すると考えられる。これに対し、従来では抵抗器とトリミング可能な擬似ダイオードスタックの組合せがノード(232)にて信号を受動的に作るものであった。ブートストラップ回路(255)はまた、電流ソース(228)を始動する(kickstart)為に配備される。
回路ノード(232)にて利用可能な基準信号は、一単位(unity)ゲイン増幅器(238)に入力される。一単位ゲイン増幅器(238)の出力は出力端子(240)にて利用でき、調節された基準電圧Vrefを出力端子(240)で利用することができる。回路ノード(232)にて基準信号を生成する能動電圧基準回路を使用することにより、Vrefと、従来の回路の電圧範囲では利用できないVccxとの間にて所望の関係が形成される。更に又、増幅器(238)を一単位ゲイン増幅器にすることにより、共通モード範囲及び全体的な電圧特性は改善される。
外部電圧が設定値を越えたときに、基準電圧をほぼ外部電圧に追従させるために、３領域電圧基準回路は、出力端子(240)で利用可能な基準電圧をプルアップするためのプルアップステージ(242)を含んでいる。プルアップ段(242)は、外部電圧Vccxと出力端子(240)の間に接続されたpMOSトランジスタにより形成された複数のダイオードを具えている。外部電圧Vccxは、端子(240)での電圧が、プルアップステージ(242)を含む直列接続ダイオードにおけるダイオードの減少数だけ越えるとき、pMOSダイオードはオン状態となり、出力端子(240)で利用可能な電圧は、Vccxからダイオードスタック間の電圧降下分を差し引いた電圧に固定される。
出力端子(240)で利用可能な電圧は、電圧レギュレータ(220)の増幅部(222)に入力され、ここで、アレイ電圧Vccaと周辺電圧Vccの両方を生成するように増幅される。これについては、増幅部(222)の記載のところで説明する。
周辺電圧Vccと外部から供給される電圧Vccxとの関係は、図３６Ｂに示される。３領域電圧基準回路(224)により、外部供給電圧Vccxの"動作範囲"に対応する領域２と、外部供給電圧Vccxの"バーンイン範囲"に対応する領域３の中に、屈曲部が生ずる。３領域電圧基準回路(224)の出力は、領域１に周辺電圧Vccを生成するのには使用されない。領域１は、各電力増幅器のパワーステージに出現するpMOS出力トランジスタを通して、外部供給電圧Vccxを伝送するバスと、周辺電圧Vccを伝送するバスを短絡することによってインプリメントされる。第１の領域はパワーアップ又はパワーダウンサイクル中に起こる。このサイクルでは、外部供給電圧Vccxは第１の設定値より低い。第１の領域では、周辺電圧Vccは外部供給電圧Vccxに等しくなるように設定され、その部品で許容される最大動作電圧を供給する。DRAMの動作範囲を拡大して、低電圧条件下で確実にデータを保持できるようにするため、領域１では最大電圧が望ましい。
外部供給電圧Vccxが第１の設定値に達した後に、電圧VccxとVccを伝送するバスは、もはや短絡されない。外部供給電圧Vccxが第１の設定値に達した後に、図３６Ｂに示される通常動作範囲の領域２に入る。領域２では周辺電圧Vccは平坦になり、チップ(10)の周辺装置に合わせて、相対的に一定の供給電圧を確立する。メーカーによっては、領域２を完全に平坦にし、それによって外部供給電圧Vccxへの依存性を取り除こうとするものもある。領域２のスロープ量を適切な量にすることは、性能を特徴づけるのに有利である。製造環境において重要なことは、エラーに対して幾らかのマージン(margin)を有する仕様に対して、各DRAMが適合することである。そのようなマージンを確認する簡単な方法は、要素のテスト中、動作範囲を、一定量だけ高くすることである。図３６Ｂに示された電圧スロープのように、外部供給電圧Vccxと周辺電圧Vcc間の依存性を適度なものにすることにより、マージンテストを行なうことができる。
図３６Ｂに示す第３の領域は、要素のバーンインに用いられ、外部供給電圧Vccxが第２の設定値を越えると、第３の領域に入る。この第２の設定値は、プルアップステージ(242)を具えるダイオードスタック内のダイオードの数によって設定される。バーンイン範囲中、温度と電圧は両方とも、通常動作範囲よりも高くなり、DRAMに圧力を及ぼし、初期故障を排除する。なお、外部供給電圧Vccxと周辺電圧Vccとの間に関連性がなければ、内部電圧は上昇することはない。
周辺電圧Vccの特性をまとめると次の通りである。周辺電圧Vccのスロープは、領域１の外部電圧Vccx(第１の設定値以下)とほぼ同じである。周辺電圧Vccのスロープは領域２の外部電圧Vccx(第１の設定値と第２の設定値とのの間)よりも実質的に小さい。周辺電圧Vccのスロープは領域３の外部電圧Vccxのスロープ(第２の設定値以上)よりも大きい。その理由は、出力端子(240)で利用可能な信号は、外部電圧Vccxにほぼ追従し、１より大きなゲインを有する増幅器の中で多重化されることによる。
電圧レギュレータ(220)の次のセクションは、制御回路(226)である。制御回路(226)は、図３６Ｃに示す論理回路1(250)、図３６Ｄに示すVccx２ｖ回路(252)及びVccx検出回路(253)、並びに図３６Ｅに示す第２の論理回路(258)を具えている。先ず図３６Ｃを参照すると、論理回路1(250)は、多数の入力信号(SEL32M<0.7>、LLOW、EQ*、RL*、8KREF、ACT、DISABLEA、DISABLEA*、PWRUP)を受信する。論理回路1(250)は、主としてスタティックCMOSロジックゲートとレベルトランジスタから構成される。論理ゲートは、周辺電圧Vccと関連づけられる。レベルトランスレータは、外部電圧Vccxに関連づけられたパワーステージを駆動するのに必要である。一連の遅延要素は、Ｐ−センスアクティベーション(ACT)とRAS*(RL*)のタイミングに関する制御回路(226)を調整する。
論理回路1(250)の目的は次の通りである。(i)第１に、増幅器内で、外部電圧Vccxを伝送する電圧バスを、周辺電圧Vccを供給する電圧バスと短絡させるために、前記の入力信号からクランプ信号(N及びPタイプのトランジスタに対して)を作ることである。(ii)次に、増幅器を動作可能状態にするエネーブル信号(N及びPタイプのトランジスタに対して)を作ることである。(iii)そして、増幅器のスルーレートを変えるブースト信号(N及びPタイプのトランジスタに対して)を作ることである。
図３６Ｃに示す論理ゲートの具体的な組合せは、前記の入力信号を操作して、前掲の出力信号を生成する一方法を例示的に示している。出力信号の使用については、増幅部(222)に関連して以下に説明する。制御信号を生成する他の方法は知られており、例えば、1994年12月13日に発行された米国特許5,373,227号、発明の名称「供給電圧レベルに応答する制御回路」を参照することができる。
図３６Ｄは、Vccx2v回路(252)及びVccx検出回路(253)を示している。回路(252)は、信号DISABLEAとDISABLEA*を受信し、２つの基準信号VSWとVTHを生成する。回路(253)はこれらの信号を受信し、コンパレータとして機能し、Vccx(図３６Ｂ参照)が第１の設定値に到達したかどうかを判定する。回路(253)は、CMOSコンパレータとしてインプリメントされてもよい。回路(253)は、信号PWRUPとPWRUP*を作る。信号PWRUPとPWRUP*は、論理回路１(250)や、後記する増幅部(222)内の増幅器のような多数の回路に入力される。
図３６Ｅは、制御回路(226)の最終要素である第２の論理回路(258)を示している。第２の論理回路(258)は、制御回路(226)の他の部分で使われる信号PUMPBOOST、信号DISABLEA及びDISABLEA*を生成する。この信号は、入力信号PWRDUP*、VccpON、VbbON、DISABLEA*、DISREG、SV0から生成される。PUMPBOOST信号は、増幅部(222)に関連して説明する。また、第２の論理回路(258)から出力される他の２つの信号は、前述したように、制御回路(226)及び増幅部(222)の中で用いられる。
図３５を参照すると、増幅部(222)は複数の電力増幅器(260)(261)、複数のブーストアンプ(262)及びスタンバイアンプ(264)を具えており、これらが選択的に動作すると、単一増幅器で得られるよりも良好な特性が得られる。電力増幅器(260)は、一単位ゲイン(unity gain)(例えば、1.5x)よりも大きく、基準信号Vrefの必要条件を少なくし、図３６Ｂに示すパワーアップ範囲と動作範囲のトランジションの円滑化要件を緩和する。
更に、電力増幅器(260)は全てが一度にオン又はオフになるのではなく、グループで適宜制御される(例えば３グループずつ２グループとか、１２のグループのうち３番目のグループとか)。このような制御された動作により、パワー要求が低レベル(low)のとき、オペレーショナル電力増幅器(260)の数を減らすことができる。このように制御された動作により、必要に応じて、更なるアンプをアクティブ状態にして、例えばアレイの２以上の行を同時にファイアリングする等、数多くのリフレッシュ動作を達成することが可能となる。また後記するように、電力増幅器のグループは、グループ内の個々の電力増幅器を制御することができるので、更なるフレキシビリティを有する。
増幅器部(222)のさらに新規な特性は、電圧ポンプがファイアリングするときにのみ作動するように作られた１又は２以上のブーストアンプ(262)を含むことである。
増幅器部(222)の更なる要素として、スタンバイアンプ(264)がある。スタンバイ増幅器(264)は、他のアンプが動作していないときに、電流消費量をさらに少なくすることができる。従来のDRAM用の電圧レギュレータは、スタンバイ増幅器を含んでいたが、電力増幅器(260)とブーストアンプ(262)と組み合わせたものはなかった。本発明では、スタンバイ増幅器(264)は、電圧ポンプ用に調整された電圧を供給するように設計される必要はなく、ブースト増幅器(262)によって達成され、その結果、スタンバイ増幅器(264)がスタンバイ増幅器として真に機能することができる。
電力増幅器(260)、ブースト増幅器(262)、スタンバイ増幅器(264)は、全体的な構造は同様なものであるが、電力増幅器では、読出し及び書込みのようにメモリアレイが動作中、適度なバイアス電流レベル(例えば１maであり、従来の要求レベルの約半分)で動作する。ブースト増幅器(262)は、後記するように、電圧ポンプの動作中にしか動作しないため、約300μａの低バイアス用に設計されており、電力増幅器よりも低いスルーレートを有する。スタンバイアンプは約20μａの非常に低いバイアスで連続して動作する。電力増幅器(260)、ブースト増幅器(262)及びスタンバイアンプ(264)を用いることにより、DRAMの種々の動作条件の夫々に必要な動作電流を最小にすることができる。
増幅器部(222)の増幅器のうち６個は、３領域電圧基準回路(224)と、周辺電圧Vccを伝送するバス(266)との間にて並列に接続され、増幅器部(222)の増幅器のうち１２個は、３領域電圧基準回路(224)の出力とアレイ電圧Vccaを伝送するバス(267)との間にて、並列に接続される。電力バス(266)(267)は、２つのバスを一緒に繋ぐ20Ωの抵抗器を除いて、絶縁されている。バスは、周囲回路を実効することによってアレイに起こる高電流スパイクを保持するから、バスを絶縁することは重要である。バス(266)(267)が絶縁されないと、DRAMの速度低下を招くことになるが、その理由は、アレイ内の大電流スパイクは論理トランジション(logic transition)の際、電圧クレータ及び対応するスローダウンを引き起こすからである。絶縁により、周囲電圧Vccはアレイノイズによる影響を殆んど受けない。
電力増幅器(260)の一例の電気的構成が、図３６Ｆに示されている。スルーレートを改善するため、電力増幅器(260)は、差動アンプ(272)のバイアス電流を上げるブースト回路(270)を特徴とし、該ブーストアンプ回路は、大電流スパイクが予期される間、スルーレートを改善する。大スパイクは、通常、Ｐ−センスアンプのアクティベーションと関係する。
能動電流の消費量を少なくするために、ブースト回路(270)はポンプBOOSTと呼ばれる信号によるＰーセンスアンプのアクティベーションの後、短時間、ディセーブル(動作禁止)となる。パワーステージは、RAS*がロー(low)でパートがアクティブ(能動的)のときのみ、信号ENS＊によってエネーブル(動作可能)となる。RAS*がハイ(high)のとき、全ての電力増幅器(260)は動作禁止状態となる。
Vccバスの荷電を防ぐために、増幅器が動作禁止状態となるときはいつでも、pMOS出力トランジスタ(274)は、CLAMP＊のラベル付けされた信号により、確実にオフとなる。しかし、強制的に接地されたときは、VPWRUPのラベル付けされた信号により、pMOS出力トランジスタ(274)を介してVccxとVccバスを短絡させる。この機能の必要性は、図３６Ｂの領域１に関して既に説明している。基本的に、Vccｘを伝送するバスとVccを伝送するバスは、DRAMが図３６Ｂのパワーアップ範囲内で動作しているときはいつでも、短絡されている。信号CLAMP*とVRWRUPは、外部電圧Vccxとアースとの間の短絡を防止するために互いに排他的である。
信号ENSは、トランジスタスイッチ(276)のゲートに供給される。該スイッチの伝導パスは、一端部が、抵抗器R1を介して、差動増幅器(272)の１つのトランジスタのゲートに結合されており、他端はアースに接続されている。第２の抵抗器R2は、前記トランジスタのゲートとVccバス間に接続されている。抵抗器R1とR2の比は、回路の閉ループゲインを決定する。前記の如く、電力増幅器(260)は一単位ゲインよりも稍高いゲインを有している。
ブースト増幅器(262)の一例は、図３６Ｇに示されている。ブースト増幅器(262)は、VccxとVccを伝送するバスを短絡させることができる出力pMOSトランジスタを有している点で、電力増幅器と構造及び動作が非常に似ている。ブースト増幅器(262)はまた、抵抗器R1とR2間の比の結果として、一単位ゲインよりも大きなゲインを有している。ブーストアンプ(262)と電力アンプ(260)の違いの１つは、電圧ポンプが動作可能であるときはいつでもブースト増幅器(262)が動作可能となるように、ブースト増幅器(262)はPUMPBOOST信号に応答する点にある。もう１つの違いは、ブースト増幅器(262)がより小さなバイアス電流で作動するように設計されている点である。
スタンバイ増幅器(264)は、図３６Ｈに示される。スタンバイ増幅器(264)は、RAS＊で決められるように、DRAMが作動しないときはいつでも周辺電圧Vccを維持するように構成される。スタンバイ増幅器(264)は、差動対の周囲に設けられる点で、他の増幅器と同様な設計となっているが、特に非常に低い動作電流となるように、またそれに対応してスルーレートが低くなるように設計されている。従って、スタンバイ増幅器(264)は、どんな種類のアクティブ負荷も維持することができない。
図３６Ｉは図３５に示された１２の電力増幅器(277)のグループにおける電力増幅器(261)の詳細を示している。電力増幅器(261)は上記のブースト増幅器(262)と全て同じ設計であり、詳細は図３６Ｇに示される。
しかし、電力増幅器(261)はブースト増幅器(262)とは異なる制御信号を受信する。例えば、電力増幅器(261)は、電力増幅器(260)と同じ様に、信号CLAMPF*に応答する。更にまた、電力増幅器(260)と同じ様に、電力増幅器(261)は信号VPWRUP及びBOOSTFに応答する。信号CLAMPF*、VPWRUP及びBOOSTFの機能は、電力増幅器(260)に関して説明した通りであり、また、図３６Ｆに示されている。
各電力増幅器(260)(261)及びブースト増幅器(262)の数は、DRAMの全体的な要求による設計択事項である。例えば、より広い帯域ではより多くの電力増幅器が必要となり、配備される電力増幅器が多くなると、ブースト増幅器の数は比較的少なくなる。
電力増幅器の数の選択に影響を与える更なる要素は、メモリアレイの構成と関係する。上記したように、本発明のメモリアレイは8個の32Megアレイブロックから構成されている。もし故障の数又は故障の程度がアレイの修復能力を超えると、各ブロックはシャットダウンされることができる。このシャットダウンは、論理的でもあり、物理的でもある。物理的なシャットダウンは電圧Vcc、DVC2、AVC2、Vccpのような電力を除去することを含んでいる。アレイブロックの電力接続を解除するスイッチは、ブロック用のデカップリングキャパシタ(44)(図３Ａ参照)の前に置かれなければならないことはよくあることである。デカップリングキャパシタ(44)は電圧レギュレータ(220)の安定性の維持を補助するために配備される。デカップリングキャパシタ(44)の位置を規定する理由は、アレイブロック内で起こりうる電流スパイク及びダイの幾何的制約(geometry constraints)の為に、アレイブロックの近くにいくつかのデカップリングキャパシタを設けることが所望されるからである。一般には、デカップリングキャパシタは、アレイブロックを制御するスイッチの両側に配備されることができる。
ダイ上で利用可能なデカップリングキャパシタの総数が、動作禁止状態となった各アレイブロックと共に減少するとき、電圧安性に悪影響がある。それゆえ、本発明の更なる特徴によれば、各アレイブロックには対応する電力増幅器が接続されているので、アレイブロックが動作禁止状態になると、電力増幅器も動作禁止状態になる。電力増幅器(260)を動作禁止状態(disable)にするには、図３６Ｃに示される８つの電力アンプ駆動回路が生成するENS*信号の状態を適当に制御する。これは、デカップリング容量(decoupling capacitance)の減少を補償(compensate)し、デカップリング容量の減少に比例して電力増幅器を取り除くことによって、所望の電圧安定性を維持する。
好ましい実施例において、電力増幅器(260)は所定の負荷容量及び補償ネットワークを有するように構成され。例えば、それらのスルーレート及び電圧安定性は、電力増幅器１個当たり、アレイブロックのデカップリング容量が約0.25ナノファラッドのとき、最適と考えられる。開示された実施例では、１２個の電力増幅器のグループ(図３５の(277)参照)は、８個の電力増幅器が８個のアレイブロックの各々と接続され、４個の増幅器がアレイスイッチによる影響を受けないようにしている。
アレイブロック及びそれに繋がれたデカップリンキャパシタを動作禁止状態にするスイッチが開くと、信号は制御回路(226)に入力されて、対応する電力増幅器を動作禁止状態にし、最適で正しい関係を維持する。電圧安定性を維持することに加えて、不必要な電流消費量を少なくする。一般にデカップリング容量が多くなると、電圧安定性は改善されリップルは低くなる。しかし、電力増幅器のスルーレートは悪くなり、最適を維持することが求められる。
次の要素は、チップ(10)に配備された電圧源を具えた電圧ポンプであり、ダイをバックバイアスする電圧Vbbを生成するのに用いられる電圧ポンプ(280)(図３７参照)と、ワード線ドライバ用のブースト電圧Vccpを生成するのに用いられる電圧ポンプ(400)(図３９参照)を含んでいる。電圧ポンプは普通は、利用可能な供給電圧よりもプラス又はマイナスの電圧を生成するのに使われている。Vbbポンプは一般にpMOSトランジスタから作られ、一方、Vccポンプは主としてnMOSトランジスタから作られる。各ポンプに於けるnMOSトランジスタ又はpMOSトランジスタを排他的に用いるのは、ラッチアップが起こるのを防ぎ、mビットアレイへの電流注入を防ぐためである。pMOSトランジスタをVbbポンプの中で使用するのは、種々のアクティブノード(能動ノード)は基板電圧Vbbに関してマイナス側に振れるからである。これらアクティブノードに接続されたどのn拡散領域もバイアスを与え、ラッチアップとインジェクションを生じさせる。同様な条件により、Vccpポンプ内のnMOSトランジスタの使用が可能になる(mandate)。
図３７において、Vbbポンプ(280)はブロック図で示される。図３３Ｅに示されるように、Vbbポンプはパッド領域(200)の右側に位置しており、これは、後の説明では右ロジックとして称される(セクションX参照)。ポンプは２つのポンプ回路(282)(283)から構成される。ポンプ回路の１つの電気的構成を図３８Ａに示している。ポンプ回路(283)はポンプ回路(282)と同じであるので、図示しない。
図３８Ａを参照すると、ポンプ回路(282)は、その入力端子に入力されたオシレータ信号OSCに応答することが判る。ポンプ回路(282)は上ポンプ部(285)と下ポンプ部(286)とから構成され、協同作用により、出力電圧Vbbが生成される。オシレータ信号OSCの値は、ノード(292)で利用可能なインバータ(290)の出力がハイ(high)であると仮定する。ノード(293)で利用可能な電圧は、pMOSトランジスタ(294)によりアースに固定される(clampd)。ノード(292)(293)はキャパシタ(296)により分離される。オシレータ信号が状態を変化させて、ノード(292)で利用可能な電圧が減少し始めると、トランジスタ(294)はオフとなり、pMOSトランジスタ(298)は伝導性となり、電圧Vbbを伝送するバスはキャパシタ(296)の電荷を利用可能となる。下ポンプ部(286)は、ほぼ同様な動作をするが、出力トランジスタ(298')は、上ポンプ部(285)の出力トランジスタ(298)が非伝導性のときに伝導性となるように構成されている。また、上ポンプ部(285)の出力トランジスタ(298)が伝導性であるとき、出力トランジスタ(298')は非伝導性である。
図３７を参照すると、ポンプ回路(282)(283)の動作を制御するために、Vbbオシレータ回路(300)により生成される信号OSCが入力される。オシレータの一例の電気的構成が図３８Ｂに示される。電圧ポンプ内で用いられるオシレータ回路(300)は、図３８Ｂに示すのと同型式のCMOSリングオシレータであってよい。オシレータ回路(300)に固有の特徴として、多周波(multi-frequency)動作を行えることがあり、これは、マルチプレクサ回路(302)を、オシレータリング内の種々の異なるタップポイントに接続したことにより可能となる。マルチプレクサは、VBBOK*と呼ばれる信号により制御され、リングオシレータを構成するインバーターステージ(304)の数を減らすことにより、より高い周波数の動作を可能にする。一般にオシレータ回路(300)は、DRAMがパワーアップ状態にあるとき、より高い周波数にて作動するが、その理由は、高周波動作により、Vbbポンプは、所定のバックバイアス電圧を生成するからである。オシレータは、図３７に示されたVbbレギュレータ選択回路(306)により生成されたOSCEN*のラベル付き信号を通じて、エネーブル(使用可能状態)又はディセーブル(動作禁止状態)になる。オシレータはまた、1996年5月21日発行の米国特許5,519,360号、発明の名称「即時シャットダウンのリングオシレータエネーブル回路」に開示された概念を含んでおり、直ちにシャットダウンされることにより、ノイズ量を減少させることができる。
Vbbレギュレータ選択回路(306)は、図３８Ｃに詳細に示されている。回路(306)は、信号DIFFVBBON、REG2VBBON、PWRDUP、DISVBB及びGNDVBBを受信する。図３８Ｃに示されたロジックは、これらの信号を組み合わせてVBBREG*のラベル付き信号を提供する。この信号は、オシレータ(300)に入力された信号OSCEN*と同じである。この信号の反転バージョンは、信号VBBONとしても利用可能である。回路(306)によってDIFFREGEN*、REG2EN*と呼ばれる２つの他の信号が生成され、該信号は２つのレギュレータ回路(308)(320)のうちどちらがエネーブルになるかを選択するのに用いられる。
図３７を参照すると、Vbb差動レギュレータ2回路(308)が設けられたいる。図３８Ｄは、回路(308)の電気的構成を示す。回路(308)は、Vbbレギュレータ選択回路(306)によってエネーブルになると、間接的ではあるが、Vbbポンプ回路(282)(283)の動作を基本的に制御する。回路(308)は、信号DIFFVBBONを生成する第１の部分(310)を有しており、これはVbbレギュレータ選択回路(306)に入力され、オシレータ(300)を駆動させるための信号を生成し、ポンプ回路(282)(283)を駆動させる。信号DIFFVBBON は、バックバイアス電圧Vbbが-1ボルトよりもポジティブ(正)側であるときはいつでもハイになる。
回路(308)の第２の部分(312)は、オシレータ(300)に直接入力される信号VBBOK*を生成する。信号VBBOK*はオシレータ(300)を高速化する。第１の回路部(310)と第２の回路部(312)は、同じ回路であり、ともに差動増幅器として作動する。基本的には、具体的な回路設計の如何に拘わらず、Vbb差動レギュレータ２回路(308)は、ポンプ電圧Vbbが通常電圧レベルに変化するように、低バイアス電流ソースとpMOSダイオードを用いて構築される。Vbb差動レギュレータ２回路(308)に関する追加の情報については、1996年6月26日に出願され、本願と同じ譲受人に譲渡されたた米国特許出願08/668,347号、発明の名称「差動電圧レギュレータ」を参照すればよい(Micron No.96-172)。
図３７において、Vbbポンプの最後の要素は、Vbbレギュレータ２回路(320)である。Vbbレギュレータ２回路(320)の電気的構成は図３８Ｅに示されている。回路(320)はVbbレギュレータ選択回路(306)に入力されるREG2VBBON信号を生成する。回路(320)の入力部は、入力電圧を標準化(normalize)する。このように標準化された電圧レベルは、次に、調整可能なトリップポイントを有する修正インバータステージに供給される。トリップポイントはフィードバックで修正され、回路にヒステリシスを付与する。Vbbポンプ(280)への最小及び最大動作電圧は、第１のインバータステージトリップポイント、ヒステリシス及びpMOSダイオード電圧によって制御される。
異なる制御原理(philososophies)を実施する回路によって生成される２つの制御信号の１つの選択を可能にするために、２つのレギュレータ２回路(308)(320)が配備される。Vbb差動レギュレータ２回路(308)は差動増幅器ステージから制御信号を生成する。これに対して、Vbbレギュレータ２回路(320)は通常電圧を固定トリップポイントの電圧と比較する。
Vbbレギュレータ２回路(308)とVbbレギュレータ２回路(320)の選択は、マスクオプション(mask option)を介して成される。選択されたマスクオプションに応じて、Vbbレギュレータ選択回路(306)は、２つの信号DIFFREGEN*とREG2EN*のどちらか一方を生成して、Vbb差動レギュレータ２回路(308)又はVbbレギュレータ２回路(320)のどちらか一方をアクティブ状態にする。アクティブ状態のレギュレータ回路は、次に制御信号を生成し、該制御信号はVbbレギュレータ選択回路(306)に入力され、Vbb発振回路(300)を駆動するための信号OSCEN*を生成する。
回路(10)内に用いられる電源増幅器の他の例として、Vccpポンプ(400)が図３９に示されている。Vccpポンプ(400)は、特に、ワード線ドライバ用のブースト電圧Vccpを生成する。電圧Vccp に対する要求は、リフレッシュモードの種類によってかなり異なる。例えば、256MegDRAMは、8Kリフレッシュモードで作動するとき、Vccpポンプ(400)から約6.5ミリアンペア以上の電流を必要とする。これに対して、同じDRAMでも、4Kリフレッシュモードで作動するときは、Vccpポンプ(400)から約12.8ミリアンペア以上の電流を必要とする。しかしながら、4Kリフレッシュモードで適切な電流を供給できるVccpポンプは、8Kリフレッシュモードの使用には適さない。その理由は、8Kリフレッシュモードで加えられる負荷は比較的軽いため、許容限度以上のノイズレベルと過大なVccpリップル生ずるためである。
本発明のVccpポンプ(400)は数多くのポンプ回路を具えており、図３９の実施例では、６つの回路(410)(411)(412)(413)(414)(415)が示されている。６つのポンプ回路(410)〜(415)は全て、4KリフレッシュモードにてVccp電圧を生成するのに用いられる。しかし、６つのポンプ回路の全部が8Kフレッシュモードで作動すると、ポンプ回路(410)〜(415)での負荷が不十分になるので、許容限度以上のノイズレベルと過大なVccpリップルが発生するであろう。このため、8Kフレッシュモードでは、ポンプ回路(410)〜(415)の一部分だけが用いられる結果となる。
ポンプ回路(410)〜(415)は、ポンプ回路(410)〜(412)からなる第１のグループ(422)と、ポンプ回路(413)〜(415)からなる第２のグループ(423)の２つのグループに分割される。ポンプ回路(410)〜(412)の第１のグループ(422)は、それらのエネーブル端子を周辺電圧Vccにさせることにより、常にエネーブル状態となる。しかし、ポンプ回路(413)〜(415)の第２のグループ(423)は、それらのエネーブル端子を4K信号に結合させることにより、4Kリフレッシュモードでのみエネーブル状態となる。4K信号は中央ロジックの中で生成され、これについては、図５９Ｊを参照して後で説明する
６つのポンプ回路(410)〜(415)に加えて、Vccpポンプ(400)は、制御部(401)を含んでいる。図３３Ｄ及び図３３Ｅに示されるように、制御部(401)は中央ロジックの中にあり(セクションVIII参照)、ポンプ回路(410)〜(415)は左ロジックと右ロジックにある(セクションX参照)。
全てのポンプ回路(410)〜(415)は、オシレータ(424)が生成する信号OSCによって駆動される。信号OSCはポンプ回路(410)〜(415)を作動させるのに必要であるから、信号OSCは追加のエネーブル信号として機能する。オシレータ(424)は、どちらか一方のレギュレータ、Vccpレギュレータ３回路(426)又は差動レギュレータ回路(428)により制御される。レギュレータ(426)(428)によるVccpの調整は、必要に応じて、ポンプ回路(410〜415)をオン、オフにして、Vccpを所望のレベルに維持することにより行われる。レギュレータ(426)(428)は、オシレータ(424)を制御することにより、間接的にポンプ回路(410〜415)を制御する。レギュレータ(426)(428)の唯１つだけがオシレータ(424)を制御し、それによりポンプ回路(410)〜(415)を制御するから、２つのレギュレータ(426)(428)の選択は、レギュレータ選択回路(430)よりなされる。例えば、選択は、レギュレータ選択回路(430)内で接続部を開閉することにより行われる。選択が一旦行われると、レギュレータ選択回路(430)は、エネーブル信号をレギュレータ(426)(428)の１つに供給する。レギュレータ選択回路(430)は、次に、エネーブル状態のレギュレータ(426)(428)から受信した信号に応答して、オシレータ(424)をエネーブルにする。図４０Ａはレギュレータ選択回路(430)の一例の詳細を示している。
Vccpポンプ(400)は、またバーンイン(burnin)回路(434)を含んでいる。バーンイン回路(434)はポンプ回路(410)〜(415)を含む種々の要素が使用する信号BURNINを生成し、要素のバーンインテスト中、要素を特別な"バーンインモード"にする。バーンイン回路(434)の一例は、図４０Ｂに詳細に示される。
Vccpポンプ(400)は、プルアップ回路(438)をさらに含んでいる。プルアップ回路(438)は、VccpがVccより少なくともＶ分の１小さくなったときはいつでも、Vccp伝送バスを、Vcc伝送バスに接続する。プルアップ回路(438)の一例が、図４０Ｃに詳細に示されている。
Vccpポンプ(400)は、４つのクランプ回路(442)を含んでおり、その１つが図４０Ｄに示されている。クランプ回路(442)は通常はエネーブル(動作可能)状態にあるが、テストモードではディセーブル(動作禁止)となる。Vccpは普通はVccよりも高く、通常はＶ分の１よりも少し高い。しかし、Vccpがあまり高くなりすぎるとき、例えばVccより約Ｖ分の３高いときは、Vccにクランプされて、許容限界内に戻される。Vccpが低くなりすぎるとき、例えばVccより約Ｖ分の１以上低いときは、クランプ回路(442)により、VccよりもＶ分の１以上低くならないようにクランプされる。このようにクランプ回路(442)は、Vccpが、VccよりＶ分の３以上大きくならないように、またVccよりもＶ分の１以上低くならないようにする。
図４０Ｅはポンプ回路(410)の１つの詳細を示している。ポンプ回路(410)〜(415)は、２フェーズのポンプ回路であり、ポンプ回路の一部分は、信号OSCがハイのときに電流を供給し、他の部分は信号OSCがローのときに電流を供給する。ポンプ回路(410)〜(415)は、nMOSトランジスタが用いられる点を除いて、Vbbポンプのポンプ回路(282)(283)とは構成及び動作がほぼ同様である。ポンプ回路(410)〜(415)は、キャパシタ(456)(456')及び駆動論理回路(462)(462')を通って電流を供給する第１のラッチ(450)と第２のラッチ(452)を含んでいる。論理回路(462)は電圧をトランジスタ(464)のゲートに供給する。トランジスタ(464)は、信号OSCがロー(low)のときに電流をVccpバスを通し、トランジスタ(464')は、信号OSCがハイのとき電流をVccpバスを通す。ポンプ回路(410)は、Vccplim2回路(474)とVccplim3回路(476)を含んでおり、両回路はバーンインモード中、ポンプの内部ノードの電圧を制限するために用いられる。Vccplim２回路(474)の一例とVccplim３回路(476)の一例について、その詳細を、夫々図４０Ｆ及び図４０Ｇに示している。
図４０Ｈは、オシレータ(424)の詳細を示している。オシレータ(424)は、図３８Ｂに示すオシレータ(300)と同様なリング型のオシレータである。オシレータ(424)は周波数が可変であるので、例えばポンプ回路(410)〜(415)のパワーアップ中に、より高い周波数で作動して、Vccpバスはその動作電圧にまでより素早く到達する。オシレータ(424)は、自らループバックしてリングを形成する一連のインバータ(478)を含んでいる。信号がインバータ(478)を通って伝播するのに必要な時間は、信号OSCの期間を決定する。インバータ(478)の鎖内の種々のタップポイントから信号を受信するいくつかのマルチプレクサ(479)を設けることにより、多重周波数動作がインプリメントされる。マルチプレクサは、信号VRWRUP*により制御され、リング内のインバータ(478)の数を減らすことにより更に高い周波数信号OSCを生成する。
図４０Ｉは、図３９に示されたVccpレギュレータ３回路(426)の一例の詳細を示す。回路(426)は直列接続されたいくつかのpMOSとnMOSダイオードを用いて、電圧VccpをVccレベルに"標準化"する。換言すれば、ダイオードにより、Ｖ分の幾つかがVccpから減じられる。標準化された電圧は、トランジスタ(480)(481)(482)(483)によって、オシレータ(424)のエネーブル信号REG2VCCPONを生成するのに用いられる。標準化あれた電圧が高すぎると、ローの値(low value)のエネーブル信号が生成され、標準化された電圧が低すぎると、ハイの値(high value)のエネーブル信号が生成される。
図４０Ｊは、図３９に示された差動レギュレータ回路(428)の詳細を示している。差動レギュレータ回路(428)は差動増幅器(486)内のVccpと基準電圧を比較することによりエネーブル信号DIFFVCCPONを生成する。Vccpが基準電圧よりも低いときは、ハイの値のエネーブル信号が生成されて、オシレータ(424)を動作可能状態にする。Vccpが基準電圧よりも高いときは、ローの値のエネーブル信号が生成されて、オシレータ(424)を動作禁止状態にする。同じ様な差動レギュレータ回路については、1995年8月30日に出願され、本願と同じ譲受人に譲渡された米国特許出願、発明の名称「差動電圧レギュレータの改良」にも開示されている(Micro No.94-088)。
チップ(10)の電圧供給部の説明の最後は、DVC2発生器(500)であり、その１つが図４１に示されている。図４１は、右ロジックと左ロジックに配置されたDVC2発生器(500)の１つのブロック図である(セクションX参照)。DVC2発生器(500)は、メモリキャパシタのセルプレートをバイアスするために、DVC2として知られるVccの２分の１の電圧を生成する。関連電圧AVC2は、DVC2と同じ値を有しており、アレイアクセス間のディジット線をバイアスするために用いられる。DVC2発生器(500)は、電圧DVC2を生成する電圧発生器(510)と、電圧発生器(510)を動作可能又は動作禁止状態にするエネーブル１回路(512)を含んでいる。安定性センサ(stability sensor)(514)は電圧発生器(510)から出力を受信し、電圧DVC2が安定かどうかを示す出力信号を生成する。
安定性センサ(514)は、安定性センサ(514)のエネーブル信号を生成するエネーブル２回路(515)を含んでいる。安定性センサ(514)は、電圧DVC2の電圧レベルが第１の設定範囲内か否かを示す信号を生成する電圧検出回路(516)を含んでいる。プルアップ電流モニタ(518)は、プルアップ電流が安定かどうかを示す信号を生成する。プルダウン電流モニタ(520)は、プルダウン電流が安定かどうかを示す信号を生成する。過電流モニタ(522)は、プルアップ電流が設定値より大きいかどうかを示す信号を生成し、アレイ内の短絡回路を示唆する。
出力論理回路(524)は、電圧検出回路(516)、プルアップ電流モニタ(518)及びプルダウン電流モニタ(520)からの出力信号を受信し、電圧DVC2が安定か否かを示す出力信号を生成する。過電流は電圧DVC2の安定性の尺度ではないため、過電流モニタ(522)の出力は、出力ロジック(524)には入力されない。その代わりに、過電流出力信号は、DRAMテスト中に故障のあるアレイブロックを診断するのに使用される。更にまた、過電流モニタ(522)の出力は、パワーアップの終わりにラッチされ、DRAMによる自己診断用に用いられ、過電流の状態が存在するか、またアレイを部分的にシャットダウンする必要があるかどうかを決定する。
安定性センサ(514)は、電圧DVC2を生成する電圧発生器(510)とともに用いられるものとして記載するが、安定性センサ(514)は、集積回路又は分離要素から構成される回路のどちらの回路のどの電源とも一緒に用いられる。更にまた、安定性センサ(514)は、電圧検出回路(516)、プルアップ電流モニタ(518)、過電流モニタ(522)及びプルダウン電流モニタ(520)を含むものとして記載するが、これらのどの要素についても、単独で使用することにより、又は他のものと結合させることにより、電圧レギュレータの安定性を示すのに用いられる。
図４２Ａは、図４１に示された電圧発生器(510)の詳細を示す。電圧発生器(510)は、後のセクションXIで説明するパワーアップシーケンス回路から受信する信号DVC2EN*と、エネーブル１回路(512)から受信する信号ENABLE及びENABLE*によって、動作可能状態となる。電圧発生器(510)は、ノード(530)をVccとアースに夫々接続するトランジスタ(532)(534)の伝導性(conductivity)を変えることにより、ノード(530)で利用可能な電圧DVC2を生成する。Vccからトランジスタ(532)を通ってノード(530)に流れる電流は、ノード(530)の電圧を上げる"プルアップ"電流である。ノード(530)からトランジスタ(534)を通ってアースに流れる電流は、ノード(530)の電圧を下げる"プルダウン"電流である。
プルアップ電流とプルダウン電流の制御は、ゲート電圧を制御し、これによって、トランジスタ(532)(534)の伝導性を夫々制御することにより行われる。ノード(530)から一連のpMOSトランジスタ(536)のゲート及び一連のnMOSトランジスタ(538)のゲートへフィードバックが行われる。トランジスタ(536)は、電圧Vccからトランジスタ(532)のゲートへのパスの抵抗を制御する。２つのnMOSトランジスタ(540)(542)は、トランジスタ(532)のゲートから離れた位置にあるパスの抵抗を制御する。nMOSトランジスタ(538)は、トランジスタ(534)のゲートからアースに到るパスの抵抗を制御する。pMOSトランジスタ(548)はトランジスタ(534)のゲートからVccへ到るパスの抵抗を制御する。一連のキャパシタ(550)(552)は、トランジスタ(532)のゲートをVccとアースに夫々接続し、これによりゲート電圧のトランジションがスムーズになる。同じ様に、キャパシタ(554)(556)はトランジスタ(534)のゲートを夫々Vccとアースに接続する。
動作時、フィードバック信号に応答してトランジスタ(532)(534)を制御することにより、電圧DVC2は、変動負荷条件下であっても、一定に保たれる。DVC2が高すぎると、pMOSトランジスタ(536)はオフになり始め、それによりトランジスタ(532)のゲート電圧が低くなり、プルアップ電流は減少する。同時にnMOSトランジスタ(538)はオンになり始め、それによりトランジスタ(534)のゲート電圧と抵抗は減少そ、プルダウン電流が増大する。
減少したプルアップ電流と増加したプルダウン電流により、電圧DVC2の値は減少する。逆にDVC2が低すぎると、トランジスタ(536)はオンになり始め、それによりトランジスタ(532)のゲート電圧が上昇し、プルアップ電流を増大する。更に、トランジスタ(538)はオフになり始め、それによりトランジスタ(534)のゲート電圧が上昇し、プルアップ電流は減少する。増加したプルアップ電流と減少したプルダウン電流により、電圧DVC2の値は上昇する。関連する電気回路の構成については、1993年5月18日発行の米国特許5,212,440号、発明の名称「クイックレスポンスのCMOS電圧基準回路」に開示されている。
図４２Ｂは、図４１に示されたエネーブル１回路(512)の一例を詳細に示す。エネーブル１回路(512)は電圧発生器(510)を動作可能状態にする信号ENABLE及びENABLE*を生成する。
図４２Ｃは図４１に示されたエネーブル２回路(515)の一例を詳細に示す。エネーブル２回路(515)は信号SENSEON、SENSEONB、SENSEON*及びSENSEONB*を生成する。これらの信号は、電圧検出回路(516)、プルアップ電流モニタ(518)、過電流モニタ(522)及びプルダウン電流モニタ(520)を動作可能状態にするのに用いられる。
図４２Ｄは図４１に示す電圧検出回路(516)の一例の詳細を示す。電圧検出回路(516)は、信号SENSEON、SENSEON*によって動作可能状態になる。電圧検出回路(516)は、電圧発生器(510)から電圧DVC2を受け取り、DVC2が所定の電圧範囲に入っているか否かを示す信号VOLTOK1及びVOLTOK2を生成する。電圧の設定範囲は、アースにnMOSトランジスタ(560)のオン時の電圧を加えたもの、及びVccからpMOSトランジスタ(562)のオン時の電圧を引いたものとして規定される。この範囲の調節は、トランジスタ(560)(562)のオン時の電圧を調整することにより行われる。電圧DVC2はnMOSトランジスタ(560)のゲート及びpMOSトランジスタ(562)のゲートに接続され、電圧DVC2が所定の範囲内のときのみ、両トランジスタ(560)(562)はオンであり、信号VOLTOK1及びVOLTOK2の論理値はハイである。電圧DVC2が高すぎると、トランジスタ(560)はオンになるが、トランジスタ(562)はオフになるため、信号VOLTOK1はハイ(high)になるが、信号VOLTOK2はロー(low)になる。同様に、電圧DVC2が低すぎると、トランジスタ(560)はオフになるが、トランジスタ(562)はオンになり、信号VOLTOK1はローになり、信号VOLTOK2はハイになる。
特に、抵抗器(564)により、電流は、Vccからインバータ(566)の入力端子へ少しずつ流れることができる。トランジスタ(560)がオフのとき、抵抗器(564)を通る電流はインバータ(566)の入力端子の論理状態をハイにする。トランジスタ(560)がオンのとき、電流はトランジスタ(560)を通って流れ、インバータ(566)の入力端子の論理状態はローになる。同様に、抵抗器(568)により、電流は、インバータ(570)の入力端子からドレインし、論理状態はローになる。トランジスタ(562)がオフのとき、論理状態は例レベルであるので、インバータ(570)の入力端子は影響を受けない(undisturbed)。しかし、トランジスタ(562)がオンのとき、電流はトランジスタ(562)を通ってインバータ(570)の入力端子に流れるため、インバータ(570)の入力端子の論理状態はハイになる。
図４２Ｅは、図４１に示すプルアップ電流モニタ(518)の一例の詳細を示す。プルアップ電流モニタ(518)は、信号SENSEONB、SENSEONB*及びENABLE*により動作可能状態となり、プルアップ電流及び電圧DVC2に応答して、プルアップ電流が安定か否かを示す信号PULLUPOK1及びPULLPOK2を生成する。
プルアップ電流モニタ(518)は、トランジスタ(582)(583)(584)(585)の形態のいくつかの電流ソースを含んでいる。電流ソース(582)〜(585)はPULLUP電流に応答して、各トランジスタは電圧発生器(510)における現在のプルアップ電流を示すソース電流を提供する。プルアップ電流モニタ(518)はまた、トランジスタ(588)(589)(590)の形態のいくつかの電流シンクを含んでいる。電流シンク(588)は、現在のプルアップ電流を示す電流をシンクする。電流シンク(589)〜(590)は各々が、以前のプルアップ電流を示す電流をシンクする。以前のプルアップ電流と現在のプルアップ電流との時間遅延は、抵抗器(594)とキャパシタ(596)によるＲＣ時定数によって規定される。キャパシタ(596)の電荷は、以前のプルアップ電流を示しており、電流は、抵抗器(594)を通ってキャパシタ(596)に出入りするときに変化する。トランジスタ(582)からのソース電流がトランジスタ(588)を通って流れるシンク電流よりも大きいときに、電流はキャパシタ(596)に流れる。
逆に、トランジスタ(582)からのソース電流がトランジスタ(588)を通って流れるシンク電流よりも小さいときに、電流はキャパシタ(596)から流れる。キャパシタ(596)の充電と放電時の遅延はＲＣ時定数によってもたらされ、電流シンク(589)〜(590)と電流ソース(582)〜(585)との間で所望の遅延が得られるように調整される。トランジスタ(589)〜(590)は、ゲートがキャパシタ(596)に接続されており、各トランジスタは、以前のプルアップ電流を示す電流をシンクする。
図４２Ｅに示されるように、トランジスタ(582)はトランジスタ(588)と直列に接続され、トランジスタ(583)はトランジスタ(589)と直列に接続される。トランジスタ(585)はトランジスタ(590)と直列に接続される。作動時、トランジスタ(588)は、キャパシタ(596)に入力する電流を制御する。ソース電流がシンク電流を越えると、トランジスタ(582)は、トランジスタ(588)のシンク量よりも多い電流を発生する。この結果、更なるソース電流が抵抗器(594)を通って流れ、キャパシタ(596)を荷電する。ソース電流がシンク電流よりも小さいと、トランジスタ(588)は、トランジスタ(582)のソース電流供給量よりも多いシンク電流を供給し、追加のシンク電流がキャパシタ(596)から抵抗器(594)とトランジスタ(588)を通って流れ、キャパシタ(596)の電荷は減少する。
抵抗器(600)、電流ソース(583)及び電流シンク(589)は、現在のプルアップ電流が以前のプルアップ電流よりも大きいか否かを決定する正の差動電流回路を形成する。トランジスタ(583)を通るソース電流が、トランジスタ(589)を通るシンク電流よりも大きいとき、追加のソース電流が抵抗器(600)を通ってアースに流れる。その電流は、抵抗器(600)に正の電圧を生成し、インバータ(602)の入力端子の電圧を上昇させる。インバータ(602)の入力端子の電圧の論理値がハイになると、インバータ(602)は、出力信号PULLUPOK1を、プルアップ電流の増加を示すローの論理値に変える。ソース電流がシンク電流より小さいか、又は等しいとき、抵抗器(600)を通過する電圧はゼロ又は負であるので、信号PULLUPOK1に影響しない。
同様に、抵抗器(606)、電流ソース(585)及び電流シンク(590)は現在のプルアップ電流が以前のプルアップ電流よりも小さいか否かを決定する負の差動電流回路を形成する。トランジスタ(590)を通るシンク電流が、トランジスタ(585)を通るソース電流よりも大きいときは、追加のシンク電流は、Vccから抵抗器(606)を通って流れ、トランジスタ(590)に入る。この結果、インバータ(608)の入力端子の電圧は低くなる。インバータ(608)の入力端子の電圧の論理値がローになると、インバータ(608)がインバータ(609)に直列接続された結果として、信号PULLUPOK2の論理値はローになる。これは、プルアップ電流が減少したことを示す。しかし、トランジスタ(590)を通るシンク電流がトランジスタ(585)を通るソース電流に等しいか、又は小さいときは、追加の電流がインバータ(608)の入力端子に発生するので、インバータ(608)の入力端子の電圧の論理値はハイに維持される。これにより、信号PULLUPOK2の論理値はハイに維持される。
プルアップ電流モニタ(518)はまた、過電流モニタ(522)を含んでいる。過電流モニタ(522)は電流ソース(584)を含んでおり、プルアップ電流が過大であるか否かを示す信号DVC2HICを生成する。トランジスタ(584)からのソース電流は、抵抗器(514)の中へ流れる。抵抗器(514)は、電流を、インバータ(616)によりモニターされる電圧に変換する。ソース電流が高すぎない限り、インバータ(616)の入力端子の論理状態はローに維持される。しかし、ソース電流が過大になりすぎると、インバータ(616)の入力端子の論理状態はハイに変わり、インバータ(616)がインバータ(617)に直列接続された結果として、信号DVC2HICの論理状態はハイとなる。過電流モニタをトリガー(trigger)するのに必要な電流の量は、入力電圧によって規定され、その入力電圧にて、インバータ(616)は、抵抗器(514)の抵抗によって分割された状態を変える。
図４２Ｆに示されたプルダウン電流モニタ(520)は、プルアップ電流モニタ(518)に対して、アナログ的方法で機能する。プルダウン電流モニタ(520)は、電圧発生器(510)における現在のプルダウン電流を示す電流をシンクする電流シンクトランジスタ(620)〜(622)を含んでいる。プルダウン電流モニタ(520)はまた、電流ソーストランジスタ(626)〜(628)を含んでいる。トランジスタ(626)は、現在のプルダウン電流を示すソース電流を発生し、トランジスタ(627)(628)は、以前のプルダウン電流を示すソース電流を発生する。現在のプルダウン電流と以前のプルダウン電流の時間差は、抵抗器(630)とキャパシタ(632)により形成されるＲＣ時定数によって規定される。プルダウン電流モニタ(520)はまた、信号PULLDOWNOK1を生成する正の差動電流回路の一部を形成する抵抗器(636)と、信号PULLDOWNOK2を生成する負の差動電流回路の一部を形成する抵抗器(638)を含んでいる。しかし、プルダウン電流モニタ(520)は過電流モニタ(522)と類似の回路を含まない。
図４２Ｇは図４１に示された出力ロジック(524)の詳細を示す。出力ロジック(524)は信号ENABLEにより動作可能状態となり、電圧検出回路(516)から信号VOLTOK1及びVOLTOK2を受信し、プルアップ電流モニタ(518)から信号PULLUPOK1及びPULLUPOK2を受信し、プルダウン電流モニタ(520)から信号PULLDOWNOK1及びPULLDOWNOK2を受信する。出力ロジック(524)が動作可能状態となり、全ての入力信号が電圧発生器(510)が安定であることを示すと、出力ロジック(524)は、電圧DVC2が安定であることを示す信号DVC20K*を生成する。これで電圧源の記載を終了する。
VIII. 中央ロジック(Center Logic)
図２に示された中央ロジック(23)は、図４３のブロック図に示されている。中央ロジックは、多くの機能を実行する責任があり、これらの機能に含まれるものとして、RASチェーン回路(650)内の行アドレスストロボ信号の処理、制御ロジック(651)内の列アドレスストロボ信号の処理、行アドレスブロック(652)内の行アドレスのプレデコーディング及び列アドレスブロック(654)内の列アドレスのプレデコーディングがある。
中央ロジック(23)はまた、テストモードロジック(656)、オプションロジック(658)、予備(spares)回路(660)及び雑(misc.)信号入力回路(662)を含んでいる。Vccpポンプ(400)の制御部(401)と電圧レギュレータ(220)（図３５参照）は、中央ロジックの中に配置される。図４３に示された中央ロジック(23)には、図１００に示された型式のパワーアップシーケンス回路(1348)も配備されている。図４３に示されたブロック(650)(651)(652)(654)(656)(658)(660)(662)の各々について、次に説明する。電圧レギュレータ(220)とVccpポンプ(400)の制御部(401)は、セクションVIIで既に説明した。また、パワーアップシーケンス回路(1348)については、セクションXIで説明する。
RASチェーン回路(650)は、図４４のブロック図に示されている。RASチェーン回路(650)の目的は、回路(10)へ読出し及び書込み制御信号を供給することである。図４４の左上から説明を始めると、RAS D発生器(665)が設けられている。発生器タ(665)の目的は、アドレスバッファのセットアップに必要な時間をシミュレートすることである。RAS D発生器(665)の一例の電気的構成が、図４５Ａに示されている。
RASチェーン回路(650)の隣りの回路は、エネーブルフェーズ回路(670)である。回路(670)の目的は、タイミングをとる目的で使用されるフェーズ信号ENPH、ENPH*を生成することである。回路(670)の一例の電気的構成が、図４５Ｂに示されている。
raエネーブル回路(675)は、行アドレスラッチ信号RALと行アドレスエネーブル信号RAEN*を生成するために設けられる。これらの信号は、平衡化回路(700)及び絶縁回路(705)へ入力される。この目的については、以下に説明する。回路(675)の一例の電気的構成が、図４５Ｃに示されている。
RASチェーン回路(650)は、WLトラッキング回路(680)を含んでおり、この回路の目的は、ワード線が始動するまでに要する時間を推定することである。トラッキング回路(680)の一例の電気的構成が図４５Ｄに示されている。図４５Ｄに示されるトラッキング回路は、行エンコーダをパワーアップするのに必要な時間を推定する第１の部分(681)と、アレイがパワーアップするのに必要な時間を推定する第２の部分(682)(図面では拡大して模式的に示している)と、信号WILTONが生成される前に、追加の遅延をもたらす第３の部分(683)を有している。信号WILTONは、ワード縁のトラッキングに用いられる。
センス増幅器エネーブル回路(685)が配備されており、該回路は、N-センス増幅器を始動させるための信号ENSA、ENSA*を生成し、P-センス増幅器を始動させるための信号EPSA、EPSA*を生成する。センス増幅器エネーブル回路(685)の一例の電気的構成が、図４５Ｅに示されている。
RASロックアウト回路(690)は、信号RASLK*を生成するために設けられ、この信号RASLK*は、ロックアウトのためのロジックの中でどこか他の場所で使用される。RASロックアウト回路(690)の一例の電気的構成が、図４５Ｆに示されている。
エネーブル列回路(695)は、列アドレス回路素子(circuitry)を動作可能状態にするのに用いられる信号ECOL、ECOL*を生成するために設けられる。エネーブル列回路(695)の一例の電気的構成が、図４５Ｇに示されている。
平衡化回路(700)と絶縁回路(705)は各々が、EQ*信号及びISO*信号を生成するRAEN*及びRAENDを受け取る。EQ*信号は、平衡化プロセスを制御するのに用いられ、一方、ISO*信号はアレイの絶縁を制御する。平衡化回路(700)に用いられる回路の一例の電気的構成は、図４５Ｈに示されており、一方、絶縁回路(705)に用いられる回路の一例の電気的構成は、図４５Ｉに示されている。
読出し／書込み制御回路(710)は、信号CAL*及びRWLを生成するために設けられる。回路(710)を設ける目的は、CAS*、RAS*及びWE*の正しい組合せが、そこへの入力時にもたらされるときに、列アドレスバッファをラッチすることにある。読出し／書込み制御回路(710)に用いられる回路の一例の電気的構成は、図４５Ｊに示されている。
書込みタイムアウト回路(715)は、書込み機能を制御するために設けられる。この制御は、信号WRTLOCK*を生成することにより実行される。この信号WRTLOCK*は、読出し／書込み制御回路(710)を制御する目的で入力される。書込みタイムアウト回路(715)の一例の電気的構成は、図４５Ｋに示されている。
ラッチ(720)(725)内の複数のデータは、データをラッチするために与えられる。ラッチ(720)内のデータに使用されるラッチ回路の一例の電気的構成は、図４５Ｌに示されており、ラッチ(725)内のデータに使用されるラッチ回路の一例の電気的構成は、図４５Ｍに描かれている。ラッチ回路(720)(725)は、実際には、そこへ変化しながら入力される信号だけと一致する。
停止平衡化回路(stop equilibration circuit)(730)は、平衡化工程を終了させるための信号STOPEQ*を生成するのに設けられる。使用される停止平衡化回路(730)の一例の電気的構成は、図４５Ｎに描かれている。
RASチェーン回路(650)の説明の最後として、CAS L RAS H回路(735)及びRAS-RASB回路(740)が、ロジックの中のどこか別の場所で使用される出力信号を生成するために、また、電圧レギュレータによって生成される電力量を制御するために、CAS及びRAS信号の状況をモニターする。CAS L RAS H回路(735)の一例の電気的構成は、図４５Ｏに描かれ、一方、RAS-RASB回路(740)の一例の電気的構成図は、図４５Ｐに描かれている。
図４３に示された制御ロジック(651)は、図４６のブロック図に示されている。制御ロジック(651)は、RASバッファ(745)を含んでいる。RASバッファ(745)は、行アドレスバッファをパワーアップするための２個の出力信号PROW*と、RASチェーン回路(650)を開始する信号RAS*とを生成する。RASバッファ(745)に使用されるRASバッファの一例の電気的構成が、図４７Ａに描かれている。
ヒューズパルス発生器(750)が設けられており、これは、以下に説明するパワーアップシーケンス回路によって生成するパワーアップ信号と、RAS*信号とに応答性である。ヒューズパルス発生器(750)は、回路(10)を効率的に動作させて、種々のボンドオプションとヒューズの状態を判定する数多くのパルスを生成する。ヒューズパルス発生器(750)の一例の電気的構成は、図４７Ｂに描かれている。
出力を許可する出力エネーブルバッファ(755)は、出力エネーブルOE信号を生成する数多くの入力信号に応答性である。出力エネーブルバッファ(755)に使用される出力エネーブルバッファの一例の電気的構成が、図４７Ｃに描かれている。
次に、CASバッファ(760)とデュアルCASバッファ(765)の２つの回路は、CAS信号に関係のある種々の入力信号に応答性であって、QED論理回路(775)へ入力される出力信号を生成する。X16パートにおいて、CAS Hは、８個の最上位ビットのデータを意味し、CAS Lは、８個の最下位ビットのデータを意味する。CASバッファ(760)に使用されるCASバッファの一例の電気的構成が、図４７Ｄに描かれており、図４７Ｅは、デュアルCASバッファ(765)に使用されるデュアルCASバッファの一例の電気的構成図である。
書込みを許可する書込みエネーブルバッファ(770)は、QED論理回路(775)へ入力される書込みエネーブル信号WE*と信号PWE*を生成する。書込みエネーブルバッファ(770)に使用される回路の一例の電気的構成は、図４７Ｆに描かれている。
QED論理回路(775)は、図４６及び図４７Ｇの両図に示された数多くの入力信号に応答する。QED論理回路(775)は、低バイトに責任がある制御信号QEDLと、高バイトに責任がある制御信号QEDHの生成に対して責任がある。制御信号QEDL及びQEDHは、データの転送を制御することに対して、根本的に責任がある。図４７Ｇに示された電気的構成は、QED論理回路(775)に使用されるQED論理回路の一例を示している。
データアウトラッチ(780)は、CAS信号がローになり、新たなデータがラッチされるまで、データを保持するために設けられる。データアウトラッチ(780)として使用されるデータラッチの一例の電気的構成は、図４７Ｈに描かれている。
行ヒューズプリチャージ回路(785)は、行アドレスと冗長行アドレスの間に一致があるかどうかを判定するプロセスを開始するために、以下に説明される行ヒューズブロックへ入力される信号を生成する。行ヒューズプリチャージ回路(785)に使用される回路の一例の電気的構成は、図４７Ｉに描かれている。
CBR回路(790)は、RASの前にCASが出現する時を決定するために設けられる。CBR回路(790)に適する回路の一例の電気的構成は、図４７Ｊに示されている。
pcol回路(800)が配備される。この回路は、信号PCOL WCBR*、PCOL*及びRAEN*を生成するために、入力信号RAS*、WCBR、CBR及びRAEN*に応答する。pcol回路(800)に使用される回路の一例の電気的構成は、図４７Ｋに描かれている。信号PCOL WCBR*は、列プリデコーダ(column predecoders)を動作可能状態にするために、列プリデコードエネーブル回路へ入力される。
最後に、書込みエネーブル回路(805)(810)が配備されるが、これらは、構造及び動作がほぼ同一である。書込みエネーブル回路(805)に使用される書込みエネーブル回路の一例の電気的構成は、図４７Ｌに描かれており、書込みエネーブル回路(810)に使用される書込みエネーブル回路の一例の電気的構成は、図４７Ｍに描かれている。
図４３の行アドレスブロック(652)は、図４８Ａ及び図４８Ｂのブロック図に示されている。図４８Ａ及び図４８Ｂには、多くの行アドレスバッファ(820)〜(833)が示されている。行アドレスバッファ(820)〜(833)の各々はまた、異なるビットの行アドレス情報に応答性である。行アドレスバッファはまた、行アドレスエネーブル回路(835)に応答性であり、第１の行アドレスバッファ(820)は、クロック(837)に応答性である。行アドレスブロック(652)はまた、行アドレスプリデコーダ(840)を含んでおり、該デコーダ(840)は、2 invドライバ(842)と、全行Pデコード行ドライバ(all row P decode row driver)(844)と、複数のNAND Pデコーダ(846)〜(850)を含んでいる。行アドレスブロック(652)はまた、4k8k log回路(852)と、8k16k log回路(854)を含んでいる。
行アドレスバッファ(820)は、行アドレスエネーブル回路(835)及びクロック(837)と共に、その電気的構成が図４９Ａに示されている。図４９Ｂ及び図４９Ｃは、行アドレスバッファ(820)〜(833)間の配線を示している。図４９Ａに示された電気的構成と、図４９Ｂ及び図４９Ｃに示された配線図は、要求される機能性の一実施例である。
図５０Ａを参照すると、2 invドライバ(842)の例が示されている。また、全行Pデコード行ドライバ(844)の一型式の一例と、NAND Pデコーダ(846)の例示的回路が示されている。NAND Pデコーダ(847)(848)(849)の入力及び出力は、図５０Ｂに示される。図５０Ｂに示されたNAND Pデコーダ(847)(848)(849)は、図５０Ａに示されたNAND Pデコーダ(846)の形態をとってもよいことは理解されるべきである。最後に、NAND Pデコーダ(850)及びlog回路(852)(854)の詳細は、図５０Ｃに示されている。
図５１Ａ及びＢは、図４３に示された列アドレスブロック(654)を、ブロック図の形態で示している。列アドレスブロック(654)は、複数の列アドレスバッファ(860)〜(872)を含んでおり、これらは列アドレス情報のビットに応答する。列アドレスバッファ(860)〜(868)はまた、pcolアドレス１回路(874)にも応答する。列アドレスバッファ(869)はpcolアドレス回路(876)に応答性である。同様に、列アドレスバッファ(870)(871)(872)は、夫々、pcolアドレス(10)の回路(878)、アドレス(11)の回路(880)、及びアドレス(12)の回路(882)に応答性である。
列アドレスブロック(654)はまた、列プリデコード部(884)を含んでおり、これは、列Pデコーダエネーブル回路(886)と、複数のエンコードPデコーダ(888)〜(893)を含んでいる。デコーダ(893)はまた、マルチプレクサ(895)に応答性である。
図５１Ｂに描かれた列アドレスブロック(654)の最後の説明となるが、該ブロック(654)には、種々のアドレスの機能を命じる制御信号を生成するために、16meg選択回路(897)と32meg選択回路(898)の２つの選択回路が設けられている。平衡化ドライバ(900)は、複数のATD 4AND回路(902)(903)(904)に応答性である。
図５２Ａ、図５２Ｂ及び図５２Ｃは、列アドレスバッファ(860)〜(872)を示しており、列アドレスバッファ(860)と列アドレスバッファ(872)の電気的構成が図示されている。また、pcolアドレス１回路(874)とpcolアドレス９回路(876)についても電気的構成が図示されている。アドレス回路(878)(880)(882)の電気的構成は、図５２Ｄに示されている。図５２Ａ乃至図５２Ｄに示された電気的構成及び配線形態は、列アドレスバッファを実行し連結するための一例に過ぎないことは理解されるべきである。
列アドレスブロック(654)のプレデコーダ部(884)は、その電気的構成及び配線が図５３に示されている。エンコードPデコーダ(888)の１つは、列Pデコーダエネーブル回路(886)及びマルチプレクサ(895)と同様に、電気的構成が示される。図５３に示された電気的構成及び配線形態は、プレデコーダ部(884)の一例に過ぎないことは理解されるべきである。
16meg選択回路(897)を実行するために使用される電気的構成は、図５４Ａに示される。32meg選択回路(898)を実行するために使用される電気的構成は、図５４Ｂに示される。選択回路(897)(898)は、アドレス情報の重要性を決定する。
最後に、平衡化ドライバ(900)及びそれに関連づけられた回路(902)(903)(904)は、図５５にその電気的構成が示されている。平衡化ドライバ(900)は、センス増幅器とIOラインを平衡状態にするのに用いられる信号を生成する。図５５に示された電気的構成は、平衡化ドライバ(900)の一例に過ぎないことは理解されるべきである。
図４３に示されたテストモードロジック(656)は、図５６の中でブロック図として示されている。図５６において、テストモードロジック(656)は、以下の回路を具えている：
図５７Ａに詳細が示されたテストモードリセット回路(910)；
図５７Ｂに詳細が示されたテストモードエネーブルラッチ(912)；
図５７Ｃに詳細が示されたテストオプション論理回路(914)；
図５７Ｄに詳細が示された過電圧回路(supervolt circuit)(916)；
図５７Ｅに詳細が示されたテストモードデコード回路(918)；
図５７Ｆに詳細が示された複数のSVテストモードデコード２回路(920)と、複数の関連出力バス(921)；
図５７Ｆに詳細が示されたoptprogドライバ回路(922)；
図５７Ｇに詳細が示されたredテスト回路(923)；
図５７Ｈに詳細が示されたVccpクランプシフト回路(924)；
図５７Ｉに詳細が示されたDVC2 アップ／ダウン回路(925)；
図５７Ｊに詳細に示されたDVC2 オフ回路(926)；
図５７Ｋに詳細が示されたパスVcc回路(927)；
図５７Ｌに詳細が示されたTTLSV回路(928)；
図５７Ｍに詳細に示されたdisred回路(929)；
リセット回路(910)に使用されるテストモードリセット回路の一例の電気的構成は、図５７Ｍに描かれている。テストモードがリセットされる場合、テストモードリセット回路(910)は、SVTMRESET信号を図５７ＦのSVテストモードデコード２回路(920)へ供給し、TMRESET信号を図５７Ｅのテストモードデコード回路(918)へ供給する。
テストモードエネーブルラッチ(912)の一例が、図５７Ｂに示されている。本発明の望ましい実施例に於いて、アドレスは２つのカテゴリに分けられる：ローアドレスの組に対しては、信号SVTMLATCHLが使われ、ハイアドレスの組に対しては、信号SVTMLATCHHが使用される。信号SVTMLATCHLと信号SVTMLATCHHは、互いに排他的(exclusive)である。信号TMLATCHは、図５７Ｅのテストモードデコード回路(918)及び図５７ＦのSVテストモードデコード２回路(920)へ供給される。
テストオプション論理回路(914)の電気的構成は、図５７Ｃに描かれている。図５７Ｃに示されたロジックは、図５６のテストモードロジック(914)の実行例の一例に過ぎない。
過電圧回路(916)を実行するための電気的構成の一例が、図５７Ｄに描かれている。過電圧回路(916)の目的は、チップが過電圧モード(supervoltage mode)にあるときにパワーアップを防止することにある。
テストモードデコード回路(918)の一例を示す電気的構成は、図５７Ｅに描かれている。テストモードデコード回路(918)は、特定の列アドレスビットをデコードするために用いられ、過電圧モードが探索されることを示す信号(TMLATCH)がラッチされるときに、過電圧テストモードエネーブル信号(SVTMEN*)をアクティブ状態にする。アドレス信号が正しい(correct)か又は一致(match)するとき、テスト又は検出モードをラッチ(906)(907)でラッチすることにより、テストモードの初期化が開始し、SVTMEN*信号はアクティブにされる。ラッチ(906)は、過電圧エネーブルテストモードを、RASアクティブ(低状態)時間でラッチする。RASが非アクティブ(高状態)になり、WLTON 1 信号が非アクティブになった後、ラッチ(907)は、過電圧エネーブルテストモードをラッチする。これによって、その他のテストモードで、探索されるべきテストモード、又は供給信号NCSV(図５７Ｄ参照)が入力されるべきテストモードは、過電圧レベルに達することが出来る。テストモードデコード回路(918)は、信号SVTMEN*を、過電圧回路(916)(図５７Ｄ参照)及びテストモードエネーブルラッチ(912)(図５７Ｂ参照)へ供給する。過電圧信号NCSVが過電圧モードにあるとき、過電圧回路(916)は、信号SVTMEN*に応答して、過電圧信号SVをアクティブにする。信号SVは、図５７Ａのテストモードリセット回路(910)及びテストモードエネーブルラッチ(912)へ供給される。アクセスの誤りを防止するために、テストモードをテストモードデコード回路(918)へ入力するのに、２個のサイクルが必要になる(図５７Ｅ参照)。一実施例において、第１WCBRサイクルは、準備完了状態(ready state)を開始するために使用され、第２WCBRサイクルは、テストモード状態を実際に入力するために使用される。これにより、誤って過電圧状態になったり、誤ってテストモード状態を入力したりすることはより困難となる。テストモードエネーブルラッチ(912)がアクティブである場合、信号SVTMLATCHL又は信号SVTMLATCHH(図５７Ｂ参照)のどちらかの信号はアクティブであり、図５７Ｆの過電圧テストモードデコード２回路(920)のうち幾つかをアクティブにする。
図５７Ｆには、８個あるSVテストモードデコード２回路(920)が、夫々の出力バス(921)と共に、詳しく示されている。図５７Ｆの下部に示された電気的構成は、論理ゲートの他の組合せがその機能性を実行するために使用されるのと同じ様に、他のSVテストモードデコード２回路を実行するために使用されることは理解されるべきである。信号OPTPROG*を生成するoptprogドライバ回路(922)は、図５７Ｆにも示されており、信号OPTPROG*は、オプションロジック(658)へ入力される。
SVテストモードデコード２回路(920)が受け取るのは、TMSLAVE信号、TMSLAVE*信号及び過電圧テストモードリセット信号(SVTMRESET)に加えて、列アドレスヒューズ識別信号(column address fuse identification signals)(CAFID)、列アドレステストモードビット信号、テストモードラッチ信号(SVTMLATCH)及びヒューズ識別選択信号(fuse identification select signals)(FIDBSEL)である。列アドレステストモードビット信号の数は、アレイの大きさ、テストモードの数、ヒューズ識別や、マルチプレククシング(multiplexing)等に依存する。SVテストモードデコード２回路(920)の各々は、ヒューズ識別信号FIDDATA、FIDDATA*と同様、テストモード信号TM、TM*を供給する。信号FIDDATAはヒューズIDを示すので、ヒューズ以外の技術手段、例えばラッチ、フラッシュセル(flash cells)、ROMセル、アンチヒューズ、マスクプログラムされたセル等が使用されるものと理解されるべきである。
引き続いて図５７Ｆを参照すると、SVテストモードデコード２回路(920)は、入力A0及びA1を通じて列アドレスビットを受け取る。この様なビットは多重化(マルチプレクス)されてもよい。NORゲート(1262)が受け取ったビットは、選択さしたテストモードを識別するためのものである。列アドレスヒューズID信号(CAFID)は、ヒューズ識別選択信号(FIDBSEL)と共にNANDゲート(1263)へ供給される。信号FIDBSELは、ヒューズバンクの選択を行なうためのものであり、信号CAFIDは、選択されたバンクのビットの選択を行なうためのものである。
NANDゲート(1263)の出力端子で利用可能な信号は、反転する３状態バッファ(1264)へ直接入力されるか、インバータ(1265)を通じてバッファ(1264)へ入力される。NANDゲート(1263)の出力が非アクティブのとき、出力信号(1264)は３状態である。NANDゲート(1265)の出力がアクティブのとき、データ信号FIDDATA、FIDDATA*は、アクティブであり、情報が出力される。TMSLAVEとTMSLAVE*信号は一対のマルチプレクサによって形成されたラッチ(1266)をセットするものである。信号TMLATCHは、他の一対のマルチプレクサによって形成されたラッチ(1267)をセットするものである。列アドレスビット情報が処理されるとき、テストモードは、信号TMLATCHを経て、ラッチ(1267)によってラッチされることが出来る。 ラッチ(1267)のラッチされたテストモード状態は、ラッチ(1266)へ供給され、RAS及びWLTONが非アクティブになった後、信号WEL32MTMが出力される。テストモード入力(entry)に関するタイムチャートについては、図１０３を参照して以下に説明する。
冗長テスト回路(923)の一実施例を示す電気的構成は、図５７Ｇに示されている。回路(923)は、図示する様に、冗長行信号と冗長列信号を生成する。
Vccpクランプシフト回路(924)は、図５７Ｈに描かれる。回路(924)は、入力信号の電圧レベルをシフトするために使用される。他の型のクランプシフト回路が、実行されてもよい。
図５７Ｉは、DVC2 アップ／ダウン回路(925)の一例を示している。回路(925)は、信号DVC2 UP*と信号DVC2 downを生成し、これらの信号は、夫々、DVC2アップ回路(1069)及びDVC2ダウン回路(1070)へ入力される。両回路(1069)(1070)は、図７２Ｂに示される。
図５７Ｊには、DVC2 オフ回路(926)の一例が示されている。回路(926)は、信号DVC2OFFを生成し、これは、図４２Ｂに図示されたエネーブル１回路(512)へ入力される。
図５７Ｋは、パスVcc回路(927)を示している。回路(927)によってもたらされる機能性を実行するのに、他の方法を用いることはできる。
図５７Ｌは、TTLSV回路(928)の実行例を示している。回路(928)の主たる機能は、信号TTLSVPADを遅延させることである。
最後に、disred回路(929)が、図５７Ｍに示されている。回路(929)は、図示されたNorゲートによって実行されてもよい。
図４３について次に説明される要素は、オプションロジック(658)であり、このブロック図は図５８Ａ及び５８Ｂに示されている。図５８Ａに於いて、複数の双ヒューズ(both fuse)２回路(930)〜(940)は、数多くの外部信号に応答性である。双ヒューズ２回路(932)〜(940)は、SGND回路(941)に応答性であり、双ヒューズ２回路(930)(931)は、第２SGND回路(942)に応答性である。
ecol遅延回路(944)は、アンチヒューズキャンセルエネーブル回路(anti-fuse cancel enable circuit)(945)への入力をもたらす。
図５８Ｂに於いて、第１のCGND回路(946)は、OPTOPROG信号及びCGND Probe信号に応答性である。追加のCGND回路(947)〜(951)は、XA<10>信号に応答性である。CGND回路(947)は、OPTPROG信号に応答し、CGND回路(948)〜(951)は、ANTIFUSE信号に応答する。
図５８Ａを再び参照すると、アンチヒューズプログラムエネーブル回路(946)は、複数のパスゲート(passgate)回路(952)〜(955)を生成する。PRG CANデコード回路(957)は、パスゲート(952)に応答性であり、PRG CANデコード回路(958)は、パスゲート(953)に応答性であり、FAL回路(959)(960)は、パスゲート(952)とパスゲート(954)の両方に応答する。
ボンドオプション回路(965)(966)は、ボンドオプション論理回路(967)へ入力される入力信号を生成する。
レーザヒューズオプション回路(970)(971)もまた、設けられる。レーザヒューズオプション回路(970)(971)に加えて、レーザヒューズオプション２回路のバンク(978)〜(982)（図５８Ｂ参照）が配備される。レーザヒューズオプション２回路(978)〜(982)のバンクは、regプレテスト回路(reg pretest circuit)(983)に応答する。
図５８Ａの説明の最後になるが、オプションロジック(658)はまた、4K論理回路(985)、ヒューズID回路(986)、DVC2E回路(987)、DVC2GEN回路(988)及び128 Meg回路(989)を含んでいる。
双ヒューズ２回路(930)〜(940)として使用される回路の一例の電気的構成が、図５９Ａに示されている。双ヒューズ２回路(930)〜(940)の全てを連結するバス上にある外部信号は、120Meg回路(989)と同じように図５８Ｂに示されている。
図５９Ｃは、SGND回路(941)の一例の電気的構成を示している。
ecol遅延回路(944)及びアンチヒューズ取消エネーブル回路(945)の一実施例は、図５９Ｄに詳細に描かれている。回路(944)(945)は協働して、LATMAT信号を生成する。
図５９Ｅは、CGND回路(951)の電気的構成を示しており、該回路は、CGND回路(946)〜(951)の相互連結に使用され、また、他のCGND回路(947)〜(951)を実行するのに用いられる。
図５９Ｆは、パスゲート(952)〜(955)、アンチヒューズプログラム取消エネーブル回路(956)、PRGデコード回路(957)(958)及びFAL回路(959)(960)の一実施例を示している。図５９Ｆに示されたものは、回路の機能性を実行する方法の一例に過ぎないことは理解されるべきである。
ボンドオプション回路(965)(966)を実施するための電気的構成は、ボンドオプション論理回路(967)と同じ様に、図５９Ｇに示されている。ボンドオプション回路(965)(966)及びボンドオプションロジック(967)の目的は、選択されたボンドオプションを判定し、x4、x8又はx16パートのとき、そのパートを指令する論理信号を生成することである。
レーザヒューズオプション回路(970)(971)は、図５９Ｈに描かれている。図５９Ｈは、オプション用の回路の実施例の一例を示したものである。その他型式のヒューズオプション回路を、設けることもできる。
図５９Ｉは、レーザヒューズopt2回路(978)の一つを示しており、regプレテスト回路(983)とレーザヒューズopt2回路(978)〜(982)の間の連結部についても同様に示している。レーザヒューズopt2回路(978)に使用する回路は、回路(978)〜(982)の実行に使用することもできる。
図５９Ｊは、4K論理回路(985)が実行される方法の一例である。4K論理回路は、チップの電圧供給源が最終的に使用する信号を生成して、生成されなければならない電力量を決定する。例えば、4k信号は、それらのポンプ回路の動作を制御するために、第２グループ(423)を構成するポンプ回路(413)〜(415)へ入力されることを思い出してほしい。
ヒューズID回路(986)の構造は、図５９Ｋ及び図５９Ｌに示されている。ヒューズID回路は、８個のマルチビットバンクを具えている。該バンクは、例えばパート番号(part number)、ダイ上の位置等の様に、パートに関する固有の情報を格納するために使用される。
最後に、図５９Ｍ及び図５９Ｎは、夫々、DVC2E回路(987)及びDVC2GEN回路(988)の一実施例の詳細を示している。
図４３のブロック図の説明の最後になるが、予備回路(660)の詳細が、図５９Ｏに描かれており、雑信号入力回路(622)の詳細は、図５９Ｐに描かれている。予備回路(660)は、修復のための予備を作るのに使用される種々の追加要素を示している。雑信号入力回路(622)は、信号が入力又は利用可能な複数のパッドを示している。
IX. グローバルセンス増幅器ドライバ
図３Ｃに示された大域センスアンプドライバ(29)は、図６０にブロック図の形態で示されている。図３Ｃから明らかなように、右ロジック(19)によって生成された相当数の信号は、図３Ｃの縦方向に、グローバルセンス増幅器ドライバ(29)へ入力される。グローバルセンス増幅器ドライバ(29)の機能は、これらの信号の向きを90°変えることであるが、場合によっては、左32Megアレイブロック(25)及び右32Megアレイブロック(27)を構成する個々の256Kアレイ(50)の行と行の間に存在する横空間の回路に入力するために、信号ををデコード又は生成することもある。グローバルセンス増幅器ドライバ(35)(42)(49)は、グローバルセンス増幅器ドライバ(29)と構造及び動作が同一であるので、１つのドライバについてのみ説明する。
図６０のブロック図に示される様に、この実施例のグローバルセンス増幅器ドライバ(29)は、１７個の交互式(alternating)行ギャップドライバ(990)と、１６個のセンス増幅器ドライバブロック(992)を具えている。行ギャップドライバ(990)は、１６個のストリップ(strips)のうちどのストリップ動作可能状態かを決定する。図６１には、本発明に使用されるセンス増幅器ドライバブロック(992)の一例が示されている。図６２には、本発明に使用される行ギャップドライバ(990)の一例の電気的構成が示されている。当該分野の専門家であれば、その他多くの型式の行ギャップドライバ(990)及びセンスアンプドライバブロック(992)を設けてもよいことを認識するであろう。
センス増幅器ドライバブロック(992)は、図６Ｃに示された絶縁トランジスタを駆動するのに用いられるISO*信号を生成するために、エネーブル信号及び選択信号を受け取る絶縁ドライバ(994)を含んでいる。絶縁ドライバ(994)の状態は、エネーブル信号の状態によって制御される。
絶縁ドライバ(994)は、図６３に詳しく示されている。絶縁ドライバ(994)は、検出器回路(998)によって生成された内部の信号(1004)に応答性の制御回路(995)を含んでいる。制御回路(995)はまた、エネーブル号ENISO及び選択信号SEL32Mに対して応答性である。制御回路(995)は、エネーブル回路(996)を含んでいる。この回路は、絶縁ドライバ(994)が動作禁止状態(disabled)のとき、ポンプ電位へ繋がれた全てのデバイスは確実に動作禁止状態にする。
検出器回路(998)は、トランジスタ(1003)を含む第１ドライバ回路(999)をモニターし、内部信号(1004)を生成して、出力ノードが供給電圧まで駆動されるとき、第１ドライバ回路(999)を非アクティブ状態にする。この検出器回路は、ラッチアップを防止するためのプルダウン(pull-down)トランジスタ(1001)を含んでいる。第２のドライバ回路(1002)は、検出器回路(998)によって生成された内部の信号(1004)に応答性であり、出力ノード(1000)をポンプ電位へ連結する。この様な方法で、絶縁ドライバがディセーブル(動作禁止)状態のとき、絶縁ドライバ(994)内のラッチアップは防止される。
Ｘ．右ロジックと左ロジック
図６４Ａ、６４Ｂ、６５Ａ、及び６５Ｂは、本発明の右ロジック(19)と左ロジック(21)を描いたもので、ハイ状態のブロック図である。右ロジック(19)と左ロジック(21)は各々が、２つのMegアレイクアドラントと繋がっている。図２に描かれているように、右ロジック(19)は、アレイクアドラント(14)(15)と繋がっており、左ロジック(21)は、アレイクアドラント(16)(17)と繋がっている。右と左のロジック(19)及び(21)の構造及び操作に関しては、互いに非常に似通っている。右ロジック(19)は、図６４Ａ及び図６４Ｂに夫々示されように、右サイドと左サイドを有している。右サイドと左サイドは同一ではないが、後述するように、機能によっては、両サイドが１つの回路で実行されるものもある。
図６４Ａに描かれているように、右ロジック(19)の左サイドは、128MegドライバブロックA(1010)と128MegドライバブロックB(1012)を含んでおり、右ロジック(19)内の多くの回路によって使用される信号を送出している。本発明の構造は、幾つかの信号が数回再送信(redrive)されることにより、制御信号のクロックツリー(clock-tree)分配が可能となる。128MegドライバブロックA(1010)は、プレデコードされた行アドレス信号Ranm<0:3>、ODD及びEVEN信号、及びISOやEQなどの制御信号を、センスアンプ素子(sense amp elements)のために、受け取り、駆動(ドライブ)する。128MegドライバブロックA(1010)は、図６６に詳細に描かれる。
図６７は、128MegドライバブロックB(1012)のブロック図であり、追加としてプレデコードされた行アドレス信号RA910<0:3>及びRA1112<0:3>を駆動するための行アドレスドライバ(1014)、及びプレデコードされた列アドレス信号Canm<0:3>に遅延するための列アドレス遅延回路(1016)を含んでいる。列アドレス信号は、冗長列が遅延されるべきであるか否かを決定する時間を与えるために、遅延される。行アドレスドライバ(1014)及び列アドレス遅延回路(1016)の詳細は、図６８Ａと６８Ｂに夫々描かれる。
図６４Ａを再び参照すると、右ロジック(19)は、数多くのデカップリング素子(1017)を含んでいる。図６９に詳細に描かれているデカップリング素子(1017)は、関連するトランジスタ(1019)と共に、２つのデカップリングキャパシタ(44)として具現されることができる。デカップリング素子(1017)は、右ロジック(19)の周りに配置され、電圧レベルを安定させ、局所的な電圧の変動(fluctuations)を防止する。一般に、デカップリング素子(1017)は、右ロジック(19)の所定領域における集中度が、その領域の電力消費量に比例している。デカップリング素子(1017)の数があまりに少ないと、電力レベルは素子(component)の電源のオンオフ毎に変動を生じるため、電力レベルは位置によって異なってしまう。
右ロジック(19)はまた、４つのグローバル列デコーダ(1020)〜(1023)を含んでおり、32Megアレイブロックの各々に、右ロジック(19)が接続されている。32Megアレイブロックについては、セクションIIの中で既に詳しく説明した。グローバル列デコーダ(1020)〜(1923)の各々には、列アドレスドライバブロック(1026)-(1029)と、奇数/偶数ドライバ(1032)-(1035)が夫々接続されている。列デコーダ(1020)(1021)には、列アドレスドライバブロック２(1038)と列冗長ブロック(1042)が接続され、列デコーダ(1022)-(1023)には、列アドレスドライバブロック2(1039)と列冗長ブロック(1043)が接続されている。
奇数/偶数ドライバ(1032)-(1035)は、ODDとEVENの信号を、グローバル列デコーダ(1020)-(1023)内の回路に送り出す。奇数/偶数ドライバ(1032)の１つは、図７０に詳細に描かれている。信号SEL32M<n>は、奇数/偶数ドライバ(1020)-(1023)をエネーブル(動作可能状態)にし、奇数/偶数ドライバ(1020)-(1023)と接続された32Megアレイブロックがエネーブルか否かを示すものである。
各列アドレスドライバブロック(1026)-(1029)は、それと繋がる32Megアレイブロックがエネーブル状態であるか否かを判断する。32Megアレイブロックがエネーブルになっているとき、エネーブル信号が列アドレスドライバブロック2(1038)(1039)に対して提供され、列アドレス信号がグローバル列デコーダ(1020)(1021)又は(1022)(1023)に対して夫々提供される。32Megアレイブロックが作動許可されない場合、列アドレスドライバブロック(1026)-(1029)は、列アドレス信号の接続を解除する。列アドレスドライバブロック(1026)-(1029)は、図７４を参照してより詳しく説明する。
右ロジック(19)の各サイドは、列アドレスドライバブロック２を１つだけ含んでいる。列アドレスドライバブロック２(1038)は、列アドレスドライバブロック(1026)(1027)からのエネーブル信号に応答し、列アドレスドライバブロック２(1039)は、列アドレスドライバブロック(1028)(1029)からのエネーブル信号に応答する。列アドレスドライバブロック２(1038)(1039)の各々を動作可能状態にするの必要なエネーブル信号は、ただ１つである。一旦エネーブル状態になると、それらは列アドレスデーターを列冗長ブロック(1042)(1043)に対して夫々提供する。列アドレスドライバブロック２(1038)(1039)は、図７６を参照して後で詳しく説明する。
右ロジック(19)の全体に存在する列冗長ブロックは、(1042)(1043)の２つだけであり、１つは左サイドにあり、１つは右サイドにある。列冗長ブロックの各々は、２つの32Megアレイブロックと２つのグローバル列デコーダ(1020)(1021)と(1022)(1023)に夫々繋がっている。列冗長ブロック(1042)(1043)は、列アドレスドライバブロック2(1038)(1039)からの列アドレス信号を夫々受け取り、アクセス中の列が冗長列と置き換えられたか否かを判断する。冗長列に関する情報は、適当なグローバル列デコーダ、つまり、列冗長ブロック(1942)の場合にはグローバル列デコーダ(1020)(1021)に、列冗長ブロック(1043)の場合にはグローバル列デコーダ(1022)(1023)に対して提供される。列冗長ブロック(1042)(1043)は、図７８を参照して、後でより詳しく説明する。
グローバル列デコーダ(1020)-(1023)は、冗長列、列アドレス信号及び行アドレス信号に関する情報を受け取り、アドレス信号を32Megアレイブロックへ提供する。グローバル列デコーダ(1020)-(1023)は、図８２を参照して、後でより詳しく説明する。
右ロジック(19)はまた、４つの行冗長ブロック(1046)-(1049)を、32Megアレイブロックの夫々に対して１つずつ含んでいる。行冗長ブロック(1046)-(1049)は、列冗長ブロック(1042)-(1043)とある程度似ており、行アドレスが冗長行と論理的に置き換えられたか否かを判断し、それを示す出力信号を生成する。行冗長ブロック(1046)-(1949)からの出力信号は、行冗長バッファ(1052)-(1055)によって夫々送出され、また、topoデコーダ(1058)-(1061)を夫々介して、データパス(1064)に提供される。データパス(1064)については、セクションIVで既に説明した。
右ロジック(19)は、幾つかのVccpポンプ回路と、Vbbポンプを含んでおり、４つのDVC2発生器(504)(505)(506)及び(507)を32Megアレイ夫々に対して１つ含んでいる。Vccpポンプ回路については、図３９を参照して既に説明し、Vbbポンプ(280)については、図３７を参照して既に説明し、DVC2発生器については図４１を参照して既に説明した。
右ロジック(19)はまた、アレイVスイッチ(1080)-(1083)を含んでおり、夫々、アレイVドライバ(1086)-(1089)と繋がっている。図７１Ａは、アレイＶドライバ(1086)-(1089)の１つを描いている。アレイＶドライバ(1086)-(1089)は、主として、２つのレベルのトランジスタ(1094)及び(1095)、及び２つのインバータ(1096)及び(1097)から構成される。アレイＶドライバ(1086)-(1089)は、アレイＶスイッチ(1080)-(1083)を夫々駆動することのできる高さレベルにまで信号を増幅させる。アレイＶドライバ(1086)-(1089)は、夫々対応するアレイＶスイッチ(1080)-(1083)に対して、SEL32M*<2:5>信号のひとつを送る。各アレイＶドライバ(1086)-(1089)はまた、信号ENDVC2<2:5>の１つを生成し、繋がったアレイＶスイッチ(1080)-(1083)に夫々提供する。信号SEL32MM*<2:5>は、右ロジック(19)と繋がった４つの32MegアレイＶブロックが夫々有効であるか否かを示すものである。ENDCV2L<2:5>信号の夫々１つは、繋がったDVC2発生器(504)(505)(506)および(507)の夫々１つが、有効であるか否かを示すものである。アレイＶスイッチ(1080)-(1083)の夫々は、その１つが図７１Ｂに詳しく示されているとおり、SEL32M*<n>信号の１つを受け取り、Vccp<n>信号の１つを生成する。同様の機能は、電圧Vccaの切換えに利用することができる。
図７２Ａは、図６４Ｂで示したDVC2スイッチ(1066)を詳しく描いたものである。DVC2スイッチ(1067)は、スイッチ(1066)と同様の手法で実施することができる。DVC2スイッチ(1066)(1067)は、AVC2<2:5>信号とDVC2<2:5>信号を夫々受信する。２つのDVC2スイッチ(1066)(1067)は、構造において同じであるが、異なる信号を受信するので、図７２ＡにおいてはDVC2I<0:3>信号を用い、DVC2スイッチ(1066)の場合のAVC2<2:5>信号を表している。DVC2スイッチ(1067)の場合には、DVC2<2:5>信号が用いられる。DVC2スイッチ(1066)(1067)は、信号SEL32<n>とDVC2PROBEに応答し、信号DVC2I<n>をDVC2PROBEに接続することができる。DVC2PROBEはプローブパッド(probe pad)に接続されており、例えば、DRAMのテスト中、プローブを用いて測定されることができる。DVC2PRIBEは、テストモードでないときには、接地と接続されている。
図７２Ｂは、図６４Ｂに示された上側のDVC2回路(1069)と下側のDVC2回路(1070)の詳細を描いたものである。回路(1069)と(1070)は、上側の信号DVC2と下側のDVC2に夫々応答してDVC2スイッチ(1066)が受信する電圧DVC2の電圧レベルを調節する。電圧DVC2が高すぎる場合には、下部の信号DVC2は、回路(1070)の中にあって、電圧DVC2をアースへ導くトランジスタをオンにする。反対に、電圧DVC2が低すぎる場合には、上側の信号DVC2は、回路(1069)内にあって、電圧DVC2を電圧Vccxへと導くトランジスタをオンにする。
右ロジック(19)はDVC2 NOR回路(1092)を含んでおり、図７３に詳細に描かれている。DVC2 NOR回路(1092)は、４つのDVC2発生器(504)(505)(506)(507)が生成した信号DVC2OK*<n>を、論理的に結合する。論理ゲート(logic gate)(1073)は、すべてのDVC2発生器が良好であることを示す信号を生成するのに対し、論理ゲート(1072)は、DVC2発生器のどれかが良好なときに信号を生成する。スイッチ(1074)は、所望の信号DVC20Kを、回路(1092)の出力端子へ伝導するように設定される。
前述の素子の幾つかについて、これより、より詳しく説明する。特に記載しない場合、後述の説明は、図６４Ａに示された右ロジック(19)の左サイドに関してなされるものとする。特に、図６４Ａの下部に位置する素子に関して説明するもので、この図は、図２に示されたクアドラント(15)の左サイドの32Megアレイブロック(31)に関する説明である。前掲した電気的構成及び配線図と同様、以下に示す電気的構成及び配線図についても、例示目的で提供されるものであり、請求の範囲をある特定の望ましい実施例に限定するものではない。
図７４は、図６４Ａに示される列アドレスドライバブロック(1027)のブロック図である。列アドレスドライバブロック(1027)は、エネーブル回路(1110)、遅延回路(1112)、及び５つの列アドレスドライバ(1114)を含んでいる。エネーブル回路(1110)は、32Megアレイブロック(31)が動作可能状態であるか否かを判断し、信号32MEGENおよび32MEGEN*を生成する。信号32MEGENは、列アドレスドライバブロック2(1038)を動作可能状態にするために出力され、信号32MEGENは、遅延回路(1112)へ提供され、結果として列アドレスドライバ(1114)を動作可能状態にする。遅延は、冗長列が始動(fire)されるべきかどうかを決定するのに必要とされる。列アドレスドライバ(1114)は、一旦動作可能状態になると、それらは、列アドレス信号Canm*<0:3>を、グローバル列デコーダ(1021)による使用に供するために送信する。
図７５Ａは、信号32MEGEN*及び32MEGENを生成するエネーブル回路(1110)を示している。図７５Ｂは、信号32MEGEN*の伝播を遅延させる遅延回路(1112)を、一連のインバータとして示している。遅延は、直列接続された２つのインバータの出力端子と入力端子に接続されたキャパシタによって増大する。遅延回路(1112)は、列アドレスドライバ(1114)を動作可能状態にする信号EN*を作成する。遅延回路(1112)の目的は、列の冗長が新たな列アドレスを評価する前に、列アドレスドライバ(1114)が動作可能状態にならないようにすることである。
図７５Ｃは、列アドレスドライバ(1114)の１つを描いている。各列アドレスドライバ(1114)は、列アドレス信号Canm*<0:3>を生成し、信号EN*によって動作可能状態となり、グローバル列デコーダ(1021)へ入力される出力信号LCAnm*<0:3>を生成する。
図７６は、右ロジック(19)の左サイド全体にサービスを提供する列アドレスドライバブロック２(1038)のブロック図を描いている。列アドレスドライバブロック２(1038)は、列アドレス信号Canm*<0:3>を、列冗長ブロック(1042)へ送信する。列アドレスドライバブロック２(1038)は、NORゲート(1120)及び５つの列アドレスドライバ(1122)を含んでいる。NORゲート(1120)は、列アドレスドライバブロック(1026)及び(1027)からの信号32MEGNa及び32MEGNbを夫々受信し、列アドレスドライバ(1122)のエネーブル信号EN*を生成する。信号32MEGNaと32MEGNbのどちらか一方の論理値がハイの場合、NORゲート(1120)は、列アドレスドライバ(1122)を使用可能状態にする。
図７７は、列アドレスドライバ(1122)の１つを描いている。各列アドレスドライバ(1122)は、列アドレス信号Canm*<0:3>を受け取り、NORゲート(1120)からの信号EN*によって動作可能状態になり、列冗長ブロック(1042)に入力される出力信号LCAnm*<0:3>を生成する。
図７８は、列冗長ブロック(1042)のブロック図である。列冗長ブロック(1042)は、右ロジック(19)の左サイドの上部及び下部の双方にサービスを提供し、また、８つの同じ列バンク(1139)を２組具えている。８つの列バンク(1139)の第１の組(1132)は、グローバル列デコーダ(1020)にサービスを提供し、８つの列バンク(1139)の第２の組(1134)は、グローバル列デコーダ(1021)に対してサービスを行う。列冗長ブロック(1042)の目的は、列アドレスが冗長列アドレスに整合(match)するかどうかを判断することである。そのような整合判断は、列が冗長列に論理的に置き換えられた場合には、常に行われる。
図７９は、図７８に示された列バンク(1130)の１つのブロック図である。列バンク(1130)は、４つの列ヒューズブロック(1136)-(1139)を含んでいる。すべての列ヒューズブロック(1136)-(1139)は、精密レーザーでヒューズをオープンすることによってプログラムされ、また、列ヒューズブロック(1136)の１つは、電気的にプログラムされることができる。列ヒューズブロック(1136)-(1139)は、列アドレス信号を受け取り、また、列アドレスと冗長列の間の整合性を示す列整合信号CMAT*<0:3>を作成する。CMAT*<0:3>信号は、グローバル列デコーダ(1021)によって作成された列選択信号CSELを取り消して、冗長列選択信号RCSELを使用可能状態にするものである。
図８０Ａは、図７９に示される列ヒューズブロック(1136)のブロック図である。列ヒューズブロック(1136)は、４つのヒューズ回路(1144)を含んでおり、それらは各々、列アドレス信号Canm*<0:3>を受信し、列アドレス信号が冗長列アドレス部分に整合するか否かを示す列アドレス整合信号CAM*を作成する。エネーブル回路(1146)は、列ヒューズブロック(1136)が使用可能状態にあるか否かを示すエネーブル信号ENを生成する。出力信号CAM*及び許可信号EN*は、出力回路(1148)内で結合され、列アドレスと冗長列の間に整合があるか否かを示す列整合信号CMAT*を生成する。出力回路(1148)の詳細は、図８０Ｂに描かれる。
図８０Ｃは、図８０Ａに示される列ヒューズ回路(1144)の１つの詳細を描いている。列ヒューズ回路(1144)は２つのヒューズを含んでおり、それらは、オープンのときに２ビットの冗長列アドレスを表す２つのヒューズを含んでいる。夫々のヒューズにラッチが接続されており、ラッチはフィードバックループの中に２つのインバータを具えている。エネーブル回路(1146)によって作成された列ヒューズ電力信号CFPおよびCFP*により、一旦使用可能状態になると、ラッチ回、ヒューズを読み出し、データをラッチする。ラッチは、パワーアップ時、及びRASサイクルの間は、一般的に動作可能状態になる。ラッチ内のデータは、真の信号及び相補信号にプレデコードされ、列アドレス信号Canm*<0:3>に沿って、信号CAM*を生成するためのコンパレータロジック(comparator logic)に提供される。
図８０Ｄは、図８０Ａに示されるエネーブル回路(1046)の詳細を描いている。エネーブル回路(1046)は２つのヒューズを含んでおり、１つはヒューズブロック(1136)を動作可能状態にするためのものであり、１つは、ヒューズブロック(1136)自体に欠陥があったときに、ヒューズブロック(1136)を動作禁止状態(disabled)にするためのものである。エネーブル回路(1046)は、列ヒューズ回路(1144)と、ヒューズブロック(1136)が動作禁止状態であるか否かを示すフィードバック信号EFDIS<n>に対して、列ヒューズ電力信号CFP及びCFP*を供給する。
図７９を再び参照すると、列の電気ヒューズ回路(column electric fuse circuit)(1150)と、列の電気ヒューズブロックエネーブル回路(1152)は、電気的プログラム可能な列ヒューズブロック(1136)に信号を提供する。ヒューズブロック選択回路(1154)は、列アドレス信号Canm*<0:3>を受信し、ヒューズブロック(1136)-(1139)が動作可能状態にあるか否かを示すヒューズブロック選択信号FBSEL*を作成する。CMATCH回路(1156)は、列ヒューズブロック(1136)-(1139)からの信号CMAT*<0:3>を受信し、列アドレスと冗長列の間に整合性があるか否かを示す信号CELEM及びCMATCH*を作成する。列の電気ヒューズ回路(1150)、列の電気ヒューズブロックエネーブル回路(1152)、ヒューズブロック選択回路(1154)、及びCMATCH回路の詳細は、夫々、図８１Ａ、８１Ｂ、８１Ｃ、及び８１Ｄに描かれている。
図８２は、図６４Ａに示されるグローバル列デコーダ(1021)のブロック図である。グローバル列デコーダ(1021)は、４つの列ドライバのグループを含んでおり、夫々のグループは、２つの列デコードCMATドライバ(1160)(1162)と、１つの列デコードCA01ドライバ(1164)を有している。列CMATドライバ(1160)(1161)の夫々のグループ、及び列デコードCA01ドライバ(1164)は、２つのグローバル列デコードセクション(1170)(1171)に信号を提供する。グローバル列デコーダ(1021)はまた、９つの行ドライバブロック(1166)を含んでいる。夫々の行ドライバブロック(1166)は、行アドレスデータを送信し、32Megアレイブロック(31)に使用される行アドレス信号nLRA12<0:3>、nLRA34<0:3>、及びnLRA56<0:3>を作成する。図８３Ａに、行ドライバブロック(1166)の１つの詳細が示されている。
列デコードCMATドライバ(1160)(1161)の各対は、信号CA1011*<0:3>の１つによって動作可能状態になり、CMAT*<0:31>信号のうちの８つをまとめて送信する。各列デコードCA01ドライバ(1164)は、信号CELEM<0:7>の２つによって動作可能状態になり、信号CA01*<0:3>を夫々送信する。図８３Ｂ及び８３Ｃに、列デコードCMATドライバ(1160)の１つ、及び列デコードCA01ドライバ(1164)の１つの詳細が夫々描かれている。
各グローバル列デコードセクション(1170)(1171)は、信号LCA01<0:3>によって使用可能状態になり、更には、列アドレス信号の組をプレデコードして、32Megブロックアレイ(31)の使用に供される132個の列選択信号CSELを生成する。全部で1056の列選択信号CSEL<0:1055>は、グローバル列デコードセクションの全てから生成される。
図８３Ｄは、グローバル列デコードセクション(1170)の１つのブロック図である。グローバル列デコードセクション(1170)は、複数の列選択ドライバ(1174)及びＲ列選択ドライバ(1176)を具えている。
図８４Ａ及び８４Ｂは、グローバル列デコードセクション(1170)(1171)にある列選択ドライバ(1174)とＲ列選択ドライバ(1176)の１つを夫々示している。
図８５は、図６４Ａに示される行冗長ブロック(1047)のブロック図である。行冗長ブロック(1047)は、８つの同じ行バンク(1180)を含んでおり、それらは、行アドレスRanm<0:3>の位置と冗長行アドレスの位置とを比較し、整合を示す行整合信号RMATを生成するものである。冗長ロジック(1182)は、信号RMATを論理的に結合し、行アドレスRanm<0:3>が冗長行と置き換えられていないかどうかを示す出力信号を作成する。冗長ロジック(1182)は、図８６に詳細に示されている。
図８６において、冗長ロジック(1182)は行整合信号RMAT<n>を受信する。ノード(1183)は、ハイに荷電される。RMAT信号のどれかがハイになったとき、ノード(1183)は放電され、ラッチに捕獲される(captured)。信号ROWRED<n>がローのままであるとき、冗長の整合はない。それらの状況下では、通常の行が使用される。信号ROWED<n>がハイになった場合には、冗長行の１つが使用され、ハイになった特定の信号は、始動されるべきフェーズを特定する。
冗長ロジック(1182)はまた、他の信号と合成されてRMATCH*を作成し、プログラミングに使用されるヒューズアドレスラッチ信号FALを受信する。冗長ロジック(1182)はまた、ROWRED信号のすべてを受信し、結合して、冗長ロジックのどこかに整合があることを示す信号RELEM*を作成する。その信号は、冗長信号(RED)を作成するために使用される。
図８７は、図８５に示される行バンク(1180)の１つのブロック図である。行バンク(1180)は、電子的或いは精密レーザーのどちらかによってプログラムされる１つの行の電気ブロック(1186)と、精密レーザによってのみプログラムされ３つの行ヒューズブロック(1187)-(1189)を含んでいる。行の電気ブロック(1186)と行ヒューズブロック(1187)-(1189)は、行アドレスが冗長行と整合しているか否かを示す行アドレス信号Ranm<0:3>を受信し、行アドレスが冗長行に整合しているか否かを示す出力信号RMAT<0:3>を作成する。rsectロジック(1192)は信号RMAT<0:3>を受信し、どのアレイセクションが冗長整合を有するかを示す信号RSECT<n>を作成する。rsectロジック(1192)の詳細は、図８８に示されている。
図８９は、図８７に示される行電気ブロック(1186)のブロック図である。行の電気ブロック(1186)は、行アドレス信号を受信する６つの電気バンク(1200)-(1205)を含んでおり、行アドレスと冗長行の間に整合があるか否かを示す信号RED*を作成する。冗長行のアドレスは、信号Efnm<0:3>によって電気的に表される。冗長エネーブル回路(redundancy enable ciruit)(1208)は、ヒューズによって、行の電気ブロック(1186)を動作可能又は動作禁止するようにプログラムされ、また、信号PRを作成し、電気バンク(1200)-(1205)及び電気バンク2(1210)を動作可能状態にする。選択回路(1212)と電気バンク２(1210)は、行アドレス信号を受信して、行電気ブロック(1186)が許可されているか否かを示す信号G252及びRED*を夫々作成する。電気バンク(1200)-(1205)のように、電気バンク2(1210)は、信号EVENとODDで表す行アドレスデータと電気信号EFeo<0:1>を比較する。
出力回路(1214)は、電気バンク(1200)-(1205)からの信号RED*、信号G252、選択回路(1212)及び電気バンク2(1210)からの信号RED*を受信して、行アドレスと冗長行の間に整合があるか否かを示す行整合信号RMATを作成する。電気バンク(1200)、冗長許可回路(1208)、選択回路(1212)、電気バンク2(1210)、及び出力回路(1214)の詳細は、夫々、図９０Ａ、９０Ｂ、９０Ｃ、９０Ｄ、及び９０Ｅに示されている。
図９１は、図８７に示される行ヒューズブロック(1187)の１つのブロック図である。行ヒューズブロック(1187)は、ヒューズバンク(1220)-(1225)、ヒューズバンク2(1228)、冗長エネーブル回路(1230)、選択回路(1232)及び出力回路(1234)を含んでいる。行ヒューズブロック(1187)の素子は、行電気ヒューズブロック(1186)と同じであるが、冗長行が、行ヒュ−ズブロック(1187)のヒューズバンク(1220)-(1225)及びヒューズバンク２(1228)の中のヒューズで表され、それが、行の電気ブロック(1200)〜(1205)の電気信号がEFnm<0:3>及びEFeo<0:1>ではなく、また、行の電気ブロック(1186)の行の電気バンクが２(1210)でない点において、行電気ヒューズブロック(1186)とは異なる。ヒューズバンク(1220)の中の１つ、冗長エネーブル回路(1230)、選択回路(1232)及び出力回路(1234)の詳細については、図９２Ａ−９２Ｅに夫々描かれている。
図８７を再び参照すると、行電気対(1240)-(1245)及び行電気ヒューズ(1248)は、行電気ブロック(1186)への冗長行アドレスを表す信号EFnm<0:3>を提供する。行電気対(1240)-(1245)及び行電気ヒューズ(1248)は、図９３Ａに詳しく示されるように、入力ロジック(1250)によって生成されるヒューズブロック選択信号FBSEL*によって動作可能状態にされる。行電気ブロック(1186)は、信号EFENによって動作可能状態になる。この信号は、図９３Ｂに詳しく示される行電気ヒューズブロックエネーブル回路(1252)によって作成される。
図９３Ｃは、図８７に示される行電気ヒューズ(1248)を描いている。行電気ヒューズ(1248)はアンチヒューズを含んでおり、このアンチヒューズは、信号CGNDに高電圧を印加することにより、電気的に短絡される。アンチヒューズの中で短絡されたデータは、プレデコードされた信号EFB*<0>及びEFB<1>として出力される。
図９３Ｄは、図８７に示される行電気対(1240)の１つを描いている。行電気対(1240)-(1245)は各々が２ビットのデータ、最上位のビット及び最下位のビットを格納し、２つの独立した回路及び同じ回路を含んでおり、１つは最上位のビット用、１つは最下位のビット用である。夫々の回路は、信号CGNDに高電圧を印加して短絡させられるアンチヒューズを用いて、そのビットのデータを格納する。行電気対(1240)-(1245)はまた、プレデコードされた信号Efnm<0:3>を作成するためのプレデコード回路を含んでいる。
図６４Ａを再び参照すると、行冗長ブロック(1047)の出力は、図９４に詳しく示されるように、行冗長バッファ(1053)によって送信される。行冗長バッファ(1053)の出力はまた、図９５に示されるように、topoデコーダ(1059)へも入力される。topoデコーダ(1059)は、信号TOPINVODD、TOPINVODD*、TOPINVEVEN及びTOPINVEVEN*を生成し、これらの信号はデータパス(1064)へ入力される。
図６５Ａ及び６５Ｂに描かれる左ロジック(21)は、右ロジック(19)とほとんど同一である。一般的に、左ロジック(21)の素子については、右ロジック(19)と機能的に同じ要素の引用符号の後にプライム符号「'」を付している。なお、セクションVIIで詳細に説明したVccpポンプ回路(402)とDVC2発生器(500)(501)(502)(503)については、ナンバー付け方法の例外である。
左ロジック(21)が右ロジック(19)と異なる点は、左ロジック(21)にはVbbポンプ(280)が含まれていないことである。さらには、左ロジック(21)にはデータヒューズID1260が含まれており、これは右ロジック(19)には存在しないものである。データヒューズid1260は、ヒューズidデータを、データパス1064'を通して、データヒューズID1260に送信する。図９６は、データヒューズid1260の詳細を示している。
XI. その他の図について
図９７は、図４に示された256Ｋアレイ(50)の１つのデータトポロジを示している。このアレイ(50)は、本発明の開示に基づいて製造されたものであり、複数の独立したメモリセル(1312)から作られ、それらは全てが同じ要領で作られる。
図９８は、メモリセル(1312)の１つの詳細を描いている。各メモリセル(1312)は、第１及び第２のトランジスタ/キャパシターの対(1314)(1315)を含んでいる。トランジスタ/キャパシターの対(1314)(1315)は、夫々、格納ノード(1318)(1319)を含んでいる。トランジスタ/キャパシター対(1314)(1315)が共有するコンタクト(1320)は、トランジスタ/キャパシターの対(1314)(1315)をワード線WL<n>に接続する。
図９７を再び参照すると、メモリアレイ(50)は、横方向に延びるWL<n>と、縦方向に延びるDIGa<n>、DIGa*<n>、DIGb<n>、及びDIGb<n>を有している。ワード線WL<n>は、トランジスタ/キャパシタ対(1314)(1315)のアクティブ領域に重ねられ、トランジスタ/キャパシタ対(1314)(1315)内のトランジスタが、伝導(導電)(conductive)状態にあるか、非伝導(non-conductive)状態かを判断する。ワード線信号は、メモリアレイ(10)の左及び右に位置する行デコーダから発信される。メモリアレイ(10)は、５１２の生きた(live)ワード線WL<0:511>、メモリアレイ(50)の下部に位置する２つの冗長ワード線RWL<0:1>、及びメモリアレイ(50)の頂部に位置する２つの冗長ワード線 RWL<2:3>を有している。冗長ワード線は、欠陥(defective)のあるワード線と論理的に置き換えられる。ディジット線は、対単位で構成され、夫々の対は、アレイ(50)の同じビットのデータについて、真の(true)値と、相補的な(complement)値を表している。ディジット線は、データをデジタルコンタクト(1320)へ出し入れし、デジタルコンタクト(1320)をメモリアレイ(50)の頂部に位置するセンスアンプに接続する。メモリアレイには５１２のディジット線の対と、３２の追加の冗長ディジット線対がある。
ワード線は、望ましくはポリシリコンから作られるのに対し、ディジット線は、望ましくはポリシリコンまたは金属のどちらかから作られる。もっとも望ましくは、ワード線は、珪素化されたポリシリコンから作られ、抵抗と熱を低減し、これによって、速度低下を招くことなく、より長いワード線のセグメントを可能としている。格納ノード(1318)は、２つのポリシリコン層の間に、酸化物-窒化物-酸化物の誘電体を用いて製造することができる。
図９９は、様々な電圧供給源とチップ(10)の関連素子のパワーアップの制御に用いられるパワーアップシーケンス回路(powerup sequence circuit)(1348)(図１００参照)の動作を示す状態図(1330)である。状態図(1330)は、リセット状態(1332)、Vbbポンプのパワーアップ状態(1338)、DVC2発生器のパワーアップ状態(1336)、RASのパワーアップ状態(1340)、及び最後のパワーアップシーケンス状態(1342)を含んでいる。Vbbポンプ、DVC2発生器及びVccpポンプについては、セクションVIIの中で既に説明した。
最初に、電力がチップ(10)に供給されると、パワーアップシーケンス回路(1348)は、リセット状態(1332)を開始する。リセット状態(1332)の目的は、パワーアップシーケンスの開始前に、外部供給電圧Vccpが、望ましくは図３６Ｂに示す第１の設定値よりも低い第３の設定値に達するのを待つことである。Vccxが一旦第３の設定値を超えると、シーケンス回路(1348)はVbbのパワーアップ状態(1334)へ進む。Vccxが第３の設定値より低くなると、シーケンス回路(1348)はリセット状態(1332)に戻る。
Vbbパワーアップ状態(1334)の目的は、追加の電圧源のパワーアップを開始する前に、Vbbポンプ(280)によって供給されたバックバイアス電圧Vbbが、望ましくは−１ボルト以下の設定値に達するのを待機するためである。Vbbポンプ(280)は、Vccxが上昇するときに自動的に起動し(activated)、それらは通常、シーケンス回路(1348)がVbbパワーアップ状態(1334)に達するときも動作している。電圧Vbbがその設定状態に達したとき、Vbbポンプ(280)は電源を切り、シーケンス回路(1348)はVbbパワーアップ状態(1334)を維持し、DVC2パワーアップ状態(1336)へ進む。
DVC2パワーアップ状態(1336)の目的は、追加の電圧源をアワーアップする前に、電圧DVC2が設定状態に達するのを待つためである。これは、すべてのDVC発生器が定常状態に達すること、又は図７３に示されるDVC2 NOR回路(1348)の中でスイッチ(74)がどのように設定されるかに応じて、丁度１に達することを意味する。電圧DVC2が設定状態に達して、電圧Vccx及びVbbが夫々、所定の設定状態にあると仮定すると、シーケンス回路(1348)は、DVC2パワーアップ状態(1336)からVccpパワーアップ状態(1338)へと進む。
Vccpパワーアップ状態(1338)の目的は、電圧Vccpが設定状態、望ましくはVcc＋1.5ボルトよりも高い値に達するのを待つためである。しかし、電圧Vccpがその設定状態に達する前に、電圧Vccがその設定状態になければならない。Vccは、前述したように、リセット状態(1332)の間もパワーアップされているから、通常は、Vccpパワーアップ状態を遅延させることはない。電圧Vccpがその設定状態に一旦達っした場合、電圧Vccx、Vbb、及びDVC2が夫々所望の設定状態にあると仮定すると、シーケンス回路(1348)は、Vccpパワーアップ状態(1338)からRASパワーアップ状態(1340)へ進む。
RASパワーアップ状態(1340)の目的は、RASバッファ(745)(図４６に示す)に電力を供給することである。シーケンス回路(1348)は、最後のパワーアップシーケンス状態(1342)へ進む。なお、このパワーアップシーケンス状態は、Vccxが第３の設定値より下になるまで継続する。このとき、シーケンス回路(1348)はリセット状態(1332)に戻り、Vccxが第３の設定値に戻るのを待つ。
図１００は、図９９に示される状態図(1330)の機能をインプリメントするために作られたパワーアップシーケンス回路(1348)について、その一例を示すブロック図である。電圧検出器(1350)は、外部供給電圧Vccxを受け取り、Vccxが第３の設定値、望ましくは約２ボルト以上か否かを示す信号UNDERVOLT*を出力する。図１０１Ａは、使用される電圧検出器(1350)の一例の電気的構成を示したものである。電圧検出器(1350)は、一対の並列接続された抵抗器を含んでいる。なお、この内の１つは選択的に取り外すことができる。この抵抗器は、直列接続されたトランジスタpMOSと直列に接続され、Vccxに応答する第１の電圧制限回路(1352)を形成する。第１の電圧制限回路(1352)は、図１０１Ｂに見られるスレショルド信号VTH1を、抵抗器とpMOSトランジスタの間に生成する。第１のスレショルド信号VTH1は、第１の信号発生回路(1354)のトランジスタのゲートとして用いられる。この回路(1354)は、Vccxが第４の設定値、望ましくは約2.0ボルト以上になった場合に、信号VSWを生成する。
電圧検出器(1350)はまた、第１の電圧制限回路(1352)と第１の信号発生回路(1354)を含んでおり、これらは、夫々、第２の電圧制限回路(1356)と第２の信号発生回路(1358)と同様な構成と機能を有している。第２の電圧制限回路(1356)は、直列接続されたnMOSトランジスタと抵抗器とから作られるが、それらの一方は選択的に取り外すことができる。回路(1356)は、Vccxに応答し、図１０１Ｃに示される第２のスレショルド信号VTH2を生成する。第２の信号発生回路(1358)は、nMOSトランジスタと一対の並列接続された抵抗器から構築され、Vccx及びVTH2に応答して、Vccxが第４の設定値以上であるか否かを示す信号VSW2を生成する。
第１及び第２の信号発生回路(1354)(1358)から夫々送信される信号VSW及びVSW2は、論理回路(1360)の中で夫々論理的に結合されて、第１及び第２の信号発生回路(1354)(1358)の双方が、Vccxが第４の設定値以上であるか否かを示すUNDERVOLT*信号を生成する。
電圧検出器(1350)は、実質的に同じ２対の回路を含んでいる。この回路は、nMOSデバイス又はpMOSデバイスのいずれかが予想とは異なる動作を行なう製造誤差を補償するものである。もし、そのような誤差が発生すると、電圧制限回路(1352)(1356)の１つ、または、信号発生回路(1354)(1358)の１つが、予想よりも早くトリガする虞があり、このため、Vccxが第４の設定値を越えていることを早まって示す結果となる。そのような事態が起こると、Vccxが回路動作の信頼性をサポートする前に、シーケンス回路(1348)は作動し始めるので、結果として、エラーを引き起こす。しかしながら、論理回路(1360)は、UNDERVOLT*がハイの論理状態で生成される前に、信号発生回路(1354)(1358)の両方が第４の設定値を上回る必要があるため、回路(1352)(1354)(1356)(1358)のどれか１つがエラーを引き起こしても、電圧検出器(1350)の性能に悪影響を及ぼすことはない。製造誤差により、回路(1352)(1354)(1356)(1358)の１つのトリガがあまりにも遅れると、信号VSW又はVSW2の１つを遅延させる可能性のあることは勿論である。しかしながら、その種の誤差は比較的簡単に修正されるので、いかなる場合にも、シーケンス回路(1348)が電圧不十分で動作するような結果は招かない。その他型式の論理回路(1360)が用いられ、異なった結果を招くかもしれない。例えば、信号VSWとVSW2のいずれか一方だけが利用可能な場合、UNDERVOLT*信号が生成される。
図１０１Ｄは、使用され得るリセット回路(1362)の一例の電気的構成を示している。リセットロジック(1362)は、UNDERVOLT*信号を受信し、UNDERVOLT*が安定(stable)か否かを示す信号CLEAR*を生成する。望ましい実施例に於いて、リセット回路(1362)は、Vccxが、少なくとも設定時間(例えば約100ナノ秒)の間２ボルト以上である場合、Vccxが安定であると判断する。リセット回路(1362)は、直列に接続されて、信号UNDERVOLT*に応答する多数の遅延回路(1363)を含んでいる。遅延回路(1363)の数と、各々が接続された伝播遅延は、主として、設定時間を決定する。この設定時間は、リセット回路(1362)がVccxを安定と判断する前に、Vccxが２ボルト以上でなければならない時間である。リセット回路(1362)はまた、信号UNDERVOLT*に応答して、遅延回路(1363)をリセットするリセット信号RSTを生成するためのリセット論理ゲートを含んでいる。UNDERVOLT*信号の論理状態がローで、Vccxが第１の設定値より低いことを示すとき、リセット論理ゲートは、図１０１Ｅに示されるように、論理状態をハイにして、遅延回路(1363)のキャパシタを放電する。キャパシタを放電することにより、遅延は常に等しくなる。電源の「グリッチ(glitch)」がキャパシタの放電に起因する場合には、そのグリッチは、キャパシタを完全に放電するのに十分長い時間ではないであろう。そのような場合には、遅延の時間は予測できないものになるであろう。
リセットロジック(1362)はまた、NANDゲートとインバータを具える論理回路を含んでおり、NANDゲートとインバータは、UNDERVOLT*信号と最後の遅延回路(1363)からの出力信号の両方に応答する。UNDERVOLT*信号と最後の遅延回路(1363)からの出力信号が、両方共、論理状態がハイのとき、論理回路は、論理状態がハイで、Vccxが安定であることを示すCLEAR*信号を発生させる。しかしながら、UNDERVOLT*信号の論理状態がローになるときはいつでも、遅延回路(1363)はリセットされ、論理回路は、論理状態がローで、Vccxが安定でないことを示すCLEAR*信号を発生させる。信号が遅延回路(1363)及びロジック回路を通して伝播する間、UNDERVOLT*信号の論理状態はハイの儘であり、それまでは、CLEAR*信号の論理状態はローの儘である。Vccxが所定の設定値を上回り、かつ、安定になるまでは、シーケンス回路(1348)がリセットシーケンス状態(1332)(図９９参照)よりも先に進んでしまわないように、望ましい実施例では、リセットロジック(1362)が使用される。しかしながら、シーケンス回路が図９９に示された状態図(1330)の機能を果たすのに、リセットロジック(1362)は必要でない。
図１００に示される状態機構回路(state machine circuit)(1364)は、リセットロジック(1362)からのCREAR*信号を受信し、そしてまた、Vbb、DVC2、及びVccpの状態を示す他の信号を受信する。状態機構回路(1364)は、図９９に示される状態図に描かれている機能を果たす。これについては、以下にさらに詳しく記述する。
パワーアップシーケンス回路(1348)の代わりに、RCタイミング回路(1368)(1369)を設けることができる。RCタイミング回路(1368)(1369)は、外部供給電圧Vccxが印加されて以降の経過時間にのみ基づいてパワーアップ信号を発生し、それらはフィードバック信号を受信しない。RC タイミング回路(1368)(1369)は、シーケンス回路(1348)の代わりとして提供され、シーケンス回路(1348)の作動さを要件としない。図１０１Ｆ及び図１０１Ｇは、夫々、RCタイミング回路(1368)(1369)の１つの具体例の電気的な構成を示したものである。
出力ロジック(1372)は、状態機構回路(1364)及びRCタイミング回路(1368)(1369)からの出力信号の双方を受信する。出力ロジックは、状態機構回路(1364)からの、或いは、RCタイミング回路(1368)(1369)からのいずれか１組の出力信号のみを使用する。出力ロジック(1372)が受信するSTATEMACH*信号は、どちらの組の出力信号が出力ロジック(1372)によって使用されるかを決定する。図１０１Ｈは、STATEMACH*信号によって制御される多数のマルチプレクサを含む出力ロジック(1372)の１つの具体例の電気的構成を示している。
ボンドオプション(bond option)(1374)によって、状態機構回路(1364)又はRCタイミング回路(1368)(1369)のどちらかの使用選択が可能となる。その選択は、例えば、ボンドオプション(1374)の中のヒューズを開く又は開かないことによって行われ、出力ロジック(1372)の使用に供するためのSTATEMACH*信号が生成される。図１０１Ｉは、ボンドオプション(1374)の１つの具体例の電気的構成を示している。
図１０１Ｊは、図１００に示される状態機構回路(1364)の一例の電気的構成図である。NORゲート(1379)は、VBBON及びVBBOK*信号を受信し、また、CLEAR*信号と共にスペア(予備)回路(1388)に提供されるVBBOK2信号を生成する。スペア回路(1388)を設けるのは、後でパワーアップ状態の追加が所望された場合に、DRAMの変更を可能とするためである。CLEAR*信号の論理状態がハイにある場合には、VBBOK2信号はスペア回路(1388)を通過し、DVC2エネーブル回路(1380)へ供給される。CLEAR*信号の論理状態がローの場合には、スペア回路(1388)は、論理状態がローで、Vccxが安定でないことを示す信号を、DVC2エネーブル回路(1380)のために生成する。DVC2エネーブル回路(1380)はまた、CLEAR*信号を受信し、DVC2EN信号を発生し、上述の状態が生じた場合にDVC2発生器(500)を動作可能状態にする。信号DVC2OKRとDVC2OKLは、DVC2が、右ロジック(19)と左ロジック(21)のどちらの設定範囲内にあると判断されたかを示すものである。出力がインバータ(1378)に連結されたNANDゲート(1377)は、DVC2OKR及びDVC2OKL信号を論理的に結合し、DVC2が、右ロジック(19)と左ロジック(21)の両方の設定範囲内にあると判断されたか否かを示すDVC2OK信号を生成する。
Vccpエネーブル回路(1382)は、CLEAR*、VBBOK2、及びDVC2OK信号を受信し、VCCPEN*信号を発生し、上述の条件に合致するときは、VCCPポンプ(400)を使用可能状態にする。インバータ(1383)は、VCCPON信号をそのコンプリメントであるVCCPON*に変換する。電力RAS回路(1384)は、CLEAR*、VBBOK2、DVC2OK及びVCCPON*信号を受信し、PWRRAS*信号を生成し、上述の条件に合致するときにRASバッファ(745)を動作可能状態にする。RASフィードバック回路(1366)はPWEEAS*信号を受信し、RASバッファが使用可能状態になったか否かを示すRASUP信号を生成する。
パワーアップ回路(1386)は、CLEAR*、VBBOK2、DVC2OK、VCCPON*、及びPWRDUP*信号を受信し、上述の条件に合致したときにチップ(10)がパワーアップ状態に達したことを示すPWRDUP及びPWRDUP*信号を生成する。回路(1380)(1382)(1384)(1386)(1388)の各々は、様々な信号を受信するNANDゲートと、Vccxが不安定と判断されたときにCREAR*信号によってリセットされるラッチとを含んでいる。
図１０２Ａ乃至図１０２Ｋは、パワーアップシーケンス回路(1348)に関連する信号を描いたタイミング図のシミュレーションである。図１０２Ａは、加えられる外部電力が増加するにつれて、Vccxが着実に上方に伸びることを示している。
図１０２Ｂは、UNDERVOLT*信号を描いている。この信号は、論理状態をローからハイへ変化させるもので、電圧Vccxが第１の設定値に達したか又は越えたことを意味する。
図１０２Ｃは、CLEAR*信号を描いている。この信号は、UNDERVOLT*信号が、設定時間の間、望ましくは約100ナノ秒の間、論理状態がハイにあった後、UNDERVOLT*信号が、UNDERVOLT*信号に応答して、論理状態をローからハイへと変化させる。CLEAR*信号は、外部供給電圧Vccxが安定であることを示す。
図１０２Ｄは、VBBOK2信号を描いている。このVBBOK2信号は、電圧Vbbが設定状態に達して、Vbbポンプ(280)がオフとなる時間位置(符号1390で示す)で、論理状態がハイからローに下降する。
図１０２ＥはDVC2EN*信号を描いている。この信号は、シーケンス回路(1348)から出力され、DVC2発生器(500)を使用可能状態にする。図１０２Ｄと図１０２Ｅの比較から明らかなように、DVC2発生器(500)は、信号VBBOK2が低論理状態である間は使用可能状態にはならない。
図１０２ＦはDVC2OKR信号を描いている。この信号は、電圧DVC2が右ロジックにおいて安定か否かを示すものである。これに似たDVC2OKLは、左ロジックにおいて電圧DVC2が安定か否かを示す信号であり、図１００に描かれるシーケンス回路(1348)へ提供されるが、タイミング図には示されていない。その理由は、通常の状況下に於いては、DVC2OKRとDVC2OKLは両方とも、非常に似た反応を示すからである。信号DVC2OKRは、番号(1391)によって示される時間まで、電圧DVC2に対して安定状態を示すことはない。
図１０２ＧはVCCPEN*信号を描いている。この信号は、シーケンス回路(1348)回路から出力され、Vccpポンプ(400)を使用可能状態にする。CLEAR*信号がハイで、VBBOK2信号がローで、DVC2OKR信号がハイのとき、信号VCCPEN*は、位置(1392)に達するまでは、Vccpポンプ(400)を使用可能状態にすることはない。
図１０２ＨはVCCPON信号を描いている。この信号は、Vccpポンプ(400)が動作可能状態になった後に、Vccpポンプ(400)がオンとなっているか否かを示すものである。それより前の時点では、その状態は関係がない。
図１０２Ｉは、シーケンス回路(1348)から出力されて、RASバッファ(745)に電力を供給するPWRRAS*信号を描いている。CLEAR*信号がハイで、VBBOK2信号がローで、DVC2OKR信号がハイで、VCCPON信号がローのとき、PWRRAS*信号は、番号(1393)で示される位置に達するまで、RASバッファ(745)に電力を供給しない。
図１０２Ｊは、RASバッファ(745)が電力を受け取っているか否かを示すRASUP信号を描いている。
図１０２Ｋは、シーケンス回路(1348)から出力され、チップ(10)がそのパワーアップシーケンスを完了しているか否かを示すPWRDUP*信号を描いている。CLEAR*信号がハイで、VBBOK2信号がローで、DVC2OKR信号がハイで、VCCPON信号がローで、RASUP信号がハイのとき、PWEDUP*信号は、番号(1394)によって示される時間位置に達するまで、パワーアップの完了を示さない。
パワーアップシーケンスがどの時点であっても、外部電圧Vccxが第１の規定値以下に下降すると、信号CLEAR*はローになり、出力信号DVC2EN*、VCCPEN*、PWRRAS、及びPWEDUP*を含むシーケンス回路(1348)をリセットする。
図１０３を参照すると、テストモードに入るタイミング図が描かれている。過電圧(supervoltage)WCBRテストモードは、過電圧エネーブルテストキーを負荷するために、ベクトル付けされたWCBRを必要とする。引き続いて、所望のテストキーを負荷するための第２のSVWCBRがあり、N/C(no connect)ピンに過電圧が印加される。テストキーはCA0-7に入力され、テストモードは、超電圧が取り除かれるか又はクリアテストモードキーが行使されるまで、有効状態が維持される。過電圧許可テストモードがDRAMに一旦負荷されると、引き続き、追加のテストモードで、SVWCBRが負荷される。例えば、モード２(後に記載)がモード４(後に記載)に結合される場合、1WCBRと2SVWCBRが実行される。第１のWCBRは過電圧回路を動作可能状態にし、次の２つのSVWCBRはキー２とキー４(図１０３参照)に負荷される。過電圧許可テストモードを含む全ての選択テストモードから脱出するには、SVWCBRの間にクリアテストモードキーを入力するか、或いは、N/Cピンに印加されている過電圧を下げればよい。DRAMで行われるすべてのテストには、この過電圧テストモードが用いられる。
図１０３に示されるように、RASサイクル(1270)(1271)の前に、２つのCASが使用される。サイクル(1270)(1271)は、書込み許可(WE*)信号、CAS*信号及びRAS*信号の、エッジ(edge)(1272)(1273)(1274)及びエッジ(1275)(1276)(1277)に、夫々対応している。サイクル(1270)(1271)の間、アドレス信号は、チップ(10)を夫々準備完了状態とテストモード状態にするためのアドレス情報を提供することができる。RAS*が非アクティブの時間位置(1281)の後の時間位置(1280)では、WLTON1信号が非アクティブのローになると、アクセス電圧信号が超電圧レベルの条件下にて、テストモードの動作に入ることができる。
発明のこの望ましい実施例について、行なうことのできるテストモードは以下の通りである：
0・CLEAR - このテストキーは、以前にWCBRサイクルによって入力されたすべてのテストモードを動作禁止状態(disable)にする。このテストモードには超電圧エネーブル回路も含まれる。
１．DCSACOMP - このテストモードは、隣接するビットに書き込むことなく、また冗長領域を交差する(cross)ことなく、CA<12>をX8 4Kパート上で、CA<11>をX16 4Kパート上で、又はRA<12>を全ての8Kパート上で圧縮することにより、2Xのアドレス圧縮を提供する。このアドレス圧縮は、32Megアレイにおける上側と下側の16Megアレイセクションからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
２．CA9COMP - このテストモードは、隣接するビットに書き込むことなく2Xアドレス圧縮を提供するが、CA<9>を圧縮することにより、冗長領域を交差して行なう。このアドレス圧縮は、上側と下側の64Megアレイクアドラントからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
３．32MEGCOMP - このテストモードは、隣接するビットに書き込むことなく2Xアドレス圧縮を提供するが、CA<11>をX8パートに対して、CA<10>をX16 8Kパートに対して、RA<13>を全ての16Kパートに対して圧縮することにより、冗長領域を交差して行なう。このアドレス圧縮は、64Megクアドラント内にある左と右の32Megからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
４．REDRAW - このテストモードは、行冗長素子の独立したテストを可能とする。その後のサイクルの間、RAS及びCASのアドレスは、アクセスすべきビットを選択する。行のプレテストでは、冗長行の選択に用いられるハードコーディッドアドレス(hard-corded addresses)の１つが入力された場合、その後の列アドレスは、この冗長行から得られる。１つのオクタント(octant)につき３２の冗長行バンクは、行アドレスRA0-6を用いて、ハードコードが付される。標準の8Kリフレッシュの場合、すべての32MEGオクタントは、冗長行を始動(fire)する。8K-X4パートについては、CA9とCA12が、どちらのオクタントがDQSに接続されるかを判断する。REDRAW及びREDCOLの両方が選択される場合、行アドレスは冗長行素子の１つを選択し、一方、列アドレスは通常列又は冗長列のどちらかを選択する。これにより、冗長ビットの交差テストが可能となる。
このテストモードは、DCSACOMP、CA9COMP、32MEGCOMP、或いはCA10COMPテストモードと組み合わせることができる。また、後述する"冗長プレテスト(redundancy pretest)"に関する記述を参照されたし。
５．REDCOL - このテストモードは、列冗長素子の独立したテストを可能にする。列冗長素子は、ハードコーディッドアドレスを用いて、それらを使用可能状態にするる。列プレテストを実行する間、列アドレスはフルデコードされるので、ハードコーディッドアドレスと整合しない冗長列又は通常の全ての列のテストが可能となる。64冗長列位置は完全にデコードされるので、それらを選択するために、すべての列アドレスを必要とする。REDROW又はREDCOLの両方が負荷される場合、ビットを交差する冗長素子がテストされる。このテストモードは、DCSACOMP、CA9COMP、32MEGCOMP、或いはCA10COMPテストモードと組み合わせることができる。
６．ALLOW - このテストモードの選択の後に行われるRASサイクルは、行アドレスに選択された"シード(seed)"ワード線上のすべてのビットをラッチする。次の２つのWE信号エッジ(signal edge)の各々では、各オクタントの2Megセクション内の行の別の４分の１はハイになる。第３のWEトランジションでは、行の別の４分の１はハイになり、DVC2発生器は動作禁止状態になる。第４のWEトランジションは、行の最後の４分の１をハイにし、DVC2をハイにする。第４のWEトランジションの後、WEはDVC2の電圧を制御する。WEがハイの場合、DVC2はp-チャンネルデバイスを通じて内部Vccにされる；WEがローのとき、DVC2はGNDにされる。これについては図１０４を参照することができる。RASが一旦ローになると、すべてのワード線がローになる前に、EQは始動(fire)するので、メモリセルに格納されたデータは損なわれる(corrupted)。他のテストモードと組み合わせる場合には、最後のWCBRが入力されねばならない。ALLROWのハイテストモードについては、、図１０４、図１０８及び図１０９を参照して、以下に詳しく記述する。
７．HALFROW - ALLROWテストモードと同じ様に、HALFROWにより、A0は、EVEN(偶数)行又はODD(奇数)行がハイにされるかどうかを制御することが可能となる。HALFROWの他のすべての機能はALLROWと同様である。
８．DISLOCK - このテストモードは、すべての特徴化(characterization)が行われるように、RAS及び書込みロックアウト回路を動作禁止状態にする。
９．DISRED - このテストモードは、すべての行と列の冗長素子を動作禁止状態にする。
１０．FLOATDVC2 - このテストモードは、セルプレートとディジット線上に電圧が外部から供給されるようにするAVC2及びDVC2を、動作禁止状態にする。
１１．FLOATVBB - このテストモードは、VBBポンプを動作禁止状態にし、基板をフロート(float)させる。
１２．GNDVBB - このテストモードは、VBBポンプを動作禁止状態にし、基板を接地させる。
１３．FUSEID - このテストモードは、６４ビットのレーザ及びアンチヒューズID、現在のアクティブテストモードを表す３２ビットのデータ、及び様々なチップオプションの状態を表す２４ビットのデータへのアクセスを可能とする。すべてのビットは、DQ<0>を通じてアクセス可能となる。これらのビットには、行アドレス<1:4>を用いてアクセスされて１６のバンクの１つを選択し、列アドレス<0:7>を用いて夫々のバンクの８ビットの１つを選択する。下記の表８は、種々のヒューズIDバンクを列挙している。この表の中で、ヒューズIDの最初の７つのバンクはレーザであり、バンク７は、唯一のアンチヒューズバンクである。
Figure 2006203239
 図１０５は、ヒューズID情報の読み出しのタイミングを描いたものである。時間(1284)に於いて信号RAS*がローになった後、バンクアドレス(1285)がラッチされる。その後に、CAS*信号がローになる。RAS*信号はローに維持されるが、夫々のCAS*サイクルは、ビットにアクセスするために用いられる。図１０５に例示される実施例に於いて、読出しサイクル(1286)１回につき、１バンクにつき８つのビット(B0からB7)がアクセスされる。WE*信号は、非活動状態(inactive)でハイに保持される。ビットB0、B1、B2、…B7は、夫々のCAS*サイクルの前に、アクセスのためにラッチされる。言い換えると、アドレス信号のトランジション時間(1287)(1288)(1289)(1290)は、夫々CAS*信号のトランジション時間(1291)(1292)(1293)(1294)へと続く。ビットB0からB7の夫々は、次に、データパス及び出力へと提供される。
表９は、バンク０−７によって表される幾つかの代表的な値のさらなる詳細を示している。ヒューズIDバンク内で飛ばされたレーザヒューズ(blown laser fuse)は、DQ<1>出力ピン(output pin)をハイにする。これは、ヒューズIDのバンク<0:6>の場合である。バンク７において、アンチヒューズが使用されると、「飛ばされた」ヒューズは、DQ<1>出力ピンをローにする。ビット全体としては、８つのアンチヒューズと２つのレーザーヒューズを含んでいることに留意されるべきである。ヒューズIDデーターの記録領域(resister field)は、続いて、以下に示す通り、標準化されたヒューズIDビット番号を用いてスクランブル(scramble)される；
Figure 2006203239
 DVC2状況及び3Meg選択ビットに対応するアレイのナンバリングについては、モード２４乃至３１を参照すればよい。ヒューズIDは、以下に示すモード２３のOPTPROGテストモードを用いてプログラムされる。
１４．VCCPCLAMP - このテストモードは、Vccpポンプの特徴化を可能にするVccとVccpとの間のクランプを解除する。図５７４を参照のこと。これにより、メモリセル間のシリコンピットに印加するVccのローレベルに、Vccpのレベルを引き上げることが可能になる。
１５．FASTTM - このテストモードは、EQ、ISO、行アドレスラッチ、及びP及びNセンスアンプエネーブルタイミングパスを高速化する。
１６．ANTIFUSE - このテストモードは、行と列の冗長アンチヒューズ素子をテストしプログラムするために用いられる。
１７．CA10COMP - このテストモードは、隣接するビットへの書き込むことなく、2Ｘアドレス圧縮をＸ4とＸ8パート上で、又は2Ｘデータ圧縮をＸ16パート上で行なうもので、冗長領域を交差して行なう。Ｘ4或いはＸ8パート上で、CA<10>は圧縮される。これにより、左及び右の16Megは、32Megオクタント内で結合される。Ｘ16パートでは、これはDQ圧縮である。このテストモードは、他のテストモードと組み合わせることができる。
１８．FUSESTRESS - このテストモードは、Vccをす全てのアンチヒューズにVccを印加する。DVC2EラインはVccpとなり、アンチヒューズはすべて読み出され、Vccでアンチヒューズを印加する(stress)。このテストモードが選択され、RASがローである限り、アンチヒューズは印加される。
１９．PASSVCC - このテストモードは、内縁(internal periphery)のVccをDQ1に通過させる。
２０．REGOFFTM - このテストモードは、レギュレータを動作禁止状態にし、外部のVccxと内部のVccを短絡させる。
２１．NOTOPO - このテストモードは、topoスクランブル回路を動作禁止状態にする。
２２．REGPRETM - このテストモードはRA<5:9>を使用して、電圧レギュレータのトリム値(trim value)をプレテストする。ヒューズへのアドレスマップは、下の表１０に示される。HIGHアドレス値は、飛ばされた(blown)ヒューズを表している。このテストモードでは、RASがローの間は、少なくとも１つのアドレスがハイでなければならないことを記しておく。REGPRETMテストモードのタイミングを表すタイミング図を、図１０６に示している。
Figure 2006203239
２３．OPTPROG - このテストモードは、アンチヒューズオプションとアンチヒューズFUSEIDビットを使用可能状態にして、プログラムされるようにする。A<10>は、プログラミング電圧を設定するCGND信号として使用され、DQ<3>又はOEのどちらか一方が、チップの選択、及びアンチヒューズでのプログラム時間を設定するものとして使用される。OEは、DQが複数のパーツから一斉にORされる状況下で使用されることができ、DQ<3>は、OEが接地された状況下で使用されることができる。OPTPROGテストモードのタイミングを表すタイミング図は、図１０７に示している。
２４．32Meg Pretest<0> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<0>(図２における(38))を動作禁止状態にする。
２５．32Meg Pretest<1> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<1>(図２における(40))を動作禁止状態にする。
２６．32Meg Pretest<2> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<2>(図２における(31))を動作禁止状態にする。
２７．32Meg Pretest<3> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<3>(図２における(33))を動作禁止状態にする。
２８．32Meg Pretest<4> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<4>(図２における(27))を動作禁止状態にする。
２９．32Meg Pretest<5> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<5>(図２における(25))を動作禁止状態にする。
３０．32Meg Pretest<6> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<6>(図２における(47))を動作禁止状態にする。
３１．32Meg Pretest<7> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<7>(図２における(45))を動作禁止状態にする。
すべてのレーザ/アンチヒューズオプションは、バンク(13)及び(14)のFUSEIDテストモードによって読み出すことができる。
・FAST - raend_enph及びwl_tracking回路内の遅延を取り除く。
・128Meg - そのパートを、128Megの密度のパートとしてアクセスされるべきものとする。このオプションは、SEL32MOPT<0:7>オプションの４と組み合わせられなければならない。
・8KOPT* - 128Megオプションと組み合わされた場合には、パートを4Ｋリフレッシュモードにし、そうでない場合には、パートは16Ｋリフレッシュされる。
・SEL32MOPT<0:7> - これらのオプションのヒューズを飛ばすことによって、対応する32Megアレイを動作禁止状態にする。
本発明の望ましい実施例では、次のレーザオプションが利用可能である。
・DISREG - ラージｐ-チャンネルを通じてVccxをVccにクランプすることにより、レギュレータを動作禁止状態にする。
・DISANTIFUSE - バックエンドの冗長アンチヒューズを動作禁止状態にする。なお、アンチヒューズのFIDビットは、使用可能である。
・REF12* - 電圧レギュレータトリムのLSB。
・REF24* - レギュレータトリム。
・REF48* - レギュレータトリム。
・REF100A - レギュレータトリム。
・REF100B - 電圧レギュレータトリムのMSB。
次に、ALLROWハイテストモードについて説明する。このテストモードは、メモリアレイをテストするために、データを迅速に再生(reproduce)するために使用される。望ましい実施例では、図１０８に示されるように、32Megアレイブロック(31)から取られた2Meg"アレイスライス(array slices)"(1400)上で動作する。各アレイスライス(1400)は、32Megアレイブロック(31)の中に、８つの隣接する256kアレイを含んでいる。32Megアレイブロック(31)については、既にセクションIIIの中で詳しく説明した。
図１０９はアレイスライス(1400)の一部を構成する256ｋアレイ(50)の詳細を示しており、また、256ｋアレイ(50)の上及び下に位置するセンスアンプ(60)(62)、及び左及び右のロジック上に位置する行デコーダ(56)(58)のを夫々示している。256ｋアレイ(50)、センスアンプ(60)(62)、及び行デコーダ(56)(58)については、既にセクションIIIの中で、詳細に説明した。"シード行(seed row)"(1402)は、数多くの格納ノード又は格納素子(5)から成り、真のデータと相補的なデータの両方を含んでおり、256ｋアレイ(50)とアレイスライス(1400)(図１０８に示す)の中を延びており、アレイのテストに用いられるデータのパターンによってプログラムされる。メモリ内の故障をテストするために用いられるデータのパターンは、半導体製造技術に於いては良く知られたものであり、ここでは論じない。
256ｋアレイへのデータの書込みは、比較的遅いプロセスである。その理由は、ほとんどのメモリデバイスにおいて、夫々の書込みサイクルの間、アレイスライス(1400)内のデータのビットは、１或いは２以上の書込みができないからである。しかしながら、シード行(1402)が一旦書き込まれると、本発明は、シード行(1402)内に格納されたデータを、アレイスライス(1400)内の残りの行に迅速に複製されることができる。特に、隣接するワード線を"ファイヤリング(firing)"することより、シード行(1402)内に格納されたデータは、256ｋアレイ(50)内のディジット線(68)(68')(69)(69')に置かれる。データがディジット線(68)(68')(69)(69')上に一旦あると、データはセンスアンプ(60)(62)によってラッチされる。その後に、ラッチされたデータは、隣接するワード線をファイヤリングして、行をディジット線(68)(68')(69)(69')に接続することによって、256ｋアレイ(50)内の格納ノード(5)のいずれかの行に格納される。
望ましい実施例に於いて、シード行(1402)は、公知の要領にて書き込まれる。さらに、シード行(1402)は、256ｋアレイ(50)内の行と常に同じであるので、テストモードは、データを見つける場所を知っている。シード行(1400)が書き込まれた後、当該分野で既知の多くの手段の中の１つによって、テストモードにはいる。ひとたびテストモードに入ったなら、信号はテストを完了するために特別な手段を開始する。RAS*信号のサイクリングにより、シード行(1402)内のすべての格納ノード(5)はディジット線(68)(68')(69)(69')に接続され、センスアンプ(60)(62)はデータをラッチする。データがラッチされた後、CAS信号をサイクリングすることにより、格納ノード(5)の追加の行はディジット線(68)(68')(69)(69')に接続され、これにより、ディジット線(68)(68')(69)(69')上のデータがそれ自身に書き込まれたことになる。望ましくは、複数の行が夫々のCASサイクルによってアクセスされ、アレイ(50)はより迅速に書き込まれることになる。望ましい実施例に於いては、CAS回路はアレイスライス(1400)内の行の約２５％に、ディジット線(68)(68')(69)(69')上のデータがプログラムされることになる。結果として、１つのシード行(1402)からアレイスライス(1400)全体をプログラムするために、４つのCAS回路のみが必要となる。アレイスライス(1400)を２５％の増分で複製する選択は、電源容量などを考慮に入れて行われる。増分量をより大きくしたり、より小さくできることは勿論である。例えば、アレイスライス(1400)全体の幾つかの実施例では、１つのCAS回路に於いてプログラムされる。更に、CAS及びRAS*以外に、外部信号がテストモードを制御するために用いられることもある。
本発明に於いては、アレイスライス(1400)の選択に必要な行と列のアドレス信号は、外部から給される。反対に、アレイスライス(1400)内の行を選択するために必要な行アドレス信号は、テストモードによって内部から提供される。テストモードは、論理状態がハイの信号を生成することによって、夫々、プレデコードされた行アドレス信号RA_0<0:1>、RA34<0:3>、RA56<0:3>、およびRA78<0:3>のために、アレイスライス(1400)の２５％を選択し、同じく、４つのプレデコードされた行アドレス信号RA12<0:3>のただ１つのために、論理状態がハイの信号を発生させる。論理状態がハイの１つの行アドレス信号RA12<n>は、アレイスライス(1400)のどの２５％が選択されるかを判断する。本発明に対する行アドレスマッピング、及び列アドレスマッピングの手法については、既にセクションVの中で詳しく説明した。行アドレスデータ信号RA<0:3>は、行アドレスバッファに位置し、カスケードする１ビットCBRカウンターから形成されたRAS CBRリップルカウンターよりも前のCASによって提供される。通常動作では、CBRリップルカウンターは、内部発生したリフレッシュアドレス信号を提供するために使用されるが、全ての行をハイにするテストモード(全行ハイテストモード)では、CASサイクル毎に、行アドレス信号RA12<0:3>を自動的に生成するのに使用される。各CASサイクルの間、CBRリップルカウンターは、新たな行アドレス信号RA12<0:3>を生成する。例えば、第１のCASサイクルの間、CBRリップルカウンターは、論理状態がハイの信号を行アドレス信号RA12<0>のみに対して生成し、それにより、アレイスライス(1400)の２５％を選択する。第２のCASサイクルの間、CBRリップルカウンターは、論理状態がハイの信号をRA12<1>に対してのみ発生させ、そのことによって、アレイスライス(1400)の異なる２５％を選択する。同様に、第３及び第４のCASサイクルの間では、CBRカウンターは、論理状態がハイの信号を夫々RA12<2>及びRA12<3>のみに対して生成する。４つのCASサイクルが終わると、CBRカウンターは、アレイスライス(1400)の全体を選択したことになる。
図１０４を再び参照する、図１０４は、本発明の実施に使用される、RAS*、CAS、及びWE信号タイミング図を描いたものである。図示の如く、RAS*は、番号(1410)が付された時間位置の論理状態をローにし、シード行(1402)を始動(fire)する。その結果、シード行データは、センスアンプ(60)(62)によってラッチされる。RAS*サイクルの後に来る遅延時間(1412)により、センスアンプ(60)(62)は安定状態に達することができる。番号(1414)で示された時間では、WEは論理状態がローになり、行アドレス信号RA12<0>で表されるアレイスライス(1400)内の行の２５％は、センスアンプ(60)(62)によってラッチされたデータを書き込まれる。WE信号の立上がりエッジ(1416)では、行アドレス信号RA12<1>で表されるアレイスライスの行の他の２５％が書き込まれる。WE信号のトレーリングエッジ(1418)では、行アドレス信号RA<2>で表されるアレイスライスの行の他の25％が書き込まれる。DVC2は動作禁止状態とされる。立上がりエッジ(1420)では、行アドレス信号RA12<3>で表されるアレイスライスの行の最後の２５％が書き込まれる。その後のトレーリングエッジでは、DVC2はローに設定される。アレイスライス(1400)が書き込まれた後、データは読み込まれ、解析されて、DRAM内の故障を特定する。テストはまた、DRAM内の他のアレイスライス(1400)について行われ、複数回繰り返すことにより、DRAM全体について、故障を調べるテストが行われることになる。
全行ハイテストモードの１つの利点は、データがメモリアレイ内で、迅速に再生されることである。もう１つの利点は、データが再生される速度を、RAS*、CAS、及びWE信号を制御することによってコントロールできることである。結果として、テストモードは、迅速さ、及びメモリデバイスがテストの間にどのように反応するかをを調べるために使用されることができ、DRAM(10)のよりよい理解と、テストのプロセスの最適化に寄与する。
テストモードの複数の操作に関して付け加えると、この望ましい実施例に於いては、冗長性プレテストが行われることができる。冗長性のプレテストの使用には、２つの可能な方法がある。プローブには、REDPREプローブパッドがある。このパッドは、RASとCASの時間でラッチされ、他のアドレスとして機能する。RASの時間に於いてREDPREがハイのとき、随行するアドレスは、冗長性プレテストアドレスとして機能する。同様のことがCAS時間に於いても当てはまる。REDPREパッドがRAS時間に於いてローの場合、アドレスピンは、それらの通常の仕方で機能する。同じことが、CAS時間に於いても再び当てはまる。このようにして、プローブは、行の時間で冗長性プレテストアドレスに入ることが可能となり、通常の列アドレスに続く。パートが一旦パッケージングされると、REDPREパッドはもはや利用することはできず、REDROW及びREDCOLテストモードが使用されなければならない。
冗長性プレテストアドレスは、表１１、表１２及び表１３に記述される。４つの素子の８つのバンクに構成された夫々の32Megオクタントには、３２の素子がある。夫々のバンクの素子３は、レーザ又はアンチヒューズプログラムが可能である。２つの物理行(phisycal row)は、32Megアレイ内で、各素子と置き換えられる。どんな特定素子に取り付けられた物理行を両方とも実行するには、16MEG*信号の双方の状態が使用される。表１１は、16MEGが様々なパートタイプによってどのようにコントロールされるかを描いている。冗長行は、幾つかの冗長性が動作可能状態にあるときでも、また、すべての冗長性が動作禁止状態にあるときでも、プレテストを行なうことができる。
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以下の表１４から１９は、冗長列素子とそれらに対応するDQのプレテストアドレッシングを示している。各オクタントは４つの素子の８つのバンクにグループ分けされた３２の列素子を含んでいる。素子３は、レーザ又はアンチヒューズの双方でプログラムが可能である。表１４は、オクタントをデコードするためにCA9、32Megがどのように使用されるかを示している。アドレスCA11，CA10，及びCA7は、様々なバンクをデコードするために使用され、CA1及びCA0は、各バンクの４つの素子の１つをデコードするために使用される。アドレスCA8は、I/O対の間で選択を行い、双方の状態でテストされる。その理由は、列プレテストアドレスはレーザヒューズを通じて供給され、何れかの冗長素子が動作禁止状態にある場合にはプレテストは機能しないからである。冗長列素子は、冗長性が動作禁止状態にある場合はプレテストされない。
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図１１０は、本発明のチップ(10)を描いており、１つの実施例の幾つかの寸法を例示的に示している。図示の実施例に於いては、全体のダイスペースは約574.5k mils2であり、割り振られた有効なアレイは全体で約323.5k mils2である。従って、有効なアレイは、全体のダイスペースの半分以上を占める。
図１１１は、本発明の接着パッドのリードフレーム(1422)への接続例を示している。図１１１から明らかなように、幾つかのリードフィンガー(1425)をリードフレーム(1422)に接続するタイバー(tie bar)(1424)があり、これによって、リードフィンガー(1425)は支持されるので、成形工程中、それらが移動することはない。また、タイバーとバスバー(bus bar)の組合せ(1426)がある。タイバーとバスバーの組合せ(1426)は、成形工程中、リードフィンガー(1425)を支持する。次に、タイバーがトリミング及びフォーミング工程で切断された後は、バスバーは電力バス又は接地用バスとして供される。本発明のチップ(10)は、成形工程中、パッケージに包まれている。このパッケージは包装部と、本体から外部へ導電性の相互連結ピン又はリードを有している。成形工程後、トリミング及びフォーミング工程にて、リードフレームをリードから分離し、リードを互いに分離させる。
図１１２は、複数のチップ(10)を搭載した基板を描いており、夫々、本発明の開示に基づいて製作される。基板、つまりはウェハーのサイズは、製造設備のサイズによって規定される。ウェハーサイズの典型例は６インチである。
図１１３は、本発明のDRAM(10)を描いたブロック図であり、マイクロプロセッサーを用いたシステム(1430)に使用される。DRAMは、当該分野で既知の特定の機能を実施するようにプログラムされたマイクロプロセッサーによって制御される。マイクロプロセッサーを用いたシステム(1430)は、例えば、パーソナルコンピュータ、コンピュータワークステーション、及び消費者向け家電製品などに使用される。
結論
本発明は望ましい実施例自身について記載したが、多くの改良及び変形が可能であることが、技術に普通に通じているものであれば明らかであろう。例えば、個々のアレイの数と、アレイブロックのクアドラントへの作製については、変更可能である。アレイを９０度回転させると、行は列になり、列は行になる。従って、"隣接する列と列"などの記載には、そのような回転されたデバイスにおける"隣接する行と行"の意味を含んでいるものとして理解されるべきである。
さらに、周辺装置には、"列"と"行"、"行"と"列"を相互に位置を変更できるものもあ。デカップリングキャパシタの容量と位置についても、変更することができる。より多い又は少ない冗長性を持たせることが可能であるし、レーザと電気式ヒューズの様々な組合せを、故障した行/列を、正常動作可能な行/列と論理的に置き換えるために提供されることができる。他の種類のテストモードに適用することもできる。電圧源の数及び位置も変更可能であり、前述の機能を提供するために、他の型式の多くの回路及びロジックを用いることはできる。
周辺機器に関しても、他の改良や変更は、アレイの方向付けの変更を含んでいる。電源のパワーアップシーケンスを変更することができる。様々な信号が交換ゲートと組み合わせられることができ、異なる機能又は追加の機能を発揮する。アドレススペースとDQプランを異なって配分することができる。アドレスと制御信号の分配、或いはプレデコードされたものとプレデコードされないものの分配は、様々な構造的な変化をもたらすことが、技術に普通に通じたものであれば明らかであろう。金属層の数の選択によってもまた、異なる回路のインプリメンテーションを実現する。例えば、２つの金属層だけを使用すると、局所的な行デコーダの使用を強いられる。全体寸法が異なるものを採用することができ、同様に、チップとリードフレームの接合に異なる接着手法を用いることもできる。
チップ全体の大きさ、目的、メモリサイズ、及びプロセスの制限などの、他の寸法の選択は、本発明に数え切れないほど多様な改良と変更をもたらす。上述の記載及び後述の請求は、それらすべての改良及び変更をカバーすることを意図している。
図１は、従来技術におけるアレイアーキテクチャ(array architecture)の一型式のトポロジを示す。 図２は、本発明の開示に基づいて構築された256 Meg DRAMを示すブロック図である。 図３Ａは、４個の64Megのアレイの内の１個を示しており、この64Megアレイは、図２に表した256MegのDRAMを構成する。 図３Ｂは、４個の64Megのアレイの内の１個を示しており、この64Megアレイは、図２に表した256MegのDRAMを構成する。 図３Ｃは、４個の64Megのアレイの内の１個を示しており、この64Megアレイは、図２に表した256MegのDRAMを構成する。 図３Ｄは、４個の64Megのアレイの内の１個を示しており、この64Megアレイは、図２に表した256MegのDRAMを構成する。 図３Ｅは、４個の64Megのアレイの内の１個を示しており、この64Megアレイは、図２に表した256MegのDRAMを構成する。 図４は、32Megアレイの１つを構成する256kアレイのうち8X16アレイを示すブロック図である。 図５は、センス増幅器と行デコーダが接続された256kアレイのブロック図である。 図６Ａは、図５に示された256kアレイの詳細を示す。 図６Ｂは、図５に示された行デコーダの詳細を示す。 図６Ｃは、図５に示されたセンス増幅器の詳細を示す。 図６Ｄは、図５に示されたアレイマルチプレクサの１つと、センス増幅器ドライバの１つの詳細を示す。 図７は、32Megの１つのアレイブロックの中のデータマルチプレクサによって作られた接続を示す図である。 図８は、アレイI/Oブロックからデータパッドドライバへ到るデータ読出しパスと、バッファのデータからアレイI/Oブロックへ戻るデータ書込みパスを示すブロック図である。 図９は、図８に示されたアレイI/Oブロックを示すブロック図である。 図１０Ａは、図９に示されたアレイI/Oブロックの接続の詳細を示す。 図１０Ａ１は、図１０Ａの一部拡大図である。 図１０Ａ２は、図１０Ａの一部拡大図である。 図１０Ａ３は、図１０Ａの一部拡大図である。 図１０Ａ４は、図１０Ａの一部拡大図である。 図１０Ａ５は、図１０Ａの一部拡大図である。 図１０Ａ６は、図１０Ａの一部拡大図である。 図１０Ａ７は、図１０Ａの一部拡大図である。 図１０Ａ８は、図１０Ａの一部拡大図である。 図１０Ｂは、図９に示されたアレイI/Oブロックの接続の詳細を示す。 図１０Ｂ１は、図１０Ｂの一部拡大図である。 図１０Ｂ２は、図１０Ｂの一部拡大図である。 図１０Ｂ３は、図１０Ｂの一部拡大図である。 図１０Ｂ４は、図１０Ｂの一部拡大図である。 図１０Ｂ５は、図１０Ｂの一部拡大図である。 図１０Ｂ６は、図１０Ｂの一部拡大図である。 図１０Ｂ７は、図１０Ｂの一部拡大図である。 図１０Ｂ８は、図１０Ｂの一部拡大図である。 図１０Ｃは、図９に示されたアレイI/Oブロックの接続の詳細を示す。 図１０Ｃ１は、図１０Ｃの一部拡大図である。 図１０Ｃ２は、図１０Ｃの一部拡大図である。 図１０Ｃ３は、図１０Ｃの一部拡大図である。 図１０Ｃ４は、図１０Ｃの一部拡大図である。 図１０Ｃ５は、図１０Ｃの一部拡大図である。 図１０Ｃ６は、図１０Ｃの一部拡大図である。 図１０Ｃ７は、図１０Ｃの一部拡大図である。 図１０Ｃ８は、図１０Ｃの一部拡大図である。 図１０Ｄは、図９に示されたアレイI/Oブロックの接続の詳細を示す。 図１０Ｄ１は、図１０Ｄの一部拡大図である。 図１０Ｄ２は、図１０Ｄの一部拡大図である。 図１０Ｄ３は、図１０Ｄの一部拡大図である。 図１０Ｄ４は、図１０Ｄの一部拡大図である。 図１０Ｄ５は、図１０Ｄの一部拡大図である。 図１０Ｄ６は、図１０Ｄの一部拡大図である。 図１０Ｄ７は、図１０Ｄの一部拡大図である。 図１０Ｄ８は、図１０Ｄの一部拡大図である。 図１１は、図９に表したデータ選択ブロックの詳細を示す。 図１１−１は、図１１の一部拡大図である。 図１１−２は、図１１の一部拡大図である。 図１１−３は、図１１の一部拡大図である。 図１１−４は、図１１の一部拡大図である。 図１２Ａは、図９に表したデータブロックの詳細を示す。 図１２Ａ１は、図１２Ａの一部拡大図である。 図１２Ａ２は、図１２Ａの一部拡大図である。 図１２Ｂは、図９に表したデータブロックの詳細を示す。 図１２Ｂ１は、図１２Ｂの一部拡大図である。 図１２Ｂ２は、図１２Ｂの一部拡大図である。 図１２Ｂ３は、図１２Ｂの一部拡大図である。 図１２Ｂ４は、図１２Ｂの一部拡大図である。 図１３Ａは、データブロック内に現れるdcセンス増幅器と共に用いられたdcセンス増幅器制御の詳細を示している。 図１３Ｂは、データブロック内に現れるdcセンス増幅器と共に用いられたdcセンス増幅器制御の詳細を示している。 図１４は、図１３Ａに示されたマルチプレクサデコードＡ回路の詳細を示す。 図１５は、図１３Ｂに示されたマルチプレクサデコードＢ回路の詳細を示す。 図１５−１は、図１５の一部拡大図である。 図１５−２は、図１５の一部拡大図である。 図１６Ａは、図８に示されたデータ読出しマルチプレクサの詳細を示す。 図１６Ｂは、図８に示されたデータ読出しマルチプレクサの詳細を示す。 図１６Ｃは、図８に示されたデータ読出しマルチプレクサの詳細を示す。 図１７は、図８に示されたデータ読出しマルチプレクサ制御回路の詳細を示す。 図１８は、図８に示されたデータ出力バッファの詳細を示す。 図１８−１は、図１８の一部拡大図である。 図１８−２は、図１８の一部拡大図である。 図１９は、図８に示されたデータアウト制御回路の詳細を示す。 図２０は、図８に示されたデータパッドドライバの詳細を示す。 図２１は、図８に示されたデータ読出しバスバイアス回路の詳細を示す。 図２２は、図８に示されたバッファ内のデータと、動作可能状態のバッファ内のデータの詳細を示す。 図２３は、図８に示されたデータ書込みマルチプレクサの詳細を示す。 図２３−１は、図２３の一部拡大図である。 図２３−２は、図２３の一部拡大図である。 図２４は、図８に示されたデータ書込みマルチプレクサ制御の詳細を示す。 図２５は、図９に示されたデータテスト比較(comp.)回路の詳細を示す。 図２６は、図８に示されたデータテストブロックｂの詳細を示す。 図２６−１は、図２６の一部拡大図である。 図２６−２は、図２６の一部拡大図である。 図２７は、図８及び図２６に示されたデータパステストブロックを示す。 図２７−１は、図２７の一部拡大図である。 図２７−２は、図２７の一部拡大図である。 図２７−３は、図２７の一部拡大図である。 図２７−４は、図２７の一部拡大図である。 図２７−５は、図２７の一部拡大図である。 図２７−６は、図２７の一部拡大図である。 図２８は、図２７に示されたデータテストDC21回路の詳細を示す。 図２８−１は、図２８の一部拡大図である。 図２８−２は、図２８の一部拡大図である。 図２９は、図２７に示されたデータテストブロックを示す。 図２９−１は、図２９の一部拡大図である。 図２９−２は、図２９の一部拡大図である。 図３０は、アドレスビットの256Megアレイへのマッピングを示す。 図３０−１は、図３０の一部拡大図である。 図３０−２は、図３０の一部拡大図である。 図３０−３は、図３０の一部拡大図である。 図３０−４は、図３０の一部拡大図である。 図３１Ａ，図３１Ｂ及び図３１Ｃは、x4、x8及びx16部(part)について、ピン割当て(pin assignments)を示すボンディング図である。 図３１Ａ１は、図３１Ａの一部拡大図である。 図３１Ａ２は、図３１Ａの一部拡大図である。 図３１Ｂ１は、図３１Ｂの一部拡大図である。 図３１Ｂ２は、図３１Ｂの一部拡大図である。 図３１Ｃ１は、図３１Ｃの一部拡大図である。 図３１Ｃ２は、図３１Ｃの一部拡大図である。 図３２Ａは、本発明の256Megメモリデバイス用の列アドレスマップを示す。 図３２Ａ１は、図３２Ａの一部拡大図である。 図３２Ａ２は、図３２Ａの一部拡大図である。 図３２Ａ３は、図３２Ａの一部拡大図である。 図３２Ａ４は、図３２Ａの一部拡大図である。 図３２Ｂは、64Megクアドラント(quadrant)について行アドレスを示す。 図３２Ｂ１は、図３２Ｂの一部拡大図である。 図３２Ｂ２は、図３２Ｂの一部拡大図である。 図３３Ａは、第１の電力バスレイアウトを示す図である。 図３３Ａ１は、図３３Ａの一部拡大図である。 図３３Ａ２は、図３３Ａの一部拡大図である。 図３３Ａ３は、図３３Ａの一部拡大図である。 図３３Ａ４は、図３３Ａの一部拡大図である。 図３３Ｂは、第１の電力バスレイアウトを示す図である。 図３３Ｂ１は、図３３Ｂの一部拡大図である。 図３３Ｂ２は、図３３Ｂの一部拡大図である。 図３３Ｂ３は、図３３Ｂの一部拡大図である。 図３３Ｂ４は、図３３Ｂの一部拡大図である。 図３３Ｂ５は、図３３Ｂの一部拡大図である。 図３３Ｂ６は、図３３Ｂの一部拡大図である。 図３３Ｂ７は、図３３Ｂの一部拡大図である。 図３３Ｂ８は、図３３Ｂの一部拡大図である。 図３３Ｃは、第１の電力バスレイアウトを示す図である。 図３３Ｃ１は、図３３Ｃの一部拡大図である。 図３３Ｃ２は、図３３Ｃの一部拡大図である。 図３３Ｃ３は、図３３Ｃの一部拡大図である。 図３３Ｃ４は、図３３Ｃの一部拡大図である。 図３３Ｄは、パッド、32 Megアレイ及び電圧源のおよその位置を示す図である。 図３３Ｄ１は、図３３Ｄの一部拡大図である。 図３３Ｄ２は、図３３Ｄの一部拡大図である。 図３３Ｄ３は、図３３Ｄの一部拡大図である。 図３３Ｄ４は、図３３Ｄの一部拡大図である。 図３３Ｅは、パッド、32 Megアレイ及び電圧源のおよその位置を示す図である。 図３３Ｅ１は、図３３Ｅの一部拡大図である。 図３３Ｅ２は、図３３Ｅの一部拡大図である。 図３３Ｅ３は、図３３Ｅの一部拡大図である。 図３３Ｅ４は、図３３Ｅの一部拡大図である。 図３４Ａ、図３４Ｂ及び図３４Ｃは、電力バス(power bus)に接続されたパッドを示す図である。 図３４Ａ１は、図３４Ａの一部拡大図である。 図３４Ａ２は、図３４Ａの一部拡大図である。 図３４Ｂ１は、図３４Ｂの一部拡大図である。 図３４Ｂ２は、図３４Ｂの一部拡大図である。 図３４Ｃ１は、図３４Ｃの一部拡大図である。 図３４Ｃ２は、図３４Ｃの一部拡大図である。 図３５は、周辺電圧Vcc及びアレイ電圧Vccaを生成するのに使用される電圧レギュレータを示すブロック図である。 図３６Ａは、図３５に示された三領域(tri-region)電圧基準回路の詳細を示す。 図３６Ａ１は、図３６Ａの一部拡大図である。 図３６Ａ２は、図３６Ａの一部拡大図である。 図３６Ａ３は、図３６Ａの一部拡大図である。 図３６Ｂは、周辺電圧Vccと外部供給電圧Vccxの関係を示すグラフである。 図３６Ｃは、図３５に示された論理回路１の詳細を示す。 図３６Ｃ１は、図３６Ｃの一部拡大図である。 図３６Ｃ２は、図３６Ｃの一部拡大図である。 図３６Ｃ３は、図３６Ｃの一部拡大図である。 図３６Ｄは、図３５に示されたVccx検出回路の詳細を示す。 図３６Ｅは、図３５に示された論理回路２の詳細を示す。 図３６Ｆは、図３５に示された電力増幅器(power amplifiers)の詳細を示す。 図３６Ｇは、図３５に示されたブースト増幅器の詳細を示す。 図３６Ｈは、図３５に示されたスタンバイ増幅器の詳細を示す。 図３６Ｉは、図３５に示された１２個の電力増幅器のグループ中にある電力増幅器を示す。 図３７は、ダイのバックバイアスとして用いられる電圧Vbbを生成するために使用される電圧ポンプを示すブロック図である。 図３８Ａは、図３７に示されたポンプ回路の詳細を示す。 図３８Ｂは、図３７に示されたVbb発振器回路の詳細を示す。 図３８Ｃは、図３７に示されたVbbレギュレータ選択(reg select)の詳細を示す。 図３８Ｄは、図３７に示された差動レギュレータ２の詳細を示す。 図３８Ｅは、図３７に示されたVbbレギュレータ２の詳細を示す。 図３９は、ワード線ドライバ用のブースト電圧Vccpを生成するために使用されるVccポンプを示すブロック図である。 図４０Ａは、図３９に示されたVccpレギュレータ選択回路の詳細を示す。 図４０Ｂは、図３９に示されたVccpバーンイン回路の詳細を示す。 図４０Ｃは、図３９に示されたVccpプルアップ回路の詳細を示す。 図４０Ｄは、図３９に示されたVccpクランプの詳細を示す。 図４０Ｅは、図３９に示されたVccpポンプ回路の詳細を示す。 図４０Ｆは、図４０Ｅに示されたVccp Lim２回路の詳細を示す。 図４０Ｇは、図４０Ｅに示されたVccp Lim３回路の詳細を示す。 図４０Ｈは、図３９に示されたVccp発振器の詳細を示す。 図４０Ｉは、図３９に示されたVccpレギュレータ３の回路の詳細を示す。 図４０Ｊは、図３９に示されたVccp差動レギュレータ回路の詳細を示す。 図４１は、ディジット線(DVC2)とセルプレート(AVC2)のバイアス電圧を生成するのに使用されるDVC2発生器(DVC2 generator)を示すブロック図である。 図４２Ａは、図４１に示された電圧発生器の詳細を示す。 図４２Ｂは、図４１に示されたエネーブル１回路の詳細を示す。 図４２Ｃは、図４１に示されたエネーブル２回路の詳細を示す。 図４２Ｄは、図４１に示された電圧検出回路の詳細を示す。 図４２Ｅは、図４１に示されたプルアップ電流モニタの詳細を示す。 図４２Ｆは、図４１に示されたプルダウン電流モニタの詳細を示す。 図４２Ｇは、図４１に示された出力論理回路の詳細を示す。 図４３は、図２の中央論理回路を示すブロック図である。 図４４は、図４３に示されたRASチェーン回路を表すブロック図である。 図４５Ａは、図４４に示されたRAS D発生器回路を示す。 図４５Ｂは、図４４に示された動作可能状態のフェーズ回路の詳細を示す。 図４５Ｃは、図４４に示されたraエネーブル回路の詳細を示す。 図４５Ｄは、図４４に示されたwlトラッキング回路の詳細を示す。 図４５Ｅは、図４４に示されたセンス増幅器のエネーブル回路の詳細を示す。 図４５Ｆは、図４４に示されたRASロックアウト回路の詳細を示す。 図４５Ｇは、図４４に示された動作可能状態の列回路の詳細を示す。 図４５Ｈは、図４４に示された平衡化回路(equilibration circuit)の詳細を示す。 図４５Ｉは、図４４に示された絶縁回路(isolation circuit)の詳細を示す。 図４５Ｊは、図４４に示された読出し／書込み制御回路の詳細を示す。 図４５Ｋは、図４４に示されたタイムアウト回路(timeout circuit)の詳細を示す。 図４５Ｌは、図４４に示されたラッチ(ハイ)回路の詳細を示す。 図４５Ｍは、図４４に示されたラッチ(ロー)回路の詳細を示す。 図４５Ｎは、図４４に示された停止平衡化(stop equilibration)回路の詳細を示す。 図４５Ｏは、図４４に示されたCAS L RAS H回路の詳細を示す。 図４５Ｐは、図４４に示されたRAS-RASB回路の詳細を示す。 図４６は、図４３に示された制御論理回路を表すブロック図である。 図４７Ａは、図４６に示されたRASバッファ回路(RAS buffer circuit)の詳細を示す。 図４７Ｂは、図４６に示されたヒューズパルス生成回路(fuse pulse generation circuit)の詳細を示す。 図４７Ｃは、図４６に示された出力許可状態のバッファ回路(outout enable buffer circuit)の詳細を示す。 図４７Ｄは、図４６に示されたCASバッファ回路の詳細を示す。 図４７Ｅは、図４６に示されたデュアルCASバッファ回路の詳細を示す。 図４７Ｆは、図４６に示された書込み許可状態のバッファ回路(write enable buffer circuit)の詳細を示す。 図４７Ｇは、図４６に示されたQED論理回路の詳細を示す。 図４７Ｈは、図４６に示されたデータ送出ラッチ(data out latch)の詳細を示す。 図４７Ｉは、図４６に示された行ヒューズプリチャージ回路(row fuse precharge circuit)の詳細を示す。 図４７Ｊは、図４６に示されたCBR回路の詳細を示す。 図４７Ｋは、図４６に示されたプール回路の詳細を示す。 図４７Ｌは、図４６に示された書込み許可状態の回路(high(ハイ))の詳細を示す。 図４７Ｍは、図４６に示された書込み許可状態の回路(low(ロー))の詳細を示す。 図４８Ａは、図４３に示された行アドレスブロックを表すブロック図である。 図４８Ｂは、図４３に示された行アドレスブロックを表すブロック図である。 図４９Ａは、図４８Ａに示された行アドレスバッファの詳細を示す。 図４９Ｂは、図４８Ａに示された行アドレスバッファの詳細を示す。 図４９Ｃは、図４８Ａに示された行アドレスバッファの詳細を示す。 図５０Ａは、図４８Ｂに示されたドライバ及びNAND Pデコーダの詳細を示す。 図５０Ｂは、図４８Ｂに示されたドライバ及びNAND Pデコーダの詳細を示す。 図５０Ｃは、図４８Ｂに示されたドライバ及びNAND Pデコーダの詳細を示す。 図５１Ａは、図４３に示された列アドレスブロックを表すブロック図である。 図５１Ｂは、図４３に示された列アドレスブロックを表すブロック図である。 図５２Ａは、図５１Ａに示された列アドレスバッファと、その入力回路を示す。 図５２Ｂは、図５１Ａに示された列アドレスバッファと、その入力回路を示す。 図５２Ｃは、図５１Ａに示された列アドレスバッファと、その入力回路を示す。 図５２Ｄは、図５１Ａに示された列アドレスバッファと、その入力回路を示す。 図５３は、図５１Ｂの列プレデコーダ(column predecorders)の詳細を示す。 図５３−１は、図５３の一部拡大図である。 図５３−２は、図５３の一部拡大図である。 図５４Ａは、図５１Ｂの16Meg及び32Megの選択回路の詳細をに示す。 図５４Ｂは、図５１Ｂの16Meg及び32Megの選択回路の詳細を示す。 図５５は、図５１Ｂのeqドライバ回路の詳細を示す。 図５６は、図４３のテストモードロジックを表すブロック図である。 図５７Ａは、図５６に示されたテストモードリセット回路の詳細を示す。 図５７Ｂは、図５６に示されたテストモード動作可能状態のラッチ回路(test mode enable latch circuit)の詳細を示す。 図５７Ｃは、図５６に示されたテストオプション回路の詳細を示す。 図５７Ｄは、図５６に示された超電圧回路(supervolt circuit)の詳細を示す。 図５７Ｅは、図５６に示されたテストモードデコード回路の詳細を示す。 図５７Ｆは、図５６に示された回路で、SVテストモードデコード２回路及び接続されたバスと、オプトプログ(optprog)ドライバ回路の詳細を示す。 図５７Ｆ−１は、図５７Ｆの一部拡大図である。 図５７Ｆ−２は、図５７Ｆの一部拡大図である。 図５７Ｆ−３は、図５７Ｆの一部拡大図である。 図５７Ｇは、図５６に示された冗長テストリセット回路の詳細を示す。 図５７Ｈは、図５６に示されたVccpクランプシフト回路の詳細を示す。 図５７Ｉは、図５６に示されたDVC2アップ／ダウン回路の詳細を示す。 図５７Ｊは、図５６に示されたDVC2オフ回路の詳細を示す。 図５７Ｋは、図５６に示されたパスVcc回路の詳細を示す。 図５７Ｌは、図５６に示されたTTLSV回路の詳細を示す。 図５７Ｍは、図５６に示されたdisred回路の詳細を示す。 図５８Ａは、図４３のオプション論理回路を表すブロック図である。 図５８Ｂは、図４３のオプション論理回路を表すブロック図である。 図５９Ａは、図５８Ａに示されたヒューズ２回路の両方について詳細を示す。 図５９Ｂは、図５８Ａに示されたヒューズ２回路の両方について詳細を示す。 図５９Ｂ−１は、図５９Ｂの一部拡大図である。 図５９Ｂ−２は、図５９Ｂの一部拡大図である。 図５９Ｂ−３は、図５９Ｂの一部拡大図である。 図５９Ｃは、図５８Ａに示されたSGND回路の詳細を示す。 図５９Ｄは、図５８Ａのecol遅延回路及びアンチヒューズ取消し可能回路(antifuse cancel enable circuit)を示す。 図５９Ｅは、図５８ＢのCGND回路を示す。 図５９Ｆは、図５８Ａのアンチヒューズプログラムが動作可能状態のパスゲート(passgate)及びそれに接続された回路を示す。 図５９Ｆ−１は、図５９Ｆの一部拡大図である。 図５９Ｆ−２は、図５９Ｆの一部拡大図である。 図５９Ｇは、図５８Ａのボンドオプション回路とボンドオプション論理回路を示す。 図５９Ｈは、図５８Ｂのレーザヒューズオプション回路を示す。 図５９Ｉは、図５８Ｂのレーザヒューズオプション２回路と、regプレテスト回路を示す。 図５９Ｊは、図５８Ａの4k論理回路を示す。 図５９Ｋは、図５８ＡのヒューズID回路を示す。 図５９Ｋ−１は、図５９Ｋの一部拡大図である。 図５９Ｋ−２は、図５９Ｋの一部拡大図である。 図５９Ｌは、図５８ＡのヒューズID回路を示す。 図５９Ｌ−１は、図５９Ｌの一部拡大図である。 図５９Ｌ−２は、図５９Ｌの一部拡大図である。 図５９Ｍは、図５８ＡのDVC2E回路を示す。 図５９Ｎは、図５８ＡのDVC2GEN回路を示す。 図５９Ｏは、図４３に示された予備回路(spares circuit)を示す。 図５９Ｐは、図４３に示された種々の信号入力回路を示す。 図６０は、図３Ｃに示されたグローバルセンス増幅器ドライバを表すブロック図である。 図６１は、図６０のセンス増幅器ドライバブロックの１つのブロックを示す電気的説明図である。 図６２は、図６０の行ギャップドライバ(row gap drivers)の１つを表す電気的説明図である。 図６３は、図６２の絶縁ドライバ(isolation driver)を表す電気的説明図である。 図６４Ａは、図２の右論理回路の左側を表すブロック図である。 図６４Ｂは、図２の右論理回路の右側を表すブロック図である。 図６５Ａは、図２の左論理回路の左側を表すブロック図である。 図６５Ｂは、図２の左論理回路の右側を表すブロック図である。 図６６は、図６４Ａ及び図６５Ｂの左右の論理回路に現れた128MegドライバブロックＡの詳細を示している。 図６７は、図６４Ａ及び６５Ｂの左右の論理回路に現れた128MegドライバブロックＢの詳細を示している。 図６８Ａは、図６７に示された行アドレスドライバの詳細を示す。 図６８Ｂは、図６７に示された列アドレスドライバの詳細を示す。 図６９は、図６４Ａ及び図６５Ｂの左右の論理回路に現れたデカップリング要素(decoupling elements)についての詳細を示す。 図７０は、図６４Ａ、図６４Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた奇数／偶数ドライバの詳細を示す。 図７１Ａは、図６４Ａ、図６４Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れたアレイＶドライバの詳細を示す。 図７１Ｂは、図６４Ａ、図６４Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れたアレイＶスイッチの詳細を示す。 図７２Ａは、図６４Ｂ及び図６５Ａの左右の論理回路に現れたDVC2スイッチの詳細を示す。 図７２Ｂは、図６４Ｂ及び図６５Ａの左右の論理回路に現れたDVC2アップ／ダウンスイッチの詳細を示す。 図７３は、図６４Ｂ及び図６５Ａの左右の論理回路に現れたDVC2NOR回路の詳細を示す。 図７４は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた列アドレスドライバブロックを示すブロック図である。 図７５Ａは、図７４に現れたエネーブル回路の詳細を示す。 図７５Ｂは、図７４に現れた遅延回路の詳細を示す。 図７５Ｃは、図７４に現れた列アドレスドライバの詳細を示す。 図７６は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた列アドレスドライバブロック２を示すブロック図である。 図７７は、図７６に現れた列アドレスドライバの詳細を示す。 図７８は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた列冗長ブロックを示すブロック図である。 図７９は、図７８に示された列バンクの詳細を示す。 図８０Ａは、図７９に示された列ヒューズ回路(column fuse circuits)を示すブロック図である。 図８０Ｂは、図８０Ａに示された出力回路の詳細を示す。 図８０Ｃは、図８０Ａに示された列ヒューズ回路の詳細を示す。 図８０Ｄは、図８０Ａに示されたエネーブル回路の詳細を示す。 図８１Ａは、図７９に示された列の電気ヒューズ回路(column electric fuse circuits)の詳細を示す。 図８１Ｂは、図７９に示された列の電気ヒューズブロックのエネーブル回路の詳細を示す。 図８１Ｃは、図７９に示されたヒューズブロック選択回路の詳細を示す。 図８１Ｄは、図７９に示されたCMATCH回路の詳細を示す。 図８２は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れたグローバル列デコーダを示すブロック図である。 図８３Ａは、図８２に示された行ドライバブロックの詳細を示す。 図８３Ｂは、図８２に示された列デコードCMATドライバの詳細を示す。 図８３Ｃは、図８２に示された列デコードCA01ドライバの詳細を示す。 図８３Ｄは、図８２に示されたグローバル列デコードセクションの詳細を示す。 図８４Ａは、図８３Ｄに示された列選択ドライバの詳細を示す。 図８４Ｂは、図８３Ｄに示されたR列選択ドライバの詳細を示す。 図８５は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた行冗長ブロックを示すブロック図である。 図８６は、図８５のブロック図に示された冗長論理回路を示す。 図８７は、図８５に示された行バンクの詳細を示す。 図８８は、図８７に示されたrsect論理回路の詳細を示す。 図８９は、図８７に示された行の電気ブロックを示すブロック図である。 図９０Ａは、図８９に示された電気バンクの詳細を示す。 図９０Ｂは、図８９に示された冗長エネーブル回路の詳細を示す。 図９０Ｃは、図８９に示された選択回路の詳細を示す。 図９０Ｄは、図８９に示された電気バンク２の詳細を示す。 図９０Ｅは、図８９に示された出力回路の詳細を示す。 図９１は、図８７に示された行ヒューズブロックを示すブロック図である。 図９２Ａは、図９１に示されたヒューズバンクの詳細を示す。 図９２Ｂは、図９１に示された冗長エネーブル回路の詳細を示す。 図９２Ｃは、図９１に示された選択回路の詳細を示す。 図９２Ｄは、図９１に示されたヒューズバンク２の詳細を示す。 図９２Ｅは、図９１に示された出力回路の詳細を示す。 図９３Ａは、図８７に示された入力論理回路を示すブロック図である。 図９３Ｂは、図８７のブロック図に示された行の電気ヒューズブロックエネーブル回路の詳細を示す。 図９３Ｃは、図８７のブロック図に示された行の電気ヒューズの詳細を示す。 図９３Ｄは、図８７のブロック図に示された行の電気対(row electric pairs)の詳細を示す。 図９４は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れた行冗長バッファの詳細を示す。 図９５は、図６４Ａ、図６５Ｂ、図６５Ａ及び図６５Ｂの左右の論理回路に現れたtopoデコーダの詳細を示す。 図９６は、図６５Ａの左の論理回路に現れたデータヒューズidの詳細を示す。 図９７は、アレイデータトポロジを示す。 図９７−１は、図９７の一部拡大図である。 図９７−２は、図９７の一部拡大図である。 図９８は、図９７に示されたメモリセルの１つの詳細を示す。 図９９は、本発明のパワーアップを制御するのに使用されるパワーアップシーケンス回路の状態を示す図である。 図１００は、パワーアップシーケンス回路とそれに代わる構成要素のブロック図である。 図１０１Ａは、図１００に示された電圧検出器の詳細を示す。 図１０１Ｂは、図１０１Ａに示された電圧検出器の動作を示す電圧図である。 図１０１Ｃは、図１０１Ａに示された電圧検出器の動作を示す電圧図である。 図１０１Ｄは、図１００に示されたリセット論理回路の詳細を示す。 図１０１Ｅは、図１０１Ｄに示された遅延回路の１つの詳細を示す。 図１０１Ｆは、図１００に示されたRCタイミング回路の１つの詳細を示す。 図１０１Ｇは、図１００に示されたRCタイミング回路のもう１つの詳細を示す。 図１０１Ｈは、図１００に示された出力論理回路の詳細を示す。 図１０１Ｉは、図１００に示されたボンドオプションの詳細を示す。 図１０１Ｊは、図１００に示された状態マシン回路の詳細を示す。 図１０２Ａは、図１００に示されたパワーアップシーケンス回路に接続され、外部から供給された電圧Vccxを示すタイミング図である。 図１０２Ｂは、図１００に示されたパワーアップシーケンス回路に接続された信号UNDERVOLT*を示すタイミング図である。 図１０２Ｃは、図１００に示されたパワーアップシーケンス回路に接続された信号CLEAR*を示すタイミング図である。 図１０２Ｄは、図１００に示されたパワーアップシーケンス回路に接続された信号VBBONを示すタイミング図である。 図１０２Ｅは、図１００に示されたパワーアップシーケンス回路に接続された信号DVC2EN*を示すタイミング図である。 図１０２Ｆは、図１００に示されたパワーアップシーケンス回路に接続された信号DVC2OKRを示すタイミング図である。 図１０２Ｇは、図１００に示されたパワーアップシーケンス回路に接続された信号VCCPEN*を示すタイミング図である。 図１０２Ｈは、図１００に示されたパワーアップシーケンス回路に接続された信号VCCPONを示すタイミング図であるす。 図１０２Ｉは、図１００に示されたパワーアップシーケンス回路に接続された信号PWRRAS*を示すタイミング図である。 図１０２Ｊは、図１００に示されたパワーアップシーケンス回路に接続された信号RASUPを示すタイミング図である。 図１０２Ｋは、図１００に示されたパワーアップシーケンス回路に接続された信号PWRDUP*を示すタイミング図である。 図１０３は、テストモードエントリのタイミング図である。 図１０４は、ALLROWハイテストモードとHALFROWハイテストモードを示すタイミング図である。 図１０５は、チップがテストモードにある場合、情報の出力を示すタイミング図である。 図１０６は、REGPRETMテストモードのタイミングを示すタイミング図である。 図１０７は、OPTPROGテストモードのタイミングを示すタイミング図である。 図１０８は、図４の再生であって、全行ハイテストモード(all row high test mode)と共に説明するアレイスライス(array slice)を示している。 図１０９は、図６Ａの再生であって、全行ハイテストモードを説明するために、センス増幅器と行デコーダを示している。 図１０９−１は、図１０９の一部拡大図である。 図１０９−２は、図１０９の一部拡大図である。 図１１０は、本発明のチップの種々の寸法例を示す。 図１１１は、チップとリードフレームの間のボンディング結合を示す。 図１１２は、本発明の開示に基づいて構築された複数のチップを担持する基板を示している。 図１１３は、マイクロプロセッサベースのシステムに使用された本発明のDRAMを示す。
符号の説明
(10) チップ
(12) メインメモリ
(14) アレイクアドラント
(15) アレイクアドラント
(16) アレイクアドラント
(17) アレイクアドラント
(19) 右論理回路
(21) 左論理回路
(23) 中央論理回路
(25) アレイブロック
(27) アレイブロック
(29) グローバルセンス増幅器ドライバ
(33) アレイブロック
(35) グローバルセンス増幅器ドライバ
(38) アレイブロック
(40) アレイブロック
(42) グローバルセンス増幅器ドライバ
(45) アレイブロック
(47) アレイブロック
(49) グローバルセンス増幅器ドライバ

Claims (6)

  1. 結合パッドにリードフレームが接続される型式のソリッドステート装置を密閉する方法であって、
    密閉処理中、タイバーを、リードフィンガーの支持体として供することを特徴とするソリッドステート装置の密閉方法。
  2. リードフレームの一部分は、ソリッドステート装置の電気回路の一部を形成する請求項１に記載の方法。
  3. タイバーを切断する工程を含む請求項１に記載の方法。
  4. 結合パッドにリードフレームが接続される型式のソリッドステート装置を密閉する方法であって、
    密閉処理中、タイバーとバスバーの組合せを、リードフィンガーの支持体として供することを特徴とするソリッドステート装置の密閉方法。
  5. タイバーを切断する工程を含む請求項４に記載の方法。
  6. リードフレームを分離し、ソリッドステート装置の電気回路の一部を形成するようにバスバーを残す工程を更に含む請求項５に記載の方法。

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