JPH06325593A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 不良な記憶素子を持つ記憶回路ブロックが存
在しても装置全体が不良となることがなく無作為に使用
することができる半導体集積回路装置を提供する。 【構成】 記憶素子の配列２ａの中に不良が発生した場
合には、第一の回路手段４ａ及び４ｄの接続を切り換え
て、入出力ポート３ａには記憶素子の配列２ｄを接続し
入出力ポート３ｄには記憶素子の配列２ａを接続する。
同様に、記憶素子の配列２ｂの中に不良が発生した場合
には第一の回路手段４ｂ及び４ｄを切り換え、記憶素子
の配列２ｃの中に不良が発生した場合には第一の回路手
段４ｃ及び４ｄを切り換えて、入出力ポート４ａ〜４ｃ
には不良を持たない記憶素子の配列２ｄを接続すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のポートを有す
る記憶回路を備えた半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置の高集積化に
伴いメモリーデバイスやマイクロプロセッサに内蔵され
たメモリーの大容量化が進んでいる。一方、情報機器に
用いられるデータバスの並列ビット数も拡大しており、
これに伴って、メモリーデバイスの並列ポート数も増え
ている。一般に、これらのメモリーデバイスでは冗長用
記憶素子と冗長回路とで構成される冗長機能を搭載して
不良アドレスの救済を行なっているが、充分な冗長機能
を搭載するとチップサイズが増大し、シリコンウエハー
に形成可能なチップ数が減少するだけでなく歩留まりの
低下をも引き起こし、製造単価の上昇を招いてしまうと
いう課題がある。このため、冗長機能による不良チップ
の救済率とチップサイズの増大による製造単価の上昇を
比較して最適な冗長機能の構成を決定する必要がある。
しかし、冗長機能をもってしても救済不可能である重大
な欠陥の発生を無視することはできず、これらの重大な
欠陥を持ったチップを救済する技術の開発が待たれてい
る。

【０００３】以下、従来の半導体集積回路装置の構成を
図面に基づいて説明する。

【０００４】図２０は従来の半導体集積回路装置を示し
ており、図２０において、２ａ〜２ｄは複数個の記憶素
子からなる記憶素子の配列、３ａ〜３ｄは入力ポート及
び出力ポートとしての入出力ポート、１ａ〜１ｄは記憶
素子の配列と入出力ポートとにより構成される記憶回路
ブロックとしての第一の回路ブロックである。

【０００５】従来の半導体集積回路装置では、各第一の
回路ブロックは装置外部又は装置内部の記憶回路部分以
外からの情報を入出力ポートを介して記憶素子に書き込
む書き込み動作及び記憶素子の情報を読み出す読み出し
動作を行なう。

【０００６】

【発明が解決しようとする課題】ところが、上記従来の
半導体集積回路装置においては、第一の回路ブロック１
ａ〜１ｄのうちの何れかが製造工程で欠陥を持ち正常な
動作機能を備えていない場合に装置全体が不良となると
いう問題点がある。また、一部の第一の回路ブロックが
不良である場合、例えば、第一の回路ブロック１ａ〜１
ｄのうちの１個が不良である場合は４種類考えられるた
め、このような場合には不良の第一の回路ブロックに留
意して使用する必要があり半導体集積回路装置を無作為
に使用できないという問題点がある。さらに、半導体集
積回路装置を複数個搭載するシステムにおいて、複数個
の半導体集積回路装置の中に不良を持つ半導体集積回路
装置が存在する場合には、不良を持つ半導体集積回路装
置からの信頼性のないデータがバス上で他の半導体集積
回路装置からのデータを破壊する可能性がある。そのう
え、不良を持つ半導体集積回路装置においては、不良な
回路ブロックは利用できないのに拘らず動作で消費され
る電力は全ての回路ブロックが使用されるときと同量で
あり経済効率が非常に悪いという問題点もある。

【０００７】本発明は、上記に鑑みなされたものであっ
て、不良な回路ブロックが存在しても装置全体が不良と
なることがなく無作為に使用することができ、不良なデ
ータによるデータの破壊を防止することが可能な経済効
率の優れた半導体集積回路装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、不良な記憶素子を持つ回路ブロックのポ
ートを他の回路ブロックの記憶素子に接続する機能と、
不良を持つ回路ブロックの動作を禁止する機能とを備え
たものである。

【０００９】具体的に請求項１の発明が講じた解決手段
は、複数個の記憶素子と該複数個の記憶素子に情報を入
力する入力ポートと上記複数個の記憶素子の情報を出力
する出力ポートとを有する記憶回路ブロックを複数個備
えた半導体集積回路装置を対象とし、一の記憶回路ブロ
ックは、その入力ポートが他の記憶回路ブロックの複数
個の記憶素子に情報を入力し且つその出力ポートが上記
他の記憶回路ブロックの複数個の記憶素子の情報を出力
するように切り換える記憶素子切換回路を有している構
成とするものである。

【００１０】請求項２の発明は、請求項１の発明の構成
に、上記一の記憶回路ブロックは、その複数個の記憶素
子と入力ポートとの間及びその複数個の記憶素子と出力
ポートとの間に設けられた中間増幅器をさらに有し、上
記記憶素子切換回路は入力ポート及び出力ポートに接続
されている構成を付加するものである。

【００１１】請求項３の発明は、請求項１の発明の構成
に、上記一の記憶回路ブロックは、その複数個の記憶素
子と入力ポートとの間及びその複数個の記憶素子と出力
ポートとの間に設けられた中間増幅器をさらに有し、上
記記憶素子切換回路は複数の記憶素子に接続されている
構成を付加するものである。

【００１２】請求項４の発明は、請求項１の発明の構成
に、上記一の記憶回路ブロックは、その複数個の記憶素
子と入力ポートとの間及びその複数個の記憶素子と出力
ポートとの間に直列に設けられた複数個の中間増幅器を
さらに有し、上記記憶素子切換回路は上記複数個の中間
増幅器同士の間に設けられている構成を付加するもので
ある。

【００１３】具体的に請求項５の発明が講じた解決手段
は、複数個の記憶素子と該複数個の記憶素子に情報を入
力する入力ポートと上記複数個の記憶素子の情報を出力
する出力ポートとを有する記憶回路ブロックを複数個備
えた半導体集積回路装置を対象とし、一の記憶回路ブロ
ックは、その複数個の記憶素子に情報を入力する動作及
びその複数個の記憶素子の情報を出力する動作を半導体
集積回路装置の外部から供給される制御信号に依存する
ことなく禁止する入出力動作禁止回路を有している構成
とするものである。

【００１４】請求項６の発明は、請求項１乃至請求項４
のうちの何れか１項の発明の構成に、上記一の記憶回路
ブロックは、その複数個の記憶素子に情報を入力する動
作及びその複数個の記憶素子の情報を出力する動作を半
導体集積回路装置の外部から供給される制御信号に依存
することなく禁止する入出力動作禁止回路をさらに有し
ている構成を付加するものである。

【００１５】請求項７の発明は、請求項５又は請求項６
の発明の構成に、上記一の記憶回路ブロックの複数個の
記憶素子は、情報を記憶する複数個のメモリーセルが
Ｘ、Ｙ方向にマトリックス状に配列されたものであり、
Ｘアドレスの選択を決定するＸアドレスデコーダを有し
Ｘアドレスに対応するＸアドレス選択信号を出力するＸ
アドレス選択回路と、Ｘアドレスに対応する複数個のメ
モリーセルに接続され該複数個のメモリーセルにＸアド
レス選択信号を伝えるワード線と、上記Ｘアドレス選択
回路の活性化を禁止するＸアドレス選択回路用活性化禁
止回路とをさらに備えている構成を付加するものであ
る。

【００１６】請求項８の発明は、請求項７の発明の構成
に、上記Ｘアドレスデコーダの活性化を禁止するＸアド
レスデコーダ用活性化禁止回路をさらに備えている構成
を付加するものである。

【００１７】請求項９の発明は、請求項５又は請求項６
の発明の構成に、上記一の記憶回路ブロックの複数個の
記憶素子は、情報を記憶する複数個のメモリーセルが
Ｘ、Ｙ方向にマトリックス状に配列されたものであり、
上記一の記憶回路ブロックは、その外部からＸアドレス
に対応するＸアドレス選択信号を取り込むＸアドレス選
択信号取込ゲートをさらに有し、Ｘアドレスに対応する
複数個のメモリーセルに接続され該複数個のメモリーセ
ルにＸアドレス選択信号を伝えるワード線と、上記Ｘア
ドレス選択信号取込ゲートの活性化を禁止するＸアドレ
ス選択信号取込ゲート用活性化禁止回路とをさらに備え
ている構成を付加するものである。

【００１８】請求項１０の発明は、請求項７乃至請求項
９のうちの何れか１項の発明の構成に、上記ワード線の
電位を初期化するワード線電位初期化回路と、該ワード
線電位初期化回路の活性化を禁止するワード線電位初期
化回路用活性化禁止回路とをさらに備えている構成を付
加するものである。

【００１９】請求項１１の発明は、請求項５乃至請求項
１０のうちの何れか１項の発明の構成に、上記一の記憶
回路ブロックの複数個の記憶素子は、情報を記憶する複
数個のメモリーセルがＸ、Ｙ方向にマトリックス状に配
列されたものであり、Ｙアドレスの選択を決定するＹア
ドレスデコーダを有しＹアドレスに対応するＹアドレス
選択信号を出力するＹアドレス選択回路と、Ｙアドレス
に対応する複数個のメモリーセルに接続され該複数個の
メモリーセルに情報を伝えるビット線と、上記Ｙアドレ
ス選択回路の活性化を禁止するＹアドレス選択回路用活
性化禁止回路とをさらに備えている構成を付加するもの
である。

【００２０】請求項１２の発明は、請求項１１の発明の
構成に、上記Ｙアドレスデコーダの活性化を禁止するＹ
アドレスデコーダ用活性化禁止回路をさらに備えている
構成を付加するものである。

【００２１】請求項１３の発明は、請求項５乃至請求項
１０のうちの何れか１項の発明の構成に、上記一の記憶
回路ブロックの複数個の記憶素子は、情報を記憶する複
数個のメモリーセルがＸ、Ｙ方向にマトリックス状に配
列されたものであり、上記一の記憶回路ブロックは、そ
の外部からＹアドレスに対応するＹアドレス選択信号を
取り込むＹアドレス選択信号取込ゲートをさらに有し、
Ｙアドレスに対応する複数個のメモリーセルに接続され
該複数個のメモリーセルに情報を伝えるビット線と、上
記Ｙアドレス選択信号取込ゲートの活性化を禁止するＹ
アドレス選択信号取込ゲート用活性化禁止回路とをさら
に備えている構成を付加するものである。

【００２２】請求項１４の発明は、請求項１１乃至請求
項１３のうちの何れか１項の発明の構成に、上記ビット
線の電位を初期化するビット線電位初期化回路と、該ビ
ット線電位初期化回路の活性化を禁止するビット線電位
初期化回路用活性化禁止回路とをさらに備えている構成
を付加するものである。

【００２３】請求項１５の発明は、請求項１１乃至請求
項１４のうちの何れか１項の発明の構成に、上記一の記
憶回路ブロックは、上記ビット線に接続されビット線電
位と参照電位とを比較する差動増幅器をさらに有し、該
差動増幅器の活性化を禁止する差動増幅器用活性化禁止
回路をさらに備えている構成を付加するものである。

【００２４】請求項１６の発明は、請求項５乃至請求項
１５のうちの何れか１項の発明の構成に、上記一の記憶
回路ブロックの記憶素子を構成するメモリーセルは、一
の端子に基準電位が供給される容量手段と、該容量手段
の他の端子とビット線との接続状態をＸアドレス選択信
号に応じてスイッチング制御するスイッチング素子とを
有し、上記容量手段への基準電位の供給を停止する容量
手段用基準電位供給停止回路をさらに備えている構成を
付加するものである。

【００２５】請求項１７の発明は、請求項５乃至請求項
１６のうちの何れか１項の発明の構成に、上記一の記憶
回路ブロックの内部に設けられた中間増幅器が活性化す
ることを禁止する中間増幅器用活性化禁止回路をさらに
備えている構成を付加するものである。

【００２６】請求項１８の発明は、請求項７乃至請求項
１７のうちの何れか１項の発明の構成に、Ｘアドレスの
供給を停止するＸアドレス供給停止回路をさらに備えて
いる構成を付加するものである。

【００２７】請求項１９の発明は、請求項１１乃至請求
項１８のうちの何れか１項の発明の構成に、Ｙアドレス
の供給を停止するＹアドレス供給停止回路をさらに備え
ている構成を付加するものである。

【００２８】請求項２０の発明は、請求項７乃至請求項
１９のうちの何れか１項の発明の構成に、Ｘアドレス選
択回路に接続され半導体集積回路装置の外部から供給さ
れる電源電圧よりも絶対値が大きい昇圧電圧を発生する
昇圧回路手段と、該昇圧回路手段が発生する昇圧電圧を
上記一の記憶回路ブロックに供給することを停止する昇
圧電圧供給停止回路とを備えている構成を付加するもの
である。

【００２９】請求項２１の発明は、請求項２０の発明の
構成に、上記昇圧回路手段は容量手段を有し、該容量手
段に接続され上記昇圧回路手段を駆動する昇圧回路駆動
手段と、上記容量手段及び昇圧回路駆動手段のうちの少
なくとも一方の回路定数を変更する回路定数変更回路と
を備えている構成を付加するものである。

【００３０】請求項２２の発明は、請求項７乃至請求項
１９のうちの何れか１項の発明の構成に、それぞれが上
記複数個の記憶回路ブロックのそれぞれのＸアドレス選
択回路に接続され半導体集積回路装置の外部から供給さ
れる電源電圧よりも絶対値が大きい昇圧電圧を発生する
複数個の昇圧回路手段と、該複数個の昇圧回路手段のう
ちの上記一の記憶回路ブロックに対応する昇圧回路手段
の動作を停止する昇圧回路手段用動作停止回路とを備え
ている構成を付加するものである。

【００３１】請求項２３の発明は、請求項１乃至請求項
２２のうちの何れか１項の発明の構成に、上記一の記憶
回路ブロックの複数個の記憶素子と同じ個数の記憶素子
を有する冗長記憶回路ブロックをさらに備え、上記一の
記憶回路ブロックは、その入力ポートが上記冗長記憶回
路ブロックの複数個の記憶素子に情報を入力し且つその
出力ポートが上記冗長記憶回路ブロックの複数個の記憶
素子の情報を出力するように切り換える冗長記憶素子切
換回路をさらに有している構成を付加するものである。

【００３２】請求項２４の発明は、請求項２３の発明の
構成に、上記冗長記憶回路ブロックは、その複数個の記
憶素子に直列に接続された少なくとも１個の中間増幅器
をさらに有し、上記冗長記憶素子切換回路は、上記少な
くとも１個の中間増幅器のうちの後尾の中間増幅器に接
続されている構成を付加するものである。

【００３３】請求項２５の発明は、請求項２３又は請求
項２４の発明の構成に、上記冗長記憶回路ブロックの複
数個の記憶素子は、情報を記憶する複数個のメモリーセ
ルがＸ、Ｙ方向にマトリックス状に配列されたものであ
り、上記冗長記憶回路ブロックに対応して設けられた、
上記Ｘアドレス選択回路用活性化禁止回路、Ｘアドレス
デコーダ用活性化禁止回路、Ｘアドレス選択信号取込ゲ
ート用活性化禁止回路、ワード線電位初期化回路用活性
化禁止回路、Ｙアドレス選択回路用活性化禁止回路、Ｙ
アドレスデコーダ用活性化禁止回路、Ｙアドレス選択信
号取込ゲート用活性化禁止回路、ビット線電位初期化回
路用活性化禁止回路、差動増幅器用活性化禁止回路、容
量手段用基準電位供給停止回路、中間増幅器用活性化禁
止回路、Ｘアドレス供給停止回路、Ｙアドレス供給停止
回路、昇圧電圧供給停止回路、回路定数変更回路及び昇
圧回路手段用動作停止回路のうちの何れかの回路をさら
に備えている構成を付加するものである。

【００３４】請求項２６の発明は、請求項２５の発明の
構成に、上記冗長記憶回路ブロックに対応する、Ｘアド
レス選択回路用活性化禁止回路、Ｘアドレスデコーダ用
活性化禁止回路、Ｘアドレス選択信号取込ゲート用活性
化禁止回路、ワード線電位初期化回路用活性化禁止回
路、Ｙアドレス選択回路用活性化禁止回路、Ｙアドレス
デコーダ用活性化禁止回路、Ｙアドレス選択信号取込ゲ
ート用活性化禁止回路、ビット線電位初期化回路用活性
化禁止回路、差動増幅器用活性化禁止回路、容量手段用
基準電位供給停止回路、中間増幅器用活性化禁止回路、
Ｘアドレス供給停止回路、Ｙアドレス供給停止回路、昇
圧電圧供給停止回路、回路定数変更回路及び昇圧回路手
段用動作停止回路のうちの上記何れかの回路は、初期状
態において禁止、停止又は変更動作を行なう動作状態と
なる構成を付加するものである。

【００３５】請求項２７の発明は、請求項１乃至請求項
２６のうちの何れか１項の発明の構成に、上記記憶素子
切換回路、入出力動作禁止回路、Ｘアドレス選択回路用
活性化禁止回路、Ｘアドレスデコーダ用活性化禁止回
路、Ｘアドレス選択信号取込ゲート用活性化禁止回路、
ワード線電位初期化回路用活性化禁止回路、Ｙアドレス
選択回路用活性化禁止回路、Ｙアドレスデコーダ用活性
化禁止回路、Ｙアドレス選択信号取込ゲート用活性化禁
止回路、ビット線電位初期化回路用活性化禁止回路、差
動増幅器用活性化禁止回路、容量手段用基準電位供給停
止回路、中間増幅器用活性化禁止回路、Ｘアドレス供給
停止回路、Ｙアドレス供給停止回路、昇圧電圧供給停止
回路、回路定数変更回路、昇圧回路手段用動作停止回路
及び冗長記憶素子切換回路のうちの何れかの回路は、光
学的又は電気的に切断可能なヒューズを個別に又は共通
に有している構成を付加するものである。

【００３６】請求項２８の発明は、請求項１乃至請求項
２７のうちの何れか１項の発明の構成に、上記記憶素子
切換回路、入出力動作禁止回路、Ｘアドレス選択回路用
活性化禁止回路、Ｘアドレスデコーダ用活性化禁止回
路、Ｘアドレス選択信号取込ゲート用活性化禁止回路、
ワード線電位初期化回路用活性化禁止回路、Ｙアドレス
選択回路用活性化禁止回路、Ｙアドレスデコーダ用活性
化禁止回路、Ｙアドレス選択信号取込ゲート用活性化禁
止回路、ビット線電位初期化回路用活性化禁止回路、差
動増幅器用活性化禁止回路、容量手段用基準電位供給停
止回路、中間増幅器用活性化禁止回路、Ｘアドレス供給
停止回路、Ｙアドレス供給停止回路、昇圧電圧供給停止
回路、回路定数変更回路、昇圧回路手段用動作停止回路
及び冗長記憶素子切換回路のうちの何れかの回路は、電
源投入直後の初期化操作時に所望の状態を設定し、半導
体集積回路装置の外部から半導体集積回路装置の活性化
信号が入力される度に上記所望の状態を設定し直す構成
を付加するものである。

【００３７】

【作用】請求項１、請求項２、請求項３又は請求項４の
発明の構成により、半導体集積回路装置が備えた複数個
の記憶回路ブロックの中に不良な記憶素子を持つ記憶回
路ブロックが存在する場合には、上記不良を持つ記憶回
路ブロックの記憶素子切換回路によって、当該不良を持
つ記憶回路ブロックの入力ポートが他の記憶回路ブロッ
クの複数個の記憶素子に情報を入力し且つ当該不良を持
つ記憶回路ブロックの出力ポートが上記他の記憶回路ブ
ロックの複数個の記憶素子の情報を出力するように切り
換えることができる。従って、機能を満たす入力ポート
及び出力ポートを揃え不良のない入力ポート及び出力ポ
ートを規格化することができる。

【００３８】また、請求項５又は請求項６の発明の構成
により、上記不良を持つ記憶回路ブロックの入出力動作
禁止回路によって、当該不良を持つ記憶回路ブロックの
複数個の記憶素子に情報を入力する動作及びその複数個
の記憶素子の情報を出力する動作を半導体集積回路装置
の外部から供給される制御信号に依存することなく禁止
する。このため、不良情報の入出力を禁止できる。

【００３９】さらに、請求項７の発明の構成により、Ｘ
アドレス選択回路用活性化禁止回路によって、上記不良
を持つ記憶回路ブロックのＸアドレスの選択を決定する
Ｘアドレスデコーダを有しＸアドレスに対応するＸアド
レス選択信号を出力するＸアドレス選択回路の活性化を
禁止することができる。

【００４０】請求項８の発明の構成により、Ｘアドレス
デコーダ用活性化禁止回路によって、上記不良を持つ記
憶回路ブロックのＸアドレスデコーダの活性化を禁止す
ることができる。

【００４１】請求項９の発明の構成により、Ｘアドレス
選択信号取込ゲート用活性化禁止回路によって、上記不
良を持つ記憶回路ブロックの外部からＸアドレスに対応
するＸアドレス選択信号を取り込むＸアドレス選択信号
取込ゲートの活性化を禁止することができる。

【００４２】請求項１０の発明の構成により、ワード線
電位初期化回路用活性化禁止回路によって、上記不良を
持つ記憶回路ブロックのワード線の電位を初期化するワ
ード線電位初期化回路の活性化を禁止することができ
る。

【００４３】請求項１１の発明の構成により、Ｙアドレ
ス選択回路用活性化禁止回路によって、上記不良を持つ
記憶回路ブロックのＹアドレスの選択を決定するＹアド
レスデコーダを有しＹアドレスに対応するＹアドレス選
択信号を出力するＹアドレス選択回路の活性化を禁止す
ることができる。

【００４４】請求項１２の発明の構成により、Ｙアドレ
スデコーダ用活性化禁止回路によって、上記不良を持つ
記憶回路ブロックの上記Ｙアドレスデコーダの活性化を
禁止することができる。

【００４５】請求項１３の発明の構成により、Ｙアドレ
ス選択信号取込ゲート用活性化禁止回路によって、上記
不良を持つ記憶回路ブロックの外部からＹアドレスに対
応するＹアドレス選択信号を取り込むＹアドレス選択信
号取込ゲートの活性化を禁止することができる。

【００４６】請求項１４の発明の構成により、ビット線
電位初期化回路用活性化禁止回路によって、上記不良を
持つ記憶回路ブロックのビット線の電位を初期化するビ
ット線電位初期化回路の活性化を禁止することができ
る。

【００４７】請求項１５の発明の構成により、差動増幅
器用活性化禁止回路によって、上記不良を持つ記憶回路
ブロックのビット線電位と参照電位とを比較する差動増
幅器の活性化を禁止することができる。

【００４８】請求項１６の発明の構成により、容量手段
用基準電位供給停止回路によって、上記不良を持つ記憶
回路ブロックのメモリーセルが有する容量手段への基準
電位の供給を停止することができる。

【００４９】請求項１７の発明の構成により、中間増幅
器用活性化禁止回路によって、上記不良を持つ記憶回路
ブロックの内部に設けられた中間増幅器が活性化するこ
とを禁止することができる。

【００５０】請求項１８の発明の構成により、Ｘアドレ
ス供給停止回路によって、上記不良を持つ記憶回路ブロ
ックのＸアドレスの供給を停止することができる。

【００５１】請求項１９の発明の構成により、Ｙアドレ
ス供給停止回路によって、上記不良を持つ記憶回路ブロ
ックのＹアドレスの供給を停止することができる。

【００５２】請求項２０の発明の構成により、昇圧電圧
供給停止回路によって、昇圧回路手段が発生する電源電
圧よりも絶対値が大きい昇圧電圧を上記不良を持つ記憶
回路ブロックに供給することを停止することができる。

【００５３】請求項２１の発明の構成により、回路定数
変更回路によって、上記昇圧回路手段の容量手段と該容
量手段に接続され上記昇圧回路手段を駆動する昇圧回路
駆動手段とのうちの少なくとも一方の回路定数を変更す
ることができる。

【００５４】請求項２２の発明の構成により、昇圧回路
手段用動作停止回路によって、上記不良を持つ記憶回路
ブロックの昇圧回路手段の動作を停止することができ
る。

【００５５】また、請求項２３又は請求項２４の発明の
構成により、複数個の記憶回路ブロックとは別に冗長記
憶回路ブロックが設けられている。このため、不良を持
つ記憶回路ブロックの冗長記憶素子切換回路によって、
当該不良を持つ記憶回路ブロックの入力ポートが冗長記
憶回路ブロックの複数個の記憶素子に情報を入力し且つ
当該不良を持つ記憶回路ブロックの出力ポートが上記冗
長記憶回路ブロックの複数個の記憶素子の情報を出力す
るように切り換えることができる。従って、全ての記憶
回路ブロックの入力ポート及び出力ポートの機能を回復
できる。

【００５６】さらに、請求項２５の発明の構成により、
上記冗長記憶回路ブロックに対応して、上記Ｘアドレス
選択回路用活性化禁止回路、Ｘアドレスデコーダ用活性
化禁止回路、Ｘアドレス選択信号取込ゲート用活性化禁
止回路、ワード線電位初期化回路用活性化禁止回路、Ｙ
アドレス選択回路用活性化禁止回路、Ｙアドレスデコー
ダ用活性化禁止回路、Ｙアドレス選択信号取込ゲート用
活性化禁止回路、ビット線電位初期化回路用活性化禁止
回路、差動増幅器用活性化禁止回路、容量手段用基準電
位供給停止回路、中間増幅器用活性化禁止回路、Ｘアド
レス供給停止回路、Ｙアドレス供給停止回路、昇圧電圧
供給停止回路、回路定数変更回路及び昇圧回路手段用動
作停止回路のうちの何れかの回路が設けられている。こ
のため、消費電力を削減できる。

【００５７】請求項２６の発明の構成により、上記冗長
記憶回路ブロックの上記何れかの回路は初期状態におい
て禁止、停止又は変更動作を行なう動作状態となるた
め、初期状態における消費電力を削減できる。

【００５８】また、請求項２７の発明の構成により、上
記記憶素子切換回路、入出力動作禁止回路、Ｘアドレス
選択回路用活性化禁止回路、Ｘアドレスデコーダ用活性
化禁止回路、Ｘアドレス選択信号取込ゲート用活性化禁
止回路、ワード線電位初期化回路用活性化禁止回路、Ｙ
アドレス選択回路用活性化禁止回路、Ｙアドレスデコー
ダ用活性化禁止回路、Ｙアドレス選択信号取込ゲート用
活性化禁止回路、ビット線電位初期化回路用活性化禁止
回路、差動増幅器用活性化禁止回路、容量手段用基準電
位供給停止回路、中間増幅器用活性化禁止回路、Ｘアド
レス供給停止回路、Ｙアドレス供給停止回路、昇圧電圧
供給停止回路、回路定数変更回路、昇圧回路手段用動作
停止回路及び冗長記憶素子切換回路のうちの何れかの回
路を光学的又は電気的に切断可能なヒューズを用いて構
成することによって容易に所望の効果をあげることが可
能である。

【００５９】請求項２８の発明の構成により、上記何れ
かの回路は、電源投入直後の初期化操作時に所望の状態
を設定し、半導体集積回路装置の外部から半導体集積回
路装置の活性化信号が入力される度に上記所望の状態を
設定し直す構成とすることによって初期状態における消
費電力を削減できる。

【００６０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００６１】図１は本発明の第一の実施例に係る半導体
集積回路装置を示しており、図１において、１ａ〜１ｄ
は記憶回路ブロックとしての第一の回路ブロック、２ａ
〜２ｄは複数個の記憶素子からなる記憶素子の配列、３
ａ〜３ｄは入力ポート及び出力ポートとしての入出力ポ
ート、４ａ〜４ｄは記憶素子切換回路としての第一の回
路手段である。

【００６２】図１において、例えば、記憶素子の配列２
ａの中に不良が発生した場合には、第一の回路手段４ａ
及び４ｄの接続を切り換えて、入出力ポート３ａには記
憶素子の配列２ｄを接続し入出力ポート３ｄには記憶素
子の配列２ａを接続する。同様に、記憶素子の配列２ｂ
の中に不良が発生した場合には第一の回路手段４ｂ及び
４ｄを切り換え、記憶素子の配列２ｃの中に不良が発生
した場合には第一の回路手段４ｃ及び４ｄを切り換え
て、入出力ポート４ａ〜４ｃには不良を持たない記憶素
子の配列を接続し入出力ポート４ｄには不良を持つ記憶
素子の配列を接続することができる。

【００６３】以上に述べたように、第１の実施例では、
不良を持つ記憶素子の配列を特定の入出力ポートに接続
して不良を持つ入出力ポートを固定でき、上記特定の入
出力ポート以外の入出力ポートを不良のない状態にする
ことができる。

【００６４】図２、図３、図４はそれぞれ本発明の第
二、第三、第四の実施例に係る半導体集積回路装置を示
しており、同図において、１ａ〜１ｄ、２ａ〜２ｄ、３
ａ〜３ｄ、４ａ〜４ｄは第一の実施例の半導体集積回路
装置と同様であり、５ａ〜５ｄ、６ａ〜６ｄは中間増幅
器である。第一の回路手段４ａ〜４ｄを備えたことによ
って第一の実施例と同様の機能を有している。

【００６５】第一から第四までの実施例では、第一の回
路手段を備えることによって不良な記憶素子と接続され
た入出力ポートを装置外部から見て特定することを可能
としたが、不良な入出力ポートを電気的にハイインピー
ダンス状態にすることができずシステムバス上でデータ
の衝突が発生しないようにシステム設計する必要があ
る。また、不良を持つ回路ブロックは正常な回路ブロッ
クと同様の動作を行なうため不要な電力を消費するとい
う問題点がある。このような問題点を解消できる実施例
について以下に説明する。

【００６６】図５は本発明の第五の実施例に係る半導体
集積回路装置の第一の回路ブロックを示しており、図５
において、２は複数個の記憶素子からなる記憶素子の配
列、３は入力ポート及び出力ポートとしての入出力ポー
ト、４は記憶素子切換回路としての第一の回路手段、５
は中間増幅器、７は入出力動作禁止回路としての第二の
回路手段、８はＸアドレス選択回路用活性化禁止回路と
しての第三の回路手段、９はＹアドレス選択回路用活性
化禁止回路としての第七の回路手段、１０はＸアドレス
選択回路、１１はＸアドレス選択信号を伝えるＸアドレ
ス選択信号線、１２はＹアドレス選択回路、１３はＹア
ドレス選択信号を伝えるＹアドレス選択信号線、１４は
中間増幅器用活性化禁止回路としての第十三の回路手段
であり、ＸＳＳはＸアドレス選択回路活性化信号、ＹＳ
ＳはＹアドレス選択回路活性化信号、ＩＡＳは中間増幅
器活性化信号を示している。

【００６７】図５において、記憶素子の配列２は記憶素
子を構成するメモリーセルをＸ、Ｙ方向にマトリックス
状に配列したものである。Ｘアドレス選択回路１０，Ｙ
アドレス選択回路１２がそれぞれＸアドレス選択信号線
１１，Ｙアドレス選択信号線１３の中から各１個の信号
線を選択して所望のメモリーセルを選択する。中間増幅
器５及び第一の回路手段４を介して入出力ポート３のデ
ータが入出力され所望のメモリーセルに記憶される。

【００６８】第五の実施例では、入出力ポート３と第一
の回路手段４との間に第二の回路手段７を備え、入出力
ポート３の入出力動作を禁止することによって、当該半
導体集積回路装置を搭載したシステムのバス上に不要な
データが出力されることを防止できる。また、第三の回
路手段８，第七の回路手段９，第十三の回路手段１４を
備えたことによって、それぞれＸアドレス選択回路活性
化信号ＸＳＳ，Ｙアドレス選択回路活性化信号ＹＳＳ，
中間増幅器活性化信号ＩＡＳを遮断し、それぞれＸアド
レス選択回路１０，Ｙアドレス選択回路１２，中間増幅
器５の活性化を禁止することができるため消費電力の削
減が実現できる。

【００６９】図６は本発明の第六の実施例に係る半導体
集積回路装置の第一の回路ブロックを示しており、図６
において、１ａ，１ｂは記憶回路ブロックとしての第一
の回路ブロック、２ａ，２ｂは複数個の記憶素子からな
る記憶素子の配列、１０ａ，１０ｂはＸアドレス選択回
路、１５はＸアドレスデコーダ、１６はＸアドレスデコ
ーダ用活性化禁止回路としての第四の回路手段、１７は
ワード線電位初期化回路、１８はワード線電位初期化回
路用活性化禁止回路としての第六の回路手段、１９はＸ
アドレス供給禁止回路としての第十四の回路手段、２０
は昇圧電圧供給停止回路としての第十六の回路手段、Ｎ
１〜Ｎ４はＡＮＤゲート、Ｇ１〜Ｇ４はトライステート
ゲート、Ｑ１〜Ｑ４はＮチャネル型ＭＯＳトランジスタ
（以下ＭＯＳトランジスタと呼ぶ）であり、Ａ０Ｘ，Ａ
１Ｘ，／Ａ０Ｘ，／Ａ１ＸはＸアドレス信号、ＸＤＳは
Ｘアドレスデコーダ活性化信号、ＷＥＳはワード線駆動
信号、ＷＩＳはワード線初期化信号を示している。な
お、図６に示す第一の回路ブロック１ａ，１ｂには第一
の回路手段及び入出力ポートを記載していないが、これ
らが第一の回路ブロック１ａ，１ｂに含まれていること
は言うまでもない。

【００７０】図６において、Ｘアドレス信号Ａ０Ｘ，Ａ
１Ｘ，／Ａ０Ｘ，／Ａ１ＸとＸアドレスデコーダ活性化
信号ＸＤＳとがＸアドレスデコーダ１５に入力されると
ＡＮＤゲートＮ１〜Ｎ４の何れか１個の出力がハイレベ
ルになる。このとき、他のＡＮＤゲートの出力はロウレ
ベルのままである。例えば、Ｘアドレス信号Ａ０Ｘ及び
Ａ１Ｘがハイレベル、／Ａ０Ｘ及び／Ａ１Ｘがロウレベ
ルのとき、ＡＮＤゲートＮ１の出力のみがハイレベルと
なり、ワード線駆動信号ＷＥＳがトライステートゲート
Ｇ１の出力となる。

【００７１】次に、ワード線駆動信号ＷＥＳをハイレベ
ルにするとトライステートゲートＧ１の出力はハイレベ
ルとなり、トライステートゲートＧ１の出力端子に接続
されたワード線がハイレベルとなって選択され、選択さ
れたワード線に接続されたメモリーセルが活性化する。

【００７２】メモリーセルを非活性化する場合には、Ｘ
アドレスデコーダ活性化信号ＸＤＳをロウレベルにして
トライステートゲートＧ１の出力をハイインピーダンス
状態にした後、ワード線初期化信号ＷＩＳをハイレベル
にしてトランシスタＱ１を導通状態とし選択されたワー
ド線をロウレベルにする。

【００７３】ここでは、ワード線駆動信号ＷＥＳはハイ
レベルとロウレベルとの２値をとるものとしたが常時ハ
イレベルでもよい。

【００７４】第六の実施例では、記憶素子の配列の内部
に不良が発生した場合に、第四の回路手段１６，第六の
回路手段１８，第十四の回路手段１９を備えたことによ
って、それぞれＸアドレスデコーダ１５，ワード線初期
化回路１７，Ｘアドレスデコーダ１５の活性化を禁止す
ることができるため、第一の回路ブロックの消費電力を
削減できる。また、第十六の回路手段２０を備えたこと
によって、ワード線駆動信号ＷＥＳを供給するワード線
駆動回路の負荷を軽減して消費電力を削減できる。

【００７５】図７は本発明の第七の実施例に係る半導体
集積回路装置の第一の回路ブロックを示すものであり、
図７において、１ａ，１ｂは記憶回路ブロックとしての
第一の回路ブロック、２ａ，２ｂは複数個の記憶素子か
らなる記憶素子の配列、１０はＸアドレス選択回路、１
１はＸアドレス選択信号を伝えるＸアドレス選択信号
線、１５はＸアドレスデコーダ、１７はワード線電位初
期化回路、２１ａ，２１ｂはＸアドレス選択信号取込ゲ
ート用活性化禁止回路としての第五の回路手段、Ｎ１〜
Ｎ４はＡＮＤゲート、Ｇ１〜Ｇ１２はトライステートゲ
ート、Ｑ１〜Ｑ４はＭＯＳトランジスタであり、Ａ０
Ｘ，Ａ１Ｘ，／Ａ０Ｘ，／Ａ１ＸはＸアドレス信号、Ｘ
ＤＳはＸアドレスデコーダ活性化信号、ＷＥＳはワード
線駆動信号、ＷＩＳはワード線初期化信号、ＷＡＳ１は
第一の回路ブロック１ａに対するワード線活性化信号、
ＷＡＳ２は第一の回路ブロック１ｂに対するワード線活
性化信号を示している。Ｘアドレス選択回路１０は２個
の第一の回路ブロック１ａ，１ｂにＸアドレス選択信号
を供給する構成となっている。なお、図７に示す第一の
回路ブロック１ａ，１ｂには第一の回路手段及び入出力
ポートを記載していないが、これらが第一の回路ブロッ
ク１ａ，１ｂに含まれていることは言うまでもない。

【００７６】図７において、Ｘアドレス信号Ａ０Ｘ，Ａ
１Ｘ，／Ａ０Ｘ，／Ａ１ＸとＸアドレスデコーダ活性化
信号ＸＤＳとをＸアドレスデコーダ１５に入力しワード
線駆動信号ＷＥＳがハイレベルになると第六の実施例と
同様に１個のワード線が選択され、選択されたワード線
に接続されたメモリーセルが活性化する。メモリーセル
を非活性化する場合の動作も第六の実施例と同様であ
る。

【００７７】第七の実施例では、記憶素子の配列の内部
に不良が発生した場合に、第五の回路手段２１ａ，２１
ｂを備えたことによって、それぞれ記憶素子の配列２
ａ，２ｂの活性化を禁止することができるため消費電力
を削減できる。

【００７８】図８は本発明の第八の実施例に係る半導体
集積回路装置の第一の回路ブロックを示すものであり、
図８において、２は複数個の記憶素子からなる記憶素子
の配列、３は入力ポート及び出力ポートとしての入出力
ポート、４は記憶素子切換回路としての第一の回路手
段、７は入出力動作禁止回路としての第二の回路手段、
１２はＹアドレス選択回路、２２はＹアドレスデコーダ
用活性化禁止回路としての第八の回路手段、２３はビッ
ト線電位初期化回路用活性化禁止回路としての第十の回
路手段、２４は差動増幅器用活性化禁止回路としての第
十一の回路手段、２５はＹアドレス供給禁止回路として
の第十五の回路手段、２６はＹアドレスデコーダ、３５
はビット線、３８はビット線電位初期化回路、Ｎ５〜Ｎ
８はＡＮＤゲート、Ｑ５〜Ｑ１２はＭＯＳトランジス
タ、Ｓ１〜Ｓ４は差動増幅器であり、Ａ０Ｙ，Ａ１Ｙ，
／Ａ０Ｙ，／Ａ１ＹはＹアドレス信号、ＹＤＳはＹアド
レスデコーダ活性化信号、ＤＡＳは差動増幅器活性化信
号、ＢＩＳはビット線初期化信号、Ｖ_BLI はビット線初
期化電位を示している。

【００７９】図８において、Ｙアドレス信号Ａ０Ｙ，Ａ
１Ｙ，／Ａ０Ｙ，／Ａ１ＹとＹアドレスデコーダ活性化
信号ＹＤＳとをＹアドレスデコーダ２６に入力するとＡ
ＮＤゲートＮ５〜Ｎ８の何れか１個の出力がハイレベル
になる。このとき、他のＡＮＤゲートの出力はロウレベ
ルのままである。例えば、Ｙアドレス信号Ａ０Ｙ，Ａ１
Ｙがハイレベル、／Ａ０Ｙ，／Ａ１Ｙがロウレベルのと
き、ＡＮＤゲートＮ５の出力のみがハイレベルとなり、
ＭＯＳトランジスタＱ８を導通状態として差動増幅器Ｓ
４の出力端子を第一の回路手段４と第二の回路手段７と
を介して入出力ポート３に接続しメモリーセルのデータ
を読み出す。差動増幅器Ｓ１〜Ｓ４は、ビット線電位と
参照電位とを入力信号とし、差動増幅器活性化信号ＤＡ
Ｓを受け取り差動増幅を行なう。なお、一般に、参照電
位を与える配線はビット線３５と同等の配線を用い、ビ
ット線と呼ぶことが多い。データの書き込み時はデータ
の読み出し時と同様の手順で所望のメモリーセルと入出
力ポートとを接続し当該第一の回路ブロックの外部から
のデータをメモリーセルに書き込む。

【００８０】メモリーセルを非活性化する場合には、Ｙ
アドレスデコーダ活性化信号ＹＤＳをロウレベルにして
ＡＮＤゲートＮ５の出力をロウレベルにすることにより
ＭＯＳトランジスタＱ８を遮断状態とし、差動増幅器活
性化信号ＤＡＳをロウレベルにして差動増幅器Ｓ１〜Ｓ
４を非活性化とし、ビット線初期化信号ＢＩＳをハイレ
ベルにしてＭＯＳトランシスタＱ９〜Ｑ１２を導通状態
とすることでビット線３５をビット線初期化電位Ｖ_BLI
とする。

【００８１】第八の実施例では、記憶素子の配列２の内
部に不良が発生した場合に、第八の回路手段２２，第十
一の回路手段２４，第十五の回路手段２５を備えたこと
によって、それぞれＹアドレスデコーダ２６，差動増幅
器Ｓ１〜Ｓ４，Ｙアドレスデコーダ２６の活性化を禁止
することができるため、当該第一の回路ブロックの消費
電力を削減できる。また、第十の回路手段２３を備えた
ことによって、ビット線初期化電位Ｖ_BLI の供給を禁止
することができるため消費電力を削減できる。

【００８２】図９は本発明の第九の実施例に係る半導体
集積回路装置の第一の回路ブロックを示しており、図９
において、１ａ，１ｂは記憶回路ブロックとしての第一
の回路ブロック、２ａ，２ｂは複数個の記憶素子からな
る記憶素子の配列、３ａ，３ｂは入力ポート及び出力ポ
ートとしての入出力ポート、４ａ，４ｂは記憶素子切換
回路としての第一の回路手段、１２はＹアドレス選択回
路、２４ａ，２４ｂは差動増幅器用活性化禁止回路とし
ての第十一の回路手段、２７ａ，２７ｂはＹアドレス選
択信号取込ゲート用活性化禁止回路としての第九の回路
手段、３５ａ，３５ｂはビット線、Ｇ１３〜Ｇ２０はト
ライステートゲート、Ｓ１〜Ｓ８は差動増幅器、Ｑ５〜
Ｑ１２はＭＯＳトランジスタであり、Ａ０Ｙ，Ａ１Ｙ，
／Ａ０Ｙ，／Ａ１ＹはＹアドレス信号、ＹＳＳはＹアド
レス選択回路活性化信号、ＤＡＳは差動増幅器活性化信
号を示している。Ｙアドレス選択回路１２は２個の第一
の回路ブロック１ａ，１ｂにＹアドレス選択信号を供給
する構成となっている。

【００８３】図９において、Ｙアドレス信号Ａ０Ｙ，Ａ
１Ｙ，／Ａ０Ｙ，／Ａ１ＹとＹアドレス選択回路活性化
信号ＹＳＳとをＹアドレス選択回路１２に入力し差動増
幅器活性化信号ＤＡＳがハイレベルになると第八の実施
例と同様に第一の回路ブロック１ａ，１ｂのビット線３
５ａ，３５ｂの中から各１個のビット線が選択され、選
択されたビット線に接続されたメモリーセルに対してデ
ータの入出力が可能になる。メモリーセルを非活性化す
る場合の動作も第八の実施例と同様である。

【００８４】第九の実施例では、記憶素子の配列の内部
に不良が発生した場合に、第十一の回路手段２４ａ，２
４ｂを備えたことによって、それぞれ差動増幅器Ｓ１〜
Ｓ４，Ｓ５〜Ｓ８の動作を禁止することができる。ま
た、第九の回路手段２７ａ，２７ｂによって、それぞれ
トライステートゲートＧ１３〜Ｇ１６，Ｇ１７〜Ｇ２０
の動作を禁止してＹアドレス選択回路１２の負荷を軽減
し消費電力を削減できる。

【００８５】図１０は本発明の第十の実施例に係る半導
体集積回路装置の第一の回路ブロックを示しており、図
１０において、３は入力ポート及び出力ポートとしての
入出力ポート、４は記憶素子切換回路としての第一の回
路手段、５は中間増幅器、７は入出力動作禁止回路とし
ての第二の回路手段、１０はＸアドレス選択回路、１２
はＹアドレス選択回路、１３はＹアドレス選択信号を伝
えるＹアドレス選択信号線、２３はビット線電位初期化
回路用活性化禁止回路としての第十の回路手段、２８は
容量手段基準電位供給停止回路としての第十二の回路手
段、２９はダイナミック型メモリーセル、３５ａ，３５
ｂはビット線、３６はワード線、Ｓ９は差動増幅器、Ｑ
１３〜Ｑ１７はＭＯＳトランジスタであり、ＢＩＳはビ
ット線初期化信号、Ｖ_REF は基準電位、Ｖ_BLI はビット
線初期化電位を示している。

【００８６】以下、メモリーセル２９のデータを読み出
す場合の動作を説明する。図１０において、初めに、Ｘ
アドレス選択回路１０がワード線３６の中から所定の１
本のワード線を選択し該ワード線をハイレベルにする
と、該ワード線にゲートが接続されたメモリーセル２９
のＭＯＳトランジスタが導通状態となりメモリーセル２
９の容量がビット線３５ｂと接続される。該容量にはハ
イレベル又はロウレベルの電位が書き込まれており、該
電位がビット線３５ｂの電位を初期状態から変化させ
る。ビット線３５ｂは差動増幅器Ｓ９に接続されてお
り、差動増幅器Ｓ９は、初期状態のままのビット線３５
ａの電位を参照電位として、電位が変化したビット線３
５ｂのビット線電位と比較し差動増幅する。次に、Ｙア
ドレス選択回路１２がＹアドレス選択信号を出力しＭＯ
ＳトランジスタＱ１３，Ｑ１４を導通状態にすると、差
動増幅されたビット線電位は、中間増幅器５に伝えられ
第一の回路手段４と第二の回路手段７とを介して入出力
ポート３から出力される。

【００８７】読みだし動作を終了するときには、Ｘアド
レス選択回路１０を非活性化してワード線３６の電位を
ロウレベルとし、Ｙアドレス選択回路１２を非活性化し
てＹアドレス選択信号線１３をロウレベルとした後、ビ
ット線初期化信号ＢＩＳをハイレベルにしてＭＯＳトラ
ンジスタＱ１５，Ｑ１６，Ｑ１７を導通状態とし、ビッ
ト線３５ａ，３５ｂの電位をビット線初期化電位Ｖ_BLI
にする。

【００８８】一般に、大容量のダイナミック型半導体記
憶回路では、電源電圧（以下Ｖ_CCと呼ぶ）の１／２の電
位をビット線初期化電位Ｖ_BLI として用いている。ま
た、メモリーセル２９の容量の一端子は基準電位Ｖ_REF
の伝送線に接続されているが、基準電位Ｖ_REF にはＶ_CC
／２の電位が供給されている場合が多い。従って、メモ
リーセルの非活性状態において、ビット線初期化電位Ｖ
_BLI （＝Ｖ_CC／２）の伝送線又はワード線初期化電位
（＝０Ｖ）の伝送線が基準電位Ｖ_REF （＝Ｖ_CC／２）の
伝送線と短絡する不良モードの場合には不要なリーク電
流経路が発生しＤＣ特性が不良となる。

【００８９】第十の実施例では、第十二の回路手段２８
を備えたことによって、不良が発生した第一の回路ブロ
ックに対する基準電位Ｖ_REF の供給を禁止することが可
能であり不要なリーク経路を切断できる。

【００９０】図１１は本発明の第十一の実施例に係る半
導体集積回路装置を示しており、図１１において、１ａ
〜１ｄは記憶回路ブロックとしての第一の回路ブロッ
ク、２０ａ〜２０ｄは昇圧電圧供給停止手段としての第
十六の回路手段、３０は回路定数変更回路としての第十
七の回路手段、３１は昇圧回路手段、３２は昇圧回路駆
動手段、ＣＬａ〜ＣＬｄはそれぞれ第一の回路ブロック
１ａ〜１ｄの入力容量、Ｃ１，Ｃ２は昇圧回路手段３１
を構成する容量、Ｄ１は昇圧回路手段３１を構成するダ
イオードであり、昇圧回路手段３１はチャージポンプ回
路となっている。なお、Ｖ_CCは電源電圧を示している。

【００９１】以下に、昇圧回路手段３１の動作を説明す
る。図１１において、回路点ＡはダイオードＤ１を介し
て電源電圧Ｖ_CCの伝送線に接続されており、回路点Ａの
電位はダイオードＤ１のビルトイン電圧を無視して考え
れば常時電源電圧Ｖ_CC以上である。最初に、昇圧回路駆
動手段３２の出力電位がロウレベルからハイレベルに変
化すると、回路点Ａの電位は容量Ｃ１，Ｃ２によって電
源電圧Ｖ_CCを超える電位となる。該電源電圧Ｖ_CCを超え
る電位を第一の回路ブロック１ａ〜１ｄに供給してワー
ド線を駆動する。読み出し又は書き込みを含む所定の動
作が終了すると、第一の回路ブロックを構成するＸアド
レス選択回路が非活性状態となりワード線初期化回路の
作用によってワード線の電位は接地電位となり、昇圧回
路駆動手段３２の出力電位がハイレベルからロウレベル
に変化するが、回路点Ａの電位は電源電圧Ｖ_CC未満には
下がらない。

【００９２】第十一の実施例では、第一の回路ブロック
１ａ〜１ｄの何れかに不良が発生した場合に、第十六の
回路手段によって不良を持つ第一の回路ブロックを昇圧
回路手段３１から切り離す。さらに、第十七の回路手段
３０を備えたことによって、切り離した第一の回路ブロ
ックの入力容量に見合う容量Ｃ２を切り離すことが可能
である。第十七の回路手段３０によって、昇圧回路手段
３１の容量Ｃ２の充放電電流に相当する消費電力を削減
できる。

【００９３】なお、第十一の実施例では、昇圧回路駆動
手段３２は読み出し又は書き込みを含む所定の動作と同
期して動作を行なったが非同期に動作する構成でもよ
い。

【００９４】図１２は本発明の第十二の実施例に係る半
導体集積回路装置を示しており、図１２において、１ａ
〜１ｄは記憶回路ブロックとしての第一の回路ブロッ
ク、３１ａ〜３１ｄは昇圧回路手段、３３は昇圧回路手
段用動作停止回路としての第十八の回路手段であり、Ｓ
ＡＳは昇圧回路活性化信号を示している。

【００９５】第十二の実施例では、第一の回路ブロック
１ａ〜１ｄの何れかに不良が発生した場合に、第十八の
回路手段３３を用いて不良を持つ第一の回路ブロックに
対応する昇圧回路手段への昇圧回路活性化信号ＳＡＳの
供給を禁止できるため、不良を持つ第一の回路ブロック
の昇圧回路手段の消費電流を削減できる。

【００９６】第一から第十までの実施例では、記憶素子
切換回路としての第一の回路手段によって不良を持つ入
出力ポートを特定し、入出力動作禁止回路としての第二
の回路手段によって不良を持つ入出力ポートの入出力を
禁止し、Ｘアドレス選択回路用活性化禁止回路としての
第三の回路手段、Ｘアドレスデコーダ用活性化禁止回路
としての第四の回路手段、Ｘアドレス選択信号取込ゲー
ト用活性化禁止回路としての第五の回路手段、ワード線
電位初期化回路用活性化禁止回路としての第六の回路手
段、Ｙアドレス選択回路用活性化禁止回路としての第七
の回路手段、Ｙアドレスデコーダ用活性化禁止回路とし
ての第八の回路手段、Ｙアドレス選択信号取込ゲート用
活性化禁止回路としての第九の回路手段、ビット線電位
初期化回路用活性化禁止回路としての第十の回路手段、
差動増幅器用活性化禁止回路としての第十一の回路手
段、容量手段用基準電位供給停止回路としての第十二の
回路手段、中間増幅器用活性化禁止回路としての第十三
の回路手段、Ｘアドレス供給停止回路としての第十四の
回路手段、Ｙアドレス供給停止回路としての第十五の回
路手段、昇圧電圧供給停止回路としての第十六の回路手
段、回路定数変更回路としての第十七の回路手段又は昇
圧回路手段用動作停止回路としての第十八の回路手段に
よって消費電力の削減を実現した。しかし、半導体集積
回路装置が備えた全ての入出力ポートが機能を回復する
ことはできていない。

【００９７】一方、近年の大容量半導体記憶装置では、
入出力ポートを８個、９個、１６個又は１８個と数多く
備えたものが増えており、１個の入出力ポート当たりの
記憶素子が装置全体に占める比率が低下している。以下
の実施例では、全ての入出力ポートの機能を回復できる
要件を備えている。

【００９８】図１３は本発明の第十三の実施例に係る半
導体集積回路装置を示しており、図１３において、１ａ
〜１ｄは記憶回路ブロックとしての第一の回路ブロッ
ク、２ａ〜２ｅは複数個の記憶素子からなる記憶素子の
配列、３ａ〜３ｄは入力ポート及び出力ポートとしての
入出力ポート、３７ａ〜３７ｄは冗長記憶素子切換回路
としての第十九の回路手段、３４は冗長記憶回路ブロッ
クとしての第二の回路ブロックである。

【００９９】第十三の実施例では、記憶素子の配列２ａ
〜２ｄの何れか１個例えば２ａに不良が発生した場合
に、第十九の回路手段３７ａを用いて、不良を持つ第一
の回路ブロック１ａの入出力ポート３ａを記憶素子の配
列２ａから切り離し第二の回路ブロック３４の記憶素子
の配列２ｅに接続することができる。記憶素子の配列２
ｂ、２ｃ又は２ｄに不良が発生した場合も同様である。
これにより、全ての入出力ポート３ａ〜３ｄの機能を回
復できる。

【０１００】図１４は本発明の第十四の実施例に係る半
導体集積回路装置を示しており、図１４において、１ａ
〜１ｄは記憶回路ブロックとしての第一の回路ブロッ
ク、２ａ〜２ｅは複数個の記憶素子からなる記憶素子の
配列、３ａ〜３ｄは入力ポート及び出力ポートとしての
入出力ポート、５ａ〜５ｅは中間増幅器、３７ａ〜３７
ｄは冗長記憶素子切換回路としての第十九の回路手段、
３４は冗長記憶回路ブロックとしての第二の回路ブロッ
クである。

【０１０１】第十四の実施例では、第十三の実施例と同
様に第十九の回路手段３７ａ〜３７ｄを備えたことによ
って、記憶素子の配列２ａ〜２ｄの何れか１個に不良が
発生しても全ての入出力ポート３ａ〜３ｄの機能を回復
できる。

【０１０２】図１５は本発明の記憶素子切換回路として
の第一の回路手段の一例を示しており、図１５におい
て、１ａは記憶回路ブロックとしての第一の回路ブロッ
ク、２ａ〜２ｄは複数個の記憶素子からなる記憶素子の
配列、３ａは入力ポート及び出力ポートとしての入出力
ポート、４ａは第一の回路手段、ｒ１〜ｒ３は抵抗、ｆ
１〜ｆ３はヒューズ、Ｍ１はＮＯＲゲート、Ｑ１８〜Ｑ
２１はＭＯＳトランジスタであり、Ｖ_CCは電源電圧を示
している。なお、第一の回路ブロック１ａ以外の第一の
回路ブロックも入出力ポートを備えていることは言うま
でもない。

【０１０３】拡散工程を終了した段階において、図１５
に示す回路点Ｂ，Ｃ，Ｄはそれぞれヒューズｆ１，ｆ
２，ｆ３を介して接地電位端子と接続されロウレベルと
なっており、ＭＯＳトランジスタＱ１９，Ｑ２０，Ｑ２
１は遮断状態になっている。回路点Ｂ，Ｃ，Ｄの電位を
入力とするＮＯＲゲートＭ１の出力はハイレベルであっ
てＭＯＳトランジスタＱ１８は導通状態になっており、
入出力ポート３ａはＭＯＳトランジスタＱ１８を介して
記憶素子の配列２ａに接続されている。

【０１０４】ここで、第一の回路ブロック１ａの記憶素
子の配列２ａが不良な記憶素子を持ち、入出力ポート３
ａを記憶素子の配列２ｄに接続する場合を考える。ヒュ
ーズｆ１を切断すると、回路点Ｂは抵抗ｒ１を介して電
源電圧Ｖ_CCを受けハイレベルになり、ＭＯＳトランジス
タＱ１９が導通状態となり入力ポート３ａと記憶素子の
配列２ｂとが接続される。また、ＮＯＲゲートＭ１の出
力はロウレベルとなってＱ１８が遮断状態となり入出力
ポート３ａを記憶素子の配列２ａから切り離す。同様
に、入出力ポート３ａを記憶素子の配列２ｃ，２ｄに接
続する場合にはそれぞれヒューズｆ２，ｆ３を切断す
る。

【０１０５】図１６は本実施例の入出力動作禁止回路と
しての第二の回路手段の一例を示しており、図１６にお
いて、２ａは複数個の記憶素子からなる記憶素子の配
列、３ａは入力ポート及び出力ポートとしての入出力ポ
ート、４ａは記憶素子切換回路としての第一の回路手
段、５ａは中間増幅器、７ａは第二の回路手段、ｉ１は
インバータ、Ｑ２２〜Ｑ２５はＭＯＳトランジスタ、Ｐ
１〜Ｐ４はＰチャネル型ＭＯＳトランジスタ、ｒ４は抵
抗、ｆ４はヒューズであり、Ｖ_CCは電源電圧を示してい
る。

【０１０６】拡散工程を終了した段階において、図１６
に示す回路点Ｅはヒューズｆ４を介して接地電位端子と
接続されロウレベルとなっており、Ｐチャネル型ＭＯＳ
トランジスタＰ２，Ｐ４は導通状態になっており、回路
点Ｆはインバータｉ１によって回路点Ｅの論理が反転し
てハイレベルとなっており、ＭＯＳトランジスタＱ２
３，Ｑ２５は導通状態になっている。このような状態で
は、入出力ポート３ａは第二の回路手段７ａと第一の回
路手段４ａと中間増幅器５ａとを介して記憶素子の配列
２ａに対して情報の入出力が可能である。

【０１０７】ここで、入出力ポート３ａの入出力動作を
禁止しハイインピーダンス状態にする場合にはヒューズ
ｆ４を切断する。ヒューズｆ４を切断すると、回路点Ｅ
は抵抗ｒ４を介して電源電圧Ｖ_CCを受けハイレベルとな
り回路点Ｆはロウレベルとなって、Ｐチャネル型ＭＯＳ
トランジスタＰ２，Ｐ４とＭＯＳトランジスタＱ２３，
Ｑ２５とは遮断状態となって入出力ポート３ａの動作を
禁止する。また、このとき、入出力ポート３ａを端子の
みの構成にすればハイインピーダンス状態とすることが
できる。

【０１０８】図１７は本実施例のＸアドレス選択回路用
活性化禁止回路としての第三の回路手段の一例を示して
おり、図１７において、８は第三の回路手段、１０はＸ
アドレス選択回路、Ｑ２６はＭＯＳトランジスタ、ｒ５
は抵抗、ｆ５はヒューズであり、ＸＳＳはＸアドレス選
択回路活性化信号、Ｖ_CCは電源電圧を示している。

【０１０９】当初、図１７に示す回路点Ｇはヒューズｆ
５を介して電源電圧Ｖ_CCの伝送線に接続されハイレベル
であって、ＭＯＳトランジスタＱ２６は導通状態であ
り、Ｘアドレス選択回路活性化信号ＸＳＳはＸアドレス
選択回路１０に供給される。ここで、ヒューズｆ５を切
断すると、回路点Ｇはロウレベルとなって、ＭＯＳトラ
ンジスタＱ２６は遮断状態となり、Ｘアドレス選択回路
１０に対するＸアドレス選択回路活性化信号ＸＳＳの供
給を禁止できる。

【０１１０】図１８は本実施例の冗長記憶回路ブロック
としての第二の回路ブロックに対応して設けられる第三
の回路手段の一例を示しており、図１８において、８は
第三の回路手段、１０はＸアドレス選択回路、Ｑ２７は
ＭＯＳトランジスタ、ｒ６は抵抗、ｆ６はヒューズであ
り、ＸＳＳはＸアドレス選択回路活性化信号、Ｖ_CCは電
源電圧を示している。

【０１１１】当初、図１８に示す回路点Ｈはヒューズｆ
６を介して接地電位端子に接続されロウレベルであっ
て、ＭＯＳトランジスタＱ２７は遮断状態であり、Ｘア
ドレス選択回路活性化信号ＸＳＳのＸアドレス選択回路
１０への供給は禁止されている。ここで、ヒューズｆ６
を切断すると、回路点Ｈはハイレベルとなって、Ｘアド
レス選択回路１０に対しＸアドレス選択回路活性化信号
ＸＳＳを供給することができる。

【０１１２】図１７及び図１８に示す第三の回路手段の
回路例では、ヒューズを切断していないときに電源電圧
Ｖ_CCの伝送線から接地電位端子に常時電流が流れるとい
う問題点がある。

【０１１３】図１９はこのような問題点を解消すること
ができる第三の回路手段の一例を示しており、図１９に
おいて、８は第三の回路手段、１０はＸアドレス選択回
路、Ｑ２８，Ｑ２９はＭＯＳトランジスタ、ｒ７は抵
抗、ｆ７はヒューズであり、ＸＳＳはＸアドレス選択回
路活性化信号、ＩＮＳは半導体集積回路装置の活性化信
号としての初期化信号、Ｖ_CCは電源電圧を示している。

【０１１４】当初、図１９に示す回路点Ｋはヒューズｆ
７介して電源電圧Ｖ_CCの伝送線に接続され初期化信号Ｉ
ＮＳに依存せずにハイレベルであって、ＭＯＳトランジ
スタＱ２８は導通状態であり、Ｘアドレス選択回路活性
化信号ＸＳＳはＸアドレス選択回路１０に供給されてい
る。初期化信号ＩＮＳは半導体集積回路装置が待機状態
のときロウレベルであって電源電圧Ｖ_CCの伝送線からヒ
ューズｆ７と抵抗ｒ７とを介して接地電位端子に流れる
電流を禁止する。ここで、ヒューズｆ７を切断すると、
回路点Ｋには初期化信号ＩＮＳがハイレベルになること
によってロウレベルが設定され、Ｘアドレス選択回路１
０に対するＸアドレス選択回路活性化信号ＸＳＳの供給
を禁止する。

【０１１５】なお、本実施例の第四から第十八までの回
路手段は第三の回路手段と同様の回路構成で実施可能で
あり、第十九の回路手段は第一の回路手段と同様の回路
構成で実施可能である。

【０１１６】

【発明の効果】以上説明したように、請求項１、請求項
２，請求項３又は請求項４の発明に係る半導体集積回路
装置によると、一の記憶回路ブロックの入力ポートが他
の記憶回路ブロックの複数個の記憶素子に情報を入力し
且つ上記一の記憶回路ブロックの出力ポートが上記他の
記憶回路ブロックの複数個の記憶素子の情報を出力する
ように切り換える記憶素子切換回路が設けられることに
よって不良のない入力ポート及び出力ポートを規格化す
ることができる。

【０１１７】また、請求項５又は請求項６の発明に係る
半導体集積回路装置によると、一の記憶回路ブロックの
複数個の記憶素子に情報を入力する動作及びその複数個
の記憶素子の情報を出力する動作を半導体集積回路装置
の外部から供給される制御信号に依存することなく禁止
する入出力動作禁止回路記憶回路が設けられることによ
って不良情報の入出力を禁止できる。

【０１１８】さらに、請求項７の発明に係る半導体集積
回路装置によりＸアドレス選択回路の活性化を禁止する
Ｘアドレス選択回路用活性化禁止回路が、請求項８によ
りＸアドレスデコーダの活性化を禁止するＸアドレスデ
コーダ用活性化禁止回路が、請求項９によりＸアドレス
選択信号取込ゲートの活性化を禁止するＸアドレス選択
信号取込ゲート用活性化禁止回路が、請求項１０により
ワード線電位初期化回路の活性化を禁止するワード線電
位初期化回路用活性化禁止回路が、請求項１１によりＹ
アドレス選択回路の活性化を禁止するＹアドレス選択回
路用活性化禁止回路が、請求項１２によりＹアドレスデ
コーダの活性化を禁止するＹアドレスデコーダ用活性化
禁止回路が、請求項１３によりＹアドレス選択信号取込
ゲートの活性化を禁止するＹアドレス選択信号取込ゲー
ト用活性化禁止回路が、請求項１４によりビット線電位
初期化回路の活性化を禁止するビット線電位初期化回路
用活性化禁止回路が、請求項１５によりが差動増幅器の
活性化を禁止する差動増幅器用活性化禁止回路が、請求
項１６によりメモリーセルの容量手段への基準電位の供
給を停止する容量手段用基準電位供給停止回路が、請求
項１７により中間増幅器が活性化することを禁止する中
間増幅器用活性化禁止回路が、請求項１８によりＸアド
レスの供給を停止するＸアドレス供給停止回路が、請求
項１９によりＹアドレスの供給を停止するＹアドレス供
給停止回路が、請求項２０により昇圧回路手段が発生す
る昇圧電圧を一の記憶回路ブロックに供給することを停
止する昇圧電圧供給停止回路が、請求項２１により昇圧
回路手段の容量手段及び昇圧回路駆動手段のうちの少な
くとも一方の回路定数を変更する回路定数変更回路が、
又は、請求項２２により一の記憶回路ブロックに対応す
る昇圧回路手段の動作を停止する昇圧回路手段用動作停
止回路が設けられることによって、不良を持つ記憶回路
ブロックの消費電力を削減できる。

【０１１９】また、請求項２３又は請求項２４の発明に
係る半導体集積回路装置によると、複数個の記憶回路ブ
ロックとは別に冗長記憶回路ブロックが設けられ、上記
一の記憶回路ブロックの入力ポートが上記冗長記憶回路
ブロックの複数個の記憶素子に情報を入力し且つ上記一
の記憶回路ブロックの出力ポートが上記冗長記憶回路ブ
ロックの複数個の記憶素子の情報を出力するように切り
換える冗長記憶素子切換回路が設けられることによっ
て、全ての入力ポート及び出力ポートの機能を回復でき
る。請求項２５の発明により、上記冗長記憶回路ブロッ
クに対応して、上記Ｘアドレス選択回路用活性化禁止回
路、Ｘアドレスデコーダ用活性化禁止回路、Ｘアドレス
選択信号取込ゲート用活性化禁止回路、ワード線電位初
期化回路用活性化禁止回路、Ｙアドレス選択回路用活性
化禁止回路、Ｙアドレスデコーダ用活性化禁止回路、Ｙ
アドレス選択信号取込ゲート用活性化禁止回路、ビット
線電位初期化回路用活性化禁止回路、差動増幅器用活性
化禁止回路、容量手段用基準電位供給停止回路、中間増
幅器用活性化禁止回路、Ｘアドレス供給停止回路、Ｙア
ドレス供給停止回路、昇圧電圧供給停止回路、回路定数
変更回路及び昇圧回路手段用動作停止回路のうちの何れ
かの回路が設けらるため消費電力を削減できる。請求項
２６の発明により、上記冗長記憶回路ブロックの上記何
れかの回路は初期状態において禁止、停止又は変更動作
を行なう動作状態となるため初期状態における消費電力
を削減できる。

【０１２０】また、請求項２７の発明に係る半導体集積
回路装置によると、上記記憶素子切換回路、入出力動作
禁止回路、Ｘアドレス選択回路用活性化禁止回路、Ｘア
ドレスデコーダ用活性化禁止回路、Ｘアドレス選択信号
取込ゲート用活性化禁止回路、ワード線電位初期化回路
用活性化禁止回路、Ｙアドレス選択回路用活性化禁止回
路、Ｙアドレスデコーダ用活性化禁止回路、Ｙアドレス
選択信号取込ゲート用活性化禁止回路、ビット線電位初
期化回路用活性化禁止回路、差動増幅器用活性化禁止回
路、容量手段用基準電位供給停止回路、中間増幅器用活
性化禁止回路、Ｘアドレス供給停止回路、Ｙアドレス供
給停止回路、昇圧電圧供給停止回路、回路定数変更回
路、昇圧回路手段用動作停止回路及び冗長記憶素子切換
回路のうちの何れかの回路を光学的又は電気的に切断可
能なヒューズを用いて構成することによって容易に所望
の効果をあげることが可能である。請求項２８の発明に
より、上記何れかの回路は、電源投入直後の初期化操作
時に所望の状態を設定し、半導体集積回路装置の外部か
ら半導体集積回路装置の活性化信号が入力される度に上
記所望の状態を設定し直す構成とすることによって初期
状態における消費電力を削減できる。

【０１２１】また、上記Ｘアドレス選択回路用活性化禁
止回路、Ｘアドレスデコーダ用活性化禁止回路、Ｘアド
レス選択信号取込ゲート用活性化禁止回路、ワード線電
位初期化回路用活性化禁止回路、Ｙアドレス選択回路用
活性化禁止回路、Ｙアドレスデコーダ用活性化禁止回
路、Ｙアドレス選択信号取込ゲート用活性化禁止回路、
ビット線電位初期化回路用活性化禁止回路、差動増幅器
用活性化禁止回路、容量手段用基準電位供給停止回路、
中間増幅器用活性化禁止回路、Ｘアドレス供給停止回
路、Ｙアドレス供給停止回路、昇圧電圧供給停止回路、
回路定数変更回路、昇圧回路手段用動作停止回路及び冗
長記憶素子切換回路は不良を持つ回路部分から電気的な
ストレスを取り除く効果を併せ持っており、半導体集積
回路装置の信頼性を向上させることが可能である。

【０１２２】以上のように、本発明によると、不良な回
路ブロックが存在しても装置全体が不良となることがな
く無作為に使用することができ、不良なデータによるデ
ータの破壊を防止することが可能な経済効率の優れた半
導体集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例に係る半導体集積回路装
置を示すブロック図である。

【図２】本発明の第二の実施例に係る半導体集積回路装
置を示すブロック図である。

【図３】本発明の第三の実施例に係る半導体集積回路装
置を示すブロック図である。

【図４】本発明の第四の実施例に係る半導体集積回路装
置を示すブロック図である。

【図５】本発明の第五の実施例に係る半導体集積回路装
置の第一の回路ブロックを示すブロック図である。

【図６】本発明の第六の実施例に係る半導体集積回路装
置の第一の回路ブロックを示すブロック図である。

【図７】本発明の第七の実施例に係る半導体集積回路装
置の第一の回路ブロックを示すブロック図である。

【図８】本発明の第八の実施例に係る半導体集積回路装
置の第一の回路ブロックを示すブロック図である。

【図９】本発明の第九の実施例に係る半導体集積回路装
置の第一の回路ブロックを示すブロック図である。

【図１０】本発明の第十の実施例に係る半導体集積回路
装置の第一の回路ブロックを示すブロック図である。

【図１１】本発明の第十一の実施例に係る半導体集積回
路装置を示すブロック図である。

【図１２】本発明の第十二の実施例に係る半導体集積回
路装置を示すブロック図である。

【図１３】本発明の第十三の実施例に係る半導体集積回
路装置を示すブロック図である。

【図１４】本発明の第十四の実施例に係る半導体集積回
路装置を示すブロック図である。

【図１５】本実施例に係る半導体集積回路装置の第一の
回路手段を示す回路図である。

【図１６】本実施例に係る半導体集積回路装置の第二の
回路手段を示す回路図である。

【図１７】本実施例に係る半導体集積回路装置の第三の
回路手段を示す回路図である。

【図１８】本実施例に係る半導体集積回路装置の第二の
回路ブロックに対応する第三の回路手段を示す回路図で
ある。

【図１９】本実施例に係る半導体集積回路装置の第三の
回路手段を示す回路図である。

【図２０】従来の半導体集積回路装置を示すブロック図
である。

【符号の説明】

１ａ〜１ｄ 第一の回路ブロック（記憶回路ブロック） ２，２ａ〜２ｅ 記憶素子の配列 ３，３ａ〜３ｄ 入出力ポート ４，４ａ〜４ｄ 第一の回路手段（記憶素子切換回路） ５，５ａ〜５ｅ，６ａ〜６ｄ 中間増幅器 ７，７ａ 第二の回路手段（入出力動作禁止回路） ８ 第三の回路手段（Ｘアドレス選択回路用活性化禁止
回路） ９ 第七の回路手段（Ｙアドレス選択回路用活性化禁止
回路） １０，１０ａ，１０ｂ Ｘアドレス選択回路 １１ Ｘアドレス選択信号線 １２ Ｙアドレス選択回路 １３ Ｙアドレス選択信号線 １４ 第十三の回路手段（中間増幅器用活性化禁止回
路） １５ Ｘアドレスデコーダ １６ 第四の回路手段（Ｘアドレスデコーダ用活性化禁
止回路） １７ ワード線電位初期化回路 １８ 第六の回路手段（ワード線電位初期化回路用活性
化禁止回路） １９ 第十四の回路手段（Ｘアドレス供給禁止回路） ２０，２０ａ〜２０ｄ 第十六の回路手段（昇圧電圧供
給停止回路） ２１ａ，２１ｂ 第五の回路手段（Ｘアドレス選択信号
取込ゲート用活性化禁止回路） ２２ 第八の回路手段（Ｙアドレスデコーダ用活性化禁
止回路） ２３ 第十の回路手段（ビット線電位初期化回路用活性
化禁止回路） ２４，２４ａ，２４ｂ 第十一の回路手段（差動増幅器
用活性化禁止回路） ２５ 第十五の回路手段（Ｙアドレス供給禁止回路） ２６ Ｙアドレスデコーダ ２７ａ，２７ｂ 第九の回路手段（Ｙアドレス選択信号
取込ゲート用活性化禁止回路） ２８ 第十二の回路手段（容量手段用基準電位供給停止
回路） ２９ ダイナミック型メモリーセル ３０ 第十七の回路手段（回路定数変更回路） ３１，３１ａ〜３１ｄ 昇圧回路手段 ３２ 昇圧回路駆動手段 ３３ 第十八の回路手段（昇圧回路手段用動作停止回
路） ３４ 第二の回路ブロック（冗長記憶回路ブロック） ３５ａ，３５ｂ ビット線 ３６ ワード線 ３７ａ〜３７ｄ 第十九の回路手段（冗長記憶素子切換
回路） ３８ ビット線電位初期化回路 Ｎ１〜Ｎ８ ＡＮＤゲート Ｇ１〜Ｇ２０ トライステートゲート Ｑ１〜Ｑ２９ Ｎチャネル型ＭＯＳトランジスタ Ｐ１〜Ｐ４ Ｐチャネル型ＭＯＳトランジスタ Ｓ１〜Ｓ９ 差動増幅器 ＣＬａ〜ＣＬｄ，Ｃ１，Ｃ２ 容量 Ｄ１ ダイオード ｉ１ インバータ ｒ１〜ｒ７ 抵抗 ｆ１〜ｆ７ ヒューズ Ｍ１ ＮＯＲゲート

Claims (28)

【特許請求の範囲】
1. 【請求項１】 複数個の記憶素子と該複数個の記憶素子
   に情報を入力する入力ポートと上記複数個の記憶素子の
   情報を出力する出力ポートとを有する記憶回路ブロック
   を複数個備えた半導体集積回路装置において、 一の記憶回路ブロックは、その入力ポートが他の記憶回
   路ブロックの複数個の記憶素子に情報を入力し且つその
   出力ポートが上記他の記憶回路ブロックの複数個の記憶
   素子の情報を出力するように切り換える記憶素子切換回
   路を有していることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記一の記憶回路ブロックは、その複数
   個の記憶素子と入力ポートとの間及びその複数個の記憶
   素子と出力ポートとの間に設けられた中間増幅器をさら
   に有し、 上記記憶素子切換回路は入力ポート及び出力ポートに接
   続されていることを特徴とする請求項１に記載の半導体
   集積回路装置。
3. 【請求項３】 上記一の記憶回路ブロックは、その複数
   個の記憶素子と入力ポートとの間及びその複数個の記憶
   素子と出力ポートとの間に設けられた中間増幅器をさら
   に有し、 上記記憶素子切換回路は複数の記憶素子に接続されてい
   ることを特徴とする請求項１に記載の半導体集積回路装
   置。
4. 【請求項４】 上記一の記憶回路ブロックは、その複数
   個の記憶素子と入力ポートとの間及びその複数個の記憶
   素子と出力ポートとの間に直列に設けられた複数個の中
   間増幅器をさらに有し、 上記記憶素子切換回路は上記複数個の中間増幅器同士の
   間に設けられていることを特徴とする請求項１に記載の
   半導体集積回路装置。
5. 【請求項５】 複数個の記憶素子と該複数個の記憶素子
   に情報を入力する入力ポートと上記複数個の記憶素子の
   情報を出力する出力ポートとを有する記憶回路ブロック
   を複数個備えた半導体集積回路装置において、 一の記憶回路ブロックは、その複数個の記憶素子に情報
   を入力する動作及びその複数個の記憶素子の情報を出力
   する動作を半導体集積回路装置の外部から供給される制
   御信号に依存することなく禁止する入出力動作禁止回路
   を有していることを特徴とする半導体集積回路装置。
6. 【請求項６】 上記一の記憶回路ブロックは、その複数
   個の記憶素子に情報を入力する動作及びその複数個の記
   憶素子の情報を出力する動作を半導体集積回路装置の外
   部から供給される制御信号に依存することなく禁止する
   入出力動作禁止回路をさらに有していることを特徴とす
   る請求項１乃至請求項４のうちの何れか１項に記載の半
   導体集積回路装置。
7. 【請求項７】 上記一の記憶回路ブロックの複数個の記
   憶素子は、情報を記憶する複数個のメモリーセルがＸ、
   Ｙ方向にマトリックス状に配列されたものであり、 Ｘアドレスの選択を決定するＸアドレスデコーダを有し
   Ｘアドレスに対応するＸアドレス選択信号を出力するＸ
   アドレス選択回路と、Ｘアドレスに対応する複数個のメ
   モリーセルに接続され該複数個のメモリーセルにＸアド
   レス選択信号を伝えるワード線と、上記Ｘアドレス選択
   回路の活性化を禁止するＸアドレス選択回路用活性化禁
   止回路とをさらに備えていることを特徴とする請求項５
   又は請求項６に記載の半導体集積回路装置。
8. 【請求項８】 上記Ｘアドレスデコーダの活性化を禁止
   するＸアドレスデコーダ用活性化禁止回路をさらに備え
   ていることを特徴とする請求項７に記載の半導体集積回
   路装置。
9. 【請求項９】 上記一の記憶回路ブロックの複数個の記
   憶素子は、情報を記憶する複数個のメモリーセルがＸ、
   Ｙ方向にマトリックス状に配列されたものであり、 上記一の記憶回路ブロックは、その外部からＸアドレス
   に対応するＸアドレス選択信号を取り込むＸアドレス選
   択信号取込ゲートをさらに有し、 Ｘアドレスに対応する複数個のメモリーセルに接続され
   該複数個のメモリーセルにＸアドレス選択信号を伝える
   ワード線と、上記Ｘアドレス選択信号取込ゲートの活性
   化を禁止するＸアドレス選択信号取込ゲート用活性化禁
   止回路とをさらに備えていることを特徴とする請求項５
   又は請求項６に記載の半導体集積回路装置。
10. 【請求項１０】 上記ワード線の電位を初期化するワー
    ド線電位初期化回路と、該ワード線電位初期化回路の活
    性化を禁止するワード線電位初期化回路用活性化禁止回
    路とをさらに備えていることを特徴とする請求項７乃至
    請求項９のうちの何れか１項に記載の半導体集積回路装
    置。
11. 【請求項１１】 上記一の記憶回路ブロックの複数個の
    記憶素子は、情報を記憶する複数個のメモリーセルが
    Ｘ、Ｙ方向にマトリックス状に配列されたものであり、 Ｙアドレスの選択を決定するＹアドレスデコーダを有し
    Ｙアドレスに対応するＹアドレス選択信号を出力するＹ
    アドレス選択回路と、Ｙアドレスに対応する複数個のメ
    モリーセルに接続され該複数個のメモリーセルに情報を
    伝えるビット線と、上記Ｙアドレス選択回路の活性化を
    禁止するＹアドレス選択回路用活性化禁止回路とをさら
    に備えていることを特徴とする請求項５乃至請求項１０
    のうちの何れか１項に記載の半導体集積回路装置。
12. 【請求項１２】 上記Ｙアドレスデコーダの活性化を禁
    止するＹアドレスデコーダ用活性化禁止回路をさらに備
    えていることを特徴とする請求項１１に記載の半導体集
    積回路装置。
13. 【請求項１３】 上記一の記憶回路ブロックの複数個の
    記憶素子は、情報を記憶する複数個のメモリーセルが
    Ｘ、Ｙ方向にマトリックス状に配列されたものであり、 上記一の記憶回路ブロックは、その外部からＹアドレス
    に対応するＹアドレス選択信号を取り込むＹアドレス選
    択信号取込ゲートをさらに有し、 Ｙアドレスに対応する複数個のメモリーセルに接続され
    該複数個のメモリーセルに情報を伝えるビット線と、上
    記Ｙアドレス選択信号取込ゲートの活性化を禁止するＹ
    アドレス選択信号取込ゲート用活性化禁止回路とをさら
    に備えていることを特徴とする請求項５乃至請求項１０
    のうちの何れか１項に記載の半導体集積回路装置。
14. 【請求項１４】 上記ビット線の電位を初期化するビッ
    ト線電位初期化回路と、該ビット線電位初期化回路の活
    性化を禁止するビット線電位初期化回路用活性化禁止回
    路とをさらに備えていることを特徴とする請求項１１乃
    至請求項１３のうちの何れか１項に記載の半導体集積回
    路装置。
15. 【請求項１５】 上記一の記憶回路ブロックは、上記ビ
    ット線に接続されビット線電位と参照電位とを比較する
    差動増幅器をさらに有し、 該差動増幅器の活性化を禁止する差動増幅器用活性化禁
    止回路をさらに備えていることを特徴とする請求項１１
    乃至請求項１４のうちの何れか１項に記載の半導体集積
    回路装置。
16. 【請求項１６】 上記一の記憶回路ブロックの記憶素子
    を構成するメモリーセルは、一の端子に基準電位が供給
    される容量手段と、該容量手段の他の端子とビット線と
    の接続状態をＸアドレス選択信号に応じてスイッチング
    制御するスイッチング素子とを有し、 上記容量手段への基準電位の供給を停止する容量手段用
    基準電位供給停止回路をさらに備えていることを特徴と
    する請求項５乃至請求項１５のうちの何れか１項に記載
    の半導体集積回路装置。
17. 【請求項１７】 上記一の記憶回路ブロックの内部に設
    けられた中間増幅器が活性化することを禁止する中間増
    幅器用活性化禁止回路をさらに備えていることを特徴と
    する請求項５乃至請求項１６のうちの何れか１項に記載
    の半導体集積回路装置。
18. 【請求項１８】 Ｘアドレスの供給を停止するＸアドレ
    ス供給停止回路をさらに備えていることを特徴とする請
    求項７乃至請求項１７のうちの何れか１項に記載の半導
    体集積回路装置。
19. 【請求項１９】 Ｙアドレスの供給を停止するＹアドレ
    ス供給停止回路をさらに備えていることを特徴とする請
    求項１１乃至請求項１８のうちの何れか１項に記載の半
    導体集積回路装置。
20. 【請求項２０】 Ｘアドレス選択回路に接続され半導体
    集積回路装置の外部から供給される電源電圧よりも絶対
    値が大きい昇圧電圧を発生する昇圧回路手段と、該昇圧
    回路手段が発生する昇圧電圧を上記一の記憶回路ブロッ
    クに供給することを停止する昇圧電圧供給停止回路とを
    備えていることを特徴をする請求項７乃至請求項１９の
    うちの何れか１項に記載の半導体集積回路装置。
21. 【請求項２１】 上記昇圧回路手段は容量手段を有し、 該容量手段に接続され上記昇圧回路手段を駆動する昇圧
    回路駆動手段と、上記容量手段及び昇圧回路駆動手段の
    うちの少なくとも一方の回路定数を変更する回路定数変
    更回路とを備えていることを特徴とする請求項２０に記
    載の半導体集積回路装置。
22. 【請求項２２】 それぞれが上記複数個の記憶回路ブロ
    ックのそれぞれのＸアドレス選択回路に接続され半導体
    集積回路装置の外部から供給される電源電圧よりも絶対
    値が大きい昇圧電圧を発生する複数個の昇圧回路手段
    と、該複数個の昇圧回路手段のうちの上記一の記憶回路
    ブロックに対応する昇圧回路手段の動作を停止する昇圧
    回路手段用動作停止回路とを備えていることを特徴をす
    る請求項７乃至請求項１９のうちの何れか１項に記載の
    半導体集積回路装置。
23. 【請求項２３】 上記一の記憶回路ブロックの複数個の
    記憶素子と同じ個数の記憶素子を有する冗長記憶回路ブ
    ロックをさらに備え、 上記一の記憶回路ブロックは、その入力ポートが上記冗
    長記憶回路ブロックの複数個の記憶素子に情報を入力し
    且つその出力ポートが上記冗長記憶回路ブロックの複数
    個の記憶素子の情報を出力するように切り換える冗長記
    憶素子切換回路をさらに有していることを特徴とする請
    求項１乃至請求項２２のうちの何れか１項に記載の半導
    体集積回路装置。
24. 【請求項２４】 上記冗長記憶回路ブロックは、その複
    数個の記憶素子に直列に接続された少なくとも１個の中
    間増幅器をさらに有し、 上記冗長記憶素子切換回路は、上記少なくとも１個の中
    間増幅器のうちの後尾の中間増幅器に接続されているこ
    とを特徴とする請求項２３に記載の半導体集積回路装
    置。
25. 【請求項２５】 上記冗長記憶回路ブロックの複数個の
    記憶素子は、情報を記憶する複数個のメモリーセルが
    Ｘ、Ｙ方向にマトリックス状に配列されたものであり、 上記冗長記憶回路ブロックに対応して設けられた、上記
    Ｘアドレス選択回路用活性化禁止回路、Ｘアドレスデコ
    ーダ用活性化禁止回路、Ｘアドレス選択信号取込ゲート
    用活性化禁止回路、ワード線電位初期化回路用活性化禁
    止回路、Ｙアドレス選択回路用活性化禁止回路、Ｙアド
    レスデコーダ用活性化禁止回路、Ｙアドレス選択信号取
    込ゲート用活性化禁止回路、ビット線電位初期化回路用
    活性化禁止回路、差動増幅器用活性化禁止回路、容量手
    段用基準電位供給停止回路、中間増幅器用活性化禁止回
    路、Ｘアドレス供給停止回路、Ｙアドレス供給停止回
    路、昇圧電圧供給停止回路、回路定数変更回路及び昇圧
    回路手段用動作停止回路のうちの何れかの回路をさらに
    備えていることを特徴とする請求項２３又は請求項２４
    に記載の半導体集積回路装置。
26. 【請求項２６】 上記冗長記憶回路ブロックに対応す
    る、Ｘアドレス選択回路用活性化禁止回路、Ｘアドレス
    デコーダ用活性化禁止回路、Ｘアドレス選択信号取込ゲ
    ート用活性化禁止回路、ワード線電位初期化回路用活性
    化禁止回路、Ｙアドレス選択回路用活性化禁止回路、Ｙ
    アドレスデコーダ用活性化禁止回路、Ｙアドレス選択信
    号取込ゲート用活性化禁止回路、ビット線電位初期化回
    路用活性化禁止回路、差動増幅器用活性化禁止回路、容
    量手段用基準電位供給停止回路、中間増幅器用活性化禁
    止回路、Ｘアドレス供給停止回路、Ｙアドレス供給停止
    回路、昇圧電圧供給停止回路、回路定数変更回路及び昇
    圧回路手段用動作停止回路のうちの上記何れかの回路
    は、初期状態において、禁止、停止又は変更動作を行な
    う動作状態となるように構成されていることを特徴とす
    る請求項２５に記載の半導体集積回路装置。
27. 【請求項２７】 上記記憶素子切換回路、入出力動作禁
    止回路、Ｘアドレス選択回路用活性化禁止回路、Ｘアド
    レスデコーダ用活性化禁止回路、Ｘアドレス選択信号取
    込ゲート用活性化禁止回路、ワード線電位初期化回路用
    活性化禁止回路、Ｙアドレス選択回路用活性化禁止回
    路、Ｙアドレスデコーダ用活性化禁止回路、Ｙアドレス
    選択信号取込ゲート用活性化禁止回路、ビット線電位初
    期化回路用活性化禁止回路、差動増幅器用活性化禁止回
    路、容量手段用基準電位供給停止回路、中間増幅器用活
    性化禁止回路、Ｘアドレス供給停止回路、Ｙアドレス供
    給停止回路、昇圧電圧供給停止回路、回路定数変更回
    路、昇圧回路手段用動作停止回路及び冗長記憶素子切換
    回路のうちの何れかの回路は、光学的又は電気的に切断
    可能なヒューズを個別に又は共通に有していることを特
    徴とする請求項１乃至請求項２６のうちの何れか１項に
    記載の半導体集積回路装置。
28. 【請求項２８】 上記記憶素子切換回路、入出力動作禁
    止回路、Ｘアドレス選択回路用活性化禁止回路、Ｘアド
    レスデコーダ用活性化禁止回路、Ｘアドレス選択信号取
    込ゲート用活性化禁止回路、ワード線電位初期化回路用
    活性化禁止回路、Ｙアドレス選択回路用活性化禁止回
    路、Ｙアドレスデコーダ用活性化禁止回路、Ｙアドレス
    選択信号取込ゲート用活性化禁止回路、ビット線電位初
    期化回路用活性化禁止回路、差動増幅器用活性化禁止回
    路、容量手段用基準電位供給停止回路、中間増幅器用活
    性化禁止回路、Ｘアドレス供給停止回路、Ｙアドレス供
    給停止回路、昇圧電圧供給停止回路、回路定数変更回
    路、昇圧回路手段用動作停止回路及び冗長記憶素子切換
    回路のうちの何れかの回路は、電源投入直後の初期化操
    作時に所望の状態を設定し、半導体集積回路装置の外部
    から半導体集積回路装置の活性化信号が入力される度に
    上記所望の状態を設定し直すように構成されていること
    を特徴とする請求項１乃至請求項２７のうちの何れか１
    項に記載の半導体集積回路装置。