JPH04297912A - 電源投入回路 - Google Patents
電源投入回路Info
- Publication number
- JPH04297912A JPH04297912A JP3062254A JP6225491A JPH04297912A JP H04297912 A JPH04297912 A JP H04297912A JP 3062254 A JP3062254 A JP 3062254A JP 6225491 A JP6225491 A JP 6225491A JP H04297912 A JPH04297912 A JP H04297912A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse generation
- power supply
- pulse
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101001094647 Homo sapiens Serum paraoxonase/arylesterase 1 Proteins 0.000 abstract description 15
- 102100035476 Serum paraoxonase/arylesterase 1 Human genes 0.000 abstract description 15
- 101000621061 Homo sapiens Serum paraoxonase/arylesterase 2 Proteins 0.000 abstract description 4
- 102100022824 Serum paraoxonase/arylesterase 2 Human genes 0.000 abstract description 4
- 230000006378 damage Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電源投入回路に関し、特
に、電源投入による電源電圧の立上り時にパルス信号を
発生する電源投入回路に関する。
に、電源投入による電源電圧の立上り時にパルス信号を
発生する電源投入回路に関する。
【０００２】
【従来の技術】従来、かかる電源投入回路はメモリ回路
等の内部回路として用いられており、電源投入による電
源電圧の立上り時にパルス信号を発生させるようになっ
ている。
等の内部回路として用いられており、電源投入による電
源電圧の立上り時にパルス信号を発生させるようになっ
ている。
【０００３】図３は従来の一例を示す電源投入回路図で
ある。図３に示すように、従来の半導体メモリ等におけ
る電源投入回路は、ソースが電源ＶＤＤに接続されゲー
トとドレインを接続したＰチャネル型ＭＯＳトランジス
タ（以下Ｐ−ｃｈＴｒという）Ｑ１と、ゲートがＧＮＤ
に接続されソースがＰ−ｃｈ Ｔｒ Ｑ１のドレイ
ンと接続されるとともに、ドレインは節点Ｆ１に接続さ
れたＰ−ｃｈ Ｔｒ Ｑ２と、ゲートがＶＤＤに接
続され、ソースがＧＮＤに接続されるとともに、ドレイ
ンは節点Ｆ１に接続されたＮチャネル型ＭＯＳトランジ
スタ（以下Ｎ−ｃｈＴｒという）Ｑ３と、節点Ｆ１を入
力に接続し且つ出力にパルス信号ＰＯＮ１を出力するＣ
ＭＯＳインバータＩ１とで構成される。かかる電源投入
回路の動作については、以下に説明する。
ある。図３に示すように、従来の半導体メモリ等におけ
る電源投入回路は、ソースが電源ＶＤＤに接続されゲー
トとドレインを接続したＰチャネル型ＭＯＳトランジス
タ（以下Ｐ−ｃｈＴｒという）Ｑ１と、ゲートがＧＮＤ
に接続されソースがＰ−ｃｈ Ｔｒ Ｑ１のドレイ
ンと接続されるとともに、ドレインは節点Ｆ１に接続さ
れたＰ−ｃｈ Ｔｒ Ｑ２と、ゲートがＶＤＤに接
続され、ソースがＧＮＤに接続されるとともに、ドレイ
ンは節点Ｆ１に接続されたＮチャネル型ＭＯＳトランジ
スタ（以下Ｎ−ｃｈＴｒという）Ｑ３と、節点Ｆ１を入
力に接続し且つ出力にパルス信号ＰＯＮ１を出力するＣ
ＭＯＳインバータＩ１とで構成される。かかる電源投入
回路の動作については、以下に説明する。
【０００４】図４（ａ），（ｂ）はそれぞれ図３に示す
回路の動作を説明するための電源電圧がゆっくり立上っ
た時および急激に立上った時の各種信号波形図である。 図４（ａ）に示すように、電源電圧ＶＤＤがゆっくり立
上る時、節点Ｆ１の電位は、Ｐ−ｃｈ Ｔｒ Ｑ１
とＰ−ｃｈ Ｔｒ Ｑ２およびＮ−ｃｈ ＴｒＱ
３に流す電流量によって決定され、ＶＤＤの立上りとと
もに除々に増加していく。すなわち、Ｎ−ｃｈ Ｔｒ
Ｑ３の流す電流量が非常に小さいため、節点Ｆ１の
電位はＶＤＤと節点Ｆ１の差電位がＰ−ｃｈ Ｔｒ
Ｑ１のスレッショホールド電圧（以下、ＶＴＰと称す
）及びＰ−ｃｈ Ｔｒ Ｑ２のＶＴＰを加えた電位
以上でゆっくり立上る。 この節点Ｆ１の電位がインバータＩ１のスレッシュホー
ルドを越えた時、出力信号ＰＯＮ１はＶＤＤからＧＮＤ
へ降下しパルスとして出力される。一方、図４（ｂ）に
示すように、電源が投入されてＶＤＤが急激に立上った
時、節点Ｆ１の電位がＶＤＤと同時に立上るため、出力
信号ＰＯＮ１はＶＤＤにならず、出力されない。
回路の動作を説明するための電源電圧がゆっくり立上っ
た時および急激に立上った時の各種信号波形図である。 図４（ａ）に示すように、電源電圧ＶＤＤがゆっくり立
上る時、節点Ｆ１の電位は、Ｐ−ｃｈ Ｔｒ Ｑ１
とＰ−ｃｈ Ｔｒ Ｑ２およびＮ−ｃｈ ＴｒＱ
３に流す電流量によって決定され、ＶＤＤの立上りとと
もに除々に増加していく。すなわち、Ｎ−ｃｈ Ｔｒ
Ｑ３の流す電流量が非常に小さいため、節点Ｆ１の
電位はＶＤＤと節点Ｆ１の差電位がＰ−ｃｈ Ｔｒ
Ｑ１のスレッショホールド電圧（以下、ＶＴＰと称す
）及びＰ−ｃｈ Ｔｒ Ｑ２のＶＴＰを加えた電位
以上でゆっくり立上る。 この節点Ｆ１の電位がインバータＩ１のスレッシュホー
ルドを越えた時、出力信号ＰＯＮ１はＶＤＤからＧＮＤ
へ降下しパルスとして出力される。一方、図４（ｂ）に
示すように、電源が投入されてＶＤＤが急激に立上った
時、節点Ｆ１の電位がＶＤＤと同時に立上るため、出力
信号ＰＯＮ１はＶＤＤにならず、出力されない。
【０００５】
【発明が解決しようとする課題】上述した半導体メモリ
等の電源投入回路は、電源が投入されてＶＤＤが急激に
立上った時、パルスを発生しないので、内部記憶回路等
の初期状態を決定することができず、貫通電流を流して
ＩＣを破壊するという欠点がある。
等の電源投入回路は、電源が投入されてＶＤＤが急激に
立上った時、パルスを発生しないので、内部記憶回路等
の初期状態を決定することができず、貫通電流を流して
ＩＣを破壊するという欠点がある。
【０００６】本発明の目的は、かかる電源電圧ＶＤＤの
立上り方に関係なく、メモリ回路等の内部初期状態を決
定し、貫通電流をなくしてＩＣ等の破壊を防止できる電
源投入回路を提供することにある。
立上り方に関係なく、メモリ回路等の内部初期状態を決
定し、貫通電流をなくしてＩＣ等の破壊を防止できる電
源投入回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の電源投入回路は
、電源が投入されて電源電圧がゆっくり立上るときにパ
ルス信号を発生するＤＣパルス発生回路と、前記電源が
投入されて前記電源電圧が急激に立上るときにパルス信
号を発生するＡＣパルス発生回路と、前記両パルス発生
回路の出力の論理和をとるゲート回路とを有し、前記電
源電圧の立上り方に関係なく立上り時にパルスを出力す
るように構成される。
、電源が投入されて電源電圧がゆっくり立上るときにパ
ルス信号を発生するＤＣパルス発生回路と、前記電源が
投入されて前記電源電圧が急激に立上るときにパルス信
号を発生するＡＣパルス発生回路と、前記両パルス発生
回路の出力の論理和をとるゲート回路とを有し、前記電
源電圧の立上り方に関係なく立上り時にパルスを出力す
るように構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示す電源投入回
路図である。図１に示すように、本実施例はＡＣパルス
発生回路１と、ＤＣパルス発生回路２と、これら両パル
ス発生回路１，２の出力の論理和をとるオアゲートＯＲ
とを有する。このうち、ＤＣパルス発生回路２は、前述
した図３の従来例と同様、ソースがＶＤＤに接続されゲ
ートとドレインが接続されたＰ−ｃｈ Ｔｒ Ｑ１
と、ゲートＧＮＤに接続されソースはＰ−ｃｈ Ｔｒ
Ｑ１のドレインに接されるとともにドレインが節点
１に接続されたＰ−ｃｈ Ｔｒ Ｑ２と、ゲートが
ＶＤＤに接続されソースがＧＮＤに接続されるとともに
ドレインが節点Ｆ１に接続されたＮ−ｃｈＴｒ Ｑ３
と、節点Ｆ１を入力とし且つパルス信号ＰＯＮ１を出力
するＣＭＯＳインバータＩ１とから構成される。一方、
ＡＣパルス発生回路１はＶＤＤと節点Ｆの間に設けた抵
抗Ｒと、節点Ｆ２とＧＮＤの間に設けた容量Ｃと、節点
Ｆ２の電圧を入力してパルス信号ＰＯＮ２を出力するＣ
ＭＯＳインバータＩ２とから構成される。これらＤＣパ
ルス発生回路２の出力信号ＰＯＮ１と、ＡＣパルス発生
回路１の出力信号ＰＯＮ２は、２入力のＣＭＯＳオア回
路ＯＲによりパルス信号ＰＯＮを出力する。以下、上述
した電源投入回路の動作を各種信号波形を用いて説明す
る。
路図である。図１に示すように、本実施例はＡＣパルス
発生回路１と、ＤＣパルス発生回路２と、これら両パル
ス発生回路１，２の出力の論理和をとるオアゲートＯＲ
とを有する。このうち、ＤＣパルス発生回路２は、前述
した図３の従来例と同様、ソースがＶＤＤに接続されゲ
ートとドレインが接続されたＰ−ｃｈ Ｔｒ Ｑ１
と、ゲートＧＮＤに接続されソースはＰ−ｃｈ Ｔｒ
Ｑ１のドレインに接されるとともにドレインが節点
１に接続されたＰ−ｃｈ Ｔｒ Ｑ２と、ゲートが
ＶＤＤに接続されソースがＧＮＤに接続されるとともに
ドレインが節点Ｆ１に接続されたＮ−ｃｈＴｒ Ｑ３
と、節点Ｆ１を入力とし且つパルス信号ＰＯＮ１を出力
するＣＭＯＳインバータＩ１とから構成される。一方、
ＡＣパルス発生回路１はＶＤＤと節点Ｆの間に設けた抵
抗Ｒと、節点Ｆ２とＧＮＤの間に設けた容量Ｃと、節点
Ｆ２の電圧を入力してパルス信号ＰＯＮ２を出力するＣ
ＭＯＳインバータＩ２とから構成される。これらＤＣパ
ルス発生回路２の出力信号ＰＯＮ１と、ＡＣパルス発生
回路１の出力信号ＰＯＮ２は、２入力のＣＭＯＳオア回
路ＯＲによりパルス信号ＰＯＮを出力する。以下、上述
した電源投入回路の動作を各種信号波形を用いて説明す
る。
【００１０】図２（ａ），（ｂ）はそれぞれ図１に示す
回路の動作を説明するための電源電圧がゆっくり立上っ
た時および急激に立上った時の各種信号波系図である。 図２（ａ）に示すように、前述した図４（ａ）と同様、
電源が投入されてＶＤＤがゆっくり立上る時は、出力信
号ＰＯＮ１が出力され、２入力のＣＭＯＳオア回路ＯＲ
へ伝達されるので出力信号ＰＯＮを得る。一方、図２（
ｂ）に示すように、電源が投入されてＶＤＤが急激に立
上った時は、出力信号ＰＯＮ１を出力しないが、ＡＣパ
ルス発生回路１の抵抗Ｒと容量Ｃの接続点である節点Ｆ
２は抵抗Ｒと容量Ｃの自定数によって電位が上昇する。 この節点Ｆ２の電位がインバータＩ２のスレッシュホー
ルドを越えた時、出力信号ＰＯＮ２は、ＶＤＤからＧＮ
Ｄへ降下し、２入力のＣＭＯＳオア回路ＯＲへ伝達され
るので、出力信号ＰＯＮを得る。
回路の動作を説明するための電源電圧がゆっくり立上っ
た時および急激に立上った時の各種信号波系図である。 図２（ａ）に示すように、前述した図４（ａ）と同様、
電源が投入されてＶＤＤがゆっくり立上る時は、出力信
号ＰＯＮ１が出力され、２入力のＣＭＯＳオア回路ＯＲ
へ伝達されるので出力信号ＰＯＮを得る。一方、図２（
ｂ）に示すように、電源が投入されてＶＤＤが急激に立
上った時は、出力信号ＰＯＮ１を出力しないが、ＡＣパ
ルス発生回路１の抵抗Ｒと容量Ｃの接続点である節点Ｆ
２は抵抗Ｒと容量Ｃの自定数によって電位が上昇する。 この節点Ｆ２の電位がインバータＩ２のスレッシュホー
ルドを越えた時、出力信号ＰＯＮ２は、ＶＤＤからＧＮ
Ｄへ降下し、２入力のＣＭＯＳオア回路ＯＲへ伝達され
るので、出力信号ＰＯＮを得る。
【００１１】上述したように、本実施例によれば、電源
電圧ＶＤＤの立上りがゆっくりしている時はＤＣパルス
発生回路２が機能し、またＶＤＤの立上りが急激な時は
ＡＣパルス発生回路１が機能するので、電源電圧ＶＤＤ
の立上り方如何によらず、パルス出力ＰＯＮを得られる
。
電圧ＶＤＤの立上りがゆっくりしている時はＤＣパルス
発生回路２が機能し、またＶＤＤの立上りが急激な時は
ＡＣパルス発生回路１が機能するので、電源電圧ＶＤＤ
の立上り方如何によらず、パルス出力ＰＯＮを得られる
。
【００１２】
【発明の効果】以上説明したように、本発明の電源投入
回路は、電源が投入されてＶＤＤがゆっくり立上る時及
び電源が投入されてＶＤＤが急激に立上る時のいずれで
もパルス信号を発生でき、内部初期状態を決定し、貫通
電流をなくしてＩＣの破壊を防止できるという効果があ
る。
回路は、電源が投入されてＶＤＤがゆっくり立上る時及
び電源が投入されてＶＤＤが急激に立上る時のいずれで
もパルス信号を発生でき、内部初期状態を決定し、貫通
電流をなくしてＩＣの破壊を防止できるという効果があ
る。
【図１】本発明の一実施例を示す電源投入回路図である
。
。
【図２】図１に示す回路の動作を説明するための各種信
号の波形図である。
号の波形図である。
【図３】従来の一例を示す電源投入回路図である。
【図４】図３に示す回路の動作を説明するための各種の
信号波形図である。
信号波形図である。
１ ＡＣパルス発生回路
２ ＤＣパルス発生回路
Ｑ１，Ｑ２ Ｐチャネル型ＭＯＳトランジスタＱ
３ Ｎチャネル型ＭＯＳトランジスタＩ１，Ｉ２
ＣＭＯＳインバータＯＲ ２入力ＣＭＯ
Ｓオア回路 Ｒ 抵抗 Ｃ 容量
３ Ｎチャネル型ＭＯＳトランジスタＩ１，Ｉ２
ＣＭＯＳインバータＯＲ ２入力ＣＭＯ
Ｓオア回路 Ｒ 抵抗 Ｃ 容量
Claims (2)
- 【請求項１】 電源が投入されて電源電圧がゆっくり
立上るときにパルス信号を発生するＤＣパルス発生回路
と、前記電源が投入されて前記電源電圧が急激に立上る
ときにパルス信号を発生するＡＣパルス発生回路と、前
記両パルス発生回路の出力の論理和をとるゲート回路と
を有し、前記電源電圧の立上り方に関係なく立上り時に
パルスを出力することを特徴とする電源投入回路。 - 【請求項２】 前記ＤＣパルス発生回路はＭＯＳトラ
ンジスタおよびインバータで構成し、前記ＡＣパルス発
生回路は抵抗，容量素子およびインバータで構成したこ
とを特徴とする請求項１記載の電源投入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062254A JPH04297912A (ja) | 1991-03-27 | 1991-03-27 | 電源投入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062254A JPH04297912A (ja) | 1991-03-27 | 1991-03-27 | 電源投入回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297912A true JPH04297912A (ja) | 1992-10-21 |
Family
ID=13194828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062254A Pending JPH04297912A (ja) | 1991-03-27 | 1991-03-27 | 電源投入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271697A (ja) * | 1985-09-26 | 1987-04-02 | 三菱電機株式会社 | Ｉｃカ−ド |
-
1991
- 1991-03-27 JP JP3062254A patent/JPH04297912A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271697A (ja) * | 1985-09-26 | 1987-04-02 | 三菱電機株式会社 | Ｉｃカ−ド |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| JP4495096B2 (ja) * | 1997-05-30 | 2010-06-30 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4812679A (en) | Power-on reset circuit | |
| JP2741022B2 (ja) | パワーオンリセツトパルス発生回路 | |
| US5581206A (en) | Power level detection circuit | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPS60162308A (ja) | パワーオンリセツトパルス発生装置 | |
| KR100548558B1 (ko) | 반도체 장치용 내부전압 발생기 | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| JP2578465B2 (ja) | パルス信号発生回路 | |
| US7084684B2 (en) | Delay stage insensitive to operating voltage and delay circuit including the same | |
| JPH04297912A (ja) | 電源投入回路 | |
| JP3687477B2 (ja) | パワーオンリセット回路 | |
| KR100313512B1 (ko) | 파워 온 검출회로 | |
| JP2803448B2 (ja) | 出力回路 | |
| JPH0697796A (ja) | パワーオンリセット回路 | |
| JP2005039635A (ja) | パワーオンリセット回路 | |
| JPH06291640A (ja) | レベル変換回路 | |
| JPS6243367B2 (ja) | ||
| JP3083654B2 (ja) | 出力回路 | |
| JP4646434B2 (ja) | パワーオンリセット回路 | |
| JPH03248619A (ja) | 半導体出力回路 | |
| KR100348301B1 (ko) | 파워 온 리셋 회로 | |
| JPH04117717A (ja) | 半導体集積回路装置 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JP2885670B2 (ja) | Ｃｒ発振回路 | |
| JP2577127Y2 (ja) | リセット信号入力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |