JPS60162308A - パワーオンリセツトパルス発生装置 - Google Patents

パワーオンリセツトパルス発生装置

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JPS60162308A
JPS60162308A JP60004203A JP420385A JPS60162308A JP S60162308 A JPS60162308 A JP S60162308A JP 60004203 A JP60004203 A JP 60004203A JP 420385 A JP420385 A JP 420385A JP S60162308 A JPS60162308 A JP S60162308A
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JP
Japan
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latch
circuit
capacitor
fet
inverter
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JP60004203A
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シヤンノン・ナン・シエン
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TDK Micronas GmbH
ITT Inc
Original Assignee
Deutsche ITT Industries GmbH
ITT Industries Inc
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Filing date
Publication date
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電子システムに対する電源が付勢された後
リセットパルスを発生するための回路に関するものであ
り、さらに詳しく言えば、大規模集積回路（Ｌｉ）型の
チップに設けることができる微小回路に関するものであ
る。
［発明の技術的背景］ 多くの電子回路においては２以上の安定状態を持つこと
のできる部品が使用されている。例えばデジタル回路で
はしばしばフリップフロップ、ラッチおよびカウンタが
使用される。これらの形式の部品は、回路が付勢される
たびにそれらの正常な動作に先立って開始状態またはリ
セット状態に設定されなければならない。典型的には１
以上の回路が単一の電源によって付勢される。しかしな
がら、電源が付勢されたとき、その出力は最終の正常な
安定した値に到達する前に頻繁な変動をともなった予期
しないような状態で上昇する。これは特に発振器および
ＳＣＲが使用されて（通常高い値の）ＤＣまたはＡＣ電
圧を（通常低い値の）ＤＣ電圧に変換するスイッチング
型の電源の場合に特に問題になる。電源出力におけるこ
の初期変化のために前記の多安定部品の電源の安定した
後の状態が特定の状態にあることを確保することは非常
に困難である。したがって初期化またはリセットパルス
で前記部品を所望の状態に設定することが必要である。
通常このリセットパルスを発生するために使用される回
路は各パワーアップ動作に対して只１回だけ付勢され、
それ以外の時間は付勢されない状態に置かれている。リ
セットパルスはある継続時間を持たなければならず、そ
の時間は電源によって異なっており、マイクロ秒から数
秒の範囲にわたっている。
スペースおよび電力を節約するためにおよび電子回路の
動作速度を増加させるために、これらの回路は０ＭＯ８
技術のようなよく知られたＩＣ技術によって微小化され
ている。しかしながら、リセットパルス発生回路は伝統
的に抵抗やキャパシタのような０ＭＯ８ＩＣ上に集積す
ることのできない受動素子によって構成され、それ故そ
れらはＩＣの外部に配置しなければならない欠点を有し
ている。
［発明の概要］ したがって、この発明の目的は、通常の技術によって０
ＭＯ８ＩＣの一部として製作することができるリセット
パルス発生回路を提供することである。
この発明の別の目的は、電子システムの他の素子と共に
ＩＣチップに形成することができる回路を提供すること
である。
この発明のさらに別の目的はマイクロ秒から数秒の範囲
にわたるパルスを発生するようにパルス継続時間を六更
することのできる回路を提供することである。その他の
この発明の目的および効果は以下の詳細な説明によって
明らかにされるであろう。
前述のようにリセットパルスの目的は電源出力が設定さ
れた後、ある種の回路素子を予め定められた状態に設定
することである。パルスの継続期間は電源出力の立上が
り時間に依存している。もしも、この立上がりが非常に
ゆっくりとしたものであったり、或いは変動したりする
ならば、比較的長い立上がり時間の後に差動フリップフ
ロップのようないくつかの回路素子の付勢レベルに到達
し、この付勢レベルに到達した後でリセットパルスを回
路素子に供給されることを確実にするためにはリセット
パルスは長い継続時間を持つ必要がある。場合によって
はリセットパルスは１秒或いはそれ以上の継続時間でな
ければならない。しかしながらリセットパルスは習慣的
に適当な時定数を持ったＲＣ回路から導出される。この
発明に対して必要な時定数を得るためには回路の抵抗お
よびキャパシタはそれぞれメグオームおよびマイクロフ
ァラッドのオーダーでなければならない。集積回路（Ｉ
Ｃ）チップ上でそのような素子を得ることは非常に困難
である。それ故この発明においてはＦＥＴ　（電界効果
トランジスタ）のような電圧依存素子が抵抗の代わりに
使用される。これらの素子は充分の抵抗値を有しており
、それ故キャパシタＣはビコファランドの範囲に減少さ
せることができる。非常に長い時定数に対してはダイオ
ードのような他の非直線素子が使用されて、ＲＣ回路の
抵抗を増加させる。
回路はまたラッチ手段を備え、それは電源出力の立上が
りの速い段階において付勢され、ＲＣ回路によってリセ
ットされる。
ラッチ手段は中間状態の生じないようにその出力が第１
または第２の値のいずれかであるように設計されている
。それはまたＲＣ回路の出力を増幅する。最後にラッチ
手段はメモリ手段としても使用され、電源がオンに切替
えられる都度ただ１個のリセットパルスだけが出力され
、電源出力の変動がさらに別のリセットパルスを生じさ
せない。
ラッチ手段の出力は遅延回路に供給される。この回路は
リセットパルスが供給される前に予め選択された部品が
付勢および安定される時間を与える。
遅延回路の出力は増幅回路によって増幅およｒＪ）バッ
ファ或いは条件付けされてシャープな、はっきりとした
前縁および後縁を持ったパルスを生成する。
［発明の実施例］ 第１図に示すようにこの発明のりセットパルス発生回路
は４個の段、すなわち、ＲＣ回路１０、ラッチ段１２、
遅延段１４および増幅段１６を備えている。
回路はＭＯＳＦＥＴ　（ＭＯ８型電界効果トランジスタ
）およびキャパシタのみで形成するとよく、そのように
すれば０ＭＯ８技術または類似の技術を使用して単一チ
ップ上に形成することができる。
ＭＯＳＦＥＴはＰ−ＭＯＳまたはｆｌ−ＭＯＳトランジ
スタのいずれかとして作られることはよく知られている
。明瞭にするために、図示の全てのＰ−ＭＯＳまたはＮ
−ＭＯＳＦＥＴは同一であり、ＰまたはＮの後に数字を
付して示されている。さらに、いくつかのＦＥＴは相補
型対としてチップ上に形成され、インバータを形成する
ように結合されることが好ましい。各相補型対のそれぞ
れのＰ−ＭＯＳまたはＮ−ＭＯＳＦＥＴは同じ数字符号
を付されている。
第１図の実施例において、ＲＣ回路１０はキャパシタＣ
１および２個のＰ−ＭＯＳ　トランジスタＰｌ　、Ｐ２
を備えている。キャパシタＣ１は４ｐＦの値を有する。
Ｐｌ　、Ｐ２の等価抵抗はそれらトランジスタＰ１　、
Ｐ２のソース、ドレイン間の電圧に依存する。キャパシ
タＣ１およびトランジスタｐ１　、ｐ２は図示のよろ「
正のバス１８と接地バス２０の間に直列に接続されてい
る。
２本のバスは電源（図示せず）の出力に接続されており
、それ故電源が時間ｔ＝Ｑにおいて付勢されたとき、そ
れらの両端の電圧ＶｐはＯから最終値、すなわち第２図
に示された公称値Ｖｏｐに上昇する。
Ｖｐの上昇に従って、トランジスタＰ１およびＰ２は導
通を開始し、キャパシタの両端の電圧およびノードＡの
電圧もまた上昇を開始する。パルス発生回路の各ノード
における電圧プロファイルも第２図に示されている。ト
ランジスタＰ１゜Ｐ２の両端の電圧降下はトランジスタ
の電流および逆方向バイアスに依存する。もしもトラン
ジスタＰＩ　、Ｐ２がそれぞれ６／２０および６／７０
のチャンネル幅対長さの比を有しているならば、それら
の電圧降下は１〜３ボルトの範囲である。それ故、ノー
ドＡの電圧ＶａはＶｐが少なくとも４ボルトに達するま
ではＶｐの上昇速度に無関係に感知されるような値を持
たない。
ラッチ段１２は３個のインバータおよびこの段をＲＣ回
路１０に結合するために使用される入力トランジスタＮ
３を備えている。インバータは図示のように直列に接続
された２個の相補型トランジスタにより構成されている
。それぞれトランジスタＰ４　、Ｎ４およびＰ’５．Ｎ
５よりなるインバータは背中合せに結合されて入力ノー
ドＢと出力ノードＣを有するラッチ２２を形成している
。それらのトランジスタは次のようなチャンネルの幅と
長さの日を有している。すなわち、Ｐ４・・・６　／２
０゜Ｎ４・・・１２１５　、Ｐ５　・・・６　／１１．
　Ｎ５　・・・６／２０である。この非対称的な装置は
電源が付勢されたときラッチ出力が最初低いことを確保
するために設けられる。それ故、第２図に示すようにｔ
＝７２において電源出力はしきい値ｖｐ　＝ｖｔに到達
し、それはラッチ段を付勢し、その点において人力ノー
ドＢの電圧ｖｂは大きくなる。−力出力ノードＣの電圧
ＶＣは低い。
ラッチ２２が上述の状態までパワーアップされることを
確実にするために、入力および出力ノードＢおよびＣも
まｔ−Ｐれぞれ図示のようにキャパシタＣ２およびＣ３
を通って正および接地バス１８゜２０に結合されている
。Ｃ２は０，５ｐＦの値であることが好ましく、−万Ｃ
３は１ρＦである。
ラッチ段１２はまた相補型トランジスタＰ６およびＮ６
よりなる第３のインバータを備えている。
この第３のインバータはラッチ２２の出力を反転するた
めに使用される。１〜ランジスタＰ６およびＮ６はチャ
ンネルの幅と長さの比が６７５であることが好ましい。
遅延段が第３のインバータ出力ノードＤに結合され、そ
れは第２のＲＣ回路を備えている。この回路の抵抗はソ
ースによってキャパシタＣ４と直列に接続されたトラン
ジスタＮ７によって与えられている。キャパシタＣ４は
２ｐＦの値を有することが好ましく、一方トランジスタ
Ｎ７のチャンネルの幅と長さの比は６／３０であること
が好ましい。
キャパシタＣ４の両端の電圧、すなわちノードＥの電圧
は増幅段１６に結合される。第１図に示すように、増幅
段は２組の相補型トランジスタＰ８゜Ｎ８　、Ｐ９　、
Ｎ９を有する２個のインバータを備えている。２個のイ
ンバータは縦続接続され、それ故遅延段の出力は第１の
インバータ（Ｐ８／Ｎ８）の入力となり、第１のインバ
ータ（Ｐ８／Ｎ８）の出力（ノードＦ）は第２のインバ
ータ（Ｐ９　／Ｎ９　）の入力となる。第２のインバー
タ（Ｐ９　／Ｎ９　”）の出力はパルス発生回路全体の
出力となっている。トランジスタＰ８．Ｎ８のチャンネ
ルの幅と長さの比は６１５であり、トランジスタＰ９　
、Ｎ９のそれは２４１５である。
回路の動作は上述の説明から明らかであろう。
第２図に示すように１＝０において付勢された電源の出
力はｔ＝’１’−ｉにおいて安定される。Ｔ１より少し
前の時点Ｔ２において前記出力はある値Ｖｔに到達し、
その点でラッチ段１２が付勢され、ノードＢが高い値に
なり、ノードＣは低い値に止まる。ノードＣの論理レベ
ルはインバータＰ６／Ｎ６によって反転され、ノードＤ
も高いレベルになる。ノードＤの電圧Ｖｄが高くなるや
否やキャパシタＣ４はトランジスタＮ７を介して充電を
開始する。
最初インバータＰ８　／Ｎ８はキャパシタＣ４の両端の
電圧が低いためにノードＦ（Ｖｆ）において高い出力を
有する。キャパシタＣ４の両端の電圧（Ｖｅ　）がしき
い値レベルｖＳ　（ｔ−Ｉ４）に到達すると、インバー
タＰ８　／Ｎ８の出力（ノードＦ）は低くなる。この出
力はインバータＰ９／・Ｎ９によって反転され、それ故
ｔ＝Ｔ４において全体の回路の出力は高い値になりリセ
ットパルスを開始させる。
一方ＲＣ回路１０のキャパシタＣ１は電圧ＶＤＤに向か
って充電される。その電圧ＶａがレベルＶｔ　−（Ｉ７
−王３）に達するとトランジスタＮ３がオンに切替えら
れ、ノードＢは接地電位になる。
ラッチ２２は直ちに状態を変化させ、それ放出力は高く
なる。結果的にインバータＰ６．／Ｎ６の出力Ｖｄは低
くなり、電源がオンの間は低いままである。
ノードＤが低くなると、トランジスタＮ７はオフに切替
えられ、キャパシタＣ４は図示のようにトランジスタＮ
８を通って放電を始める。その電圧ＶｅがＶｓに達する
と（ｔ＝７５）、Ｉ−ランジスタＮ８もまたオフに切替
えられ、インバータＰ８　／Ｎ８の出力（ノードＦ）は
高いレベルになる。この変化はインバータＰ９　／Ｎ９
の出力を低くし、リセットパルスを終了させる。
第２図に示すようにリセットパルスは期間ＴＤ後にオン
になり、全ての予め選択された回路を設定することを可
能にする。ＴＤはＶｐの立上がり速度およびＲＣ回路１
０の時定数によって決定される。リセットパルスの期間
ＴＤは本質的にはＲＣ回路１０の時定数によって決定さ
れる。
第１図に示された回路は１〜１０マイクロ秒の範囲のリ
セットパルスに対して適している。パルスの期間をミリ
秒まで増加させるためにもつと大きい抵抗値を有する他
の素子を使用することができる。そのような素子の一つ
が第３図に示されている。それはツェナーダイオードＺ
であり、キャパシタＣ１と直列に逆バイアスで接続され
ている。
この実施例においてはトランジスタＰ１およびＰ２は前
述のように電圧降下を与えるために使用されている。キ
ャパシタＣ１はツェナーダイオードＺを通って流れる漏
洩電流によって充電される。
この装置の非直線特性によってその実効抵抗は２個のト
ランジスタの抵抗よりずっと大きくなる。
キャパシタおよびツェナーダイオードの実効時定数はミ
リ秒の範囲である。
もしも１秒以上の非常に長いパルスが要求されるならば
、逆バイアスされたダイオードＤが第４図に示すように
キャパシタの充電に使用されてもよい。このダイオード
Ｄを通る漏洩電流はリセット期間を分の程度に延長でき
るような充分低いものである。ダイオードＤは０ＭＯ８
技術を使用てＰウェルおよびＮ拡散接合を形成すること
によって容易に製作される。
用途によってはＲＣ回路の時定数について非常に正確な
制御が必要になる可能性がある。これは第５図に示すよ
うに２個のトランジスタＰ１およびＰ２を直列に接続し
、各トランジスタのゲートにそれぞれクロック信号Ｃ１
１およびＣＩ２を供給し、それらのソースにスイッチド
キャパシタＣ１゜Ｃ１′を接続することによって達成さ
れる。
クロック信号は電力がｔ＝Ｔ２でしきい値Ｖｐ＝Ｖｔに
達するや否やエネーブルにされ、リセットパルスによっ
てレセプトされる。クロック信号Ｃ１１およびＣＩ２は
重ならず、１８０度位相がずれている。クロック信号Ｃ
１１が高レベルであるとき、トランジスタＰ１は導通し
、キャパシタＣ１はＶｐまで充電される。この電荷はク
ロック信号ＣＩ２が高レベルにある間にキャパシタＣ１
とＣＩ　＝の間で再分配される。完全な１クロック期間
の間に電荷Ｃ１・ＣＩ　＝／　（ＣＩ　＋０１　′）が
キャパシタ０１　＝上に生じる。キャパシタ上に電荷が
蓄積されるに従って電圧は増加し、ラッチ１２の状態を
切替えるに充分なまでに高くなる。この実施例の時定数
はクロック信号０１１およびＣＩ２の周波数およびＣ１
と０１　′の比に依存し、Ｖｐには本質的に無関係であ
る。
前述のようにランチ２２が最初高出力の状態をとること
を確実にするために、それを構成するトランジスタは非
対称にし、追加のキャパシタＣ２゜Ｃ３が対応するノー
ドＢおよびＣに追加される。
さらに安全なものにするためには第６図の実施例がある
。それにおいてはラッチ２２は２個のＮＡＮＤゲートａ
１．Ｇ２を備えている。ＮＡＮＤゲートＧ１の入力はＶ
ｐおよびＮＡＮＤゲートＧ２の出力であり、ＮＡＮＤゲ
ートＧ２の入力はＧ１の出力およびノードＢの電圧であ
る。したがって実際にはこれらのゲートＧ１．Ｇ２はフ
リップフロップを形成している。フリップフロップの出
力（ノードＣ）は最初キャパシタＣ３によって接地点に
結合され、それによってノードＣが最初低レベル状態に
あることが確実にされる。もちろんこの実施例は第１図
の実施例のものよりも多くのトランジスタ（ゲートＧ１
　、Ｇ２を構成するため）を必要とする。
以上の説明から特許請求の範囲に記載された発明の技術
的範囲を逸脱することなく多くの変形が可能であること
は明白である。例えば遅延段は省略するこしができる。
【図面の簡単な説明】
第１図はこの発明のパルス発生装置の１実施例の回路を
示し、第２図は、電源出力、回路内の選択されたモード
の電圧および回路出力の特性を示し、第３図、第４図お
よび第５図はＲＣ回路の別の実施例を示し、第６図はラ
ッチ段の別の実施例を示す。 １０・・・ＲＣ回路、１２・・・ラッチ段、１４・・・
遅延段、１６・・・増幅段、１８・・・正のバス、２０
・・・接地バス、２２・・・ラッチ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

  1. 【特許請求の範囲】 （１）電源の付勢に応答してパルス信号を発生する回路
    において、 前記電源に接続されて動作し、第１の時定数を決定する
    ＲＣ回路と、 電源の付勢に応答してパルスを開始させ、前記第１の時
    定数に従って前記パルスを終了させるラッチ手段とを具
    備し、 前記ＲＣ回路およびラッチ手段は集積回路技術によって
    １チツプ上に形成されているパルス発生回路。 （２）前記ＲＣ回路は、ＦＥＴとキャパシタの直列回路
    を備え、このＦＥＴは前記電源が付勢されたとき前記キ
    ャパシタを充電する如く構成されている特許請求の範囲
    第１項記載の回路。 （３）前記ラッチ手段は２安定回路を構成するように互
    いに背中合せに結合された２個のインバータを備え、前
    記電源が付勢されたとき第１の出力電圧レベルを発生し
    、前記キャパシタが予め定められたレベルまで充電され
    たときに第２の出力電圧レベルを発生する如く構成され
    ている特許請求の範囲第２項記載の駆動回路。 （４）前記ラッチ手段の出力電圧レベルに応答して遅延
    された信号を生成する遅延手段を備えている特許請求の
    範囲第３項記載の駆動回路。 （５）前記遅延信号を増幅する手段を具備している特許
    請求の範囲第４項記載の駆動回路。 （６）前記ＲＣ回路は前記ＦＥＴと直列に接続された逆
    バイアスされたツェナーダイオードを備えている特許請
    求の範囲第２項記載の駆動回路。 （７）前記ＲＣ回路は前記ＦＥＴと直列に接続された逆
    バイアスされたダイオードを備えている特許請求の範囲
    第２項記載の駆動回路。 （８）前記ＲＣ回路は、それぞれ１個のＦＥＴと直列に
    接続された２個のスイッチドキャパシタを備え、各ＦＥ
    Ｔはクロック信号を与えられるゲートを有し、前記ＦＥ
    Ｔの一つは前記Ｎ源に接続され、他方のＦＥＴは前記ラ
    ッチ手段に入力を与える特許請求の範囲第２項記載の駆
    動回路。 （９）前記ラッチ手段はフリップフロップを具備してい
    る特許請求の範囲第２項記載の駆動回路。 〈１０）電源の付勢に応答してパルス信号を発生する回
    路において、 前記電源に接続された１対のバスと、 前記バス間に接続された１個のキャパシタと直列接続さ
    れた２個のＦＥＴとを具備するＲＣ回路と、 ラッチを形成するように背中合せに接続された第１およ
    び第２のインバータと、第３のインバータとを具備し、 このラッチの入力は第３のＦ’ＥＴを介して前記キャパ
    シタに、また出力は前記第３のインバータに接続され、
    前記ラッチは前記バスが付勢されたとき第１の予め定め
    られた状態にバイアスされ、前記第３のＦＥＴがオンに
    切替えられたとき第２の予め定められた状態に切替えら
    れ、 さらに、第２のキャパシタと、この第２のキャパシタと
    前記第３のインバータの出力との間に接続されて遅延さ
    れた信号を生成する第４のＦＥＴとを備えた遅延手段と
    、 前記遅延された信号を増幅し、バッファする増幅手段と
    を具備し、 前記ＲＣ回路、インバータ、遅延手段、増幅手段は集積
    回路形成技術によって単一チップ上に形成されており１ 、前記電源によって電圧か前記バスにに供給されるとき
    、前記ラッチはその出力においてリセット信号を開始さ
    せ、一方前記第１のキャパシタは前記２個のＦＥＴを介
    してそのキャパシタが予め定められたレベルに達するま
    で充電され、前記第３のＦＥＴを付勢して前記ラッチを
    その第２の状態に切替え、それによって前記リセットパ
    ルスを終了させ、前記リセットパルスは前記遅延手段に
    よって遅延され、前記増幅手段によって増幅されるパル
    ス発生回路。 （１１）前記インバータは相補型Ｐ−およびＮ−ＭＯＳ
    トランジスタによって構成されている特許請求の範囲第
    １０項記載の駆動回路。 （１２）前記ラッチを形成しているインバータのトラン
    ジスタは前記第１の予め定められた状態の方向に前記ラ
    ッチを非対称にバイアスしている特許請求の範囲第１１
    項記載の駆動回路。 （１３）前記ラッチはその入力に接続された第３のキャ
    パシタおよびその出力に接続された第４のキャパシタに
    よってバイアスされている特許請求の範囲第１１項また
    は第１２項記載の駆動回路。 （１４）前記増幅手段は第４および第５のインバータを
    具備し、各インバータは２個の相補型トランジスタによ
    って構成されている特許請求の範囲第１０項記載の駆動
    回路。
JP60004203A 1984-01-16 1985-01-16 パワーオンリセツトパルス発生装置 Pending JPS60162308A (ja)

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