JPS58124322A - 信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 こσ〕発明は集Ａ４回路装置のためのパルス応答入力回
路、待に、外部から制御σねたタイミング間隔に対して
所定のタイミング関係ケ持つよう（でなされた内部タイ
ミング信号全発生する回路に関する。

従来技術 東積回路装険は非常に多くのパラメータ変数、例えば異
なる処理パラメータや動作環境パラメータの結果として
の変数の支配ケ受ける。こねらの変数は回路の性能ケ非
常に大きく変え、［［−＋１路の設計？困難にする。特
に、設計される回路が他の１捷たは複数の集積回路とイ
ンターフニースケ分は合うよ・）にな埒れている時に問
題となる。設計者は、変数パラメータ変数償する多くの
技術や回路？提供して集積回路が製品仕様書に記載芒Ｆ
した条件下で作動芒れるならば、集積回路の作動が指定
をねた限界内に留まることが保証できるようにしてきた
。

Ｉ　Ｇ　ＦＥＴ　（１ｎｓｕｌａｔｅｄ　　ｇａｔｅ　
　ｆ　１ｅｌｄ−ｅｆｆｅｃｔ　　ｔｒａｎｓｉｓｔｏ
ｒ）集積回路は、特に製造中に存在する変数により大き
く影響ケ受ける多くの異なった変数パラメータに敏感で
ある。これ（３） らの変数ハラメータ、例えばスレッシュホールド電圧、
拡散抵抗、物理的太ききおよび他の変数など、を補償す
ることケ意図した多くの技術が知られている。例オば、
Ｉｔ　Ｏ，Ａｓ　ｋ　ｉ　ｎ等によるＩＢＭ　　Ｔｅｃ
ｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　　Ｂｕｌｌｅｔ
ｉｎ＼Ｖｏ１．ｉ４、馬７．１９７１年１２月、２０８
８〜２０８９ページの記事”　ＦＥＴ　　Ｉ）ｅｖｉｃ
ｅＰａｒａｍｅｔ＋：ｒｓ　　Ｃｏｍｐｅｎｓａｔｉｏ
ｎ　　Ｃ１ｒｃｕｉｔ”には、ダイオード型に結合層Ｊ
′Ｌ’を複数のＩＧＦＥＴの直列が、負荷のゲート電圧
ケ接ｋ（ｊ２．電位上に、所定数のスレッシュホールド
電圧降下分に等しい電圧でクランプするために用いられ
たＩ　Ｇ　Ｉ＝”　Ｅ　Ｔインバータの負荷装置のゲー
ト電圧７兄生するバイアス回路が開示きれている。この
回路は、１共給電力の変動と装置パラメータ〃・負荷装
置の電流と電力消費について持つ影響を最小ＶＣする役
割を有する。Ｆ、Ｇｒｕｎｂｅｒｇ　等によるＩＢＭＴ
ｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒｅ　　Ｂｕｌ
ｌｅｔｉｎ。

Ｖｏｗ、　１６、扁１．１９７３年６月、２５−２６ベ
ージの記事”　Ａ　　Ｂｉａｓ　　Ｃ１ｒｃｕｉｔ　　
Ｃｏｍｐｅｎｓａｔｅｄ（Ａ） ｆｏｒ　　Ｔｈｒｅｓｈｏｌｄ　　ａｎｄ　　５ｕｐｐ
ｌｙ　Ｖａｒｉａｔｉｏｎｓ　”には、負荷ゲート・バ
イアス電圧が、オンチップで発生された基準電圧に固尾
数のスレッシュホールド電圧降下分ケ加えた値に等しい
同様な回路が開示されている。Ｒ，Ｈ，Ｋｒ　ｕ　ｇｇ
ｅ　］によるＩＢＭＴｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌ
ｏｓｕｒｅ　　Ｂｕｌｌｅｔｉｎ。

Ｖｏｌ、　１７、Ａ　８．１９７５年１月、２２３０ベ
ージの記事”　Ｈｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＥｎ
ｈａｎｃｅｍｅｎｔＭｏｄｅＦ）＋ＥＴＬｏｇｉｃ”に
は、外部の基準電圧ケ用いて、負荷装置のゲート、駆動
電圧（Ｖｇ−Ｖｔ）がその基準電圧に等（７いブートス
トランプ、−動回路ケバイアスする同様の回路が開示芒
れている。

供給電圧の変動に応じて負荷のゲート・バイアス電圧ケ
袖償する別の試みが、Ｃｏｈｅｎの木目・１％許第３７
５７２００号に開示芒れている。ここでは、一対の反転
増幅器７有する負帰還回路が、供給電圧の変動に応じて
ドライバ回路内で予想される電流や電力消費の増加ケ制
限するために用いられている。

上述のそれぞれの従来技術において、主な目的はパラメ
ータの変化が負荷のゲート・バイアス電圧を上昇させた
り下降させたりする傾向がある時、オフセツティング補
償を与えることにより、負荷のゲート電圧を安定させる
ことである。以下の従来技術においては、種々の技術が
負荷ゲートのバイアス電圧を補償する役割を越えて、負
荷装置の電流を安定させるように用いられている。

Ｗａｒｎｅｒ、Ｊｒ、の米国特許第３５０８０８４号に
は、電流またば／および電圧のＡ整を与える回路を有し
、ＩＧＦＥＴ装置に対して種々のバイアス効果を行う回
路が開示されている。この特許の第１４図及び第１７図
には、可変なドレイ４圧源乞横切ってソース電圧に接続
されたＩＧＦＥＴにより達成される負性抵抗効果を持つ
回路が記載されている。

負荷のゲート・バイアス電圧の減少が、小さくて高イン
ピーダンスのプル・アップｂｆｊｔと大きくて低インピ
ーダンスのプル・ダウン装置とを有し、そのゲート電極
をダイオード型に結合した装置の連鎖に結合させていて
、大きい方の装置は供給篭圧がスレッシュホールド電圧
に落ちた後導通状態になる電圧分割器を用いることによ
り行なわれる。

小さい装置１の実質的に一定な電流に対して比例的に増
大する大きい装置の電流は、一旦、大きい装置が導電状
態に存るとゲート電圧を索早く減少させる。

Ｋａｗａｇｏｅの米国特許第４００８４［］６号には、
ＷａｒｎｅｒＸＪｒ、の第１４図と同様な負性抵抗回路
を用いた例が示されている。この回路では、インバータ
回路の負荷ゲート・バイアス電圧は、プル・アップ抵抗
と、負荷ゲート・バイアス電圧の過大補償を減するため
に供給電圧に応答するプル・ダウン装置とにより与えら
れており、供給電圧の変化に応じて発生されたバイアス
電圧をほぼ一定にする。

Ｌｅｅｈａｎの米国特許第３９７０８７５号には、ケー
ト・バイアス信誉の増大の比が差動増幅回路の反転入力
端子に加えられる回路を用いることにより、装置のパラ
メータや供給電圧変動が補償される負荷のゲート・バイ
アス補償回路が、記載されているーもし、発生されたゲ
ート・バイアス信号が、オン・チップ電圧４＋割器によ
り発生された基準電圧より増加すると、増加した部分は
フィードバックされ、元の増加した電圧より低い新しい
ゲート・バイアス電圧を発生する。基準電圧は供給電圧
の増加とともに増加するため、ゲート・バイアス電圧の
正味の減少された増加は供給電圧の相当する増加により
、発生し、ゲート電圧は基準電圧と等しい電圧に安定す
るという傾向を持つ。

基準電圧は供給電圧の増加とともに増加するため、ゲー
ト・バイアス亀圧も甘だ増加する。

Ｄｅ　　Ｆｉｌｉｐｐｉ　　の米国特許第４０１６４６
４号にはＬ　ｅ　ｅ　ｈ　ａ　ｎの回路に似た反転増幅
器を用いた別の負荷ゲート　バイアス回路が開示されて
いる。Ｄｅ　　Ｆｉｌｉｐｐｉ　　は、負荷ゲート・バ
イアス電圧の大きさを減少することでドレイン供給電力
の増大を補償することが好ましいことを認識していたが
、負荷装置の電流捷たは負荷装置の′出：力消費につい
て意図した効果を決定するためには不十分な清報しか力
えられていない。これに加うるに（７） 回路は、負荷装置の電流および電力消費がドレイン供給
電圧の関数になるように、負荷製置が線形モードにより
作動されることを必要とする。回路は、捷だ補償につい
ての記載がない付加的な外部の電圧供給源を必要とする
。したがって、供給電圧の増加は、ゲート・バイアス電
圧の減少により補償されるけれども、負荷装置の電流と
電力消費について賞の結果に関してはいずれも示唆する
ものがかい。

従来技術は、装置パラメータおよび供給電圧の変化の両
方に対して補償を行５ｑ重々の技術を教えるけれども、
これらの技術の意図された結果は、回路性能や電力消費
などの種々の特性が最小の範囲に限定されるように回路
を実質的に裡々のパラメータの変化に対して不感にして
本質的に安定化する方法で前もって補償を与えるという
ち・のである。

発明の概要 この発明によれば、集積回路、特に外部から加（８） えられるタイミング信号と関連した集積回路に、回路性
能やスイ　／チップ速度などの特性と電力渉費が装置パ
ラメータおよび供給電圧の許容動作・範囲にわたって変
化させられる負荷ゲート・バイアス回路が提供される。

ツク：能および電力消費のこの制御された変化はある入
力信号応答回路だけに現れて補償が行なわれ７−い他の
電力ｌ的回路に現れる性能および電力消費の相応する変
化を補償するのに役立つ。これに、にり得られる入力信
号応答集積回路は、製品仕様書に示される装置パラメー
タと供給電力の許容範囲にわたってその全体の特性およ
び特に電力消費が安定化される。

この発明は、外部タイミング信号および内部タイミング
信号の両方がシステム丑たは与えられた環境内の回路の
最通動作に影響を与える動作集積回路に荷に有用である
。この発明は、外部から’ｒｔｔ制御されるチップ選択
信号が内部タイミング信号の連続を開始し、内部タイミ
ング信号の少なくともいくつかが付加的な外部タイミン
グ信号の少なくとも１つに対して重要なタイミング関係
ケ持つ集積回路メモリ・チップに特に適用される。

この発明は、ある内部信号発生回路の特性が増加させら
れるような動作条件の変化の際には、ある外部応答回路
の特性を減させろことにより達成される。得ちれるＩＦ
味の結果に、内部および外部信号応答回路の全体の特性
が安定化され、したがって、明確なタイミング間隔を持
つ多叔のタイミング信号を、集積回路の設計パラメータ
のタイミング内に内部安全余裕を設ける必要なく集積回
路に収納することができる。集積回路の反応時間と動作
時間が減少するという結果が得られる。これに加うろに
、外部信号応答回路による電力消費、普通、＋４４積回
路により必要とされる待機電力の大部分、は回路が動作
される最悪から最良の動作条件にわたって減少される。

この清貧電力の減少は、同じ集積１ｉ′Ｉｌ路捷たはシ
ステムの他の集積回路チップにある他の回路に生ずる電
力消費の増大を補償する傾向があり、システムの正味の
電力消費は安定化される傾向がある。

この発明の特別な実施例が、内部タイミング信号の′Ｉ
！続を開始するチップ入力信号反転バッファ回路の電力
消費と特性を制臼ｊするためのゲート・バイアス電圧を
与える負荷ゲート・バイアス回路を使用することにより
与えられる。東ＮＮ路チップの動作条件が内部の回路の
特性や電力消費を増大させるとき、ゲート・バイアス回
１脩は、人力バッファ回路の牛１性や゛電力消費を減少
させ、内部分。

生タイミング信月を固定された間隔の外部タイミング１
；ｌ隔とより容易に一致させる。

この兄明の特別な夷娩例が、外部からチップ・う４択パ
ルスが装置に力えられムー後、チップの動作条件が、チ
ップを衣示された名目的な設計条件よりもより速く動作
させるかまたはより遅く動作させるかにかかわらず、外
部的に決定された時間！司ｌＷＩ後に有効データをメモ
リに人力させるメモリ回路装置についておこなわれる。

以下、この発明を図示の実がし例について詳細に説明す
る。

（１１） 実施例の説明 集積回路装置Ｆ「、特にメモリ・チップの応用および使
用において、アクセス・タイムとして知られているチッ
プ顆択信月が加えられて所望の読出し捷だ附″￥１込み
反応が得られる寸でに要する時間が非常に重要である。

この時間は、多くの紳々のパラメータ、例えば動作温度
、供給電圧、装置の物理的および電気的パラメータによ
り影響を受ける。

これらのパラメータは制御するのに田畑および７寸たは
高価であるため、集積回路装ｊｔｌ／ＩＩ：げ、アクセ
ス・タイムを含む回路特性や、装置パラメータなどの装
置が製造される除に満足されなければならないパラメー
タの範囲や、動作温度や、供給゛成子範囲外どのように
集積回路が使用されるシステムにより満足されなければ
ならないパラメータを定義した動作仕権畳が与えられて
いる。

メモリに使用されるように設計された集積１川路チツプ
は普通、活動と待機の状態をＭ＊’　シ、システム全体
の′電力消費を減するように々っている。メ（１３） （１２） モリ・サイクルを開始するためには、１捷たけ複数のメ
モリ・チップが撰択されて待機状態から活動状態に変換
されなければならない。活動状態を開始するために媛す
る時間はアクセス・サイクルの固有の部分となる。メモ
リ・チップの設計者は、ｊ卿マされたチップのアクセス
・タイムを減少するために必要な全ての情報、例えば、
アクセス・サイクルの実行に用いられるデータやメモリ
・アドレスをチップが選択される際に有効にするように
設計することを好む。しかし、これはシステム設計者に
そのような要求を満足するために負州をかけ、そして、
実際にシステム　レベルにオイｉｉＪ：り長いアクセス
・タイムを必要とする。したがって、チップ・アクセス
・タイムを最小にしたことにより得られた利益を失なう
。より短かなシステム・アクセス・タイムはシステムが
アト１／スや他の必要な入力データをメモリ・チップへ
有効とする前に、所定時間先立ってメモリ・チップへ選
択信号を与えることができろようにすることにより得ら
れる。これは、回路設計者に最悪の状態あるいに１１イ
い例能の下、および、最良の状態あろい（・；Ｌ佇い性
能の下で、アクセス・サイクルを開始することができる
回路を作り、丑だ、アクセス　サイクルの開始後に、外
部から決定される時間ｉｌｌ隔でデータ情報寸た附：不
動なアドレスσ）受は大計」を可能にするのに必要な内
部タイミング信−弓を作るという問題を与える。

第１図および第２図は、この問題をある特別な例により
示している。第１図にＵＪ、この実施例の信月発牛回路
すなわちチップ選択、デーり１だ一一アドレス人力、お
よび内部タイミング信月を匍１叫１するのに用いられる
中間タイミング・チェノのブロック図が示されている。

第１外部人カイｒ２７７としてのチップ選択人力信号ｃ
ｓｉｚ、ホスト・システｌ、かＣ８を高い時機レベルか
ら低いレベルに放電。

する時にＣ８入力端子１０へ加えられる。この変化は数
ナノ秒ないし２０ナノ秒以上で変化することができるも
ので、第１内部信号発生回路とし２ての人カバノフ了１
２により検出さｉｔ、１ｙいレベルから高いレベルに立
ち−１−る第１内部信−弓としての（１５） パルスＰＯを発生する。パルスＰ　ＯにＪ、複数の６延
回路の直列接続およびドライバ回路１８へ伝播し、１ア
クセス・サイクルを実行１ろのに必安なＳ々のメモリ機
能を制ノ・ゴｊするのに用いられる内部タイミング信号
Ｐ１、Ｐ２　　・・・・Ｐｎの連続を発生１゛る。

メモリ・チップ蹟より行われる最初の喘能の１つは、チ
ップ選択信号Ｃ８かゾステノ、により有効にさ才また抜
、固Ｗの時間間隔ｔ１後に、データ入力端子２０に加え
られる第２外部人力信号としての有効データを受は人Ｊ
’ｌることである。データは、ゲーティング・トランジ
スタＴＤを介してデータ・ラッチ捷たはデータ真／補数
発生器２２へ加えら才する。人力信＋ｉに、第２内音Ｉ
ｓ信列としての入力タイミングイぎ号Ｐｎが能動斗たは
高レベルにある時にのみ受は入れられろ。チップ・アク
セス・タイムを減少するために、タイミング信号は各ア
クセス・サイクルの終りで高い状、態に維持されろ。

入力端子２０にあるデータがメモリ・チップに受は入れ
られるためには、内筒Ｓ信＋；Ｐｎが、データ（１６） が有効に々つた後す々わち時刻Ｃ８＋ｔＩ後に、データ
・ラッチ２２の状態をセットする内部信号Ｐ１が高レベ
ルになる前に、低レベルに下がらなければならない。チ
ップ選択信号Ｃ８が低くなる寸では何も起ることができ
ない。内部タイミング信号Ｐｎは、内部信号Ｐｉの立」
一つに応答してトランジスタ・Ｉ”　ＣＶＣより放電さ
れる。Ｐｌは内部信号ＰＯがトランジスタＴＢを導通状
蝦するのに応答して立１−る。ＰｌはトランジスタＴＡ
によりチップ選択信閃Ｃ８が能動状態にない時はいっで
も低レベルに維持される。これらトランジスタＴＡ。

ＴＢ、ＴＣは第２内部化号発生回路を構１反している。

第２図に神々の外部および内部信刊のタイミング関係が
示されている。動作の正しい順序か実線で第２図に示さ
れていて、人力制御回路の゛名目上″の動作特性を表わ
している。ここで、゛′名目」−″という語は、゛′最
悪″′の場合および′・最良・・の場合として知られて
いる装随仕様書により許される可変なパラメータの前も
って定められる最小価および最大値を定嵩する条件に対
して、名目的な処理および動作条件におけろ回路の動作
と同じである。

第２図に示ずように、内部パル７１００名１１．−１゜
０立上りは、人カチップ選択信＋−３ｃｓが低下してサ
イクルか開始した後、時＋ｊｆ１　ｔ　２　ｎで牛する
。１■、Ｉ＋′間ｔ３ｎの遅延後に、入カゲーティング
信弓Ｐｎに、Ｏ８の態勢の開始とＰｎとの低下と間にｔ
４ｎに等（〜い時間間１稍を与えて低下する。ｃｏ）時
間間隔は外部か１：・制商１さ才するＣ８能４ｆυ開始
およびデータＶ　Ａ　Ｌ　Ｉ　Ｄの間の時間間隔ｔ１よ
り長くなるように意図されている。時間ｔ４ｎ後に、入
力端イ２Ｄ上にあるアドレス丑だｉｔ他のチークイ名＋
−３はラッチ２２への人力に隔離される。ラッチ２２を
セットする人力信郊Ｐ１が遅蝋間隔Ｄ　１　ｎたけ遅れ
生ずる。ラッチ２２は例えば１９７７年７月２６日にＳ
、　Ｃ，Ｌｅｗｉ　ｓ等に与えられた米国特許４０６８
５６７号に記載されたメモリ人力信月バッファ回路ど同
一であってよい。

１〜かし最悪および最善の場合の条件下でのｒ［］ｌ　
：賂の実際の動作は、回路がＪｉ正に動作するためには
問題となるタイミング問題を生ずる。最悪の場合の条件
下、例えばスレッシュホールド電圧が許される最高のレ
ベルにあり、供給電圧が許される最低のレベルにあり、
そしてチップ選択虞号Ｃ８の低下時間がもつとも遅いよ
うな時に生ずる条件下では、回路は名目条件下よりもか
なり遅く反応する。

したがって、外部からのＣ８能動の発生とＰＯの発生の
間の時間ばｔ２ｓになる。したがって、内部信号Ｐｎも
Ｉ）　Ｏの後、ｔ３ｓだけ遅れ、間隔ｔ４ｓは外部から
制菌される間隔ｔ１よりもかなり長くなる。信号Ｐｎお
よびＰｌに対する信号伝稲径路が異なるため、データが
ラッチ２２への人力に隔離される前に信号Ｐ１が立上る
可能性がある。データ入力端子２０を外部し１路へ接続
する純に付随した大きな容量は、ラッチ２２が相対的に
低いレベルの入力データ（ｉ号をメモリ・チップの潜正
な動作に必要とされる相対的に高いレベルに変僕するた
めに所望の電圧レベルへ正しくセツティングするのを妨
げる。

一方、モしメモリ・チップが最善の場合の条件下で動作
されると、すなわち、世いスレッシュホールド電圧、高
い供給電圧およびチップ選択人力Ｃ８のすい変化の場合
では、事象の連続は名目−にの１揚今に対して早くなる
。ＰＯおよびＰｎの両方はｔ２ｆおよびｔ３ｆの時間間
隔により表わされるように名目上より速く動作し、デー
タが間隔ｔ１で有効となる前に、信号Ｐｎを放電させて
し′８Ｐ５゜入力端子２０の情報は隔離された時は有効
で々いため、無効なデータがラッチ２２に現れる。

−１−述の問題は、時間間隔ｔ４ｆが外部時間間隔ｔｉ
に先立って決して発生しないように、また、時間間隔Ｄ
１にｔ２ｓを加えた時間が常に時同間隔ｔ４ｓより長く
なるように、チップ・アクセス・タイムを増加させるこ
とにより容易に防ぐことができる。このような問題解決
ねアクセス・タイムにかなりの増加をもたらす。

この発明は以下に述べるようにアクセス・タイムの増加
を必要としない解１失を提供する。手段としての負荷ゲ
ート・バイアス回路１４が、第１図の第１内部信号発生
回路としての人力バッファ回路１２の負荷装置に結合さ
れていて、内部信号ＰＯを発生するのに要する時間間隔
が最悪の場合または遅いυ＋ｊ作条件下で最短になり、
最善の場合の動作条件下で最長になる。第２図の第１内
部信号としてのパルスＰＯ′に示されるように、外部の
チップ選択ＣＳの能動の開始とＰＯ２の立上り時間との
間の時間間隔ｔ２ｓ”は名目」二の場合より短くなり、
そして時間間隔ｔ２ｆ’は名目」−の場合より長くなる
。回路の残りの部分は最悪の条件下では寸だより遅く動
作するため、Ｃ８能動と第２内部信号としてのＰ　ｎ　
’との間の時間間隔ｔ４’は許容される動作条件の全て
の範囲内で実質的に一定にとど捷る。

入力バッファ回路１２の性能の制御は、第ろ図に示され
る回路によって行なわれる。この回路中トランジスタＴ
１ないしＴ５および抵抗Ｒが、トランジスタＴ６ないし
ＴＩＯにより表わされる入力バッファ回路への負荷ゲー
ト・バイアス電圧、ＶＢｉａｓを与える。この実施例で
は、重要な可変パラメータの限度はドレイン供給電圧Ｖ
ｄｄが８、５　Ｖ±１０％に等しく、スレッシュホール
ド電圧の範囲が低い方で約１１５■で、高い方で約１６
０Ｖである。装置の大きさは、各装置の近くにチャネル
幅／チャネル長をミクロンで表わした分数で示されてい
る。装置Ｔ１とＴ２の分数に示されている分母の積は、
表示されたチャネル幅をイイする表示された数のトラン
ジスタが直列に接続していることを示している。例えば
、装置Ｔ１のＷ／Ｌは１０１５Ｘ２と表示されているが
、５ミクロンのチャネル長を有する１０ミクロンの幅の
装置が２つ直列に接続されていることと同じである。

装置Ｔ２の表示はＷ／Ｌが１０／３に等しい４つの装置
が直列に接続されていることを示している。

抵抗Ｒは同様な方法で表示されていて、幅が６ミクロン
に等しい拡散線を衣わしており、全抵抗は約２４０００
オームである。

バイアス補償回路は、供給電圧源Ｖｄｃｌと出力ＶＢｉ
ａｓとの間に結合されたチップ上の拡散抵抗Ｒを有する
。ＶＢｉａｓと回路接地との間に灯、Ｗ／Ｌがそれぞれ
６０７５に等しくて、相対的に大きいチャネル幅と小さ
いチャネル長を有するろつの直列に接続されたトランジ
スタＴ３、Ｔ４、Ｔ５が結合されている。トランジスタ
Ｔ４、Ｔ５は、ゲート電（全がドレイ／電極に１ギ続さ
れて飽和モードで動作するダイオード結合である。Ｔ１
およびＴ２は電圧分割器として働くように両方ともダイ
オード結合されていて、Ｔ２およびＴ３のソースの電圧
だけ小さい電圧Ｖｃｌｃｌの一部をＴ３のゲートへ加え
るようになっている。供給’に、　）ｔ、　Ｖ　ｄ　ｄ
が４スレツンユホ一ルド電圧降下分より上で動作させら
れろ時、Ｔろ（ハ）、Ｖｄｄのレベルや装置のスレッシ
ュホールド電圧および他のパラメータにより決定される
そのゲートおよびソース電極上の電圧に依存して多かれ
少々かれ導通状態にある。

トランジスタＴろが導通状態にバイアスされる大きさは
、そのドレイン電流を決定し、したがって抵抗Ｒを横切
る電圧降下を決定する。

第４図は、出力電圧ＶＢｉａｓを、３つの異なるスレッ
シュホールドｔＥすなわち名目１−のスレッシュホール
ド電圧、高いスレッシュホールド電圧、低いスレッシュ
ホールド電圧において、供給電圧Ｖｄｄの関数として示
１〜でいる。６つの各スレッシュホールド電圧に対して
、ＶＢｉａｓは仕様書により許されるＶｄｄの全範囲、
すなわちＶｄｄの最小値からＶｄｄの最大１１１１にわ
たって減少する。

ＶＢｉａｓは、第５図に示１よ５に１またロー複数の入
カバソファ回路に結合されている。人力バッファ回路は
、・し肘Ｔ６ないしＴ１０をイ・Ｊ°シ、チップ選択入
力端子Ｃ８に加えられるＴ　Ｔ　Ｌ人力信月に応答して
出力信弓Ｖｏｕｔ（ＰＱ）を発生ずるようになっている
。トランジスタ１゛７およびＴ８はブーツストラップ型
反転回路を形成している。

トランジスタＴ９およびＴ１０ｆｉゲートをバイアス電
圧Ｖｇｌおよびｖｇ２に結合させていて、当該技術でよ
く知られているように、入力とＴ８のゲートとの１川を
分離している。このＩｊＩＪとしては、Ｓ、　Ｃ，Ｌｅ
ｗｉ　ｓによるＩ　Ｂ　Ｍ　　Ｔ　ｅ　ｃ　ｈ　ｎ　ｉ
　ｃ　ａ　］１）ｉｓｃｌｏｓｕｒｅ　　Ｂｕｌｌｅｔ
ｉｎ、、Ｖｏｌ、２３、Ａ、８．１９８１年１月、６６
０８ないし３６０９べ−・ジの”　Ｔｈｒｅｓｈｏｌｄ
　　Ｉｎｄｅｐｅｎｄｅｎｔ　ＣｈｉｐＳｅｌｅｃｔ　
　Ｉｎｐｕｔ　　Ｃ１ｒｃｕｉｔ　”　　という論文に
（２ろ） 示されるものがある。

待機゛または選択されていない状態においては、Ｔ　Ｔ
　Ｌ入力ｂ２２ボルトを超えた高いレベルにある。この
高い入力信号はＴ８のスレッシュホールドを超えていて
、Ｔ８は高い２〜１通状態にあり、出力Ｖ　ｃ）　ｕ　
ｔを接地電位凍たは零電圧近くに保持している。ドライ
バ装置Ｔ７は、ゲートがＴ６のスレッシュホールド電圧
だけ小さいＶＢｉａｓによりバイアスされている。Ｔ６
はブーツストラップの１油充電装置として働き、そのゲ
ートがＶＢ　ｉ　ａ　ｓに接続されている。待機時間中
、Ｔ７およびＴ　８はともに導通状態にあって、Ｔ８が
出力Ｖ　ｏ　ｕ　ｔを零ボルトに非常に近く保持してい
ると仮定すると、Ｔ７のドレイン電流に供給電圧Ｖｄｄ
を掛けた大きさの電力を消費する。Ｔ７のドレイン′砥
流は、Ｔ７のスレッシュホールド電圧だけ低いケート・
ドライブＶｇ７の関数である。ゲート・ドライブｉＪＶ
　Ｂ　ｉ　ａ　ｓからＴ６およびＴ７のスレッシュホー
ルド電圧を引いた値あるいはＶＢｉａｓ−２Ｖｔに大体
等しい。第５図には、Ｔ７のゲート（２４） ・ドライブの値、ＶＢｉａｓ　　２Ｖｔを異なるスレッ
シュホールド重用を持つ装［４に対ｌ〜て供給電圧の範
囲にわたって示［７ており、ゲート・ドライブがＶｄｄ
の最小とＶｄｄの最大との間の増加範囲にわたって減少
することを示している。ゲート・ドライブは、高いスレ
ッシュホールドの装置に対してよりも低いスレッシュホ
ールドの装置に対しての方かわすか（（低い。

入力信号ＣＳが選択された時、人力信＋３はその最小の
高レベルである。２．２Ｖから最大のｆｍレベルである
０、８Ｖへ第３図に示すように下る。この結果、Ｔ８が
、匣内ＩされてドライバＴ７が１−ＩＪｌ力ノードＶｏ
ｕｔをＶｄｄ甘でブーツストラップ容量ＣＢの助けを得
て充電する。バッファの性能は、出力Ｖｏｕｔが始めの
零ＶからＶｄｄへ充電される変化時間ｔＫより決定さね
、そして、ｔ＝ＣｏｕｔＸＶｏｕｔ／Ｉｄ７として定義
されろ。ここで、Ｃｏｕｔは節点Ｖ　ｏ　ｕ　ｔの寄生
出力容量であり、Ｖ　ｏ　ｕ　ｔげ出力電圧差Ｖｄｄ−
ＯＶであり、そして、Ｉｄ７はＴ７のドレイン電流であ
く）。装置Ｔ７ｔｄ’、Ｖｇｓ−Ｖｔが常にＶｄｓより
低い為、飽和モードになる。そして、Ｔ７のドレイン電
流（ｄ（ＶＢ　ｉ　ａ　５−２Ｖｔ）２の関数である。

従って、変化時間ｔは、Ｖｄ　ｄ／（ＶＢｉａｓ−２Ｖ
Ｉ；）２の関数であり、そして最悪の条件下、即ち最小
のＶｄｄと最大のスレッシュホールド電圧にＶｔと最良
の条ｆｌ下、即ち、最大のＶｄｃｌと最小のスレッシュ
ホールド電圧Ｖｔとでは、第５図から得られたＶｄｄと
Ｖ　ｔ３ｉ　ａ　ｓ　−２Ｖ　ｔとの値に基くと０５ろ
／１２の比の間で変化する。即ち、・くノファ回路は、
最良の場合の条件下では最悪の場合θ）条件下の約２倍
の時間で最高レベルσ）出力Ｖｌｄ’Ｙ生ずる。補償狛
荷ゲー　ｌ−・バイアス回路を除いた集積回路チップの
残りの回路は、同じ最悪の場合の条件と最良の場合の条
件との間で約３０係の変化時間もの減少ケ生ずるように
なっている。

第２図ン参照１フ）と、集積回路の回路が最良又は最速
の条件下で１す１作１−ろ時ば、ＰＯ２とＰｎ’との間
の内部の遅延はｔ３ｆ’になろ事がわかろ。しかし、こ
の発明のバイアス補償回路があると、最良の場合θ）（
２７） 条件下での遅延ｔ２ｆ’は名目上よりＪΩ〈庁り、人力
Ｃ８と１）ｎ′との間の合剖時間ｔ４’は、外部から開
側１されろ時間ｔ１後Ｋ　Ｐ　ｎ　’　７発生する適ｉ
Ｅな時間である。最悪の場合又は遅い条件下で内部回路
が動作する時、同様であるが逆のタイミング状態が生Ｌ
−１ＰＯ′がより早い時間に発生し、ＰＯ２とＰｎ’と
の間の増大する遅延を補償する。補償−［ろ条件下と補
償し々い条件下に於て、内部の遅延ｔ３ｆ、、ｔ３ｎと
ｔ３ｓはｔ３〆、ｔ３ｎ’とｔ３ｓ’とにそれぞれ等し
く、内部バッファ回路のタイミングだけが変化１〜て℃
・ろ事（で任意すべさである。

この発明の別の廟利々点に−１入カバソフア回路により
消費されろ電力は、供給電圧が増大し、装置のスレッシ
ュホールド電圧が減少する条件下で減少し、１だ、補償
されないバッファ回路においては電力消費が増大するよ
うな条件下でも減少するということである。待機中にバ
ッファ回路の装置Ｔ７およびＴ８てより消費されろ電力
は、大よそ装置Ｔ７のドレイン電流にＶｄｄと接地との
間の電圧降丁を掛けたものに等しいか、あるいは、Ｐ−
ＩｄｘｖｄａＫ等しい。第６図は、ドレイン（２Ｂ） 供給電圧の許容される動作範囲内でいくつかの異なる負
荷ゲート・バイアス技術を使用した第６図のバッファ回
路の電力消費の有効な範囲を示している。電力が、この
発明の！ｌ］１路に対して任意の部位でスレッシュホー
ルド電圧の低、高、名目の場合につき示されており、最
小のＶｄｄと最大のＶｄｄとの間の動作範囲にわたって
明らかに減少するのが屋えろ。同じ集積回路チップにあ
る回路の付加的な電力消費ｄ、Ｖｄｄの同じ範囲にわた
って市、力消費を増大する。したがって、集積回路チッ
プにより消費されろ全電力は、この発明が１９１用され
ろ時、安定するか贅たけ減少ｆイ）。比較のフ、二めに
、伺加的に２つの広く使用されるバイアスの構成が示さ
れている。加えられるＶＢｉａｓかＶ　ｄ　ｄに等しい
場合、電力消費は曲線ＶＢｉａｓ−Ｖｄｄに示されるよ
うに実質に指数関数的に増大する。

Ｖ　Ｂ　ｉ　ａ　ｓが外側から固定されるかあるいは内
部的に発生さ才１石基準電圧に寺しい場合で、装置のス
レッシュホールド？［圧および他のパラメータを補ｆｒ
（−４−る４シ術が使用されると仮定すイ）と、電力は
ＶＢｉａｓ＝６Ｖの回路に示されるようにＭｍ的に増大
する。最後の２つの場合の両方において、Ｖｄｄの動作
範囲にわたって電力消費は増加し、集積回路の全消費電
力も同様に無条件に増加するだろう。

第６図のバイアス補償回路に用いられた装置の大きさは
、実質的に全ての処理パラメータ変数か、Ｖｄｄが固定
される時、処理の変化により生ずるパラメータの変化か
Ｖ　Ｂ　ｉ　ａ　ｓの変化を生じないように補償されろ
大きさである。例えは、直列的に結合された装置Ｔ３、
Ｔ４、Ｔ５のチャネル幅ｗＨ実質的に拡散抵抗Ｒの有効
幅に等しいように選ばれている。処理パラメータが拡散
幅を増大てろ時、拡散抵抗Ｒの抵抗は減少する。１〜か
しなから、直列に接続された幅も同様に増大し、ドレイ
ン電流方程式のＷ／Ｌ項を増大させる。したがって、直
列に流れる電流が増大し、抵抗Ｒの減少を補償する。低
いスレッシュホールド電圧を示す装置に対してＶＢｉａ
ｓを過度に補償する（四路の傾向を除去する六−めに、
装置Ｔ２のザブチャネル長ば、特に■、が約６５ミクロ
ン以下の時、有効スレッシュホールド電圧の減少を生じ
やすい傾向のあるザブチャネル効果に対して敏感にする
１こめに十分に短く形成される。スレッシュホールド電
圧の減少はＴ１の副装置よりもＴ２の副装置にはっきり
表われ、装置乙のゲート電圧を減少させるため、Ｔ２に
流れる電流を増大する処理パラメータを生ずる短チャネ
ルを可能とてる。これにより、ＶＢｉａｓの増加を可能
とする。したがって、ＶＢｉａｓはどん々集積回路にお
いても、所望のように主としてＶｄｄの関数として変化
する。捷だ、制御されるように意図された実際のパラメ
ータや、装置Ｔ７のゲート・ドライブ電圧（Ｖｇｓ−Ｖ
ｔ）ｉたは（ＶＢ　ｉ　ａｓ−２Ｖｔ　）は外部から加
えられるドレイン供給電圧Ｖｄｄの変化のみによって変
化する。

々お、この発明はＩＧＦＥＴについて適用された実施例
について説明してきたが、他の技術、たとえばバイポー
ラ装置にも適用できることはもちろんである。

【図面の簡単な説明】

第１図はこの発明の一実施例による集積回路チップ内に
設けら才また信号発生回路を示すブロック図で、チップ
・セレクト信号、データ入力信号および内部タイミング
パルス発生回路の関係を示し、第２図は種々の異なる動
作環境下における外部信号と内部タイミング信号の関係
を示すタイミングチャート図、第３図はこの発明の一実
施例である第１図の回路の一部の負荷ゲート・バイアス
補償回路と入力バッファ回路を示す回路図、第４図はバ
イアス補償回路によって発生される電圧ＶＢｉａｓを縦
軸に、ドレイン供給電圧Ｖｄｄを横軸に取って示すグラ
フ図、第５図は第６図のインバータ・バッファ回路の負
荷に加えられる実際のゲート・ドライブ電圧ＶＢｉａｓ
−２Ｖｔを縦軸に、ドレイン供給電圧Ｖｄｄを横軸に取
って示すグラフ図、第６図は縦軸に人力バッファ回路の
負荷装置によって示される電力消費ＰＯＷＥＲを任意の
単位で示し、横軸にドレイン供給電圧Ｖｄｄを示すグラ
フ図である。 １２・・・・第１内部信号発生回路（入力バッファ回路
）、ＴＡ、ＴＢ、ＴＣ・・・・第２内部信号発生回路（
トランジスタ）、Ｃ８・・・・第１外部入力信号（チッ
プ選択信号）、ＶＡＬＩＤ　　ＤＡＴＡ・・・・第２外
部入力信号（有効データ）、ＰＯ１ＰＯ′・・・・第１
内部信号（内部パルス）、Ｐｎ、Ｐｎ’・・・・第２内
部信号（入力タイミング信号）、１４・・・・手段（負
荷ゲート・バイアス回路）。 出願人インターナシ田プフいビジネス・マシニング・コ
ー寸しにクヨン復代理人　　弁理士　　合　　　１）　
　　　　潔１）　Ｐ−ｗ　　の　　寸　　１　〜　−　
　〇（＾）　ＳＤ：＠Δ

Claims (1)

【特許請求の範囲】
1. （１）外部から決定される時間間隔で発生する第１およ
   び第２外部入力信号に応答する集積回路装置のための信
   号発生回路にして、前記第１外部入力信号に応答して第
   １内部信号ケ発生する第１内部信号発生回路と、前記第
   １内部信号に応答して前記第、２外部入力信号に対して
   所定のタイミング関係？待つ第２内部信号ｒ発生する第
   ２門部信号発生回路と？有し、前記第２内部信号発生回
   路が、前記集積回路装置や環境のパラメータの変化の影
   響ケ受けて前記第１内部信号と前記第２内部信号との間
   の時間間隔？変化させる信号発生回路において、 前記第１内部信号発生回路が、前記紀１外部入力信号と
   前記第１内部信号との間の時間間隔全、前記第１内部信
   号と前記第２内部信号との間の時間間隔？変化でせる同
   じパラメータに応答して前記第１内部信号と前記第２内
   部信号との間の時間間隔の変化とは逆方向に変化きせて
   、前記第２内部信号の発生を前記第２外部入力信号に２
   １して実質的に前記所定のタイミング間隔に等しくする
   手段全市することケ特徴とする信号発生回路。 （２、特許請求の範囲ｊ■（１）項記載の信号発生回路
   において、前記手段≠・、ｎ１４記第１内部信号と前記
   第２内部信号との間の時間間隔ケ減少芒せる様な条件−
   干では前記第１内部信号発生回路Ｑ）前記第１内部信号
   の発生を遅らせ、前記第１内部侶号と前記第２内飾信号
   とのＩＩ梢の時間間隔ケ増ノ（させるような条件下では
   前記第１内部信号発生回路の前記第１内部信号の昇生ケ
   進めるバイアス電圧発生回路會有すること？特徴とする
   信号うと主回路。