JP2830480B2 - 半導体装置 - Google Patents
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- JP2830480B2 JP2830480B2 JP3011733A JP1173391A JP2830480B2 JP 2830480 B2 JP2830480 B2 JP 2830480B2 JP 3011733 A JP3011733 A JP 3011733A JP 1173391 A JP1173391 A JP 1173391A JP 2830480 B2 JP2830480 B2 JP 2830480B2
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Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳ電界効果
トランジスタ（以後ＣＭＯＳと記す）を用いた半導体装
置に関し、特に、出力信号のスイッチングが原因で発生
するスイッチングノイズを低減した半導体装置の回路構
成に関する。
トランジスタ（以後ＣＭＯＳと記す）を用いた半導体装
置に関し、特に、出力信号のスイッチングが原因で発生
するスイッチングノイズを低減した半導体装置の回路構
成に関する。
【０００２】
【従来の技術】従来のＣＭＯＳＩＣの出力回路は、図３
に示すように、ＰチャンネルＭＯＳトランジスタＰとＮ
チャンネルＭＯＳトランジスタＮが高位側電源と接地と
の間に直列に接続されている。
に示すように、ＰチャンネルＭＯＳトランジスタＰとＮ
チャンネルＭＯＳトランジスタＮが高位側電源と接地と
の間に直列に接続されている。
【０００３】入力には直列に抵抗Ｒ1 が、又、ゲート側
には接地との間に容量Ｃ1 が接続されている。
には接地との間に容量Ｃ1 が接続されている。
【０００４】今、この出力回路に負荷容量ＣL がつなが
った時、この容量ＣL を充放電する時間ｔは、
った時、この容量ＣL を充放電する時間ｔは、
【０００５】
【０００６】となる。
【０００７】この時、急激な電流変化によってノイズが
発生する。このノイズの大きさＮは電流の時間微分によ
って決り、
発生する。このノイズの大きさＮは電流の時間微分によ
って決り、
【０００８】
【０００９】で表される。
【００１０】このノイズが最近のＥＭＩの原因として考
えられている。
えられている。
【００１１】従来のＣＭＯＳＩＣでは、このノイズを小
さくするため、出力回路の入力側に抵抗Ｒ1 と容量Ｃ1
とで構成される積分回路を設けて、入力信号の波形をな
まらせ、（２）式で表される時間微分が小さくなるよう
にしている。
さくするため、出力回路の入力側に抵抗Ｒ1 と容量Ｃ1
とで構成される積分回路を設けて、入力信号の波形をな
まらせ、（２）式で表される時間微分が小さくなるよう
にしている。
【００１２】
【発明が解決しようとする課題】ところが、上記の方法
によるノイズ対策は、出力のパルス波形をなまらすため
に、等価的なスイッチング時間が長くなってしまうとい
う欠点がある。
によるノイズ対策は、出力のパルス波形をなまらすため
に、等価的なスイッチング時間が長くなってしまうとい
う欠点がある。
【００１３】このことは、ＩＣの高速動作に伴ない、各
端子が高速でスイッチングする必要があるのに対して大
きな問題である。
端子が高速でスイッチングする必要があるのに対して大
きな問題である。
【００１４】
【課題を解決するための手段】今、出力回路において、
負荷容量ＣL に対する充放電電流が定電流であると仮定
し、出力信号のハイレベルの電位をＴＴＬレベル（従来
のハイレベルの１／２の電位）に低下したとして、
（１）式で表される充放電時間ｔと同じ充放電時間を得
るための充放電電流を求めてみると、
負荷容量ＣL に対する充放電電流が定電流であると仮定
し、出力信号のハイレベルの電位をＴＴＬレベル（従来
のハイレベルの１／２の電位）に低下したとして、
（１）式で表される充放電時間ｔと同じ充放電時間を得
るための充放電電流を求めてみると、
【００１５】
【００１６】であるので、従来の出力回路における充放
電電流の半分の電流で済むことが分かる。
電電流の半分の電流で済むことが分かる。
【００１７】本発明の半導体装置は上記の原理に基づく
ものであって、制御系でアクティブロウの第１の信号
と、制御系でアクティブハイの第２の信号と、前記第１
の信号及び前記第２の信号とは異なる第３の信号とを別
々の出力端子を介して出力する半導体装置において、前
記第１の信号を出力するＣＭＯＳ構成の第１の出力回路
と、前記第２の信号及び第３の信号を出力する、信号ご
とに設けられたＣＭＯＳ構成の第２の出力回路とを備
え、前記第１の出力回路は、ハイレベルが電源電位に等
しくロウレベルが接地電位に等しい信号を出力し、前記
第２の出力回路は、ハイレベルが前記電源電位より低く
ロウレベルが前記接地電位に等しい信号を出力すること
を特徴とする。
ものであって、制御系でアクティブロウの第１の信号
と、制御系でアクティブハイの第２の信号と、前記第１
の信号及び前記第２の信号とは異なる第３の信号とを別
々の出力端子を介して出力する半導体装置において、前
記第１の信号を出力するＣＭＯＳ構成の第１の出力回路
と、前記第２の信号及び第３の信号を出力する、信号ご
とに設けられたＣＭＯＳ構成の第２の出力回路とを備
え、前記第１の出力回路は、ハイレベルが電源電位に等
しくロウレベルが接地電位に等しい信号を出力し、前記
第２の出力回路は、ハイレベルが前記電源電位より低く
ロウレベルが前記接地電位に等しい信号を出力すること
を特徴とする。
【００１８】
【実施例】次に本発明の最適な実施例について、図面を
参照して説明する。
参照して説明する。
【００１９】図１は、本発明の第１の実施例の回路構成
を示す回路図である。
を示す回路図である。
【００２０】本実施例は、図１に示すように、出力部１
と出力レベル発生電圧源２とからなる。
と出力レベル発生電圧源２とからなる。
【００２１】出力レベル発生電圧源２の出力点Ｎ2 は、
複数の出力ピンのソースフォロワトランジスタ（図１
中、第１出力回路３のＮチャンネルＭＯＳトランジスタ
Ｍ4 …後述）のゲートに電位を与えている。
複数の出力ピンのソースフォロワトランジスタ（図１
中、第１出力回路３のＮチャンネルＭＯＳトランジスタ
Ｍ4 …後述）のゲートに電位を与えている。
【００２２】出力部１は、第１出力回路３と、これとは
別に設けられた第２出力回路４とからなる。
別に設けられた第２出力回路４とからなる。
【００２３】第１出力回路３は、高位側電源と接地との
間に縦積みに接続された３つのＭＯＳトランジスタ、Ｎ
チャンネルＭＯＳトランジスタＭ4 ，ＰチャンネルＭＯ
ＳトランジスタＭ5 およびＮチャンネルＭＯＳトランジ
スタＭ6 と、出力端子５をプルアップするＰチャンネル
ＭＯＳトランジスタＭ9 とからなる。
間に縦積みに接続された３つのＭＯＳトランジスタ、Ｎ
チャンネルＭＯＳトランジスタＭ4 ，ＰチャンネルＭＯ
ＳトランジスタＭ5 およびＮチャンネルＭＯＳトランジ
スタＭ6 と、出力端子５をプルアップするＰチャンネル
ＭＯＳトランジスタＭ9 とからなる。
【００２４】ＮチャンネルＭＯＳトランジスタＭ4 のゲ
ートには前述の出力レベル発生電圧源２の出力が入力さ
れる。又、ＰチャンネルＭＯＳトランジスタＭ5 とＮチ
ャンネルＭＯＳトランジスタＭ6 のゲートは共通に接続
され、ここに前段の回路（図示せず）からの信号が入力
される。
ートには前述の出力レベル発生電圧源２の出力が入力さ
れる。又、ＰチャンネルＭＯＳトランジスタＭ5 とＮチ
ャンネルＭＯＳトランジスタＭ6 のゲートは共通に接続
され、ここに前段の回路（図示せず）からの信号が入力
される。
【００２５】尚、ＮチャンネルＭＯＳトランジスタＭ4
のソースとＰチャンネルＭＯＳトランジスタＭ5 のソー
スとの接続点Ｎ3 の電位は、後述するように出力レベル
発生電圧源２によって制御され、本実施例ではＴＴＬレ
ベルに設定されている。
のソースとＰチャンネルＭＯＳトランジスタＭ5 のソー
スとの接続点Ｎ3 の電位は、後述するように出力レベル
発生電圧源２によって制御され、本実施例ではＴＴＬレ
ベルに設定されている。
【００２６】一方、第２出力回路４は、高位側電源と接
地との間にＰチャンネルＭＯＳトランジスタＭ7 とＮチ
ャンネルＭＯＳトランジスタＭ8とを縦積みに接続した
ものであって、２つのＭＯＳトランジタの共通のゲート
に前段の回路（図示せず）からの信号が入力され、共通
のドレインに出力信号が出力される。
地との間にＰチャンネルＭＯＳトランジスタＭ7 とＮチ
ャンネルＭＯＳトランジスタＭ8とを縦積みに接続した
ものであって、２つのＭＯＳトランジタの共通のゲート
に前段の回路（図示せず）からの信号が入力され、共通
のドレインに出力信号が出力される。
【００２７】ここで、上述のような構成の本実施例の半
導体装置を、例えばマイコンに適用する場合を考えてみ
る。
導体装置を、例えばマイコンに適用する場合を考えてみ
る。
【００２８】通常、マイコンに使われる信号には、アド
レスバスＡＢφ〜ＡＢｎ，データバスＤＢφ〜ＤＢｎな
どのデータを扱う信号と、リードストローブ，ライトス
トローブ，チップイネーブルなどのコントロール信号と
がある。
レスバスＡＢφ〜ＡＢｎ，データバスＤＢφ〜ＤＢｎな
どのデータを扱う信号と、リードストローブ，ライトス
トローブ，チップイネーブルなどのコントロール信号と
がある。
【００２９】この内、主にデータを扱う信号系では、
「１」と「０」との時間比を特定することができない
が、コントロール信号の中には、リードストローブ，ラ
イトストローブ，チップイネーブルなどのように「１」
を維持している時間の方が長いものがある。
「１」と「０」との時間比を特定することができない
が、コントロール信号の中には、リードストローブ，ラ
イトストローブ，チップイネーブルなどのように「１」
を維持している時間の方が長いものがある。
【００３０】もちろん、コントロール信号には、「０」
を維持している時間の方が長い信号もある。
を維持している時間の方が長い信号もある。
【００３１】ところで、ＣＭＯＳを用いたロジック回路
では、「１」が電源電位、「０」が接地電位であれば、
この信号を受ける入力ゲートに貫通電流が流れず低消費
電力化が計れるので、上記のような「１」を維持してい
る時間が長いコントロール信号は、通常のＣＭＯＳレベ
ルであることが都合が良い。
では、「１」が電源電位、「０」が接地電位であれば、
この信号を受ける入力ゲートに貫通電流が流れず低消費
電力化が計れるので、上記のような「１」を維持してい
る時間が長いコントロール信号は、通常のＣＭＯＳレベ
ルであることが都合が良い。
【００３２】そして、これらの信号のレベル変化の頻度
はデータ系の信号の場合ほど激しくないので、ノイズ発
生源としては実用上大きな問題にはならない。
はデータ系の信号の場合ほど激しくないので、ノイズ発
生源としては実用上大きな問題にはならない。
【００３３】一方、データを扱う信号系は「１」と
「０」との間を頻繁に変化するので、ノイズ発生源とな
る。
「０」との間を頻繁に変化するので、ノイズ発生源とな
る。
【００３４】本実施例では、これらの信号に対しては、
前述した原理に基づいて、信号のハイレベルの電位を下
げることで、これらの信号が発生するノイズの強度低減
を計ることができる。
前述した原理に基づいて、信号のハイレベルの電位を下
げることで、これらの信号が発生するノイズの強度低減
を計ることができる。
【００３５】つまり、本実施例によれば、主にデータ信
号を出力ハイレベルがＴＴＬレベルの第１出力回路３に
入力し、一方、コントロール信号の内で、「１」である
時間の方が「０」である時間よりも長いような信号を第
２出力回路４に入力することによって、出力信号のスイ
ッチングによるノイズを低減することができる。
号を出力ハイレベルがＴＴＬレベルの第１出力回路３に
入力し、一方、コントロール信号の内で、「１」である
時間の方が「０」である時間よりも長いような信号を第
２出力回路４に入力することによって、出力信号のスイ
ッチングによるノイズを低減することができる。
【００３６】なお、図１において、第１出力回路３の出
力端子５に接続されたＰチャンネルＭＯＳトランジスタ
Ｍ9 はプルアップ用であって、スタンバイ状態など特殊
な状態の時に、電源レベルを出力しないと他のＩＣがパ
ワーを消費するので、これを防ぐために設けたものであ
る。このＰチャンネルＭＯＳトランジスタＭ9 がオンす
る時には、ＮチャンネルＭＯＳトランジスタＭ6 がオフ
していることが必要である。
力端子５に接続されたＰチャンネルＭＯＳトランジスタ
Ｍ9 はプルアップ用であって、スタンバイ状態など特殊
な状態の時に、電源レベルを出力しないと他のＩＣがパ
ワーを消費するので、これを防ぐために設けたものであ
る。このＰチャンネルＭＯＳトランジスタＭ9 がオンす
る時には、ＮチャンネルＭＯＳトランジスタＭ6 がオフ
していることが必要である。
【００３７】なお又、図１において、ＮチャンネルＭＯ
ＳトランジスタＭ4とＰチャンネルＭＯＳトランジスタ
Ｍ5 とは、接続される位置が入れ替ってもよい。
ＳトランジスタＭ4とＰチャンネルＭＯＳトランジスタ
Ｍ5 とは、接続される位置が入れ替ってもよい。
【００３８】次に、出力レベル発生電圧源２について説
明する。
明する。
【００３９】本実施例の出力レベル発生電圧源２は、図
１に示すように、基準電圧源部６とボルテージフォロワ
部７とからなる。
１に示すように、基準電圧源部６とボルテージフォロワ
部７とからなる。
【００４０】基準電圧源部６は、高位側電源と接地との
間に直列に接続した抵抗Ｒ2 とＮチャンネルＭＯＳトラ
ンジスタＭ1 と抵抗Ｒ3 とからなる。ＮチャンネルＭＯ
ＳトランジスタＭ1 のゲートとドレインは接続され、こ
の接続点がこの基準電圧源部６の出力点Ｎ1 となってい
る。
間に直列に接続した抵抗Ｒ2 とＮチャンネルＭＯＳトラ
ンジスタＭ1 と抵抗Ｒ3 とからなる。ＮチャンネルＭＯ
ＳトランジスタＭ1 のゲートとドレインは接続され、こ
の接続点がこの基準電圧源部６の出力点Ｎ1 となってい
る。
【００４１】ボルテージフォロワ部７は、演算増幅器
（以後オペアンプと記す）８，定電流源９，Ｎチャンネ
ルＭＯＳトランジスタＭ2 およびＰチャンネルＭＯＳト
ランジスタＭ3 とからなる。
（以後オペアンプと記す）８，定電流源９，Ｎチャンネ
ルＭＯＳトランジスタＭ2 およびＰチャンネルＭＯＳト
ランジスタＭ3 とからなる。
【００４２】ＮチャンネルＭＯＳトランジスタＭ2 とＰ
チャンネルＭＯＳトランジスタＭ3 は、ＮチャンネルＭ
ＯＳトランジスタＭ2のドレインが高位側電源に接続さ
れ、ＰチャンネルＭＯＳトランジスタＭ3 のドレインが
接地され、又、ゲート及びソースが共通に接続されて非
反転増幅回路を形成している。そしてこの２つのＭＯＳ
トランジスタの共通のゲートにはオペアンプ８の出力が
入力され、又、共通のソースがこの出力レベル発生電圧
源２の出力点Ｎ2 となっている。
チャンネルＭＯＳトランジスタＭ3 は、ＮチャンネルＭ
ＯＳトランジスタＭ2のドレインが高位側電源に接続さ
れ、ＰチャンネルＭＯＳトランジスタＭ3 のドレインが
接地され、又、ゲート及びソースが共通に接続されて非
反転増幅回路を形成している。そしてこの２つのＭＯＳ
トランジスタの共通のゲートにはオペアンプ８の出力が
入力され、又、共通のソースがこの出力レベル発生電圧
源２の出力点Ｎ2 となっている。
【００４３】このボルテージフォロワ部７の出力点Ｎ2
は、前述のように、複数の第１出力回路３のＮチャンネ
ルＭＯＳトランジスタＭ4 のゲートに接続されている。
は、前述のように、複数の第１出力回路３のＮチャンネ
ルＭＯＳトランジスタＭ4 のゲートに接続されている。
【００４４】なお、出力点Ｎ2 と接地との間にＰチャン
ネルＭＯＳトランジスタＭ3 と並列に設けられた定電流
源９は、高位側電源電圧ＶD が低くなった時にＰチャン
ネルＭＯＳトランジスタＭ3 が基板バイアス効果を受け
て動作が鈍るのを助けるためのものである。
ネルＭＯＳトランジスタＭ3 と並列に設けられた定電流
源９は、高位側電源電圧ＶD が低くなった時にＰチャン
ネルＭＯＳトランジスタＭ3 が基板バイアス効果を受け
て動作が鈍るのを助けるためのものである。
【００４５】このボルテージフォロワ部２では、オペア
ンプ８のプラス入力に前段の基準電圧源部６の出力点Ｎ
1 からの出力が入力され、又、オペアンプ８のマイナス
入力にはこのボルテージフォロワ部２の出力点Ｎ2 から
の出力が入力されている。
ンプ８のプラス入力に前段の基準電圧源部６の出力点Ｎ
1 からの出力が入力され、又、オペアンプ８のマイナス
入力にはこのボルテージフォロワ部２の出力点Ｎ2 から
の出力が入力されている。
【００４６】上述のような構成の出力レベル発生電圧源
２は以下のように動作する。
２は以下のように動作する。
【００４７】先ず、基準電位ＶR は基準電圧源部６で高
位側電源ＶD を抵抗分割して作る。ゲートとドレインを
接続したＮチャンネルＭＯＳトランジスタＭ1 は第１出
力回路３のＮチャンネルＭＯＳトランジスタＭ4 で生ず
る電位降下を補償するためにある。
位側電源ＶD を抵抗分割して作る。ゲートとドレインを
接続したＮチャンネルＭＯＳトランジスタＭ1 は第１出
力回路３のＮチャンネルＭＯＳトランジスタＭ4 で生ず
る電位降下を補償するためにある。
【００４８】いま、出力信号のハイレベルの電位Ｖd 、
すなわち第１出力回路３のＮチャンネルＭＯＳトランジ
スタＭ4 のドレインの電位は、出力レベル発生電圧源２
の出力点Ｎ2 の電位をＶO 、ＮチャンネルＭＯＳトラン
ジスタＭ4 のしきい値電圧をＶTM4 とすると、 Ｖd ＝ＶO −ＶTM4 （３） である。
すなわち第１出力回路３のＮチャンネルＭＯＳトランジ
スタＭ4 のドレインの電位は、出力レベル発生電圧源２
の出力点Ｎ2 の電位をＶO 、ＮチャンネルＭＯＳトラン
ジスタＭ4 のしきい値電圧をＶTM4 とすると、 Ｖd ＝ＶO −ＶTM4 （３） である。
【００４９】ここで、オペアンプ８，ＮチャンネルＭＯ
ＳトランジスタＭ2およびＰチャンネルＭＯＳトランジ
スタＭ3 はボルテージフォロワを形成しているので、オ
ペアンフ８のプラス入力の電位とマイナス入力の電位と
は等しい。すなわち、 ＶR ＝ＶO （４） 又、基準電圧源部６のＮチャンネルＭＯＳトランジスタ
Ｍ1 を流れる電流をｉとし、このＭＯＳトランジスタの
しきい値電圧をＶTM1 とすると、 ＶR ＝Ｒ2 ・ｉ＋ＶTM1 （５） であり、高位側電源電圧をＶD とすると、 ｉ＝（ＶD −ＶTM1 ）／（Ｒ2 ＋Ｒ3 ） （６） （３）式に（４），（５），（６）式を代入すると Ｖd ＝｛Ｒ3 ／（Ｒ2 ＋Ｒ3 ）｝・（ＶD −ＶTM1 ）＋ＶTM1 −ＶTM4 （７） ここで、ＶTM1 とＶTM4 とは、同じくＮチャンネルＭＯ
Ｓトランジスタのしきい値電圧であるのでほぼ等しい。
従って、（７）式は、 Ｖd ＝｛Ｒ3 ／（Ｒ2 ＋Ｒ3 ）｝・（ＶD −ＶTM1 ） （８） ここで（８）式によって、本実施例について、出力信号
のハイレベルＶd のレベル変動を求めてみる。
ＳトランジスタＭ2およびＰチャンネルＭＯＳトランジ
スタＭ3 はボルテージフォロワを形成しているので、オ
ペアンフ８のプラス入力の電位とマイナス入力の電位と
は等しい。すなわち、 ＶR ＝ＶO （４） 又、基準電圧源部６のＮチャンネルＭＯＳトランジスタ
Ｍ1 を流れる電流をｉとし、このＭＯＳトランジスタの
しきい値電圧をＶTM1 とすると、 ＶR ＝Ｒ2 ・ｉ＋ＶTM1 （５） であり、高位側電源電圧をＶD とすると、 ｉ＝（ＶD −ＶTM1 ）／（Ｒ2 ＋Ｒ3 ） （６） （３）式に（４），（５），（６）式を代入すると Ｖd ＝｛Ｒ3 ／（Ｒ2 ＋Ｒ3 ）｝・（ＶD −ＶTM1 ）＋ＶTM1 −ＶTM4 （７） ここで、ＶTM1 とＶTM4 とは、同じくＮチャンネルＭＯ
Ｓトランジスタのしきい値電圧であるのでほぼ等しい。
従って、（７）式は、 Ｖd ＝｛Ｒ3 ／（Ｒ2 ＋Ｒ3 ）｝・（ＶD −ＶTM1 ） （８） ここで（８）式によって、本実施例について、出力信号
のハイレベルＶd のレベル変動を求めてみる。
【００５０】（８）式において、抵抗Ｒ2 およびＲ
3 は、製造プロセスの変動によって抵抗値自体が変化す
ることがあるがその比は変化しないので、Ｒ3 ／（Ｒ2
＋Ｒ3 ）は常に一定である。
3 は、製造プロセスの変動によって抵抗値自体が変化す
ることがあるがその比は変化しないので、Ｒ3 ／（Ｒ2
＋Ｒ3 ）は常に一定である。
【００５１】高位側電源電圧ＶD はシステム電源であ
り、５Ｖ±５％あるいは５Ｖ±１０％が保証されてい
る。
り、５Ｖ±５％あるいは５Ｖ±１０％が保証されてい
る。
【００５２】ＮチャンネルＭＯＳトランジスタＭ1 のし
きい値電圧ＶTM1 は、温度に敏感で製造プロセスの変動
の影響も受けるので、０．７Ｖ±３０％程度変化する
が、絶対値を考えると、５Ｖ±４％となる。
きい値電圧ＶTM1 は、温度に敏感で製造プロセスの変動
の影響も受けるので、０．７Ｖ±３０％程度変化する
が、絶対値を考えると、５Ｖ±４％となる。
【００５３】従って、高位側電源電圧ＶD の変動とＮチ
ャンネルＭＯＳトランジスタＭ1 のしきい値ＶTM1 の変
動を合せて±９〜１４％となる。
ャンネルＭＯＳトランジスタＭ1 のしきい値ＶTM1 の変
動を合せて±９〜１４％となる。
【００５４】ここで、出力信号のハイレベルがＴＴＬレ
ベルであるのでＶd≒ＶD ／２、つまりＲ2 ＝Ｒ3 であ
る。従って上記の変動も半減して±４．５〜７％とな
る。
ベルであるのでＶd≒ＶD ／２、つまりＲ2 ＝Ｒ3 であ
る。従って上記の変動も半減して±４．５〜７％とな
る。
【００５５】ところで、ＴＴＬの出力のハイレベルの規
格は２．４Ｖ以上であるから、本実施例の出力レベル発
生電圧源２によれば出力電圧は２．６Ｖ±７％が確保で
き、十分な精度を得ることができる。
格は２．４Ｖ以上であるから、本実施例の出力レベル発
生電圧源２によれば出力電圧は２．６Ｖ±７％が確保で
き、十分な精度を得ることができる。
【００５６】本実施例の出力レベル発生電圧源２は、特
に温度変化が大きいＭＯＳトランジスタの影響をできる
だけ受けないようにした回路としては最も単純な回路で
あろう。
に温度変化が大きいＭＯＳトランジスタの影響をできる
だけ受けないようにした回路としては最も単純な回路で
あろう。
【００５７】なお、ボルテージフォロワ部２の出力点Ｎ
2 と接地との間に入っている定電流源９は、前述のよう
にＰチャンネルＭＯＳトランジスタＭ3 に対する基板バ
イアス効果を軽減させるためのものであるが、本実施例
のように出力がＶd ／２付近で大きく変化しない場合に
は定電流源９かＰチャンネルＭＯＳトランジスタＭ3 の
いずれか一方のみでも良い。
2 と接地との間に入っている定電流源９は、前述のよう
にＰチャンネルＭＯＳトランジスタＭ3 に対する基板バ
イアス効果を軽減させるためのものであるが、本実施例
のように出力がＶd ／２付近で大きく変化しない場合に
は定電流源９かＰチャンネルＭＯＳトランジスタＭ3 の
いずれか一方のみでも良い。
【００５８】次に、本発明の第２の実施例について説明
する。
する。
【００５９】図２は、本発明の第２の実施例の回路構成
を示す回路図である。本実施例が図１に示す第１の実施
例と異るところは、定電圧源１０を設けた点と、１つの
出力部１毎にオペアンプ８で出力レベルを調節する点で
ある。
を示す回路図である。本実施例が図１に示す第１の実施
例と異るところは、定電圧源１０を設けた点と、１つの
出力部１毎にオペアンプ８で出力レベルを調節する点で
ある。
【００６０】本実施例では、オペアンプ８のプラス入力
に定電圧源１０の出力つなぐ。この定電圧源１０は、他
の出力レベル発生電圧源２の定電圧源としても使う。
に定電圧源１０の出力つなぐ。この定電圧源１０は、他
の出力レベル発生電圧源２の定電圧源としても使う。
【００６１】オペアンプ８は、出力がＮチャンネルＭＯ
ＳトランジスタＭ10のゲートに接続されている。
ＳトランジスタＭ10のゲートに接続されている。
【００６２】ＮチャンネルＭＯＳトランジスタＭ10は、
ドレインが高位側電源に接続され、ソースが定電流源９
を介して接地されるとともにオペアンプ８のマイナス入
力にも接続されてボルテージフォロワを構成している。
ドレインが高位側電源に接続され、ソースが定電流源９
を介して接地されるとともにオペアンプ８のマイナス入
力にも接続されてボルテージフォロワを構成している。
【００６３】従ってＮチャンネルＭＯＳトランジスタＭ
10のソースはこのボルテージフォロワの出力となってい
る。
10のソースはこのボルテージフォロワの出力となってい
る。
【００６４】そして、出力バッファを構成しているＰチ
ャンネルＭＯＳトランジスタＭ5 のソースと前述のボル
テージフォロワの出力、つまりＮチャンネルＭＯＳトラ
ンジスタＭ10のソースとを接続し、このＰチャンネルＭ
ＯＳトランジスタＭ10とＮチャンネルＭＯＳトランジス
タＭ5 の共通のドレインを出力点としている。
ャンネルＭＯＳトランジスタＭ5 のソースと前述のボル
テージフォロワの出力、つまりＮチャンネルＭＯＳトラ
ンジスタＭ10のソースとを接続し、このＰチャンネルＭ
ＯＳトランジスタＭ10とＮチャンネルＭＯＳトランジス
タＭ5 の共通のドレインを出力点としている。
【００６５】本実施例は、第１の実施例では、基準電圧
をボルテージフォロワで受け、このレベルをソースフォ
ロワで付加に供給しようとしたのに対して、１つ１つの
出力ピンにボルテージフォロワをつないだ点に違いがあ
るが、回路動作としては第１の実施例と同様の動作を
し、同様の効果が得られる。
をボルテージフォロワで受け、このレベルをソースフォ
ロワで付加に供給しようとしたのに対して、１つ１つの
出力ピンにボルテージフォロワをつないだ点に違いがあ
るが、回路動作としては第１の実施例と同様の動作を
し、同様の効果が得られる。
【００６６】なお、以上述べた基準電圧源部，ボルテー
ジフォロワ部および出力部の組み合せには、多様な組み
合せが考えられるが、何れの組み合せであっても実施例
と同様の効果を得ることができる。
ジフォロワ部および出力部の組み合せには、多様な組み
合せが考えられるが、何れの組み合せであっても実施例
と同様の効果を得ることができる。
【００６７】
【発明の効果】以上説明したように、本発明は、半導体
装置の出力信号を、アクティブハイのコントロール信号
系およびレベル変化を頻繁に繰り返すデータ信号系とア
クティブロウのコントロール信号系とに分けて、前者の
信号系のハイレベルを電源電位より大幅に低下させて負
荷の駆動電流を半分にしている。
装置の出力信号を、アクティブハイのコントロール信号
系およびレベル変化を頻繁に繰り返すデータ信号系とア
クティブロウのコントロール信号系とに分けて、前者の
信号系のハイレベルを電源電位より大幅に低下させて負
荷の駆動電流を半分にしている。
【００６８】従って、これらの出力信号がスイッチング
する時に発生するノイズが非常に小さくなる。
する時に発生するノイズが非常に小さくなる。
【００６９】一方、アクティブロウのコントロール信号
系は、常にハイレベルが出力されているので、これを受
ける入力ゲートに貫通電流が流れるのを防ぐために、こ
のアクティブロウの信号系のハイレベルだけは電源電位
としている。
系は、常にハイレベルが出力されているので、これを受
ける入力ゲートに貫通電流が流れるのを防ぐために、こ
のアクティブロウの信号系のハイレベルだけは電源電位
としている。
【００７０】この時、アクティブロウのコントロール信
号系は、他のデータ信号系などと異なり、頻繁にはレベ
ル変化しないので、この回路の出すスイッチングノイズ
レベルは小さく問題にならない。
号系は、他のデータ信号系などと異なり、頻繁にはレベ
ル変化しないので、この回路の出すスイッチングノイズ
レベルは小さく問題にならない。
【００７１】以上のことから、本発明によれば、従来の
半導体装置に比べて出力信号のスッイッチングによるノ
イズが非常に小さいにも関らず高速で動作する半導体装
置を提供することができる。
半導体装置に比べて出力信号のスッイッチングによるノ
イズが非常に小さいにも関らず高速で動作する半導体装
置を提供することができる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のＣＭＯＳＩＣの出力回路の回路図であ
る。
る。
１ 出力部 ２ 出力レベル発生電圧源 ３ 第１出力回路 ４ 第２出力回路 ５ 出力端子 ６ 基準電圧源部 ７ ボルテージフォロワ部 ８ オペアンプ ９ 定電流源 １０ 定電圧源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16 H03K 17/687 H03K 19/003 H03K 19/0175
Claims (3)
- 【請求項１】 制御系でアクティブロウの第１の信号
と、制御系でアクティブハイの第２の信号と、前記第１
の信号及び前記第２の信号とは異なる第３の信号とを別
々の出力端子を介して出力する半導体装置において、前記第１の信号を出力するＣＭＯＳ構成の第１の出力回
路と、前記第２の信号及び第３の信号を出力する、信号
ごとに設けられたＣＭＯＳ構成の第２の出力回路とを備
え、 前記第１の出力回路は、ハイレベルが電源電位に等しく
ロウレベルが接地電位に等しい信号を出力し、 前記第２の出力回路は、ハイレベルが前記電源電位より
低くロウレベルが前記接地電位に等しい信号を出力する
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第３の信号は、信号レベルの切替り頻度が前記第１
の信号及び前記第２の信号より大なる信号であることを
特徴とする半導体装置。 - 【請求項３】 請求項１又は請求項２記載の半導体装置
において、 前記第２の出力回路は、ソース電位により出力信号をハ
イレベルに駆動するｐチャンネルＭＯＳ電界効果型トラ
ンジスタと、ソース電位により出力信号をロウレベルに
駆動するｎチャンネルＭＯＳ電界効果型トランジスタ
と、電源電圧を降圧して得た電位により前記ｐチャンネ
ルＭＯＳ電界効果型トランジスタのソース電位を電源電
位より低い電位に強制する手段とを備え、 前記ｐチャンネルＭＯＳ電界効果型トランジスタ自体
が、予め出力信号のハイレベルを電源電位より低い電位
に強制することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011733A JP2830480B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011733A JP2830480B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246909A JPH04246909A (ja) | 1992-09-02 |
| JP2830480B2 true JP2830480B2 (ja) | 1998-12-02 |
Family
ID=11786235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011733A Expired - Fee Related JP2830480B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830480B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201196B (zh) | 2003-06-06 | 2014-03-26 | 株式会社半导体能源研究所 | 半导体装置 |
-
1991
- 1991-02-01 JP JP3011733A patent/JP2830480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04246909A (ja) | 1992-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
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