JPH04228171A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速で動作する高集積
の半導体集積回路に関し、特に大容量、高速のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】半導体集積回路は、大容量化にともなっ
て、負荷容量が増大し、充放電に要する時間が増加する
傾向がある。さらに、高集積化にともなって、配線幅や
配線膜厚が減少するため、信号線の配線抵抗が増大し、
この増加傾向を助長している。このため、ひとつの信号
線あたりの負荷容量、あるいは配線抵抗を小さくするこ
とにより、高速化を図る事が、大規模の半導体集積回路
を実現する上で不可欠になってきている。

【０００３】ＤＲＡＭの高速化のためには、その充放電
される負荷容量のほとんどを占めるデ−タ線の充放電時
間の低減が重要である。このデ−タ線の充放電時間の高
速化技術の一つに特開昭６２−１０７４９７がある。こ
の方式では、センスアンプ群を駆動するためのトランジ
スタの負荷容量が通常の半分になるため、デ−タ線の充
放電時間を約半分に低減できる。しかし、ＤＲＡＭの大
容量化に伴い、負荷容量および配線抵抗がさらに増大す
るため、将来、この技術だけで高速性能を維持すること
は難しくなる。これに加えて、高集積化にともなう素子
耐圧低下や、大容量化に伴う消費電力の増大に対処する
ため、動作電圧が低下する傾向にある。しかし、その結
果その動作電圧がセンスアンプを構成するＭＯＳ−ＦＥ
Ｔのしきい値電圧の近傍になるため、センスアンプの駆
動能力が低下し、速度性能の劣化が著しくなるという問
題が生じる。

【０００４】一方、ＤＲＡＭの大容量化に伴って、一度
にアクセスできるデ−タビット幅は、１ビットや４ビッ
トから８ビットや１６ビット、さらには３２ビットへと
増加する傾向にある。このため、メモリアレ−と入出力
回路との間でデ−タを伝搬する入出力線の本数を増大さ
せることが重要になってきている。また、集積度の増大
とともに顕著になるテスト時間の増大に対処するために
、高集積ＤＲＡＭでは並列テスト機能の搭載が必須であ
る。並列テスト機能の例についてはＤｉｇｅｓｔ　ｏｆ
Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ＩＳＳＣＣ，　ｐ
ｐ．２４０−２４１，　１９８５に記載されている。こ
うした並列テストにおいては、メモリアレ−と周辺回路
との間で同時に多ビットのデ−タをやりとりする入出力
線の本数を増大させることが重要である。しかし、従来
は入出力線をセンスアンプの中を縦貫するようにレイア
ウトしていたため、入出力線数の増大はレイアウト面積
の増大を招くという問題があった。

【０００５】このように、従来の技術においては、将来
のＵＬＳＩで顕著になる負荷容量や配線抵抗の増加に伴
う充放電時間の遅延に対処することが困難になる。また
、デ−タビット幅を増大させることが困難になる。

【０００６】

【発明が解決しようとする課題】本発明の目的は、この
ような問題を改善し、高速で動作可能な半導体集積回路
技術を提供することにある。

【０００７】本発明の他の目的は、多デ−タビット幅の
入出力に好適な半導体集積回路技術を提供することにあ
る。

【０００８】本発明のさらに他の目的は、多ビット並列
テストに好適な半導体集積回路技術を提供することにあ
る。

【０００９】

【課題を解決するための手段】上記目的は、選択信号線
によって同時に活性化されるセンスアンプ群を複数のブ
ロックに分割する。そして、該センスアンプ群毎にセン
スアンプ駆動用の電源線あるいは駆動線を選択信号線と
交差するように設ける。あるいは入出力線を複数の副入
出力線に分割し、それぞれに直交するように複数の主入
出力線を配して階層化することにより達成される。

【００１０】

【作用】上記手段によって、各電源線あたりの負荷容量
は１／ｎ（ｎ：分割数）に減少する。このため、充放電
の時定数を大幅に低減でき、高速に動作するＵＬＳＩを
供することができるようになる。また、入出力線数はｎ
倍に増大するため、デ−タビット幅を著しく増大させる
ことができるようになる。

【００１１】

【実施例】以下、本発明の実施例を図面により詳細に説
明する。なお、以下の実施例ではＤＲＡＭに本発明を適
用した例について説明する。しかし、スタティックラン
ダムアクセスメモリなどの他のランダムアクセスメモリ
（ＲＡＭ）、あるいはリ−ドオンリ−メモリ（ＲＯＭ）
、さらにはマイクロコンピュ−タのようなロジックＬＳ
Ｉなどの、いずれの形式のＬＳＩに適用してもよい。ま
た、その構成素子は、バイポ−ラ型トランジスタ、ＭＯ
Ｓ型トランジスタ、これらの素子の組合せ、あるいはＳ
ｉ以外の材料を用いた、例えば、ＧａＡｓ型のトランジ
スタなどのいずれでもよい。

【００１２】〔実施例１〕図１は、本発明の第１の実施
例を示す回路図である。この回路は各センスアンプＳＡ
内に、センスアンプ駆動用ＭＯＳトランジスタ（ＭＰ４
，ＭＮ４）を設け、センスアンプ用電源線ＬＶＳＳ，Ｌ
ＶＤＬをメモリブロック（ＭＡ０〜ＭＡｉ）間で接続し
共用したものである。この、センスアンプ駆動用ＭＯＳ
トランジスタの定数はセンスアンプを構成するＭＯＳト
ランジスタの定数と同程度でよい。この回路の動作につ
いて、図２の動作波形で説明する。まず、プリチャージ
動作を終わらせる信号ＶＰＣがＶＤＬ（１．０Ｖ）から
ＶＳＳ（０Ｖ）へ下がる。ワ−ド線Ｗ１の電圧をＶＳＳ
（０Ｖ）からＶＤＨ（１．５Ｖ）にすると、蓄積容量Ｃ
Ｓに蓄えられた情報がデ−タ線Ｄ０に読出される。次に
、ＰチャネルＭＯＳトランジスタのセンスアンプ選択信
号線ＶＰ０をＶＤＬ（１．０Ｖ）からＶＳＳ（０Ｖ）、
ＮチャネルＭＯＳトランジスタのセンスアンプ選択信号
線ＶＮ０をＶＳＳ（０Ｖ）からＶＤＬ（１．０Ｖ）にす
ると、センスアンプ駆動用トランジスタＭＰ４，ＭＮ４
がオンし、センスアンプが増幅を開始する。 動作しないブロックのセンスアンプの選択信号ＶＰ１〜
ＶＰｉ，ＶＮＰ１〜ＶＮｉは、変化しない。本発明では
、センスアンプ用電源線ＬＶＳＳ，ＬＶＤＬを選択メモ
リブロック（ＭＡ０）と非選択メモリブロック（ＭＡ１
〜ＭＡｉ）間で接続し共用しているため、電源線抵抗を
小さくできる。このため、センスアンプを構成するトラ
ンジスタのソ−ス電圧の上昇が小さくなり、センスアン
プを構成するトランジスタが十分オンし、デ−タ線を高
速で増幅できる。また、本発明によれば、各センスアン
プＳＡ内に、センスアンプ駆動用ＭＯＳトランジスタ（
ＭＰ４，ＭＮ４）を設けている。このため、各センスア
ンプ間の充放電速度の差が小さくなり、高集積化により
問題になるデ−タ線間の干渉雑音を低減できる。なお、
以上の例では、ＶＳＳ＝０Ｖ、ＶＤＬ＝１Ｖの場合につ
いて説明したが、この電圧以外でも、同様に効果がある
ことはいうまでもない。

【００１３】一方、図５及び図６に示すような従来の構
造では、センスアンプ用駆動信号線をメモリブロック（
ＭＡ０〜ＭＡｉ）間で接続し共用できないため、信号線
の抵抗が大きくなる。このため、センスアンプを構成す
るトランジスタのソ−ス電圧が大きく上昇し、センスア
ンプを構成するトランジスタが十分オンせず、デ−タ線
を高速で増幅できなくなる。図５に示す回路の動作は、
図１の回路と同様であり、その動作波形も図２と同様で
ある。但し、詳細に観察すると、センスアンプ動作時の
電位変動が、図１と図５とでは異なる部分があり、これ
を図３で説明する。図３に従来と本発明のデ−タ線充放
電時の動作波形を示した。実線が本発明での動作波形で
あり、点線が従来の動作波形である。従来例では、ＶＳ
ＰはセンスアンプのＰチャネルＭＯＳトランジスタのソ
ース電圧であり、ＶＳＮはセンスアンプのＮチャネルＭ
ＯＳトランジスタのソース電圧である。本発明では、Ｖ
ＳＰはトランジスタＭＰ４のソース電圧、ＶＳＮはトラ
ンジスタＭＮ４のソース電圧である。

【００１４】図５に示される従来方式においては、各セ
ンスアンプＳＡ’は共通の駆動信号線を介して、駆動ト
ランジスタＭＮＤ，ＭＰＤで駆動される。駆動信号線の
抵抗値は、その配線中で決まる。一方、集積度が４倍ず
つ向上すると、一つの駆動信号線に接続されるセンスア
ンプの数は２倍ずつ増大する。これに伴って、充放電さ
れる負荷容量も２倍ずつ増大する。駆動信号線を通して
の充放電時間はその抵抗値と負荷容量値の積に比例する
。しかし、一般にレイアウト面積の増大を防ぐため、駆
動信号線の配線幅は集積度の向上とともに２倍ずつには
できない。この結果、図３に示されるように、大きな充
放電電流が流れると、駆動トランジスタＭＮＤ，ＭＰＤ
から見て、駆動線の遠端側での電圧降下が顕著になり、
ＶＳＮは上昇し、ＶＳＰは下降する。この結果、センス
アンプを構成するトランジスタのゲート／ソース間電圧
が減少し、、特に遠端側で充放電時間が増大する。一方
、本実施例によれば、充放電電流が分散して流れるため
、電源線の電圧降下を抑制することができ、ＶＳＮの上
昇やＶＳＰの下降を小さく抑えることができ、充放電時
間を短縮できる。言い換えると、本実施例では充放電す
る電源線の抵抗を小さくすることができる。

【００１５】また、図４は、図１の変形例であり、図１
のセンスアンプの電源線および接地線の一部を切断し配
線がル−プ状にならないようにしている。これによって
、外界からの電磁干渉により、電源線あるいは接地線に
誘導電流が流れることを防止できる。このように、本実
施例によれば、メモリ回路の速度性能を著しく改善する
ことができる。また、メモリに限らず、論理ＬＳＩなど
の他のＬＳＩにおいても、より高速で動作するＬＳＩを
提供できる。

【００１６】図７は、本発明の第１の実施例をダイナミ
ック・ランダムアクセスメモリ（ＤＲＡＭ）のＬＳＩチ
ップ上に配置した具体例である。本実施例では、電源線
および接地線に複数のボンディングパッドを設けている
。このため、電源線の抵抗を小さくでき、さらに高速化
できる。この例では、ボンディングパッドは中央に１列
に配置しているがチップの縁に２列に配置してもよい。 このように、本実施例によれば、高速で動作するメモリ
回路を提供できる。また、メモリに限らず、論理ＬＳＩ
などの他のＬＳＩにおいても、より高速で動作させるこ
とができる。

【００１７】図８、図９、図１０、図１１、図１２、図
１３、図１４、図１５及び１６は本発明の第１の実施例
のセンスアンプＳＡ及びセンスアンプ駆動用トランジス
タのレイアウトの具体例である。図８、図９及び図１０
はセンスアンプ（ＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１）毎
にセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）
を設けた場合の回路図及びレイアウト例を示す図である
。図８に示す回路は、図９又は図１０の何れかのレイア
ウトによって実現できる。なお図９及び図１０の何れも
、Ｎチャネル又はＰチャネルのどちらかのトランジスタ
に対するレイアウトを示したものであり、同じレイアウ
トで基板と拡散層の導電型を反対にすることにより、他
の導電型のトランジスタのレイアウトを実現できる。 なお、配線層や拡散層の使い方は、ここに示した例に限
るものではない。

【００１８】図１１及び図１２は複数（例えば２個）の
センスアンプ（ＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１，ＭＰ
０’，ＭＰ１’，ＭＮ０’，ＭＮ１’）毎にセンスアン
プ駆動用トランジスタ（ＭＰ４，ＭＮ４）を設けた場合
の回路図及びレイアウト例を示す図である。この場合も
、レイアウトはＮチャネル又はＰチャネルのどちらかの
トランジスタの例を示している。なお、配線層や拡散層
の使い方は、ここに示した例に限るものではない。

【００１９】図１３及び図１４はセンスアンプ（ＭＰ０
，ＭＰ１，ＭＮ０，ＭＮ１）内に複数のセンスアンプ駆
動用トランジスタ（ＭＰ２，ＭＮ２，ＭＰ３，ＭＮ３）
を設けた場合の回路図及びレイアウト例を示す図である
。なお、図中の二点鎖線はＭＯＳトランジスタの拡散層
、破線はＭＯＳトランジスタのゲ−ト層、実線は第１の
配線層、一点鎖線は第２の配線層、四角に×は拡散層お
よびゲ−ト層と第１の配線層を接続するための穴、四角
に／は第１の配線層と第２の配線層を接続する穴である
。

【００２０】図１５及び図１６はゲ−ト層と第１の配線
層の間に中間配線層ＳＧ層（図中ハッチング）を設けた
場合の回路図及びレイアウト例を示す図である。なお、
この場合、ＴＨ（図中四角に＼の点線）はＳＧ層と拡散
層をダイレクトに接続する穴である。この場合も、レイ
アウトはＮチャネル又はＰチャネルのどちらかのトラン
ジスタの例を示している。なお、配線層や拡散層の使い
方は、ここに示した例に限るものではない。

【００２１】〔実施例２〕図１７は、本発明をメモリセ
ルと外部とのあいだでデ−タの入出力を行なうための入
出力線に適用した他の実施例を示している。この図で、
ＭＢ００〜ＭＢｉｊはｉ×ｊの二次元に配列されたメモ
リブロック群、ＡＭＰ０〜ＡＭＰｉはデ−タ読出しアン
プ群、Ｉ／Ｏ０からＩ／Ｏｉは、それぞれ（ｊ＋１）個
のブロック（ＭＢ００〜ＭＢ０ｊ）から（ＭＢｉ０〜Ｍ
Ｂｉｊ）のうちの１つのブロックと、アンプとの間でデ
−タ転送を行なうための共通信号線たる入出力線群、Ｘ
ＤＥＣはＸデコ−ダ、ＹＤＥＣはＹデコ−ダ、ＳＡ０〜
ＳＡｎはメモリブロック内のデ−タ線Ｄ０〜Ｄｎに接続
されたセンスアンプ、Ｉ／Ｏ００〜Ｉ／Ｏｉｊは各メモ
リブロック内に置かれたサブ共通信号線たるサブ入出力
線群、ＳＷ００〜ＳＷｉｊはサブ入出力線群と入出力線
群との接続を行なう入出力線スイッチ、である。以下、
本実施例の動作を同図を用いて説明する。

【００２２】今、Ｘデコ−ダにより、ワ−ド線Ｗ００が
選択された場合を考える。この場合には、選択されたメ
モリセル（図中斜線で示す）が属するＭＢ００〜ＭＢｉ
０の（ｉ＋１）個のメモリブロック内のセンスアンプ群
が、選択信号φＳＡ０により活性化される。同時に、選
択信号φＳＡ０により入出力線スイッチＳＷ００〜ＳＷ
ｉ０がオンし、入出力線Ｉ／Ｏ０〜Ｉ／Ｏｉには、それ
ぞれサブ入出力線Ｉ／Ｏ００〜Ｉ／Ｏｉ０が接続される
。Ｙデコ−ダにより各メモリブロック内で１つのセンス
アンプがサブ入出力線に接続されるため、ｉ＋１個のデ
−タを同時に入出力線Ｉ／Ｏ０〜Ｉ／Ｏｉに読出すこと
ができる。この実施例では、センスアンプ活性化信号に
よりスイッチを切り換えるようにしているが、これに限
らず、メモリブロックの選択に関係する他の信号を用い
ても構わないことは自明である。このように、選択信号
線により同時に活性化されるセンスアンプを複数のブロ
ックに分割し、各ブロック毎に入出力線を設けることに
より、入出力線を選択信号線と平行に多数配置する必要
がなくなる。このため、レイアウト面積を低減できる。 また、複数のデ−タを同時に読出したり書き込んだりす
ることができるため、大容量のメモリでは不可欠の機能
になりつつある、並列テストを効率良く実現することが
できる。また、入出力線を選択信号線と平行に配置して
いた従来に比べて、入出力線に接続されるスイッチの数
を、（ｎ＋１）×（ｉ＋１）個から（ｎ＋１）＋（ｊ＋
１）個へと、約１／（ｉ＋１）に減少させることができ
る。このため、負荷容量を低減でき、配線の充放電時の
時定数を小さくして、信号の読出しを高速化することが
できる。なお、ここでは、入出力線により信号の読出し
を行なう場合についてのみ説明したが、外部からメモリ
セルに書込む場合に適用しても同様な効果が得られるこ
とは自明である。

【００２３】図１８は図１７で示したＳＷ００〜ＳＷｉ
ｊ等の入出力線スイッチをＮチャネルＭＯＳトランジス
タで構成した例を示している。なお、この例では、選択
信号を利用して非選択のサブ入出力線Ｉ／Ｏｉｊの電位
を高電圧ＶＤＬに固定している。トランジスタＴｊのゲ
ートには信号ＶＰｊが入力される。ブロックＭＢ０ｊが
選択されていないときは、信号ＶＰｊは高レベルであり
、トランジスタはオンし、サブ入出力線Ｉ／Ｏ０ｊは、
高電位ＶＤＬに固定される。

【００２４】以上、ＤＲＡＭに本発明を適用した例につ
いて説明したが、この他にもランダムアクセスメモリ（
ＲＡＭ）、あるいはリ−ドオンリ−メモリ（ＲＯＭ）、
さらにはマイクロコンピュ−タのようなロジックＬＳＩ
などの、いずれの形式のＬＳＩに適用してもよい。また
、その構成素子は、バイポ−ラ型トランジスタ、ＭＯＳ
型トランジスタ、これらの素子の組合せ、あるいはＳｉ
以外の材料を用いた、例えば、ＧａＡｓ型のトランジス
タなどのいずれでもよい。

【００２５】

【発明の効果】以上説明したように、本実施例によれば
、１つの配線につながる負荷容量を著しく低減できるた
め、高速で動作するメモリ回路を提供できる。また、回
路の用途に応じて使いわけることによって、メモリに限
らず、論理ＬＳＩなどの他のＬＳＩにおいても、高速で
動作するＬＳＩを提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する１つの回路構
成図である。

【図２】図１における回路の動作波形図である。

【図３】図１と図５における回路のデ−タ線充放電時の
動作波形である。

【図４】図１の変形例である。

【図５】本発明に関する従来の回路構成図である。

【図６】図５における回路の動作波形図である。

【図７】本発明の第１の実施例の具体例であるＬＳＩの
回路ブロックのレイアウト図である。

【図８】本発明の第１の実施例のセンスアンプ回路の第
１の具体例の詳細回路図である。

【図９】本発明の第１の実施例のセンスアンプ回路の第
１の具体例の素子レイアウト図である。

【図１０】本発明の第１の実施例のセンスアンプ回路の
第１の具体例の素子レイアウト図である。

【図１１】本発明の第１の実施例のセンスアンプ回路の
第２の具体例の詳細回路図である。

【図１２】本発明の第１の実施例のセンスアンプ回路の
第２の具体例の素子レイアウト図である。

【図１３】本発明の第１の実施例のセンスアンプ回路の
第３の具体例の詳細回路図である。

【図１４】本発明の第１の実施例のセンスアンプ回路の
第３の具体例の素子レイアウト図である。

【図１５】本発明の第１の実施例のセンスアンプ回路の
第４の具体例の詳細回路図である。

【図１６】本発明の第１の実施例のセンスアンプ回路の
第４の具体例の素子レイアウト図である。

【図１７】本発明を入出力線に適用した第２の実施例を
説明する１つの回路構成図である。

【図１８】図１７における詳細な回路構成図である。

【符号の説明】

Claims (10)

【特許請求の範囲】
1. 【請求項１】信号検知回路（センスアンプ）群とメモリ
   セルアレ−から成るメモリブロックを二次元に配列して
   成るメモリを含む半導体集積回路において、複数のメモ
   リブロックのセンスアンプ群を同時に活性化するための
   選択信号線と、選択されたメモリブロックの複数のセン
   スアンプ電源配線とが交差するように配置されているこ
   とを特徴とする半導体集積回路。
2. 【請求項２】請求項１に記載の半導体集積回路において
   、センスアンプ群中の各センスアンプ毎に、選択信号に
   よって該センスアンプを活性化する手段を設けることを
   特徴とする半導体集積回路。
3. 【請求項３】請求項１に記載の半導体集積回路において
   、センスアンプ群中の複数のセンスアンプ毎に、選択信
   号によって該複数のセンスアンプを、同時に活性化する
   手段を設けることを特徴とする半導体集積回路。
4. 【請求項４】請求項２に記載の半導体集積回路において
   、選択信号線と平行して配された複数の第一のセンスア
   ンプ駆動配線または電源配線と、選択信号線と交差して
   配された複数の第二のセンスアンプ駆動配線または電源
   配線とをそれぞれ有し、選択信号によって、該複数の第
   一のセンスアンプ駆動配線または電源配線と複数の第二
   のセンスアンプ駆動配線または電源配線とを接続し、セ
   ンスアンプ群を活性化するするようにしたことを特徴と
   する半導体集積回路。
5. 【請求項５】請求項１に記載の半導体集積回路において
   、選択信号線と平行して配された複数の第一の入力線ま
   たは出力線と、選択信号線と交差して配された複数の第
   二の入力線または出力線とをそれぞれ有し、選択信号に
   よって該第一の入力線と第二の入力線、または該第一の
   出力線と第二の出力線のいずれかを接続するようにした
   ことを特徴とする半導体集積回路。
6. 【請求項６】請求項１に記載の半導体集積回路において
   、互いに選択非選択の関係にある複数のメモリブロック
   間でセンスアンプの電源配線または入力線または出力線
   を共用することを特徴とする半導体集積回路。
7. 【請求項７】請求項１に記載の半導体集積回路において
   、センスアンプの電源配線に複数のボンディングパッド
   を設けることを特徴とする半導体集積回路。
8. 【請求項８】信号検知回路（センスアンプ）群とメモリ
   セルアレ−から成るメモリブロックを二次元に配列して
   成るメモリを含む半導体集積回路において、複数のセン
   スアンプ電源配線と各メモリブロックへのデ−タの入出
   力を行う複数の入力線または出力線とが交差するように
   配置されることを特徴とする半導体集積回路。
9. 【請求項９】請求項８に記載の半導体集積回路において
   、互いに選択非選択の関係にある複数のメモリブロック
   間でセンスアンプの電源配線または入力線または出力線
   を共用することを特徴とする半導体集積回路。
10. 【請求項１０】請求項８に記載の半導体集積回路におい
    て、センスアンプの電源配線に複数のボンディングパッ
    ドを設けることを特徴とする半導体集積回路。