JPH0254614A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
- Publication number
- JPH0254614A JPH0254614A JP63205829A JP20582988A JPH0254614A JP H0254614 A JPH0254614 A JP H0254614A JP 63205829 A JP63205829 A JP 63205829A JP 20582988 A JP20582988 A JP 20582988A JP H0254614 A JPH0254614 A JP H0254614A
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- JP
- Japan
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- circuit
- voltage
- source
- output
- input terminal
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Links
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- 238000001514 detection method Methods 0.000 claims description 10
- 230000010354 integration Effects 0.000 abstract 1
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- 230000000295 complement effect Effects 0.000 description 2
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- 238000009792 diffusion process Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源電圧検出回路、特に、相補型ＭＯＳトラン
ジスタ集積回路に内蔵される電源電圧検出回路に関する
。
ジスタ集積回路に内蔵される電源電圧検出回路に関する
。
従来の電源電圧検出回路は、バンドギャップリファレン
ス回路や、エンハンスメント型とデイプレッション型Ｍ
Ｏ３）ランジスタのしきい電圧差を利用した回路によっ
て得られる基準電圧と電源電圧の分圧電圧とを電圧比較
器で比較する手段とを含んで構成される。
ス回路や、エンハンスメント型とデイプレッション型Ｍ
Ｏ３）ランジスタのしきい電圧差を利用した回路によっ
て得られる基準電圧と電源電圧の分圧電圧とを電圧比較
器で比較する手段とを含んで構成される。
上述した従来の電源電圧検出回路は、基準電圧発生回路
と電圧比較回路とを必要とするので、回路構成が複雑で
、素子数も多く、集積化した場合にチップ面積が増大す
るという欠点があった。
と電圧比較回路とを必要とするので、回路構成が複雑で
、素子数も多く、集積化した場合にチップ面積が増大す
るという欠点があった。
また、エンハンスメント型とデイプレッション型ＭＯ３
）ランジスタのしきい電圧差を利用した回路によって基
準電圧を得る場合には、しきい電圧制御のための拡散工
程が増すことにより価格の上昇を招くという欠点があっ
た。
）ランジスタのしきい電圧差を利用した回路によって基
準電圧を得る場合には、しきい電圧制御のための拡散工
程が増すことにより価格の上昇を招くという欠点があっ
た。
まな、基準電圧発生回路を集積化した場合、構成素子の
バラツキが大きいために、基準電圧のバラツキも大きく
、このバラツキと動作下限電圧との相関が無いなめに、
動作下限電圧を精度良く検出できないという欠点があっ
た。
バラツキが大きいために、基準電圧のバラツキも大きく
、このバラツキと動作下限電圧との相関が無いなめに、
動作下限電圧を精度良く検出できないという欠点があっ
た。
第１の発明の電源電圧検出回路は、
（Ａ） Ｎ型ＭｏＳトランジスタで構成され、入力端に
電原電圧の分圧電圧が供給される第１のソース接地増幅
回路、 （Ｂ） Ｐ型ＭＯＳトランジスタで構成され、入力端に
電原電圧の前記分圧電圧が供給される第２のソース接地
増幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が第１の
入力端に接続され、前記第２のソース接地増幅回路の出
力端が第２の入力端に接続され、出力端が出力信号端子
に接続された論理和回路、 とを含んで構成される。
電原電圧の分圧電圧が供給される第１のソース接地増幅
回路、 （Ｂ） Ｐ型ＭＯＳトランジスタで構成され、入力端に
電原電圧の前記分圧電圧が供給される第２のソース接地
増幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が第１の
入力端に接続され、前記第２のソース接地増幅回路の出
力端が第２の入力端に接続され、出力端が出力信号端子
に接続された論理和回路、 とを含んで構成される。
第２の発明の電源電圧検出回路は、
（八）Ｎ型ＭＯＳトランジスタで構成され、入力端に電
原電圧の分圧電圧が供給される第１のソース接地増幅回
路、 （Ｂ） Ｐ型Ｍ ＯＳ ）ランジスタで構成され、入力
端に電原電圧の前記分圧電圧が供給される第２のソース
接地増幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が入力端
に接続された第１．の波形整形回路、（Ｄ）前記第２の
ソース接地増幅回路の出力端が入力端に接続された第２
の波形整形回路、（Ｅ）前記第２の波形整形回路（また
は第１の波形整形回路）に入力端が接続された反転回路
、（Ｆ）前記第１の波形整形回路（または第２の波形整
形回路）の出力端が第１の入力端に接続され、前記反転
回路の出力端が第２の入力端に接続され、出力端が出力
信号端子に接続された論理和回路、 とを含んで構成される。
原電圧の分圧電圧が供給される第１のソース接地増幅回
路、 （Ｂ） Ｐ型Ｍ ＯＳ ）ランジスタで構成され、入力
端に電原電圧の前記分圧電圧が供給される第２のソース
接地増幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が入力端
に接続された第１．の波形整形回路、（Ｄ）前記第２の
ソース接地増幅回路の出力端が入力端に接続された第２
の波形整形回路、（Ｅ）前記第２の波形整形回路（また
は第１の波形整形回路）に入力端が接続された反転回路
、（Ｆ）前記第１の波形整形回路（または第２の波形整
形回路）の出力端が第１の入力端に接続され、前記反転
回路の出力端が第２の入力端に接続され、出力端が出力
信号端子に接続された論理和回路、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示す電源電圧検出回路は、
（Ａ） Ｎ型ＭＯＳトランジスタ３とレジスタ５で構成
され、入力端に電原電圧（ＶｏとＶＳ間）の分圧電圧ｅ
ｏが供給される第１のソース接地増幅回路１、 （Ｂ） Ｐ型ＭＯＳトランジスタ４とレジスタ６で構成
され、入力端にレジスタ７とレジスタ８との接続点に生
ずる電圧ＶＩが供給される第２のソース接地増幅回路２
、 （Ｃ）ソース接地増幅回路１の出力端が入力端に接続さ
れた第１の波形整形回路９、 （Ｄ）ソース接地増幅回路２の出力端が入力端に接続さ
れた第２の波形整形回路１ｏ、 （Ｅ）波形整形回路１０に入力端が接続された反転回路
１１、 （Ｆ）波形整形回路９の出力端が第１の入力端に接続さ
れ、反転回路１１の出力端が第２の入力端に接続され、
出力端が出力信号端子１３に接続された論理和回路１２
、 とを含んで構成される。
され、入力端に電原電圧（ＶｏとＶＳ間）の分圧電圧ｅ
ｏが供給される第１のソース接地増幅回路１、 （Ｂ） Ｐ型ＭＯＳトランジスタ４とレジスタ６で構成
され、入力端にレジスタ７とレジスタ８との接続点に生
ずる電圧ＶＩが供給される第２のソース接地増幅回路２
、 （Ｃ）ソース接地増幅回路１の出力端が入力端に接続さ
れた第１の波形整形回路９、 （Ｄ）ソース接地増幅回路２の出力端が入力端に接続さ
れた第２の波形整形回路１ｏ、 （Ｅ）波形整形回路１０に入力端が接続された反転回路
１１、 （Ｆ）波形整形回路９の出力端が第１の入力端に接続さ
れ、反転回路１１の出力端が第２の入力端に接続され、
出力端が出力信号端子１３に接続された論理和回路１２
、 とを含んで構成される。
ソース接地増幅回路１は、その入力電圧Ｖ１がＮ型ＭＯ
Ｓトランジスタ３のしきい電圧ＶＴＮに対し、Ｖ１≦Ｖ
ＴＮの時は、Ｎ型ＭＯ３）ランジスタ３が゛°オフ″と
なり、電源電圧ＶＤ（高レベル電圧）を出力し、Ｖ ＋
＞ Ｖ ＴＮの時は低レベル電圧を出力する。
Ｓトランジスタ３のしきい電圧ＶＴＮに対し、Ｖ１≦Ｖ
ＴＮの時は、Ｎ型ＭＯ３）ランジスタ３が゛°オフ″と
なり、電源電圧ＶＤ（高レベル電圧）を出力し、Ｖ ＋
＞ Ｖ ＴＮの時は低レベル電圧を出力する。
ソース接地増幅回路２は、その入力電圧Ｖ１がＰ型ＭＯ
３）ランジスタ４のしきい電圧ＩＶＴＰ対し、Ｖ、−Ｖ
、≦ＩＶＴＰＩの時は、Ｐ型ＭＯＳトランジスタ４が“
オフ゛°となり、低レベル電圧を出力し、ＶＤ−Ｖ ＋
＞ Ｉ Ｖｔｐ ｌの時は高レベル電圧を出力する。
３）ランジスタ４のしきい電圧ＩＶＴＰ対し、Ｖ、−Ｖ
、≦ＩＶＴＰＩの時は、Ｐ型ＭＯＳトランジスタ４が“
オフ゛°となり、低レベル電圧を出力し、ＶＤ−Ｖ ＋
＞ Ｉ Ｖｔｐ ｌの時は高レベル電圧を出力する。
レジスタ７．８の抵抗値をＲ７，Ｒ８とすると、電圧Ｖ
＋ −（Ｒ７／Ｒ７＋Ｒ８）ｘＶｎであり、ソース接地
増幅回路１の出力が高レベルから低レベルに変化する電
圧（第２図ａ点）は、Ｖｏ−＝ （１＋ Ｒ７／ Ｒ８
） ＶＴＮソース接地増幅回路２の出力が低レベルから
高レベルに変化する電圧（第２図す点）は、Ｖｏｂ＝
（１＋ Ｒ７／ Ｒ８） ｌ ＶＴＰとなる。
＋ −（Ｒ７／Ｒ７＋Ｒ８）ｘＶｎであり、ソース接地
増幅回路１の出力が高レベルから低レベルに変化する電
圧（第２図ａ点）は、Ｖｏ−＝ （１＋ Ｒ７／ Ｒ８
） ＶＴＮソース接地増幅回路２の出力が低レベルから
高レベルに変化する電圧（第２図す点）は、Ｖｏｂ＝
（１＋ Ｒ７／ Ｒ８） ｌ ＶＴＰとなる。
すなわち、電源電圧■。がＶｏまたはＶｏｂ以下になっ
たことを検出できる。
たことを検出できる。
波形整形回路９，１０は、ソース接地増幅回路１．２の
出力電圧を完全な論理レベルに変換するもので、インバ
ータあるいはシュミット回路等が使用されるが、省略す
ることもできる。
出力電圧を完全な論理レベルに変換するもので、インバ
ータあるいはシュミット回路等が使用されるが、省略す
ることもできる。
なお、ソース接地増幅回ｉ￥８１．２の入力信号として
、それぞれ別の電源電圧の分圧電圧を供給してもよい。
、それぞれ別の電源電圧の分圧電圧を供給してもよい。
相補型ＭＯＳトランジスタの動作下限電圧は、それを構
成するＭＯＳトランジスタのしきい値電圧に対し強い相
関を持つので、このしきい値電圧を利用すれば、電源電
圧が動作下限電圧より低下したことを相対的に精度よく
検出できる。
成するＭＯＳトランジスタのしきい値電圧に対し強い相
関を持つので、このしきい値電圧を利用すれば、電源電
圧が動作下限電圧より低下したことを相対的に精度よく
検出できる。
本発明の電源電圧検出回路は、簡単な回路構成で、少な
いチップ面積で集積化できるので、低価格なＩＣを提供
できるという効果がある。
いチップ面積で集積化できるので、低価格なＩＣを提供
できるという効果がある。
】 ソーλ扱に増１１司ヱ名
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を示すグラフである。 １．２・・・・・・ソース接地増幅回路、３・・・・・
・Ｎ型ＭＯＳトランジスタ、４・・・・・Ｐ型ＭＯＳト
ランジスタ、５・〜８・・・・・・レジスタ、９，１０
・・・・・・波形整形回路、１］−・・・・・反転回路
、１，２・・・・・・論理和回路、１３・・・・・・出
力信号端子。 ソー７、撞す乙１唱口、路 昂 ７ 因 代理人 弁理士 内 原 晋 第 ２ 凶
図の動作を示すグラフである。 １．２・・・・・・ソース接地増幅回路、３・・・・・
・Ｎ型ＭＯＳトランジスタ、４・・・・・Ｐ型ＭＯＳト
ランジスタ、５・〜８・・・・・・レジスタ、９，１０
・・・・・・波形整形回路、１］−・・・・・反転回路
、１，２・・・・・・論理和回路、１３・・・・・・出
力信号端子。 ソー７、撞す乙１唱口、路 昂 ７ 因 代理人 弁理士 内 原 晋 第 ２ 凶
Claims (2)
- （１） （Ａ）Ｎ型ＭＯＳトランジスタで構成され、入力端に電
原電圧の分圧電圧が供給される第１のソース接地増幅回
路、 （Ｂ）Ｐ型ＭＯＳトランジスタで構成され、入力端に電
原電圧の前記分圧電圧が供給される第２のソース接地増
幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が第１の
入力端に接続され、前記第２のソース接地増幅回路の出
力端が第２の入力端に接続され、出力端が出力信号端子
に接続された論理和回路、 とを含むことを特徴とする電源電圧検出回路。 - （２） （Ａ）Ｎ型ＭＯＳトランジスタで構成され、入力端に電
原電圧の分圧電圧が供給される第１のソース接地増幅回
路、 （Ｂ）Ｐ型ＭＯＳトランジスタで構成され、入力端に電
原電圧の前記分圧電圧が供給される第２のソース接地増
幅回路、 （Ｃ）前記第１のソース接地増幅回路の出力端が入力端
に接続された第１の波形整形回路、 （Ｄ）前記第２のソース接地増幅回路の出力端が入力端
に接続された第２の波形整形回路、 （Ｅ）前記第２の波形整形回路（または第１の波形整形
回路）に入力端が接続された反転回路、 （Ｆ）前記第１の波形整形回路（または第２の波形整形
回路）の出力端が第１の入力端に接続され、前記反転回
路の出力端が第２の入力端に接続され、出力端が出力信
号端子に接続された論理和回路、 とを含むことを特徴とする電源電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205829A JPH0254614A (ja) | 1988-08-18 | 1988-08-18 | 電源電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205829A JPH0254614A (ja) | 1988-08-18 | 1988-08-18 | 電源電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254614A true JPH0254614A (ja) | 1990-02-23 |
Family
ID=16513400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205829A Pending JPH0254614A (ja) | 1988-08-18 | 1988-08-18 | 電源電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686786B2 (en) * | 1997-05-30 | 2004-02-03 | Micron Technology, Inc. | Voltage generator stability indicator circuit |
| DE102017201764A1 (de) | 2016-02-05 | 2017-08-10 | Yazaki Corporation | Kabelbaum und Herstellungsverfahren für einen Kabelbaum |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437475A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Transient state detecting device |
-
1988
- 1988-08-18 JP JP63205829A patent/JPH0254614A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437475A (en) * | 1977-08-29 | 1979-03-19 | Toshiba Corp | Transient state detecting device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686786B2 (en) * | 1997-05-30 | 2004-02-03 | Micron Technology, Inc. | Voltage generator stability indicator circuit |
| US6696867B2 (en) | 1997-05-30 | 2004-02-24 | Micron Technology, Inc. | Voltage generator with stability indicator circuit |
| US6710630B2 (en) | 1997-05-30 | 2004-03-23 | Micron Technology, Inc. | 256 Meg dynamic random access memory |
| DE102017201764A1 (de) | 2016-02-05 | 2017-08-10 | Yazaki Corporation | Kabelbaum und Herstellungsverfahren für einen Kabelbaum |
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