JP2798535B2 - キャリ伝搬回路 - Google Patents
キャリ伝搬回路Info
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- JP2798535B2 JP2798535B2 JP3283338A JP28333891A JP2798535B2 JP 2798535 B2 JP2798535 B2 JP 2798535B2 JP 3283338 A JP3283338 A JP 3283338A JP 28333891 A JP28333891 A JP 28333891A JP 2798535 B2 JP2798535 B2 JP 2798535B2
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- JP
- Japan
- Prior art keywords
- carry
- transistor
- electrode
- line
- polarity
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に利用
する。特に、ダイナミックキャリバッファ回路に関す
る。
する。特に、ダイナミックキャリバッファ回路に関す
る。
【０００２】
【従来の技術】図３は従来のキャリ伝搬回路の構成を示
す。図３でＱ１はＰチャネル型トランジスタ、Ｑ３はＮ
チャネル型トランジスタ、Ｃ１はクロック信号、Ｃｉｎ
は下位ビットから伝搬してくるキャリ入力信号、Ｃｏｕ
ｔは上位ビットへ伝搬するキャリ出力信号である。以下
その動作を図４のタイミイグチャートを参照して説明す
る。図３でクロック信号Ｃ１が低レベルのときすなわち
プリチャージ期間ではＰチャネル型トランジスタＱ１が
オンしてキャリ出力信号線はプリチャージされキャリ出
力信号Ｃｏｕｔは高レベルになる。またクロック信号Ｃ
１が高レベルのときすなわちサンプリング期間ではサム
出力ＳＵＭ′が低レベルならばＮチャネル型トランジス
タＱ３はオフするので、下位からのキャリ信号Ｃｉｎの
レベルに関係なくキャリ信号Ｃｏｕｔは高レベルを保持
する。またサム出力ＳＵＭ′が高レベルで下位からのキ
ャリ信号Ｃｉｎが高レベルならばＮチャネル型トランジ
スタＱ３はオフするので、キャリ信号Ｃｏｕｔは高レベ
ルを保持する。またサム出力ＳＵＭ′が高レベルで下位
からのキャリ信号Ｃｉｎが低レベルならばＮチャネル型
トランジスタＱ３はオンするので、キャリ信号Ｃｏｕｔ
はＮチャネル型トランジスタＱ３を通して低レベル側に
ディスチャージされる。これで表１に示す真理値表どお
りに図３の回路がキャリ伝搬回路として動作しているこ
とがわかる。
す。図３でＱ１はＰチャネル型トランジスタ、Ｑ３はＮ
チャネル型トランジスタ、Ｃ１はクロック信号、Ｃｉｎ
は下位ビットから伝搬してくるキャリ入力信号、Ｃｏｕ
ｔは上位ビットへ伝搬するキャリ出力信号である。以下
その動作を図４のタイミイグチャートを参照して説明す
る。図３でクロック信号Ｃ１が低レベルのときすなわち
プリチャージ期間ではＰチャネル型トランジスタＱ１が
オンしてキャリ出力信号線はプリチャージされキャリ出
力信号Ｃｏｕｔは高レベルになる。またクロック信号Ｃ
１が高レベルのときすなわちサンプリング期間ではサム
出力ＳＵＭ′が低レベルならばＮチャネル型トランジス
タＱ３はオフするので、下位からのキャリ信号Ｃｉｎの
レベルに関係なくキャリ信号Ｃｏｕｔは高レベルを保持
する。またサム出力ＳＵＭ′が高レベルで下位からのキ
ャリ信号Ｃｉｎが高レベルならばＮチャネル型トランジ
スタＱ３はオフするので、キャリ信号Ｃｏｕｔは高レベ
ルを保持する。またサム出力ＳＵＭ′が高レベルで下位
からのキャリ信号Ｃｉｎが低レベルならばＮチャネル型
トランジスタＱ３はオンするので、キャリ信号Ｃｏｕｔ
はＮチャネル型トランジスタＱ３を通して低レベル側に
ディスチャージされる。これで表１に示す真理値表どお
りに図３の回路がキャリ伝搬回路として動作しているこ
とがわかる。
【０００３】
【表１】
【０００４】
【発明が解決しようとする課題】このようにキャリ伝搬
回路は、桁上りするたびにＮチャネル型トランジスタが
キャリラインに一段直列に入るが、従来例では、ビット
位置が上位になるほどキャリラインの抵抗値が上ってキ
ャリラインをディスチャージする能力が低下し、１ビッ
ト当たりのキャリ伝搬時間が長くなる欠点があった。
回路は、桁上りするたびにＮチャネル型トランジスタが
キャリラインに一段直列に入るが、従来例では、ビット
位置が上位になるほどキャリラインの抵抗値が上ってキ
ャリラインをディスチャージする能力が低下し、１ビッ
ト当たりのキャリ伝搬時間が長くなる欠点があった。
【０００５】本発明は、このような欠点を除去するもの
で、キャリ伝搬速度を高速にする手段をもつキャリ伝搬
回路を提供することを目的とする。
で、キャリ伝搬速度を高速にする手段をもつキャリ伝搬
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、桁数に対応す
る個数のトランジスタが桁の位の順に挿入され、桁上げ
動作が実行される度にこの桁上げ動作が行われた桁に対
応するトランジスタが導通状態になるキャリラインを備
えたキャリ伝搬回路において、上記トランジスタの一つ
とこのトランジスタに対応する桁より上位の桁をもちこ
のトランジスタに隣接する他のトランジスタとで区切ら
れたキャリラインの部分の電位を桁上げ動作の度に検出
し、この電位が所定値以下であるときに検出信号を生成
する検出手段と、この検出手段で生成された検出信号に
応じてこの区切られた部分のキャリラインを基準電位に
接続するディスチャージ手段とを備えたことを特徴とす
る。
る個数のトランジスタが桁の位の順に挿入され、桁上げ
動作が実行される度にこの桁上げ動作が行われた桁に対
応するトランジスタが導通状態になるキャリラインを備
えたキャリ伝搬回路において、上記トランジスタの一つ
とこのトランジスタに対応する桁より上位の桁をもちこ
のトランジスタに隣接する他のトランジスタとで区切ら
れたキャリラインの部分の電位を桁上げ動作の度に検出
し、この電位が所定値以下であるときに検出信号を生成
する検出手段と、この検出手段で生成された検出信号に
応じてこの区切られた部分のキャリラインを基準電位に
接続するディスチャージ手段とを備えたことを特徴とす
る。
【０００７】ここで、キャリラインのキャリ入力側に入
力電極が接続され、キャリラインのキャリ出力側に出力
電極が接続され、サム出力信号線に制御電極が接続され
た第一の一方の極性のトランジスタと、電源に入力電極
が接続され、上記キャリラインのキャリ出力側に出力電
極が接続され、クロック信号線に制御電極が接続された
第一の他方の極性のトランジスタとを含む単位回路が上
記キャリライン上に桁数に対応して桁の位の順に設けら
れたキャリ伝搬回路において、電源に入力電極が接続さ
れ、上記キャリラインに制御電極が接続された第二の他
方の極性のトランジスタと、共通電位に入力電極が接続
され、上記第二の他方の極性のトランジスタの出力電極
に出力電極が接続され、逆相クロック信号線に制御電極
が接続された第二の一方の極性のトランジスタと、上記
キャリラインに出力電極が接続され、上記第二の他方の
極性のトランジスタの出力電極と上記第二の一方の極性
のトランジスタの出力電極との接続点に制御電極が接続
された第三の一方の極性のトランジスタと、共通電位に
入力電極が接続され、上記第三の一方の極性のトランジ
スタの入力電極に出力電極が接続され、上記クロック信
号線に制御電極が接続された第四の一方の極性のトラン
ジスタとを上記単位回路ごとに備えても良い。
力電極が接続され、キャリラインのキャリ出力側に出力
電極が接続され、サム出力信号線に制御電極が接続され
た第一の一方の極性のトランジスタと、電源に入力電極
が接続され、上記キャリラインのキャリ出力側に出力電
極が接続され、クロック信号線に制御電極が接続された
第一の他方の極性のトランジスタとを含む単位回路が上
記キャリライン上に桁数に対応して桁の位の順に設けら
れたキャリ伝搬回路において、電源に入力電極が接続さ
れ、上記キャリラインに制御電極が接続された第二の他
方の極性のトランジスタと、共通電位に入力電極が接続
され、上記第二の他方の極性のトランジスタの出力電極
に出力電極が接続され、逆相クロック信号線に制御電極
が接続された第二の一方の極性のトランジスタと、上記
キャリラインに出力電極が接続され、上記第二の他方の
極性のトランジスタの出力電極と上記第二の一方の極性
のトランジスタの出力電極との接続点に制御電極が接続
された第三の一方の極性のトランジスタと、共通電位に
入力電極が接続され、上記第三の一方の極性のトランジ
スタの入力電極に出力電極が接続され、上記クロック信
号線に制御電極が接続された第四の一方の極性のトラン
ジスタとを上記単位回路ごとに備えても良い。
【０００８】
【作用】キャリを伝搬するときにビットごとにトランジ
スタが直列に入ってキャリラインの抵抗値が上がって１
ビット当たりのキャリ伝搬時間が遅くなるが、キャリラ
インの電位変化を検出し、キャリラインに直列に挿入さ
れるトランジスタとは別のデスチャージ経路を形成する
ことでこのキャリ伝搬時間を短縮する。
スタが直列に入ってキャリラインの抵抗値が上がって１
ビット当たりのキャリ伝搬時間が遅くなるが、キャリラ
インの電位変化を検出し、キャリラインに直列に挿入さ
れるトランジスタとは別のデスチャージ経路を形成する
ことでこのキャリ伝搬時間を短縮する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示す接続図で
ある。キャリ伝搬回路のキャリラインをゲート入力とし
て電源をソース電極とするＰチャネル型トランジスタＱ
２と逆相クロック信号Ｃ２をゲート入力としてグランド
をソース電極とするＮチャネル型トランジスタＱ４とを
ドレイン電極で接続し、その出力信号Ａをゲート入力と
してドレイン電極をキャリラインとするＮチャネル型ト
ランジスタＱ５と直列にクロック信号Ｃ１をゲート入力
としてソース電極をグランドとしたＮチャネル型トラン
ジスタＱ６で接続した構成である。すなわち、この実施
例は、図１に示すように、桁数に対応する個数のトラン
ジスタが桁の位の順に挿入され、桁上げ動作が実行され
る度にこの桁上げ動作が行われた桁に対応するトランジ
スタＱ３が導通状態になるキャリラインを備え、さら
に、本発明の特徴とする手段として、上記トランジスタ
のひとつとこのトランジスタに対応する桁より上位の桁
をもちこのトランジスタに隣接する他のトランジスタと
で区切られたキャリラインの部分の電位を桁上げ動作の
度に検出し、この電位が所定値以下であるときに検出信
号を生成する検出手段であるトランジスタＱ２およびＱ
４と、この検出手段で生成された検出信号に応じてこの
区切られた部分のキャリラインを基準電位に接続するデ
ィスチャージ手段であるトランジスタＱ５およびＱ６と
を備える。
して説明する。図１はこの実施例の構成を示す接続図で
ある。キャリ伝搬回路のキャリラインをゲート入力とし
て電源をソース電極とするＰチャネル型トランジスタＱ
２と逆相クロック信号Ｃ２をゲート入力としてグランド
をソース電極とするＮチャネル型トランジスタＱ４とを
ドレイン電極で接続し、その出力信号Ａをゲート入力と
してドレイン電極をキャリラインとするＮチャネル型ト
ランジスタＱ５と直列にクロック信号Ｃ１をゲート入力
としてソース電極をグランドとしたＮチャネル型トラン
ジスタＱ６で接続した構成である。すなわち、この実施
例は、図１に示すように、桁数に対応する個数のトラン
ジスタが桁の位の順に挿入され、桁上げ動作が実行され
る度にこの桁上げ動作が行われた桁に対応するトランジ
スタＱ３が導通状態になるキャリラインを備え、さら
に、本発明の特徴とする手段として、上記トランジスタ
のひとつとこのトランジスタに対応する桁より上位の桁
をもちこのトランジスタに隣接する他のトランジスタと
で区切られたキャリラインの部分の電位を桁上げ動作の
度に検出し、この電位が所定値以下であるときに検出信
号を生成する検出手段であるトランジスタＱ２およびＱ
４と、この検出手段で生成された検出信号に応じてこの
区切られた部分のキャリラインを基準電位に接続するデ
ィスチャージ手段であるトランジスタＱ５およびＱ６と
を備える。
【００１０】次に、この実施例の動作を説明する。図２
にこの実施例におけるタイミイグチャートを示す。クロ
ック信号Ｃ１が低レベルのときすなわちプリチャージ期
間ではＮチャネル型トランジスタＱ６はオフするので、
Ｎチャネル型トランジスタＱ５およびＱ６を通してキャ
リ出力信号Ｃｏｕｔがディスチャージされることはな
い。またＰチャネル型トランジスタＱ１はオンしている
ので、キャリ出力信号Ｃｏｕｔはプリチャージされて高
レベルになる。またこのときにＰチャネル型トランジス
タＱ２はオフし、Ｎチャネル型トランジスタＱ４はオン
しているので、Ａ点の電位は低レベルになる。クロック
信号Ｃ１が高レベルのときすなわちサンプリング期間で
は、キャリ入力信号Ｃｉｎが高レベルならばキャリ出力
信号Ｃｏｕｔは高レベルを保持するので、Ｐチャネル型
トランジスタＱ２はオフしている。それでＡ点は低レベ
ルを保持するのでＮチャネル型トランジスタＱ６がオン
しているが、Ｎチャネル型トランジスタＱ５がオフして
いるのでキャリ出力信号ＣｏｕｔはＮチャネル型トラン
ジスタＱ５およびＱ６を通してディスチャージされるこ
とはない、それでキャリ出力信号Ｃｏｕｔは高レベルを
保持することができる。ここでキャリ入力信号Ｃｉｎが
低レベルになると、キャリ出力信号Ｃｏｕｔの電位も下
り、その電位がＶＤＤ−｜Ｖｔｐ｜以下になったときに
Ｐチャネル型トランジスタＱ２はオンする。またＮチャ
ネル型トランジスタＱ４はオフしているので、Ａ点は高
レベルにプルアップされる。このときにＮチャネル型ト
ランジスタＱ５はオンし、Ｎチャネル型トランジスタＱ
６もオンしているので、Ｎチャネル型トランジスタＱ３
とは別にキャリ出力信号ＣｏｕｔはＮチャネル型トラン
ジスタＱ５およびＱ６を通してディスチャージされて低
レベルになる。この実施例で表１に示す真理値表を満足
してる。
にこの実施例におけるタイミイグチャートを示す。クロ
ック信号Ｃ１が低レベルのときすなわちプリチャージ期
間ではＮチャネル型トランジスタＱ６はオフするので、
Ｎチャネル型トランジスタＱ５およびＱ６を通してキャ
リ出力信号Ｃｏｕｔがディスチャージされることはな
い。またＰチャネル型トランジスタＱ１はオンしている
ので、キャリ出力信号Ｃｏｕｔはプリチャージされて高
レベルになる。またこのときにＰチャネル型トランジス
タＱ２はオフし、Ｎチャネル型トランジスタＱ４はオン
しているので、Ａ点の電位は低レベルになる。クロック
信号Ｃ１が高レベルのときすなわちサンプリング期間で
は、キャリ入力信号Ｃｉｎが高レベルならばキャリ出力
信号Ｃｏｕｔは高レベルを保持するので、Ｐチャネル型
トランジスタＱ２はオフしている。それでＡ点は低レベ
ルを保持するのでＮチャネル型トランジスタＱ６がオン
しているが、Ｎチャネル型トランジスタＱ５がオフして
いるのでキャリ出力信号ＣｏｕｔはＮチャネル型トラン
ジスタＱ５およびＱ６を通してディスチャージされるこ
とはない、それでキャリ出力信号Ｃｏｕｔは高レベルを
保持することができる。ここでキャリ入力信号Ｃｉｎが
低レベルになると、キャリ出力信号Ｃｏｕｔの電位も下
り、その電位がＶＤＤ−｜Ｖｔｐ｜以下になったときに
Ｐチャネル型トランジスタＱ２はオンする。またＮチャ
ネル型トランジスタＱ４はオフしているので、Ａ点は高
レベルにプルアップされる。このときにＮチャネル型ト
ランジスタＱ５はオンし、Ｎチャネル型トランジスタＱ
６もオンしているので、Ｎチャネル型トランジスタＱ３
とは別にキャリ出力信号ＣｏｕｔはＮチャネル型トラン
ジスタＱ５およびＱ６を通してディスチャージされて低
レベルになる。この実施例で表１に示す真理値表を満足
してる。
【００１１】
【発明の効果】本発明は、以上説明したように、キャリ
ラインの電位変化を検出してキャリラインに直列に入っ
ているトランジスタとは別にキャリラインを高速にディ
スチャージすることができるので、ビット位置の影響が
小さくなり、キャリ伝搬回路を高速に動作させる効果が
ある。
ラインの電位変化を検出してキャリラインに直列に入っ
ているトランジスタとは別にキャリラインを高速にディ
スチャージすることができるので、ビット位置の影響が
小さくなり、キャリ伝搬回路を高速に動作させる効果が
ある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】本発明実施例の動作を示すタイミングチャー
ト。
ト。
【図３】従来例の構成を示すブロック構成図。
【図４】従来例の動作を示すタイミングチャート。
Ｑ１、Ｑ２ Ｐチャネル型トランジスタ Ｑ３、Ｑ４、Ｑ５、Ｑ６ Ｎチャネル型トランジスタ Ｃ１ クロック信号 Ｃ２ 逆相クロック信号 Ｃｏｕｔ キャリ出力信号 Ｃｉｎ キャリ入力信号 ＳＵＭ′ サム出力信号 ＶＤＤ 電源 ＧＮＤ グラント ｜Ｖｔｐ｜ Ｐチャネル型トランジスタのスレッシュホ
ルド電圧
ルド電圧
Claims (1)
- 【請求項１】 キャリラインのキャリ入力側に入力電極
が接続され、キャリラインのキャリ出力側に出力電極が
接続され、サム出力信号線に制御電極が接続された第一
の一方の極性のトランジスタと、電源に入力電極が接続
され、上記キャリラインのキャリ出力側に出力電極が接
続され、クロック信号線に制御電極が接続された第一の
他方の極性のトランジスタとを含む単位回路が上記キャ
リライン上に桁数に対応して桁の位の順に設けられたキ
ャリ伝搬回路において、 電源に入力電極が接続され、上記キャリラインに制御電
極が接続された第二の他方の極性のトランジスタと、 共通電位に入力電極が接続され、上記第二の他方の極性
のトランジスタの出力電極に出力電極が接続され、逆相
クロック信号線に制御電極が接続された第二の一方の極
性のトランジスタと、 上記キャリラインに出力電極が接続され、上記第二の他
方の極性のトランジスタの出力電極と上記第二の一方の
極性のトランジスタの出力電極との接続点に制御電極が
接続された第三の一方の極性のトランジスタと、 共通電位に入力電極が接続され、上記第三の一方の極性
のトランジスタの入力電極に出力電極が接続され、上記
クロック信号線に制御電極が接続された第四の一方の極
性のトランジスタとを上記単位回路ごとに備えたことを
特徴とするキャリ伝搬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283338A JP2798535B2 (ja) | 1991-10-29 | 1991-10-29 | キャリ伝搬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283338A JP2798535B2 (ja) | 1991-10-29 | 1991-10-29 | キャリ伝搬回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119968A JPH05119968A (ja) | 1993-05-18 |
| JP2798535B2 true JP2798535B2 (ja) | 1998-09-17 |
Family
ID=17664190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283338A Expired - Lifetime JP2798535B2 (ja) | 1991-10-29 | 1991-10-29 | キャリ伝搬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798535B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764887A (en) * | 1985-08-02 | 1988-08-16 | Advanced Micro Devices, Inc. | Carry-bypass arithmetic logic unit |
-
1991
- 1991-10-29 JP JP3283338A patent/JP2798535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05119968A (ja) | 1993-05-18 |
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