DE4332583A1 - Schaltung zum Klemmen eines Freigabetaktsignales für eine Halbleiterspeichervorrichtung - Google Patents

Schaltung zum Klemmen eines Freigabetaktsignales für eine Halbleiterspeichervorrichtung

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Description

Die vorliegende Erfindung betrifft eine sogenannte Clamping-Schaltung bzw. Schaltung zum Klemmen eines Frei­ gabetaktsignales für eine Halbleiterspeichervorrichtung (wobei der Begriff "Freigabetaktsignal" beispielsweise ein Reihenadressabtastsignal bezeichnet, welches als "/RAS"-Sig­ nal benannt wird, wobei in der nachfolgenden Beschreibung die Bezeichnung "/RAS" für das Freigabetaktsignal verwendet wird), wobei das Klemmen dieses Signales während der anfäng­ lichen Einstellung des Reihenadressabtastsignales der Halb­ leiterspeichervorrichtung vorgenommen wird, wobei die /RAS-Signale als Hauptsignale auf dem Chip erst dann erzeugt werden, wenn die letzte Vorladespannung für eine geladene Bitleitung (charged bit line pre-charge voltage = VBLP) den gewünschten Pegel erreicht hat.
Fig. 1 zeigt eine bekannte Schaltung zum Klemmen der /RAS-Signale (wobei "/" das balkenförmige Negationszeichen bezeichnet), welche folgende Merkmale umfaßt: einen VBB-Sensor 1, um zu erfassen, ob die Spannung, die während der Erzeugung einer rückwärts gerichteten Vorspannung (back bias voltage = VBB) erzeugt wird, einen vorbestimmten Pegel erreicht hat; einen Transistor (MP1) 3 und einen Ringoszil­ lator 2 zum Treiben einer Ladungspumpschaltung 4, bis ein gewünschter VBB-Pegel erreicht ist; einen Inverter 6 und eine Halteschaltung 5 zum Verhindern des Treibens einer NOR-Schaltung 7, wobei die NOR-Schaltung 7, ein Takt-Ein-Signal während der anfänglichen Zeitdauer der Er­ zeugung der rückgerichteten Vorspannung VBB "niedrig" bleibt, wobei die NOR-Schaltung 7 das Takt-Ein-Signal in Reaktion auf das /RAS Signal überträgt, nachdem die rück­ wärtsgerichtete Vorspannung VBB einmal eingestellt worden ist.
Die Halteschaltung 5 umfaßt zwei NOR-Gatter, nämlich die Gatter, NOR1 und NOR2, um sowohl das Signal von dem VBB-Sen­ sor 1 als auch das Signal von einem Leistungshochfahrgenera­ tor 8 empfängt, wobei die NOR-Schaltung 7 das /RAS-Signal und das Ausgangssignal des Inverters 6 empfängt.
Die NOR-Schaltung 7 umfaßt zwei pMOS-Transistoren MP2, MP3 und zwei nMOS-Transistoren MN1, MN2. Die Transistoren MP2, MP3 und der Transistor MN2 sind in Reihe zwischen den Leistungsversorgungsspannungen VDD und VSS geschaltet. Die Gates der Transistoren MP2 und MN1 sind miteinander verbun­ den und werden mit einem invertierten Ausgangssignal der Halteschaltung 5 versorgt. Drain und Source der Transistoren MN1 und MN2 sind miteinander verbunden. Das Takt-Ein-Signal wird ausgangsseitig von einem Kontakt der Drains erzeugt.
Wenn die Leistungsversorgung angeschaltet wird, wird das Ausgangssignal S2 des Leistungshochfahrgenerators 8 in der in Fig. 2 gezeigten Art erzeugt, wobei das Ausgangssignal S1 des VBB-Sensors bei einem niedrigen Pegel gehalten wird, bis die rückwärtsgerichtete Vorspannung VBB den gewünschten Pe­ gel erreicht hat. Da ein Knoten C während dieser Zeitdauer auf einem hohen Pegel gehalten wird, kann das /RAS-Signal selbst dann nicht dem Chip zugeführt werden, wenn das /RAS-Signal auf einen niedrigen Pegel abfällt, so daß das Takt-Ein-Signal ununterbrochen auf einem niedrigen Pegel ge­ halten wird.
Wenn jedoch das VBB-Signal den gewünschten Pegel annimmt, wird das S1-Signal durch den VBB-Sensor auf einen hohen Pe­ gel verschoben. Demgemäß werden die Pegel an den Knoten A, B, C durch das S1-Signal invertiert. Die Pegel an den Knoten A, B, C bleiben bei den Pegelwerten "niedrig", "hoch" bzw. "niedrig". Hierdurch führt eine Eingabe des /RAS-Signales zu dessen Übertragung zu dem Chip als Takt-Ein-Signal.
Selbst wenn bei dieser bekannten Klemmschaltung für das /RAS-Signal die rückwärtsgerichtete Vorspannung VBB den ge­ wünschten Pegel während des anfänglichen Spannungseinstell­ vorganges auf dem Chip erreicht, kann es zu einer Fehlfunk­ tion des Erfassungsverstärkers bei der Erzeugung des /RAS- Signals kommen, solange die Vorladespannung für die Bit­ leitung noch nicht die Hälfte des VDD-Pegels erreicht hat.
Allgemein wird eine Verbesserung der Speicherchips hinsicht­ lich der Hochintegration herbeigeführt. Wenn die Ladekapazi­ tät für die Bitleitung bei ansteigender Speicherkapazität ansteigt, benötigt man eine ansteigende Zeitdauer, um sämt­ liche Bitleitungen mit der Bitleitungs-Vorladespannung ein­ zustellen. Daher können Fehlfunktionen des Erfassungsver­ stärkers auftreten, die dadurch bedingt sind, daß das /RAS- Signal zugeführt wird, bevor die Einstellung der Bitlei­ tungsvorspannung abgeschlossen ist. Derartige Fehlfunktionen vermindern die Zuverlässigkeit der Halbleiterspeichervor­ richtung.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal­ tung zum Klemmen eines Freigabetaktsignales derart weiterzu­ bilden, daß die Zuverlässigkeit der Halbleiterspeichervor­ richtung weiter erhöht wird.
Diese Aufgabe wird durch eine Schaltung gemäß Patentanspruch 1 gelöst.
Die Erfindung liefert eine Schaltung zum Klemmen des Frei­ gabetaktsignales für eine Halbleiterspeichervorrichtung, welche folgende Merkmale umfaßt: a) eine Einrichtung zum Erzeugen eines Einstellsignales für eine rückwärtsgerichtete Vorspannung, wenn die rückwärtsgerichtete Vorspannung einen Bezugsspannungspegel für die rückwärtsgerichtete Vorspannung erreicht hat; b) eine Einrichtung zum Erzeugen eines Lei­ stungshochfahrsignales, wenn die Leistung hochgefahren ist; c) eine Einrichtung zum Erzeugen einer Bitleitungs-Vorlade­ spannung; d) eine Steuereinrichtung zum Halten der Bitlei­ tungs-Vorladespannung auf einem Massespannungspegel gemäß dem Einstellsignal für die rückwärtsgerichtete Vorspannung und dem Leistungshochfahrsignal; e) eine Einrichtung zum Erzeugen eines Einstellsignales für eine Bitleitungs-Vor­ ladespannung, wenn die Bitleitungs-Vorladespannung einen Bezugsspannungspegel für die Bitleitungs-Vorladespannung erreicht hat; f) eine Freigabetakt-Durchlaßsignal-Generator­ einrichtung zum Erzeugen eines Freigabetakt-Durchlaßsignales gemäß dem Bitleitungs-Einstellsignal und dem Leistungshoch­ fahrsignal; und g) eine Einrichtung zum Übertragen des Freigabetaktsignales gemäß dem Freigabetakt-Durchlaßsignal.
Gemäß einer bevorzugten Weiterbildung umfaßt die Steuerein­ richtung a) eine Generatoreinrichtung, die auf das Einstell­ signal für die rückwärtsgerichtete Vorspannung und auf das Leistungshochfahrsignal anspricht, um ein Bitleitungs-Vor­ ladespannungs-Steuersignal zu erzeugen; und b) eine Halte­ einrichtung zum Halten der Bitleitungs-Vorladespannung auf Massespannungspegel gemäß dem Bitleitungs-Vorladespannungs- Signal.
Gemäß einer anderen Weiterbildung umfaßt die Generatorein­ richtung a) eine Halteschaltung mit einem Paar von NOR-Gat­ tern mit jeweils zwei Eingängen, wobei das erste NOR-Gatter mit zwei Eingängen das Einstellsignal für die rückwärtsge­ richtete Vorspannung und ein Ausgangssignal des zweiten NOR-Gatters mit zwei Eingängen empfängt und wobei das zweite NOR-Gatter mit zwei Eingängen das Leistungshochfahrsignal und ein Ausgangssignal des ersten NOR-Gatters mit zwei Ein­ gängen empfängt; und b) einen Inverter, der mit dem zweiten NOR-Gatter mit zwei Eingängen verbunden ist.
Die Generatoreinrichtung für das Freigabetakt-Durchlaßsignal umfaßt a) eine Halteschaltung mit einem Paar von NOR-Gattern mit zwei Eingängen, wobei das erste NOR-Gatter mit zwei Ein­ gängen die Einstellspannung für die Bitleitungs-Vorladespan­ nung und ein Ausgangssignal des zweiten NOR-Gatters mit zwei Eingängen empfängt, wobei das zweite NOR-Gatter mit zwei Eingängen das Leistungshochfahrsignal und ein Ausgangssignal des ersten NOR-Gatters mit zwei Eingängen empfängt; und b) einen Inverter, der mit dem zweiten NOR-Gatter mit zwei Ein­ gängen verbunden ist.
Eine weitere Aufgabe der vorliegenden Erfindung besteht da­ rin, eine Schaltung zum Klemmen eines /RAS-Signales in einem dynamischen RAM zu schaffen, das eine hohe Bitleitungskapa­ zität hat.
Diese Aufgabe wird durch eine Schaltung gemäß Patentanspruch 7 gelöst.
Gemäß der Erfindung wird der Bitleitungs-Vorladespannungs- Generator nach dem Einstellen der rückwärtsgerichteten Vor­ spannung VBB aktiviert, wobei ein /RAS-Signal in den Chip übertragen werden kann, nachdem die Bitleitungs-Vorladespan­ nung VBLP den gewünschten Pegel erreicht hat, wodurch Fehl­ funktionen des Erfassungsverstärkers verhindert werden.
Obwohl lediglich der VBB-Generator aktiviert wird, wird ver­ hindert, daß eine Beeinträchtigung des /RAS-Eingangssignales auftritt, wodurch die Zuverlässigkeit des Chips erhöht wird.
Gemäß diesem Erfindungsaspekt verbessert die Schaltung gemäß der vorliegenden Erfindung die oben beschriebene bekannte /RAS-Klemmschaltung, welche einen VBB-Sensor 1, einen Lei­ stungshochfahrgenerator 8, eine Halteschaltung 5, einen Inverter 6 und eine NOR-Schaltung 7 hat. Die Schaltung gemäß der vorliegenden Erfindung umfaßt einen VBB-Sensor zum Er­ zeugen eines VBB-Einstellsignales S1, wenn die rückwärtsge­ richtete Vorspannung VBB in einer Halbleiterspeichervorrich­ tung einen gewünschten Pegel erreicht hat; einen Leistungs­ hochfahrgenerator zum Erzeugen eines Leistungshochfahrsigna­ les S2, wenn eine Leistung in der Halbleiterspeichervorrich­ tung eingestellt ist; einen VBLP-Generator zum Erzeugen einer Bitleitungs-Vorladespannung VBLP; eine VBLP-Steuerung zum Halten des VBLP-Signales auf einem Massespannungspegel gemäß den Signalen S1 und S2; einen VBLP-Sensor zum Erzeugen eines VBLP-Einstellsignales S3, wenn das Signal VBLP einen gewünschten Pegel erreicht hat; und einen /RAS-Durchlaßsig­ nal-Generator zum Erzeugen eines /RAS-Durchlaßsignales S4 in Abhängigkeit von den Signalen S3 und S2; eine NOR-Schaltung zum Steuern der Übertragung des /RAS-Signales in Abhängig­ keit von dem /RAS-Durchlaßsignal S4, wodurch das /RAS-Signal zu der Halbleiterspeichervorrichtung zugeführt wird, nachdem die rückwärtsgerichtete Vorspannung VBB den gewünschten Pegel erreicht hat und nachdem die Bitleitungs-Vorladespan­ nung VBLP den gewünschten Pegel erreicht hat.
Vorzugsweise umfaßt die VBLP-Steuerung einen Schalttransi­ stor zum Kurzschließen des Ausgangsanschlusses eines VBLP-Generators gegen Masse und eine erste Halteschaltung zum ausgangsseitigen Erzeugen eines Haltesignales durch einen Inverter, welches einem Gate des Schalttransistors zugeführt wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 Eine bekannte Schaltung zum Klemmen eines Reihen­ adressabtastsignales /RAS;
Fig. 2 Die zeitlichen Verläufe für Signale der bekannten /RAS-Klemmschaltung;
Fig. 3 Die Schaltung zum Klemmen des Reihenadressabtast­ signales gemäß der vorliegenden Erfindung; und
Fig. 4 Die zeitlichen Verläufe der Signale bei der /RAS- Klemmschaltung gemäß der vorliegenden Erfindung.
Fig. 3 zeigt die Schaltung zum Klemmen des /RAS-Signales ge­ mäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Wie in Fig. 3 dargestellt ist, ist der Ausgangsanschluß des Leistungshochfahrgenerators 8 mit beiden Anschlüssen einer ersten Halteschaltung 5 und einer zweiten Halteschaltung 12 verbunden, während die Ausgangsseite der ersten Halteschal­ tung 5 durch den Inverter 6 mit dem Gate des Schalttransi­ stors 10 verbunden ist, dessen Drain mit einem VBLP-Knoten verbunden ist und dessen Source gegen Masse geschaltet ist.
Der Ausgangsanschluß eines VBLP-Generators 9, der eine Bit­ leitungs-Vorladespannung VBLP erzeugt, ist an den VBLP-Sen­ sor 11 und an den Drain-Anschluß des Schalttransistors 10 angeschlossen, während der Ausgangsanschluß des VBLP-Sensors 11 mit der anderen Seite der zweiten Halteschaltung 12 ver­ bunden ist, welche aus den beiden NOR-Gattern NOR3 und NOR4 besteht.
Der Ausgangsanschluß der zweiten Halteschaltung 12 ist durch den Inverter 13 mit einem Eingang der NOR-Schaltung 7 mit zwei Eingängen angeschlossen, während der andere Eingang mit dem /RAS-Signal beaufschlagt wird, so daß die NOR-Schaltung 7 ein Takt-Ein-Signal in Reaktion auf das /RAS-Signal über­ trägt.
Der VBB-Sensor 1 erzeugt ein VBB-Einstellsignal S1, wenn eine rückwärtsgerichtete Vorspannung VBB innerhalb der Halb­ leiterspeichervorrichtung einen gewünschten Pegel erreicht hat. Der Leistungshochfahrgenerator 8 erzeugt ein Leistungs­ hochfahrsignal S2, wenn die Leistung der Halbleiterspeicher­ vorrichtung eingestellt ist bzw. einen Betriebszustand er­ reicht hat. Der VBLP-Generator 9 erzeugt eine Bitleitungs- Vorladespannung VBLP. Eine VBLP-Steuerung 15 hält die Bit­ leitungs-Vorladespannung VBLP auf Massespannungspegel in Ab­ hängigkeit von den Signalen S1 und S2. Der VBLP-Sensor 11 erzeugt ein VBLP-Einstellsignal S3, wenn die Bitleitungs- Vorladespannung VBLP einen gewünschten Wert erreicht hat. Der /RAS-Durchlaßsignal-Generator erzeugt ein /RAS-Durchlaß­ signal S4 in Abhängigkeit von den Signalen S3 und S2. Die NOR-Schaltung 7 steuert die Übertragung des /RAS-Signales in Abhängigkeit von dem Signal S4. Der Schalttransistor 10 bewirkt eine Kurzschlußschaltung des Ausgangsanschlusses des VBLP-Generators 9 gegen Masse.
Fig. 4 ist eine Darstellung der zeitlichen Signalverläufe für die Klemmschaltung für das /RAS-Signal gemäß der vorlie­ genden Erfindung. Bei der erfindungsgemäßen Schaltung wird das /RAS-Signal übertragen, nachdem die Bitleitungs-Vorlade­ spannung VBLP eingestellt ist.
Wie man aus den Signalverläufen gemäß Fig. 4 erkennt, wird nach Zuführung und Stabilisierung der Leistungsversorgungs­ spannung VDD das Leistungshochfahrsignal S2 durch den Lei­ stungshochfahrgenerator in Form eines Pulses mit der in Fig. 4 gezeigten Signalform erzeugt, wobei der VBB-Generator ak­ tiviert wird. Das Signal S2 bewirkt, daß der Knoten B in einem potentialmäßig niedrigen Zustand gehalten wird. Der Ausgang der ersten Halteschaltung 5 nimmt in der Weise einen niedrigen Pegel an, daß der Knoten A einen hohen und der Knoten B einen niedrigen logischen Pegel haben, bis das Aus­ gangssignal des VBB-Sensors 1, nämlich das VBB-Einstellsig­ nal S1, einen hohen logischen Pegel annimmt.
Daraufhin wird das Ausgangssignal der ersten Halteschaltung 5 durch den Inverter 6 invertiert. Der Schalttransistor 10 wird eingeschaltet, so daß der Schalttransistor 10 den Aus­ gangsknoten des VBLP-Generators 9 gegen Masse kurzschließt. Daraufhin wird die Spannung des Signales VBLP auf Massespan­ nung gehalten.
Wenn sich die VBB-Spannung stabilisiert hat, erzeugt der VBB-Sensor 1 ausgangsseitig das Signal S1 mit einem hohen logischen Pegel, so daß der Ausgangsknoten A der ersten Hal­ teschaltung 5 auf einen niedrigen Pegel herabfällt. Dann er­ zeugt das NOR-Gatter NOR2 ausgangsseitig einen hohen logi­ schen Wert, wodurch der Inverter 6 den Knoten C auf einen niedrigen logischen Pegel einstellt, so daß der Schalttran­ sistor 10 ausgeschaltet wird und der VBLP-Generator 9 akti­ viert wird, wodurch die Bitleitungs-Vorladespannung erzeugt wird.
Bis die VBLP-Spannung den gewünschten Wert erreicht hat, bleibt das Ausgangssignal S3 des VBLP-Sensors 11 auf niedri­ gem logischen Pegel. Der Potentialwert der Knoten D und E sowie des Ausganges der zweiten Halteschaltung 12 und der Knoten F (Signal S4) wie auch der Ausgang des Inverters 13 haben jeweils die Werte "hoch", "niedrig" und "hoch", wie dies in Fig. 4 gezeigt ist. Daher wird der Transistor MP2 ausgeschaltet und der Transistor MN1 eingeschaltet. Als Fol­ ge hiervon wird das /RAS-Signal nicht als Takt-Ein-Signal hindurchgelassen.
Wenn daraufhin die VBLP-Spannung den gewünschten Pegel er­ reicht, wird das Ausgangssignal S3 des VBLP-Sensors 11 auf einen hohen logischen Pegel geschoben. Der Knoten D und der Knoten E sowie das Signal S4 werden jeweils auf die Pegel "niedrig", "hoch" sowie "niedrig" verschoben, wie dies in Fig. 4 gezeigt ist. Daher wird der Transistor MP2 einge­ schaltet, während der Transistor MN1 ausgeschaltet wird. Als Ergebnis hiervon wird das Takt-Ein-Signal, welches auf einem niedrigen Pegel unabhängig von dem Eingang des /RAS-Signales gehalten wurde, in einen invertierten Zustandswert gemäß dem /RAS-Signal gebracht. Daraufhin wird das /RAS-Signal dem Chip zugeführt, nachdem die Einstellung der Spannung VBLP abgeschlossen ist.
Um die Zeitverzögerung bei der Zuführung des /RAS-Signales zu dem Chip zu vermindern, wird die NOR-Schaltung 7 mit Transistoren MP2, MN2 aufgebaut, die ein hohes W/L-Verhält­ nis haben (wobei W die Breite und L die Länge des Transi­ storgates darstellen) wodurch eine hohe Stromtreiberkapazi­ tät verglichen mit der Stromtreiberkapazität der Transisto­ ren MP3 und MN1 erreicht wird.
Erfindungsgemäß wird das /RAS-Signal zugeführt, nachdem die Bitleitungs-Vorladespannung die normale Spannung erreicht hat, wie dies durch den VBLP-Sensor erfaßt wird. Ferner wird der Ausgang des VBLP-Generators 9 durch die Betätigung des Schalttransistors 10 gegen Masse geschaltet, bis die VBB- Spannung ihren normalen Pegel erreicht hat.
Wenn sich die Bitleitungsladekapazität mit ansteigender Speicherkapazität erhöht, ist es erforderlich, sämtliche Bitleitungen über eine lange Zeitdauer mit der Bitleitungs- Vorladespannung einzustellen. Daher können Fehlfunktionen des Erfassungsverstärkers auftreten, die durch das Zuführen des /RAS-Signales vor dem Einstellen der VBLP-Spannung be­ wirkt sind.
Da jedoch gemäß der Erfindung das /RAS-Signal dem Chip zuge­ führt wird, nachdem die VBB- und die VBLP-Spannung ihren ge­ wünschten Pegel erreicht haben, können Fehlfunktionen des Erfassungsverstärkers verhindert werden, die durch das Zu­ führen des /RAS-Signales vor dem Einstellen der VBLP-Span­ nung bewirkt werden.
Selbst wenn daher die Spannung des VBB-Generators oder die Spannung des VBLP-Generators eine Änderung erfahren, wird die Eingabe des /RAS-Signales nicht negativ beeinträchtigt, so daß der Chip dazu in der Lage ist, mit einer verbesserten Betriebsweise zu arbeiten, wodurch die Zuverlässigkeit der Halbleiterspeichervorrichtung erhöht wird.

Claims (14)

1. Schaltung zum Klemmen eines Freigabetaktsignales für eine Halbleiterspeichervorrichtung, mit:
  • a) einer Einrichtung (1) zum Erzeugen eines Einstell­ signales (S1) für eine rückwärtsgerichtete Vorspan­ nung, wenn die rückwärtsgerichtete Vorspannung (VBB) einen Bezugsspannungspegel für die rückwärtsgerich­ tete Vorspannung erreicht hat; und
  • b) einer Einrichtung (8) zum Erzeugen eines Leistungs­ hochfahrsignales (52) wenn die Leistung eingestellt ist;
gekennzeichnet durch
  • c) eine Einrichtung (9) zum Erzeugen einer Bitleitungs- Vorladespannung (VBLP);
  • d) eine Steuereinrichtung (15) zum Halten der Bitlei­ tungs-Vorladespannung (VBLP) auf einem Massespan­ nungspegel in Abhängigkeit von dem Einstellsignal (S1) für die rückwärtsgerichtete Vorspannung und dem Leistungshochfahrsignal (S2);
  • e) eine Einrichtung (11) zum Erzeugen eines Bitlei­ tungs-Vorladespannungs-Einstellsignales (S3), wenn die Bitleitungs-Vorladespannung (VBLP) einen Bezugs­ spannungspegel für die Bitleitungs-Vorladespannung erreicht hat;
  • f) eine Freigabetakt-Durchlaßsignal-Generatoreinrichtung (12, 13) zum Erzeugen eines Freigabetakt-Durchlaßsig­ nales (S4) in Abhängigkeit von dem Bitleitungs-Vorla­ despannungs-Einstellsignal (S3) und dem Leistungs­ hochfahrsignal (S2); und
  • g) eine Einrichtung (7) zum Übertragen des Freigabetakt­ signales (/RAS) in Abhängigkeit von dem Freigabe­ takt-Durchlaßsignal (S4).
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (15) folgende Merkmale auf­ weist:
  • a) eine Generatoreinrichtung (5) zum Erzeugen eines Bit­ leitungs-Vorladespannungs-Steuersignales in Abhängig­ keit von dem Einstellsignal (S1) für die rückwärtsge­ richtete Vorspannung und dem Leistungshochfahrsignal (S2); und
  • b) eine Haltereinrichtung (10) zum Halten der Bitlei­ tungs-Vorladespannung auf einem Massespannungspegel in Abhängigkeit von dem Bitleitungs-Vorladespan­ nungs-Steuersignal.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Generatoreinrichtung folgende Merkmale umfaßt:
  • a) eine Halteschaltung (5) mit einem Paar von NOR-Gat­ tern (NOR1, NOR2) mit jeweils zwei Eingängen, wobei das erste NOR-Gatter (NOR1) mit zwei Eingängen das Einstellsignal (S1) für die rückwärtsgerichtete Vor­ spannung und ein Ausgangssignal des zweiten NOR-Gat­ ters (NOR2) mit zwei Eingängen empfängt und das zwei­ te NOR-Gatter (NOR2) mit zwei Eingängen das Lei­ stungshochfahrsignal (S2) und ein Ausganssignal des ersten NOR-Gatters (NOR1) mit zwei Eingängen emp­ fängt; und
  • b) einen Inverter (6), der mit dem zweiten NOR-Gatter (NOR2) mit zwei Eingängen verbunden ist.
4. Schaltung nach einem der Ansprüche 1 bis 3., dadurch gekennzeichnet, daß die Freigabetakt-Durchlaßsig­ nal-Generatoreinrichtung (12, 13) folgende Merkmale aufweist:
  • a) eine Halteschaltung (12) mit einem Paar von NOR-Gat­ tern (NOR3, NOR4) mit jeweils zwei Eingängen,
    wobei das erste NOR-Gatter (NOR3) mit zwei Eingängen das Bitleitungs-Vorladespannungs-Einstellsignal (S3) und ein Ausgangssignal des zweiten NOR-Gatters (NOR4) mit zwei Eingängen empfängt, wobei das zweite NOR- Gatter (NOR4) mit zwei Eingängen das Leistungshoch­ fahrsignal (S2) und ein Ausgangssignal des ersten NOR-Gatters (NOR3) mit zwei Eingängen empfängt; und
  • b) einen Inverter (13), der mit dem zweiten NOR-Gatter (NOR4) mit zwei Eingängen verbunden ist.
5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bitleitungs-Vorladespannung der Hälfte des Vcc- Pegels entspricht.
6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Freigabetaktsignal zumindest ein Reihenadress­ abtastsignal (/RAS) umfaßt.
7. Schaltung zum Klemmen des /RAS-Signales in einer Halb­ leiterspeichervorrichtung, mit folgenden Merkmalen:
  • - einem VBB-Sensor (1) zum Erzeugen eines VBB-Einstell­ signales (S1), wenn eine rückwärtsgerichtete Vorspan­ nung (VBB) in der Halbleiterspeichervorrichtung einen gewünschten Pegel erreicht hat;
  • - einem Leistungshochfahrgenerator (8) zum Erzeugen eines Leistungshochfahrsignales (S2), wenn die Lei­ stung der Halbleiterspeichervorrichtung hochgefahren ist;
  • - einem VBLP-Generator (9) zum Erzeugen einer Bitlei­ tungs-Vorladespannung (VBLP);
gekennzeichnet durch
  • - eine VBLP-steuerung (15) zum Halten der Bitleitungs- Vorladespannung (VBLP) auf einem Massespannungspegel in Abhängigkeit von dem VBB-Einstellsignal (S1) und von dem Leistungshochfahrsignal (S2);
  • - einen VBLP-Sensor (11) zum Erzeugen eines Bitlei­ tungs-Vorladespannungs-Einstellsignales (S3), wenn die Bitleitungs-Vorladespannung (VBLP) einen gewünschten Pegel erreicht hat;
  • - einen /RAS-Durchlaßsignalgenerator (12, 13) zum Erzeu­ gen eines /RAS-Durchlaßsignales (54) in Abhängigkeit von dem Bitleitungs-Vorladespannungs-Einstellsignal (53) und dem Leistungshochfahrsignal (52); und
  • - eine NOR-Schaltung (7) zum Steuern der Übertragung des /RAS-Signales in Abhängigkeit von dem /RAS-Durchlaß­ signal (S4);
wodurch das /RAS-Signal der Halbleiterspeichervorrich­ tung zugeführt wird, nachdem die rückwärtsgerichtete Vorspannung (VBB) den gewünschten Pegel erreicht hat und nachdem die Bitleitungs-Vorladespannung (VBLP) den gewünschten Pegel erreicht hat.
8. Schaltung zum Klemmen des /RAS-Signales nach Anspruch 7, dadurch gekennzeichnet,
daß die VBLP-Steuerung (15) folgende Merkmale aufweist:
  • - einen Schalttransistor (10) zum Kurzschließen des Aus­ gangsanschlusses des VBLP-Generators (9) gegen Masse; und
  • - eine erste Halteschaltung (5) zum ausgangsseitigen Er­ zeugen eines gehaltenen Signales, welches durch einen Inverter (6) einem Gate des Schalttransistors (10) zu­ geführt.
9. Schaltung zum Klemmen des /RAS-Signales nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der /RAS-Durchlaßsignalgenerator (12, 13) eine zwei­ te Halteschaltung (12) umfaßt, welche zwei Eingänge hat, die mit dem Leistungshochfahrsignal (S2) und dem Bit­ leitungs-Vorladespannungs-Einstellsignal (S3), beauf­ schlagt werden.
10. Schaltung zum Klemmen des /RAS-Signale nach einem der Ansprüche 7-9, dadurch gekennzeichnet, daß die NOR-Schaltung (7) folgende Merkmale aufweist:
  • - zwei pMOS-Transistoren (MP2, MP3) und zwei nMOS-Tran­ sistoren (MN1, MN2), wobei die beiden pMOS-Transisto­ ren (MP2, MP3) und einer der nMOS-Transistoren (MN2) in Reihe zwischen den Leistungsversorgungspotentialen VDD und VSS geschaltet sind;
wobei die Gates von einem pMOS-Transistor (MP3) und von einem nMOS-Transistor (MN2) miteinander verbunden sind und mit dem /RAS-Signal beaufschlagt werden;
wobei die Gates des anderen pMOS-Transistors (MP2) und des anderen nMOS-Transistors (MN1) miteinander verbun­ den sind und mit dem invertierten Ausgangssignal der Halteschaltung (5) versorgt werden,
wobei die Drain-Anschlüsse und Source-Anschlüsse der nMOS-Transistoren (MN1 und MN2) miteinander verbunden sind und das Takt-Ein-Signal ausgangsseitig an einem Kontakt der Drain-Anschlüsse erzeugt wird,
wobei einer der pMOS-Transistoren (MP2) sowie einer der nMOS-Transistoren (MN2) ein großes W/L-Verhältnis in der Weise haben, daß eine hohe Stromtreiberkapazi­ tät verglichen mit der Stromtreiberkapazität der Transistoren (MP3, MN1) erzielt wird.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703827A (en) * 1996-02-29 1997-12-30 Monolithic System Technology, Inc. Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array
KR100554112B1 (ko) * 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
KR100471182B1 (ko) * 2002-09-03 2005-03-10 삼성전자주식회사 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치
KR100543929B1 (ko) * 2003-11-10 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더
US7948272B2 (en) * 2003-11-27 2011-05-24 Samsung Electronics Co., Ltd. Input buffer for detecting an input signal
US7187612B2 (en) * 2005-04-29 2007-03-06 Infineon Technologies Ag Memory having power-up circuit
US7986577B2 (en) * 2007-03-19 2011-07-26 Hynix Semiconductor Inc. Precharge voltage supplying circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3826745A1 (de) * 1987-08-07 1989-02-16 Mitsubishi Electric Corp Verfahren und vorrichtung zum verringern des strombedarfs einer halbleiterspeichereinrichtung
US4924442A (en) * 1988-09-30 1990-05-08 Micron Technology, Inc. Pull up circuit for digit lines in a semiconductor memory
DE3936675A1 (de) * 1988-12-05 1990-06-07 Mitsubishi Electric Corp Integrierte halbleiterschaltkreiseinrichtung
DE4019568A1 (de) * 1989-11-18 1991-05-29 Samsung Electronics Co Ltd Ketten-vorladeschaltung fuer die zeit der stromspannungsversorgung
DE4201785A1 (de) * 1991-01-28 1992-08-13 Mitsubishi Electric Corp Im dummy-zyklusbetrieb betreibbare halbleiterspeichereinrichtung und betriebsverfahren fuer diese

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
JPS6427094A (en) * 1987-07-23 1989-01-30 Mitsubishi Electric Corp Mos-type semiconductor memory
KR0134773B1 (ko) * 1988-07-05 1998-04-20 Hitachi Ltd 반도체 기억장치
KR940004482Y1 (ko) * 1991-10-10 1994-07-04 금성일렉트론 주식회사 셑 플레이트 전압 초기 셑업회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3826745A1 (de) * 1987-08-07 1989-02-16 Mitsubishi Electric Corp Verfahren und vorrichtung zum verringern des strombedarfs einer halbleiterspeichereinrichtung
US4924442A (en) * 1988-09-30 1990-05-08 Micron Technology, Inc. Pull up circuit for digit lines in a semiconductor memory
DE3936675A1 (de) * 1988-12-05 1990-06-07 Mitsubishi Electric Corp Integrierte halbleiterschaltkreiseinrichtung
DE4019568A1 (de) * 1989-11-18 1991-05-29 Samsung Electronics Co Ltd Ketten-vorladeschaltung fuer die zeit der stromspannungsversorgung
DE4201785A1 (de) * 1991-01-28 1992-08-13 Mitsubishi Electric Corp Im dummy-zyklusbetrieb betreibbare halbleiterspeichereinrichtung und betriebsverfahren fuer diese

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