DE3936675A1 - Integrierte halbleiterschaltkreiseinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltkreiseinrichtung und insbesondere auf eine Halbleiterschaltkreiseinrichtung mit einem Schaltkreis zur Erzeugung einer Biasspannung für das Substrat.

Ein Beispiel für eine integrierte Halbleiterschaltkreiseinrichtung, die einen Schaltkreis zur Erzeugung einer Substratbiasspannung enthält, ist ein Halbleiterspeicher mit einer CMOS-Struktur.

Die oben genannte integrierte Halbleiterschaltkreiseinrichtung mit einer CMOS-Struktur umfaßt einen Speicherbereich und einen peripheren Schaltkreisbereich. Der Speicherbereich umfaßt einen Schaltkreis, der auf einem Substrat vom P-Typ gebildet ist, wobei jeder Knoten einen PN-Übergang aufweist. Wenn das Potential der N-Schicht des PN-Überganges aufgrund einer Unterschwingung des in den oben genannten Schaltkreis eingegebenen Signales abgesenkt ist, wird eine Biasspannung in Vorwärtsrichtung an den oben genannten PN-Übergang angelegt, und ein normalerweise nicht im Bereich des PN-Überganges fließender Strom fließt dann, so daß die Information in der Speicherzelle möglicherweise zerstört wird.

Um eine Fehlfunktion eines solchen internen Schaltkreises zu verhindern, wurde vorgeschlagen, daß das Substrat vom P-Typ mit einem negativen Potential beaufschlagt werden soll, um den Bereich des PN-Überganges stets in einem Sperrzustand zu halten. Ein Substratbiaserzeugungsschaltkreis ist ein Schaltkreis, der zum Bereitstellen des negativen Potentiales gebildet ist.

Die Fig. 1 stellt eine Querschnittstruktur einer herkömmlichen integrierten Halbleiterschaltkreiseinrichtung einer CMOS-Struktur dar, der den oben genannten Substratbiaserzeugungsschaltkreis enthält. In der in Fig. 1 gezeigten integrierten Halbleiterschaltkreiseinrichtung ist ein CMOS-Inverter gebildet, wie im Ersatzschaltbild der Fig. 2 gezeigt. In Fig. 1 ist eine Well 2 vom N-Typ in einem Halbleitersubstrat 1 vom P-Typ und innerhalb dieser Well vom N-Typ ist ein P-Kanal MOS-Transistor PQ gebildet. Der P-Kanal MOS-Transistor PQ umfaßt P⁺-Diffusionsschichten 3 und 4, einen Gateisolierfilm im Bereich zwischen diesen P⁺-Diffusionsschichten 3 und 4 und auf der Oberfläche der Well 2 vom N-Typ und eine auf diesem Gateisolierfilm 5 gebildete Gateelektrode 6. Ferner ist ein N-Kanal MOS-Transistor NQ in einem anderen Bereich, in dem die Well 2 vom N-Typ nicht gebildet ist, des Halbleitersubstrates 1 vom P-Typ gebildet. Der N-Kanal MOS-Transistor NQ umfaßt N⁺-Diffusionsschichten 7 und 8, die die Source bzw. Drain darstellen, einen Gateisolierfilm 9, der den Bereich zwischen diesen N⁺-Diffusionsschichten 7 und 8 darstellt und auf der Oberfläche des Halbleitersubstrates 1 vom P-Typ gebildet ist, und eine auf dem Gateisolierfilm 9 gebildete Gateelektrode 10. Die Gateelektroden 6 und 10 sind mit einem Eingangsknoten verbunden, während die P⁺-Diffusionsschicht 3 und die N⁺-Diffusionsschicht 8 mit einem Ausgangsknoten verbunden sind. Ferner ist eine Versorgungsspannung Vcc an die P⁺-Diffusionsschicht 4 angelegt, während ein Massepotential Vss an die N⁺-Diffusionsschicht 7 angelegt ist. Die Versorgungsspannung Vcc ist ebenfalls mit der Well 2 vom N-Typ über eine N⁺-Diffusionsschicht 11 angelegt.

Bei der oben beschriebenen Struktur ist ein Substratbiaserzeugungsschaltkreis 12 (im weiteren als V _BB-Erzeugungsschaltkreis bezeichnet) auf dem Halbleitersubstrat 1 gebildet. Der V _BB-Erzeugungsschaltkreis 12 erzeugt eine negative Spannung, wenn die Versorgungsspannung Vcc angelegt wird. Mit dieser negativen Spannung wird das Halbleitersubstrat 1 beaufschlagt. Entsprechend wird der Bereich zwischen dem Halbleitersubstrat 1 vom P-Typ und den mit diesem in Verbindung stehenden N-Schichten in Sperrichtung vorgespannt, nachdem die Spannungsversorgung eingeschaltet ist, so daß die vorher erwähnte Unannehmlichkeit eliminiert wird.

Während des Anlegens der Versorgungsspannung Vcc erhöht sich das Potential des Halbleitersubstrates 1 vom P-Typ durch eine Übergangskapazität C zwischen dem Halbleitersubstrat 1 vom P-Typ und der Well 2 vom N-Typ. Wenn der Betrieb des Schaltkreises im Halbleitersubstrat durch Einschalten der Spannungsversorgung gestartet wird, fließt ferner ein elektrischer Strom im Halbleitersubstrat, was zu einer Fluktuation der Substratspannung führt. Damit wird die Substratspannung erhöht. Wenn die Versorgungsspannung Vcc niedrig ist, besitzt der V _BB-Erzeugerschaltkreis 12 nur eine relativ niedrige Stromtreiberfähigkeit, so daß der Anstieg des Potentials des Halbleitersubstrates 1 nicht sofort unterdrückt werden kann. Ein Thyristorschaltkreis, bei dem P-Schichten und N-Schichten aufeinander in vier Schichten, wie in Fig. 3 gezeigt, gebildet sind, ist zwischen der Versorgungsspannung Vcc und dem Massepotential Vss parasitär. Falls das Potential des Halbleitersubstrates 1 beim Einschalten der Spannungsversorgung ansteigt, wird der Bereich zwischen dem Halbleitersubstrat 1 und der N⁺-Diffusionsschicht 7 in Durchlaßrichtung vorgespannt und der in Fig. 3 gezeigte Thyristor schaltet durch. Daher fließt ein Strom konstant über einen mit einer gestrichelten Linie in Fig. 1 angedeuteten Pfad. Diese Erscheinung wird "latch-up" genannt, führt zu Fehlfunktionen des Schaltkreises und zur Zerstörung von Elementen.

Die Schaltkreise der Fig. 4 und 7 sind vorgeschlagen worden, um das "latch-up" beim Einschalten der Spannungsversorgung, wie oben beschrieben, zu verhindern.

Ein in der Fig. 4 gezeigtes herkömmliches Beispiel umfaßt zusätzlich zum V _BB-Erzeugungsschaltkreis 12 eine Clampingschaltung 13. Diese Clampingschaltung 13 arbeitet in Abhängigkeit von einem Ausgangssignal eines -Impulsgeneratorschaltkreises 14 und wirkt derart, daß das Substratpotential auf das Massepotential festgeklemmt wird, bis die Treiberfähigkeit des V _BB-Erzeugungsschaltkreises 12, der die Substratspannung vermindert, genügend hoch ist, nachdem die Versorgungsspannung angelegt ist. Der V _BB-Clampingschaltkreis 13 umfaßt zwei N-Kanal MOS-Transistoren Q 1 und Q 2 und einen Kondensator C _A. Die Drain des Transistors Q 1 ist mit einer Vss-Leitung l₂, die Source mit einer V _BB-Leitung l₃ und das Gate über den Kondensator C _A mit einer Vcc-Leitung l₁ verbunden. Die Versorgungsspannung Vcc und das Massepotential Vss sind an die Vcc-Leitung l₁ bzw. die Vss-Leitung l₂ und eine negative Substratbiasspannung V _BB vom V _BB-Erzeugungsschaltkreis 12 ist an die V _BB-Leitung l₃ angelegt. Die Drain des Transistors Q 2 ist mit dem Gate des Transistors Q 1 über den Knoten P 1 und die Source ist mit der V _BB-Leitung l₃ verbunden. Ferner wird das Gate des Transistors Q 2 mit dem Ausgangssignal des -Impulsgeneratorschaltkreises 14 beaufschlagt. Eine parasitäre Kapazität C _T befindet sich zwischen der Vcc-Leitung l₁ und der V _BB-Leitung l₃.

Die Fig. 5 zeigt ein Beispiel für eine Schaltkreiskonfiguration des in Fig. 4 gezeigten -Impulsgeneratorschaltkreises 14. Diese in Fig. 5 gezeigte Schaltkreiskonfiguration ist in der japanischen Offenlegungsschrift 61-2 22 318 beschrieben. Wie in der Figur gezeigt, ist der -Impulsgeneratorschaltkreis der Fig. 5 aus P-Kanal MOS-Transistoren Q 3, Q 5, Q 7, Q 8, N-Kanal Transistoren Q 4, Q 6, einem Widerstand R, einem Kondensator C 1 und einer Diode D gebildet. Bei diesem -Impulsgeneratorschaltkreis befindet sich das Ausgangssignal auf einem niedrigen Wert, während einer gegebenen Zeitspanne, nachdem die Versorgungsspannung angelegt ist. Wenn jedoch eine Ladung im Kondensator C 1 während einer gegebenen Zeitspanne gespeichert ist und das Potential des Knotens P 2 die Schwelle des die Transistoren Q 3 und Q 4 umfassenden Inverters übersteigt, wird der Ausgang auf einen hohen Wert angehoben und bleibt auch danach auf diesem hohen Wert.

Der Betrieb des herkömmlichen Schaltkreises der Fig. 4 wird nun mit Bezugnahme auf das Zeitdiagramm der Fig. 6A beschrieben. Die Fig. 6A zeigt Änderungen der Versorgungsspannung Vcc in Abhängigkeit von der verstrichenen Zeit, des Potentiales V _{P 1} des Knoten P 1, des -Signales und der Substratspannung V _BB kurz nachdem die Versorgungsspannung Vcc angelegt worden ist. Wenn die Versorgungsspannung Vcc ansteigt, steigt auch das Potential V _{P 1} des Knotens P 1 aufgrund kapazitiver Kopplung des Kondensators C _A ebenfalls an. Ferner steigt auch die Substratspannung V _BB aufgrund kapazitiver Kopplung durch den parasitären Kondensator C _T ebenfalls an. Falls das Potential V _{P 1} des Knotens P 1 den Schwellenwert des Transistors Q 1 jedoch übersteigt, wird der Transistor leitend und die Vss-Leitung l₂ und die V _BB-Leitung l₃ sind kurzgeschlossen, so daß die Substratspannung V _BB auf 0V festgeklemmt wird. Folglich steigt, nachdem eine gewisse Zeit seit dem Anlegen der Versorgungsspannung verstrichen ist, das Signal auf einen hohen Wert an, und der Transistor Q 2 wird leitend, so daß das Potential des Knotens P 1 auf 0V entladen wird. Damit wird der Transistor Q 1 leitend. Folglich stabilisiert sich die Substratspannung V _BB in negativer Richtung durch die Wirkung des V _BB-Generatorschaltkreises 12. Wie vorher beschrieben worden ist, wird die Substratspannung auf 0V festgeklemmt, um so ein "latch-up" innerhalb einer gewissen Zeitspanne, nachdem die Versorgungsspannung angelegt worden ist, zu verhindern, wie im herkömmlichen Beispiel, bei dem der V _BB-Clampingschaltkreis 13 verwendet wird.

Die Fig. 7 zeigt einen Eingangsschaltkreis für ein externes Zeilenadressabtastsignal (im weiteren als Ext · -Signal bezeichnet) eines DRAM (dynamic random acces memory = dynamischer Speicher mit wahlfreiem Zugriff), wie z. B. in der japanischen Offenlegungsschrift 63-10 397 beschrieben. Das herkömmliche Beispiel der Fig. 7 ist aus einem Eingangssperrschaltkreis 15 und einem POR-Impulsgeneratorschaltkreis 16 gebildet. Der Eingangssperrschaltkreis 15 besteht aus einem P-Kanal MOS-Transistor Q 10 und einem N-Kanal MOS-Transistor Q 11, die einen CMOS-Inverter zum Erzeugen eines internen Zeilenadressabtastsignales (im weiteren als Int · RAS-Signal bezeichnet) als invertiertes Ext · -Signal bilden, und einen P-Kanal MOS-Transistor Q 9 und einen N-Kanal MOS-Transistor Q 12 zum Sperren der Ausgabeoperation dieses CMOS-Inverters. Der POR-Impulsgeneratorschaltkreis 16 umfaßt einen Widerstand R, einen Kondensator C 2, einen P-Kanal MOS-Transistor Q 13 und einen N-Kanal MOS-Transistor Q 14, und gibt ein Signal POR zum Definieren einer Zeit für die Eingangssperroperation des Eingangssperrschaltkreises 15 aus. Der POR-Impulsgeneratorschaltkreis 16 führt dieselbe Operation wie derjenige der Fig. 5 aus, bei dem die Transistoren Q 5 und Q 6 aus dem POR-Impulsgeneratorschaltkreis entfernt sind. Dies bedeutet, daß, nachdem die Versorgungsspannung angelegt worden ist, der POR-Impulsgeneratorschaltkreis ein Impulssignal erzeugt, das sich auf einem hohen Niveau gleich der Versorgungsspannung Vcc während einer gegebenen Zeitspanne befindet und nach dieser gegebenen Zeitspanne wieder auf das niedrige Niveau abfällt. Der Hauptschaltkreis der integrierten Halbleiterschaltkreiseinrichtung wird mit dem im Eingangssperr­ schaltkreis 15 erzeugten Int · RAS-Signal über einen Eingangsschaltkreis 17 beaufschlagt. Der Eingangsschaltkreis 17 umfaßt z. B. einen Latch- und einen Zeitgeberschaltkreis.

Nun wird der Betrieb der in Fig. 7 gezeigten Eingangsschaltkreises für das Ext · -Signal in einem DRAM mit bezug auf das in Fig. 8A gezeigte Zeitdiagramm beschrieben. Die Fig. 8A zeigt Änderungen der Versorgungsspannung Vcc in Abhängigkeit von der verstrichenen Zeit, das Ext · -Signal, das Int · RAS-Signal und das POR-Signal, wenn die Versorgungsspannung Vcc angelegt worden ist. Selbst wenn sich das Ext · -Signal auf einem niedrigen Wert befindet, bevor das Versorgungspotential angelegt ist, sind der Transistor Q 9 nicht-leitend und der Transistor Q 12 leitend, da das POR-Signal auf ein hohes Niveau ansteigt, wenn sich die Versorgungsspannung erhöht, so daß der Eingangssperrschaltkreis 15 das Int · RAS-Signal auf ein niedriges Niveau setzt (nicht aktiven Zustand), unabhängig vom Zustand des Ext · -Signales. Entsprechend wird eine Aktivierung des Int · RAS-Signales verhindert, so daß der Hauptschaltkreis nicht arbeitet. Wenn sich das POR-Signal auf ein niedriges Niveau vermindert, nachdem eine gegebene Zeit danach verstrichen ist, werden der Transistor Q 9 leitend und der Transistor Q 12 nicht-leitend, so daß das vom Ext · -Signal invertierte Int · RAS-Signal an den Eingangsschaltkreis 17 übertragen wird, um so den Betrieb des Hauptschaltkreises zu starten. Wie oben beschrieben worden ist, wird der Betrieb des Hauptschaltkreises während einer gegebenen Zeitspanne nach dem Anlegen der Versorgungsspannung beim herkömmlichen, in der Fig. 7 gezeigten, Beispiel verhindert. Daher zeigt die Substratspannung V _BB während einer gegebenen Zeitspanne aufgrund des Ansprechens eines im Hauptschaltkreis integrierten Leseverstärkers nicht an, so daß ein "latch-up" vermieden wird, wenn die Spannungsversorgung eingeschaltet wird.

Wie oben beschrieben, weist die herkömmliche integrierte Halbleiterschaltkreiseinrichtung das Problem auf, ein "latch-up" zu verursachen, wenn die Versorgungsspannung sehr schnell ansteigt, wie im weiteren beschrieben wird, obwohl ein "latch-up" verhindert wird, wenn die Spannungsversorgung eingeschaltet wird.

Falls die Versorgungsspannung Vcc beim in Fig. 4 gezeigten herkömmlichen Beispiel sehr schnell ansteigt, wie in Fig. 6B gezeigt, steigt das -Signal schnell an, so daß die Klemmoperation des Clampingschaltkreises 13 beendet ist, bevor das Ansteigen der Versorgungsspannung Vcc vervollständigt ist (zum Zeitpunkt t 1). Da die Versorgungsspannung Vcc zu diesem Zeitpunkt t 1 noch niedrig ist, ist auch die Treiberfähigkeit des V _BB-Erzeugungsschaltkreises 12 klein. Folglich tritt ein Anstieg der Substratspannung V _BB nach dem Zeitpunkt t 1, wenn die Klemmoperation beendet ist, auf. Falls der Hauptschaltkreis als Reaktion auf ein externes Signal anfängt, zu arbeiten, fließen nach diesem Zeitpunkt t 1 elektrische Ströme im Halbleitersubstrat, um so Schwankungen in der Substratspannung V _BB zu bewirken. Eine entsprechende Schwankung der Substratspannung V _BB in positiver Richtung führt zu einem "latch-up".

Falls die Versorgungsspannung Vcc beim in Fig. 7 gezeigten herkömmlichen Beispiel schnell ansteigt, wie in Fig. 8B gezeigt, fällt das Signal POR zusätzlich frühzeitig ab, so daß der Hauptschaltkreis zu arbeiten beginnt, bevor die Versorgungsspannung Vcc genügend ansteigen kann (zum Zeitpunkt t 3). Da die Treiberfähigkeit des V _BB-Erzeugungsschaltkreises zu diesem Zeitpunkt noch gering ist, fluktuiert die Substratspannung nach dem Zeitpunkt t 3 aufgrund des Betriebes des Hauptschaltkreises stark, so daß ein "latch-up" auftritt.

Aufgabe der Erfindung ist es, die obengenannten Probleme zu beseitigen und eine integrierte Halbleiterschaltkreiseinrichtung zu schaffen, die das Auftreten eines "latch-up", selbst bei einem scharfen Anstieg der Versorgungsspannung, vollständig verhindert.

Das Potential des Halbleitersubstrates ist auf dem Massepotential durch eine Clampingeinrichtung festgeklemmt, bis eine erste Zeitspanne nach dem Einschalten der Spannungsversorgung verstrichen ist. Ferner wird der Betrieb eines Eingangsschaltkreises durch eine Sperrvorrichtung verhindert, so daß der Hauptschaltkreis nicht arbeitet, bis eine zweite Zeitspanne, die länger als die erste Zeitspanne ist, seit dem Einschalten der Spannungsversorgung verstrichen ist.

Da die Sperroperation der Sperreinrichtung freigegeben wird, nachdem die Klemmoperation der Clampingeinrichtung freigegeben ist, steigt in Übereinstimmung mit der Erfindung, bei der eine Clampingeinrichtung und eine Sperreinrichtung geschaffen sind, die Substratspannung nur unwesentlich an, selbst dann, wenn die Versorgungsspannung beim Einschalten der Spannungsversorgung scharf ansteigt, so daß ein "latch-up" verhindert wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1: den Querschnitt einer herkömmlichen integrierten Halbleiterschaltkreiseinrichtung einer CMOS-Struktur mit einem V _BB-Erzeugungsschaltkreis;

Fig. 2: ein Ersatzschaltbild eines CMOS-Inverters, der in der integrierten Halbleiterschaltkreiseinrichtung der Fig. 1 gezeigt ist;

Fig. 3: ein Diagramm eines parasitären Thyristorschaltkreises zwischen der Versorgungsspannung Vcc und dem Massepotential Vss inder integrierten Halbleiterschaltkreiseinrichtung der Fig. 1;

Fig. 4: ein schematisches Diagramm eines Beispieles eines herkömmlichen Schaltkreises zum Verhindern eines "latch-up", wenn die Spannungsversorgung eingeschaltet wird;

Fig. 5: ein Schaltbild, das die Konfiguration des in Fig. 14 gezeigten -Impulsgeneratorschaltkreises 14 zeigt;

Fig. 6A: ein Zeitdiagramm, das den Betrieb des in Fig. 4 gezeigten herkömmlichen Schaltkreises zeigt;

Fig. 6B: ein Zeitdiagramm, das den Betrieb des in Fig. 4 gezeigten herkömmlichen Schaltkreises zeigt, wenn die Versorgungsspannung scharf ansteigt;

Fig. 7: ein schematisches Diagramm eines weiteren Beispieles eines herkömmlichen Schaltkreises zum Verhindern eines "latch-up", wenn die Spannungsversorgung eingeschaltet wird;

Fig. 8A: ein Zeitdiagramm, das den Betrieb des in Fig. 7 gezeigten herkömmlichen Schaltkreises zeigt;

Fig. 8B: ein Zeitdiagramm, das den Betrieb des in Fig. 7 gezeigten herkömmlichen Schaltkreises zeigt, wenn die Versorgungsspannung Vcc scharf ansteigt;

Fig. 9: ein schematisches Blockdiagramm, das die Konfiguration einer Ausführung der Erfindung zeigt;

Fig. 10: ein Zeitdiagramm, das den Betrieb der in Fig. 9 gezeigten Ausführung zeigt; und

Fig. 11: ein Blockdiagramm, das einen Bereich der Konfiguration einer anderen Ausführung der Erfindung zeigt.

Die Fig. 9 stellt ein schematisches Blockdiagramm der Konfiguration einer Ausführung der Erfindung dar. Die in dieser Figur gezeigte Ausführung umfaßt einen -Impulsgeneratorschaltkreis 14 a, einen V _BB-Clampingschaltkreis 13, einen V _BB-Erzeugungsschaltkreis 12, einen -Impulsgeneratorschaltkreis 14 b, einen Inverter 21, einen Eingangssperrschaltkreis 22, einen Eingangsschaltkreis 17 und einen Hauptschaltkreis 24, die auf einem Halbleitersubstrat 20 gebildet sind. Die -Impulsgeneratorschaltkreise 14 a und 14 b besitzen dieselbe Schaltkreisfonfiguration, wie der in Fig. 5 gezeigte -Impulsgeneratorschaltkreis. Alle Parameter der Schaltkreise 14 a und 14 b (z. B. die Kapazität eines Kondensators) sind jedoch geändert, so daß das Ausgangssignal des -Impulsgeneratorschaltkreises 14 a früher auf einen hohen Wert ansteigt, als das Ausgangssignal des -Impulsgeneratorschaltkreises 14 b. Da der V _BB-Clampingschaltkreis 13 und der V _BB-Erzeugungsschaltkreis 12 dieselben wie die in Fig. 4 gezeigten Schaltkreise sind, und der Eingangsschaltkreis 17 mit dem in Fig. 7 gezeigten identisch ist, wird die Beschreibung dieser Schaltkreise ausgelassen. Der Eingangssperrschaltkreis 22 umfaßt ein NOR-Gate 23. Ein Eingang dieses NOR-Gates 23 wird mit dem durch den Inverter 21 invertierten Ausgangssignals des -Impulsgeneratorschaltkreises 14 b und der andere Eingang wird extern mit einem Ext · -Signal beaufschlagt. Der Hauptschaltkreis 24 umfaßt verschiedene Schaltkreise entsprechend den Funktionen der integrierten Halbleiterschaltkreiseinrichtung. Zum Beispiel umfaßt der Hauptschaltkreis 24 eine Speicherzellenmatrix, einen Dekodierer, etc., falls die integrierte Halbleiterschaltkreiseinrichtung eine Halbleiterspeichereinrichtung darstellt. Andere integrierte Halbleiterschaltkreiseinrichtungen umfassen andere Logikschaltkreise. Das heißt, daß die Erfindung eine breite Anwendbarkeit auf integrierte Halbleiterspeichereinrichtungen begrenzt ist.

Nun wird der Betrieb der in Fig. 9 gezeigten Ausführung mit Bezugnahme auf das Zeitdiagramm der Fig. 10 beschrieben. Wenn eine Versorgungsspannung Vcc angelegt ist, wird die Substratspannung auf das Massepotential durch den V _BB-Clampingschaltkreis 13 festgeklemmt, so daß die Substratspannung V _BB nicht aufgrund kapazitiver Kopplung beim Ansteigen der Versorgungsspannung Vcc ansteigt, und daher wird die Substratspannung V _BB auf 0V gezwungen. Nach dem Einschalten der Spannungsversorgung steigt das Signal auf ein hohes Niveau an, nachdem eine erste Zeitspanne T 1 verstrichen ist, so daß die Klemmoperation des V _BB-Clampingschaltkreises 13 freigegeben wird. Wenn das Festklemmen der Substratspannung V _BB freigegeben wird, wird das Halbleitersubstrat 20 allmählich auf einen negativen Wert durch den V _BB-Erzeugungsschaltkreis 12 vorgespannt. Da das Signal auf ein hohes Niveau ansteigt und der Ausgang des Inverters 21 auf ein niedriges Niveau absinkt, nachdem die Spannungsversorgung eingeschaltet worden und eine zweite Zeitspanne T 2 verstrichen ist, wird die Eingangssperroperation des Eingangssperrschaltkreises 22 freigegeben, so daß das Int · RAS-Signal auf ein hohes Niveau ansteigt und der Hauptschaltkreis zu arbeiten beginnt. Wenn der Hauptschaltkreis 24 zu arbeiten beginnt, steigt die Substratspannung V _BB an, erreicht aber einen positiven Wert nicht, da dieses bis zu einem gewissen Grade negativ vorgespannt ist.

Die Zeitspanne T 1 vom Zeitpunkt des Anlegens der Versorgungsspannung bis zum Ansteigen des Signales und die Zeitspanne T 2 bis zum Ansteigen des Signales variieren mit den Änderungen der Anstiegsgeschwindigkeit der Versorgungsspannung. Daher steigen die Signale und im Laufe des Ansteigens der Versorgungsspannung an, wenn die Versorgungsspannung Vcc scharf ansteigt. In einem solchen Fall wird die Klemmoperation des Clampingschaltkreises 13 aufgrund des Anstieges des Signales zunächst freigegeben. Das Signal steigt jedoch in diesem Moment nicht an und der Betrieb des Hauptschaltkreises 24 wird verhindert, so daß die Substratspannung kaum ansteigt. Folglich steigt das Signal an und der Hauptschaltkreis 24 beginnt zu arbeiten. Die Substratspannung beträgt jedoch nahezu 0V, so daß selbst wenn der Hauptschaltkreis 24 zu arbeiten beginnt und die Substratspannung V _BB ansteigt, die Treiberfähigkeit des V _BB-Erzeugungsschaltkreises 12 vor einem "latch-up" erhöht wird, so daß ein Anstieg der Substratspannung V _BB unterdrückt wird, wodurch kein "latch-up" bewirkt wird.

Während bei der Ausführung der Fig. 9 zwei unabhängige -Impulsgeneratorschaltkreise 14 a und 14 b verwendet werden, kann auch ein einzelner -Impulsgeneratorschaltkreis 14 a verwendet werden, dessen Ausgangssignal in einem Verzögerungsschaltkreis 25 verzögert wird, wie in Fig. 11 gezeigt, und so zwei Arten von Impulsen erzeugt werden.

Ferner ist daß NOR-Gate 23 als Eingangssperrschaltkreis 22 in der Ausführung der Fig. 9 verwendet. Es kann jedoch auch ein Schaltkreis anstelle des NOR-Gates verwendet werden, der dieselben Funktionen wie das NOR-Gate besitzt.

Wie oben erwähnt, ist die Erfindung breit anwendbar auf allgemeine integrierte Halbleiterschaltkreiseinrichtungen, genauso wie auf DRAMs, statische RAMs, ROMs, etc., bei der Anwendung auf Halbleiterspeichereinrichtungen.

Claims (4)

1. Integrierte Halbleiterschaltkreiseinrichtung mit einem Hauptschaltkreis (24) auf einem Halbleitersubstrat, wobei diese integrierte Halbleiterschaltkreiseinrichtung, gebildet auf dem Halbleitersubstrat, eine Substratvorspannungsanlegungseinrichtung (12) zum Anlegen einer konstanten Vorspannung in Sperrichtung, einen Eingangsschaltkreis (17) zum Erzeugen eines internen Signales aus einem externen Signal zum Definieren der Operation des Hauptschaltkreises, eine erste Impulssignalerzeugungseinrichtung (14 a) zum Erzeugen eines ersten Impulssignales, das invertiert wird, wenn eine erste Zeitspanne seit dem Einschalten der Spannungsversorgung verstrichen ist, eine zweite Impulserzeugungseinrichtung (14 b, 25) zum Erzeugen eines zweiten Impulssignales, das invertiert wird, wenn ein zweite Zeitspanne, die länger ist als die erste Zeitspanne, seit dem Einschalten der Spannungsversorgung verstrichen ist, eine Klemmeinrichtung (13), die vom ersten Impulssignal abhängig ist, zum Festlegen des Potentiales des Halbleitersubstrates auf das Massepotential während der ersten Zeitperiode nach dem Einschalten der Spannungsversorgung, und eine Sperreinrichtung (22), die vom zweiten Impulssignal abhängig ist, zum Sperren der Operation des Eingangsschaltkreises während der zweiten Zeitperiode nach dem Einschalten der Spannungsversorgung, umfaßt.

2. Integrierte Halbleiterschaltkreiseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Impulssignalerzeugungseinrichtung eine Verzögerungseinrichtung (25) zum Verzögern des ersten Impulssignales für eine gegebene Zeitspanne umfaßt.

3. Integrierte Halbleiterschaltkreiseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Impulserzeugungseinrichtung von derselben Schaltkreiskonfiguration sind, deren jede eine gewählte Schaltkreiskonstante mit unterschiedlichem Wert aufweist.

4. Integrierte Halbleiterschaltkreiseinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Zeitspanne derart gewählt ist, daß diese eine Zeitspanne darstellt, während der das Halbleitersubstrat ausreichend durch die Substratvorspannungsanlegungseinrichtung in Sperrichtung vorgespannt ist.