DE3924952A1 - Substratvorspannungsgenerator in einem dynamischen schreib-lese-speicher mit einer selbstauffrischfunktion und verfahren zum erzeugen einer substratvorspannung in einem derartigen speicher - Google Patents
Substratvorspannungsgenerator in einem dynamischen schreib-lese-speicher mit einer selbstauffrischfunktion und verfahren zum erzeugen einer substratvorspannung in einem derartigen speicherInfo
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Description
Die Erfindung betrifft einen Substratvorspannungsgenerator
in einem dynamischen Schreib-Lese-Speicher nach dem Oberbe
griff des Patentanspruchs 1 und ein Verfahren zum Erzeugen
einer Substratvorspannung in einem derartigen Speicher nach
dem Oberbegriff des Patentanspruchs 18. Insbesondere befaßt
sich die Erfindung mit einem System und mit einem Verfahren
zum Vermindern der Leistungsaufnahme eines derartigen dyna
mischen Schreib-Lese-Speichers. Genauer gesagt befaßt sich
die Erfindung mit der Bauweise einer Substratvorspannungser
zeugungsschaltung und mit einem Verfahren zum Erzeugen einer
Vorspannung, wodurch das nötige Substratvorspannungspoten
tial bei minimaler Leistungsaufnahme während des Auffrisch
modus erzeugt werden kann.
In den letzten Jahren konnte eine erhebliche Verbreitung der
Verwendung von Personal-Computern in vielfältigen Anwen
dungsgebieten beobachtet werden. Unter den Personal-Compu
tern sind insbesondere tragbare Modelle äußerst gefragt. In
derartigen tragbaren Personal-Computern werden Speichergerä
te mit niedriger Leistungsaufnahme mit einem Batteriereser
vemodus benötigt.
Als derartige Speichergeräte werden üblicherweise dynamische
Schreib-Lese-Speicher (DRAM) oder statische Schreib-Lese-
Speicher (SRAM) eingesetzt. Von diesen Speichergeräten ar
beitet das DRAM nach dem Prinzip des Ansammelns der Infor
mationsladung in einem MOS-Kondensator. Ein MOS-Kondensator
hat eine Metallschicht als Elektrode, eine Halbleiterschicht
als andere Elektrode und einen zwischen diesen Schichten
liegenden isolierenden Film als dielektrische Schicht. Je
doch wird die in dem MOS-Kondensator angesammelte Ladung
aufgrund von Leckstellen über den Übergang zwischen dem
Halbleiterbereich, der als andere Elektrode dient, und dem
Halbleitersubstart verloren, wodurch es erforderlich ist,
die gespeicherte Information in bestimmten zeitlichen Ab
ständen erneut einzuschreiben. Diese erneute Einschreibak
tion ist als Auffrischen bekannt. Wenn ein DRAM als Speicher
in einem tragbaren Personal-Computer verwendet wird, ist es
nötig, das Auffrischen zu bestimmten Zeitabständen auch dann
durchzuführen, wenn ein Batteriereservemodus vorliegt.
Die allgemeinen Auffrischbetriebsarten oder Auffrischmoden
werden mit den Bezeichnungen "Nur-"-Auffrischen und "-
vor-"-Auffrischen bezeichnet. Das "Nur-"-Auffrischen
ist der Auffrischmodus, bei dem eine äußere Reihenadresse
zum Auffrischen (Auffrischadresse) angelegt wird und der
Pegel des Reihenadreßabtastsignales abgesenkt wird, um
das DRAM in einen auswählbaren Zustand zu bringen. Bei die
sem "Nur-"-Auffrischen wird das Spaltenadreßabtastsignal
bei einem "H"-Pegel gehalten. Das "-vor-"-Auffri
schen ist diejenige Auffrischbetriebsart, bei der vor dem
Absenken des Pegels des Signales auf den "L"-Pegel das
Signal zunächst auf den "L"-Pegel abgesenkt wird, so daß
ein Auffrischbefehlssignal erzeugt wird, um eine automati
sche Auffrischungsvorgehensweise in Abhängigkeit vom Signal
zustand stattfinden zu lassen. Bei jeder dieser allgemeinen
Auffrischbetriebsarten wird das Auffrischen unter zykluswei
sen Steuerung von externen Taktsignalen durchgeführt, wie
beispielsweise die Signale und . Daher würde die Ver
wendung dieser allgemeinen Auffrischbetriebsarten während
der Reservestromversorgung durch die Batterie eine kompli
zierte Steuerung erforderlich machen, was als nicht wün
schenswert anzusehen ist.
Um diese Nachteile zu überwinden, wurde ein DRAM vorge
schlagen und zur Anwendung gebracht, welches derart aufge
baut ist, daß ein Freigeben des Auffrischens gespeicherter
Daten selbst in der Batteriereservebetriebsart auf einfache
Weise ausgeführt werden kann. Dieses DRAM hat eine Auf
frischadresse und eine Taktgeberschaltung für die Bezeich
nung des Taktes des Auffrischens einer jeden Reihe, und
weist eine Selbstauffrischfunktion in der Weise auf, daß
Auffrischungen automatisch unter der Steuerung der Zeitge
berschaltung ausgeführt werden. Obwohl dieses DRAM mit
Selbstauffrischfunktion detailliert beschrieben ist in der
Fachveröffentlichung Yamada et al., "A 64K bit MOS Dynamic
RAM with Auto/Self Refresh Functions", The Transactions of
the Institute of Electronics and Communication Engineers,
Japan, Band J66-C, Nr. 1, Januar 1983, Seiten 62-69, wird
nachfolgend dieses DRAM überblicksartig erläutert.
Fig. 1 ist ein Blockdiagramm einer typischen Bauweise des
bekannten 64K bit DRAM mit Selbstauffrischfunktion. In
dieser Figur sind lediglich die für die Auffrischfunktion
bedeutsamen Elemente und Komponenten gezeigt. Wie in Fig. 1
zu sehen ist, umfaßt das DRAM einen Speicherbereich 97 mit
Speicherzellen, die in 256 (2⁸) Reihen × 256 (2⁸) Spalten
angeordnet sind, einen Adreßpuffer 96, der ein Adreßsignal
von einem Adreßmultiplexer 95 empfängt, dieses zeitweise
hält und ein inneres Reihenadreßsignal erzeugt, und einen
Reihendekoder 98, der in Reaktion auf das interne Reihen
adreßsignal von dem Adreßpuffer 96 die entsprechende Reihe
der Speichermatrix 97 auswählt. Der Adreßpuffer 96 führt ein
7-bit internes Adreßsignal RA 0-RA 6 dem Reihendekoder 98
zu. Obwohl dies nicht detailliert gezeigt ist, ist die
Speichermatrix 97 in zwei Blöcke von jeweils 128 Reihen ×
256 Spalten unterteilt, wobei aus diesen beiden Blöcken zwei
Wortleitungen gleichzeitig durch das Signal RA 0-RA 6 ausge
wählt werden, d. h. eine Wortleitung von jedem Block. Das
höchstwertige Adreßsignal RA 7 von dem Adreßpuffer 96 wird
als Blockauswahladreßsignal verwendet.
Der Adreßmultiplexer 95 empfängt ein Reihenadreßsignal A 0-
A 7 von einem äußeren Gerät und ein Auffrischsignal Q 0-Q 6
von einem Auffrischadreßzähler 94 und führt jedes dieser
Signale zum Adreßpuffer 96 unter Steuerung einer Auffrisch
steuerung 92 zu. Als externe Adreßsignale an A 0-A 7 werden
ein Reihenadreßsignal und ein Spaltenadreßsignal einer Zeit
multiplexbetriebsweise unterwofen und zu dem Adreßmulti
plexer 95 zugeführt.
Zum Zweck der Bezeichnung der Auffrischbetriebsart des DRAM
beinhaltet der Speicher ferner einen Selbstauffrischbe
triebsartdetektor 91, der ein Signal über eine Eingangs
klemme 1 empfängt und erfaßt, ob oder ob nicht eine Angabe
einer Auffrischbetriebsart vorliegt. Der Speicher beinhaltet
ferner eine Auffrischsteuerung 92, die in Reaktion auf ein
Ausgangssignal des Selbstauffrischbetriebsartdetektors 91
Signale zum Steuern der Aktionen des Adreßmultiplexers 95,
des Auffrischadreßzählers 94 und des Zeitgebers 93 erzeugt.
Der Adreßmultiplexer 95 führt in Reaktion auf ein Auffrisch
befehlssignal von der Auffrischsteuerung 92 eine Auffrisch
adresse Q 0-Q 6 von dem Auffrischadreßzähler 94 zu dem
Adreßpuffer 96 zu.
Der Zeitgeber 93 erzeugt ausgangsseitig in Reaktion auf das
Auffrischbefehlssignal Φ T von der Auffrischsteuerung 92 ein
Auffrischbetriebsartfreigabesignal Φ R zu einem vorbestimmten
Intervall. Der Auffrischadreßzähler 94 inkrementiert in
Reaktion auf das Auffrischbetriebsartfreigabesiganal Φ R von
dem Zeitgeber 93 seinen Zählwert und führt dem Adreßmulti
plexer 95 die Auffrischadresse Q 0-Q 6 entsprechend des
Zählwertes unter der Steuerung des Auffrischzählers 92 zu.
Die Betriebsweise des auf diese Weise aufgebauten DRAM wird
nachfolgend kurz erläutert.
Das Signal wird einem Eingangsanschluß 2 zugeführt
und bei "H"-Pegel (in einem standby-Zustand) gehalten. Das
äußere Auffrischsignal , das dem Eingangsanschluß 1 zu
geführt wird, hat den "L"-Pegel. In Reaktion auf diesen Zu
stand erfaßt der Selbstauffrischbetriebsartdetektor 91, daß
der Befehl für ein Auffrischen vorliegt, und erzeugt demge
mäß ein Auffrischbefehlssignal Φ S . In Reaktion auf dieses
Auffrischbefehlssignal Φ S führt der Adreßmultiplexer 95 die
Auffrischadressen Q 0-Q 6 von dem Auffrischadreßzähler 94 zu
dem Adreßpuffer 96 und der Steuerung der Auffrischsteuerung
92 zu. Der Adreßpuffer 96 erzeugt ein internes Auffrisch
adreßsignal RA 0-RA 6 von der Auffrischadresse Q 0-Q 6 und
führt diese zum Reihendekoder 98 zu. Der Reihendekoder 98
dekodiert die 7-bit Auffrischadresse Q 0 bis Q 6 und wählt
eine der 128 Reihen in jedem Block der Speichermatrix 97
aus. Daraufhin wird ein Auffrischen der Daten in an sich üb
licher Art in den Speicherzellen ausgeführt, die mit der
ausgewählten Reihe verbunden sind.
Wenn das äußere Auffrischsignal bei einem "L"-Pegel län
ger als eine vorbestimmte Zeitdauer (von maximal 16 Mikrose
kunden) gehalten wird, wird die Bezeichnung der Selbstauf
frischbetriebsart durch den Selbstauffrischbetriebsartdetek
tor 91 erfaßt. In Reaktion auf diese Erfassung der Bezeich
nung der Selbstauffrischbetriebsart hebt die Auffrischsteu
erung 92 den Pegel des Signales Φ T zum Treiben des Zeitge
bers 93. In Reaktion auf dieses Zeitgeberstartsignal Φ T er
zeugt der Zeitgeber 93 ausgangsseitig ein Auffrischfreigabe
signal Φ R nach Verstreichen einer vorgegebenen Zeitdauer
(maximal 16 Mikrosekunden) und führt dieses der Auffrisch
steuerung 92 zu. In Reaktion auf dieses Auffrischfreigabe
signal Φ R führt die Auffrischsteuerung 92 eine Inkrementie
rung des Zählwertes des Auffrischadreßzählers 94 aus. In
Reaktion hierauf führt der Auffrischadreßzähler 94 dem
Adreßmultiplexer 95 eine Auffrischadresse Q 0-Q 6 zu, die
von der Auffrischadresse abweicht, die in dem vorhergehenden
Auffrischzyklus erzeugt worden ist. Ähnlich wie in dem vor
hergehenden Auffrischzyklus wird eine Reihe, die dieser
neuen Auffrischadresse Q 0-Q 6 entspricht, in der Speicher
matrix 97 ausgewählt, wobei die Daten der Speicherzellen,
die an die neu ausgewählte Reihe angeschlossen sind, aufge
frischt werden. Die Erzeugung des Auffrischfreigabesignals
Φ R durch den Zeitgeber 93 wird in sich wiederholender Weise
bei einem vorbestimmten Zyklus so lange ausgführt, wie das
äußere Auffrischsignal bei einem "L"-Pegel bleibt und
das Signal bei einem "H"-Pegel bleibt. Daher werden in
jedem Block der Speichermatrix 97 128 Wortleitungen der
Reihe nach ausgwählt und die Daten in den Speicherzellen,
die an die entsprechenden ausgewählten Wortleitungen ange
schlossen sind, aufgefrischt. Im Beispielsfall eines 64K bit
DRAM werden sämtliche Speicherzellen in der Speichermatrix
97 in einem Zyklus von 16 Mikrosekunden × 128 = ungefähr 2
Millisekunden aufgefrischt. Bei ausgeschalteter Netzlei
stungsversorgung in der Batteriereservebetriebsart wird das
Signal in Reaktion auf die Änderung der Versorgungslei
stung auf einen niedrigen Pegel gebracht, woraufhin das
obige Auffrischen durchgeführt wird.
Üblicherweise ist in dem obenbeschriebenen DRAM ein Sub
stratvorspannungsgenerator zum Vermindern der parasitären
Kapazität zwischen den DRAM-Schaltungselementen und dem
Halbleitersubstrat, das das DRAM trägt, vorgesehen, um eine
stabile Hochgeschwindigkeitsbetriebsart des DRAMs zu gewähr
leisten. Daher ist das Halbleitersubstrat auf ein negatives
Potential V BB im Falle eines Substrates der p-Leitfähigkeit
vorzuspannen, um die Übergangskapazität zwischen dem Halb
leitersubstrat und dem Verunreinigungsbereich (source-drain-
Bereiche) zu vermindern, um die Schwellenspannung der auf
dem Halbleitersubstrat ausgebildeten MOS-Transistoren zu
stabilisieren und um die Erzeugung eines parasitären MOS-
Transistors zu verhindern, welcher eine Signalleitungs
schicht auf dem Feldisolationsfilm und dem Verunreinigungs
bereich an der Oberfläche des Halbleitersubstrates umfaßt.
Fig. 2 zeigt ein Ausführungsbeispiel eines bekannten Sub
stratvorspannungsgenerators zur Verwendung in einem DRAM mit
einer Selbstauffrischfunktion. Wie in Fig. 2 gezeigt ist,
umfaßt der allgemein mit dem Bezugszeichen 41 bezeichnete
Substratvorspannungsgenerator einen Ringoszillator 411, der
ausgangsseitig ein Oszillatorsignal Φ CP von vorbestimmter
Frequenz erzeugt, einen Ladungspumpenkondensator C, der
dieses Oszillationssignal von dem Ringoszillator 411
empfängt, einen n-Kanal MOS-Transistor Q 1, der zwischen
einem Knoten N B und dem Massepotential liegt und zum Klam
mern des Potentials des Knotens N B bei diesem Schwellen
spannungspegel dient, und einen n-Kanal MOS-Transistor Q 2,
der zwischen dem Knoten N B und einem Ausgangsanschluß 412
liegt und zum Klammern des Knotens N B auf einen Potential
pegel dient, der durch die Differenz zwischen dessen Schwel
lenspannung und dem Potential des Halbleitersubstrates fest
gelegt ist.
Fig. 3 zeigt Signalverläufe zum Erläutern der Wirkungsweise
des Substratvorspannungsgenerators gemäß Fig. 2. Der Betrieb
des Substratvorspannungsgenerators wird kurz unter Bezugnah
me auf die Fig. 2 und 3 erläutert.
Wenn das Oszillationssignal Φ CP von dem Ringoszillator 411
auf "H"-Pegel steigt, beginnt das Potential des Knotens N B
auf den "H"-Pegel zu steigen, der dem Versorgungsspannungs
pegel V CC entspricht, was durch die kapazitive Kopplung
durch den Kondensator C bewirkt wird. In Reaktion auf dieses
Ansteigens des Potentials am Knoten N B wird der MOS-Tran
sistor Q 1 leitfähig. Das Potential an dessen Knoten N B wird
an den Schwellenspannungspegel V VT 1 des MOS-Transistors Q 1
geklammert. In diesem Zustand bleibt der MOS-Transistor Q 22
ausgeschaltet.
Daraufhin fällt das Potential am Knoten N B durch kapazitive
Kopplung durch den Kondensator C ab, da das Oszillations
signal Φ CP auf den "L"-Pegel abfällt. In Reaktion auf diesen
Potentialabfall am Knoten N B wird der MOS-Transistor Q 1 aus
geschaltet, während der MOS-Transistor Q 2 eingeschaltet
wird. Dies führt dazu, daß eine positive Ladung von dem
Halbleitersubstrat zum Knoten N B fließt. Wenn dieses Poten
tial am Knoten N B einen Wert erreicht, der der Differenz
zwischen dem Halbleitersubstratpotential V BB und der Schwel
lenspannung V T 2 des MOS-Transistors Q 2 entspricht, wird der
MOS-Transistor Q 2 nichtleitend, so daß die Ladungsbewegung
angehalten wird. Durch diesen einen Zyklus des Ansteigens
und Abfallens des Oszillationssignal Φ CP wird das Potential
auf dem Halbleitersubstrat lediglich geringfügig abgesenkt.
Da jedoch dieser gleiche Zyklus vielfach wiederholt wird,
fällt die Halbleitersubstratspannung V BB schrittweise ab,
bis ein bestimmtes negatives Potential entsteht. Bei einer
Versorgungsspannung von V CC beträgt die Vorspannung von V BB
dieses Halbleitersubstrates V T 1 + V T 2 - V CC unter idealen
Umständen und hat im allgemeinen einen Wert von ungefähr
minus 3 Volt.
Aus der obigen Beschreibung ist es offensichtlich, daß bei
dem bekannten dynamischen Schreib-Lese-Speicher der Sub
stratvorspannungsgenerator konstant arbeitet und ständig
Leistung verbraucht, unabhängig davon, ob der normale Be
triebszustand oder Selbstauffrischbetriebszustand vorliegt.
Jedoch werden während des Selbstauffrischbetriebszustandes
andere Handlungen als das Auffrischen, wie beispielsweise
das Schreiben und Lesen von Daten und die Auswahl von Spal
ten, nicht ausgeführt. Daher ist der zum Halbleitersubstrat
fließende Halbleiterleckstrom (der während des Schaltungs
betriebes erzeugte Gesamtstrom) kleiner in der Selbstauf
frischungsbetriebsart als in der normalen Betriebsart. Da
rüberhinaus ist die Größe des Leckstromes in der Selbst
auffrischungsbetriebsart vorhersagbar. Daher wird die Lei
stungsaufnahme während der Selbstauffrischungsbetriebsart
oder während der Batteriereservebetriebsart minimiert. Das
bekannte DRAM hat dagegen den Nachteil, daß der Substratvor
spannungsgenerator während der Selbstauffrischbetriebsweise
die gleiche Leistung wie während der normalen Betriebsweise
oder der Auffrischbetriebsweise verbraucht.
Weiterhin offenbart die japanische Patentveröffentlichung
KOKAI 59688/1986 eine RAM-Bauweise mit einem Paar Substrat
vorspannungsgeneratoren mit unterschiedlichen Vorspannungs
kapazitäten, wobei der Substratvorspannungsgenerator mit der
höheren Vorspannungskapazität in der Selbstauffrischbe
triebsweise betrieben wird. Jedoch wird auch bei dieser
Bauweise der Substratvorspannungsgenerator mit der größeren
Vorspannungskapazität ständig in der Auffrischbetriebsart
betrieben, was zu einer unnötigen Leistungsaufnahme führt.
Wiederum ein weiteres DRAM mit Selbstauffrischfunktion ist
beschrieben in der Fachveröffentlichung Taniguchi et al,
"Fully Boosted 64k Dynamic RAM with Automatic and Self-
Refresh", IEEE Journal of Solid-State Circuits, Band SC-16,
Nr. 5, Oktober 1981, Seiten 492-498. Diese Literaturstelle
beinhaltet keine Diskussion bezüglich des Themas der Lei
stungsvergeudung durch den Substratvorspannungsgenerator.
In Hinblick auf diesen Stand der Technik liegt der vorlie
genden Erfindung die Aufgabe zugrunde, einen dynamischen
Schreib-Lese-Speicher nach dem Oberbegriff des Patentan
spruchs 1 und ein Verfahren nach dem Oberbegriff des Patent
anspruchs 18 so weiterzubilden, daß eine reduzierte Lei
stungsaufnahme in der Selbstauffrischbetriebsweise oder
Batteriereservebetriebsweise erreicht wird.
Diese Aufgabe wird durch einen dynamischen Schreib-Lese-
Speicher mit den im Patentanspruch 1 angegebenen Merkmalen
sowie durch ein Verfahren mit den im Patentanspruch 18 an
gegebenen Merkmalen gelöst.
Der erfindungsgemäße dynamische Schreib-Lese-Speicher mit
Selbstauffrischfunktion hat einen verbesserten Substratvor
spannungsgenerator, der die nötige Substratvorspannung bei
niedriger Leistungsaufnahme in der Selbstauffrischbetriebs
weise erzeugt.
Bei dem erfindungsgemäßen dynamischen Halbleiterspeicher ist
der Substratvorspannungsgenerator zur Erzeugung einer Sub
stratvorspannung bei minimaler Leistungsaufnahme in genauer
Abhängigkeit von dem Halbleitersubstratpotential in der
Selbstauffrischbetriebsweise in der Lage.
Der erfindungsgemäße dynamische Schreib-Lese-Speicher ent
hält eine Schaltung zum Erzeugen eines inneren Auffrischbe
fehlssignales in Reaktion auf ein äußeres Auffrischbefehls
signal, eine Schaltung, die in Reaktion auf das innere Auf
frischbefehlssignal ein Auffrischfreigabesignal erzeugt, das
eine bestimmte Pulsbreite in einem vorbestimmten Zyklus hat,
eine Schaltung zum Anlegen einer Substratvorspannung an das
Halbleitersubstrat und eine Schaltung, die in Reaktion auf
das innere Auffrischbefehlssignal und das Auffrischfreigabe
signal eine Substratvorspannungsschaltung während einer
Zeitdauer aktiviert, die kürzer als ein Zyklus des Auf
frischfreigabesignales ist.
Vorzugsweise umfaßt die Substratvorspannungsschaltung ein
Paar von Substratvorspannungsanbringungsvorrichtungen mit
verschiedenen Vorspannkapazitäten, einen Substratpotential
detektor und eine Schaltung, die in Reaktion auf das erfaßte
Substratpotential ein Aktivierungssignal an eine der Sub
stratvorspannungsanbringungsvorrichtungen anliegt.
Vorzugsweise hat der Substratpotentialdetektor einen Eingang
mit hoher Eingangsimpedanz und erfaßt das Substratpotential
durch diesen Eingang.
Das Verfahren zum Anlegen der Substratvorspannung in dem
dynamischen Schreib-Lese-Speicher gemäß der vorliegenden Er
findung umfaßt einen Verfahrensschritt des Erzeugens eines
inneren Auffrischbefehlssignales in Reaktion auf ein äußeres
Auffrischbefehlssignal, einen Schritt des Erzeugens eines
Auffrischfreigabesignales in einem vorbestimmten Zyklus in
Reaktion auf das innere Auffrischbefehlssignal, und einen
Schritt des Anlegens eines Substratvorspannungspotentiales
an das Halbleitersubstrat während einer Zeitdauer, die
kürzer als ein Zyklus des Auffrischfreigabesignales ist, in
Reaktion auf das innere Auffrischbefehlssignal und das Auf
frischfreigabesignal.
Der Schritt des Anlegens einer Vorspannung an das Halblei
tersubstrat beinhaltet einen Schritt des Anlegens des Vor
spannungspotentiales lediglich für eine Zeitdauer, die
kürzer als die Pulsbreite des Auffrischfreigabesignales ist.
Vorzugsweise beinhaltet der Vorspannungsanlegungsschritt
einen Schritt des Erfassens des Potentiales des Halbleiter
substrates und einen Schritt des Aktivierens des Vorspan
nungsgenerators mit einer Vorspannungskapazität entsprechend
des erfaßten Substratpotentiales.
Vorzugsweise umfaßt der Substratpotentialerfassungsschritt
einen Schritt des Erfassens des Potentiales des Halbleiter
substrates durch eine hohe Eingangsimpedanz.
Bei dem erfindungsgemäßen dynamischen Schreib-Lese-Speicher
kann die Leistungsaufnahme in der Substratvorspannungsschal
tung erheblich vermindert werden, da diese nur für einen be
stimmten Teil der Auffrischwirkungszykluszeit aktiviert
wird.
Bevorzugte Ausführungsformen der vorliegenden Erfindung
werden nachfolgend unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Es zeigt
Fig. 1 eine schematische Darstellung der Bauweise eines
Hauptteiles des bekannten dynamischen Schreib-Lese-
Speichers;
Fig. 2 ein Diagramm eines Ausführungsbeispieles des Sub
stratvorspannungsgenerators, der in dem dynamischen
Schreib-Lese-Speicher gemäß. Fig. 1 Einsatz findet;
Fig. 3 ein Signalformdiagramm zum Erläutern der Wirkung des
in Fig. 2 gezeigten Substratvorspannungsgenerators;
Fig. 4 ein schematisches Blockdiagramm des Hauptteiles des
dynamischen Schreib-Lese-Speichers gemäß den Prinzi
pien der vorliegenden Erfindung;
Fig. 5 eine diagrammartige Darstellung eines
Ausführungsbeispieles des Selbstauffrischbetriebs
artdetektors gemäß Fig. 4;
Fig. 6 eine diagrammartige Darstellung eines Ausführungs
beispieles des Selbstauffrischbetriebsartdetektors
gemäß Fig. 1;
Fig. 7 ein Signalformdiagramm der Arbeitsweise des in Fig. 6
gezeigten Selbstauffrischbetriebsartdetektors;
Fig. 8 eine diagrammartige Darstellung eines
Ausführungsbeispieles eines Zeitgebers 93 gemäß
Fig. 4;
Fig. 9A und 9B Signalformdiagramme des Betriebes des in Fig. 8
gezeigten Zeitgebers;
Fig. 10 eine Darstellung eines Ausführungsbeispieles einer
Steuerung für die intermittierende Betriebsweise;
Fig. 11A Signalformdiagramme zum Darstellen der Arbeitsweise
der Steuerung für die intermittierende
Betriebsweise gemäß Fig. 10;
Fig. 12 eine diagrammartige Darstellung eines Ausführungs
beispieles des Substratsvorspannungsgenerators
gemäß Fig. 4;
Fig. 13 eine diagrammartige Darstellung des Ausführungs
beispieles des Ringoszillators gemäß Fig. 12;
Fig. 14A und 14B Diagramme zum Darstellen der Zeitbeziehung des
Wortleitungsaktivierungssignales mit der Arbeits
weise des Substratvorspannungsgenerators in der
Selbstauffrischbetriebsart, wobei Fig. 14A den
Ablauf der Arbeitsweise des Substratsvorspannungs
generators nach dem Stand der Technik und Fig. 14B
den Ablauf der Arbeitsweise des Substratvorspan
nungsgemerators gemäß der Erfindung zeigt;
Fig. 15 eine diagrammartige Darstellung eines anderen
Ausführungsbeispieles des in dem Substratvorspan
nungsgenerator verwendeten Ringoszillators;
Fig. 16 eine Darstellung der Bauweise einer Steuerung für
die intermittierende Betriebsweise eines anderen
Ausführungsbeispieles der Erfindung;
Fig. 17 ein Signalformdiagramm der Arbeitsweise der in
Fig. 16 gezeigten Steuerung;
Fig. 18 eine Darstellung der Arbeitsweise des Ringoszil
lators des Substratvorspannungsgenerators gemäß
einem anderen Ausführungsbeispiel der Erfindung;
Fig. 19 eine Darstellung wiederum einer anderen Version des
in Fig. 4 gezeigten Substratvorspannungsgenerators;
Fig. 20 eine Darstellung eines Ausführungsbeispieles des
Substratvorspannungspotentialdetektors gemäß Fig. 19;
Fig. 21 eine Darstellung eines Ausführungsbeispieles der
schaltenden Schaltung gemäß Fig. 19;
Fig. 22 ein Signalformdiagramm der Arbeitsweise der in
Fig. 21 gezeigten schaltenden Schaltung;
Fig. 23 eine Darstellung wiederum eines anderen Ausfüh
rungsbeispieles des Substratvorspannungsgenerators
gemäß Fig. 4;
Fig. 24 eine Darstellung eines Ausführungsbeispieles der
Auswahlsteuerung gemäß Fig. 32;
Fig. 25 eine Darstellung eines Ausführungsbeispieles des
Bezugspotentialgenerators gemäß Fig. 24;
Fig. 26 eine Darstellung der Beziehung zwischen dem Subs
tratvorspannungspotentialgenerator, an den das
Bezugspotential von dem Bezugspotentialgenerator
angelegt wird, und dem Halbleitersubstrat, an das
das Substratvorspannungspotential angelegt wird;
Fig. 27 ein Signalformdiagramm der Arbeitsweise der selek
tiven Steuerung gemäß Fig. 24;
Fig. 28 eine Darstellung des weiteren Ausführungsbeispieles
der in Fig. 23 gezeigten selektiven Steuerung;
Fig. 29 eine Darstellung eines Ausführungsbeispieles eines
Flip-Flop gemäß Fig. 28;
Fig. 30 eine Darstellung eines Ausführungsbeispieles der
Pufferschaltung gemäß Fig. 28;
Fig. 31 eine Darstellung eines Ausführungsbeispieles des
Bezugspotentialgenerators gemäß Fig. 24 und 28;
Fig. 32 eine Darstellung wiederum eines anderen Ausfüh
rungsbeispieles einer Vorspannungsschaltung gemäß
den Fig. 19 und 23.
Fig. 4 ist ein schematisches Blockdiagramm der Bauweise
eines dynamischen Schreib-Lese-Speichers gemäß einem Aus
führungsbeispiel der Erfindung. In Fig. 4 sind eine Auf
frischschaltung und eine Substratvorspannungserzeugungs
schaltung eines 4Mbit (2² × 2²⁰) DRAM gezeigt.
Wie in Fig. 4 zu sehen ist, beinhaltet dieser dynamische
Schreib-Lese-Speicher eine Speichermatrix 97 von 2048 (2¹¹)
Speicherzellen in einer Matrixanordnung. Die Speichermatrix
97 ist in zwei Blöcke unterteilt. Jeder Block hat 1024 ×
2048 Speicherzellen. Zum Auswählen einer Reihe aus der Spei
chermatrix 97 sind ein Adressmultiplexer 95 zum selektiven
Durchlassen entweder eines äußeren Adreßsignales A 0 bis
A 10 oder eines Auffrischadreßsignales Q 0 bis Q 9 von einem
Auffrischadreßzähler 94, ein Adreßpuffer 96 zum Empfangen
eines Adreßsignales von dem Adreßmultiplexer 95 und zum
Erzeugen eines inneren Reihenadreßsignales RA 0 bis RA 10 und
ein Reihendekoder zum Dekodieren des 10-bit internen
Adreßsignales RA 0 bis RA 9 von dem Adreßpuffer 96 und zum
Auswählen einer entsprechenden Reihe aus der Speichermatrix
97 vorgesehen. Durch die Adreßsignale RA 0 bis RA 9 werden
eine Wortleitung von jedem Block oder gleichzeitig zwei
Wortleitungen aus der gesamten Matrix ausgewählt. Das
höchstwertige Reihenadreßsignal RA 10 von dem Adreßpuffer 96
wird als Adreßsignal für die Blockauswahl verwendet.
Zum Auffrischen des Schreib-Lese-Speichers beinhaltet dieser
einen Selbstauffrischbetriebsartdetektor 91, der in Reaktion
auf ein äußeres Auffrischsignal und ein Reihenadreß
abtastsignal an dessen Eingangsanschlüssen 1 und 2 er
mittelt, ob ein Selbstauffrischen bezeichnet worden ist.
Wenn eine derartige Bezeichnung vorliegt, wird ausgangssei
tig ein internes Selbstauffrischbefehlssignal Φ S erzeugt.
Eine Auffrischsteuerung 92 treibt in Reaktion auf das
interne Selbstauffrischbefehlssignal Φ S von dem Selbstauf
frischbetriebsartdetektor 91 einen Zeitgeber 93 und einen
Auffrischadreßzähler 94. Der Zeitgeber wird in Reaktion auf
das Zeitgeberstartsignal Φ S von der Auffrischsteuerung 92
betrieben und erzeugt ausgangsseitig ein Auffrischfreigabe
signal in einem vorbestimmten Zyklus. Der Zeitgeber 93 wird
durch das Auffrischbefehlssignal (Zeitgeberstartsignal)
Φ T von der Auffrischsteuerung 92 betrieben und legt ein
Auffrischfreigabesignal Φ₂ an die Auffrischsteuerung 92 und
an die Steuerung 99 für die intermittierende Betriebsweise
zu jeder vorgegebenen Zeit T (von maximal 16 Mikrosekunden)
an, während das Signal Φ T in seinem aktiven Zustand bleibt.
Das Signal Φ T wird aktivgeschaltet, wenn das Signal Φ S
länger als eine vorbestimmte Zeitdauer aktiv geblieben ist.
In Reaktion auf das Auffrischfreigabesignal Φ R von dem
Zeitgeber 93 und unter der Steuerung der Auffrischsteuerung
92 inkrementiert der Auffrischadreßzähler 94 seinen
Zählwert. Ferner bewirkt die Auffrischsteuerung 92 in
Reaktion auf das interne Selbstauffrischbefehlssignal Φ S von
dem Selbstauffrischbetriebsartdetektor 91, das der Adreß
multiplexer 95 das Auffrischadreßssignal Q 0 bis Q 9 von dem
Auffrischadreßzähler 94 auswählt.
Zum Anlegen einer nötigen Vorspannung an das Halbleiter
substrat beinhaltet das DRAM eine Steuerung 99 für die
intermittierende Betriebsweise, die in Reaktion auf das
innere Selbstauffrischbefehlssignal Φ S von dem Selbstauf
frischbetriebsartdetektor 91 und das Auffrischfreigabesignal
Φ R von dem Zeitgeber 93 ein Aktivierungssignal Φ C mit vor
bestimmter zeitlicher Breite erzeugt, sowie einen Substrat
vorspannungsgenerator 100, der in Reaktion auf ein Steuer
signal Φ C von der Steuerung 99 für die intermittierende
Betriebsweise aktiviert wird und eine nötige Vorspannung an
das Halbleitersubstrat anlegt.
Jedesmal wenn bei der Schaltung mit der obigen Bauweise das
Auffrischfreigabesignal Φ R erzeugt wird, inkrementiert der
Auffrischadreßzähler 94 einen Zählwert und erzeugt ausgangs
seitig ein Auffrischadreßsignal Q 0 bis Q 9 entsprechend
seines Zählwertes. Dieses Auffrischadreßsignal Q 0 bis Q 9
wird einem Reihendekoder 98 über den Adreßmultiplexer 95 und
einen Adreßpuffer 96 zugeführt. Der Reihendekoder 98 deko
diert dieses 10-bit Auffrischadreßsignal Q 0 bis Q 9 (20 bits
für das interne Adreßsignal RA 0 bis RA 9, falls dies als
komplimentäre Daten vorliegt) und wählt die entsprechende
Reihe von jedem Block der Speichermatrix 97 aus. Daraufhin
werden die Daten in den Speicherzellen, die an diese aus
gewählte Wortleitungen angeschlossen sind, aufgefrischt.
Daher werden in der Selbstauffrischbetriebsweise die Daten
in sämtlichen Speicherzellen innerhalb der Speichermatrix 97
in einem Zyklus von 16 Mikrosekunden × 1024 = ungefähr 16 ms
aufgefrischt. Während bei dieser Selbstauffrischbetriebsart
das Signal , das den Standby- und Betriebs-Zustand des
DRAM bestimmt, einen "H"-Pegel hat, und das innere
Auffrischsignal sich bei dem "L"-Pegel befindet, sind
die Wortleitungen in der Speichermatrix 97 der Reihe nach in
Reaktion auf die Auffrischadreßsignale Q 0 bis Q 9 ausgewählt,
um die gespeicherten Daten aufzufrischen.
Fig. 5 zeigt ein spezielles Ausführungsbeispiel des Selbst
auffrischbetriebsartdetektors 91. Wie in Fig. 5 gezeigt ist,
beinhaltet der Detektor 91 einen Inverter 911, der das
äußere Auffrischsignal empfängt, das dem Eingangsan
schluß 1 zugeführt wird. Zwischen dem Eingangsanschluß 1 und
dem Eingang des Inverters 911 ist ein Hochziehwiderstand R S
mit hohem Widerstandswert. Wenn bei einer Schaltung mit
dieser Bauweise das äußere Auffrischsignal auf den
"H"-Pegel gebracht wird oder wenn der entsprechende Stift
sich in einem "offenen" Zustand befindet, steigt der Eingang
des Inverters 911 auf den Versorgungsspannungspegel V CC
durch den Hochziehwiderstand R S, sodaß der Ausgang Φ S des
Inverters 911 auf den "L"-Pegel fällt. Wenn das äußere Auf
frischsignal sich bei dem "L"-Pegel befindet, erzeugt
der Inverter 911 ausgangsseitig ein "H"-Pegel-Ausgangssignal
Φ S . Durch diese Anordnung kann ein internes Auffrischbe
fehlssignal Φ S , das die Selbstauffrischbetriebsweise be
zeichnet, in Reaktion auf das äußere Auffrischsignal er
zeugt werden. Wenn das Signal Φ S bei dem "H"-Pegel länger
als eine vorbestimmte Zeitdauer bleibt, wird die Selbstauf
frischbetriebsart erfaßt und das Signal Φ S steigt an.
Fig. 6 ist eine Darstellung der Bauweise des DRAM, wobei
anstatt des Vorsehens einer bestimmten Eingangsklemme oder
eines bestimmten Eingangsanschlusses für das Auffrischbe
fehlssteuersignal die Selbstauffrischbetriebsart unter
Verwenden des äußeren Reihenadreßabtastsignales und des
Spaltenadreßabtastsignales erfaßt wird, wobei diese
Signale in dem üblichen DRAM verwendet werden. Bei der in
Fig. 6 gezeigten Bauweise beinhaltet der Selbstauffrisch
betriebsartdetektor 91 ein Flip-Flop 921 mit einem Setzein
gang S, der das Signal über einen Eingangsanschluß 2
empfängt, und mit einem Rücksetzeingang R, der das Signal
über einen Eingangsanschluß 3 empfängt, einen Komparator
922, der ein Signal CbR von der Ausgangsstelle Q des
Flip-Flop 921 empfängt, und einen Zeitgeber 923, der in
Reaktion auf ein Aktivierungssignal von dem Komparator 922
startet und eine vorgegebene Zeit zählt. Der Zeitgeber 923
wird durch den Komparator 922 in Reaktion auf eine Ver
schiebung des Signals CbR in den aktiven Zustand gestartet.
In Reaktion auf die Zählinformation von dem Zeitgeber 923
hebt der Komparator 922 das innere Auffrischbefehlssignal Φ S
an, wenn das Signal CbR in dem "H"-Pegel, welches der
aktivierte Pegel ist, länger als eine vorbestimmte Zeitdauer
bleibt.
Die Wirkung des Selbstauffrischbetriebsartdetektors 91, die
in Fig. 6 gezeigt ist, wird nachfolgend unter Bezugnahme auf
das Signalformdiagramm von Fig. 7 erläutert.
Bei dieser Bauweise wird die Erfassung des Selbstauf
frischens durch Herabziehen des Signales auf "L" durch
geführt, während das Signal den "H"-Pegel hat. In dieser
"-vor-"-Auffrischbetriebsart wird das Flip-Flop 921 gesetzt und dessen Ausgangssignal CbR auf den "H"-Pegel
angehoben. In der Reaktion auf diese Verschiebung des
Signales CbR auf den "H"-Pegel wird der Zeitgeber 923 durch
den Komparator 922 gestartet und zählt eine vorgegebene
Zeitdauer T′. Der Komparator 922 erzeugt ausgangsseitig ein
"H"-Pegelsigal Φ S , wenn das Signal CbR ständig bei dem
"H"-Pegel bei Ablauf des Zeitgebers 923 (mit Verstreichen
der vorgegebenen Zeit) bleibt. Dieser "H"-Pegel des Signales
CbR hält an, wenn das Signal bei dem "L"-Pegel bleibt
und wenn während dieser Zeit "H"-Pegelsignal Φ S erzeugt
wird. Wenn der Pegel des Signales "H" wird, wird das
Flip-Flop 921 rückgesetzt. Der Pegel seines Ausgangssignales
CbR wird "L", was zum Ergebnis hat, daß das Signal Φ S von
dem Komparator 922 gleichfalls "L" wird. Die Auffrischbe
triebsweise ist hierdurch abgeschlossen.
Fig. 8 ist eine diagrammartige Darstellung der Bauweise des
Zeitgebers gemäß Fig. 4. Wie in Fig. 8 gezeigt ist, umfaßt
der Zeitgeber 93 einen Ringoszillator 93-1, der aktiviert
wird und in Reaktion auf ein Signal Φ T von der Auffrisch
steuerung 92 oszilliert, einen Pufferschaltung 93-2, die
eine Signalformung des Oszillatorsignales des Oszillators
93-1 durchführt, und eine Zählerschaltung 93-3, die das
Pulssignal von dem Puffer 93-2 zählt und bei jedem
vorbestimmten Zählwerk ein Auffrischfreigabesignal Φ B er
zeugt.
Der Ringoszillator 93-1 umfaßt sechs serielle Stufen von
Invertern I 1 bis I 6 und ein NAND-Gate N 1, das den Ausgang
von dem Inverter I 6 an einem seiner Eingänge empfängt, und
das ein Treibersignal Φ T von der Auffrischsteuerung 92 an
seinem anderen Eingang empfängt. Der Ausgang des NAND-gates
N 1 wird dem Puffer 93-2 zugeführt und gleichzeitig zum
Eingang des Inverters I 1 der ersten Stufe rückgeführt.
Der Puffer 93-2 umfaßt vier serielle Inverterstufen I 7 bis
I 10. Durch diesen Puffer 93-2 wird eine mangelhafte Signal
form des Oszillatorsignalausganges des Ringoszillators 93-1
korrigiert. Der Inverter I 10 erzeugt ausgangsseitig ein
Oszillationssignal Φ r . Der Inverter I 11 invertiert dieses
Ausgangssignal des Inverters I 10 und erzeugt ausgangsseitig
ein invertiertes Ausgangssignal . Diese komplimentären
Oszillationssignale Φ r und werden der Zählerschaltung
93-3 zugeführt. Die Zählerschaltung 93-3 hat vier Stufen von
Binärzählern BC 1 bis BC 4, die in Reihe geschaltet sind.
Jeder der Binärzähler BC 1 bis BC 4 teilt die Frequenz der den
Eingängen I, zugeführten Signale durch zwei und erzeugt
ausgangsseitig das Ergebnis. Die Operation einer jeden
Komponente wird nachfolgend erläutert.
Zunächst wird die Wirkung oder Arbeitsweise des Ringoszil
lators 93-1 nachfolgend unter Bezugsnahme auf Fig. 9A er
läutert, die ein Signalformdiagramm dieses Oszillators
zeigt. Wenn die Treibersignale Φ T von der Auffrischsteuerung
92 bei "L"-Pegel sind und keine Selbstauffrischbetriebsart
erfaßt ist, ist der Ausgang des NAND-Gates N 1 auf einem
konstanten "H"-Pegel. In diesem Fall oszilliert der Ring
oszillator 93-1 nicht.
Wenn dann das Signal Φ S bie dem "H"-Pegel länger als eine
vorgegebene Zeitdauer T 11 bleibt, wird die Selbstauffrisch
betriebsart erfaßt, woraufhin das Treibersignal Φ T auf den
"H"-Pegel ansteigt, wobei das NAND-Gate N 1 als Inverter
arbeitet. Daher werden die Inverter I 1 bis I 6 und das
NAND-Gate N 1 equivalent zu einem 7-stufigen Inverter, so daß
der Ringoszillator 93-1 zu oszillieren beginnt. Dieses
Oszillationssignal von dem Ringoszillator 93-1 wird der
Pufferschaltung 93-2 zugeführt, in der das Signal geformt
wird. Die auf diese Weise geformten komplementären Oszil
lationssignale Φ R , werden zur Zählerschaltung 93-3
zugeführt.
Die binären Zähler BC 1 bis BC 3 in der Zählerschaltung 93-3
führen die Zählbetriebsweise gemäß Fig. 9B durch. Daher
erzeugt der Binärzähler BC 1 ausgangsseitig ein Ausgangs
signal O 1, daß auf einen "H"-Pegel bei jedem zweiten
Schwingungssignal Φ R ansteigt. Daher hat der Ausgang des
Binärzählers BC 1 ein Signal mit einem Tastverhältnis oder
Lastverhältnis von 50 (%) und einem Zyklus von zwei Mikro
sekunden, wenn der Zyklus des Signales Φ r eine Mikrosekunde
ist. Ähnlich erzeugt der Binärzähler BC 2 ein Ausgangssignal
O 2 mit einem Tastverhältnis oder Lastverhältnis von 50 (%)
und einem Zyklus von 4 Mikrosekunden. Der Binärzähler BC 3
erzeugt ein Ausgangssignal O 3 mit einem Zyklus von Mikro
sekunden bei einem Tastverhältnis oder Lastverhältnis von
50 (%). Als Ergebnis erzeugt der Binärzähler BC 4 ausgangs
seitig ein Auffrischfreigabesignal Φ R mit einem Tastver
hätnis oder Lastverhältnis von 50% und einem Zyklus von 16
Mikrosekunden. Wenn das Auffrischfreigabesignal Φ R den
"H"-Pegel beibehält wird automatisch eine Auffrischoperation
ausgeführt.
Wenn dies nötig ist, kann ein Rücksetzsignal RESET in jedem
Binärzähler BC 1 bis BC 4 verwendet werden. Deren Zählwerk
kann auf einen gewünschten Wert rückgesetzt werden.
Fig. 10 ist eine diagrammartige Darstellung eines
Ausführungsbeispieles der Steuerung für die Intermittierung
für die Betriebsweise gemäß Fig. 4. Wie in Fig. 7 gezeigt
ist, umfaßt die Steuerung für die intermittierende Betriebs
weise einen monostabilen Multivibrator 99-1, der in Reaktion
auf das Auffrischfreigabesignal Φ R von dem Zeitgeber 93 aus
gangsseitig einen Puls des Pulssignales Φ TS erzeugt, und
enthält ferner ein Flip-Flop 99-2, daß in Reaktion auf den
Puls des Pulssignales Φ TS von dem monostabilen Multivibrator
99-1, das Selbstauffrischbefehlsignals Φ S , von dem
Auffrischbetriebsartdetektors 91 und das invertierte Oszil
lationssignals von dem Zeitgeber 93 ausgangsseitig ein
Signal Φ C zum Steuern der Arbeitsweise des Substratvor
spannungsgenerators 100 erzeugt.
Der monostabile Multivibrator 99-1 beinhaltet eine Reihe von
drei Stufen von Invertern I 20 bis I 22, die das Auffrisch
freigabesignal Φ R empfangen, und ein NAND-Gate N 10, das das
Ausgangssignal des Inverters I 22 an einem seiner Eingänge
empfängt und das das Auffrischfreigabesignal Φ R an seinem
anderen Eingang empfängt. Die Inverter I 20 bis I 22 in
vertieren und verzögern das Auffrischfreigabesignal Φ R und
führen dieses zu einem der Eingänge des NAND-Gatters N 10 zu.
Das SR-Flip-Flop 99-2 umfaßt ein NAND-Gatter N 11 mit drei
Eingängen, das das Pulssignal Φ TS mit einem Puls empfängt,
und ferner das Selbstauffrischbetriebsarterfassungssignal Φ S
und den Ausgang des NAND-Gatters N 12, welches nachfolgend
erläutert wird, empfängt, sowie ein NAND-Gatter N 12 mit zwei
Eingängen, das den Ausgang des NAND-Gatters N 11 an einem
seiner Eingänge und das invertierte Oszillationssignal
von dem Ringoszillator 93-1 und dem Puffer 93-2 in der
Zeitgeberschaltung 93 an dem anderen seiner Eingänge
empfängt. Das NAND-Gatter N 11 erzeugt ausgangsseitig ein
Signal Φ C zum Steuern der Betriebsweise oder Wirkungsweise
des Substratvorspannungsgenerators 100. Der Betrieb der
Steuerung 99 für die intermittierende Betriebsweise wird
nachfolgend erläutert.
Die Wirkung in einem Zustand, der nicht der Selbstauffrisch
betriebsart entspricht, sowie die Selbstauffrischbetriebs
arterfassungssignale Φ S mit einem "L"-Pegel werden nach
folgend unter Bezugnahme auf Fig. 11A erläutert. In diesem
Zustand ist der Ausgang des NAND-Gatters N 11 konstant bei
einem "H"-Pegel unabhängig vom Ausgang des NAND-Gatters N 12
und unabhängig von dem Signal Φ TS . Wenn dieses Signal Φ C
somit einen "H"-Pegel hat, wird der Substratvorspannungs
generator 100 aktiviert, um ein Vorspannungspotential zu dem
Halbleitersubstrat zuzuführen.
Es sei nunmehr angenommen, daß der Pegel des Signals "L"
wird und das das DRAM eine Selbstauffrischbetriebsweise nach
Verstreichen einer vorbestimmten Zeitdauer einnimmt. In
diesem Zustand wird in Reaktion auf eine Verschiebung des
Signales zu dem "L"-Pegel das Selbstauffrischbetriebs
arterfassungssignal Φ S auf den "H"-Pegel angehoben, wie dies
in Fig. 11B gezeigt ist. Vor Verstreichen der vorbestimmten
Zeitdauer und bei Beibehalten des "L"-Pegels durch das
Selbstauffrischfreigabesignal Φ R ist das Ausgangssignal Φ TS
des monostabilen Multivibrators 99-1 bei dem "H"-Pegel. Wenn
daher die vorbestimmte Zeitdauer verstrichen ist und das
Auffrischfreigabesignal Φ R auf "H" gestiegen ist, wird das
Signal Φ TS auf "L"-Pegel während einer vorbestimmten Zeit
dauer oder Zeitbreite (die durch die Verzögerungszeit in den
Invertern I 10 bis I 12 festgelegt ist) in Reaktion auf das
Ansteigen des Signales Φ R herabgezogen. Als Ergebnis steigt
der Ausgang des NAND-Gatters N 11 auf den "H"-Pegel. Dieses
Ansteigen des Ausgangssignales Φ C des NAND-Gatters N 11 ist
synchron mit dem Ansteigen des invertierten Signales ′,
wobei das Signal Φ C bei dem "H"-Pegel gehalten wird, während
das inverse Signal bei dem "H"-Pegl bleibt. Wenn daher das
inverse Signal nach unten zum "L"-Pegel geschoben wird,
steigen sämtliche Eingänge des NAND-Gatters N 11 mit drei
Eingängen auf den "H"-Pegel, wobei dessen Ausgangssignal Φ C
auf "L"-Pegel rückgesetzt wird. Die Zeitdauer, während der
das obige Signal Φ C aktiv ist, liegt bei etwa 0,5 Mikrose
kunden, wenn die Zykluszeit des Oszillationssignales Φ r vom
Zeitgeber eine Mikrosekunde beträgt.
Fig. 12 ist eine diagrammartige Darstellung eines speziellen
Ausführungsbeispieles des Substratvorspannungsgenerators
100, welcher in Fig. 4 gezeigt ist. Bei der in Fig. 12 Ge
zeigten Bauweise beinhaltet der Substratvorspannungsge
nerator 100 einen Ladungspumpkondensator C, Spannungs-
Klammer-MOS-Transistoren Q 1, Q 2 und einen Ringoszillator
511, der ein Oszillationssignal Φ CP von vorbestimmter
Frequenz ausgangsseitig erzeugt. Die Operation des Ring
oszillators 511 wird durch das Steuersignal Φ C von der
Steuerung 99 für intermittierende Betriebsweise gesteuert.
Fig. 13 zeigt ein spezielles Ausführungsbeispiel des Ring
oszillators 511 gemäß Fig. 12.
Bezugnehmend auf Fig. 13 umfaßt der Ringoszillator 511
sieben serielle Inverterstufen I 30 bis I 36, ein NAND-Gatter
N 30, das den Ausgang des Inverters I 36 an einem seiner
Eingänge empfängt, und das Steuersignal Φ C an dem anderen
Eingang empfängt, und eine Reihe von zwei
Inverterstufen I 37, I 38, die den Ausgang eines NAND-Gatters
N 30 empfangen. Das NAND-Gatter N 30 arbeitet als Inverter,
wenn das Steuersignal Φ C bei dem "H"-Pegel ist, und erzeugt
ein Ausgangssignal von "H"-Pegel, wenn das Steuersignal bei
dem "L"-Pegel ist, unabhängig vom Ausgangszustand des
Inverters I 36. Wenn daher das Steuersignal Φ C sich bei dem
"H"-Pegel befindet, bilden die Inverter I 30 bis I 36 und das
NAND-Gatter N 30 einen sieben-stufigen Ringoszillator. Das
NAND-Gatter N 30 erzeugt ausgangsseitig ein
Oszillationssignal Φ CP , das die Ladungspumpwirkung des
Landungspumpkondensators C durch die Signalforminverter
I 37, I 38 bestimmt. Wenn die Ringoszillatorbauweise gemäß
Fig. 13 verglichen wird mit der konventionellen, bekannten
Bauweise gemäß Fig. 2, fallen folgende Unterschiede ins
Auge:
Bei dem bekannten Ringoszillator gemäß Fig. 2 schwingt der
Oszillator konstant unabhängig vom Betriebszustand des DRAM.
Im Gegensaz hierzu schwingt der Ringoszillator 511 gemäß
Fig. 10 nach der vorliegenden Erfindung nur dann, wenn das
Steuersignal Φ C sich bei den "H"-Pegel befindet, und
schwingt nicht, während sich das Steuersignal Φ C bei dem
"L"-Pegel befindet, so daß dessen Signalausgang bei "H"-Pegel
gehalten wird. Wie in Fig. 11B gezeigt ist, steigt dieses
Steuersignal Φ C an und wird bei dem aktivierten "H"-Pegel
lediglich für eine vorbestimmte Zeitdauer in Reaktion in das
Auffrischfreigabesignal Φ R , das ausgangsseitig von dem
Zeitgeber 93 erzeugt wird, gehalten.
Andererseits wird gemäß der obigen Beschreibung der Auf
frischadreßzähler 94 durch die Auffrischsteuerung 92 in
Reaktion auf das Auffrischfreigabesignal Φ R aktiviert und
die Wortleitung in der Adresse entsprechend dem Auffrisch
adreßsignal Q 0 bis Q 9 aus der Speichermatrix 97 ausgewählt,
so daß Daten in der Speicherzelle, die an die ausgewählte
Wortleitung angeschlossen sind, aufgefrischt werden.
Die Betriebszeitsignaldiagramme nach den Fig. 14A und 14B
beziehen sich auf den Stand der Technik und auf die vor
liegende Erfindung. Diese Diagramme zeigen den Unterschied
zwischen dem Stand der Technik und der Erfindung bezüglich
der zeitlichen Verhältnisse, nämlich bezüglich des Zeit
verhaltens der Aktivierung des Auffrischfreigabesignals Φ R ,
des Zeitverhaltens der Auswahl einer Wortleitung und des
Zeitverhaltens des Ausgangssignales eines Oszillationssig
nales von dem Ringoszillator. Fig. 14A zeigt die Beziehung
des Auffrischfreigabesignales, der Auswahl einer Wortleitung
und des Ladungspumposzillationssignales Φ CP bei dem bekann
ten DRAM, während Fig. 14B eine ähnliche Beziehung bei einem
Ausführungsbeispiel der Erfindung zeigt.
Wie in Fig. 14A zu sehen ist, steigt das Auffrischfreigabe
signal Φ R auf den "H"-Pegel alle 16 Mikrosekunden an,
während die Wortleitungen sequentiell in Reaktion auf das
Auffrischadreßsignal von dem Auffrischadreßzähler 94 ausge
wählt werden und das Potential WL der ausgewählten Wort
leitungen auf "H" steigt. Wie in Fig. 14 auch zu sehen ist,
wird beispielsweise die (n)-th Wortleitung zu einem
Zeitpunkt t(n) aktiviert, während die (n+1)-th Wortleitung
zu einem Zeitpunkt t(n+1) aktiviert wird, der sich 16
Mikrosekunden nach dem Zeitpunkt t(n) befindet. Bei der
Bauweise der bekannten Substratvorspannungsgeneratorschal
tung oszilliert das Ausgangssignal Φ CP ihres Ringoszilla
tors 411 ständig unabhängig von der Auswahl der
Wortleitungen oder vom Zeitverhalten des Auffrischfreigabe
signales Φ R .
Dies steht im Gegensatz zu dem Substratvorspannungsgenerator
gemäß einem Ausführungsbeispiel der Erfindung, bei dem gemäß
Fig. 14B das Oszillationssignal Φ C von dessen Ringoszil
lator 511 lediglich während einer Zeitdauer von 0,5 Mikro
sekunden ab dem Anstieg des Auffrischfreigabesignal Φ R
schwingt, so daß die Substratvorspannung nur während dieser
Zeitdauer erzeugt wird. Bei dieser Anordnung ist es möglich,
wie man aus der Fig. 11B erkennt, den Substratvorspannungs
generator lediglich vor und nach der Zeitdauer zu betätigen,
während der die Wortleitungsauswahl und das Auffrischen aus
geführt werden (wobei diese Zeitdauer ungefähr 100 bis 200 ns
im typischen Fall beträgt).
Allgemein sinkt der Absolutwert der Substratvorspannung
aufgrund eines Leckstromes (Löcherstromes), der beispiels
weise zwischen dem source-Bereich eines MOS-Transistors und
einem Halbleitersubstrat stattfinden kann. Der Leckstrom in
das Halbleitersubstrat ist notwendigerweise konstant, hängt
jedoch von Schaltungsbetriebszuständen ab. Dieser Substrat
leckstrom ist vergleichsweise klein, wenn der Schaltzustand
der Transistoren fest oder ruhig ist, aber steigt an, wenn
eine Speicherschaltung betrieben wird und der Schaltzustand
von MOS-Transistoren sich ändert. Daher ändert sich die
Substratvorspannung hauptsächlich dann, wenn Wortleitungen
aktiviert werden und wenn eine Auffrischung eines Speichers
stattfindet. Daher ist es möglich, durch Treiben des Subs
tratvorspannungsgenerators lediglich während dieser
Zeitdauer derartige Änderungen in der Substratvorspannung
auszuschließen und die Leistungsaufnahme in der Substrat
vorspannungsgeneratorschaltung zu vermindern.
Bei dem vorherigen Ausführungsbeispiel wird der Substrat
vorspannungsgenerator 100 lediglich während der kürzest
möglichen Zeit aktiv geschaltet, d. h. während der Zeit,
während der tatsächlich eine Speicherauffrischung
stattfindet. Jedoch ist es für den alleinigen Zweck der
Reduktion der Leistungsaufnahme in der Selbstauffrischungs
betriebsart ausreichend, den Substatvorspannungsgenerator
während der Selbstauffrischungsbetriebsart intermittierend
zu betreiben. Die folgende Beschreibung bezieht sich auf
eine Bauweise, bei der der Substratvorspannungsgenerator
während einer Zeitdauer betätigt wird, die kürzer als ein
Auffrischzyklus ist, und die länger als die Aktivierungs
periode des Auffrischfreigabesignales (die Periode während
der das tatsächliche Auffrischen stattfindet) ist.
Fig. 17 zeigt ein spezielles Ausführungsbeispiel des Ring
oszillators im Substratvorspannungsgenerator 100. Anders als
bei der Struktur gemäß Fig. 13, wird ein NOR-Gatter N 100 als
Ausgangsstufe verwendet. Daher enthält der Ringoszillator,
der allgemein bei dem Bezugszeichen 511′ gezeigt ist, eine
gerade Zahl von in Reihe geschalteten Invertern IR₁ bis
IR 2n , und ein NOR-Gatter N 100 mit zwei Eingängen, das den
Ausgang des Inverters IR 2n und das Steuersignal I C empfängt.
Das NOR-Gatter N 100 empfängt ausgangsseitig ein
Oszillationssignal Φ CP . Der Ausgang des NOR-Gatters N 100
wird zu dem Inverter IR₁ rückgekoppelt. Das NOR-Gatter N 100
arbeitet als Inverter, wenn sich das Steuersignal Φ C bei
"L"-Pegel befindet, und erzeugt ausgangsseitig ein "L"-Pegel
signal, wenn das Steuersignal Φ C sich bei dem "H"-Pegel
befindet, unabhängig vom Ausgangssignal des Inverters IR 2n .
Daher arbeitet der Ringoszillator nicht, wenn sich das
Steuersignal Φ C bei dem "L"-Pegel befindet. Aus diesem
Grunde versorgt der Substratvorspannungsgenerator 100 bei
Ausstattung mit dem Ringoszillator gemäß Fig. 15 das
Halbleitersubstrat mit der Substratvorspannung nur dann,
wenn das Steuersignal Φ C sich bei dem "H"-Pegel befindet.
Fig. 16 zeigt ein spezielles Ausführungsbeispiel einer
Steuerschaltung für die intermittierende Betriebsart.
Wie in Fig. 16 gezeigt ist, ist die Steuerschaltung für die
intermittierende Betriebsart allgemein mit dem Bezugszeichen
99′ bezeichnet und beinhaltet ein RS-Flip-Flop 321, einen
Inverter I C, der das Q-Ausgangssignal RS-Flip-Flop 312 m
empfängt, sowie ein UND-Gatter AN 100, das das Selbstauf
frischbefehlssignal Φ S empfängt und das das Ausgangssignal
des Inverters I C empfängt. Das UND-Gatter erzeugt
ausgangsseitig ein Steuersignal Φ C .
Das RS-Flip-Flop 312 hat einen Setzeingang S, der das Auf
frischfreigabesignal Φ R empfängt und einen Rücksetzeingang
R, der den Q-Ausgang durch eine gerade Anzahl von in Reihe
geschalteten Invertern I c 1 bis I c 2m empfängt. Diese Inverter
I c 1 bis I c 2m bilden eine Verzögerungsschaltung.
Fig. 17 zeigt die Betriebssignalform der in Fig. 16
gezeigten Steuerschaltung. Fig. 18 zeigt die Arbeitssignal
form des Substratvorspannungsgenerators 511′ bei diesem
Ausführungsbeispiel. Die Wirkungsweise des Substratvor
spannungsgenerators gemäß eines anderen Ausführungsbei
spieles der Erfindung wird nachfolgend unter Bezugnahme auf
die Fig. 15 bis 18 beschrieben.
Wenn das Selbstauffrischsignal I S auf den "H"-Pegel
ansteigt, um einen Befehl für die Selbstauffrischbetriebsart
zu geben, erzeugt der Zeitgeber 93 ausgangsseitig ein Puls
signal (Auffrischfreigabesignal) Φ R mit einer Zykluszeit T T.
Wenn das Auffrischfreigabesignal Φ R auf den "H"-Pegel
ansteigt, wird das Flip-Flop 321 gesetzt, so daß dessen
Q-Ausgang (der Knoten N F) den Pegel "H" annimmt. Das
Potential des Knoten N F wird zu einem der Eingänge eines
UND-Gatters AN 100 durch den Inverter I C zugeführt, wodurch
das UND-Gatter AN 100 gesperrt wird und dessen Ausgangssignal
Φ C den Pegel "L" annimmt. Nachdem Anstieg des Potential des
Knotens N F auf den "H"-Pegel und nach der Verzögerungszeit
T C, die durch die Inverter I c 2m erzeugt wird, steigt das
Knotenpotential des Knotens N R auf den "H"-Pegel, wodurch
das Flip-Flop 321 rückgesetzt wird und das Potential des
Knotens N F zurückfällt auf das Potential "L". Als Ergebnis
hiervon wird das Ausgangssignal des Inverters I c 1 "H". Da
das Auffrischbefehlssignal Φ F einen "H"-Pegel hat, wird das
Steuersignal Φ C von dem UND-Gatter AN 100 "H" zu. Daher wird
als Steuersignal Φ C ein Pulssignal mit Zykluszeit T T und
einer Pulsbreite T C erhalten. Als Ergebnis schwingt der
Ringoszillator 511′ gemäß dem Steuersignal Φ C lediglich der
Zeitdauer I C und hört auf zu schwingen während der
anschließenden Zeitdauer (T T-T C). Der Ringoszillator 511′
wiederholt diese intermittierende Arbeitsweise während der
Selbstauffrischungsbetriebsart. Da keine Leistungsaufnahme
in den Substratvorspannungsgenerator 511′ während dieser
Unterdrückung der Schwingung auftritt, wird die
Gesamtleistungsaufnahme des DRAM abgesenkt.
Andererseits bleibt während des Normalbetriebes und der
Auffrischbetriebsart außerhalb der Auffrischbetriebsart das
Signal Φ S bei einem niedrigem Pegel. Daher ist das
Ausgangssignal Φ C unabhängig vom Pegel des Signales Φ R
ständig bei einem niedrigen Pegel, so daß der Ringoszillator
511′ ständig schwingt.
Obwohl bei dem obigen Ausführungsbeispiel die Schwingung des
Ringoszillators durch das Ausgangssignal Φ R der Selbst
auffrischzeitgeberschaltung intermittierend gemacht wird,
kann die Wirkung des Ringoszillators durch das
Ausgangssignal einer unabhängigen Zeitgeberschaltung
gesteuert werden.
Fig. 19 ist ein Blockdiagramm einer Substratvorspannungs
erzeugungsschaltung nach einem anderen Ausführungsbeispiel
der Erfindung. Die Vorspannungserzeugungsschaltung gemäß
Fig. 19 beinhaltet eine Hauptvorspannungserzeugungsschaltung
110 mit relativ hoher Vorspannungskapazität oder Vor
spannungsfähigkeit (Stromzuführfähigkeit) und eine Hilfs
vorspannungserzeugungsschaltung 120 mit vergleichsweise
niedriger Vorspannungsfähigkeit oder Vorspannungskapazität.
In der Konfiguration gemäß Fig. 19 wird ein
Schwingungssignal Φ CP zu jeder der Vorspannungserzeugungs
schaltung 110 und 120 in Reaktion auf das Substratpotential
erfassungssignal Φ D von einer Substratpotentialerfassungs
schaltung 610 unter der Steuerung einer schaltenden
Schaltung 600 zugeführt. Die Hauptvorspannungsschaltung 110
beinhaltet einen Ladungspumpkondensator C M zum Empfangen
eines Schwingungssignal Φ CPM für die schaltende Schaltung
600, und Klammer-MOS (Metalloxyd-Halbleiter)-Transistoren
Q 1M und Q 2M .
Die Hilfsvorspannungsschaltung 120 beinhaltet einen Ladungs
pumpkondensator C S zum Empfangen eines Schwingungssignales
Φ CPS von der schaltenden Schaltung 600 und Klammer-MOS-
Transistoren Q 1S und Q 2S .
Allgemein wird die Vorspannfähigkeit oder Vorspannkapazität
eines Vorspannungspotentialgenerators mit einer Ladungs
pumpoperation eines Kondensators durch die Menge der
injizierten Ladungen pro Punktzyklus und durch die Anzahl der
Operationen des Ladungspumpens pro Zeiteinheit bestimmt,
d. h. durch den Kapazitätswert des Ladungspumpkondensators
und durch die Schwingungsfrequenz eines Ringoszillators
sowie durch die Treibbarkeit (Stromzufuhrfähigkeit) der
Klammer-MOS-Transistoren. Daher wird die Hauptvorspann
schaltung 110 mit einer größeren Vorspannfähigkeit
ausgestattet als die Hilfsvorspannschaltung 120, indem der
Kondensator Q 1M mit einem größeren Kapazitätswert gewählt
wird als der Kondensator Q 1S und indem die Treiberfähigkeit
des MOS-Transistors Q 2M (oder dessen Transistorgröße) größer
gewählt wird als diejenige des MOS-Transistors Q 2S .
Nachfolgend wird die Wirkungsweise der Schaltung gemäß Fig. 19
kurz erläutert. Es sei ein Fall betrachtet, bei dem der
Ringoszillator 511 sich in seinem Schwingungszustand
befindet. Die Substratvorspannungserfassungsschaltung 610
erfaßt im Potentialpegel der Substratvorspannung V BB. Wenn
der erfaßte Pegel kleiner bezüglich seines Absolutwertes als
ein vorbestimmter Potentialpegel ist, wird die schaltende
Schaltung 600 hierauf ansprechend derart gesteuert, daß die
Hauptvorspannschaltung 110 aktiviert wird, so daß die
Substratvorspannung vor V BB schnell auf einen vorbestimmten
Pegel abgesenkt wird. Nachdem die Vorspannung V BB ein
vorbestimmtes Potential erreicht, wird die Hilfsvor
spannungsschaltung 120 unter der Steuerung der schaltenden
Schaltung 600 in Reaktion auf das Erfassungssignal Φ D von
der Substratvorspannungspotentialerfassungsschaltung 610
aktiviert. Wie oben beschrieben wurde, wird durch Anpassung
der Vorspannungsfähigkeit des Substratvorspannungsgenerators
an dem Potentialpegel der Substratvorspannung V BB bei der
Schwingungsoperation des Ringoszillators 511 die Leistungs
aufnahme in diesen stärker reduziert als bei einer Struktur,
die eine Substratvorspannungserzeugungsschaltung mit
lediglich einer Art von Vorspannungsfähigkeit hat, wie diese
in Fig. 12 gezeigt ist.
Fig. 20 zeigt eine spezielle Bauweise der Substratpotential
erfassungsschaltung gemäß Fig. 19.
Wie in Fig. 20 gezeigt ist, beinhaltet die Substratpoten
tialerfassungsschaltung 610 einen p-Kanal-MOS-Transistor Q 3
und n-Kanal-MOS-Transistoren Q 4 und Q 5, die ein Reihe
zwischen einem Leistungsversorgungspotential V cc und einem
Substratvorspannungspotential V BB geschaltet sind. Der MOS-
Transistor Q 3 ist mit einem Leiteranschluß an das
Leistungszuführungspotential V cc angeschlossen, während
dessen Gate mit Masse GND und während dessen anderer Leiter
am Schluß an einen Knoten N 1 angeschlossen sind. Der MOS-
Transistor Q 4 ist mit seinem Gate an Masse, mit einem
Leiteranschluß an den Knoten N 1 und mit dem anderen
Leiteranschluß an einen Knoten N 2 angeschlossen. Der MOS-
Transistor Q 5 ist mit seinem Gate und mit einem Leiteran
schluß jeweils mit dem Knoten N 2 verbunden, während der
andere Leiteranschluß mit dem Substratvorspannungspotential
V BB verbunden ist. Der Ausgangspotentialpegel am Knoten N 1
wird als Substratpotentialerfassungssignal Φ D zu der
schaltenden Schaltung 600 durch eine signalformende
zweistufige Inverterschaltung I 50, I 51 zugeführt. Nach
folgend wird die Betriebsweise dieser Schaltung erläutert.
Da der MOS-Transistor Q 3 mit seinem Gate an Masse GND an
geschlossen ist, ist er normalerweise ausgeschaltet. Es sei
nun ein Fall betrachtet, bei dem die Substratvorspannung V BB
einen kleinen Absolutwert hat und die Substratvorspannung
gering ist. Wenn die Substratvorspannung V BB null Volt
beträgt, entspricht der Potentialpegel am Knoten N 2 im
wesentlichen der Schwellenspannung des Transistors Q 5. Der
n-Kanal-MOS-Transistor Q 4 ist mit seinem Gate an Masse GND
angeschlossen und hat ein Potential am Knoten N 2, das größer
als null Volt ist, so daß der MOS-Transistor Q 4 sich in
seinem ausgeschalteten Zustand befindet. Dann wird der
Knoten N 2 auf einen hohen Pegel durch den MOS-Transistor Q 3
geladen. In diesem Zustand ist das Substratpotentialer
fassungssignal Φ D bei einem hohen "H"-Pegel.
Es sei angenommen, daß die Substratvorspannung einen
größeren Absolutwert als der Wert von -(V T 5+V T4) annimmt,
wobei V T 4 und V T 5 die Schwellenspannungen der MOS-Transis
toren Q 4 und Q 5 bezeichnen. in diesem Fall wird der Po
tentialpegel am Knoten N 2 einen größeren Absolutwert
annehmen als der Wert -V T 4. Als Ergebnis wird der MOS-Tran
sistor Q 4 eingeschaltet, so daß die MOS-Transistoren Q 4 und
Q 5 beide leitfähig werden. In dem Fall, daß das Verhältnis
der Leitfähigkeiten der MOS-Transistoren Q 3 und Q 4 geeignet
gewählt ist, kann der Potentialpegel am Knoten N 1 niedrig
"L" für den Inverter I 50 gemacht werden. Wenn daher die
Substratvorspannung tief ist, befindet sich das
Erfassungssignal Φ D bei "L"-Pegel. Wenn die Substratvor
spannung V BB einen kleineren Absolutwert als der Wert von
-(V T 5+V T 4) aufgrund eines Leckstromes in das Substrat
(eines Löcherstromes, der durch die Schaltungsbetriebsweise
erzeugt wird) annimmt, wird der MOS-Transistor Q 4
ausgeschaltet. Dementsprechend steigt das Potential an dem
Knoten N 1 auf den "H"-Pegel, so daß das Steuersignal Φ D den
"H"-Pegel annimmt.
Es sei angemerkt, daß bei gleichzeitiger Einschaltung der
MOS-Transistoren Q 4 und Q 5 ein Strom von der Leistungs
versorgung V cc zu dem Substrat fließt, um das Substrat
potential zu ändern, wodurch die Substratvorspannung einen
kleineren Absolutwert erhält. Um die Abweichung der Subs
tratvorspannung und des Stromflusses durch die Potential
erfassungsschaltung selbst zu vermindern und um den
"L"-Pegel am Knoten N 1 ausreichend abzusenken, wird die
Leitfähigkeit MOS-Transistors Q 3 so klein als möglich
gewählt. Mit anderen Worten muß der MOS-Transistor Q 3 einen
so hoch gewählten Widerstandswert haben.
Fig. 21 ist ein Diagramm eines Ausführungsbeispiels einer
speziellen Bauweise der schaltenden Schaltung 600 gemäß Fig. 19.
Wie in Fig. 21 gezeigt ist, umfaßt die schaltende
Schaltung 600 ein UND-Gatter AD 1 zum Empfangen eines
Schwingungssignals Φ CP von dem Ringoszillator 511 und ein
Erfassungssignal Φ D von der Substratpotentialerfassungs
schaltung 610 und ein NOR-Gatter NR 1 zum Empfangen des
Schwingungssignals Φ CP und des Erfassungssignals Φ D . Ein
Ausgang des UND-Gatters AD 1 wird als Schwingungssignal Φ CPM
zu der Vorspannungspotentialerfassungsschaltung 110 mit
großer Vorspannungsfähigkeit zugefährt. Ein Ausgang des
NOR-Gatters NR 10 wird als Schwingungssignal Φ CPS zu einer
zweiten Vorspannungspotentialerzeugungsschaltung 120 mit
kleiner Vorspannungsfähigkeit zugeführt.
Fig. 22 ist eine Signalformdiagrammdarstellung der Betriebs
weise der schaltenden Schaltung 600 gemäß Fig. 21. Nach
folgend wird unter Bezugnahme auf die Fig. 19 bis 21 der
Betrieb der schaltenden Schaltung 600 erläutert. Wenn das
Erfassungssignal Φ D der Substratpotentialerfassungsschaltung
610 sich bei "H"-Pegel befindet, d. h. wenn das Potential des
Halbleitersubstrates nicht einen vorbestimmten Pegel
erreicht, ermöglicht das UND-Gatter AD 1 ein Durchlassen des
Schwingungssignals Φ CP . Andererseits wird der Ausgang des
NOR-Gatters NR 55221 00070 552 001000280000000200012000285915511000040 0002003924952 00004 551021 bei "L"-Pegel unabhängig vom Pegel des
Schwingungssignals Φ CP gehalten. Daher wird das Schwingungs
signal Φ CPM , wenn das Erfassungssignal Φ D bei einem
"H"-Pegel ist, zu dem Kondensator C M der ersten Substrat
vorspannungspotentialerzeugungsschaltung 110 mit großer
Vorspannungsfähigkeit zugeführt, wodurch das Potential des
Halbleitersubstrates schnell auf einen vorbestimmten Pegel
abgesenkt wird.
Wenn andererseits das Potential des Halbleitersubstrates den
vorbestimmten Pegel erreicht und das Erfassungssignal Φ D von
der Substratpotentialerfassungsschaltung 610 auf den
"L"-Pegel fällt, fällt das Ausgangssignal des UND-Gatters
AD 1 auf den "L"-Pegel, während das NOR-Gatter N 1 als
Inverter arbeitet. Daher wird das Schwingungssignal Φ CPM auf
dem "L"-Pegel festgehalten, wobei das Schwingungssignal Φ CPS
ein Schwingungssignal ist, das durch Umkehrung des
Schwingungssignals Φ CP von dem Ringoszillator 511 erhalten
wird. Als Ergebnis hiervon arbeitet die zweite Substratvor
spannungspotentialerzeugungsschaltung 120 mit kleinerer
Vorspannfähigkeit, sodaß das Potential des Halbleitersub
strates auf einem vorbestimmmten Pegel durch die Ladungs
pumpfunktion des Kondensators C s gehalten wird.
Fig. 23 ist ein Diagramm der Bauweise einer Substratvor
spannungspotentialerzeugungsschaltung gemäß einem anderen
Ausführungsbeispiel der Erfindung. Die Bauweise gemäß Fig. 23
umfaßt eine Steuerschaltung 700 zum abwechselnden
Betätigen der Vorspannungserzeugungsschaltungen 110 und 120.
Die Steuerschaltung 700 beinhaltet eine Bezugspotential
erzeugungsschaltung 720 zum Erzeugen eines Bezugspotentials
von vorbestimmten Pegel, eine Vergleichsschaltung 740 für
einen Vergleich mit dem Ausgangssignal der Substratpoten
tialerfassungsschaltung 730 und eine schaltende Schaltung
710 zum Übertragen des Schwingungssignals Φ CP von dem Ring
oszillator 511 zu der Substratvorspannungspotentialerzeu
gungsschaltung 110 und der Substratvorspannungserzeugungs
schaltung 120 in Reaktion auf das Ausgangssignal der Ver
gleichsschaltung 740. Die Substratpotentialerfassungs
schaltung 730 hat eine hohe Eingangsimpedanz, durch die das
Substratpotential erfaßt wird. Eine derart hohe Eingangs
impedanz für die Substratpotentialerfassung hat folgenden
Vorteil. Wenn bei der Substratpotentialerfassungsschaltung
gemäß Fig. 20 beide MOS-Transistoren Q 3, Q 4 eingeschaltet
sind, findet ein Stromfluß von dem Versorgungspotential V cc
zum Substrat statt. Auch dann, wenn die Leitfähigkeit des
Transistors Q 3 so klein wie möglich gewählt wird, um einen
Stromfluß zu begrenzen, kann ein Leckstrom zum Substrat
nicht vollständig verhindert werden. Der Leckstrom, der zum
Substrat fließt, vermindert die Substratvorspannung in
absoluten Werten und bewirkt eine schwache Substratvor
spannung. Die schwache Substratvorspannung betätigt die
Substratvorspannungserzeugungsschaltung 110 mit großer
Stromzuführfähigkeit. Daher arbeitet die Hauptvorspann
schaltung 110 in Reaktion auf den Leckstrom durch die
Potentialerfassungsschaltung selbst. Dies wird zu dem
Problem, daß die Potentialerfassungsschaltung selbst eine
schwache Substratvorspannung herbeiführt, wodurch die Haupt
vorspannungsschaltung 110 unnötig arbeitet.
Wenn im Gegensatz hierzu bei der Struktur gemäß Fig. 23 das
Substratpotential durch einen Eingang mit hoher Impedanz er
faßt wird, so kann das Substratpotential genau erfaßt
werden, ohne daß dies einen negativen Einfluß auf das
Substratpotential hat. Das auf diese Weise erfaßte Substrat
potential wird mit einem intern erzeugten negativen Bezugs
potential verglichen. Die Vorspannungsschaltungen 110 und
120 arbeiten jeweils in Abhängigkeit von dem Vergleichs
ergebnis. Daher werden Vorspannungsschaltungen mit unter
schiedlichen Vorspannungsfähigkeiten wahlweise und in genau
geeigneter Weise in Abhängigkeit vom Substratpotential
betätigt, so daß eine verminderte Leistungsaufnahme bewerk
stelligt werden kann.
Fig. 24 ist ein Diagramm eines Ausführungsbeispiels einer
speziellen Bauweise der Auswahlsteuerschaltung 700 gemäß
Fig. 23. Wie in Fig. 24 gezeigt ist, umfaßt die Auswahl
steuerschaltung 700 eine Bezugspotentialerzeugungsschaltung
720 zum Erzeugen eines Bezugspotentials, das den vorbe
stimmten Pegel schneller annimmt, verglichen mit dem
Substratpotential nach Einschaltung der Leistungsversorgung;
einen p-Kanal-MOSFET Q 1 G zum Erfassen eines Ausgangs
potentials Vr der Bezugspotentialerzeugungsschaltung; einen
p-Kanal MOSFET Q 2 G zum Erfassen des Substratpotentiales V BB;
und MOSFETs Q 7 G, Q 8 G, Q 11 G und Q 12 G zum Erzeugen von
Signalen zum Ausschalten von einer der
Substratvorspannungspotentialerzeugungsschaltungen und zum
Aktivieren der anderen Substratvorspannungspotentialerzeu
gungsschaltung in Reaktion auf die Erfassungsausgangssignale
der MOSFETs Q 1 und Q 2 G. Die Transistoren Q 7 G, Q 8 G,
Q 11 G und Q 12 G bilden einen CMOS-Flip-Flop-Differenzial-
Verstärker, der Signale entsprechend den Ausgangssignalen
der Erfassung durch die MOSFETs Q 1 G und Q 2 G an den
Ausgangsknoten P 1 und P 2 erzeugt. An den Ausgangsknoten
P 1 und P 2 liegen Schwingungssignale Φ CPS und Φ CPM an, die an
die erste Substratvorspannungspotentialerzeugungsschaltung
120 mit der kleineren Vorspannungsfähigkeit und an die
zweite Substratvorspannungspotentialerzeugungsschaltung 110
mit der größeren Vorspannungsfähigkeit jeweils angelegt
werden müssen.
Es sind p-Kanal-MOSFETs Q 3 G und Q 4 G zwischen den
Erfassungs-MOSFETs Q 1 G und Q 2 G und den Ausgangsknoten
P 1 und P 2 angeordnet. Die MOSFETs Q 3 G und Q 4 G arbeiten als
Abschneidetransistoren zum Verhindern eines Stromflußes von
dem Leistungsversorgungspotential V cc zu den Ausgangsknoten
P 1 und P 2, wenn die Erfassungstransistoren Q 1 G und Q 2 G
eingeschaltet sind. Es sind p-Kanal-MOSFETs Q 5 G und Q 6 G
parallel zu den MOSFETs Q 7 G und Q 8 G geschaltet, um die
Ausgangsknoten P 1 und P 2 auf einem bestimmten Potentialpegel
vorzuladen. Das Schwingungssignal Φ CP wird von dem
Ringoszillator 511 an die Gates der MOSFETs Q 5 G und Q 6 G
angelegt. Wenn daher das Schwingungssignal Φ CP auf den
"L"-Pegel fällt, werden die MOSFETs Q 5 G und
Q 6 G eingeschaltet, um die Knoten P 1 und P 2 auf dem Pegel des
Leistungsversorgungspotentials V zu laden. Das
Schwingungssignal Φ CP ′ wird an jeweils einen Leiteranschluß
(Sourcen) der n-Kanal-MOSFETs Q 11 G und Q 12 G durch den
Inverter Q 2 G angelegt, so daß der Flip-Flop-Differenzial-
Verstärker (d. h. die Schaltung, die durch die MOSFETs Q 7 G,
Q 8 G, Q 11 G und Q 12 G gebildet wird) aktiviert wird.
Ein inneres Steuersignal Φ CP ′ wird an die Gates der MOSFETs
Q 3 G und Q 4 G angelegt, die als Abschneidetransistoren
arbeiten. Das innere Steuersignal Φ CP ′ wird erzeugt, indem
das Schwingungssignal Φ CP von dem Ringoszillator 511 durch
die Inverter I 1 G und I 2 G durchgelassen wird.
Die Bezugspotentialerzeugungsschaltung 720 zum Erzeugen des
Bezugspotentials Vr hat die in Fig. 25 gezeigte Bauweise.
Wie in Fig. 25 gezeigt ist, umfaßt die Bezugspotentialer
zeugungsschaltung 720 einen Ladepumpenkondensator C 1 G,
p-Kanal-MOSFETs Q 9 G und Q 10 G, die mit der Ladepumpen
operation des Kondensators C 1 G zusammenarbeiten und das
Potential des Knotens B 1 auf das vorbestimmte Potential
klammern, und eine parasitäre Kapazität C 2 G. Der p-Kanal-
MOSFET Q 9 G liegt zwischen dem Knoten B 1 und dem Masse
potential und klammert das Potential des Knotens B 1 auf
dessen Schwellenspannungspegel. Der p-Kanal-MOSFET Q 10 G
liegt zwischen dem Knoten B 1 und einem Ausgangsknoten B 2 und
klammert das Potential des Knotens B 1 auf einen Wert, der
durch dessen Schwellenspannung bestimmt ist, sowie durch das
Bezugspotential Vr. Die p-Kanal-MOSFETs Q 9 G und Q 10 G sind
jeweils als Dioden verschaltet. Die Bezugspotentialer
zeugungsschaltung 720 ist in einem n-Typ-Wannenbereich 160
an der Oberfläche des p-Typ-Halbleitersubstrates 150 aus
gebildet, wie dies in Fig. 26 gezeigt ist, da dessen
Komponenten ein Kondensator und p-Kanal-MOSFETs sind. Die
parasitäre Kapazität C 2 G umfaßt eine Grenzschichtkapazität
zwischen dem p-Typ-Bereich 150 und dem n-Typ-Wannenbereich
160, und dergleichen.
Das Ausgangssignal Vr der Bezugspotentialerzeugungsschaltung
720 wird an dem p⁺-Typ-Dotierungsbereich 170 angelegt, der
in der n-Typ-Wanne 160 gebildet ist, um den p⁺-Dotierungs
bereich 170 auf einen vorbestimmten Pegel gemäß dem
Potential der Leistungsversorgung vorzuspannen. Das Bezugs
potential Vr hat eine negative Polarität in der gleichen Art
wie das Bezugsvorspannungspotential V BB, welches an das
Halbleitersubstrat 150 angelegt wird. Das Signal Φ CP zum
Betätigen der Bezugspotentialerzeugungsschaltung 720 wird
durch einen Inverter I 20 angelegt.
Fig. 27 ist ein Signaldiagramm des Betriebes der Substrat
vorspannungspotentialerzeugungsschaltung gemäß Fig. 24.
Unter Bezugnahme auf die Fig. 24 bis 27 wird die Funktions
weise der Substratvorspannungspotentialerzeugungsschaltung
gemäß des Ausführungsbeispiels der Erfindung nachfolgend
erläutert.
Obwohl dies nicht in direkter Beziehung steht zu der Selbst
auffrischbetriebsart, wir eine Übergangsarbeitsweise, die
unmittelbar dem Einschalten der Leistungsversorgung auf
tritt, aus Gründen des besseren Verständnisses der Betriebs
weise der Steuerschaltung 700 erläutert.
Im Anfangszustand eines derartigen Einschaltens der Lei
stungsversorgung sind sowohl das Bezugspotential Vr als auch
das Substratvorspannungspotential V BB beide auf Massepegel
mit null Volt. In der Reaktion auf das Einschalten der
Leistungsversorgung muß der Ringoszillator 511 gemäß Fig. 19
mit der Schwingung beginnen, um schnell das Substratpoten
tial auf ein vorbestimmtes Potential zu senken.
Diesbezüglich ist der Ringoszillator 511 derart aufgebaut,
daß er in einer normalen Betriebsart gemäß Fig. 10 arbeitet.
Eine derartige Struktur zum Betreiben des Ringoszillators
511 in der normalen Betriebsart wird durch eine Bauweise
realisiert, bei der das Signal Φ C bei einem "H"-Pegel
während des "L"-Pegels des Signales Φ S gehalten wird, um die
Substratvorspannungserzeugungsschaltung 100 zu aktivieren,
wie dies in Fig. 10 gezeigt ist.
In einem Anfangszustand des Einschaltens der Leistungs
versorgung eines Halbleiterspeichergeräts bei Beginn des
Schwingens des Ringoszillators 511 gemäß Fig. 10 in Reaktion
auf das Einschalten der Leistungsversorgung nimmt das
Bezugspotential Vr am Ausgang der Bezugspotentialerzeugungs
schaltung 720 schnell den vorbestimmten Pegel -V R ein.
Andererseits nimmt das Substratvorspannungspotential V BB,
das an dem Halbleitersubstrat 150 anliegt, langsam einen
vorbestimmten Vorspannungspegel an verglichen mit dem Abfall
des Bezugspotential Vr. Eine Zeitdifferenz in dem Absenken
des Bezugspotentials Vr und des Substratvorspannungspoten
tials V BB wird durch nachfolgende Gründe verursacht. Die
Bezugspotentialerzeugungsschaltung 720 ist in dem n-Typ-
Wannenbereich 160 ausgebildet. Um das Bezugspotential Vr zu
erzeugen, wird das Potential des p⁺-Typ-Dotierungsbereichs
170 mit kleinem Volumen, welcher in dem n-Typ-Wannenbereich
160 gebildet ist, abgesenkt. Daher kann das Bezugspotential
schnell das vorbestimmte Vorspannungspotential -V R annehmen.
Andererseits ist es zum Absenken des Potentials des Halb
leitersubstrates 150 auf das vorbestimmte Potential nötig,
das Potential des gesamten Halbleitersubstrats 150
abzusenken. Im Hinblick auf das Verhältnis der Kapazitäten
(in der Größenordnung eines mehrtausendfachen) des p⁺-Typ-
Dotierungsbereiches 170 und des Halbleitersubstrates 150 ist
eine relativ lange Zeit (in der Größenordnung von einigen
100 Mikrosekunden) benötigt, um das Potential des Halblei
tersubstrates 150 zu senken. Daher ist bei einem Anfangszu
stand, bei dem das Bezugspotential Vr größer als das
Substratvorspannungspotential V BB bezüglich des
Absolutwertes ist, die Impedanz des MOSFET Q 1 G kleiner als
diejenige des MOSFET Q 2 G. Wenn das Schwingungssignal Φ CP auf
den "L"-Pegel fällt, werden die Vorlade-MOSFETs Q 5 G und Q 6 G
eingeschaltet, und es werden die Ausgangsknoten P 1 und P 2
auf den "H"-Pegel vorgeladen, welcher der gleiche Pegel wie
derjenige des Leistungsversorgungspotentials V cc ist. Zu
diesem Zeitpunkt liegt das Ausgangssignal Φ CP von dem
Inverter I 1 G bei "H"-Pegel. Daher arbeitet der
Flip-Flop-Differenzialverstärker nicht, der durch die
MOSFETs Q 7 G, Q 8 G, Q 11 G, und Q 12 G gebildet wird. Wenn als
nächstes das Schwingungssignal Φ CP auf den "H"-Pegel
ansteigt, werden die Hochlade-Transistoren Q 5 G und Q 6 G
ausgeschaltet und die Vorladebetriebsweise derKnoten P 1 und
P 2 angehalten. Da zu diesem Zeitpunkt das Schwingungssignal
Φ CP zu den Abschneide-MOSFETs Q 3 G und Q 4 G durch die Inverter
I 1 G und I 2 G übertragen wird, wird das Signal Φ CP ′ mit einer
Verzögerung zu dem Schwingungssignal Φ CP entsprechend der
Verzögerungszeit der beiden Stufen der Inverter I 1 G und I 2 G
übertragen. Daher werden die MOSFETs Q 3 G und Q 4 G mit einer
Verzögerungszeit eingeschaltet, die der Verzögerungszeit des
Ausschaltens der Vorlade-Transistor-MOSFETs Q 5 G und Q 6 G
entspricht. Wenn das Ausgangssignal Φ CP des Inverters I 1 G
auf den "L"-Pegel in den obenbeschriebenen Zustand fällt,
sind die Abschneide-MOSFETs Q 3 G und Q 4 G immer noch in ihrem
eingeschalteten Zustand, so daß dem gemäß einer Potential
differenz zwischen den Knoten P 1 und P 2 erzeugt wird. Daher
arbeitet der durch die MOSFETs Q 7 G, Q 8 G, Q 11 G und Q 12 G
gebildete Flip-Flop-Differenzialverstärker zur Änderung des
Potentialpegels des Ausgangsknotens P 1 in den "H"-Pegel und
des Ausgangs-Pegels des Ausgangsknotens P 2 in den
"L"-Pegel. Wenn dann das Schwingungssignal Φ CP auf den
"L"-Pegel fällt, werden die Ausgangsknoten P 1 und P 2 auf den
vorbestimmten Leistungsversorgungspotentialpegel in der
bereits beschriebenen Art vorgeladen. Diese Arbeitsweise
wird wiederholt und, wenn das Ausgangspotential Vr größer
als das Substratvorspannungspotential V BB in Absolutwerten
ist, steigt das Ausgangssignal Φ CPS von dem Ausgangsknoten
P 1 auf den "H"-Pegel in Reaktion auf das Schwingungssignal
Φ CP an. Das Ausgangssignal Φ CPM des Ausgangsknotens P 2 wird
ein Schwingungssignal entsprechend des Schwingungssignales
Φ CP . Daher arbeitet die Substratvorspannungspotentialer
zeugungsschaltung 120 gemäß Fig. 19 nicht, während die
Substratvorspannungspotentialerzeugungsschaltung 110 mit der
größeren Vorspannfähigkeit arbeitet, wodurch das Potential
des Halbleitersubstrates 150 schnell auf einen vorbestimmten
Potentialpegel gesenkt wird.
Bei dem in Fig. 27 gezeigten Signalformdiagramm sind die
Signale Φ CP und Φ CP ′ als Signale der gleichen Phase aus
Gründen der Einfachheit der Darstellung gezeigt. Jedoch
ändert sich in der Praxis das Signal Φ CP ′ mit einer Ver
zögerung gegenüber dem Signal Φ CP entsprechend der Ver
zögerungszeit durch der Inverter I 1 G und I 2 G.
Bei der oben beschriebenen Betriebsweise wurde erläutert,
daß der Ringoszillator 511 unmittelbar nach dem Einschalten
der Leistungsversorgung arbeitet. Wenn das Bezugspotential
Vr der Bezugspotentialerzeugungsschaltung 720 einen größeren
Absolutwert hat als das Substratvorspannungspotential V BB,
d. h. wenn die Substratvorspannung schwach ist, gilt die oben
beschriebene Beschreibung, wobei jedoch der Ringoszillator
511 (511′) in Reaktion auf das Steuersignal Φ C in der
Selbstauffrischbetriebsart aktiviert wird. Das bedeutet, daß
der Ringoszillator 511 eine Schwingungsbetriebsweise in der
Selbstauffrischbetriebsart ausführt und daß das Substratvor
spannungspotential schnell auf einen vorbestimmten Pegel in
Reaktion auf das Erfassungssignal von der Substratpotential
erfassungsschaltung 730 gesenkt werden kann, so daß eine
stabilere Zuführung der Substratvorspannung erzielt werden
kann.
Wenn das Potential des Halbleitersubstrates 150 größer wird
als das Bezugspotential Vr bezüglich absoluter Werte, wird
das Signal Φ CPS ein Schwingungssignal entsprechend dem
Schwingungssignal Φ CP , und das Signal Φ CPM wird auf
"H"-Pegel festgelegt, was im Gegensatz zu der obigen Be
triebsweise steht. Wenn als Ergebnis hiervon das Vorspan
nungspotential des Halbleitersubstrates größer wird als das
vorbestimmte Bezugspotential -V R (=Vr) bezüglich absoluter
Werte, arbeitet die erste Substratvorspannungspotentialer
zeugungsschaltung 120 mit der kleineren Vorspannungsfähig
keit. Bei der oben beschriebenen Bauweise können nicht nur
nach einem ausreichenden Ansteigen des Leistungsversorgungs
potentiales sondern auch unmittelbaren Einschalten des
Leistungsversorgungspotentials beide Substratvorspannungs
potentialerzeugungsschaltungen in Abhängigkeit von ihrer
Vorspannfähigkeit gemäß dem Potential des Halbleitersub
strates betätigt werden, so daß die Leistungsaufnahme ver
mindert werden kann.
Ferne ist bei der oben beschriebenen Bauweise die
Gate-Elektrode des MOSFET Q 2 G mit dem Halbleitersubstrat
verbunden, um das Potential V BB des Halbleitersubstrates zu
erfassen. Demgemäß erfaßt die Substratpotentialerfassungs
schaltung das Substratpotential durch den Eingang mit hoher
Eingangsimpedanz. Daher übt die Substratpotentialerfassungs
schaltung keinen negativen Effekt auf das Potential des
Halbleitersubstrates aus, wie beispielsweise in Form eines
Leckstromes in das Substrat, wobei lediglich eine der
Substratvorspannungspotentialerzeugungsschaltung in Reaktion
auf das Potential des Halbleitersubstrates richtig betätigt
werden kann.
Fig. 28 ist ein Diagramm einer anderen Bauweise eines
Ausführungsbeispiels der Auswahlsteuerschaltung gemäß Fig. 24.
In Fig. 28 sind diejenigen Schaltungsteile, die den
Schaltungsteilen der Schaltung gemäß Fig. 24 entsprechend
mit gleichen Bezugszeichen bezeichnet.
Bei der in Fig. 28 gezeigten Schaltung wird das Steuersignal
Φ CP ′ zum Steuern der Betriebsweise der Abschalt-MOSFETs
Q 3 G und Q 4 G durch ein Flip-Flop 750 anstelle des in Fig. 24
gezeigten Inverters I 2 G erzeugt. Das Flip-Flop 750 empfängt
ein Signal Φ CP ′ von dem Inverter I 1 G sowie die Signale
Φ CP ′′ und Φ CPM ′′ von der Pufferschaltung 760. Die
Pufferschaltung 760 erzeugt ausgangsseitig nicht nur die
Betriebssteuersignale Φ CPM ′′ und Φ CPS ′′ für das Flip-Flop
750, sondern gleichfalls die Betriebssteuersignale Φ CPM und
Φ CPS für die Substratvorspannungspotentialserzeugungsschal
tungen 110 und 120 in Reaktion auf die Signale Φ CPM ′ und
Φ CPS ′ von der Vergleichserfassungsschaltung 700′.
Die Vergleichserfassungsschaltung 700′ hat die gleiche
Bauweise wie die Vergleichserfassungsschaltung 700 gemäß
Fig. 23 und vergleicht das Bezugspotential Vr von der
Bezugspotentialerfassungsschaltung 720 und das Substrat
potential V BB sowie die Ausgangssignale Φ CPM ′ und Φ CPS ′
gemäß dem Vergleichsergebnis.
Ein konkretes Ausführungsbeispiel des Flip-Flop 750 ist in
Fig. 29 gezeigt. Wie in Fig. 29 zu sehen ist, beinhaltet das
Flip-Flop 750 zwei NOR-Gatter N 70 und N 71. Das NOR-Gatter
N 70 empfängt das Signal Φ CP von dem Inverter I 2 G sowie das
Ausgangssignal des NOR-Gatters N 71. Das NOR-Gatter N 71
emmpfängt die beiden Steuersignale Φ CPM ′′ und Φ CPS ′′ von der
Pufferschaltung 760 sowie das Ausgangssignal von dem
NOR-Gatter N 70. Das NOR-Gatter erzeugt ausgangsseitig
das Signal Φ CP ′ zum Steuern des Betriebes der MOSFETs Q 3 G
und Q 4 G für das Stromabschneiden. In dem Flip-Flop 750 wird
das Ausgangssignal Φ CP ′ auf den "L"-Pegel zurückgesetzt, wenn
das Signal Φ CP sich bei dem "H"-Pegel befindet.
Fig. 30 ist eine Diagrammdarstelung der speziellen Bauweise
eines Ausführungsbeispiels der Pufferschaltung 760 gemäß
Fig. 28. Wie in Fig. 30 zu sehen ist, umfaßt die Puffer
schaltung 760 einen Weg für die Ausgabe des Signales Φ CPM
zum Steuern des Betriebes der Substratvorspannungspotential
erzeugungsschaltung 110 mit der größeren Vorspannfähigkeit
und einem Weg zum Ausgeben eines Signals Φ CPS zum Steuern
des Betriebes der Substratvorspannungspotentialerzeugungs
schaltung 120 mit der kleineren Vorspannfähigkeit. Der Weg
zum Ausgeben des Signals Φ CPM umfaßt zwei Inverterstufen
I 80, I 81, die kaskadenartig zum Empfangen des Signales Φ CPM ′
von dem Ausgangsknoten P 2 der Vergleichserfassungsschaltung
700′ geschaltet sind. Der Inverter I 80 erzeugt
ausgangsseitig das Signal Φ CPM ′′ zum Steuern des Betriebes
des Flip-Flop 750. Der Inverter I 81 erzeugt ausgangsseitig
das Signal Φ CPM zum Steuern des Betriebes der Substratvor
spannungspotentialerzeugungsschaltung 110.
Der Weg zum Ausgeben des Signales Φ CPS beinhaltet zwei
Inverterstufen I 82 und I 83, die kaskadenartig geschaltet
sind zum Empfangen des Signal Φ CPS ′ von dem Ausgangsknoten
P 1 der Vergleichserfassungsschaltung 700′. Der Inverter
I 82 erzeugt ausgangsseitig das Signal Φ CPS ′′ zum Steuern des
Betriebes des Flip-Flop 750. Der Inverter I 83 erzeugt
ausgangsseitig das Signal Φ CPS zum Steuern des Betriebes der
Substratvorspannungspotentialerzeugungsschaltung 120.
Nachfolgend wird unter Bezugnahme auf die Fig. 28 und 30 der
Betrieb der Vorspannungspotentialerzeugungsschaltung gemäß
einem weiteren Ausführungsbeispiel der Erfindung erläutert.
Zunächst sei der Fall angenommen, bei dem das Ausgangssignal
Φ CP des Inverter I 1 G sich bei "H"-Pegel befindet, während
der Ringoszillator 511 eine Schwingungsbetriebsweise aus
führt. In diesem Fall befindet sich das Flip-Flop 750 in dem
rückgesetzten Zustand. Da insbesondere das Signal mit
"H"-Pegel einem Eingang des NOR-Gatters N 70 zugeführt wird,
wird ein Signal mit "L"-Pegel ausgangsseitig von dem
NOR-Gatter N 70 unabhängig von dem Signalen Φ CPM ′′ und Φ CPS ′′
erzeugt. In Reaktion hierauf sind die Abschneide-MOSFETs Q 3 G
und Q 4 G beide in dem eingeschalteten Zustand. Die
Ausgangsknoten P 1 und P 2 sind auf den "H"-Pegel vorgeladen.
Wenn dann das Ausgangssignal Φ CP von dem Inverter I 1 G sich
auf dem "L"-Pegel ändert, wird der Flip-Flop-
Differenzialverstärker mit CMOS-Struktur, der durch die
MOSFETs Q 7 G, Q 8 G, Q 11 G und Q 1 G gebildet wird, aktiviert, um
einen Vergleich zwischen dem Bezugspotential Vr der
Bezugspotentialerzeugungsschaltung 720 und dem
Substratvorspannungspotential V BB durchzuführen. Da die
Ausgangsknoten P 1 und P 2 auf den "H"-Pegel durch die MOSFETs
Q 5 G und Q 6 G aufgeladen sind, bevor der Differenzial
verstärker aktiviert wird, steigen beide Signale Φ CPM ′ und
Φ CPS ′ der Ausgangsknoten P 1 und P 2 auf den "H"-Pegel an.
Demgemäß werden die Ausgangssignale Φ CPM ′′
und Φ CPS ′′ der Pufferschaltung 760 beide auf den "L"-Pegel
abgesenkt. Daher wird das Flip-Flop 750 in dem anfänglichen
Aktivierungszustand des Flip-Flop-Differenzialverstärkers
der CMOS-Struktur (nämlich in einem Zustand, in dem eine
Potentialdifferenz zwischen dem Bezugspotential Vr und dem
Substratvorspannungspotential V BB nicht angehoben ist) in
einem rückgesetzten Zustand gehalten, und das Ausgangssignal
Φ CP ′ bei einem "L"-Pegel gehalten. Selbst wenn der
Flip-Flop-Differenzialverstärker mit CMOS-Struktur aktiviert
wird, bleiben beide Abschneide-MOSFETs Q 3 G und Q 4 G in dem
eingeschalteten Zustand.
Wenn als nächstes die Potentialpegel der Knoten P 1 und P 2
auf den "H"-Pegel und den "L"-Pegel festgelegt werden gemäß
dem Ergebnis des Vergleiches zwischend dem Bezugspotential Vr
und dem Substratvorspannungspotential V BB als Ergebnis des
Betriebes des Differenzialverstärkers, steigen beide
Ausgangssignale Φ CPM ′′ und Φ CPS ′′ der Pufferschaltung 760
auf den "H"-Pegel. Als Ergebnis hiervon wird das Flip-Flop
750 gesetzt und das Ausgangssignal Φ CP ′ steigt den
"H"-Pegel. Genauer gesagt fällt der Ausgang des NOR-Gatters
N 71 auf den "L"-Pegel, wenn ein Eingang des NOR-Gatters N 71
einen "H"-Pegel annimmt. Als Ergebnis hiervon fallen beide
Eingänge des NOR-Gatters N 70 auf den "L-Pegel, so daß das
Ausgangssignal Φ CP ′ auf den "H"-Pegel steigt. In Reaktion
auf das Signal Φ CP ′ mit "H"-Pegel werden beide
Abschneide-MOSFETs Q 3 G und Q 4 G ausgeschaltet. Hierdurch wird
der Weg, den der durchfließende Strom von dem Versor
gungspotential V cc zu den Ausgangsknoten P 1 und P 2 über die
Erfassungs-MOSFETs Q 1 G und Q 2 G fließt, unterbrochen.
Andererseits werden die Potentialpegel der Ausgangsknoten P 1
und P 2 als Steuersignale Φ CPM und Φ CPS von der
Pufferschaltung 760 ausgegeben. Diese Signale werden zu
einer ersten und zweiten Substratvorspannungspotentialerzeu
gungsschaltung 110 und 120 übertragen.
Wenn das Schwingungssignal Φ CP erneut auf den "L"-Pegel
fällt und das Ausgangssignal Φ CP des Inverters I 1 G auf den
"H"-Pegel steigt, wird das Flip-Flop 750 zurückgesetzt und
die Ausgangsknoten P 1 und P 2 werden den "H"-Pegel als
Leistungsversorgungspotentialpegel vorgeladen. Durch
Wiederholen dieser Operation wird jeweils eine der Substrat
vorspannungspotentialerzeugungsschaltungen in Abhängigkeit
der Differenz zwischen dem Substratpotential und dem Bezugs
potential aktiviert.
In dem Fall der in Fig. 24 gezeigten Bauweise sei
angenommen, daß die MOSFETs Q 3 G und Q 4 G ausgeschaltet werden
könnten, bevor die Differenz zwischen dem Bezugspotential Vr
und dem Substratvorspannungspotential V BB erfaßt ist,
abhängig von der Erfassungsempfindlichkeit des
Differenzialverstärkers vom CMOS-Flip-Flop-Typ, der durch
die MOSFETs Q 7 G, Q 8 G, Q 11 G und Q 12 G gebildet wird, falls das
Bezugspotential Vr von der Bezugspotentialerzeu
gungsschaltung 720 sehr nahe dem Wert Substratvorspannungs
potentiales V BB kommt. Dies rührt daher, daß die
Abschneide-MOSFETs Q 3 G und Q 4 G mit einem vorbestimmten
Zeitverhalten unabhängig von der Erfassung des Betriebes des
Differenzialverstärkers ausgeschaltet werden d. h. die
Ausgangspegel der Ausgangsknoten P 1 und P 2, da die Betriebs
weise der Abschneide-MOSFETs Q 3 G und Q 4 G einfach durch die
Verzögerungszeit der Inverter I 1 G und
I 2 G gesteuert wird. Wenn daher die Abschneide-MOSFETs
Q 3 G und Q 4 G abgeschaltet werden, bevor die Differenz
zwischen dem Substratpotential V BB und dem Bezugspotential
Vr erfaßt ist, sind die Potentialpegel der Ausgangsknoten
P 1 und P 2 jeweils Mittenpegel, so daß es vorkommen kann, daß
ein durchdringender Stromfluß ständig von dem Leistungs
versorgungspotential V cc zu dem Massepotential durch den
CMOS-Flip-Flop-Differenzialverstärker während der Zeitdauer
des "H"-Pegels des Schwingungssignales Φ CP fließt. Da
allerdings das Flip-Flop 750 anstelle des Inverters für die
Verzögerung gemäß Fig. 28 verwendet wird, wird der CMOS-
Flip-Flop-Differenzialverstärker aktiviert, und die
Abschneide-MOSFETs Q 3 G und Q 4 G können abgeschaltet werden,
nachdem die Potentialpegel an den Ausgangsknoten P 1 und P 2
auf einen Pegel festgesetzt werden, der durch
Differenzialverstärkung der Differenz zwischen dem Bezugs
potential Vr und Substratvorspannungspotential V BB erhalten
wird. Demgemäß kann die Zeit minimiert werden, in der die
Potentialpegel der Ausgangsknoten P 1 und P 2 den mittleren
Pegel annehmen. Daher kann die Zeitdauer des Durchdringungs
stromflußes durch den CMOS-Flip-Flop-Differenzialverstärker
sehr kurz geschaltet werden, was es möglich macht, die
Stromaufnahme zu vermindern und die Differenz zwischen dem
Bezugspotential Vr und dem Substratvorspannungspotential V BB
sicher zu erfassen.
Fig. 31 ist eine diagrammartige Darstellung einer weiteren
Bauweise eines Ausführungsbeispiels einer Bezugspotential
erzeugungsschaltung. Wie in Fig. 31 gezeigt ist, umfaßt die
Bezugspotentialerzeugungsschaltung 720 folgende Bauteile:
Einen Ladungspumpkondensator C 1 G zum Empfangen eines Schwingungssignals Φ CP ; einem p-Kanal-MOSFET Q 10 G zum Klammern des Potentials des Knotens B 5 auf einen Wert entsprechend der Differenz der zwischen dem Bezugspotential Vr und der Schwellenspannung Vt des MOSFET Q 10 G; einen p-Kanal-MOSFET Q 9 G zum Klammern des Potentials des Knotens B 5 auf einen Masse-Potentialpegel; einen Kondensator C 3 G und einen p-Kanal-MOSFET Q 11 G zum Steuern der Klammeroperation des MOSFET Q 9 G; und eine parasitäre Kapazität Q 2 G, die zwischen einem Leitfähigkeitsbereich (Dotierungsbereich) des MOSFET Q 10 G und dem Halbleitersubstrat (im Beispielsfall der n-Typ-Wannenbereich) gebildet wird. Das Gate des MOSFET Q 9 G ist mit dem Ladungspumpkondensator C 3 G verbunden, der das Schwingungssignal Φ CP empfängt.
Einen Ladungspumpkondensator C 1 G zum Empfangen eines Schwingungssignals Φ CP ; einem p-Kanal-MOSFET Q 10 G zum Klammern des Potentials des Knotens B 5 auf einen Wert entsprechend der Differenz der zwischen dem Bezugspotential Vr und der Schwellenspannung Vt des MOSFET Q 10 G; einen p-Kanal-MOSFET Q 9 G zum Klammern des Potentials des Knotens B 5 auf einen Masse-Potentialpegel; einen Kondensator C 3 G und einen p-Kanal-MOSFET Q 11 G zum Steuern der Klammeroperation des MOSFET Q 9 G; und eine parasitäre Kapazität Q 2 G, die zwischen einem Leitfähigkeitsbereich (Dotierungsbereich) des MOSFET Q 10 G und dem Halbleitersubstrat (im Beispielsfall der n-Typ-Wannenbereich) gebildet wird. Das Gate des MOSFET Q 9 G ist mit dem Ladungspumpkondensator C 3 G verbunden, der das Schwingungssignal Φ CP empfängt.
Der als die Diode verschaltete p-Kanal-MOSFET Q 11 G liegt
zwischen einem Verbindungsknoten des Kondensators C 3 G und
des Gate des MOSFET Q 9 G, nämlich zwischen dem Knoten B 6 und
dem Massepotential.
Bei der Bauweise der in Fig. 25 gezeigten Bezugspotentialer
zeugungsschaltung ist das erzeugte Bezugspotential Vr bei
dem Pegel -(Vcc-Vt(9 G) - Vt(10 G)), wobei Vt (9 G) und Vt
(10 G) Absolutwerte der Schwellenspannungen der MOSFETs Q 9 G
und Q 10 G sind. Daher kann das bei der Schaltung gemäß Fig. 25
erhaltene Potential durch das Bezugspotential Vr nicht
kliener als der oben genannte Wert gemacht werden, und kann
in Absolutwerten nicht größer als dieser Wert gemacht
werden. Jedoch kann bei der Schaltung gemäß Fig. 31 der Wert
des Bezugspotentials Vr auf ein niedrigeres Potential
gesetzt werden. Nachfolgend wird die Betriebsweise der
Bezugspotentialerzeugungsschaltung gemäß Fig. 31 kurz
erläutert. Wenn das Schwingungssignal Φ CP sich bei dem
"H"-Pegel befindet, beginnt das Potential des Knotens B 6,
auf den "L"-Pegel aufgrund der kapazitiven Kopplung des
Kondensators C 3 G zu steigen. Jedoch ist aufgrund der
Funktion des MOSFET Q 11 G das Potential des Knotens B 6 auf
einen Pegel nahe des Massepotentialpegels Vt (11 G)
geklammert. Wenn daher das Betriebssignal Φ CP auf den
"L"-Pegel fällt und das komplementäre Schwingungssignal Φ CP
auf den "H"-Pegel steigt, beginnt das Potential des Knotens
B 5, auf den "H"-Pegel zu steigen, während das Potential des
Knotens B 6 auf ein negatives Potential abgesenkt wird. Wenn
zu diesem Zeitpunkt die Kapazität des Kondensators C 3 G und
die Schwellenspannung des MOSFET Q 11 G eingestellt sind, um
freizugeben, daß das Potential des Knotens B 6 niedriger ist
als die Schwellenspannung Vt(9 G) des MOSFET Q 9 G, ist der
MOSFET Q 9 G vollständig durchgeschaltet oder leitfähig und
der Potentialpegel des Knotens B 5 ist an den Massepoten
tialpegel geklammert. Wenn daher das komplementäre
Schwingungssignal Φ CP als nächstes "L"-Pegel fällt, wird das
Potential des Knotens B 5′ - (Vr-Vt(10 G)). Im Falle der Ab
senkung des Potential des Knotens B 5 fällt das komplimentäre
Signal Φ CP auf den "L"-Pegel. Jedoch steigt in diesem Fall
das Schwingungssignal Φ CP auf den "H"-Pegel zu der gleichen
Zeit und damit unabhängig von der Klammeroperation des
MOSFET Q 11 G, und der Potentialpegel wird höher als der
Schwellenspannungspegel des MOSFET Q 9 G, wodurch der MOSFET
Q 9 G ausgeschaltet wird. Daher ist der erzielbare Poten
tialpegel des Knotens -(Vr-Vt(10 G)). Wenn das Schwingungs
signal Φ CP ständig angelegt wird, kann das erzielbare
Potential des Bezugspotentiales Vr auf -(Vcc-Vt(10 G)) ab
gesenkt werden. Es sei angenommen, daß die Schwellenspannungen
der MOSFETs Q 9 G und Q 10 G -1,5 Volt sind und daß das
Betriebsleistungsversorgungspotential V cc 5 Volt beträgt.
Dann ist das erzielbare Potential des Bezugspotentials
-2 Volt im Falle der Bauweise der Bezugspotentialerzeu
gungsschaltung gemäß Fig. 25, während das erzielbare Poten
tial des Bezugspotentiales auf -3,5 Volt im Falle der
Bezugspotentialerzeugungsschaltung gemäß Fig. 31 eingestellt
werden kann.
Wenn die Bezugspotentialerzeugungsschaltung gemäß Fig. 31 an
die Substratvorspannungspotentialerzeugungsschaltung
angelegt wird, kann die in Fig. 32 gezeigte Bauweise der
Substratvorspannungspotentialerzeugungsschaltung erhalten
werden. Wie in Fig. 32 gezeigt ist, hat die Substratvor
spannungspotentialerzeugungsschaltung 110 mit der höheren
Vorspannfähigkeit zwei Inverterstufen I M 1 und I M 2, die
kaskadenartig verschaltet sind, um das Schwingungssignal
Φ CPM zu empfangen, einen Ladungspumpkondensator C M, der an
einen Ausgang des Inverters I M 2 angeschlossen ist, einen
Ladungspumpkondensator C MP, der an einen Ausgang des
Inverters I M 1 angeschlossen ist, und p-Kanal-MOSFETs, Q 1M ,
Q 2M und Q 3M , zum Erzeugen des Substratpotentiales. Die
MOSFETs Q 1M , Q 2M und Q 3M haben die gleiche Funktion und die
gleiche Bauweise, wie die MOSFETs Q 9 G, Q 10 G und Q 11 G gemäß
Fig. 31.
Die Substratvorspannungspotentialerzeugungsschaltung 120 mit
der kleineren Vorspannfähigkeit hat zwei Inverterstufen I S 1
und I S 2, die kaskadenartig, um das Schwingungssignal Φ CPS zu
empfangen, einen Kondensator C SP zum Ausführen der Ladungs
pumpoperation gemäß einem Ausgangssignales eines Inverters
I S 1, einen Kondensator C S zum Ausführen der Ladungspumpope
ration gemäß einem Ausgangssignal eines Inverters I S 2, und
p-Kanal-MOSFETs Q 1S , Q 2S und Q 3S zum Erzeugen eines vorbe
stimmten Vorspannungspotentialpegels gemäß der Ladungspump
operation der Kondensatoren C S und C SP. Die MOSFETs Q 1S , Q 2S
und Q 3S haben die Funktion und die gleiche Bauweise
wie die MOSFETs Q 9 G, Q 10 G und Q 11 G gemäß Fig. 31. Daher ist
es im Falle der Bauweise der Substratvorspannungs
potentialerzeugungsschaltung gemäß Fig. 32 möglich, das
Substratvorspannungspotential V BB auf -(Vcc-Vt) in der
gleichen Art wie im Falle der Bezugspotentialerzeugungs
schaltung gemäß Fig. 31 einzustellen. In diesem Falle ist
die Schwellenspannung Vt ein Absolutwert, der Schwellen
spannung der p-Kanal-MOSFETs Q 2M und Q 2S . Daher wird es
unter Verwenden dieser Struktur möglich, das Halbleitersub
strat tiefer vorzuspannen und die parasitäre Kapazität des
Halbleiterspeichergerätes zu reduzieren. Daher kann das
Halbleiterspeichergerät mit einer höheren Zuverlässigkeit
bei hoher Geschwindigkeit betrieben werden.
Bei dem oben beschriebenen Ausführungsbeispiel der Leit
fähigkeitstyp des MOSFET, welcher in der Substratvorspan
nungspotentialerzeugungsschaltung enthalten ist, entgegen
gesetzt zu dem oben genannten ist, können die gleichen
Effekte erhalten werden.
Ferner können zusätzlich, wie dies in Fig. 2 gezeigt ist,
eine selektive Aktivierung der Substratvorspannungspoten
tialerzeugungsschaltungen unter Verwenden des NOR-Gates
ausgeführt werden. Es kann allerdings auch ein NAND-Gate
anstelle dessen Anwendung finden. In ähnlicher Weise können
trotz der Bauweise unter Verwenden von NOR-Gates in dem
Flip-Flop 750 gemäß Fig. 28 andere Gate-Strukturen, wie
beispielsweise NAND-Gates, anstelle dessen verwendet werden.
Obwohl die Bauweise der Substratvorspannungspotentialerzeu
gungsschaltungen für das Halbleiterspeichergerät bei vorher
gehenden Ausführungsbeispielen beschrieben wurde, kann eine
integrierte Halbleiterschaltung verwendet werden, bei der
ein vorbestimmtes Vorspannpotential allgemein an ein Halb
leitersubstrat angelegt wird.
Ferner kann das Halbleitersubstrat eine Halbleiterschicht
oder ein Wannenbereich mit einer Oberfläche sein, in der
Schaltungselemente ausgebildet sind, soweit hieran ein
vorbestimmtes Vorspannungspotential angelegt werden kann.
Bezüglich der Auffrischintervalle und der Anzahl der Auf
frischzyklen in der Selbstauffrischbetriebsart wurde in der
vorliegenden Beschreibung der Standardwert verwendet (z. B.
8 ms/512 Zyklen für 1 M bit DRAM, 16 ms/1024 Zyklen ür 4 M
bit DRAM und 32 ms/1024 Zyklen für 16 M bit DRAM). Jedoch
kann die Leistungsaufnahme in der Auffrischbetriebsart
weiter vermindert werden, indem diese Parameter auf größere
Werte innerhalb der Grenzen gesetzt werden, die nicht die
Daten in den Speicherzellen beinträchtigen (beispielsweise
32 ms/2048 Zyklen oder 256 ms/4096 Zyklen für 4 M bit DRAM).
Eine derartige Verlängerung des Auffrischintervalles und
eine Verminderung der Anzahl der Auffrischzyklen kann
realisiert werden, indemm der Maximalzählwert des Auffrisch
adreßzählers 94 erhöht wird oder indem der Zeitgeber 93
eingestellt wird, um ein Auffrischfreigabesignal mit einer
längeren Schwingungsperiodendauer zu erzeugen.
Obwohl bei dem beschriebenen Ausführungsbeispiel ein
Zeitgeber 923 zur Erzeugung des Auffrischbefehlssignales (in
dem Falle der " vor "-Auffrischbetriebsart, vgl. Fig. 6)
zusätzlich zu dem Zeitgeber 93 zum Erzeugen des
Auffrischfreigabesignales verwendet wird, können der Zeit
geber 923 und der Zeitgeber 93 als gemeinsamer Zeitgeber
unter Verwenden eines Binärzählers und eines Ringoszillators
integriert sein.
Soweit die Anzahl der Stufen des Ringoszillators zum
Erzeugen eines Signales einer gewünschten
Schwingungsfrequenz betroffen ist, kann diese ebenfalls auf
einen gewünschten Wert eingestellt werden, um eine
gewünschte Schwingungsfrequenz sicherzustellen.
Das gleiche gilt für die Anzahl der Stufen der Inverter für
die Signalformung des Oszillatorausgangssignales, die unter
bestimmten Umständen auch fortgelassen werden können.
Die Anzahl der Stufen der Binärzähler 93-3 (Fig. 8), die in
dem Zeitgeber 93 für die Erzeugung des Auffrischfreigabe
signales verwendet werden, kann ebenso entsprechend dem
gewünschten Anwendungszweck variiert werden.
Fig. 8 bis 10 zeigen eine Schaltung, bei das Steuersignal Φ C
für die intermittierende Betriebsweise der Substratvorspan
nungsschaltung von den Schwingungssignalen Φ r und Φ R in dem
Zeitgeber 93 erzeugt werden. Jedoch kann die Schaltung bei
spielsweise derart angeordnet werden, daß das Steuersignal
Φ C unter Verwenden des komplimentären Ausgangssignales O 1
von der ersten Stufe des Binärzählers innerhalb des
Zeitgebers und dem wirklichen Ausgangssignal Φ R von der
letzten Stufe des komplimentären Ausganges O 2 der zweiten
Stufe und dem Ausgangssignal Φ R von der letzten Stufe
erzeugt wird. Bei einer derartigen Anordnung kann die Puls
breite des Steuersignals Φ C gemäß Fig. 11 zwei- oder viermal
so breit gewählt werden. Daher kann die Pulsbreite des
Steuersignals Φ C auf einem geeigneten Wert entsprechend der
Leistungsaufnahme und der Vorspannfähigkeit des Substratvor
spanngenerators in dem Schreib-Lese-Speicher eingestellt
werden.
Daher kann erfindungsgemäß der Substratvorspannungsgenerator
intermittierend in der Selbstauffrischbetriebsweise
betrieben werden, um einen unnötigen Leistungsverbrauch zu
vermeiden, wodurch ein dynamischer Schreib-Lese-Speicher mit
niedriger Leistungsaufnahme erzeugt wird.
Die unnötige Leistungsaufnahme kann ferner herabgesenkt
werden und ein DRAM mit noch weiter abgesenkter Leistungs
aufnahme in der Selbstauffrischbetriebsart durch eine
Bauweise realisiert werden, bei der der Substratvorspann
generator ledigleich während der Zeitdaue betätigt wird,
während der das RAM in jedem Auffrischzyklus arbeitet.
Ferner vermindert die wahlweise Betätigung der beiden
Substratvorspanngeneratoren mit unterschiedlichen
Kapazitäten die Leistungsaufnahme in einer noch wirksameren
Weise.
Ferner können die Substratvorspannungsgeneratoren durch
Steuern der selektiven Betätigung der beiden unterschied
lichen Substratvorspanngeneratoren unter Verwenden des
Ausgangssignales einer Schaltung, die das Substratpotential
durch einen Einang mit hoher Impedanz erfaßt, mit größerer
Präzision und Selektivität betrieben werden, wodurch ein
weiterer Beitrag zur Verminderung der Leistungsaufnahme
geleistet wird.
Claims (24)
1. Dynamischer Schreib-Lese-Speicher, der auf einem
Halbleitersubstrat (150) ausgebildet ist und eine
Selbstauffrischfunktion hat, durch die in diesem
gespeicherte Speicherzellendaten automatisch in Reaktion
auf ein äußeres Auffrischbefehlssignal aufgefrischt
werden, gekennzeichnet durch folgende Merkmale:
eine Einrichtung (91) zum Erzeugen eines inneren Auffrischbefehlssignales Φ S in Reaktion auf das äußere Auffrischbefehlssignal (; , );
eine Einrichtung (94, 95, 96, 98) zum Auffrischen der Speicherzellendaten;
eine Einrichtung (92, 93) zum Erzeugen eines Signales Φ R zum Freigeben der Datenauffrischeinrichtung (94, 95, 96, 98) in Reaktion auf das innere Auffrischbefehlssignal und auf ein Freigabesignal, wobei das Freigabesignal zyklisch zu einem vorbestimmten Intervall innerhalb der Zeitdauer erzeugt wird, in der das innere Auffrischbe fehlssignal in seinem aktivierten Zustand bleibt;
eine Einrichtung (100) zum Vorspannen des Halbleitersub strates mit einem vorbestimmten Potential; und
eine Steuereinrichtung (99, 99′) zum Aktivieren der Vor spanneinrichtung während einer Zeitdauer, die kürzer ist als das vorbestimmte Intervall des Freigabesignales, in Reaktion auf das Auffrischbefehlssignal und den Zustand der Aktivierung des Freigabesignales.
eine Einrichtung (91) zum Erzeugen eines inneren Auffrischbefehlssignales Φ S in Reaktion auf das äußere Auffrischbefehlssignal (; , );
eine Einrichtung (94, 95, 96, 98) zum Auffrischen der Speicherzellendaten;
eine Einrichtung (92, 93) zum Erzeugen eines Signales Φ R zum Freigeben der Datenauffrischeinrichtung (94, 95, 96, 98) in Reaktion auf das innere Auffrischbefehlssignal und auf ein Freigabesignal, wobei das Freigabesignal zyklisch zu einem vorbestimmten Intervall innerhalb der Zeitdauer erzeugt wird, in der das innere Auffrischbe fehlssignal in seinem aktivierten Zustand bleibt;
eine Einrichtung (100) zum Vorspannen des Halbleitersub strates mit einem vorbestimmten Potential; und
eine Steuereinrichtung (99, 99′) zum Aktivieren der Vor spanneinrichtung während einer Zeitdauer, die kürzer ist als das vorbestimmte Intervall des Freigabesignales, in Reaktion auf das Auffrischbefehlssignal und den Zustand der Aktivierung des Freigabesignales.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet,
daß die Steuereinrichtung (99′) zum Aktivieren der
Vorspanneinrichtung für eine Zeitdauer, die länger als
die Zeitdauer des aktivierten Zustandes des Aktivie
rungssignales ist, aufweist.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet,
daß die Einrichtung (99′), die in der Steuereinrichtung
enthalten ist, die Vorspanneinrichtung über eine Zeit
dauer aktiviert, die die Zeitdauer des aktivierten Zu
standes des Aktivierungssignales beinhaltet.
4. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet,
daß die Steuereinrichtung folgende Merkmale aufweist:
eine Einrichtung (321, I C, AN 100) zum Erzeugen eines Signales zum Aktivieren der Vorspanneinrichtung und zum Anlegen desselben an diese Einrichtung in Reaktion auf das innere Auffrischbefehlssignal und das Auffrisch aktivierungssignal; und
eine Einrichtung (I c 1-I c 2m ) zum Deaktivieren der Vor spanneinrichtung-Aktivierungssignal-Erzeugungseinrich tung nach Verstreiche einer vorbestimmten Zeitdauer nach Anlegen des Auffrischaktivierungssignales in Reaktion auf das Auffrischaktivierungssignal.
eine Einrichtung (321, I C, AN 100) zum Erzeugen eines Signales zum Aktivieren der Vorspanneinrichtung und zum Anlegen desselben an diese Einrichtung in Reaktion auf das innere Auffrischbefehlssignal und das Auffrisch aktivierungssignal; und
eine Einrichtung (I c 1-I c 2m ) zum Deaktivieren der Vor spanneinrichtung-Aktivierungssignal-Erzeugungseinrich tung nach Verstreiche einer vorbestimmten Zeitdauer nach Anlegen des Auffrischaktivierungssignales in Reaktion auf das Auffrischaktivierungssignal.
5. Speicher nach einem der Ansprüche 1 bis 4, dadurch ge
kennzeichnet,
daß die Steuereinrichtung eine Einrichtung (99) zum
Aktivieren der Vorspanneinrichtung über eine Zeitdauer,
die kürzer als die Zeitdauer ist, während der das
Auffrischaktivierungssignal in seinem aktivierten
Zustand bleibt, aufweist.
6. Speicher nach Anspruch 5, dadurch gekennzeichnet,
daß die Einrichtung (99), die in der Steuereinrichtung
enthalten ist, die Vorspanneinrichtung über eine Zeit
dauer aktiviert, die in der Zeitdauer enthalten ist,
während der das Aktivierungssignal sich in seinem
aktiven Zustand befindet.
7. Speicher nach Anspruch 5 oder 6, dadurch gekennzeichnet,
das die Aktivierungssignalerzeugungseinrichtung folgende
Merkmale aufweist:
eine Einrichtung (93-1, 93-2) zum Erzeugen eines Puls signales in einem vorbestimmten Zyklus in Reaktion auf das innere Auffrischbefehlssignal; und
eine Einrichtung (93-3) zum Zählen des Pulssignales und zum ausgangsseitigen Erzeugen des Vorspannungseinrich tungsaktivierungssignales, wenn der Zählwert einen vor stimmten Wert erreicht; und
daß die Vorspanneinrichtung-Aktivierungseinrichtung folgende Merkmale aufweist:
eine Einrichtung (9-1) zum Erzeugen eines voreingestel ten Signales in Reaktion auf das Auffrischaktivierungs signal; und
eine Einrichtung (93-3) zum Erzeugen des Vorspannungs einrichtungs-Aktivierungssignales über eine Zeitdauer, die von dem Pulssignal in Reaktion auf das eingestellte Signal definiert wird, wenn das innere Auffrischbefehls signal sich in seinem aktiven Zustand befindet, und zum Erzeugen des Vorspanneinrichtungs-Aktivierungssignales mit einem ständig aktiven Zustand, während sich das innere Auffrischbefehlssignal in seinem inaktiven Zustand befindet.
eine Einrichtung (93-1, 93-2) zum Erzeugen eines Puls signales in einem vorbestimmten Zyklus in Reaktion auf das innere Auffrischbefehlssignal; und
eine Einrichtung (93-3) zum Zählen des Pulssignales und zum ausgangsseitigen Erzeugen des Vorspannungseinrich tungsaktivierungssignales, wenn der Zählwert einen vor stimmten Wert erreicht; und
daß die Vorspanneinrichtung-Aktivierungseinrichtung folgende Merkmale aufweist:
eine Einrichtung (9-1) zum Erzeugen eines voreingestel ten Signales in Reaktion auf das Auffrischaktivierungs signal; und
eine Einrichtung (93-3) zum Erzeugen des Vorspannungs einrichtungs-Aktivierungssignales über eine Zeitdauer, die von dem Pulssignal in Reaktion auf das eingestellte Signal definiert wird, wenn das innere Auffrischbefehls signal sich in seinem aktiven Zustand befindet, und zum Erzeugen des Vorspanneinrichtungs-Aktivierungssignales mit einem ständig aktiven Zustand, während sich das innere Auffrischbefehlssignal in seinem inaktiven Zustand befindet.
8. Speicher nach einem derr Ansprüche 1 bis 7, dadurch ge
kennzeichnet, daß die Vorspanneinrichtung folgende Merk
male aufweist:
eine Einrichtung (511) zum Erzeugen eines zweiten Aktivierungssignales in Reaktion auf das Vorspannakti vierungssignal;
eine erste und eine zweite Potentialerzeugungseinrich tung (110, 120) mit unterschiedlichen Stromzuführfähig keiten, deren Ausgänge mit dem Halbleitersubstrat ver bunden sind;
eine Einrichtung (610; 730), die mit dem Halbleitersub strat verbunden ist, um ein Potential des Halbleitersub strates durch deren Eingang zu erfassen;
eine Einrichtung (610; 710, 720, 740), die auf ein Aus gangssignal der Halbleitersubstratpotentialerfassungs einrichtung und auf das zweite Aktivierungssignal an spricht, um entweder die erste oder die zweite, nicht jedoch beide Potentialerzeugungseinrichtungen zu aktivieren.
eine Einrichtung (511) zum Erzeugen eines zweiten Aktivierungssignales in Reaktion auf das Vorspannakti vierungssignal;
eine erste und eine zweite Potentialerzeugungseinrich tung (110, 120) mit unterschiedlichen Stromzuführfähig keiten, deren Ausgänge mit dem Halbleitersubstrat ver bunden sind;
eine Einrichtung (610; 730), die mit dem Halbleitersub strat verbunden ist, um ein Potential des Halbleitersub strates durch deren Eingang zu erfassen;
eine Einrichtung (610; 710, 720, 740), die auf ein Aus gangssignal der Halbleitersubstratpotentialerfassungs einrichtung und auf das zweite Aktivierungssignal an spricht, um entweder die erste oder die zweite, nicht jedoch beide Potentialerzeugungseinrichtungen zu aktivieren.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet,
daß die Auswahlaktivierungseinrichtung folgende Merkmale
aufweist:
eine Einrichtung (720) zum Erzeugen eines Bezugspoten tials;
eine Einrichtung (740) zum Vergleichen des Ausgangssig nals der Substratpotentialerfassungseinrichtung und des Ausgangssignals der Bezugspotentialerfassungseinrich tung;
eine Einrichtung (710), die af das Ausgangssignal der Vergleichseinrichtung anspricht, um das zweite Aktivie rungssignal entweder zur ersten oder zur zweiten Poten tialerzeugungseinrichtung zu übertragen, um dadurch entweder die erste oder die zweite Potentialerzeugungs einrichtung (110, 120) zu aktivieren.
eine Einrichtung (720) zum Erzeugen eines Bezugspoten tials;
eine Einrichtung (740) zum Vergleichen des Ausgangssig nals der Substratpotentialerfassungseinrichtung und des Ausgangssignals der Bezugspotentialerfassungseinrich tung;
eine Einrichtung (710), die af das Ausgangssignal der Vergleichseinrichtung anspricht, um das zweite Aktivie rungssignal entweder zur ersten oder zur zweiten Poten tialerzeugungseinrichtung zu übertragen, um dadurch entweder die erste oder die zweite Potentialerzeugungs einrichtung (110, 120) zu aktivieren.
10. Speicher nach Anspruch 9, dadurch gekennzeichnet,
daß die Substratpotentialerfassungseinrichtung einen
Eingang mit hoher Impedanz hat, der mit dem Substrat
gekoppelt ist, und eine Einrichtung (Q 2 G) aufweist, um
das Substratpotential durch diesen Eingang zu erfassen.
11. Speicher nach einem der Ansprüche 8 bis 10, dadurch gekenn
zeichnet,
daß die Auswahlaktivierungseinrichtung (600; 710, 720,
740) eine Einrichtung (Q 5 G, Q 6 G, Q 7 G, Q 8 G, Q 11 G, Q 12 G)
zum Übertragen des zweiten Aktivierungssignales zu der
Potentialerzeugungseinrichtung (110) mit der größeren
Stromzuführungsfähigkeit von der ersten und zweiten
Potentialerzeugungseinrichtung, wenn der Ausgang der
Vergleichseinrichtung (740) anzeigt, daß ein Absolutwert
des Potentials des Halbleitersubstrates kleiner als ein
Absolutwert des Bezugspotentiales ist, aufweist.
12. Speicher nach Anspruch 10 oder 11, dadurch gekennzeich
net,
daß das zweite Aktivierungssignal ein Pulsfolgesignal ist,
daß die Substratpotentialerfassungeinrichtung einen ersten Feldeffekttransistor (Q 2 G) mit isoliertem Gate aufweist, dessen Gate-Elektrode mit dem Halbleitersub strat verbunden ist, und
daß die Vergleichseinrichtung folgende Merkmale auf weist;
einen ersten Knoten (P 2), der mit der ersten Potential erzeugungseinrichtung (110) verbunden ist,
einen zweiten Knoten (P 1), der mit der zweiten Poten tialerzeugungseinrichtung (120) verbunden ist,
einen zweiten Feldeffekttransistor (Q 1 G) mit isoliertem Gate, dessen Gate-Elektrode ein Ausgangssignal der Bezugspotentialerzeugungseinrichtung empfängt,
eine Differenzialverstärkereinrichtung (Q 7 G, Q 8 G, Q 11 G, Q 12 G), die mit dem ersten und zweiten Knoten verbunden ist, um differenziell die Potentiale auf dem ersten und zweiten Knoten zu verstärken,
eine Einrichtung (I 1 G) zum Aktivieren der Differenzial verstärkereinrichtung in Reaktion auf das zweite Aktivierungssignal, und
eine Einrichtung (Q 3 G, Q 4 G, I 2 G; Q 3 G, Q 4 G, 750) zum Steuern der Verbindung/Trennung des ersten und zweiten Knotens (P 1, P 2) mit oder von dem ersten und zweiten Feldeffekttransistor (Q 2 G, Q 1 G) mit isoliertem Gate in Reaktion auf das zweite Aktivierungssignal, wobei die Steuereinrichtung den ersten und zweiten Knoten (P 1, P 2) von dem ersten und zweiten Feldeffekttransistor (Q 2 G, Q 1 G) mit isoliertem Gate trennt, wenn die Differenzialverstärkereinrichtung aktiviert ist, und den ersten und zweiten Knoten mit dem ersten und zweiten Feldeffekttransistor mit isoliertem Gate verbindet, wenn die Diefferenzialverstärkereinrichtung nicht aktiviert ist.
daß das zweite Aktivierungssignal ein Pulsfolgesignal ist,
daß die Substratpotentialerfassungeinrichtung einen ersten Feldeffekttransistor (Q 2 G) mit isoliertem Gate aufweist, dessen Gate-Elektrode mit dem Halbleitersub strat verbunden ist, und
daß die Vergleichseinrichtung folgende Merkmale auf weist;
einen ersten Knoten (P 2), der mit der ersten Potential erzeugungseinrichtung (110) verbunden ist,
einen zweiten Knoten (P 1), der mit der zweiten Poten tialerzeugungseinrichtung (120) verbunden ist,
einen zweiten Feldeffekttransistor (Q 1 G) mit isoliertem Gate, dessen Gate-Elektrode ein Ausgangssignal der Bezugspotentialerzeugungseinrichtung empfängt,
eine Differenzialverstärkereinrichtung (Q 7 G, Q 8 G, Q 11 G, Q 12 G), die mit dem ersten und zweiten Knoten verbunden ist, um differenziell die Potentiale auf dem ersten und zweiten Knoten zu verstärken,
eine Einrichtung (I 1 G) zum Aktivieren der Differenzial verstärkereinrichtung in Reaktion auf das zweite Aktivierungssignal, und
eine Einrichtung (Q 3 G, Q 4 G, I 2 G; Q 3 G, Q 4 G, 750) zum Steuern der Verbindung/Trennung des ersten und zweiten Knotens (P 1, P 2) mit oder von dem ersten und zweiten Feldeffekttransistor (Q 2 G, Q 1 G) mit isoliertem Gate in Reaktion auf das zweite Aktivierungssignal, wobei die Steuereinrichtung den ersten und zweiten Knoten (P 1, P 2) von dem ersten und zweiten Feldeffekttransistor (Q 2 G, Q 1 G) mit isoliertem Gate trennt, wenn die Differenzialverstärkereinrichtung aktiviert ist, und den ersten und zweiten Knoten mit dem ersten und zweiten Feldeffekttransistor mit isoliertem Gate verbindet, wenn die Diefferenzialverstärkereinrichtung nicht aktiviert ist.
13. Speicher nach Anspruch 12, dadurch gekennzeichnet,
daß die Einrichtung zum Aktivieren der Differenzialver stärkereinrichtung einer Einrichtung (I 1 G) zum Invertieren des zweiten Aktivierungssignales aufweist, und
daß die Verbindungs/Unterbrechungs-Steuereinrichtung einer Einrichtung (I 2 G, 750, 760) zum Verzögern des zweiten Aktivierungssignals um eine vorbestimmte Zeitdauer aufweist.
daß die Einrichtung zum Aktivieren der Differenzialver stärkereinrichtung einer Einrichtung (I 1 G) zum Invertieren des zweiten Aktivierungssignales aufweist, und
daß die Verbindungs/Unterbrechungs-Steuereinrichtung einer Einrichtung (I 2 G, 750, 760) zum Verzögern des zweiten Aktivierungssignals um eine vorbestimmte Zeitdauer aufweist.
14. Speicher nach Anspruch 12 oder 13, dadurch
gekennzeichnet,
daß die Differenzialverstärkereinrichtung eine Einrich tung (Q 5 G, Q 6 G) aufweist, die in Reaktion auf das zweite Akivierungssignal zu aktivieren ist, um ein Potential von vorbestimmten Pegel sowohl an dem ersten als auch an dem zweiten Knoten (P 1, P 2) anzulegen, und
daß die vorbestimmte Potentialpegelanlegeeinrichtung in Reaktion auf die Aktivierung der Differenzialverstärker einrichtung deaktiviert wird.
daß die Differenzialverstärkereinrichtung eine Einrich tung (Q 5 G, Q 6 G) aufweist, die in Reaktion auf das zweite Akivierungssignal zu aktivieren ist, um ein Potential von vorbestimmten Pegel sowohl an dem ersten als auch an dem zweiten Knoten (P 1, P 2) anzulegen, und
daß die vorbestimmte Potentialpegelanlegeeinrichtung in Reaktion auf die Aktivierung der Differenzialverstärker einrichtung deaktiviert wird.
15. Speicher nach Anspruch 13 oder 14, dadurch gekennzeich
net,
daß die Verzögerungseinrichtung folgende Merkmale auf
weist:
eine Puffereinrichtung (760), die zwischen den ersten und zweiten Knoten und den ersten und zweiten Potential erzeugungseinrichtungen angeordnet ist und einen Inverter (I 80, I 81, I 82, I 83) aufweist, und
eine Flip-Flop-Einrichtung (750), die in Reaktion auf ein Inversionssignal des Aktivierungssignales gesetzt wird und in Reaktion auf ein Ausgangssignal des Inverters der Puffereinrichtung (760) rückgesetzt wird, um die Verbindungs/Unterbrechungs-Einrichtung zu sperren.
eine Puffereinrichtung (760), die zwischen den ersten und zweiten Knoten und den ersten und zweiten Potential erzeugungseinrichtungen angeordnet ist und einen Inverter (I 80, I 81, I 82, I 83) aufweist, und
eine Flip-Flop-Einrichtung (750), die in Reaktion auf ein Inversionssignal des Aktivierungssignales gesetzt wird und in Reaktion auf ein Ausgangssignal des Inverters der Puffereinrichtung (760) rückgesetzt wird, um die Verbindungs/Unterbrechungs-Einrichtung zu sperren.
16. Speicher nach einem der Ansprüche 1 bis 15, dadurch ge
kennzeichnet,
daß die Bezugspotentialerzeugungseinrichtung folgende
Merkmale aufweist:
eine erste Kondensator-Einrichtung (C 1 G) mit einer ersten Elektrode und einer zweiten Elektrode zum Emfpan gen des zweiten Aktivierungssignales,
eine zweite Kondensator-Einrichtung (C 3 G) mit einer dritten Elektrode und einer vierten Elektrode zum Empfangen eines Inversionssignales des zweiten Aktivie rungssignales,
einen ersten Feldeffekttransistor (Q 10 G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der ersten Kondensatoreinrichtung und einer festgelegten Region (170) in dem Halbleitersubstrat angeordnet ist,
einen zweiten Feldeffekttransistor (Q 9 G) mit isoliertem Gate, der zwischen der zweiten Elektrode der ersten Kondensatoreinrichtung und einem vorbestimmten Potential geschaltet ist und dessen Gate-Elektrode zwischen der zweiten Elektrode der zweiten Kondensatoreinrichtung verbunden ist, und
einen dritten Feldeffekttransistor (Q 11 G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der vierten Elektrode des zweiten Kondensators und einem vorbestimmten Potential angeordnet ist.
eine erste Kondensator-Einrichtung (C 1 G) mit einer ersten Elektrode und einer zweiten Elektrode zum Emfpan gen des zweiten Aktivierungssignales,
eine zweite Kondensator-Einrichtung (C 3 G) mit einer dritten Elektrode und einer vierten Elektrode zum Empfangen eines Inversionssignales des zweiten Aktivie rungssignales,
einen ersten Feldeffekttransistor (Q 10 G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der ersten Kondensatoreinrichtung und einer festgelegten Region (170) in dem Halbleitersubstrat angeordnet ist,
einen zweiten Feldeffekttransistor (Q 9 G) mit isoliertem Gate, der zwischen der zweiten Elektrode der ersten Kondensatoreinrichtung und einem vorbestimmten Potential geschaltet ist und dessen Gate-Elektrode zwischen der zweiten Elektrode der zweiten Kondensatoreinrichtung verbunden ist, und
einen dritten Feldeffekttransistor (Q 11 G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der vierten Elektrode des zweiten Kondensators und einem vorbestimmten Potential angeordnet ist.
17. Speicher nach einem der Ansprüche 1 bis 16, dadurch ge
kennzeichnet, daß das zweite Aktivierungssignal eine
Reihe von Pulssignalen ist, und
daß die erste und zweite Potentialerzeugungseinrichtung
folgende Merkmale ausweisen:
eine erste Kondensatoreinrichtung (CM, Cs) mit einer Elektrode zum Empfangen des zweiten Aktivierungssignales und mit einer weiteren Elektrode,
eine zweite Kondensatoreinrichung (CMP, CSP) mit einer Elektrode zum Empfangen eine Inversionssignales des zweiten Aktivierungssignales und mit einer weiteren Elektrode,
einen dritten Feldeffekttransistor (Q 2 M, Q 2 S) mit isoliertem Gate, der als Diode verschaltet ist, und zwischen der weiteren Elektrode der ersten Kondensator einrichtung und dem Halbleitersubstrat angeordnet ist,
einen vierten Feldeffekttransistor (Q 3 M, Q 3 S) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der weiteren Elektrode der zweiten Kondensator einrichtung und einem vorbestimmten Potential geschaltet ist, und
einen fünften Feldeffekttransistor (Q 1 M, Q 2 S) mit isoliertem Gate, der zwischen der andere Elektrode der ersten Kondensatoreinrichtung und dem vorbestimmten Potential geschaltet ist und eine Gate-Elektrode aufweist, die mit der anderen Elektrode der zweiten Kondensatoreinrichtung verbunden ist.
eine erste Kondensatoreinrichtung (CM, Cs) mit einer Elektrode zum Empfangen des zweiten Aktivierungssignales und mit einer weiteren Elektrode,
eine zweite Kondensatoreinrichung (CMP, CSP) mit einer Elektrode zum Empfangen eine Inversionssignales des zweiten Aktivierungssignales und mit einer weiteren Elektrode,
einen dritten Feldeffekttransistor (Q 2 M, Q 2 S) mit isoliertem Gate, der als Diode verschaltet ist, und zwischen der weiteren Elektrode der ersten Kondensator einrichtung und dem Halbleitersubstrat angeordnet ist,
einen vierten Feldeffekttransistor (Q 3 M, Q 3 S) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der weiteren Elektrode der zweiten Kondensator einrichtung und einem vorbestimmten Potential geschaltet ist, und
einen fünften Feldeffekttransistor (Q 1 M, Q 2 S) mit isoliertem Gate, der zwischen der andere Elektrode der ersten Kondensatoreinrichtung und dem vorbestimmten Potential geschaltet ist und eine Gate-Elektrode aufweist, die mit der anderen Elektrode der zweiten Kondensatoreinrichtung verbunden ist.
18. Verfahren zum Anlegen einer Vorspannung an ein Halb
leitersubstrat, auf dem ein dynamischer Schreib-Lese-
Speicher mit Selbstauffrischfunktion für Speicherzel
lendaten ausgebildet ist, gekennzeichnet durch folgende
Verfahrensschritte:
Erzeugen eines inneren Auffrischbefehlssignales ( Φ S ) in Reaktion auf ein äußeres Auffrischbefehlssignal,
Erzeugen eines Auffrischfreigabesignales ( Φ R ) zu einem vorbestimmten Zeitintervall in Reaktion auf das innere Auffrischbefehlssignal;
Durchführen des Auffrischens von Speicherzellendaten in Reaktion auf das Auffrischfreigabesignal, wobei das Durchführen des Auffrischens durchgeführt wird, während sich das Auffrischfreigabesignal in seinem aktivierten Zustand befindet;
Anlegen eines Vorspannungspotentiales an das Halbleiter substrat während lediglich eines Teiles des Erzeugungs zyklus des Auffrischfreigabesignales in Reaktion auf das Auffrischbefehlssignal und das Auffrischfreigabesignal.
Erzeugen eines inneren Auffrischbefehlssignales ( Φ S ) in Reaktion auf ein äußeres Auffrischbefehlssignal,
Erzeugen eines Auffrischfreigabesignales ( Φ R ) zu einem vorbestimmten Zeitintervall in Reaktion auf das innere Auffrischbefehlssignal;
Durchführen des Auffrischens von Speicherzellendaten in Reaktion auf das Auffrischfreigabesignal, wobei das Durchführen des Auffrischens durchgeführt wird, während sich das Auffrischfreigabesignal in seinem aktivierten Zustand befindet;
Anlegen eines Vorspannungspotentiales an das Halbleiter substrat während lediglich eines Teiles des Erzeugungs zyklus des Auffrischfreigabesignales in Reaktion auf das Auffrischbefehlssignal und das Auffrischfreigabesignal.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet,
daß der Schritt des Vorspannes des Substrates einen
Schritt des Anlegens einer Vorspannung an das Halblei
tersubstrat während einer Zeitdauer, die den aktivierten
Zustand des Auffrischfreigabesignales beinhaltet, auf
weist.
20. Verfahren nach Anspruch 18 oder 19, dadurch gekenn
zeichnet,
daß der Schritt des Vorspannes des Substrates einen
Schritt des Anlegens einer Vorspannung an das Halblei
tersubstrat lediglich während eines Teiles der Zeitdauer
aufweist, während der sich das Auffrischfreigabesignal
in aktiviertem Zustand befindet.
21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch
gekennzeichnet,
daß der Schritt des Anlegens der Substratvorspannung
folgende Schritte umfaßt:
Erzeugen eines Bezugspotentials,
Erfassen eines Potentiales des Halbleitersubstrates unter Verwenden eines Detektors mit einem Eingang von hoher Eingangsimpedanz, wobei der Eingang des Detektors mit dem Halbleitersubstrat verbunden ist,
Vergleichen des ersten Potentiales des Substrates und des Bezugspotentiales, und
Aktivierung von nur einem, nicht beiden, der ersten und zweiten Vorspannungspotentialerzeugungseinrichtung auf der Grundlage der Vergleichsergebnisse, wobei die erste und zweite Vorspannungspotentialerzeugungseinrichtung unterschiedliche Vorspannungspotentialzuführfähigkeiten bezogen aufeinander haben.
Erzeugen eines Bezugspotentials,
Erfassen eines Potentiales des Halbleitersubstrates unter Verwenden eines Detektors mit einem Eingang von hoher Eingangsimpedanz, wobei der Eingang des Detektors mit dem Halbleitersubstrat verbunden ist,
Vergleichen des ersten Potentiales des Substrates und des Bezugspotentiales, und
Aktivierung von nur einem, nicht beiden, der ersten und zweiten Vorspannungspotentialerzeugungseinrichtung auf der Grundlage der Vergleichsergebnisse, wobei die erste und zweite Vorspannungspotentialerzeugungseinrichtung unterschiedliche Vorspannungspotentialzuführfähigkeiten bezogen aufeinander haben.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet,
daß der Schritt des Vergleichens und selektiven Aktivie
rens folgende Verfahrensschritte umfaßt:
Erzeugen eines Aktivierungssignales,
Erzeugen von Signalen entsprechend dem Bezugspotential und dem Potentiales des Substrates in Reaktion auf das Aktivierungssignal,
differenzielles Verstärken der erzeugten Signale in Reaktion auf die Aktivierungssignale, und
Übertrages des Aktivierungssignales entweder zur ersten oder zur zweiten Vorspannungserzeugungseinrichung auf der Grundlage des Ergebnisses der differenziellen Verstärkung.
Erzeugen eines Aktivierungssignales,
Erzeugen von Signalen entsprechend dem Bezugspotential und dem Potentiales des Substrates in Reaktion auf das Aktivierungssignal,
differenzielles Verstärken der erzeugten Signale in Reaktion auf die Aktivierungssignale, und
Übertrages des Aktivierungssignales entweder zur ersten oder zur zweiten Vorspannungserzeugungseinrichung auf der Grundlage des Ergebnisses der differenziellen Verstärkung.
23. Verfahren nach Anspruch 21, dadurch gekennzeichnet,
daß die Schritte des Vergleichens und selektiven Akti
vierens folgende Verfahrensschritte umfassen:
Erzeugen eines Aktivierungssignales in Pulsform,
Erfassen des erzeugten Bezugssignales,
Übertragen des erfaßten Bezugssignales und des Poten tiales des Substrates zu einem ersten und einem zweiten Knoten,
differenzielles Verstärken der Potentiale des ersten und zweiten Knotens,
Anhalten der Übertragung des Bezugspotentiales und des Potentiales des Substrates zu dem ersten und zweiten Knoten in Reaktion auf die differenzielle Verstärkungs operation,
Einstellen eines vorbestimmten Potentiales an dem ersten und zweiten Knoten nach Beendigung der differenziellen Verstärkungsoperation, und
Anlegen der Potentiale des ersten und zweiten Knotens an die erste und zweite Vorspannungserzeugungseinrichtung.
Erzeugen eines Aktivierungssignales in Pulsform,
Erfassen des erzeugten Bezugssignales,
Übertragen des erfaßten Bezugssignales und des Poten tiales des Substrates zu einem ersten und einem zweiten Knoten,
differenzielles Verstärken der Potentiale des ersten und zweiten Knotens,
Anhalten der Übertragung des Bezugspotentiales und des Potentiales des Substrates zu dem ersten und zweiten Knoten in Reaktion auf die differenzielle Verstärkungs operation,
Einstellen eines vorbestimmten Potentiales an dem ersten und zweiten Knoten nach Beendigung der differenziellen Verstärkungsoperation, und
Anlegen der Potentiale des ersten und zweiten Knotens an die erste und zweite Vorspannungserzeugungseinrichtung.
24. Verfahren nach einem der Ansprüche 18 bis 23, dadurch
gekennzeichnet,
daß der Verfahrensschritt des Anlegens des Substratvor
spannungspotentials folgende Schritte umfaßt:
Erzeugen eines Bezugspotentiales;
Erfassen eines Potentiales des Halbleitersubstrates;
Vergleichen des erfaßten Potentiales mit dem Bezugs potential; und in Reaktion hierauf wahlweise Anlegen einer ersten Stromquelle mit einem vergleichsweise hohen Strom oder einer zweiten Stromquelle mit einem vergleichsweise niedrigen Strom an das Substrat, ohne daß die Stromquellen gleichzeitig angelegt werden, um eine Substratvorspannung zu erzeugen.
Erzeugen eines Bezugspotentiales;
Erfassen eines Potentiales des Halbleitersubstrates;
Vergleichen des erfaßten Potentiales mit dem Bezugs potential; und in Reaktion hierauf wahlweise Anlegen einer ersten Stromquelle mit einem vergleichsweise hohen Strom oder einer zweiten Stromquelle mit einem vergleichsweise niedrigen Strom an das Substrat, ohne daß die Stromquellen gleichzeitig angelegt werden, um eine Substratvorspannung zu erzeugen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213204A JPH0261890A (ja) | 1988-08-26 | 1988-08-26 | ダイナミック型半導体記憶装置 |
JP63312416A JPH0814986B2 (ja) | 1988-12-08 | 1988-12-08 | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3924952A1 true DE3924952A1 (de) | 1990-03-01 |
DE3924952C2 DE3924952C2 (de) | 1994-01-13 |
Family
ID=26519660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3924952A Expired - Fee Related DE3924952C2 (de) | 1988-08-26 | 1989-07-27 | Dynamischer Schreib-Lese-Speicher mit einer Selbstauffrischfunktion und Verfahren zum Anlegen einer Halbleitersubstratvorspannung |
Country Status (2)
Country | Link |
---|---|
US (1) | US4961167A (de) |
DE (1) | DE3924952C2 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0469587A2 (de) * | 1990-07-31 | 1992-02-05 | Texas Instruments Incorporated | Verbesserungen in oder in Beziehung zu integrierten Schaltungen |
DE4238636A1 (de) * | 1991-11-25 | 1993-05-27 | Samsung Electronics Co Ltd |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
US5341035A (en) * | 1990-06-04 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Substrate potential generator |
US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
JPH04255989A (ja) * | 1991-02-07 | 1992-09-10 | Mitsubishi Electric Corp | 半導体記憶装置および内部電圧発生方法 |
US5208779A (en) * | 1991-04-15 | 1993-05-04 | Micron Technology, Inc. | Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
US5229969A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown |
US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
JP2794138B2 (ja) * | 1991-08-13 | 1998-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
US5448742A (en) * | 1992-05-18 | 1995-09-05 | Opti, Inc. | Method and apparatus for local memory and system bus refreshing with single-port memory controller and rotating arbitration priority |
JP2988804B2 (ja) * | 1993-03-19 | 1999-12-13 | 株式会社東芝 | 半導体メモリ装置 |
JP2982591B2 (ja) * | 1993-12-17 | 1999-11-22 | 日本電気株式会社 | 基板電位検知回路 |
KR0142967B1 (ko) * | 1995-04-26 | 1998-08-17 | 김광호 | 반도체 메모리장치의 기판 전압 제어회로 |
US5689677A (en) * | 1995-06-05 | 1997-11-18 | Macmillan; David C. | Circuit for enhancing performance of a computer for personal use |
US5596534A (en) * | 1995-06-27 | 1997-01-21 | Micron Technology, Inc. | Circuit including DRAM and voltage regulator, and method of increasing speed of operation of a DRAM |
US6122214A (en) * | 1998-03-23 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
KR100355226B1 (ko) * | 1999-01-12 | 2002-10-11 | 삼성전자 주식회사 | 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 |
US6411157B1 (en) * | 2000-06-29 | 2002-06-25 | International Business Machines Corporation | Self-refresh on-chip voltage generator |
US6343044B1 (en) * | 2000-10-04 | 2002-01-29 | International Business Machines Corporation | Super low-power generator system for embedded applications |
US6449203B1 (en) * | 2001-03-08 | 2002-09-10 | Micron Technology, Inc. | Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs |
US6751159B2 (en) * | 2001-10-26 | 2004-06-15 | Micron Technology, Inc. | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode |
US6838331B2 (en) * | 2002-04-09 | 2005-01-04 | Micron Technology, Inc. | Method and system for dynamically operating memory in a power-saving error correction mode |
US6751143B2 (en) * | 2002-04-11 | 2004-06-15 | Micron Technology, Inc. | Method and system for low power refresh of dynamic random access memories |
US7937557B2 (en) * | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
FR2884034A1 (fr) * | 2005-04-01 | 2006-10-06 | St Microelectronics Sa | Dispositif de memoire sram avec remise a zero instantanee et procede correspondant de remise a zero instantanee |
US7904695B2 (en) * | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous power saving computer |
KR100794992B1 (ko) * | 2005-12-29 | 2008-01-16 | 주식회사 하이닉스반도체 | 기판 바이어스 전압 발생 장치 및 방법 |
US7966481B2 (en) | 2006-02-16 | 2011-06-21 | Vns Portfolio Llc | Computer system and method for executing port communications without interrupting the receiving computer |
US7904615B2 (en) | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous computer communication |
TWI302311B (en) * | 2006-06-09 | 2008-10-21 | Innolux Display Corp | Dynamic random access memory |
US10990301B2 (en) * | 2017-02-28 | 2021-04-27 | SK Hynix Inc. | Memory module capable of reducing power consumption and semiconductor system including the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0173980A2 (de) * | 1984-08-31 | 1986-03-12 | Hitachi, Ltd. | Integrierte Halbleiterschaltungsanordnung |
US4616346A (en) * | 1983-03-04 | 1986-10-07 | Nec Corporation | Random access memory capable of varying a frequency in active and standby modes |
DE3643546A1 (de) * | 1985-12-20 | 1987-06-25 | Mitsubishi Electric Corp | Innere potentialerzeugerschaltung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS621187A (ja) * | 1985-06-26 | 1987-01-07 | Toshiba Corp | ダイナミツクメモリのアクセス制御方式 |
EP0223962B1 (de) * | 1985-09-30 | 1990-05-30 | Siemens Aktiengesellschaft | Verfahren zum Auffrischen von Daten in einer dynamischen RAM-Speichereinheit, und Steuereinheit zur Durchführung dieses Verfahrens |
WO1988004306A1 (en) * | 1986-12-09 | 1988-06-16 | Terumo Kabushiki Kaisha | Ultraviolet-absorptive polymer material |
US4887240A (en) * | 1987-12-15 | 1989-12-12 | National Semiconductor Corporation | Staggered refresh for dram array |
-
1989
- 1989-07-18 US US07/381,347 patent/US4961167A/en not_active Expired - Lifetime
- 1989-07-27 DE DE3924952A patent/DE3924952C2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4616346A (en) * | 1983-03-04 | 1986-10-07 | Nec Corporation | Random access memory capable of varying a frequency in active and standby modes |
EP0173980A2 (de) * | 1984-08-31 | 1986-03-12 | Hitachi, Ltd. | Integrierte Halbleiterschaltungsanordnung |
DE3643546A1 (de) * | 1985-12-20 | 1987-06-25 | Mitsubishi Electric Corp | Innere potentialerzeugerschaltung |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0469587A2 (de) * | 1990-07-31 | 1992-02-05 | Texas Instruments Incorporated | Verbesserungen in oder in Beziehung zu integrierten Schaltungen |
EP0469587A3 (en) * | 1990-07-31 | 1993-04-14 | Texas Instruments Incorporated | Improvements in or relating to integrate circuits |
DE4238636A1 (de) * | 1991-11-25 | 1993-05-27 | Samsung Electronics Co Ltd |
Also Published As
Publication number | Publication date |
---|---|
DE3924952C2 (de) | 1994-01-13 |
US4961167A (en) | 1990-10-02 |
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