JPH0620484A - 読み出し回路 - Google Patents
読み出し回路Info
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- JPH0620484A JPH0620484A JP17821892A JP17821892A JPH0620484A JP H0620484 A JPH0620484 A JP H0620484A JP 17821892 A JP17821892 A JP 17821892A JP 17821892 A JP17821892 A JP 17821892A JP H0620484 A JPH0620484 A JP H0620484A
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Abstract
(57)【要約】
【目的】 本発明は電源投入時の読み出し回路の出力の
固定を防止し、誤動作を防止することを目的とする。 【構成】 読み出し回路は、ＰＯＣ信号生成回路１ａ、
ＩＴＤ信号生成回路５ａ、信号生成回路７、インバータ
回路１５、ＰチャネルＭＯＳＦＥＴ１１、クロックドイ
ンバータ１２、インバータ回路１３、インバータ回路１
３と共にラッチ回路を構成しているクロックドインバー
タ１４から構成されている。ＰＯＣ信号生成回路１ａか
らのＰＯＣ信号１とＩＴＤ信号生成回路５ａからのＩＴ
Ｄ信号５を信号生成回路７で組み合わせて読み出し制御
信号として使用することにより、読み出し回路の誤動作
を防止し、読み出し動作の信頼性を高めることができ
る。
固定を防止し、誤動作を防止することを目的とする。 【構成】 読み出し回路は、ＰＯＣ信号生成回路１ａ、
ＩＴＤ信号生成回路５ａ、信号生成回路７、インバータ
回路１５、ＰチャネルＭＯＳＦＥＴ１１、クロックドイ
ンバータ１２、インバータ回路１３、インバータ回路１
３と共にラッチ回路を構成しているクロックドインバー
タ１４から構成されている。ＰＯＣ信号生成回路１ａか
らのＰＯＣ信号１とＩＴＤ信号生成回路５ａからのＩＴ
Ｄ信号５を信号生成回路７で組み合わせて読み出し制御
信号として使用することにより、読み出し回路の誤動作
を防止し、読み出し動作の信頼性を高めることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は例えば不揮発性メモリな
どの集積回路装置の読み出しの制御回路に関するもの
で、特に集積回路装置の誤動作の防止に使用されるもの
である。
どの集積回路装置の読み出しの制御回路に関するもの
で、特に集積回路装置の誤動作の防止に使用されるもの
である。
【０００２】
【従来の技術】従来の読み出し回路の構成を図９に示
す。この読み出し回路は不揮発性メモリ（以下、Ｅ2 Ｐ
ＲＯＭセル）の読み出しを行うものである。次に、図９
の読み出し回路の動作を図１１を参照して説明する。
す。この読み出し回路は不揮発性メモリ（以下、Ｅ2 Ｐ
ＲＯＭセル）の読み出しを行うものである。次に、図９
の読み出し回路の動作を図１１を参照して説明する。
【０００３】電源３８の電源電圧ＶＤＤが立ち上がる
と、ＰＯＣ（Ｐｏｗｅｒ Ｏｎ Ｃｌｅａｒ）信号３１
が立ち上がる。このＰＯＣ信号３１はインバータ４５に
よって反転され、ロウレベルの信号３１￣（ＰＯＣ信号
３１の反転信号を示す）となる。ロウレベルの信号３１
￣をゲート電極にうけて、Ｐチャネル型ＭＯＳＦＥＴ４
１はオンする。一方、ハイレベルのＰＯＣ信号３１が読
み出し用のコントロールゲート３３ａのゲート電極に供
給されており、コントロールゲート３３ａはオンする。
と、ＰＯＣ（Ｐｏｗｅｒ Ｏｎ Ｃｌｅａｒ）信号３１
が立ち上がる。このＰＯＣ信号３１はインバータ４５に
よって反転され、ロウレベルの信号３１￣（ＰＯＣ信号
３１の反転信号を示す）となる。ロウレベルの信号３１
￣をゲート電極にうけて、Ｐチャネル型ＭＯＳＦＥＴ４
１はオンする。一方、ハイレベルのＰＯＣ信号３１が読
み出し用のコントロールゲート３３ａのゲート電極に供
給されており、コントロールゲート３３ａはオンする。
【０００４】コントロールゲート３３ａとＰチャネル型
ＭＯＳＦＥＴ４１がオンすることにより、Ｅ2 ＰＲＯＭ
セル３３からクロックドインバータ４２の入力端に読み
出し信号４０が供給される。
ＭＯＳＦＥＴ４１がオンすることにより、Ｅ2 ＰＲＯＭ
セル３３からクロックドインバータ４２の入力端に読み
出し信号４０が供給される。
【０００５】読み出し信号４０がハイレベルならば、ク
ロックドインバータ４２はロウレベルの信号を出力し、
これに応答して、インバータ４３はハイレベルの信号３
２を出力する。一方、読み出し信号４０がロウレベルな
らば、クロックドインバータ４２はハイレベルの信号を
出力し、これに応答して、インバータ４３はロウレベル
の信号３２を出力する。なお、この時、ハイレベルのＰ
ＯＣ信号３１とロウレベルの信号３１￣により、クロッ
クドインバータ４４はハイインピーダンス状態になる。
ロックドインバータ４２はロウレベルの信号を出力し、
これに応答して、インバータ４３はハイレベルの信号３
２を出力する。一方、読み出し信号４０がロウレベルな
らば、クロックドインバータ４２はハイレベルの信号を
出力し、これに応答して、インバータ４３はロウレベル
の信号３２を出力する。なお、この時、ハイレベルのＰ
ＯＣ信号３１とロウレベルの信号３１￣により、クロッ
クドインバータ４４はハイインピーダンス状態になる。
【０００６】その後、電源電圧ＶＤＤが安定化すると、
ＰＯＣ信号３１がロウレベルに立ち下がり、信号３１￣
がハイレベルになる。すると、クロックドインバータ４
２がハイインピーダンス状態に変化する。一方、クロッ
クドインバータ４４が動作を開始し、インバータ４３及
びクロックドインバータ４４によって構成されるラッチ
回路によって出力信号３２はハイレベルまたはロウレベ
ルに保持される。
ＰＯＣ信号３１がロウレベルに立ち下がり、信号３１￣
がハイレベルになる。すると、クロックドインバータ４
２がハイインピーダンス状態に変化する。一方、クロッ
クドインバータ４４が動作を開始し、インバータ４３及
びクロックドインバータ４４によって構成されるラッチ
回路によって出力信号３２はハイレベルまたはロウレベ
ルに保持される。
【０００７】
【発明が解決しようとする課題】図９の回路は、上記の
ようにＰＯＣ信号３１が図１１（ａ）に示すように確実
にハイレベルに立ち上がる場合は正常に動作する。
ようにＰＯＣ信号３１が図１１（ａ）に示すように確実
にハイレベルに立ち上がる場合は正常に動作する。
【０００８】しかし、図１１（ｂ）に示すようにＰＯＣ
信号３１が電源電圧ＶＤＤまでフルバイアスされない場
合（ＰＯＣ信号３１のレベルがインバータ４５のしきい
値電圧を越えない場合）及びＰＯＣ信号３１のパルス幅
が狭い場合には、ＰＯＣ信号３１の立ち上がりが検出さ
れず、ＰＯＣ信号３１￣がハイレベルに固定されてしま
う。即ち、ＰＯＣ信号３１と信号３１￣が共にハイレベ
ルであるとみなされてしまう。
信号３１が電源電圧ＶＤＤまでフルバイアスされない場
合（ＰＯＣ信号３１のレベルがインバータ４５のしきい
値電圧を越えない場合）及びＰＯＣ信号３１のパルス幅
が狭い場合には、ＰＯＣ信号３１の立ち上がりが検出さ
れず、ＰＯＣ信号３１￣がハイレベルに固定されてしま
う。即ち、ＰＯＣ信号３１と信号３１￣が共にハイレベ
ルであるとみなされてしまう。
【０００９】読み出し信号４０がハイレベルの場合に
は、図１０に示されるクロックドインバータ４２のＮチ
ャネル型ＭＯＳＦＥＴ４２ｄのゲート電極にハイレベル
のＰＯＣ信号３１が供給され、Ｐチャネル型ＭＯＳＦＥ
Ｔ４２ａのゲート電極にはハイレベルのＰＯＣ信号３１
￣が供給され、Ｐチャネル型ＭＯＳＦＥＴ４２ｂ及びＮ
チャネル型ＭＯＳＦＥＴ４２ｃのゲート電極にはハイレ
ベルの読み出し信号４０が供給され、Ｎチャネル型ＭＯ
ＳＦＥＴ４２ｃ及び４２ｄがオンし、クロックドインバ
ータ４２は期待通りのロウレベルの信号を出力する。
は、図１０に示されるクロックドインバータ４２のＮチ
ャネル型ＭＯＳＦＥＴ４２ｄのゲート電極にハイレベル
のＰＯＣ信号３１が供給され、Ｐチャネル型ＭＯＳＦＥ
Ｔ４２ａのゲート電極にはハイレベルのＰＯＣ信号３１
￣が供給され、Ｐチャネル型ＭＯＳＦＥＴ４２ｂ及びＮ
チャネル型ＭＯＳＦＥＴ４２ｃのゲート電極にはハイレ
ベルの読み出し信号４０が供給され、Ｎチャネル型ＭＯ
ＳＦＥＴ４２ｃ及び４２ｄがオンし、クロックドインバ
ータ４２は期待通りのロウレベルの信号を出力する。
【００１０】しかし、読み出し信号４０がロウレベルの
場合に、図１０に示されるクロックドインバータ４２の
Ｎチャネル型ＭＯＳＦＥＴ４２ｄのゲート電極にハイレ
ベルのＰＯＣ信号３１が供給され、Ｐチャネル型ＭＯＳ
ＦＥＴ４２ａのゲート電極にハイレベルの信号３１￣が
供給され、Ｐチャネル型ＭＯＳＦＥＴ４２ｂ及びＮチャ
ネル型ＭＯＳＦＥＴ４２ｃのゲート電極にはロウレベル
の読み出し信号４０が供給される。この結果、Ｐチャネ
ル型ＭＯＳＦＥＴ４２ａ及びＮチャネル型ＭＯＳＦＥＴ
４２ｃが共にオフし、クロックドインバータ４２はハイ
インピーダンス状態となり、正常な動作を行わない。
場合に、図１０に示されるクロックドインバータ４２の
Ｎチャネル型ＭＯＳＦＥＴ４２ｄのゲート電極にハイレ
ベルのＰＯＣ信号３１が供給され、Ｐチャネル型ＭＯＳ
ＦＥＴ４２ａのゲート電極にハイレベルの信号３１￣が
供給され、Ｐチャネル型ＭＯＳＦＥＴ４２ｂ及びＮチャ
ネル型ＭＯＳＦＥＴ４２ｃのゲート電極にはロウレベル
の読み出し信号４０が供給される。この結果、Ｐチャネ
ル型ＭＯＳＦＥＴ４２ａ及びＮチャネル型ＭＯＳＦＥＴ
４２ｃが共にオフし、クロックドインバータ４２はハイ
インピーダンス状態となり、正常な動作を行わない。
【００１１】このように、従来の読み出し回路では、何
等かの原因により、ＰＯＣ信号３１が十分にハイレベル
ならない場合、或いは、ＰＯＣ信号３１のパルス幅が狭
い場合、信号３１￣がハイレベルに固定され、読み出し
信号４０がロウレベルの場合には、クロックドインバー
タ４２が常時ハイインピーダンス状態となるので、誤動
作を生じるという問題があった。本発明は上記実情に鑑
みなされたもので、電源投入時の読み出し回路の出力の
不定レベルを防止することを目的とする。また、この発
明の他の目的は、より信頼性の高い読み出し回路を提供
することである。
等かの原因により、ＰＯＣ信号３１が十分にハイレベル
ならない場合、或いは、ＰＯＣ信号３１のパルス幅が狭
い場合、信号３１￣がハイレベルに固定され、読み出し
信号４０がロウレベルの場合には、クロックドインバー
タ４２が常時ハイインピーダンス状態となるので、誤動
作を生じるという問題があった。本発明は上記実情に鑑
みなされたもので、電源投入時の読み出し回路の出力の
不定レベルを防止することを目的とする。また、この発
明の他の目的は、より信頼性の高い読み出し回路を提供
することである。
【００１２】
【課題を解決するための手段】読み出し回路は、第１の
インバータ回路と、制御電極が前記第１のインバータ回
路の出力端に接続され、電流路の一端に第１の電圧が供
給されるトランジスタと、入力端が前記トランジスタの
電流路の他端に接続され、前記第１のインバータ回路の
出力が第１のクロック部に供給される第１のクロックド
インバータと、入力端が前記第１のクロックドインバー
タの出力端に接続される第２のインバータ回路と、入力
端が前記第２のインバータ回路の出力端に接続され、出
力端が前記第２のインバータ回路の入力端に接続され、
前記第２のインバータ回路と共にラッチ回路を構成する
第２のクロックドインバータと、前記第１の電圧の立上
がりを検出し、パルス信号を出力する第１の回路と、所
定周期のパルス信号を出力する第２の回路と、前記第１
及び第２の回路の出力信号を組み合わせ、読み出し制御
信号として前記第１のインバータ回路の入力端と前記第
１のクロックドインバータの第２のクロック部に供給す
る第３の回路を具備することを特徴とする。
インバータ回路と、制御電極が前記第１のインバータ回
路の出力端に接続され、電流路の一端に第１の電圧が供
給されるトランジスタと、入力端が前記トランジスタの
電流路の他端に接続され、前記第１のインバータ回路の
出力が第１のクロック部に供給される第１のクロックド
インバータと、入力端が前記第１のクロックドインバー
タの出力端に接続される第２のインバータ回路と、入力
端が前記第２のインバータ回路の出力端に接続され、出
力端が前記第２のインバータ回路の入力端に接続され、
前記第２のインバータ回路と共にラッチ回路を構成する
第２のクロックドインバータと、前記第１の電圧の立上
がりを検出し、パルス信号を出力する第１の回路と、所
定周期のパルス信号を出力する第２の回路と、前記第１
及び第２の回路の出力信号を組み合わせ、読み出し制御
信号として前記第１のインバータ回路の入力端と前記第
１のクロックドインバータの第２のクロック部に供給す
る第３の回路を具備することを特徴とする。
【００１３】
【作用】上記構成によれば、第３の回路の第１の入力端
に供給される第１の回路からの信号が、例えフルバイア
スされないまたはパルス幅が狭くても、第３の回路の第
２の入力端にクロック信号に応答した第２の回路からの
信号が供給されているので、第１のクロックドインバー
タによりメモリセルの記憶データが読み出される。
に供給される第１の回路からの信号が、例えフルバイア
スされないまたはパルス幅が狭くても、第３の回路の第
２の入力端にクロック信号に応答した第２の回路からの
信号が供給されているので、第１のクロックドインバー
タによりメモリセルの記憶データが読み出される。
【００１４】
【実施例】以下、図面を参照して本発明の一実施例に係
る読み出し回路について説明する。図１には、Ｅ2 ＰＲ
ＯＭセル３と読み出し回路が示されている。Ｅ2 ＰＲＯ
Ｍセル３は読み出し用のコントロールゲート３ａと、デ
ータを記憶する為のセルを有している。
る読み出し回路について説明する。図１には、Ｅ2 ＰＲ
ＯＭセル３と読み出し回路が示されている。Ｅ2 ＰＲＯ
Ｍセル３は読み出し用のコントロールゲート３ａと、デ
ータを記憶する為のセルを有している。
【００１５】読み出し回路はＰＯＣ信号生成回路１ａ、
ＩＴＤ信号生成回路５ａ、信号生成回路７、Ｐチャネル
型ＭＯＳＦＥＴ１１、インバータ１３、１５、クロック
ドインバータ１２、１４から構成されている。尚、イン
バータ１３とクロックドインバータ１４はラッチ回路を
構成している。
ＩＴＤ信号生成回路５ａ、信号生成回路７、Ｐチャネル
型ＭＯＳＦＥＴ１１、インバータ１３、１５、クロック
ドインバータ１２、１４から構成されている。尚、イン
バータ１３とクロックドインバータ１４はラッチ回路を
構成している。
【００１６】信号生成回路７にはＰＯＣ信号（Ｐｏｗｅ
ｒ Ｏｎ Ｃｌｅａｒ）１及びＩＴＤ（Ｉｎｐｕｔ Ｔ
ｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ）信号５が供給され
ている。ＰＯＣ信号１は初期値設定用の信号であり、電
源８を立ち上げた時に１回出力されるハイレベル信号で
ある。また、ＩＴＤ信号５は電源８立ち上げ後、内部ク
ロックのレベル変化に応じて所定期間ハイレベルとなる
信号である。
ｒ Ｏｎ Ｃｌｅａｒ）１及びＩＴＤ（Ｉｎｐｕｔ Ｔ
ｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ）信号５が供給され
ている。ＰＯＣ信号１は初期値設定用の信号であり、電
源８を立ち上げた時に１回出力されるハイレベル信号で
ある。また、ＩＴＤ信号５は電源８立ち上げ後、内部ク
ロックのレベル変化に応じて所定期間ハイレベルとなる
信号である。
【００１７】信号生成回路７は、ＰＯＣ信号１及びＩＴ
Ｄ信号５の信号を受けて、信号６をインバータ１５の入
力端、コントロールゲート３ａ、クロックドインバータ
１２の第１のクロック入力端、クロックドインバータ１
４の第２のクロック入力端に供給する。インバータ１５
の出力する信号６￣（６￣は６の反転信号を示す）は、
Ｐチャネル型ＭＯＳＦＥＴ１１のゲート電極、クロック
ドインバータ１２の第２のクロック入力端、クロックド
インバータ１４の第１のクロック入力端に供給されてい
る。Ｐチャネル型ＭＯＳＦＥＴ１１の電流路の一端には
電源８の電源電圧ＶＤＤが供給され、その他端はクロッ
クドインバータ１２の入力端に接続されている。
Ｄ信号５の信号を受けて、信号６をインバータ１５の入
力端、コントロールゲート３ａ、クロックドインバータ
１２の第１のクロック入力端、クロックドインバータ１
４の第２のクロック入力端に供給する。インバータ１５
の出力する信号６￣（６￣は６の反転信号を示す）は、
Ｐチャネル型ＭＯＳＦＥＴ１１のゲート電極、クロック
ドインバータ１２の第２のクロック入力端、クロックド
インバータ１４の第１のクロック入力端に供給されてい
る。Ｐチャネル型ＭＯＳＦＥＴ１１の電流路の一端には
電源８の電源電圧ＶＤＤが供給され、その他端はクロッ
クドインバータ１２の入力端に接続されている。
【００１８】Ｅ2 ＰＲＯＭセル３からの読み出し信号１
０はクロックドインバータ１２の入力端に供給されてお
り、クロックドインバータ１２の出力端はインバータ１
３の入力端に接続されている。インバータ１３の出力信
号はクロックドインバータ１４の入力端に供給される。
インバータ１３の出力信号は、読み出し回路の出力信号
２となる。クロックドインバータ１４の出力端はインバ
ータ１３の入力端に接続されている。次に、各部の詳細
な構成について説明する。まず、ＰＯＣ信号生成回路１
ａとＩＴＤ信号生成回路５ａの具体的な構成について説
明する。
０はクロックドインバータ１２の入力端に供給されてお
り、クロックドインバータ１２の出力端はインバータ１
３の入力端に接続されている。インバータ１３の出力信
号はクロックドインバータ１４の入力端に供給される。
インバータ１３の出力信号は、読み出し回路の出力信号
２となる。クロックドインバータ１４の出力端はインバ
ータ１３の入力端に接続されている。次に、各部の詳細
な構成について説明する。まず、ＰＯＣ信号生成回路１
ａとＩＴＤ信号生成回路５ａの具体的な構成について説
明する。
【００１９】ＰＯＣ信号生成回路１ａは図２に示すよう
にＰチャネル型ＭＯＳＦＥＴ２０１、インバータ２０２
乃至２０４とコンデンサ２０５から構成される。Ｐチャ
ネル型ＭＯＳＦＥＴ２０１の電流路の一端には電源８の
電源電圧ＶＤＤが供給されており、電流路の他端はコン
デンサ２０５の一端及びインバータ２０２の入力端に接
続されており、Ｐチャネル型ＭＯＳＦＥＴ２０１のゲー
ト電極は接地されている。コンデンサ２０５の他端は接
地されている。インバータ２０２の出力はカスケード接
続されたインバータ２０３、２０４を介してＰＯＣ信号
１となる。
にＰチャネル型ＭＯＳＦＥＴ２０１、インバータ２０２
乃至２０４とコンデンサ２０５から構成される。Ｐチャ
ネル型ＭＯＳＦＥＴ２０１の電流路の一端には電源８の
電源電圧ＶＤＤが供給されており、電流路の他端はコン
デンサ２０５の一端及びインバータ２０２の入力端に接
続されており、Ｐチャネル型ＭＯＳＦＥＴ２０１のゲー
ト電極は接地されている。コンデンサ２０５の他端は接
地されている。インバータ２０２の出力はカスケード接
続されたインバータ２０３、２０４を介してＰＯＣ信号
１となる。
【００２０】ＩＴＤ信号生成回路５ａは図４に示すよう
に、電源８の電源電圧を受けて動作するクロック信号発
生源９、インバータ４０１、遅延回路４０２、Ｅｘ．Ｎ
ＯＲ回路４０３から構成される。遅延回路４０２は、イ
ンバータ４０２ａ、インバータ４０２ｂ、コンデンサ４
０２ｃから構成されており、クロック信号発生源９から
のパルス信号を遅延してＥｘ−ＯＲ回路４０３に供給す
る。Ｅｘ．ＮＯＲ回路４０３の出力信号がＩＴＤ信号５
となる。信号生成回路７は、図６に示すように、ＯＲ回
路から構成される。
に、電源８の電源電圧を受けて動作するクロック信号発
生源９、インバータ４０１、遅延回路４０２、Ｅｘ．Ｎ
ＯＲ回路４０３から構成される。遅延回路４０２は、イ
ンバータ４０２ａ、インバータ４０２ｂ、コンデンサ４
０２ｃから構成されており、クロック信号発生源９から
のパルス信号を遅延してＥｘ−ＯＲ回路４０３に供給す
る。Ｅｘ．ＮＯＲ回路４０３の出力信号がＩＴＤ信号５
となる。信号生成回路７は、図６に示すように、ＯＲ回
路から構成される。
【００２１】次に、クロックドインバータ１２、１４の
構成について説明する。クロックドインバータ１２は、
図７（ａ）に示すように、ＰチャネルＭＯＳＦＥＴ１２
ａ、１２ｂとＮチャネルＭＯＳＦＥＴ１２ｃ、１２ｄか
ら構成される。Ｐチャネル型ＭＯＳＦＥＴ１２ａの電流
路の一端には電源電圧ＶＤＤが供給されており、他端は
Ｐチャネル型ＭＯＳＦＥＴ１２ｂの電流路の一端に接続
されており、Ｐチャネル型ＭＯＳＦＥＴ１２ｂの電流路
の他端はＮチャネル型ＭＯＳＦＥＴ１２ｃの電流路の一
端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１２ｃの電流
路の他端はＮチャネル型ＭＯＳＦＥＴ１２ｄの電流路の
一端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１２ｄの電
流路の他端は接地されている。
構成について説明する。クロックドインバータ１２は、
図７（ａ）に示すように、ＰチャネルＭＯＳＦＥＴ１２
ａ、１２ｂとＮチャネルＭＯＳＦＥＴ１２ｃ、１２ｄか
ら構成される。Ｐチャネル型ＭＯＳＦＥＴ１２ａの電流
路の一端には電源電圧ＶＤＤが供給されており、他端は
Ｐチャネル型ＭＯＳＦＥＴ１２ｂの電流路の一端に接続
されており、Ｐチャネル型ＭＯＳＦＥＴ１２ｂの電流路
の他端はＮチャネル型ＭＯＳＦＥＴ１２ｃの電流路の一
端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１２ｃの電流
路の他端はＮチャネル型ＭＯＳＦＥＴ１２ｄの電流路の
一端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１２ｄの電
流路の他端は接地されている。
【００２２】Ｐチャネル型ＭＯＳＦＥＴ１２ａのゲート
電極はインバータ１５の出力端に接続されている。Ｐチ
ャネル型ＭＯＳＦＥＴ１２ｂ及びＮチャネル型ＭＯＳＦ
ＥＴ１２ｃのゲート電極はＥ2 ＰＲＯＭセル３の出力端
に接続されている。Ｎチャネル型ＭＯＳＦＥＴ１２ｄの
ゲート電極は信号生成回路７の出力端に接続されてい
る。
電極はインバータ１５の出力端に接続されている。Ｐチ
ャネル型ＭＯＳＦＥＴ１２ｂ及びＮチャネル型ＭＯＳＦ
ＥＴ１２ｃのゲート電極はＥ2 ＰＲＯＭセル３の出力端
に接続されている。Ｎチャネル型ＭＯＳＦＥＴ１２ｄの
ゲート電極は信号生成回路７の出力端に接続されてい
る。
【００２３】クロックドインバータ１４は、図７（ｂ）
に示すように、ＰチャネルＭＯＳＦＥＴ１４ａ、１４ｂ
とＮチャネルＭＯＳＦＥＴ１４ｃ、１４ｄから構成され
る。ＰチャネルＭＯＳＦＥＴ１４ａの電流路の一端には
電源電圧ＶＤＤが供給されており、他端はＰチャネルＭ
ＯＳＦＥＴ１４ｂの電流路の一端に接続されており、Ｐ
チャネルＭＯＳＦＥＴ１４ｂの電流路の他端は、Ｎチャ
ネル型ＭＯＳＦＥＴ１４ｃの電流路の一端に接続され、
Ｎチャネル型ＭＯＳＦＥＴ１４ｃの電流路の他端はＮチ
ャネル型ＭＯＳＦＥＴ１４ｄの電流路の一端に接続さ
れ、Ｎチャネル型ＭＯＳＦＥＴ１４ｄの電流路の他端は
接地されている。
に示すように、ＰチャネルＭＯＳＦＥＴ１４ａ、１４ｂ
とＮチャネルＭＯＳＦＥＴ１４ｃ、１４ｄから構成され
る。ＰチャネルＭＯＳＦＥＴ１４ａの電流路の一端には
電源電圧ＶＤＤが供給されており、他端はＰチャネルＭ
ＯＳＦＥＴ１４ｂの電流路の一端に接続されており、Ｐ
チャネルＭＯＳＦＥＴ１４ｂの電流路の他端は、Ｎチャ
ネル型ＭＯＳＦＥＴ１４ｃの電流路の一端に接続され、
Ｎチャネル型ＭＯＳＦＥＴ１４ｃの電流路の他端はＮチ
ャネル型ＭＯＳＦＥＴ１４ｄの電流路の一端に接続さ
れ、Ｎチャネル型ＭＯＳＦＥＴ１４ｄの電流路の他端は
接地されている。
【００２４】Ｐチャネル型ＭＯＳＦＥＴ１４ａのゲート
電極は信号生成回路７の出力端に接続され、Ｐチャネル
型ＭＯＳＦＥＴ１４ｂのゲート電極及びＮチャネル型Ｍ
ＯＳＦＥＴ１４ｃのゲート電極はインバータ１４の出力
端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１４ｄのゲー
ト電極はインバータ１５の出力端に接続されている。次
に、上記構成の読み出し回路の動作を説明する。図１に
示す読み出し回路の動作を説明する前に、ＰＯＣ信号生
成回路１ａ及びＩＴＤ信号生成回路５ａの動作について
説明する。
電極は信号生成回路７の出力端に接続され、Ｐチャネル
型ＭＯＳＦＥＴ１４ｂのゲート電極及びＮチャネル型Ｍ
ＯＳＦＥＴ１４ｃのゲート電極はインバータ１４の出力
端に接続され、Ｎチャネル型ＭＯＳＦＥＴ１４ｄのゲー
ト電極はインバータ１５の出力端に接続されている。次
に、上記構成の読み出し回路の動作を説明する。図１に
示す読み出し回路の動作を説明する前に、ＰＯＣ信号生
成回路１ａ及びＩＴＤ信号生成回路５ａの動作について
説明する。
【００２５】まず、ＰＯＣ信号生成回路１ａの動作につ
いて説明する。まず、図３に示すように電源８が立ち上
がると、図３（ｂ）に示すように、図２のＡ点の電圧
は、Ｐチャネル型ＭＯＳＦＥＴ２０１とコンデンサ２０
５の積分回路の関係により徐々に立ち上がる。Ａ点の電
圧はインバータ２０２の入力端に供給される。インバー
タ２０２に供給された電圧は、図３（ｂ）のａ点以前で
は図２のインバータ２０２のしきい値電圧以下であるの
でロウレベルであると判断され、それが反転され、図３
（ｃ）に示すようにハイレベルになる。Ｂ点のハイレベ
ルの信号はインバータ２０３及び２０４を介して図３
（ｄ）に示すように、ハイレベルのＰＯＣ信号１として
出力される。
いて説明する。まず、図３に示すように電源８が立ち上
がると、図３（ｂ）に示すように、図２のＡ点の電圧
は、Ｐチャネル型ＭＯＳＦＥＴ２０１とコンデンサ２０
５の積分回路の関係により徐々に立ち上がる。Ａ点の電
圧はインバータ２０２の入力端に供給される。インバー
タ２０２に供給された電圧は、図３（ｂ）のａ点以前で
は図２のインバータ２０２のしきい値電圧以下であるの
でロウレベルであると判断され、それが反転され、図３
（ｃ）に示すようにハイレベルになる。Ｂ点のハイレベ
ルの信号はインバータ２０３及び２０４を介して図３
（ｄ）に示すように、ハイレベルのＰＯＣ信号１として
出力される。
【００２６】次に、ＩＴＤ信号生成回路５ａの動作につ
いて説明する。電源８がオンすると、クロック信号発生
源９が発振を開始する。このクロック信号は、インバー
タ４０１により反転されて端子Ｇに供給され、遅延回路
４０２により遅延されて端子Ｈに供給される。このた
め、クロック信号の信号レベルが変化すると、遅延回路
４０２の遅延時間分だけＥｘ．ＮＯＲ回路４０３の入力
端子ＧとＨの電位が異なり、図５（ｄ）に示されるよう
に、ＩＴＤ信号５はハイレベルになる。次に、図８を参
照して、図１に示される読み出し回路の動作を説明す
る。
いて説明する。電源８がオンすると、クロック信号発生
源９が発振を開始する。このクロック信号は、インバー
タ４０１により反転されて端子Ｇに供給され、遅延回路
４０２により遅延されて端子Ｈに供給される。このた
め、クロック信号の信号レベルが変化すると、遅延回路
４０２の遅延時間分だけＥｘ．ＮＯＲ回路４０３の入力
端子ＧとＨの電位が異なり、図５（ｄ）に示されるよう
に、ＩＴＤ信号５はハイレベルになる。次に、図８を参
照して、図１に示される読み出し回路の動作を説明す
る。
【００２７】図８（ａ）に示すように電源８の電源電圧
ＶＤＤが立ち上がると、ＰＯＣ信号生成回路１ａによっ
て図８（ｃ）に示すようなハイレベルのＰＯＣ信号１が
得られる。このＰＯＣ信号１が正常な場合、このＰＯＣ
信号１は信号生成回路７を構成するＯＲ回路を介して、
インバータ１５、Ｅ2 ＰＲＯＭセル３のゲート３ａ等に
供給され、インバータ１５の出力はロウレベルとなる。
ＶＤＤが立ち上がると、ＰＯＣ信号生成回路１ａによっ
て図８（ｃ）に示すようなハイレベルのＰＯＣ信号１が
得られる。このＰＯＣ信号１が正常な場合、このＰＯＣ
信号１は信号生成回路７を構成するＯＲ回路を介して、
インバータ１５、Ｅ2 ＰＲＯＭセル３のゲート３ａ等に
供給され、インバータ１５の出力はロウレベルとなる。
【００２８】すると、ＭＯＳＦＥＴ１１及びコントロー
ルゲート３ａがオンし、Ｅ2 ＰＲＯＭセル３の記憶デー
タが読み出され、読み出し信号１０が出力される。読み
出し信号１０はクロックドインバータ１２、インバータ
１３を介して、出力信号２として出力される。その後、
ＰＯＣ信号１が立ち下がると、ＭＯＳＦＥＴ１１及びゲ
ート３ａがオフし、クロックドインバータ１２がハイイ
ンピーダンス状態となる。しかし、クロックドインバー
タ１４がオンし、インバータ１３とラッチ回路を構成し
て、出力信号２のレベルを保持する。
ルゲート３ａがオンし、Ｅ2 ＰＲＯＭセル３の記憶デー
タが読み出され、読み出し信号１０が出力される。読み
出し信号１０はクロックドインバータ１２、インバータ
１３を介して、出力信号２として出力される。その後、
ＰＯＣ信号１が立ち下がると、ＭＯＳＦＥＴ１１及びゲ
ート３ａがオフし、クロックドインバータ１２がハイイ
ンピーダンス状態となる。しかし、クロックドインバー
タ１４がオンし、インバータ１３とラッチ回路を構成し
て、出力信号２のレベルを保持する。
【００２９】一方、電源電圧ＶＤＤの立上がりが急であ
るとＰＯＣ信号１のパルス幅は図８（ｃ）に点線で示す
ように狭くなる。また、何等かの原因でＰＯＣ信号１
は、図８（ｃ）の実線に示すように、そのピーク値がし
きい値電圧以下になる場合がある。このような場合、Ｐ
ＯＣ信号１は信号生成回路７によって検出されず、信号
生成回路７はロウレベルの信号６を出力し続ける。従っ
て、Ｅ2 ＰＲＯＭセル３のコントロールゲート３ａはオ
フ状態を維持し、Ｅ2 ＰＲＯＭセル３からのデータの読
み出しは行われない。
るとＰＯＣ信号１のパルス幅は図８（ｃ）に点線で示す
ように狭くなる。また、何等かの原因でＰＯＣ信号１
は、図８（ｃ）の実線に示すように、そのピーク値がし
きい値電圧以下になる場合がある。このような場合、Ｐ
ＯＣ信号１は信号生成回路７によって検出されず、信号
生成回路７はロウレベルの信号６を出力し続ける。従っ
て、Ｅ2 ＰＲＯＭセル３のコントロールゲート３ａはオ
フ状態を維持し、Ｅ2 ＰＲＯＭセル３からのデータの読
み出しは行われない。
【００３０】しかし、その後、クロック信号発生源９の
パルス信号のレベルが変化すると、ＩＴＤ信号５が図８
（ｅ）に示されるように、ハイレベルとなる。このＩＴ
Ｄ信号５は信号生成回路７を構成するＯＲ回路を介し
て、図８（ｆ）に示されるように、信号６として出力さ
れ、インバータ１５、ゲート３ａ等に供給される。イン
バータ１５の出力は図８（ｇ）に示されるように、ロウ
レベルとなる。すると、ＭＯＳＦＥＴ１１及びＥ2 ＰＲ
ＯＭセル３のコントローラゲート３ａがオンし、Ｅ2 Ｐ
ＲＯＭセル３の記憶データが読み出され、読み出し信号
１０が出力される。読み出し信号１０はクロックドイン
バータ１２、インバータ１３を介して、出力信号２とし
て出力される。
パルス信号のレベルが変化すると、ＩＴＤ信号５が図８
（ｅ）に示されるように、ハイレベルとなる。このＩＴ
Ｄ信号５は信号生成回路７を構成するＯＲ回路を介し
て、図８（ｆ）に示されるように、信号６として出力さ
れ、インバータ１５、ゲート３ａ等に供給される。イン
バータ１５の出力は図８（ｇ）に示されるように、ロウ
レベルとなる。すると、ＭＯＳＦＥＴ１１及びＥ2 ＰＲ
ＯＭセル３のコントローラゲート３ａがオンし、Ｅ2 Ｐ
ＲＯＭセル３の記憶データが読み出され、読み出し信号
１０が出力される。読み出し信号１０はクロックドイン
バータ１２、インバータ１３を介して、出力信号２とし
て出力される。
【００３１】その後、ＩＴＤ信号５が立ち下がると、Ｍ
ＯＳＦＥＴ１１及びゲート３ａがオフし、クロックドイ
ンバータ１２がハイインピーダンス状態となる。しか
し、クロックドインバータ１４がオンし、インバータ１
３とラッチ回路を構成して、出力信号２のレベルを保持
する。以後、同様の動作が、ＩＴＤ信号５が出力される
度に繰り返される。
ＯＳＦＥＴ１１及びゲート３ａがオフし、クロックドイ
ンバータ１２がハイインピーダンス状態となる。しか
し、クロックドインバータ１４がオンし、インバータ１
３とラッチ回路を構成して、出力信号２のレベルを保持
する。以後、同様の動作が、ＩＴＤ信号５が出力される
度に繰り返される。
【００３２】以上説明したように、上記実施例によれ
ば、ＰＯＣ信号１と信号１￣が何等かの原因により固定
されても、信号６と反転信号６￣が固定されることはな
く、クロックドインバータ１２が常時ハイインピーダン
ス状態に固定されることを防止出来、安定してメモリセ
ルの記憶データを読み出すことができる。
ば、ＰＯＣ信号１と信号１￣が何等かの原因により固定
されても、信号６と反転信号６￣が固定されることはな
く、クロックドインバータ１２が常時ハイインピーダン
ス状態に固定されることを防止出来、安定してメモリセ
ルの記憶データを読み出すことができる。
【００３３】上記実施例では、ＰＯＣ信号１とＩＴＤ信
号５をＯＲ回路（信号生成回路７）で組み合わせて使用
した。しかし、ＰＯＣ信号１は必ずしも使用する必要が
なくＩＴＤ信号５だけを使用しても良い。この場合は、
ＰＯＣ信号１と信号生成回路７を図１の回路から取り除
き、信号６に代えてＩＴＤ信号５を直接、インバータ１
５、ゲート３ａ等に供給すればよい。また、上記実施例
では、クロック信号からＩＴＤ信号５を生成したが、適
当な周期のクロック信号そのものをＩＴＤ信号５として
使用してもよい。その他、この発明は上記実施例に限定
されず、種々の変形が可能である。
号５をＯＲ回路（信号生成回路７）で組み合わせて使用
した。しかし、ＰＯＣ信号１は必ずしも使用する必要が
なくＩＴＤ信号５だけを使用しても良い。この場合は、
ＰＯＣ信号１と信号生成回路７を図１の回路から取り除
き、信号６に代えてＩＴＤ信号５を直接、インバータ１
５、ゲート３ａ等に供給すればよい。また、上記実施例
では、クロック信号からＩＴＤ信号５を生成したが、適
当な周期のクロック信号そのものをＩＴＤ信号５として
使用してもよい。その他、この発明は上記実施例に限定
されず、種々の変形が可能である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
電源投入時に読み出し回路の出力が不定になってしまう
という問題を解決出来る。
電源投入時に読み出し回路の出力が不定になってしまう
という問題を解決出来る。
【図１】本発明の一実施例に係る読み出し回路を示す図
である。
である。
【図２】図１に示すＰＯＣ信号生成回路の具体的な構成
を示す図である。
を示す図である。
【図３】図２に示すＰＯＣ信号生成回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図４】図１に示すＩＴＤ信号生成回路の具体的な構成
を示す図である。
を示す図である。
【図５】図４に示すＩＴＤ信号生成回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図６】図１に示す信号生成回路の具体的な構成を示す
図である。
図である。
【図７】図１に示す読み出し回路に係るクロックドイン
バータの具体的な構成を示す図である。
バータの具体的な構成を示す図である。
【図８】図１の読み出し回路の動作を示すタイミングチ
ャートである。
ャートである。
【図９】従来の読み出し回路を示す図である。
【図１０】図９に示す読み出し回路に係るクロックドイ
ンバータの具体的な構成を示す図である。
ンバータの具体的な構成を示す図である。
【図１１】図９の読み出し回路の動作を示すタイミング
チャートである。
チャートである。
１…ＰＯＣ信号、１ａ…ＰＯＣ信号生成回路、２…出力
信号、３…Ｅ2 ＰＲＯＭセル、４…書き込み信号、５…
ＩＴＤ信号、５ａ…ＩＴＤ信号生成回路、６…信号、６
￣…信号６の反転信号、７…信号生成回路、８…電源、
９…パルス信号発生源、１０…読み出し信号、１１…Ｐ
チャネル型ＭＯＳＦＥＴ、１２、１４…クロックドイン
バータ、１３、１５…インバータ。
信号、３…Ｅ2 ＰＲＯＭセル、４…書き込み信号、５…
ＩＴＤ信号、５ａ…ＩＴＤ信号生成回路、６…信号、６
￣…信号６の反転信号、７…信号生成回路、８…電源、
９…パルス信号発生源、１０…読み出し信号、１１…Ｐ
チャネル型ＭＯＳＦＥＴ、１２、１４…クロックドイン
バータ、１３、１５…インバータ。
Claims (6)
- 【請求項１】 第１のインバータ回路と、 制御電極が前記第１のインバータ回路の出力端に接続さ
れ、電流路の一端に第１の電圧が供給されるトランジス
タと、 入力端が前記トランジスタの電流路の他端に接続され、
前記第１のインバータ回路の出力が第１のクロック部に
供給される第１のクロックドインバータと、 入力端が前記第１のクロックドインバータの出力端に接
続される第２のインバータ回路と、 入力端が前記第２のインバータ回路の出力端に接続さ
れ、出力端が前記第２のインバータ回路の入力端に接続
され、前記第２のインバータ回路と共にラッチ回路を構
成する第２のクロックドインバータと、 前記第１の電圧の立上がりを検出し、パルス信号を出力
する第１の回路と、 所定周期のパルス信号を出力する第２の回路と、 前記第１及び第２の回路の出力信号を組み合わせ、読み
出し制御信号として前記第１のインバータ回路の入力端
と前記第１のクロックドインバータの第２のクロック部
に供給する第３の回路と、 を具備することを特徴とする読み出し回路。 - 【請求項２】 所定周期のパルス信号を出力する第１の
回路と、 前記パルス信号を受ける第１のインバータ回路と、 制御電極が前記第１のインバータ回路の出力端に接続さ
れ、電流路の一端に第１の電圧が供給されるトランジス
タと、 入力端が前記トランジスタの電流路の他端に接続され、
前記第１のインバータの出力が第１のクロック部に供給
され、前記パルス信号が第２のクロック部に供給される
第１のクロックドインバータと、 前記第１及び第２の出力信号を組み合わせ、読み出し制
御信号として前記第１のインバータ回路の入力端と前記
第１のクロックドインバータの第２のクロック部に供給
する第３の回路と、を具備することを特徴とする読み出
し回路。 - 【請求項３】 メモリセルに記憶されたデータをクロッ
クドインバータを介して読み出す読み出し回路におい
て、 前記クロックドインバータの第１のクロック制御端子に
クロックパルス信号に基づいて生成した制御信号を供給
し、前記クロックドインバータの第２のクロック制御端
子に前記制御信号をインバータを介して供給する、こと
を特徴とする読み出し回路。 - 【請求項４】 前記制御信号は、所定周期のクロック信
号であることを特徴とする請求項３載の読み出し回路。 - 【請求項５】 前記制御信号は、所定周期のクロック信
号と電源の立上がりを示す信号を組み合わせて生成され
た信号であることを特徴とする請求項３記載の読み出し
回路。 - 【請求項６】 前記制御信号は、さらに、前記メモリセ
ルの読み出しゲートを制御することを特徴とする請求項
３記載の読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17821892A JPH0620484A (ja) | 1992-07-06 | 1992-07-06 | 読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17821892A JPH0620484A (ja) | 1992-07-06 | 1992-07-06 | 読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620484A true JPH0620484A (ja) | 1994-01-28 |
Family
ID=16044653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17821892A Pending JPH0620484A (ja) | 1992-07-06 | 1992-07-06 | 読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620484A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970014A (en) * | 1997-05-30 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having two or more memory blocks |
| US7158439B2 (en) * | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-07-06 JP JP17821892A patent/JPH0620484A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970014A (en) * | 1997-05-30 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having two or more memory blocks |
| US7158439B2 (en) * | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7352604B2 (en) | 2003-08-11 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
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