KR0184508B1 - 딥 파워 다운 제어 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야: 반도체 메모리 장치의 딥파워다운 제어회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제: 소정시간동안 리셋모드에 진입할 경우에는 리커버리동작이 필요없이 활성화신호에 응답하여 칩을 인에이블시키는 것을 특징으로 하는 딥 파워 다운 제어회로를 제공함에 있다.

3. 발명의 해결방법의 요지: 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥파워다운 제어회로는 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연한후 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 것을 특징으로 한다.

4. 발명의 중요한 용도: 반도체 메모리 장치에 적합하게 사용된다.

Description

딥 파워 다운 제어회로

제1도는 본 발명의 따른 리셋신호의 타이밍도.

제2도는 본 발명의 실시예에 따라 구성된 딥 파워 다운 제어회로도.

제3도는 제2도에 도시된 회로의 주요부분에서 발생되는 신호들의 타이밍관계를 나타낸 타이밍도.

본 발명은 반도체 메모리 장치에서 칩이 대기상태로 존재할 때 상기 칩에서 소모되는 전류를 최소화하기 위한 딥 파워 다운 모드(Deep power down mode)에 진입하는 제어신호를 출력하는 딥 파워 다운 제어회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 칩이 활성화(Active)된 상태와 대기(Stand-by) 상태로 구분되어 동작된다. 칩을 활성화 상태와 대기 상태로 구분하는 것은 외부에서 인가되는 핀에 의해서 정해진다. 일례로 낸드형 플래쉬 메모리 장치는 칩 인에이블 핀으로 인가되는 외부 칩 인에이블신호의 하이레벨 상태 혹은 로우레벨 상태에 따라 칩의 대기상태 또는 활성화 상태로 구분되어 동작한다.

따라서, 칩이 활성화 상태로 동작하면 칩 내부에 존재하는 회로들이 동작하여 필요한 정보를 외부로 출력하거나 외부로 출력할 수 있도록 준비를 한다. 반면, 대기상태로 칩이 동작하면 칩이 바로 활성화 상태에 도달하도록 준비를 한다. 또한 칩 내부에서 소모되는 전력을 최소화 하도록하기 위해 활성화 상태로 진입할 수 있는 최소의 회로만을 남겨두고 모든 전류 경로를 차단한다.

그러나 칩이 계속 대기 상태로 장시간 유지하고 있으면 활성화 상태로 진입하기 위해서 인에이블되고 있는 회로에 의해서 계속해서 전류가 소모되기 때문에 불필요한 전력이 소모되는 결과를 초래한다. 따라서, 종래의 기술에서는 대기 전류의 소모를 줄이기 위해 칩의 리셋(Reset)모드에 진입함과 동시에 모든 전류 경로를 차단하여 대기 전류를 최소화하는 딥 파워 다운 모드(Deep power down mode)에 진입하도록 하는 방법을 사용하였다. 반면, 딥 파워 다운 모드에 진입하여 정상적인 활성화 상태로 전환하기 위해서는 수백 나노초 ns 또는 몇 마이크로초 μs의 리커버리(Recovery)시간이 소요된다. 즉 시스템 사용자가 잠시 동안만 리셋모드에 진입하였다가 활성화 모드로 진입하는 경우에도 항상 리커버리 시간을 가져야 한다는 부담이 있고 또한 시스템의 전체적인 수행능력을 저하시키는 원인이 된다. 부연하자면, 불필요한 시간의 낭비를 초래하게 된다.

따라서, 본 발명의 목적은 소정시간동안만 리셋모드에 진입할 경우에는 리커버리동작이 필요없이 활성화신호에 응답하여 칩을 인에이블시키는 것을 특징으로 하는 딥 파워 다운 제어회로를 제공함에 있다.

본 발명의 다른 목적은 시스템의 수행능력을 향상시킬 수 있는 딥 파워 다운 제어회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥파워다운 제어회로는 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연한후 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제1도는 본 발명의 따라 딥 파워 타운 모드에 진입하는 외부 타이밍도이다.

외부핀으로부터 제공되는 리셋신호가 논리레벨 하이에서 논리레벨 로우로 천이하면, 먼저 칩 리셋동작이 일어난 이후에도 계속 상기 리셋신호를 논리레벨 로우로 유지하면 어느 일정시간 T1이 지나고 난 다음 딥 파워 다운 모드 T2로 진입하는 것이다. 즉, 리셋신호가 인에이블되더라도 어느 일정시간 T1의 간격을 두어 활성화모드로 진입하기 위해 요구되는 리커버리 동작을 수행하지 않아도 되도록 하는 것이다. 왜냐하면, 딥 파워 다운 모드 T2에서 활성화 상태로 진입하기 위해서는 상기 리셋신호를 논리레벨 하이로 천이하여야 하고, 이어서 리커버리 시간 T3을 갖는 다음 칩이 정상 동작 즉 활성화 상태로 동작을 하게 되기 때문이다.

제2도는 본 발명의 실시예에 따라 구성된 딥 파워 다운에 진입하는 회로도이다.

제2도를 참조하여 구성을 살펴보면, 상기 리셋신호의 레벨변화에 응답하여 일정주기의 펄스를 출력하는 발진부(10)와, 상기 펄스를 인가 받아 이 펄스의 주기를 각기 배가시키는 천이레지스터들(21)∼(25)과, 상기 천이레지스터들(21)∼(25)중 일부 펄스를 코딩(Coding)하여 일정시간후 딥 파워 다운 모드에 진입하기 위한 딥파워다운 제어신호를 출력하는 딥파워다운 제어신호 생성부(40)로 되어 있다.

상기 딥파워다운 제어신호 생성부(40)는 상기 제1천이레지스터 (21)의 출력신호 φOSC1와 상기 제5천이레지스터(25)의 출력신호 φOSC5가 하이레벨일 때 래치회로(낸드게이트들(35)와 (36)으로 구성된 회로)의 레벨을 변화시켜 상기 딥파워다운 제어신호를 출력하게 된다.

제3도는 제2도에 대한 타이밍도이다.

제2도와 제3도를 참조하여 동작을 살펴보면, 리셋신호가 논리레벨 로우로 천이하면 상기 발진부(20)가 동작하여 일정주기를 가지면서 펄스 φOSC,를 출력한다. 이어 상기 펄스 φOSC,는 상기 제1천이레지스터(21)의 입력으로 작용하며 상기 제1천이레지스터(21)를 거치면서 출력펄스 φOSC1,가 배가된다. 또한 배가된 상기 펄스 φOSC1,는 다음 제2천이레지스터(22)의 입력으로 작용하여 주기가 다시 배가된 출력펄스 φOSC2,를갖게 한다. 이런 방식으로 하여 5번째 제5천이레지스터(25)의 출력펄스 φOSC,는 원래의 발진펄스 φOSC,의 주기보다 2⁵으로 32배의 주기를 갖는 신호를 출력하게 된다. 이 러한 상기 천이레지스터들(21)∼(25)의 출력신호중 펄스 φOSCI1과 φOSC5를 조합하여 두 신호가 하이레벨 상태로 천이하는 시점에서 딥 파워 다운 모드에 진입하는 신호인 상기 딥파워다운 제어신호가 하이레벨에서 로우레벨로 천이된다. 따라서, 상기 딥파워다운 제어신호는 상기 리셋신호가 로우레벨로 유지되는 순간까지는 계속해서 활성화되며 전류 경로가 있는 모든 회로부분을 비활성화 시킴으로써 파워가 소모되는 전류를 최소화한다.

전술한 바와 같은 딥파워다운 제어회로의 구현으로 종래 기술에서 언급하였던 상기 리셋신호가 인에블됨과 동시에 딥 파워 다운모드에 진입함으로 인해 어느 일정시간이 경과한후 활성화 상태로 진입하기 위해서는 반드시 리커버리 시간이 필요했었는데, 본 발명에서는 일정 시간후 딥 파워 다운모드에 진입함으로써 시스템 사용자가 보다 효율적으로 리셋동작을 수행할 수 있다는 장점이 있다.

상기한 바와 같이 본 발명에 따르면, 소정시간동안만 리셋모드에 진입할 경우에는 리커버리동작이 필요없이 활성화신호에 응답하여 칩을 인에이블시킬수 있다는 이점이 있다. 또한 본 발명은 시스템의 수행능력을 향상시킬 수 있는 이점을 가진다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (5)

1. 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥파워다운 제어회로에 있어서: 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연한후 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 딥파워다운 제어신호를 출력하는 제어신호 발생부를 구비하는 것을 특징으로 하는 딥파워다운 제어회로.
2. 제1항에 있어서, 상기 제어신호 발생부는 상기 인에이블된 리셋신호에 응답하여 일정주기의 펄스를 출력하는 발진부와, 상기 펄스를 입력으로하여 상기 펄스의 주기를 연속적으로 배가시키는 천이 레지스터들과, 상기 배가된 두 펄스에 응답하여 상기 미리 설정된 시간동안 지연한후 상기 전류경로를 차단하기 위한 딥파워다운 제어신호를 제공하는 딥파원다운 제어신호 발생부를 구비함을 특징으로 하는 딥파워다운 제어회로.
3. 제1항에 있어서, 상기 지연시간은 200μs이상의 시간임을 특징으로 하는 딥파워다운 제어회로.
4. 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥파워다운 제어방법에 있어서: 외부핀으로부터 제공되는 리셋신호가 인에블되는 것을 감지하여 미리 설정된 시간동안 지연하는 과정과, 상기 지연된 신호에 응답하여 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 딥파워다운 제어신호를 출력하는 과정을 가짐을 특징으로 하는 딥파워다운 제어 방법.
5. 제4항에 있어서, 상기 지연시간은 200μs이상의 시간임을 특징으로 하는 딥파워다운 제어 방법.