KR970071813A - 딥 파워 다운 제어회로 - Google Patents
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- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 딥 파워 다운 제어회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
소정시간동안만 리셋모드에 진입할 경우에는 리커버리동작이 필요없이 활성화신호에 응답하여 칩을 인에이블시키는 것을 특징으로 하는 딥 파워 다운 제어회로를 제공함에 있다.
3. 발명의 해결방법의 요지
반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥 파워 다운 제어회로는 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연한 후 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 것을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 따른 리셋신호의 타이밍도, 제2도는 본 발명의 실시예에 따라 구성된 딥 파워 다운 제어회로도.
Claims (5)
- 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥 파워 다운 제어회로에 있어서; 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연한 후 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 딥 파워 다운 제어신호를 출력하는 제어신호 발생부를 구비하는 것을 특징으로 하는 딥 파워 다운 제어회로.
- 제1항에 있어서, 상기 제어신호 발생부는 상기 인에이블된 리셋신호에 응답하여 일정주기의 펄스를 출력하는 발진부와, 상기 펄스를 입력으로 하여 상기 펄스를 주기를 연속적으로 배가시키는 천이 레지스터들과, 상기 배가된 두 펄스에 응답하여 상기 미리 설정된 시간동안 지연한 후 상기 전류경로를 차단하기 위한 딥파워 다운 제어신호를 제공하는 딥 파워 다운 제어신호를 발생부를 구비함을 특징으로 하는 딥 파워 다운 제어회로.
- 제1항에 있어서, 상기 지연시간은 200㎲이상의 시간임을 특징으로 하는 딥 파워 다운 제어회로.
- 반도체 메모리 장치의 대기 동작시 전류소모를 줄이기 위한 딥 파워 다운 제어방법에 있어서; 외부핀으로부터 제공되는 리셋신호가 인에이블되는 것을 감지하여 미리 설정된 시간동안 지연하는 과정과, 상기 지연된 신호에 응답하여 상기 반도체 메모리 장치내의 모든 전류경로를 차단하는 딥 파워 다운 제어신호를 출력하는 과정을 가짐을 특징으로 하는 딥 파워 다운 제어방법.
- 제4항에 있어서, 상기 지연시간은 200㎲ 이상의 시간임을 특징으로 하는 딥 파워 다운 제어방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012238A KR0184508B1 (ko) | 1996-04-22 | 1996-04-22 | 딥 파워 다운 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012238A KR0184508B1 (ko) | 1996-04-22 | 1996-04-22 | 딥 파워 다운 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970071813A true KR970071813A (ko) | 1997-11-07 |
| KR0184508B1 KR0184508B1 (ko) | 1999-04-15 |
Family
ID=19456342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960012238A KR0184508B1 (ko) | 1996-04-22 | 1996-04-22 | 딥 파워 다운 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184508B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490295B1 (ko) * | 1997-12-31 | 2005-08-25 | 주식회사 하이닉스반도체 | 반도체메모리장치용파워리셋회로 |
| KR100498438B1 (ko) * | 1998-12-23 | 2005-09-02 | 삼성전자주식회사 | 반도체 메모리장치의 파우워 다운 제어회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955683B1 (ko) * | 2008-06-04 | 2010-05-06 | 주식회사 하이닉스반도체 | 패드 입력신호 처리 회로 |
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1996
- 1996-04-22 KR KR1019960012238A patent/KR0184508B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490295B1 (ko) * | 1997-12-31 | 2005-08-25 | 주식회사 하이닉스반도체 | 반도체메모리장치용파워리셋회로 |
| KR100498438B1 (ko) * | 1998-12-23 | 2005-09-02 | 삼성전자주식회사 | 반도체 메모리장치의 파우워 다운 제어회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0184508B1 (ko) | 1999-04-15 |
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