KR920022664A - 기판 전압 발생회로의 구동방법 - Google Patents

기판 전압 발생회로의 구동방법 Download PDF

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Abstract

내용 없음.

Description

기판 전압 발생회로의 구동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 기판 전압 발생회로의 구성도,
제2도는 본 발명에 따른 타이밍 다이아그램,
제3도는 D-램의 코어구조를 나타낸 구성도이다.

Claims (6)

  1. 반도체 메모리장치의 기판 전압 발생회로에 있어서, 외부 칩 선택 시그널을 입력으로하여 시간지연회로부(DP)에서 원하는 시간만큼 지연된 액티브 마스터 시그널(ORM)을 이용하여 프리차아지 사이클시에도 액티브용 기판 전압 발생회로(1)를 구동시켜 기판전류(ISUB)를 효과적으로 제거할 수 있도록 함을 특징으로 하는 기판 전압 발생회로의 구동방법.
  2. 제1항에 있어서, 상기 기판 전압 발생회로는 외부 칩선택 시그널과 기판 전압(VBB)레벨 감지 시그널을 입력하는 하는 것을 특징으로 하는 기판 전류 발생회로의 구동방법.
  3. 제1항에 있어서, 시간지연회로부(DP)는 인버터의 수를 조정함으로써 원하는 지연시간을 실현할 수 있는 것을 특징으로 하는 기판 전류 발생회로의 구동방법.
  4. 제1항에 있어서, 시간지연회로부(DP)를 거쳐 액티브용 기판 전압 발생회로(1)로 입력되는 외부 칩선택 시그널의 지연시간은 반도체 기억장치의 동작 가능한 최소 프리차아지 시간보다 짧게함을 특징으로 하는 기판 전류 발생회로의 구동방법.
  5. 제1항에 있어서, 외부 칩선택 시그널과 무관하게 동작하는 스텐바이용 기판 전압 발생회로(2)를 병행하여 사용하는 것을 특징으로 하는 기판 전류 발생회로의 구동방법.
  6. 제5항에 있어서, 스탠바이용 기판 전압 발생회로(2)는 기판 전압(VBB)레벨 감지신호를 입력하는 하는 것을 특징으로 하는 기판 전류 발생회로의 구동방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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