JPH0660652A - 基板電圧発生装置、及びその駆動方法 - Google Patents
基板電圧発生装置、及びその駆動方法Info
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- JPH0660652A JPH0660652A JP3292910A JP29291091A JPH0660652A JP H0660652 A JPH0660652 A JP H0660652A JP 3292910 A JP3292910 A JP 3292910A JP 29291091 A JP29291091 A JP 29291091A JP H0660652 A JPH0660652 A JP H0660652A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【目的】プリチャージサイクルにおいても、アクテイブ
用基板電圧発生回路と、スタンバイ用基板電圧発生回路
とを駆動させる基板電圧発生装置と、その駆動方法とを
提供する。 【構成】分岐されたアクティブ・マスター信号の一方を
ノアゲート２２の一方の入力端子に入力するとともに、
その他方のアクティブ・マスター信号を直列接続された
インバータ２１を介してノアゲート２２の他方の入力端
子に入力し、さらに、ノアゲート２２の出力信号をイン
バータ２３に入力する時間遅延回路２と、時間遅延回路
２の出力端子をアクティブ用基板電圧発生回路３の入力
端子に接続し、プリチャージ用基板電圧発生回路４の出
力端子をアクティブ用基板電圧発生回路３の出力端子側
に接続する。
用基板電圧発生回路と、スタンバイ用基板電圧発生回路
とを駆動させる基板電圧発生装置と、その駆動方法とを
提供する。 【構成】分岐されたアクティブ・マスター信号の一方を
ノアゲート２２の一方の入力端子に入力するとともに、
その他方のアクティブ・マスター信号を直列接続された
インバータ２１を介してノアゲート２２の他方の入力端
子に入力し、さらに、ノアゲート２２の出力信号をイン
バータ２３に入力する時間遅延回路２と、時間遅延回路
２の出力端子をアクティブ用基板電圧発生回路３の入力
端子に接続し、プリチャージ用基板電圧発生回路４の出
力端子をアクティブ用基板電圧発生回路３の出力端子側
に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の基
板に発生する基板電流を除去する基板電圧発生装置、及
びこの基板電圧発生装置を駆動する方法に関する。
板に発生する基板電流を除去する基板電圧発生装置、及
びこの基板電圧発生装置を駆動する方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は作動するに従って基
板電流（ＩSUB ）を発生するが、この基板電流を基板電
圧発生装置により効果的に除去しなければ、ラッチ・ア
ップ（ｌａｔｃｈ ｕｐ）現象が生じ、半導体メモリ装
置が誤動作するようになる。従って、基板電流を効果的
に除去することが、半導体メモリ装置を安定に作動させ
る重要事項となっている。
板電流（ＩSUB ）を発生するが、この基板電流を基板電
圧発生装置により効果的に除去しなければ、ラッチ・ア
ップ（ｌａｔｃｈ ｕｐ）現象が生じ、半導体メモリ装
置が誤動作するようになる。従って、基板電流を効果的
に除去することが、半導体メモリ装置を安定に作動させ
る重要事項となっている。
【０００３】以下に、半導体メモリ装置に発生する上述
したラッチ・アップ現象、及びラッチ・アップ現象が発
生する時間帯について説明する。
したラッチ・アップ現象、及びラッチ・アップ現象が発
生する時間帯について説明する。
【０００４】図７は半導体メモリ装置７０の断面構造を
示すとともに、この断面構造に、以下に示す構成要素で
あるｐ＋埋込層、ｎーウエル、ｎ＋埋込層と、基板電流
の電流路の等価抵抗とにより形成されるＮーＭＯＳ、Ｐ
ーＭＯＳトランジスタの等価回路７１、７２を示すもの
であって、ｐ型基板７３に設けたｎウエルにｐチャンネ
ル用の２個のｐ＋埋込層を設け、一方のｐ＋埋込層は電
源電圧Ｖｃｃに接続され、このｐ＋埋込層と他方のｐ＋
埋込層との間にゲート電極７４を設け、さらに、これら
の埋込層と並んでｎチャンネル用の２個のｎ＋埋込層を
設け、その間にゲート電極７５を配設し、その一方の埋
込層はＶｓｓ（ＧＲＤ）に接続されている。
示すとともに、この断面構造に、以下に示す構成要素で
あるｐ＋埋込層、ｎーウエル、ｎ＋埋込層と、基板電流
の電流路の等価抵抗とにより形成されるＮーＭＯＳ、Ｐ
ーＭＯＳトランジスタの等価回路７１、７２を示すもの
であって、ｐ型基板７３に設けたｎウエルにｐチャンネ
ル用の２個のｐ＋埋込層を設け、一方のｐ＋埋込層は電
源電圧Ｖｃｃに接続され、このｐ＋埋込層と他方のｐ＋
埋込層との間にゲート電極７４を設け、さらに、これら
の埋込層と並んでｎチャンネル用の２個のｎ＋埋込層を
設け、その間にゲート電極７５を配設し、その一方の埋
込層はＶｓｓ（ＧＲＤ）に接続されている。
【０００５】このメモリ装置７０においては、図７に示
すゲートに電圧が印加されてクロッキング（ｃｌｏｃｋ
ｉｎｇ）する時に、この装置７０を正常に作動させない
動作ラッチ・アップ（ｏｐｅｒｅｔｉｎｇ ｌａｔｃｈ
ｕｐ）現象が発生する。さらに、このラッチ・アップ
現象は、外部電圧の変動や、ゲートノードのクロッキン
グ等による漏洩電流の一種であるシード電流（ｓｅｅｄ
ｃｕｒｒｅｎｔ）によっても発生する。
すゲートに電圧が印加されてクロッキング（ｃｌｏｃｋ
ｉｎｇ）する時に、この装置７０を正常に作動させない
動作ラッチ・アップ（ｏｐｅｒｅｔｉｎｇ ｌａｔｃｈ
ｕｐ）現象が発生する。さらに、このラッチ・アップ
現象は、外部電圧の変動や、ゲートノードのクロッキン
グ等による漏洩電流の一種であるシード電流（ｓｅｅｄ
ｃｕｒｒｅｎｔ）によっても発生する。
【０００６】図７に示すＭＯＳトランジスタ７１、７２
の等価回路を抽出して示す図８において、このシード電
流が基板電流（ＩSUB ）となって基板７３を流れ、その
抵抗Ｒ１の両端に図示の極性を持つ電圧が発生する。こ
の電圧が、トランジスタ７２のｐｎ接合部に順方向バイ
アス電圧として印加されて導通し、電源電圧Ｖccから抵
抗Ｒ２を介してＶSS（ＧＲＤ）に少量の電流が流れる。
従って、抵抗Ｒ２の両端にも電圧が発生し、トランジス
タ７１のｐｎ接合部に順方向バイアス電圧が印加されて
導通し、抵抗Ｒ１を介してＶSS（ＧＲＤ）に電流が流れ
る。この循環が繰り返されてフィード・バックされ、結
局、電源電圧ＶccからＶSS（ＧＲＤ）に多くの電流が流
れ、半導体メモリ装置７０があたかも抵抗のようにな
り、この装置７０が安定に作動しなくなる。
の等価回路を抽出して示す図８において、このシード電
流が基板電流（ＩSUB ）となって基板７３を流れ、その
抵抗Ｒ１の両端に図示の極性を持つ電圧が発生する。こ
の電圧が、トランジスタ７２のｐｎ接合部に順方向バイ
アス電圧として印加されて導通し、電源電圧Ｖccから抵
抗Ｒ２を介してＶSS（ＧＲＤ）に少量の電流が流れる。
従って、抵抗Ｒ２の両端にも電圧が発生し、トランジス
タ７１のｐｎ接合部に順方向バイアス電圧が印加されて
導通し、抵抗Ｒ１を介してＶSS（ＧＲＤ）に電流が流れ
る。この循環が繰り返されてフィード・バックされ、結
局、電源電圧ＶccからＶSS（ＧＲＤ）に多くの電流が流
れ、半導体メモリ装置７０があたかも抵抗のようにな
り、この装置７０が安定に作動しなくなる。
【０００７】このように安定的に作動させない原因とな
る基板電流は、ダイナミックＲＡＭにおいては、２箇所
の特定時間帯において発生する。後述する説明からより
明白となるが、第１の時間帯は、図５（Ａ）に示す外部
チップ選択信号がローレベルにイネーブルされている時
に、メモリ装置のチップ内にて情報の読み取り／書き込
み動作が行なわれる時間帯であるアクティブ・サイクル
（ａｃｔｉｖｅ ｃｙｃｌｅ）と、第２の時間帯は、チ
ップ内のメモリデータをＩ／Ｏラインに転送するための
２本のビット・ラインがハイ・レベル、もしくは、ロー
・レベルに拡張されていた状態から、電源電圧ＶCCの１
／２の電圧分担状態に平衡化される時間帯であるプリチ
ャージ・サイクル（ｐｒｅｃｈａｒｇｅ ｃｙｃｌｅ）
とにおいて発生する。
る基板電流は、ダイナミックＲＡＭにおいては、２箇所
の特定時間帯において発生する。後述する説明からより
明白となるが、第１の時間帯は、図５（Ａ）に示す外部
チップ選択信号がローレベルにイネーブルされている時
に、メモリ装置のチップ内にて情報の読み取り／書き込
み動作が行なわれる時間帯であるアクティブ・サイクル
（ａｃｔｉｖｅ ｃｙｃｌｅ）と、第２の時間帯は、チ
ップ内のメモリデータをＩ／Ｏラインに転送するための
２本のビット・ラインがハイ・レベル、もしくは、ロー
・レベルに拡張されていた状態から、電源電圧ＶCCの１
／２の電圧分担状態に平衡化される時間帯であるプリチ
ャージ・サイクル（ｐｒｅｃｈａｒｇｅ ｃｙｃｌｅ）
とにおいて発生する。
【０００８】次に、図６に示すダイナミックＲＡＭのコ
ア構成図と、図５に示すタイミング・チャートの一部と
を参照し、基板電流の発生についてさらに具体的に説明
する。
ア構成図と、図５に示すタイミング・チャートの一部と
を参照し、基板電流の発生についてさらに具体的に説明
する。
【０００９】先ず、上述したアクティブ・サイクルと、
プリチャージ・サイクルとは、通常、図９（Ａ）に示す
ように、ハイレベルからローレベルにイネーブルされた
外部チップ選択信号である外部ＲＡＳ信号（Ｒｏｗ Ａ
ｄｄｒｅｓｓ Ｓｔｒｏｂｅ）（図９（Ｂ）、参照）が
ＲＡＳバッファ電流回路９１に入力されると、ローレベ
ルからハイレベルにヂイスエネーブルされたアクティブ
・マスター信号ΦＲＭ（図９（Ｃ）、参照）が出力され
てアクティブ・サイクルが形成される。次に、外部ＲＡ
Ｓ信号がハイレベルにデイスエネーブルされると、アク
ティブ・マスター信号ΦＲＭがローレベルにフィネーブ
ルされてプリチャージ・サイクルが形成される。
プリチャージ・サイクルとは、通常、図９（Ａ）に示す
ように、ハイレベルからローレベルにイネーブルされた
外部チップ選択信号である外部ＲＡＳ信号（Ｒｏｗ Ａ
ｄｄｒｅｓｓ Ｓｔｒｏｂｅ）（図９（Ｂ）、参照）が
ＲＡＳバッファ電流回路９１に入力されると、ローレベ
ルからハイレベルにヂイスエネーブルされたアクティブ
・マスター信号ΦＲＭ（図９（Ｃ）、参照）が出力され
てアクティブ・サイクルが形成される。次に、外部ＲＡ
Ｓ信号がハイレベルにデイスエネーブルされると、アク
ティブ・マスター信号ΦＲＭがローレベルにフィネーブ
ルされてプリチャージ・サイクルが形成される。
【００１０】そして、図６に示すように、アクティブ・
サイクルにおいては、書き込み、読み出しライン（Ｗ／
Ｒ）６４に読み取り信号が入力されると、メモリセル
（ＭＣ）のトランジスタ（ＭΦ）が導通し、このトラン
ジスタ（ＭΦ）と、１個のキャパシタ（Ｃ１）とで構成
されるメモリセル（ＭＣ）のキャパシタ（Ｃ１）の蓄積
データはビット・ライン（Ｂ／Ｌ）６２に加えられる。
これにより、このアクティブ・サイクル前のプリチャー
ジ・サイクルにおいて電源電圧Ｖccの１／２の電圧分担
状態に平衡化されていたビット・ライン（ＢＬ）６２、
ビット・ライン（バーＢ／Ｌ）６３に電圧差が発生する
が、これを更に増大させるために、センス・アンプ６５
の増幅作用によりキャパシタ（Ｃ１）に蓄積されている
データは拡張（ｄｅｖｅｌｏｐ）され、ビット・ライン
（Ｂ／Ｌ）６２を介してデータが転送される。この間
に、図５（Ｆ）に示すように、一定レベルから増加する
正弦波半波状の基板電流（ＩSUB ）が発生する。なお、
図中符号Ｖｐはメモリセル（ＭＣ）のキャパシタ（Ｃ
１）のプレート電圧を示す。
サイクルにおいては、書き込み、読み出しライン（Ｗ／
Ｒ）６４に読み取り信号が入力されると、メモリセル
（ＭＣ）のトランジスタ（ＭΦ）が導通し、このトラン
ジスタ（ＭΦ）と、１個のキャパシタ（Ｃ１）とで構成
されるメモリセル（ＭＣ）のキャパシタ（Ｃ１）の蓄積
データはビット・ライン（Ｂ／Ｌ）６２に加えられる。
これにより、このアクティブ・サイクル前のプリチャー
ジ・サイクルにおいて電源電圧Ｖccの１／２の電圧分担
状態に平衡化されていたビット・ライン（ＢＬ）６２、
ビット・ライン（バーＢ／Ｌ）６３に電圧差が発生する
が、これを更に増大させるために、センス・アンプ６５
の増幅作用によりキャパシタ（Ｃ１）に蓄積されている
データは拡張（ｄｅｖｅｌｏｐ）され、ビット・ライン
（Ｂ／Ｌ）６２を介してデータが転送される。この間
に、図５（Ｆ）に示すように、一定レベルから増加する
正弦波半波状の基板電流（ＩSUB ）が発生する。なお、
図中符号Ｖｐはメモリセル（ＭＣ）のキャパシタ（Ｃ
１）のプレート電圧を示す。
【００１１】また、アクティブ・サイクル終了後のプリ
チャージ・サイクルおいては、外部チップ選択信号（図
５（Ａ）、参照）がハイレベルにデイスエネーブルさ
れ、アクティブ・マスター信号ΦＲＭ（図５（Ｂ）、参
照）がロー・レベルにデイスエネーブルされている。そ
して、外部チップ選択信号によりハイレベルにイネーブ
ルされたビット・ライン平衡化信号ΦＥＱ（図５
（Ｅ）、参照）が信号ライン６１に印加され、トランジ
スタＭ１、Ｍ２、Ｍ３が導通する。これにより、トラン
ジスタＭ１、Ｍ２に印加されていた電源電圧Ｖccがビッ
ト・ライン（Ｂ／Ｌ）６２と、ビット・ライン（バーＢ
／Ｌ）６３とに加えられるが、トランジスタＭ３の導通
によりビット・ライン（Ｂ／Ｌ）６２と、ビット・ライ
ン（バーＢ／Ｌ）６３との分担電圧は１／２Ｖccに平衡
化される。この平衡化の際にも、図５（Ｆ）に示すよう
に、一定レベルから増加する正弦波半波状の基板電流
（ＩSUB ）が発生する。
チャージ・サイクルおいては、外部チップ選択信号（図
５（Ａ）、参照）がハイレベルにデイスエネーブルさ
れ、アクティブ・マスター信号ΦＲＭ（図５（Ｂ）、参
照）がロー・レベルにデイスエネーブルされている。そ
して、外部チップ選択信号によりハイレベルにイネーブ
ルされたビット・ライン平衡化信号ΦＥＱ（図５
（Ｅ）、参照）が信号ライン６１に印加され、トランジ
スタＭ１、Ｍ２、Ｍ３が導通する。これにより、トラン
ジスタＭ１、Ｍ２に印加されていた電源電圧Ｖccがビッ
ト・ライン（Ｂ／Ｌ）６２と、ビット・ライン（バーＢ
／Ｌ）６３とに加えられるが、トランジスタＭ３の導通
によりビット・ライン（Ｂ／Ｌ）６２と、ビット・ライ
ン（バーＢ／Ｌ）６３との分担電圧は１／２Ｖccに平衡
化される。この平衡化の際にも、図５（Ｆ）に示すよう
に、一定レベルから増加する正弦波半波状の基板電流
（ＩSUB ）が発生する。
【００１２】上述した基板電流を消去するために、外部
入力信号とは関係なく一定周期で発振する自励発振器を
駆動させる基板電圧発生回路（例えば、特開昭５８−１
０５５６３号公報）や、アクティブ・サイクルに駆動さ
れる基板電圧発生回路（例えば、米国特許第４、５８
５、９５４号明細書）が用いられている。
入力信号とは関係なく一定周期で発振する自励発振器を
駆動させる基板電圧発生回路（例えば、特開昭５８−１
０５５６３号公報）や、アクティブ・サイクルに駆動さ
れる基板電圧発生回路（例えば、米国特許第４、５８
５、９５４号明細書）が用いられている。
【００１３】他方、この基板電流を除去する基板電圧発
生装置には、電源容量が小さいスタンバイ（ｓｔａｎｄ
−ｂｙ）用基板電圧発生回路と、電源容量が大きいアク
ティブ用基板基板電圧発生回路との両者を具備するタイ
プのものがある。
生装置には、電源容量が小さいスタンバイ（ｓｔａｎｄ
−ｂｙ）用基板電圧発生回路と、電源容量が大きいアク
ティブ用基板基板電圧発生回路との両者を具備するタイ
プのものがある。
【００１４】スタンバイ用基板電圧発生回路は、その出
力側に接続された半導体メモリ装置の基板に基板電流が
発生すると、これにより発生する基板電圧レベルの増加
を検出し、スタンバイ用基板電圧発生回路に設けた発振
器を作動させて基板電流除去電圧ＶBBを出力する。この
ため、スタンバイ用基板電圧発生回路はアクティブ・サ
イクル、プリチャージ・サイクルに関係なく常に独立し
て駆動させることが可能である。
力側に接続された半導体メモリ装置の基板に基板電流が
発生すると、これにより発生する基板電圧レベルの増加
を検出し、スタンバイ用基板電圧発生回路に設けた発振
器を作動させて基板電流除去電圧ＶBBを出力する。この
ため、スタンバイ用基板電圧発生回路はアクティブ・サ
イクル、プリチャージ・サイクルに関係なく常に独立し
て駆動させることが可能である。
【００１５】他方、アクティブ用基板電圧発生回路は、
外部チップ選択信号を入力されてアクティブ・サイクル
になっている時にのみ、強制的に駆動開始されて基板電
流除去電圧ＶBBを出力する。
外部チップ選択信号を入力されてアクティブ・サイクル
になっている時にのみ、強制的に駆動開始されて基板電
流除去電圧ＶBBを出力する。
【００１６】従って、上述したタイプの基板電圧発生装
置によれば、アクティブ・サイクルにおいては、アクテ
ィブ用基板電圧発生回路が外部チップ選択信号の印加に
より駆動を開始するとともに、スタンバイ用基板電圧発
生回路が半導体メモリ装置の基板電圧感知レベル信号を
検出して駆動を開始するため、共に駆動が開始され、こ
れにより、基板電流を効果的に除去することが出来る。
置によれば、アクティブ・サイクルにおいては、アクテ
ィブ用基板電圧発生回路が外部チップ選択信号の印加に
より駆動を開始するとともに、スタンバイ用基板電圧発
生回路が半導体メモリ装置の基板電圧感知レベル信号を
検出して駆動を開始するため、共に駆動が開始され、こ
れにより、基板電流を効果的に除去することが出来る。
【００１７】
【発明が解決しようとする課題】しかしながら、プリチ
ャージ・サイクルにおいては、アクティブ用基板電圧発
生回路には外部チップ選択信号が入力されていないた
め、これを駆動開始させることが出来ず、従って、スタ
ンバイ用基板電圧発生回路のみが単独で動作するが、こ
の回路のみでは正弦波半波状の基板電流を効果的に除去
し得ないという問題がある。
ャージ・サイクルにおいては、アクティブ用基板電圧発
生回路には外部チップ選択信号が入力されていないた
め、これを駆動開始させることが出来ず、従って、スタ
ンバイ用基板電圧発生回路のみが単独で動作するが、こ
の回路のみでは正弦波半波状の基板電流を効果的に除去
し得ないという問題がある。
【００１８】本発明は、上述した課題に鑑みてなされた
もので、その目的とするところは、アクティブ・サイク
ルは勿論のこと、プリチャージ・サイクルにおいても、
アクティブ用基板電圧発生回路と、スタンバイ用基板電
圧発生回路とを共に駆動させ、基板電流を効果的に除去
させ得る基板電圧発生装置を提供するにある。
もので、その目的とするところは、アクティブ・サイク
ルは勿論のこと、プリチャージ・サイクルにおいても、
アクティブ用基板電圧発生回路と、スタンバイ用基板電
圧発生回路とを共に駆動させ、基板電流を効果的に除去
させ得る基板電圧発生装置を提供するにある。
【００１９】また、本発明は、アクティブ・サイクル
や、プリチャージ・サイクルにおいて、半導体メモリ装
置の基板に発生する基板電流を効果的に除去し得る基板
電圧発生装置の駆動方法を提供するにある。
や、プリチャージ・サイクルにおいて、半導体メモリ装
置の基板に発生する基板電流を効果的に除去し得る基板
電圧発生装置の駆動方法を提供するにある。
【００２０】
【課題を解決するための手段】本発明の請求項１の基板
電圧発生装置は、分岐されたアクティブ・マスター信号
の一方をノアゲート（２２）の一方の入力端子に入力
し、アクティブ・マスター信号の他方を直列接続された
ｎ個（ｎは偶数である。）のインバータ（２１）を介し
てノアゲート（２２）の他方の入力端子に入力するとと
もに、ノアゲート（２２）の出力信号をインバータ（２
３）に入力する時間遅延回路（２）と、時間遅延回路
（２）の出力端子を、この時間遅延回路（２）の出力信
号、及び半導体メモリ装置の基板の基板電圧レベル感知
信号を入力されて駆動するアクティブ用基板電圧発生回
路（３）の入力端子に接続するとともに、半導体メモリ
装置の基板の基板電圧レベル感知信号を入力されて駆動
するプリチャージ用基板電圧発生回路（４）の出力端子
を、アクティブ用基板電圧発生回路（３）の出力端子側
に接続する構成にしたものである。
電圧発生装置は、分岐されたアクティブ・マスター信号
の一方をノアゲート（２２）の一方の入力端子に入力
し、アクティブ・マスター信号の他方を直列接続された
ｎ個（ｎは偶数である。）のインバータ（２１）を介し
てノアゲート（２２）の他方の入力端子に入力するとと
もに、ノアゲート（２２）の出力信号をインバータ（２
３）に入力する時間遅延回路（２）と、時間遅延回路
（２）の出力端子を、この時間遅延回路（２）の出力信
号、及び半導体メモリ装置の基板の基板電圧レベル感知
信号を入力されて駆動するアクティブ用基板電圧発生回
路（３）の入力端子に接続するとともに、半導体メモリ
装置の基板の基板電圧レベル感知信号を入力されて駆動
するプリチャージ用基板電圧発生回路（４）の出力端子
を、アクティブ用基板電圧発生回路（３）の出力端子側
に接続する構成にしたものである。
【００２１】本発明の請求項２の基板電圧発生装置の駆
動方法は、請求項１に記載した基板電圧発生装置におい
て、アクティブ・マスター信号を時間遅延回路（２）に
入力し、アクティブ・マスター信号の時間幅をプリチャ
ージ・サイクルに及ぶ迄拡幅し、時間幅を拡幅されたア
クティブ・マスター信号を、アクティブ用基板電圧発生
回路（３）に入力して駆動させ、半導体メモリ装置の基
板に発生する基板電流を除去するよう構成したものであ
る。
動方法は、請求項１に記載した基板電圧発生装置におい
て、アクティブ・マスター信号を時間遅延回路（２）に
入力し、アクティブ・マスター信号の時間幅をプリチャ
ージ・サイクルに及ぶ迄拡幅し、時間幅を拡幅されたア
クティブ・マスター信号を、アクティブ用基板電圧発生
回路（３）に入力して駆動させ、半導体メモリ装置の基
板に発生する基板電流を除去するよう構成したものであ
る。
【００２２】本発明の請求項３の基板電圧発生装置の駆
動方法は、アクティブ用基板電圧発生回路（３）を、ア
クティブ・マスター信号と、半導体メモリ装置の基板の
基板電圧レベル感知信号とを入力させて駆動するよう構
成した点にある。
動方法は、アクティブ用基板電圧発生回路（３）を、ア
クティブ・マスター信号と、半導体メモリ装置の基板の
基板電圧レベル感知信号とを入力させて駆動するよう構
成した点にある。
【００２３】本発明の請求項４の基板電圧発生装置の駆
動方法は、時間遅延回路（２）は、インバータ（２１）
の接続個数を適宜の偶数値に設定し、適宜の遅延時間を
得るよう構成した点にある。
動方法は、時間遅延回路（２）は、インバータ（２１）
の接続個数を適宜の偶数値に設定し、適宜の遅延時間を
得るよう構成した点にある。
【００２４】本発明の請求項５の基板電圧発生装置の駆
動方法は、時間遅延回路（２）を介してアクティブ用基
板電圧発生回路（３）に入力されるアクティブ・マスタ
ー信号の遅延時間を、半導体メモリ装置の動作可能な最
小プリチャージ時間よりも短くするよう構成した点にあ
る。
動方法は、時間遅延回路（２）を介してアクティブ用基
板電圧発生回路（３）に入力されるアクティブ・マスタ
ー信号の遅延時間を、半導体メモリ装置の動作可能な最
小プリチャージ時間よりも短くするよう構成した点にあ
る。
【００２５】本発明の請求項６の基板電圧発生装置の駆
動方法は、アクティブ・マスター信号とは関係なく動作
するスタンバイ用基板電圧発生回路（４）を並行して駆
動させることを特徴とする点にある。
動方法は、アクティブ・マスター信号とは関係なく動作
するスタンバイ用基板電圧発生回路（４）を並行して駆
動させることを特徴とする点にある。
【００２６】本発明の請求項７の基板電圧発生装置の駆
動方法は、スタンバイ用基板電圧発生回路（４）を、半
導体メモリ装置の基板の基板電圧レベル感知信号を入力
させて駆動することを特徴とするものである。
動方法は、スタンバイ用基板電圧発生回路（４）を、半
導体メモリ装置の基板の基板電圧レベル感知信号を入力
させて駆動することを特徴とするものである。
【００２７】
【作用】アクティブ・サイクルにおいて、アクティブ・
マスター信号ΦＲＭが時間遅延回路２に入力されると、
この信号を分岐した一方のアクティブ・マスター信号が
ノアゲート２２の一方の入力端子に直接入力される。ま
た、分岐した他方のアクティブ・マスター信号ΦＲＭが
直列接続されたインバータ２１に入力され、ここで遅延
された後にノアゲート２２の他方の入力端子に入力され
る。このノアゲート２２の出力信号がインバータ２３に
入力される。従って、インバータ２３から出力されるア
クティブ・マスター信号ΦＲＭの時間幅は、時間遅延回
路２に入力されたアクティブ・マスター信号ΦＲＭの時
間幅よりも、プリチャージ・サイクルに及ぶ迄拡幅され
る。
マスター信号ΦＲＭが時間遅延回路２に入力されると、
この信号を分岐した一方のアクティブ・マスター信号が
ノアゲート２２の一方の入力端子に直接入力される。ま
た、分岐した他方のアクティブ・マスター信号ΦＲＭが
直列接続されたインバータ２１に入力され、ここで遅延
された後にノアゲート２２の他方の入力端子に入力され
る。このノアゲート２２の出力信号がインバータ２３に
入力される。従って、インバータ２３から出力されるア
クティブ・マスター信号ΦＲＭの時間幅は、時間遅延回
路２に入力されたアクティブ・マスター信号ΦＲＭの時
間幅よりも、プリチャージ・サイクルに及ぶ迄拡幅され
る。
【００２８】そして、インバータ２３の出力信号と、半
導体メモリ装置の基板電圧レベル感知信号とを入力され
たアクティブ用基板電圧発生回路３は駆動を開始すると
ともに、スタンバイ用基板電圧発生回路４も、半導体メ
モリ装置の基板電圧感知レベル信号を入力されてその駆
動を開始し、基板電圧発生回路３、４からの両出力によ
り半導体メモリ装置の基板に発生した基板電流を効果的
に除去する。
導体メモリ装置の基板電圧レベル感知信号とを入力され
たアクティブ用基板電圧発生回路３は駆動を開始すると
ともに、スタンバイ用基板電圧発生回路４も、半導体メ
モリ装置の基板電圧感知レベル信号を入力されてその駆
動を開始し、基板電圧発生回路３、４からの両出力によ
り半導体メモリ装置の基板に発生した基板電流を効果的
に除去する。
【００２９】また、プリチャージ・サイクルにおいて
も、アクティブ・マスター信号ΦＲＭの時間幅がプリチ
ャージ・サイクルに及ぶ迄拡幅されており、また、半導
体メモリ装置の基板電圧レベル感知信号を入力されるた
め、アクティブ用基板電圧発生回路３が駆動を再開し、
また、半導体メモリ装置の基板電圧感知レベル信号を入
力されたスタンバイ用基板電圧発生回路４も駆動され、
従って、基板電圧発生回路３、４の両者の駆動により効
果的に基板電流を除去する。
も、アクティブ・マスター信号ΦＲＭの時間幅がプリチ
ャージ・サイクルに及ぶ迄拡幅されており、また、半導
体メモリ装置の基板電圧レベル感知信号を入力されるた
め、アクティブ用基板電圧発生回路３が駆動を再開し、
また、半導体メモリ装置の基板電圧感知レベル信号を入
力されたスタンバイ用基板電圧発生回路４も駆動され、
従って、基板電圧発生回路３、４の両者の駆動により効
果的に基板電流を除去する。
【００３０】
【実施例】以下に本発明の詳細を、添付した図面を参照
して説明する。図１は本発明の基板電圧発生装置の概略
的構成を説明する図、図２は本発明の基板電圧発生装置
のブロック図、図３は本発明に用いるアクティブ用基板
電圧発生回路のブロック図、図４は本発明に用いるスタ
ンバイ用基板電圧発生回路のブロック図、図５（Ａ）乃
至（Ｆ）は本発明の基板電圧発生装置の駆動を説明する
ための信号波形、及びアクティブ・サイクル、及びプリ
チャージ・サイクルに正弦波半波状に増大発生する基板
電流（ＩSUB ）のタイミングチャートである。
して説明する。図１は本発明の基板電圧発生装置の概略
的構成を説明する図、図２は本発明の基板電圧発生装置
のブロック図、図３は本発明に用いるアクティブ用基板
電圧発生回路のブロック図、図４は本発明に用いるスタ
ンバイ用基板電圧発生回路のブロック図、図５（Ａ）乃
至（Ｆ）は本発明の基板電圧発生装置の駆動を説明する
ための信号波形、及びアクティブ・サイクル、及びプリ
チャージ・サイクルに正弦波半波状に増大発生する基板
電流（ＩSUB ）のタイミングチャートである。
【００３１】図１に示す本発明の基板電圧発生装置１
は、以下に示す構成要素により構成されている。即ち、
アクティブサイクルにおいて入力されるアクティブ・マ
スター信号ΦＲＭの時間幅を、プリチャージ・サイクル
に及ぶ迄拡幅させる時間遅延回路２が設けられ、その出
力側には、時間遅延回路２の出力信号と、半導体メモリ
装置５１の基板５５の基板電圧レベル感知信号とを入力
されて駆動されるアクティブ用基板電圧発生回路３が接
続されている。アクティブ用基板電圧発生回路３の出力
側は、ソース電極５２、ドレン電極５３、及びゲート電
極５４を備える半導体メモリ装置５１の基板５５に接続
されている。
は、以下に示す構成要素により構成されている。即ち、
アクティブサイクルにおいて入力されるアクティブ・マ
スター信号ΦＲＭの時間幅を、プリチャージ・サイクル
に及ぶ迄拡幅させる時間遅延回路２が設けられ、その出
力側には、時間遅延回路２の出力信号と、半導体メモリ
装置５１の基板５５の基板電圧レベル感知信号とを入力
されて駆動されるアクティブ用基板電圧発生回路３が接
続されている。アクティブ用基板電圧発生回路３の出力
側は、ソース電極５２、ドレン電極５３、及びゲート電
極５４を備える半導体メモリ装置５１の基板５５に接続
されている。
【００３２】アクティブ用基板電圧発生回路３と半導体
メモリ装置５１の基板５５との接続部には、この接続部
から分岐され、半導体メモリ装置５１の基板５５の基板
電圧レベル感知信号を入力されて駆動を開始するスタン
バイ用基板電圧発生回路４が並設されている。
メモリ装置５１の基板５５との接続部には、この接続部
から分岐され、半導体メモリ装置５１の基板５５の基板
電圧レベル感知信号を入力されて駆動を開始するスタン
バイ用基板電圧発生回路４が並設されている。
【００３３】図２において、時間遅延回路２には、ハイ
レベルからローレベルにイネーブルされた外部チップ選
択信号（図５（Ａ）、参照）を図示しない外部ＲＡＳ電
流回路に入力し、この回路より出力されるローレベルか
らハイレベルにイネーブルされたアクティブ・マスター
信号ΦＲＭ（図５（Ｂ）、参照）が入力される。分岐し
た一方のアクティブ・マスター信号ΦＲＭを、ノアゲー
ト２２の一方の入力端子に直接入力するとともに、分岐
した他方のアクティブ・マスター信号ΦＲＭを、ｎ個
（ｎは偶数である。）直列接続されるとともに、時間遅
延要素として機能するインバータ２１を介してノアゲー
ト２２の他方の入力端子に入力する。
レベルからローレベルにイネーブルされた外部チップ選
択信号（図５（Ａ）、参照）を図示しない外部ＲＡＳ電
流回路に入力し、この回路より出力されるローレベルか
らハイレベルにイネーブルされたアクティブ・マスター
信号ΦＲＭ（図５（Ｂ）、参照）が入力される。分岐し
た一方のアクティブ・マスター信号ΦＲＭを、ノアゲー
ト２２の一方の入力端子に直接入力するとともに、分岐
した他方のアクティブ・マスター信号ΦＲＭを、ｎ個
（ｎは偶数である。）直列接続されるとともに、時間遅
延要素として機能するインバータ２１を介してノアゲー
ト２２の他方の入力端子に入力する。
【００３４】このノアゲート２２の出力側には、ノアー
ゲート２２の出力信号を反転させるインバータ２３が接
続され、その出力側には基板電圧ＶBBを送出するアクテ
ィブ用基板電圧発生回路３が接続されている。また、ア
クティブ用基板電圧発生回路３と半導体メモリ装置５１
の基板５５とを接続する接続部分には、ここから分岐さ
せたスタンバイ用基板電圧発生回路４が並設されてい
る。なお、図中符号Ａ、Ｂは、インバータ２１の出力側
のノード、インバータ２３の出力側のノードをそれぞれ
示す。
ゲート２２の出力信号を反転させるインバータ２３が接
続され、その出力側には基板電圧ＶBBを送出するアクテ
ィブ用基板電圧発生回路３が接続されている。また、ア
クティブ用基板電圧発生回路３と半導体メモリ装置５１
の基板５５とを接続する接続部分には、ここから分岐さ
せたスタンバイ用基板電圧発生回路４が並設されてい
る。なお、図中符号Ａ、Ｂは、インバータ２１の出力側
のノード、インバータ２３の出力側のノードをそれぞれ
示す。
【００３５】図３はアクティブ用基板電圧発生回路３を
示し、インバータ２３の出力側のノードＢはナンドゲー
ト３１の一方の端子に接続され、その出力端子は、ロー
・レベル信号を入力されて発振を開始し、ハイ・レベル
信号を入力されて発振を停止するように構成された発振
器３２が接続され、その出力側には発振器３２から出力
される正弦波発振電圧を充電され、基板電流を除去する
極性を有する基板電圧ＶBBを出力するポンピング・コン
デンサ３３が接続されている。ポンピング・コンデンサ
３３の出力側を分岐させ、ポンピング・コンデンサ３３
の出力側に接続された半導体メモリ装置５１の基板５５
に発生する基板電流により発生する基板電圧レベルを検
出し、そのレベルが一定レベル以上の基板電圧を感知し
た場合にハイ・レベル信号を、基板電圧が一定レベルよ
りも低下した場合にロー・レベル信号を出力するように
構成された電圧レベル検出器３４を備え、その出力側は
上述したナンドゲート３１の他方の端子に接続されてい
る。
示し、インバータ２３の出力側のノードＢはナンドゲー
ト３１の一方の端子に接続され、その出力端子は、ロー
・レベル信号を入力されて発振を開始し、ハイ・レベル
信号を入力されて発振を停止するように構成された発振
器３２が接続され、その出力側には発振器３２から出力
される正弦波発振電圧を充電され、基板電流を除去する
極性を有する基板電圧ＶBBを出力するポンピング・コン
デンサ３３が接続されている。ポンピング・コンデンサ
３３の出力側を分岐させ、ポンピング・コンデンサ３３
の出力側に接続された半導体メモリ装置５１の基板５５
に発生する基板電流により発生する基板電圧レベルを検
出し、そのレベルが一定レベル以上の基板電圧を感知し
た場合にハイ・レベル信号を、基板電圧が一定レベルよ
りも低下した場合にロー・レベル信号を出力するように
構成された電圧レベル検出器３４を備え、その出力側は
上述したナンドゲート３１の他方の端子に接続されてい
る。
【００３６】図４はスタンバイ用基板電圧発生回路４を
示し、半導体メモリ装置５１の基板５５に発生する基板
電流により発生する基板電圧レベルを検出し、そのレベ
ルが一定レベル以上の基板電圧を感知した場合にロー・
レベル信号を出力し、一定レベルよりも低い基板電圧を
感知した場合にハイ・レベル信号を出力するように構成
された電圧レベル検出器４３の出力側には、レベル検出
器４３から出力されるロー・レベル信号により発振を開
始し、ハイ・レベルを入力されると発振を停止するよう
に構成された発振器４１が設けられている。
示し、半導体メモリ装置５１の基板５５に発生する基板
電流により発生する基板電圧レベルを検出し、そのレベ
ルが一定レベル以上の基板電圧を感知した場合にロー・
レベル信号を出力し、一定レベルよりも低い基板電圧を
感知した場合にハイ・レベル信号を出力するように構成
された電圧レベル検出器４３の出力側には、レベル検出
器４３から出力されるロー・レベル信号により発振を開
始し、ハイ・レベルを入力されると発振を停止するよう
に構成された発振器４１が設けられている。
【００３７】そして、発振器４１の出力側には、発振器
４１からの正弦波発振電圧を入力され、基板電流を除去
する極性を有する基板電圧ＶBBを出力するポンピング・
コンデンサ４２が接続され、半導体メモリ装置５１の基
板５５に至る接続部から分岐され、レベル検出器４３の
入力側に接続されている。
４１からの正弦波発振電圧を入力され、基板電流を除去
する極性を有する基板電圧ＶBBを出力するポンピング・
コンデンサ４２が接続され、半導体メモリ装置５１の基
板５５に至る接続部から分岐され、レベル検出器４３の
入力側に接続されている。
【００３８】次に、このように構成された基板電圧発生
装置１により、図５（Ｆ）に示すアクティブ・サイク
ル、及びプリチャージ・サイクルに発生する正弦波半波
状の基板電流による基板電圧の除去動作について説明す
る。
装置１により、図５（Ｆ）に示すアクティブ・サイク
ル、及びプリチャージ・サイクルに発生する正弦波半波
状の基板電流による基板電圧の除去動作について説明す
る。
【００３９】図２、及び図５において、ハイ・レベルか
ら時間幅ＴＡの間ロー・レベルにイネーブルされた外部
チップ選択信号（図５（Ａ）、参照）を図示しない外部
ＲＡＳバッファ電流回路に入力し、これから、出力され
る時間幅ＴＡを有するハイ・レベルにイネーブルされた
アクティブ・マスタ−信号ΦＲＭ（図５（Ｂ）、参照）
が時間遅延回路２に入力される。この時間遅延回路２で
は、分岐された一方のアクティブ・マスタ−信号ΦＲＭ
がノアゲート２２の一方の端子に直接入力され、分岐さ
れた他方のアクティブ・マスタ−信号ΦＲＭは直列接続
されたインバータ２１に入力される。
ら時間幅ＴＡの間ロー・レベルにイネーブルされた外部
チップ選択信号（図５（Ａ）、参照）を図示しない外部
ＲＡＳバッファ電流回路に入力し、これから、出力され
る時間幅ＴＡを有するハイ・レベルにイネーブルされた
アクティブ・マスタ−信号ΦＲＭ（図５（Ｂ）、参照）
が時間遅延回路２に入力される。この時間遅延回路２で
は、分岐された一方のアクティブ・マスタ−信号ΦＲＭ
がノアゲート２２の一方の端子に直接入力され、分岐さ
れた他方のアクティブ・マスタ−信号ΦＲＭは直列接続
されたインバータ２１に入力される。
【００４０】このインバータ２１により、その出力側の
ノードＡでは図５（Ｃ）に示すように、アクティブ・マ
スター信号ΦＲＭがＴＢ時間遅延された時間幅ＴＡを有
するアクティブ・マスター信号ΦＲＭが出力される。こ
れにより、図５（Ｂ）に示す時間幅ＴＡを有するアクテ
ィブ・マスター信号ΦＲＭと、図５（Ｃ）に示す遅延時
間ＴＢ後に発生される時間幅ＴＡを有するアクティブ・
マスター信号とがノアゲート２２に入力される。従っ
て、ノアゲート２２からは、図５（Ｂ）に示す時間幅Ｔ
Ａを有するアクティブ・マスター信号ΦＲＭが、プリチ
ャージ・サイクルに及ぶ迄拡幅された時間幅ＴＣを有す
る「０」レベルのアクティブ・マスター信号に形成され
て出力される。この信号を入力されたインバータ２３は
その信号を反転出力し、ノードＢにおいて、図５（Ｄ）
に示すように、プリチャージ・サイクルにおける時間幅
ＴＤに及ぶ迄拡幅された時間幅ＴＣを有するハイ・レベ
ルのアクティブ・マスター信号ΦＲＭが出力される。
ノードＡでは図５（Ｃ）に示すように、アクティブ・マ
スター信号ΦＲＭがＴＢ時間遅延された時間幅ＴＡを有
するアクティブ・マスター信号ΦＲＭが出力される。こ
れにより、図５（Ｂ）に示す時間幅ＴＡを有するアクテ
ィブ・マスター信号ΦＲＭと、図５（Ｃ）に示す遅延時
間ＴＢ後に発生される時間幅ＴＡを有するアクティブ・
マスター信号とがノアゲート２２に入力される。従っ
て、ノアゲート２２からは、図５（Ｂ）に示す時間幅Ｔ
Ａを有するアクティブ・マスター信号ΦＲＭが、プリチ
ャージ・サイクルに及ぶ迄拡幅された時間幅ＴＣを有す
る「０」レベルのアクティブ・マスター信号に形成され
て出力される。この信号を入力されたインバータ２３は
その信号を反転出力し、ノードＢにおいて、図５（Ｄ）
に示すように、プリチャージ・サイクルにおける時間幅
ＴＤに及ぶ迄拡幅された時間幅ＴＣを有するハイ・レベ
ルのアクティブ・マスター信号ΦＲＭが出力される。
【００４１】このハイ・レベル信号が、アクティブ用基
板電圧発生回路３のナンドゲート３１の一方の端子に入
力される。一方、アクティブ・サイクルにおいては、図
５（Ｆ）に示すように、正弦波半波状の基板電流を発生
しているので、一定レベル以上の基板電圧をレベル検出
器３４が検出し、その出力側から出力されるハイ・レベ
ル信号がナンドゲート３１の他方の端子に入力される。
これにより、ナンドゲート３１からロー・レベル信号が
出力されて発振器３２は駆動を開始し、ポンピング・コ
ンデンサ３３に正弦波発振電圧を入力し、基板電流除去
用の電圧ＶBBを半導体メモリ装置５１の基板５５に加え
る。
板電圧発生回路３のナンドゲート３１の一方の端子に入
力される。一方、アクティブ・サイクルにおいては、図
５（Ｆ）に示すように、正弦波半波状の基板電流を発生
しているので、一定レベル以上の基板電圧をレベル検出
器３４が検出し、その出力側から出力されるハイ・レベ
ル信号がナンドゲート３１の他方の端子に入力される。
これにより、ナンドゲート３１からロー・レベル信号が
出力されて発振器３２は駆動を開始し、ポンピング・コ
ンデンサ３３に正弦波発振電圧を入力し、基板電流除去
用の電圧ＶBBを半導体メモリ装置５１の基板５５に加え
る。
【００４２】同時に、スタンバイ用基板電圧発生回路４
の電圧レベル検出器４３も、半導体メモリ装置５１の基
板５５に発生した一定レベル以上の基板電圧を検出し、
この検出器４３から出力されるロー・レベル信号を発振
器４１に入力し、発振器４１の駆動を開始する。これに
より、発生された正弦波発振電圧をポンピング・コンデ
ンサ４２に入力し、基板電流除去用の電圧ＶBBを半導体
メモリ装置５１の基板５５に入力する。
の電圧レベル検出器４３も、半導体メモリ装置５１の基
板５５に発生した一定レベル以上の基板電圧を検出し、
この検出器４３から出力されるロー・レベル信号を発振
器４１に入力し、発振器４１の駆動を開始する。これに
より、発生された正弦波発振電圧をポンピング・コンデ
ンサ４２に入力し、基板電流除去用の電圧ＶBBを半導体
メモリ装置５１の基板５５に入力する。
【００４３】このように、アクティブ・サイクルにおい
て、両基板電圧発生回路３、４を共に駆動させ、アクテ
ィブ・サイクルに発生する正弦波半波状の基板電流（図
５（Ｆ）、参照）を効果的に除去する。
て、両基板電圧発生回路３、４を共に駆動させ、アクテ
ィブ・サイクルに発生する正弦波半波状の基板電流（図
５（Ｆ）、参照）を効果的に除去する。
【００４４】そして、アクティブ・サイクルにおいて、
正弦波半波状の基板電流が除去されると、これによる基
板電圧レベルの低下を検出したアクティブ用基板電圧発
生回路３の電圧レベル検出器３４からロー・レベル信号
が出力されてナンドゲート３１の他方の端子に入力され
る。ナンドゲート３１の一方の端子には、ハイ・レベル
となっているアクティブ・マスター信号ΦＲＭが入力さ
れ続けているため（図５（Ｄ）、参照）、ナンドゲート
３１の出力は「１」となり、このため、発振器３２は駆
動を停止する。また、スタンバイ用基板電圧発生回路４
の電圧レベル検出器４３は、基板電圧が一定レベルより
も低下したのを検出し、ハイレベル信号を出力してこれ
を発振器４１に入力し、その駆動を停止させる。
正弦波半波状の基板電流が除去されると、これによる基
板電圧レベルの低下を検出したアクティブ用基板電圧発
生回路３の電圧レベル検出器３４からロー・レベル信号
が出力されてナンドゲート３１の他方の端子に入力され
る。ナンドゲート３１の一方の端子には、ハイ・レベル
となっているアクティブ・マスター信号ΦＲＭが入力さ
れ続けているため（図５（Ｄ）、参照）、ナンドゲート
３１の出力は「１」となり、このため、発振器３２は駆
動を停止する。また、スタンバイ用基板電圧発生回路４
の電圧レベル検出器４３は、基板電圧が一定レベルより
も低下したのを検出し、ハイレベル信号を出力してこれ
を発振器４１に入力し、その駆動を停止させる。
【００４５】次に、図５（Ａ）に示すように、プリチャ
ージ・サイクルの時間幅ＴＤにおいては、図５（Ｄ）に
示すように、ノードＢにおいてもインバータ２３からア
クティブ・マスター信号ΦＲＭが発生し続けているた
め、アクティブ用基板電圧発生回路３のノアゲート３１
に「１」を入力し続けている。
ージ・サイクルの時間幅ＴＤにおいては、図５（Ｄ）に
示すように、ノードＢにおいてもインバータ２３からア
クティブ・マスター信号ΦＲＭが発生し続けているた
め、アクティブ用基板電圧発生回路３のノアゲート３１
に「１」を入力し続けている。
【００４６】この状態で、図５（Ｆ）に示すように、プ
リチャージ・サイクル（時間幅ＴＤ）において、正弦波
半波状の基板電流による一定レベル以上の基板電圧の発
生を再度検出したアクティブ用基板電圧発生回路３の電
圧レベル検出器３４はハイ・レベル信号を出力し、これ
をナンドゲート３１の他方の端子に入力し、ナンドゲー
ト３１から「０」レベル信号を再度出力させ、発振器３
２の駆動を再開する。この出力をポンピング・コンデン
サ３３を介して半導体メモリ装置５１の基板５５に印加
する。
リチャージ・サイクル（時間幅ＴＤ）において、正弦波
半波状の基板電流による一定レベル以上の基板電圧の発
生を再度検出したアクティブ用基板電圧発生回路３の電
圧レベル検出器３４はハイ・レベル信号を出力し、これ
をナンドゲート３１の他方の端子に入力し、ナンドゲー
ト３１から「０」レベル信号を再度出力させ、発振器３
２の駆動を再開する。この出力をポンピング・コンデン
サ３３を介して半導体メモリ装置５１の基板５５に印加
する。
【００４７】同時に、スタンバイ用基板電圧発生回路４
の電圧レベル検出器４３も、同様に一定レベル以上の基
板電圧の発生を検出してロー・レベル信号を出力し、こ
れを発振器４１に入力させ、発振を再開させ、その正弦
波出力をポンピング・コンデンサ４２に入力し、基板電
流除去用電圧を半導体メモリ装置５１の基板５５に印加
する。従って、プリチャージ・サイクル、即ち、プリチ
ャージ・サイクルにおける時間幅ＴＤにおいても、アク
ティブ用基板電圧発生回路３、及びスタンバイ用基板電
圧発生回路４を共に駆動させ、基板電流を効果的に除去
する。
の電圧レベル検出器４３も、同様に一定レベル以上の基
板電圧の発生を検出してロー・レベル信号を出力し、こ
れを発振器４１に入力させ、発振を再開させ、その正弦
波出力をポンピング・コンデンサ４２に入力し、基板電
流除去用電圧を半導体メモリ装置５１の基板５５に印加
する。従って、プリチャージ・サイクル、即ち、プリチ
ャージ・サイクルにおける時間幅ＴＤにおいても、アク
ティブ用基板電圧発生回路３、及びスタンバイ用基板電
圧発生回路４を共に駆動させ、基板電流を効果的に除去
する。
【００４８】そして、アクティブ・マスター信号ΦＲＭ
が消失し、かつ、プリチャージ・サイクルが時間幅ＴＤ
経過以降においては、アクティブ用基板電圧発生回路３
はその駆動を停止し、半導体メモリ装置５１の基板５５
の一定レベル以上の基板電圧を検出したスタンバイ用基
板電圧発生回路４のみが駆動する。
が消失し、かつ、プリチャージ・サイクルが時間幅ＴＤ
経過以降においては、アクティブ用基板電圧発生回路３
はその駆動を停止し、半導体メモリ装置５１の基板５５
の一定レベル以上の基板電圧を検出したスタンバイ用基
板電圧発生回路４のみが駆動する。
【００４９】なお、時間遅延回路２を介してアクティブ
用基板電圧発生回路３に入力されるアクティブ・マスタ
ー信号の遅延時間幅を、半導体メモリ装置の読み取り／
書き込み動作が可能となる最小のプリチャージ時間より
も短く設定し得るように調整するには、遅延要素として
機能するインバータ２１の接続個数を、上述した最小の
プリチャージ時間よりも短い時間幅内に収まるように適
宜の偶数値に設定すればよい。この設定により、プリチ
ャージ・サイクルにおいてアクティブ用基板電圧発生回
路（３）を駆動可能とし、プリチャージ・サイクルに増
加発生する基板電流を除去することが出来る。
用基板電圧発生回路３に入力されるアクティブ・マスタ
ー信号の遅延時間幅を、半導体メモリ装置の読み取り／
書き込み動作が可能となる最小のプリチャージ時間より
も短く設定し得るように調整するには、遅延要素として
機能するインバータ２１の接続個数を、上述した最小の
プリチャージ時間よりも短い時間幅内に収まるように適
宜の偶数値に設定すればよい。この設定により、プリチ
ャージ・サイクルにおいてアクティブ用基板電圧発生回
路（３）を駆動可能とし、プリチャージ・サイクルに増
加発生する基板電流を除去することが出来る。
【００５０】
【発明の効果】以上述べたように本発明によれば、基板
電圧発生装置の入力側に時間遅延回路を設け、これに入
力されるアクティブ・マスター信号の時間幅をプリチャ
ージ・サイクルに及ぶ迄拡幅することにより、プリチャ
ージ・サイクルにおいても、アクティブ用基板電圧発生
回路、及びスタンバイ用基板電圧発生回路を共に駆動さ
せることが可能となる。
電圧発生装置の入力側に時間遅延回路を設け、これに入
力されるアクティブ・マスター信号の時間幅をプリチャ
ージ・サイクルに及ぶ迄拡幅することにより、プリチャ
ージ・サイクルにおいても、アクティブ用基板電圧発生
回路、及びスタンバイ用基板電圧発生回路を共に駆動さ
せることが可能となる。
【００５１】このため、プリチャージ・サイクルにおい
て増大する基板電流を、追加的な調整信号を入力させる
ことなく簡単に除去することが出来、これにより、半導
体メモリ装置の基板を流れる基板電流によるラッチ・ア
ップ現象の発生を防止することが出来、安定に作動する
半導体メモリ装置を提供することが可能となるという優
れた効果を奏するものである。
て増大する基板電流を、追加的な調整信号を入力させる
ことなく簡単に除去することが出来、これにより、半導
体メモリ装置の基板を流れる基板電流によるラッチ・ア
ップ現象の発生を防止することが出来、安定に作動する
半導体メモリ装置を提供することが可能となるという優
れた効果を奏するものである。
【図１】 本発明の基板電圧発生装置の概略的構成の説
明図である。
明図である。
【図２】 本発明の基板電圧発生装置のブロック図であ
る。
る。
【図３】 本発明のアクティブ用基板電圧発生回路のブ
ロック図である。
ロック図である。
【図４】 本発明のスタンバイ用基板電圧発生回路のブ
ロック図である。
ロック図である。
【図５】 図５（Ａ）乃至（Ｆ）は、本発明の基板電圧
発生装置を駆動する信号波形と、時間帯に発生する基板
電流とのタイミングチャートである。
発生装置を駆動する信号波形と、時間帯に発生する基板
電流とのタイミングチャートである。
【図６】 従来のダイナミック・ＲＡＭのコア構造を示
す回路図である。
す回路図である。
【図７】 従来の半導体メモリ装置の断面図である。
【図８】 図７の半導体メモリ装置内に形成されるトラ
ンジスタの等価回路を用いて基板電流による循環電流の
発生態様を説明する図である。
ンジスタの等価回路を用いて基板電流による循環電流の
発生態様を説明する図である。
【図９】 図９の（Ａ）、（Ｂ）、及び（Ｃ）はＲＡＳ
電流回路、この回路に入力される外部ＲＡＳ信号、及び
出力されるアクティブ・マスター信号の波形をそれぞれ
示す図である。
電流回路、この回路に入力される外部ＲＡＳ信号、及び
出力されるアクティブ・マスター信号の波形をそれぞれ
示す図である。
１ 基板電圧発生装置、２ 時間遅延回路、２１ 直列
接続したインバータ、２２ ノアゲート、２３ インバ
ータ、３ アクティブ用基板電圧発生回路、４スタンバ
イ用基板電圧発生回路、３１ ナンドゲート、３２及び
４１ 発振器、３３及び４２ ポンピング・コンデン
サ、３４及び４３ 基板電圧レベル検出器、５１ 半導
体メモリ装置、５５ 基板。
接続したインバータ、２２ ノアゲート、２３ インバ
ータ、３ アクティブ用基板電圧発生回路、４スタンバ
イ用基板電圧発生回路、３１ ナンドゲート、３２及び
４１ 発振器、３３及び４２ ポンピング・コンデン
サ、３４及び４３ 基板電圧レベル検出器、５１ 半導
体メモリ装置、５５ 基板。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図１】 本発明の基板電圧発生装置の概略的構成の説
明図である。
明図である。
【図２】 本発明の基板電圧発生装置のブロック図であ
る。
る。
【図３】 本発明のアクティブ用基板電圧発生回路のブ
ロック図である。
ロック図である。
【図４】 本発明のスタンバイ用基板電圧発生回路のブ
ロック図である。
ロック図である。
【図５】 本発明の基板電圧発生装置を駆動する信号波
形と、時間帯に発生する基板電流とのタイミングチャー
トである。
形と、時間帯に発生する基板電流とのタイミングチャー
トである。
【図６】 従来のダイナミック・ＲＡＭのコア構造を示
す回路図である。
す回路図である。
【図７】 従来の半導体メモリ装置の断面図である。
【図８】 図７の半導体メモリ装置内に形成されるトラ
ンジスタの等価回路を用いて基板電流による循環電流の
発生態様を説明する図である。
ンジスタの等価回路を用いて基板電流による循環電流の
発生態様を説明する図である。
【図９】 ＲＡＳ電流回路、この回路に入力される外部
ＲＡＳ信号、及び出力されるアクティブ・マスター信号
の波形をそれぞれ示す図である。
ＲＡＳ信号、及び出力されるアクティブ・マスター信号
の波形をそれぞれ示す図である。
【符号の説明】 １ 基板電圧発生装置、２ 時間遅延回路、２１ 直列
接続したインバータ、２２ ノアゲート、２３ インバ
ータ、３ アクティブ用基板電圧発生回路、４スタンバ
イ用基板電圧発生回路、３１ ナンドゲート、３２及び
４１ 発振器、３３及び４２ ポンピング・コンデン
サ、３４及び４３ 基板電圧レベル検出器、５１ 半導
体メモリ装置、５５ 基板。
接続したインバータ、２２ ノアゲート、２３ インバ
ータ、３ アクティブ用基板電圧発生回路、４スタンバ
イ用基板電圧発生回路、３１ ナンドゲート、３２及び
４１ 発振器、３３及び４２ ポンピング・コンデン
サ、３４及び４３ 基板電圧レベル検出器、５１ 半導
体メモリ装置、５５ 基板。
Claims (7)
- 【請求項１】 分岐されたアクティブ・マスター信号の
一方をノアゲート（２２）の一方の入力端子に入力し、
該アクティブ・マスター信号の他方を直列接続されたｎ
個（ｎは偶数である。）のインバータ（２１）を介して
上記ノアゲート（２２）の他方の入力端子に入力すると
ともに、上記ノアゲート（２２）の出力信号をインバー
タ（２３）に入力する時間遅延回路（２）と、上記時間
遅延回路（２）の出力端子を、該時間遅延回路（２）の
出力信号、及び半導体メモリ装置の基板の基板電圧レベ
ル感知信号を入力されて駆動するアクティブ用基板電圧
発生回路（３）の入力端子に接続するとともに、上記半
導体メモリ装置の基板の基板電圧レベル感知信号を入力
されて駆動するプリチャージ用基板電圧発生回路（４）
の出力端子を、上記アクティブ用基板電圧発生回路
（３）の出力端子側に接続してなる基板電圧発生装置。 - 【請求項２】 上記請求項１記載の基板電圧発生装置に
おいて、アクティブ・マスター信号を上記時間遅延回路
（２）に入力し、該アクティブ・マスター信号の時間幅
をプリチャージ・サイクルに及ぶ迄拡幅し、上記時間幅
を拡幅されたアクティブ・マスター信号を、上記アクテ
ィブ用基板電圧発生回路（３）に入力して駆動させ、上
記半導体メモリ装置の基板に発生する基板電流を除去す
ることを特徴とする基板電圧発生装置の駆動方法。 - 【請求項３】 上記アクティブ用基板電圧発生回路
（３）を、アクティブ・マスター信号と、上記半導体メ
モリ装置の基板の基板電圧レベル感知信号とを入力させ
て駆動することを特徴とする請求項２記載の基板電圧発
生装置の駆動方法。 - 【請求項４】 上記時間遅延回路（２）は、上記インバ
ータ（２１）の接続個数を適宜の偶数値に設定し、適宜
の遅延時間を得ることを特徴とする請求項２記載の基板
電圧発生装置の駆動方法。 - 【請求項５】 上記時間遅延回路（２）を介してアクテ
ィブ用基板電圧発生回路（３）に入力されるアクティブ
・マスター信号の遅延時間を、半導体メモリ装置の動作
可能な最小プリチャージ時間よりも短くすることを特徴
とする請求項２記載の基板電圧発生装置の駆動方法。 - 【請求項６】 上記アクティブ・マスター信号とは関係
なく動作する上記スタンバイ用基板電圧発生回路（４）
を並行して駆動させることを特徴とする請求項２記載の
基板電圧発生装置の駆動方法。 - 【請求項７】 上記スタンバイ用基板電圧発生回路
（４）を、上記半導体メモリ装置の基板の基板電圧レベ
ル感知信号を入力させて駆動することを特徴とする請求
項６記載の基板電圧発生装置の駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR918266 | 1991-05-22 | ||
| KR1019910008266A KR940003837B1 (ko) | 1991-05-22 | 1991-05-22 | 기판 전압 발생회로의 구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660652A true JPH0660652A (ja) | 1994-03-04 |
| JPH0793007B2 JPH0793007B2 (ja) | 1995-10-09 |
Family
ID=19314740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292910A Expired - Fee Related JPH0793007B2 (ja) | 1991-05-22 | 1991-11-08 | 基板電圧発生装置、及びその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0793007B2 (ja) |
| KR (1) | KR940003837B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| JPH09128967A (ja) * | 1995-10-12 | 1997-05-16 | Lg Semicon Co Ltd | メモリ基板電圧の供給制御回路 |
| JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294690A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62283491A (ja) * | 1986-06-02 | 1987-12-09 | Matsushita Electronics Corp | 基板バイアス電圧発生器 |
-
1991
- 1991-05-22 KR KR1019910008266A patent/KR940003837B1/ko not_active IP Right Cessation
- 1991-11-08 JP JP3292910A patent/JPH0793007B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294690A (ja) * | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62283491A (ja) * | 1986-06-02 | 1987-12-09 | Matsushita Electronics Corp | 基板バイアス電圧発生器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| JPH09128967A (ja) * | 1995-10-12 | 1997-05-16 | Lg Semicon Co Ltd | メモリ基板電圧の供給制御回路 |
| JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
| JP4694089B2 (ja) * | 2001-05-04 | 2011-06-01 | 三星電子株式会社 | 半導体メモリ装置のネガティブ電圧発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793007B2 (ja) | 1995-10-09 |
| KR920022664A (ko) | 1992-12-19 |
| KR940003837B1 (ko) | 1994-05-03 |
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