JPH09128967A - メモリ基板電圧の供給制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】内部回路の状態に応じて、異なる基板電圧を供
給する。 【解決手段】外部から印加されるロ−アドレスストロ−
ブ信号、電源電圧供給信号及びイネ−ブル信号により、
ハイレベルの基板電圧及びロ−レベルの基板電圧をそれ
ぞれ発生し、発生されたハイレベルの基板電圧をメモリ
セルに供給する第１、第２基板電圧発生手段１００、並
びに外部から印加されるロ−アドレスストロ−ブ信号及
び第１乃至第４アドレス信号により、第１、第２基板電
圧発生手段からそれそれ発生されたハイレベルの基板電
圧及びロ−レベルの基板電圧をメモリ内部回路にそれぞ
れ供給するように、第１乃至第５制御信号をそれぞれ出
力する基板電圧供給制御手段２００を備え、基板電圧供
給制御手段２００からそれぞれ出力された第１乃至第５
信号により第１、第２基板電圧発生手段１００でそれぞ
れ発生されたハイレベルの基板電圧及びロ−レベルの基
板電圧を選択してメモリの各回路に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリの基板電圧供
給制御回路に係り、さらに詳細にはメモリ内部に構成さ
れた基板電圧発生回路で発生されたレベルの異なる基板
電圧をメモリ内部に各回路に状態によりメモリの各回路
に供給し得るように制御してメモリ内部で消耗される電
力を減らし得るメモリの基板電圧供給制御回路に関す
る。

【０００２】図１に示されたように、従来の理想的な電
圧制御回路は外部から供給される電圧をインバ−ティン
グするインバ−タ−１と、前記インバ−タ１でインバ−
ティングされた電圧をインバ−ティングするインバ−タ
−２とより構成される。

【０００３】前記インバ−タ−１はソ−ス端子に電源電
圧ＶDD端子が連結され、ゲ−ト端子に外部入力電圧ＩＶ
ラインの連結されるＰＭＯＳトランジスタＱ１と、ドレ
イン端子に前記ＰＭＯＳトランジスタＱ１のドレイン端
子に連結されて共通出力ラインＯＬ１と連結され、ゲ−
ト端子に前記ＰＭＯＳトランジスタＱ１のゲ−ト端子が
連結され、ソ−ス端子に接地端子が連結されるＮＭＯＳ
トランジスタＱ２と、ソ−ス端子に電源電圧ＶDDが連結
され、ゲ−ト端子に前記共通出力ラインＯＬ１が連結さ
れるＰＭＯＳトランジスタＱ３と、ドレイン端子に前記
ＰＭＯＳトランジスタＱ３のドレイン端子が連結されて
共通出力ラインＯＬ２と連結され、ゲ−ト端子に前記Ｐ
ＭＯＳトランジスタＱ３のゲ−ト端子が連結され、ソ−
ス端子に前記接地端子が連結されるＮＭＯＳトランジス
タＱ４とより構成される。

【０００４】前記ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ４はそれぞれロ−レベルのスレショル
ドを有するように形成され、前記ＮＭＯＳトランジスタ
Ｑ２及びＰＭＯＳトランジスタＱ３はそれぞれハイレベ
ルのスレショルドを有するように形成される。

【０００５】そして、図２に示されたように、さらに他
の従来の理想的な電圧供給制御回路は外部から供給され
る電圧ＩＶを順次にインバ−ティングして電圧ＯＶを出
力するインバ−タ−１０乃至４０と、外部制御信号ＣＳ
１によりスイッチングされて前記インバ−タ−２０，４
０に電源電圧ＶDDをそれぞれ供給するＰＭＯＳトランジ
スタ５０と、外部制御信号ＣＳ２によりスイッチングさ
れて前記インバ−タ−１０，３０の出力レベルを調整す
るＮＭＯＳトランジスタ６０とより構成される。

【０００６】前記インバ−タ１０はソ−ス端子に電源電
圧ＶDD端子が連結され、ゲ−ト端子に外部入力電圧ＩＶ
ラインの連結されるＰＭＯＳトランジスタＭＰ１と、ド
レイン端子に前記ＰＭＯＳトランジスタＭＰ１のドレイ
ン端子が連結されて共通出力ラインＯＬ１と連結され、
ゲ−ト端子に前記ＰＭＯＳトランジスタＭＰ１のゲ−ト
端子が連結され、ソ−ス端子に前記ＮＭＯＳトランジス
タ６０のドレイン端子が連結されるＮＭＯＳトランジス
タＭＮ１とより構成される。

【０００７】前記インバ−タ−２０はソ−ス端子に前記
ＰＭＯＳトランジスタ５０のドレイン端子が連結され、
ゲ−ト端子に前記インバ−タ−１０の共通出力ラインＯ
Ｌ１が連結されるＰＭＯＳトランジスタＭＰ２のドレイ
ン端子が連結されて共通出力ラインＯＬ２と連結され、
ゲ−ト端子に前記ＰＭＯＳトランジスタＭＰ２のゲ−ト
端子が連結され、ソ−ス端子に接地端子が連結されるＮ
ＭＯＳトランジスタＭＮ２とより構成される。

【０００８】前記インバ−タ−３０はソ−ス端子に電源
電圧ＶDDが連結され、ゲ−ト端子に前記インバ−タ−２
０の共通出力ラインＯＬ２の連結されるＰＭＯＳトラン
ジスタＭＰ３と、ドレイン端子に前記ＰＭＯＳトランジ
スタＭＰ３のドレイン端子の連結されて共通出力ライン
ＯＬ３Ｓ連結され、ゲ−ト端子に前記ＰＭＯＳトランジ
スタＭＰ３のゲ−ト端子が連結され、ソ−ス端子に前記
ＮＭＯＳトランジスタＭＮ１のドレイン端子が連結され
るＮＭＯＳトランジスタＭＮ３とより構成される。

【０００９】前記インバ−タ−４０はソ−ス端子に前記
ＰＭＯＳトランジスタＭＰ２のソ−ス端子が連結され、
ゲ−ト端子に前記インバ−タ−３０の共通出力ラインＯ
Ｌ３が連結されるＰＭＯＳトランジスタＭＰ４と、ドレ
イン端子に前記ＰＭＯＳトランジスタＭＰ４のドレイン
端子が連結されて共通出力ラインＯＬ４が連結され、ソ
−ス端子に接地端子が連結されるＮＭＯＳトランジスタ
ＭＮ４とより構成される。

【００１０】前記ＰＭＯＳトランジスタＭＰ１乃至ＭＰ
４及びＮＭＯＳトランジスタＭＮ１乃至ＭＮ４はそれぞ
れロ−レベルのスレショルドを有するように形成され
る。

【００１１】図３は従来のメモリの各部分に供給される
基板電圧のレベル制御を説明するためのＣＭＯＳ断面図
である。

【００１２】ここで、未説明符号ＶBBは基板電圧、ｆｏ
はフィ−ルドオキシド、ＮＧ，ＮＳ，ＮＤはそれぞれＮ
ＭＯＳのゲ−ト端子、ソ−ス端子、ドレイン端子であ
る。そして、ＰＧ、ＰＳ、ＰＤはそれぞれＰＭＯＳのゲ
−ト端子、ソ−ス端子、ドレイン端子である。

【００１３】このように構成された従来の理想的な電圧
供給制御回路の動作を説明すれば次の通りである。

【００１４】先ず、図１に示された従来の理想的な電圧
供給制御回路の動作を説明すれば、スタンドバイ時外部
から印加されたロ−電圧ＩＶが供給されるとインバ−タ
−１におけるＰＭＯＳトランジスタＱ１及びＮＭＯＳト
ランジスタＱ２はぞれぞれのゲ−ト端子にその供給され
たロ−電圧ＩＶを印加されてそれぞれはタ−ンオン、タ
−ンオフされて共通出力ラインＯＬ１を経てハイ電圧が
出力される。

【００１５】これにより、インバ−タ−２におけるＰＭ
ＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４は
それぞれのゲ−ト端子に前記インバ−タ−１の共通出力
ラインＯＬ１を経て出力されたハイ電圧が共通印加され
てそれぞれタ−ンオフ、タ−ンオンされて前記インバ−
タ−２の共通出力ラインＯＬ２を経てロ−電圧が出力さ
れる。

【００１６】一方、アクチブ時にはインバ−タ−１，２
は前記した動作と反対に動作されて前記共通出力ライン
ＯＬ２を経てハイレベルの電圧０Ｖが出力される。

【００１７】このようにスタンドバイ状態で前記ハイレ
ベルのスレショルドを有するＮＭＯＳトランジスタＱ２
及びＰＭＯＳトランジスタＱ３はサブスレショルドの漏
れ電流を防ぐためにそれぞれタ−ンオフされ、前記ロ−
レベルのスレショルドを有するＰＭＯＳトランジスタＱ
１及びＮＭＯＳトランジスタＱ４はゲ−ト遅れを減らす
ためにそれぞれタ−ンオンされる。

【００１８】一方、図２に示されたさらに他の理想的な
電圧供給制御回路の動作を説明すればスタンドバイ状態
で外部からロ−レベルの電圧ＩＶが供給され、回路外部
からハイレベルの制御信号ＣＳ１及びロ−レベルの制御
信号ＣＳ２が入力されるとＰＭＯＳトランジスタ５０，
６０はそれぞれのゲ−ト端子にその入力された制御信号
ＣＳ１，ＣＳ２が印加されてそれぞれタ−ンオフされ
る。

【００１９】そして，インバ−タ−１０におけるＰＭＯ
ＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１
はそれぞれのゲ−ト端子に前記外部から供給されたロ−
電圧ＩＶが共通印加されてそれぞれタ−ンオン、タ−ン
オフされて共通出力ラインＯＬ１を経てハイ電圧を出力
する。

【００２０】従って、インバ−タ−２０におけるＰＭＯ
ＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２
はぞれぞれのゲ−ト端子に前記インバ−タ−１０の共通
出力ラインＯＬ１を経て出力されたハイ電圧が共通印加
されてそれぞれタ−ンオフ、タ−ンオンされて共通出力
ラインＯＬ２を経てロ−電圧を出力する。

【００２１】これにより、インバ−タ−３０におけるＰ
ＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭ
Ｎ３はぞれぞれのゲ−ト端子にインバ−タ−２０の共通
出力ラインＯＬ２を経て出力されたロ−電圧が印加され
てそれぞれタ−ンオン、タ−ンオフされて共通出力ライ
ンＯＬ３を経てハイ電圧が出力される。

【００２２】従って、インバ−タ−４０におけるＰＭＯ
ＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４
はぞれぞれのゲ−ト端子に前記共通出力ラインＯＬ３を
経て出力されたハイ電圧が印加されてそれぞれタ−ンオ
フ、タ−ンオンされて共通出力ラインＯＬ４を経てロ−
電圧ＯＶが出力される。

【００２３】このように理想的な電圧供給制御回路のよ
うにスタンドバイ状態でハイレベルのスレショルドを有
するトランジスタがタ−ンオフされるように基板電圧供
給回路を構成し難いので従来には図３に示されたように
外部基板電圧発生回路（図示せず）から供給される基板
電圧ＶBBのレベル制御を工程により制御した。

【００２４】しかしながら、従来には外部基板電圧発生
回路で供給される基板電圧のレベル制御を工程により制
御しなければならないことで該基板電圧の供給制御が非
常に難しく、その基板電圧の供給制御が非常に困難なの
でメモリ各回路を構成するＭＯＳトランジスタのスレシ
ョルドの制御も非常に難しくてスタンドバイ状態でメモ
リ各部分にロ−レベルの基板電圧が印加される場合にお
いてメモリ各部分で電力が消耗される問題があった。

【００２５】さらに、アクチブ状態でデコ−ディング時
選択されなかった経路及び選択された経路に同じレベル
の基板電圧が供給される場合があってメモリ内部で電力
が消耗される問題があった。

【００２６】

【発明が解決使用とする課題】従って、本発明の目的は
メモリ内部に構成された基板電圧発生回路から発生され
たレベルが他の基板電圧をメモリ内部の各回路の状態に
よりメモリの各回路に供給されるように制御しメモリ内
部で消耗される電力を減らし得るメモリの基板電圧供給
制御回路を提供するにある。

【００２７】

【課題解決するための手段】かかる本発明の目的を達成
するために外部から印加される外部から印加されるロ−
アドレスストロ−ブ信号、電源供給信号及びイネ−ブル
信号によりハイレベルの基板電圧及びロ−レベルの基板
電圧をそれぞれ発生し、その発生されたハイレベルの基
板電圧をメモリセルに供給する第１、第２基板電圧発生
手段と、外部から印加されるロ−アドレスストロ−ブ信
号及び第１乃至第４アドレス信号により前記第１、第２
基板電圧発生手段からそれぞれ発生されたハイレベルの
基板電圧及びロ−レベルの基板電圧をメモリ内部回路に
それぞれ供給されるように第１乃至第５制御信号をそれ
ぞれ出力する基板電圧供給制御手段と、前記基板電圧供
給制御手段からそれぞれ出力された第１乃至第５信号制
御信号により前記第１、第２基板電圧発生手段からそれ
ぞれ発生されたハイレベルの基板電圧及びロ−レベルの
基板電圧を選択してワ−ドラインドライバ、Ｘデコ−
ダ、Ｙデコ−ダ及びメモリ周辺回路にそれぞれ供給する
基板電圧選択手段とを含めて構成される。

【００２８】 〔発明の詳細な説明〕以下、添付した図面に基づき本発
明を詳細に説明する。

【００２９】図４に示されたように、本発明によるメモ
リの基板電圧供給制御回路は外部から印加されるロ−ア
ドレスストロ−ブ信号ＲＡＳＢ、電源供給信号ＰＷＵＰ
及びイネ−ブル信号ＥＮによりハイレベルの基板電圧の
絶対値（以下、ハイ基板電圧と略する）ＶBBH 及びロ−
レベルの基板電圧の絶対値（以下、ロ−基板電圧と略す
る）ＶBBL をそれぞれ発生し、該発生されたハイ基板電
圧ＶBBH をメモリセルＭＣに供給する基板電圧発生部１
００と、外部から印加される信号ＲＡＳＢ及びアドレス
信号（Ａi ，Ａj ）、（ＡiＢ，Ａj ）、（Ａi ，ＡjＢ
）、（ＡiＢ ，ＡjＢ）により前記基板電圧発生部１
００からそれぞれ発生された基板電圧ＶBBH 、ＶBBL
をメモリ内部回路にそれぞれ供給されるように制御信号
ＣＳ１乃至ＣＳ５を出力する基板電圧供給制御部２００
と、前記基板電圧供給制御部２００から出力された制御
信号ＣＳ１乃至ＣＳ５より前記基板電圧発生部１００か
らそれぞれ発生された基板電圧発生ＶBBH 、ＶBBL を
選択してワ−ドラインドライバＷＬ、Ｘデコ−ダＸ、Ｙ
デコ−ダＹ及びメモリ周辺回路Periにそれぞれ出力して
基板電圧選択部３００とより構成される。

【００３０】前記基板電圧発生部１００は外部から印加
される信号ＰＷＵＰ、ＥＮ、ＲＡＳＢによりハイ基板電
圧ＶBBH を発生する基板電圧発生部１０１と外部から印
加される信号ＰＷＵＰ、ＥＮ、ＲＡＳＢによりロ−基板
電圧ＶBBL を発生する基板電圧発生部１０２とより構成
される。

【００３１】前記基板電圧供給制御部２００は外部から
入力される信号ＲＡＳＢを順にインバ−ティングして制
御信号ＣＳ１を出力するインバ−タ−２０１，２０２
と、前記インバ−タ−２０２から出力された制御信号Ｃ
Ｓ１により外部から入力されるアドレス信号（Ａi ，Ａ
j ）、（ＡiＢ，Ａj ）、（Ａi ，ＡjＢ ）、（ＡiＢ
，ＡjＢ）をデコ−ディングして制御信号ＣＳ１乃至Ｃ
Ｓ４を出力するデコ−ダ２０３とより構成される。

【００３２】前記基板電圧選択部３００は基板電圧供給
制御部２００から出力された制御信号ＣＳ１により前記
基板電圧発生部１００からそれぞれ出力された基板電圧
ＶBBH 、ＶBBL 中のいずれか一つを選択してメモリ内
部の周辺回路Pery. に供給するマルチプレクサ３０１
と、前記基板電圧供給制御部２００からそれぞれ出力さ
れた制御信号ＣＳ２乃至ＣＳ５により前記基板電圧発生
部１００から発生された基板電圧ＶBBH 、ＶBBL 中の
いずれか一つを選択してワ−ドラインドライブＷＬ、Ｘ
デコ−ダＸ及びＹデコ−ダＹにそれぞれ供給するマルチ
プレクサ３０２乃至３０５とより構成される。

【００３３】前記ダコ−ダ２０３はインバ−タ−２０２
で反転された信号をインバ−ティングするインバ−タ−
１３と、前記インバ−タ−１３で反転された信号及び外
部から入力されるアドレス信号Ａi ，Ａj をナンドリン
グするナンドゲ−ト１４と、前記ナンドゲ−ト１４から
出力された信号を順にインバ−ティングして制御信号Ｃ
Ｓ２を出力するインバ−タ−１５，１６と、前記インバ
−タ−１３で反転された信号と外部から入力されるアド
レス信号ＡiＢ，Ａj をナンドリングするナンドゲ−ト
１７と、前記ナンドゲ−ト１７から出力された信号を順
にインバ−ティングして制御信号ＣＳ３を出力するイン
バ−タ−１８，１９と、前記インバ−タ−１３から出力
された信号と、外部から入力されるアドレス信号Ａi ，
ＡjＢをナンドリングするナンドゲ−ト２０と、前記ナ
ンドゲ−ト２０から出力された信号を順にイバ−ティン
グして制御信号ＣＳ４を出力するイバ−タ−２１，２２
と、インバ−タ−１３から出力された信号と外部から入
力されるアドレス信号ＡiＢ ，ＡjＢをナンドリングす
るナンドゲ−ト２３と、前記ナンドケ−ト２３から出力
された信号を順にインバ−ティングして制御信号ＣＳ５
を出力するインバ−タ−２４，２５とより構成される。

【００３４】前記マルチプレクサ３０１乃至３０５はそ
れぞれインバ−タ−ＩＮ１を経て位相の反転された前記
電圧供給制御部２００から出力された制御信号及び前記
電圧供給制御部２００から出力された制御信号ＣＳ１乃
至ＣＳ５により前記基板電源発生部１００で発生された
基板電圧ＶBBH 、ＶBBL をそれぞれ伝送する伝送ゲ−
トＴＧ１、ＴＧ２より構成される。

【００３５】そして、図５に示したように、前記図４の
基板電圧発生器１０１の詳細回路図はバイアス電圧ＶP
、ＶN をそれぞれ発生するバイアス電圧発生器１１
と、前記バイアス電圧発生器１１から発生されたバイア
ス電圧ＶP をクランピングして一定のハイ電圧ＶBLH を
発生するクランピング電圧発生部２１と、前記バイアス
電圧発生器１１でそれぞれ発生されたバイアス電圧ＶP
、ＶN によりスタンドバイ及びアクチブ時発振する発
振信号ＯＳＣ１を出力する発振器３１と、前記発振器か
３１ら発振された信号ＯＳＣ１及び外部から印加される
イネ−ブル信号ＥＮを論理演算し、該論理演算された信
号を前記クランピグ電圧発生器２１から発生されたハイ
電圧によりポンピングしてハイ電圧ＶBLH にポンピング
して一定のハイ基板電圧ＶBBH を出力する電圧ポンピン
グ回路４１と、外部から供給される信号ＲＡＳＢ，ＰＷ
ＵＰを論理演算する論理演算器５１と、アクチブ時前記
論理演算器５１から論理演算された信号により発振する
発振器６１と、前記クランビング電圧発生器２１から発
生された電圧ＶBLH により前記発振器６１から発振され
た電圧をポンピングしてハイ基板電圧ＶBBH を出力する
電圧ポピング回路７１とより構成される。

【００３６】前記バイアス電圧発生器１１はソ−ス端子
に電源電圧ＶDD端子が連結され、ゲ−ド端子に接地端子
が連結されるＰＭＯＳトランジスタＰＭ１と、ドレイン
端子に前記ＰＭＯＳトランジスタＰＭ１のドレイン端子
が連結されて出力電圧ＶN ラインと連結され、ゲ−ト端
子に前記出力電圧ＶN ラインが連結され、ソ−ス端子に
接地端子が連結されるＮＭＯＳトランジスタＮＭ１と、
ソ−ス端子に電源電圧端子ＶDDが連結され、ゲ−ト端子
が自分のドレイン端子に連結されて出力電圧ＶP ライン
と連結されるＰＭＯＳトランジスタＰＭ２と、ドレイン
端子に前記ＰＭＯＳトランジスタＰＭ２のドレイン端子
が連結され、ゲ−ト端子に前記ＮＭＯＳトランジスタＮ
Ｍ１のゲ−ト端子が連結され、ソ−ス端子に接地端子が
連結されるＮＭＯＳトランジスタＮＭ２とより構成され
る。

【００３７】前記クランピグ電圧発生器２１はソ−ス端
子に電源電圧ＶDDが連結され、ゲ−ト端子に前記出力電
圧ＶP ラインが連結されるＰＭＯＳトランジスタＰＭ３
と、ソ−ス端子に前記ＰＭＯＳトランジスタＰＭ３のド
レイン端子が連結されて出力電圧Ｖ１ラインと連結さ
れ、ゲ−ト端子に自分のドレイン端子が連結されるＰＭ
ＯＳトランジスタＰＭ４と、ドレイン端子に前記ＰＭＯ
ＳトランジスタＰＭ４のドレイン端子が連結されて出力
電圧Ｖ２ラインと連結され、ゲ−ト端子に自分のドレイ
ン端子が連結されるＮＭＯＳトランジスタＮＭ３と、ド
レイン端子に前記ＮＭＯＳトランジスタＮＭ３のソ−ス
端子が連結され、ゲ−ト端子に自分のドレイン端子が連
結されるＮＭＯＳトランジスタＮＭ４と、ドレイン端子
に前記ＮＭＯＳトランジスタＮＭ４のソ−ス端子が連結
され、ゲ−ト端子に自分のドレイン端子が連結されるＮ
ＭＯＳトランジスタＮＭ５と、ドレイン端子に前記ＮＭ
ＯＳトランジスタＮＭ５のソ−ス端子が連結され、ゲ−
ト端子に自分のドレイン端子が連結されるＮＭＯＳトラ
ンジスタＮＭ６と、ドレイン端子に前記ＮＭＯＳトラン
ジスタＮＭ６のソ−ス端子が連結され、ゲ−ト端子に自
分のドレイン端子が連結されるＮＭＯＳトランジスタＮ
Ｍ７と、ドレイン端子に前記ＮＭＯＳトランジスタＮＭ
７のソ−ス端子が連結されゲ−ト端子に自分のドレイン
端子が連結され、ソ−ス端子に接地端子が連結されるＮ
ＭＯＳトランジスタＮＭ８と、ドレンイン端子に電源電
圧端子ＶDDが連結され、ゲ−ト端子に前記出力電圧Ｖ１
ラインが連結されるＮＭＯＳトランジスタＮＭ９と、ソ
−ス端子に前記ＮＭＯＳトランジスタＮＭ９のソ−ス端
子が連結されて出力電圧ＶBLH ラインが連結されゲ−ト
端子に前記出力電圧Ｖ２ラインの連結されるＰＭＯＳト
ランジスタＰＭ５と、一側端子に前記ＰＭＯＳトランジ
スタＰＭ５のソ−ス端子が連結され、多側端子に接地端
子が連結される抵抗Ｒ１と、前記出力電圧ＶBLH ライン
と接地端子との間に並列に連結されるキャパシタ−Ｃ１
と、ソ−ス端子に電源電圧ＶDD端子が連結され、ゲ−ト
端子に前記出力電圧ＶP のラインが連結され、ドレイン
端子に前記出力電圧ＶBLH ラインが連結されるＰＭＯＳ
トランジスタＰＭ６とより構成される。

【００３８】前記第１発振器３１はバイアス電圧発生器
１１から発生された電圧ＶP により入力される信号ＯＳ
Ｃ１をインバ−ティングするインバ−タ−Ｉ１と、前記
バイアス電圧発生器１１から発生された電圧ＶN により
前記インバ−タ−１１でインバ−ティングされた信号を
インバ−ティングするインバ−タ−Ｉ２と、前記バイア
ス電圧発生器１１から発生された電圧ＶP により前記イ
ンバ−タ−１２で反転された信号をインバ−ティングす
るインバ−タ−Ｉ３と、前記バイアス電圧発生器１１か
ら発生された電圧ＶN により前記インバ−タ−Ｉ３でイ
バ−ティングされた信号をインバ−ティングするインバ
−タ−Ｉ４と、前記バイアス電圧発生器１１から発生さ
れた電圧ＶP により前記インバ−タ−Ｉ４で反転された
信号をインバ−ティングするインバ−タ−Ｉ５と、前記
バイアス電圧発生器１１から発生された電圧ＶN により
前記インバ−タ−Ｉ５でイバ−ティングされた信号をイ
ンバ−ティングするインバ−タ−Ｉ６と、前記バイアス
電圧発生器１１から発生された電圧ＶP により前記イン
バ−タ−Ｉ６で反転された信号をインバ−ティングする
インバ−タ−Ｉ７と、前記バイアス電圧発生器１１から
発生された電圧ＶNにより前記インバ−タ−Ｉ７でイバ
−ティングされた信号をインバ−ティングするインバ−
タ−Ｉ８と、前記バイアス電圧発生器１１から発生され
た電圧ＶP により前記インバ−タ−Ｉ８で反転された信
号をインバ−ティングするインバ−タ−Ｉ９とより構成
される。

【００３９】前記電圧ポンピング回路４１は一側入力端
子に前記発振器３１の出力信号ＯＳＣ１ラインが連結さ
れ、他側入力端子に外部入力信号ＥＮラインが連結され
るナンドゲ−トＭＤ１と、入力端子に前記ナンドゲ−ト
ＭＤ１の出力端子が連結されるインバ−タ−Ｉ１０と、
ドレイン端子に前記クランピング電圧発生器２１の出力
電圧ＶBLH ラインが連結され、ゲ−ト端子に自分のソ−
ス端子が連結されるＮＭＯＳトランジスタＮＭ１０と、
ドレイン端子に前記ＮＭＯＳトランジスタＮＭ１０のの
ドレイン端子が連結されて自分のゲ−ト端子と連結さ
れ、ソ−ス端子に前記ＮＭＯＳトランジスタＮＭ１０の
ソ−ス端子が連結されるＮＭＯＳトランジスタＮＭ１１
と、ドレイン端子に前記ナンドゲ−トＮＤ１の出力端子
が連結され、ゲ−ト端子に前記ＮＭＯＳトランジスタＮ
Ｍ１０，ＮＭ１１のソ−ス端子が共通連結されるＮＭＯ
ＳトランジスタＮＭ１２と、ドレイン端子に前記インバ
−タ−Ｉ１０の出力端子が連結され、ゲ−ト端子に前記
ＮＭＯＳトランジスタＮＭ１２のゲ−ト端子が連結され
るＮＭＯＳトランジスタＮＭ１３と、ゲ−ト端子に前記
ＮＭＯＳトランジスタＮＭ１２のソ−ス端子が連結され
るＭＯＳキャパシタ−ＭＣ１と、ゲ−ト端子に前記ＮＭ
ＯＳトランジスタＮＭ１３のソ−ス端子が連結されるＭ
ＯＳキャパシタ−ＭＣ２と、ドレイン端子に前記ＭＯＳ
キャパシタ−ＭＣ１のドレイン−ス端子が連結され、ゲ
−ト端子に自分のドレイン端子が連結され、ソ−ス端子
に接地端子が連結されるＮＭＯＳトランジスタＮＭ１４
と、ドレイン端子に前記ＭＯＳキャパシタ−ＭＣ２のド
レインソ−ス端子が連結され、ゲ−ト端子に自分のドレ
イン端子が連結され、ソ−ス端子に接地端子が連結され
るＮＭ０ＳトランジスタＮＭ１５と、ドレイン端子に前
記ＮＭＯＳトランジスタＮＭ１５のドレイン端子が連結
され、ゲ−ト端子に前記ＮＭＯＳトランジスタＮＭ１４
のゲ−ト端子が連結されるＮＭ０ＳトランジスタＮＭ１
６と、ドレイン端子に前記ＮＭＯＳトランジスタＮＭ１
６のゲ−ト端子が連結され、ゲ−ト端子に自分のソ−ス
端子が連結されるＮＭＯＳトランジスタＮＭ１７と、ド
レイン端子に前記ＮＭＯＳトランジスタＮＭ１５のゲ−
ト端子が連結され、ゲ−ト端子に前記ＮＭＯＳトランジ
スタＮＭ１６のソ−ス端子が連結され、ソ−ス端子に自
分のゲ−ト端子が連結されて出力電圧ＶBBH ラインと連
結されるＮＭＯＳトランジスタＮＭ１８とより構成され
る。

【００４０】前記論理演算器５１は外部から入力される
信号ＲＡＳＢと、インバ−タ−Ｉ１１を経て位相の反転
された信号をナンドリングするナンドゲ−トＮＤ２と、
前記ナンドゲ−トＮＤ２から出力された信号を順にイン
バ−ティングするインバ−タ−Ｉ１２、Ｉ１３とより構
成される。

【００４１】前記発振器６１は論理演算部５１から出力
された信号とフィ−ドバックされて入力された信号をナ
ンドリングするナンドゲ−トＮＤ３と、前記ナンドゲ−
トＮＤ３から出力された信号を順にインバ−ティングし
て前記ナンドゲ−トＮＤ３に出力するインバ−タ−Ｉ１
４乃至Ｉ１５と、前記インバ−タ−Ｉ１５から出力され
た信号をインバ−ティングするインバ−タ−Ｉ１６とよ
り構成される。

【００４２】前記電圧ポンピング回路７１は発振器６１
から出力された信号を順にインバ−ティングするインバ
−タ−Ｉ１７乃至Ｉ２１と、ドレイン端子に前記クラン
ピング電圧発生器２１の出力電圧ＶBLH ラインが連結さ
れ、ゲ−ト端子に自分ソ−ス端子が連結されるＮＭＯＳ
トランジスタＮＭ１９と、ドレイン端子に前記ＮＭＯＳ
トランジスタＮＭ１９のドレイン端子が連結され、ゲ−
ト端子に自分のドレイン端子が連結され、ソ−ス端子に
前記ＮＭＯＳトランジスタＮＭ１９のソ−ス端子が連結
されるＮＭＯＳトランジスタＮＭ２０と、ドレイン端子
に前記インバ−タ−Ｉ２１の出力端子が連結され、ゲ−
ト端子に前記ＮＭＯＳトランジスタＮＭ１９，ＮＭ２０
のソ−ス端子が共通連結されるＮＭＯＳトランジスタＮ
Ｍ２１と、ゲ−ト端子に前記ＮＭＯＳトランジスタＮＭ
２１のソ−ス端子が連結されるＭＯＳキャパシタ−ＭＣ
３と、ドレイン端子に前記ＭＯＳキャパシタ−ＭＣ３の
ドレインソ−ス端子か連結され、ゲ−ト端子に自分のド
レイン端子が連結され、ソ−ス端子に接地端子が連結さ
れるＮＭＯＳトランジスタＮＭ２２と、ドレイン端子に
前記ＮＭＯＳトランジスタＮＭ２２のドレイン端子が連
結され、ゲ−ト端子に自分のソ−ス端子が連結されるＮ
ＭＯＳトランジスタＮＭ２３と、前記ＮＭＯＳトランジ
スタＮＭ２３のゲ−ト端子と接地端子との間に並列に連
結されて前記出力電圧ＶBBH ラインが連結されるＭＯＳ
キャパシタ−ＭＣ４とより構成される。

【００４３】そして、図６に示されたように前記図４の
基板電圧発生器１０２の詳細回路図はバイアス電圧ＶP
、ＶNをそれぞれ発生するバイアス電圧発生器１２と前
記バイアス電圧発生器１２から初性されたバイアス電圧
ＶP をクランピングして一定の一定のロ−電圧ＶBLL を
発生するクランピング電圧発生部２２と、前記バイアス
電圧発生器１２でそれぞ発生されたバイアス電圧ＶP 、
ＶN によりスタンドバイ及びアクチブ時発振して発振信
号ＯＳＣ１を出力する発振器３２と、前記発振器か３２
ら発振された信号ＯＳＣ１及び外部から印加されるイネ
−ブル信号ＥＮを論理演算し、該論理演算された信号を
前記クランピグ電圧発生器２２から発生されたロ−電圧
ＶBLL によりポンピングして一定のロ−基板電圧ＶBBL
を出力する電圧ポンピング回路４２と、外部から供給さ
れる信号ＲＡＳＢ，ＰＷＵＰを論理演算する論理演算器
５２と、アクチブ時前記論理演算器５２から論理演算さ
れた信号により発振する発振器６２と、前記クランビン
グ電圧発生器２２から発生された電圧ＶBLL により前記
発振器６２から発振された電圧をポンピングして一定の
ロ−基板電圧ＶBBL を出力する電圧ポピング回路７２と
より構成される。

【００４４】前記クランピグ電圧発生器２２はソ−ス端
子に電源電圧ＶDDが連結され、ゲ−ト端子に前記出力電
圧ＶP ラインが連結されるＰＭＯＳトランジスタＱ１
と、ソ−ス端子に前記ＰＭＯＳトランジスタＱ１のドレ
イン端子が連結されて出力電圧Ｖ３ラインと連結され、
ゲ−ト端子に自分のドレイン端子が連結されるＰＭＯＳ
トランジスタＱ２と、ドレイン端子に前記ＰＭＯＳトラ
ンジスタＱ２のドレイン端子が連結されて出力電圧Ｖ４
ラインと連結され、ゲ−ト端子に自分のドレイン端子が
連結されるＮＭＯＳトランジスタＱ３と、ドレイン端子
に前記ＮＭＯＳトランジスタＱ３のソ−ス端子が連結さ
れ、ゲ−ト端子に自分のドレイン端子が連結されるＮＭ
ＯＳトランジスタＱ４と、ドレイン端子に前記ＮＭＯＳ
トランジスタＱ４のソ−ス端子が連結され、ゲ−ト端子
に自分のドレイン端子が連結されるＮＭＯＳトランジス
タＱ５と、ドレイン端子に電源電圧ＶDD端子が連結さ
れ、ゲ−ト端子に前記出力電圧Ｖ３ラインの連結される
ＮＭＯＳトランジスタＱ６と、ソ−ス端子に前記ＮＭＯ
ＳトランジスタＱ６のソ−ス端子が連結され出力電圧Ｖ
BLL ラインが連結され、ゲ−ト端子に前記出力電圧Ｖ４
ラインの連結されるＰＭＯＳトランジスタＱ７と、一側
端子に前記ＰＭＯＳトランジスタＱ７のソ−ス端子が連
結され、多側端子に接地端子が連結される抵抗Ｒと、前
記出力電圧ＶBLLラインと接地端子との間に並列に連結
されるキャパシタ−Ｃと、ソ−ス端子に電源電圧ＶDD端
子が連結され、ゲ−ト端子に前記出力電圧ＶP のライン
が連結され、ドレイン端子に前記出力電圧ＶBLL ライン
が連結されるＰＭＯＳトランジスタＱ８とより構成され
る。

【００４５】そして、前記基板電圧発生器１０２の残り
の構成は既に説明した基板電圧発生器１０１と同様なの
で同一符号を付け、残りの構成の説明は省略する。

【００４６】そして、図７及び図８に示されたように前
記図５及び図６に示された発振器３１，３２における各
インバ−タ−Ｉ１乃至Ｉ９の詳細回路図において、前記
各インバ−タ−Ｉ１、Ｉ３、Ｉ５、Ｉ７、Ｉ９はそれぞ
れのソ−ス端子に電源電圧ＶDD端子が連結され、ゲ−ト
端子に前記バイアス電圧発生器１１で発生されたバイア
ス電圧ＶP ラインの連結されるＰＭＯＳトランジスタＰ
Ｍ７と、ソ−ス端子に前記ＰＭＯＳトランジスタＰＭ７
のドレイン端子が連結され、ゲ−ト端子に前記インバ−
タ−Ｉ９、Ｉ２、Ｉ４、Ｉ６、Ｉ８のそれぞれの出力ラ
インの連結されるＰＭＯＳトランジスタＰＭ８と、、ド
レイン端子に前記ＰＭＯＳトランジスタＰＭ８のドレイ
ン端子が連結されて出力ラインと連結され、ゲ−ト端子
に前記ＰＭＯＳトランジスタＰＭ８のゲ−ト端子が連結
され、ソ−ス端子に接地端子が連結されるＮＭＯＳトラ
ンジスタＮＭ２４とより構成される。

【００４７】そして、Ｉ２，Ｉ４，Ｉ６，Ｉ８はそれぞ
れはソ−ス端子に電源電圧ＶDD端子が連結され、ゲ−ト
端子に前記インバ−タ−Ｉ１１，Ｉ１３，Ｉ１５，１Ｉ
７のそれぞれの出力ラインが連結されるＰＭＯＳトラン
ジスタＰＭ９と、ドレイン端子に前記ＰＭＯＳトランジ
スタＰＭ９のドレイン端子が連結されて出力ラインと連
結され、ゲ−ト端子に前記ＰＭＯＳトランジスタＰＭ９
のゲ−ト端子が連結されるＮＭＯＳトランジスタＮＭ２
５とドレイン端子に前記ＮＭＯＳトランジスタＮＭ２５
のソ−ス端子が連結されゲ−ト端子に前記バイアス電圧
発生器１１から発声された電圧Ｖラインが連結され、ソ
−ス端子に接地端子が連結されるＮＭＯＳトランジスタ
ＮＭ２６とより構成される。

【００４８】このように構成された本発明によるメモリ
の基板電圧供給制御回路の動作を図９を参照して詳細に
説明すれば次の通りである。

【００４９】先ず、初期状態で基板電圧発生器１０１に
おけるバイアス電圧発生器１１のＰＭＯＳトランジスタ
ＰＭ１はゲ−ト端子に常に印加される接地電圧によりタ
−ンオンされ、そのタ−ンオンによりＮＭＯＳトランジ
スタＮＭ１、ＮＭ２のぞれぞれのゲ−ト端子にハイ電圧
が共通印加されて前記ＮＭＯＳトランジスタＮＭ１、Ｎ
Ｍ２はれぞれタ−ンオンされ、前記ＰＭＯＳトランジス
タＰＭ１のドレイン端子及び前記ＮＭＯＳトランジスタ
ＮＭ１のドレイン端子に共通出力ラインを経てロ−レベ
ルのバイアス電圧ＶN が出力される。

【００５０】そして、前記ＮＭＯＳトランジスタＮＭ２
がタ−ンオンされることによりＰＭＯＳトランジスタＰ
Ｍ２のゲ−ト端子にロ−電圧が印加されるので前記ＰＭ
ＯＳトランジスタＰＭ２はタ−ンオンされると共に前記
ＰＭＯＳトランジスタＰＭ２のゲ−ト端子に連結された
出力ラインを経てロ−レベルのバイアス電圧ＶP が出力
される。

【００５１】これにより、クランピング電圧発生器２１
におけるＰＭＯＳトランジスタＰＭ３はゲ−ト端子に前
記バイアス電圧発生器１１における出力ラインを経て出
力されたロ−電圧ＶP が印加されてタ−ンオンされて図
５に示されたノ−ドＮ１には電源電圧ＶDDでそのＰＭＯ
ＳトランジスタＰＭ３のスレショルドを除いた電圧Ｖ１
がかかる。

【００５２】一方、ＰＭＯＳトランジスタＰＭ４はゲ−
ト端子にノ−ドＮ２にかかったロ−電圧が印加されてタ
−ンオンされるのでそのノ−ドＮ２には前記ノ−ドＮ１
にかかった電圧でそのＰＭＯＳトランジスタＰＭ４のス
レショルドを除いた電圧Ｖ２、即ち、ＮＭＯＳトランジ
スタＮＭ３乃至ＮＭ８のスレショルドを加えた電圧Ｖ２
がかかてＮＭＯＳトランジスタＮＭ３乃至ＮＭ８は順に
タ−ンオンされる。

【００５３】したがって、ＮＭＯＳトランジスタＮＭ９
はゲ−ト端子に前記ノ−ドＮ１にかかった電圧Ｖ１が印
加されてタ−ンオンされ、ＰＭＯＳトランジスタＰＭ５
はゲ−ト端子に前記ノ−ドＮ２にかかた電圧Ｖ２が印加
されてタ−ンオフされる。

【００５４】一方、ＰＭＯＳトランジスタＰＭ６はゲ−
ト端子に前記ＰＭＯＳトランジスタＰＭ３のゲ−ト端子
に印加されたロ−電圧ＶP が印加されてタ−ンオンされ
る。

【００５５】従って、前記ＮＭＯＳトランジスタＮＭ９
のソ−ス端子にかかったハイ電圧及びＰＭＯＳトランジ
スタＰＭ６のドレイン端子にかかったハイ電圧はキャパ
シタ−Ｃ１に充電された後出力ラインを経てハイ電圧Ｖ
BLH として出力される。

【００５６】一方、図７に示されたインバ−タ−Ｉ１に
おけるＰＭＯＳトランジスタＰＭ７はゲ−ト端子に前記
バイアス電圧発生器１１におけるＰＭＯＳトランジスタ
ＰＭ１２のゲ−ト端子にかかったロ−電圧ＶP が印加さ
れてタ−ンオンされ、ＰＭＯＳトランジスタＰＭ８及び
ＮＭＯＳトランジスタＮＭ２４にそれぞれのゲ−ト端子
にはインバ−タ−Ｉ９から印加されたロ−電圧が印加さ
れてそれぞれタ−ンオン、タ−ンオフされてインバ−タ
−Ｉ１の出力ラインを経てハイ電圧が出力される。

【００５７】これにより、図８に示されたインバ−タ−
Ｉ２におけるＰＭＯＳトランジスタＰＭ９及びＮＭＯＳ
トランジスタＮＭ２５はそれぞれのゲ−ト端子に前記イ
ンバ−タ−Ｉ１の出力ラインを経て出力ハイ電圧が印加
されてそれぞれタ−ンオフ、タ−ンされ、ＮＭＯＳトラ
ンジスタＭＮ２６はゲ−ト端子に前記バイアス電圧発生
器１１における出力ラインを経て出力されたロ−電圧Ｖ
N が印加されてタ−ンオフされて前記ＰＭＯＳトランジ
スタＰＭ９及びＮＭＯＳトランジスタＮＭ２５の共通出
力ラインを経てロ−電圧が出力される。

【００５８】このような方法でそれぞれのインバ−タＩ
３乃至Ｉ９は入力電圧を順にインバ−テイングしてイン
バ−タ−Ｉ９の出力端子を経てハイ電圧が出力され、そ
の出力されたハイ電圧は再びインバ−タ−Ｉ１の入力端
子にフィ−ドバックされて前記インバ−タ−Ｉ１乃至Ｉ
９は既に説明した動作を繰り返すようになる。

【００５９】結局、前記インバ−タ−Ｉ９の出力端子を
経てハイ電圧、ロ−電圧が順に出力される。以後、図９
（Ｂ）に示されたハイレベルの電源供給信号ＰＷＵＰが
入力されて電源供給状態になると、前記電圧ポンピグ回
路４１におけるナンドゲ−トＮＤ１は一側入力端子に前
記発振器３１におけるインバ−タ−Ｉ９の出力電圧と図
９（Ｃ）に示されたハイレベルのイネ−ブル電圧（２
Ｎ）をナンドリングするようになる。

【００６０】ここで、先ず前記インバ−タ−Ｉ９の出力
電圧がロ−レベルの場合、前記ナンドゲ−トＮＤ１は入
力されたハイ電圧（２Ｎ）及びロホ電圧をナンドリング
してハイ電圧を出力し、該出力されたハイ電圧はインバ
−タ−Ｉ１０を経て反転されてロ−電圧として出力され
る。

【００６１】一方、ＮＭＯＳトランジスタＮＭ１１はゲ
−ト端子に前記クランピング電圧発生器２１から出力さ
れたハイ電圧ＶBLH が印加されてタ−ンオンされ、その
タ−ンオンに応じてＮＭＯＳトランジスタＮＭ１０はゲ
−ト端子にハイ電圧が印加されてタ−ンオンされるので
前記ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２のソ−ス
端子にはハイ電圧がかかる。

【００６２】これにより、ＮＭＯＳトランジスタＮＭ１
２、ＮＭ１３はそれぞれのゲ−ト端子に前記ＮＭＯＳト
ランジスタＮＭ１１、ＮＭ１２のソ−ス端子にかかった
ハイ電圧が共通印加されてそれぞれタ−ンオンされる。

【００６３】前記ＮＭＯＳトランジスタＮＭ１２、ＮＭ
１３がそれぞれタ−ンオンされるによりＭＯＳキャバシ
タ−ＭＣ１、ＭＣ２のそれぞれのゲ−ト端子にハイ電
圧、ロ−電圧が印加されて前記モＭＯＳキャバシタ−Ｍ
Ｃ１、ＭＣ２のぞそれのドレインソ−ス端子にはハイ電
圧、ロ−電圧がそれぞれかかる。

【００６４】従って、ＮＭＯＳトランジスタＮＭ１４は
ゲ−ト端子に前記ＭＯＳキャパシタ−ＭＣ１のドレイン
ソ−ス端子にかかったハイ電圧によりタ−ンオンされ、
ＮＭＯＳトランジスタＮＭ１６は前記ＮＭＯＳトランジ
スタＮＭ１４がタ−ンオンされるに従ってゲ−ト端子に
−電圧が印加されてタ−ンオフされる。

【００６５】前記ＮＭＯＳトランジスタみＮＭ１６がタ
−ンオフされることによりＮＭＯＳトランジスタＮＭ１
８のゲ−ト端子にロ−電圧が印加されてＮＭＯＳトラン
ジスタＮＭ１８はタ−ンオフされ、そのＮＭＯＳトラン
ジスタＮＭ１８のタ−ンオフにより前記ＭＯＳキャパシ
タ−ＭＣ２にドレインソ−ス端子にかかったロ−電圧が
ＮＭＯＳトランジスタＮＭ１５のゲ−ト端子に印加され
てＮＭＯＳトランジスタＮＭ１５はタ−ンオフされる。

【００６６】そして、ＮＭＯＳトランジスタＮＭ１８が
タ−ンオンされるに従ってＮＭＯＳトランジスタＮＭ１
７のゲ−ト端子にロ−電圧が印加されＮＭＯＳトランジ
スタＮＭ１７はタ−ンオフされる。

【００６７】一方、前記インバ−タ−Ｉ９の出力電圧が
ハイレベルの場合、前記ナンドゲ−トＮＤ１はそれぞれ
入力ハイ電圧をナンドリングしてロ−電圧を出力し、そ
の出力されたロ−電圧をインバ−タ−Ｉ１０を経て反転
されてハイ電圧として出力される。

【００６８】これにより、ＭＯＳキャパシタ−ＭＣ１、
ＭＣ２のそれぞれのゲ−ト端子にロ−電圧、ハイ電圧が
印加されて前記ＭＯＳキャパシタ−ＭＣ１、ＭＣ２のそ
れぞれのドレインソ−ス端子にはロ−電圧、ハイ電圧が
それぞれかかる。

【００６９】したがって、前記ＮＭＯＳトランジスタＮ
Ｍ１４、ＮＭ１６はそれぞれのゲ−ト端子に前記ＭＯＳ
キャパシタ−ＭＣ１のドレインソ−ス端子にかかったロ
−電圧によりそれぞれタ−ンオフされ、そのＮＭＯＳト
ランジスタＮＭ１６がタ−ンオフされるにより前記ＮＭ
ＯＳトランジスタＮＭ１８のゲ−ト端子にロ−電圧が印
加されてＮＭＯＳトランジスタＮＭ１８はタ−ンオフさ
れ、該ＮＭＯＳトランジスタＮＭ１８のタ−ンオフによ
り前記ＭＯＳキャパシタ−ＭＣ２のドレインソ−ス端子
にかかったハイ電圧がＮＭＯＳトランジスタＮＭ１５の
ゲ−ト端子に印加されてＮＭＯＳトランジスタＮＭ１５
はタ−ンオンされる。 そして、前記ＮＭＯＳトランジ
スタＮＭ１８がタ−ンオフされるによりＮＭＯＳトラン
ジスタＮＭ１７のゲ−ト端子にロ−電圧が印加されてＮ
ＭＯＳトランジスタＮＭ１７はタ−ンオフされる。

【００７０】一方、図９に示されたように電源供給（Ｐ
ＯＷＥＲ−ＵＰ）時論理演算部５１におけるナンドゲ−
トＮＤ２は一側入力端子に外部から供給されるハイ電圧
ＲＡＳＢ及び他側入力端子にインバ−タＩ１１により位
相の反転されたロ−電圧ＰＷＵＰがそれぞれ印加されて
ナンドリングしてハイ電圧を出力し、そり出力されたハ
イ電圧はインバ−タ−Ｉ１２，Ｉ１３を順に経てハイ電
圧として出力される。

【００７１】これにより、発振器６１におけるナンドゲ
−トＮＤ３は一側入力端子に前記インバ−タ−Ｉ１３を
経て出力されたハイ電圧が印加され、他側入力端子にイ
ンバ−タ−Ｉ１０から出力されたロ−電圧が印加されて
ナンドリングしてハイ電圧を出力し、その出力されたハ
イ電圧はインバ−タ−Ｉ１４，Ｉ１５を順に経てハイ電
圧として出力される。

【００７２】そして、前記インバ−タ−Ｉ１５から出力
されたハイ電圧は再びフィ−ドバックされてナンドゲ−
トＮＤ３の他側入力端子に印加される。

【００７３】従って、前記ナンドゲ−トＮＤ３は一側入
力端子に印加されたハイ電圧と、他側入力端子に印加さ
れたハイ電圧をナンドリンクしてロ−電圧を出力し、そ
の出力されたロ−電圧は前記インバ−タ−Ｉ１４、Ｉ１
５を順に経てロ−電圧として出力される。

【００７４】結局、前記インバ−タ−Ｉ１５の出力レベ
ルはハイレベル又はロ−レベルに順に変換され、該変換
によりインバ−タ−Ｉ１６の出力レベルもロ−レベル又
はハイレベルに順に変換される。

【００７５】ここで、まず、前記インバ−タ−Ｉ１６の
出力がロ−電圧であればそのロ−電圧は電圧ポンピグ７
１におけるインバ−タ−Ｉ１７乃至Ｉ２１を順に経てハ
イ電圧として出力される。

【００７６】一方、ＮＭＯＳトランジスタＮＭ２０はゲ
−ト端子に前記クランピング電圧発生器２１の出力ライ
ンを経て、出力されたハイ電圧ＶBLが印加されてタ−ン
オンされ、そのタ−ンオンによりＮＭＯＳトランジスタ
ＮＭ１９はゲ−ト端子にハイ電圧が印加されてタ−ンオ
ンされてと前記ＮＭＯＳトランジスタＮＭ１９、ＮＭ２
０のソ−ス端子にはハイ電圧がかかる。

【００７７】従って、ＮＭＯＳトランジスタＮＭ２１は
ゲ−ト端子に前記ＮＭＯＳトランジスタＮＭ１９、ＮＭ
２０のソ−ス端子にかかったハイ電圧を受けてタ−ンオ
ンされ、そのタ−ンオンにより前記インバ−タ−Ｉ２１
の出力端子にかかったハイ電圧はＮＭＯＳトランジスタ
ＮＭ２１を経てＭＯＳキャパシタ−ＭＣ３のゲ−ト端子
に印加される。

【００７８】従って、前記ＭＯキャパシタ−ＭＣ３のド
レインソ−ス端子にハイ電圧がかかってＮＭＯＳトラン
ジスタＮＭ２２のゲ−ト端子に印加されてＮＭＯＳトラ
ンジスタＮＭ２２はタ−ンオンされ、ＮＭＯＳトランジ
スタＮＭ２４は自分のソ−ス端子にかかったロ−電圧に
よりタ−ンオフされる。

【００７９】一方、前記インバ−タ−Ｉ１６の出力がハ
イ電圧なら該ハイ電圧は電圧ポピング回路７１における
インバ−タ−Ｉ１７乃至Ｉ２１を順に経てロ−電圧とし
て出力され、その出力されたロ−電圧はＮＭＯＳトラン
ジスタＮＭ２１を経てＭＯＳキャパシタ−ＭＣ３のゲ−
ト端子に印加される。

【００８０】従って、前記ＭＯＳキャパシタ−ＭＣ３の
ドレインソ−ス端子にロ−電圧がかかってＮＭＯＳトラ
ンジスタＮＭ２２のゲ−ト端子に印加されたＮＭＯＳト
ランジスタＮＭ２２はタ−ンオフされ、前記ＮＭＯＳト
ランジスタＮＭ２３は自分のソ−ス端子に印加されたロ
−電圧によりタ−ンオフされるので、図５に示された出
力ラインＯＵＴ１を経てハイ基板電圧ＶBBN が出力され
る。

【００８１】一方、基板電圧発生器１０２の動作を説明
すれば、まずバイアス電圧発生器１２は前記バイアス電
圧発生器１１の動作でのようにロ−電圧ＶP ，ＶN をそ
れぞれ出力する。

【００８２】これにより、クランピング電圧発生器２２
におけるＰＭＯＳトランジスタＱ１はゲ−ト端子に前記
バイアス電圧発生器１２から出力されたロ−電圧ＶP を
印加されてタ−ンオンされ、そのタ−ンオンによりノ−
ドＮ１には電源電圧ＶDDから自分のスレショルド電圧を
除く電圧Ｖ３がかかる。

【００８３】そして、ＰＭＯＳトランジスタＱ２はゲ−
ト端子に自分のドレイン端子にかかるロ−電圧を印加さ
れてタ−ンオンされてそのノ−ドＮ２には前記ノ−ドＮ
１の電圧から自分の電圧を除いた電圧Ｖ４、即ち、ＮＭ
ＯＳトランジスタＱ３−Ｑ５のスレショルド電圧を加え
た電圧Ｖ４がかかる。

【００８４】従って、前記ＭＯＳキャパシタ−ＭＣ３の
ドレイイソ−ス端子にロ−電圧がかかってＮＭＯＳトラ
ンジスタＮＭ２２のゲ−ト端子に印加されてＮＭＯＳト
ランジスタＮＭ２２はタ−ンオフされ、前記ＮＭＯＳト
ランジスタＮＭ２３は自分のソ−ス端子にかかったロ−
電圧によりタ−ンオフされるので図５に示された出力さ
れた出力ラインＯＵＴ１を経てハイ基板電圧ＶBBH が出
力される。

【００８５】一方、基板電圧発生器１０２の動作を説明
すれば、先ずバイアス電圧発生器１２は前記バイアス電
圧発生器１１の動作のようにロ−電圧ＶP 、ＶN をそれ
ぞれ出力する。

【００８６】これにより、クランピング電圧発生器２２
におけるＰＭＯＳトランジスタＱ１はゲ−ト端子に前記
バイアス電圧発生器１２から出力されたロ−電圧ＶP が
印加されてタ−ンオンされ、そのタ−ンオンによりノ−
ドＮ１には電源電圧ＶDDで自分のスレショルドを引いた
電圧Ｖ３がかかる。

【００８７】そして、ＰＭＯＳトランジスタＱ２はゲ−
ト端子に自分のドレイン端子にかかったロ−電圧が印加
されてタ−ンオンされてそのノ−ドＮ２には前記ノ−ド
Ｎ１の電圧で自分のスレショルドを引いた電圧Ｖ４即
ち、ＮＭＯＳトランジスタＱ３乃至Ｑ５のスレショルド
を加えた電圧Ｖ４がかかる。

【００８８】従って、ＮＭＯＳトランジスタＱ６は前記
ノ−ドＮ１の電圧Ｖ３によりタ−ンオンされ、ＰＭＯＳ
トランジスタＱ７は前記ノ−ドＮ２の電圧Ｖ４によりタ
−ンオンされて出力ラインを経てロ−電圧ＶBLL が出力
される。

【００８９】これにより、電圧ポピング回路４２におけ
るＮＭＯＳトランジスタＮＭ１１はゲ−ト端子に前記ク
ランピング電圧発生器２２から出力されるロ−電圧ＶBL
L が印加されてタ−ンオフされ、そのタ−ンオフにより
ＮＭＯＳトランジスタＮＭ１０はゲ−ト端子にロ−電圧
が印加されてタ−ンオフされる。

【００９０】従って、ＮＭＯＳトランジスタＮＭ１２、
ＮＭ１３のそれぞれのゲ−ト端子にロ−電圧が共通印加
されてｎＮＭ１２，ＮＭ１３はそれぞれタ−ンオフされ
る。

【００９１】さらに、電圧ポンピング回路７２における
ＮＭＯＳトランジスタＮＭ２０はゲ−ト端子に前記クラ
ンピング電圧発生器２２から出力されたロ−電圧ＶBLL
が印加されてタ−ンオフされ、該タ−ンオフによりＮＭ
ＯＳトランジスタＮＭ１９のゲ−ト端子にロ−電圧が印
加されてＮＭＯＳトランジスタＮＭ１９はタ−ンオフさ
れる。

【００９２】従って、ＮＭＯＳトランジスタＮＭ２１は
ゲ−ト端子にロ−電圧が印加されてタ−ンオフされるの
で出力ラインＯＵＴ２を経てロ−基板電圧ＶBLL が出力
される。

【００９３】一方、基板電圧供給制御部２００における
インバ−タ−２０１は図９（Ａ）に示されたハイ信号Ｒ
ＡＳＢが印加されてインバ−ティングしてロ−信号とし
て出力し、その出力されたロ−信号はインバ−タ−２０
２を経てインバ−ティングされてハイ信号ＣＳ１として
出力される。

【００９４】そして、前記インバ−タ２０２から出力さ
れたハイ信号ＣＳ１はインバ−タ−１３を経てロ−信号
に反転されてナンドゲ−ト１４，１７，２０，２３の各
第１側入力端子に印加される。

【００９５】これにより、前記ナンドゲ−ト１４は第
２、第３側入力端子に外部から入力されるロ−レベルの
アドレス信号Ａi ，Ａj が印加されて前記第１側入力端
子に印加されたロ−信号とナンドリングしてハイ信号を
出力し、その出力されたハイ信号はインバ−タ−１５，
１６を順に経てハイ信号ＣＳ２として出力される。

【００９６】そして、前記ナンドゲ−ト１７は第２、第
３側入力端子に外部から入力されるハイレベルのアドレ
ス信号ＡiＢ及びロ−レベルのアドレス信号Ａj が印加
されて前記第１側入力端子に印加されたロ−信号はナン
ドリングしてハイ信号を出力し、その出力されたハイ信
号はインバ−タ−１８，１９を順に経てハイ信号ＣＳ３
として出力として出力される。

【００９７】さらに、前記ナンドケ−ト２０は第２、第
３側入力端子に外部から入力されるロ−レベルのアドレ
ス信号Ａi 及びハイレベルのアドレス信号ＡjＢが印加
されて前記第１側入力端子に印加されたロ−信号とナン
ドリングしてハイ信号を出力し、その出力されたハイ信
号はインバ−タ−２１，２２を順に経てハイ信号ＣＳ４
として出力される。

【００９８】さらに、前記ナンドゲ−ト２３は第２、第
３側入力端子に外部から入力されるハイレベルのアドレ
ス信号ＡiＢ及びハイレベルのアドレス信号ＡjＢが印加
されて前記第１側入力端子に印加されたロ−信号はナン
ドリングしてハイ信号を出力し、その出力されたハイ信
号はインバ−タ−２４，２５を順に経てハイ信号ＣＳ５
として出力される。

【００９９】これによりマルチプレクサ３０１における
伝送ゲ−トＴＧ１はＰＭＯＳ端子にインバ−タ−ＩＮ１
を経てロ−信号に反転された信号及びＮＭＯＳ端子に前
記インバ−タ−２０２から出力されたＣＳ１が印加され
てタ−ンオンされて前記基板テン圧発生器１０１から出
力されたハイ基板出圧ＶBBH をメモリ周辺回路pery.に
供給するようになる。

【０１００】そして、マルチプレクサ３０２乃至３０５
は前記インバ−タ−１６，１９，２２，２５からそれぞ
れ出力されたハイ信号ＣＳ２乃至ＣＳ５がそれぞれ印加
され前記マノルチプレクサ３０１のように動作して前記
基板電圧発生器１０１から発生されたハイ基板電圧ＶBB
H をワ−ドラインＷ／Ｌ、Ｘデコ−ダＸ及びＹデ−コダ
Ｙに供給する。

【０１０１】以後、スタンドバイ状態になると、基板電
圧発生器１０１におけるバイアス電圧発生器１０１、ク
ランピング電圧発生器２１及び発振器３１の動作は既に
説明した通りなので説明は省く。

【０１０２】一方、前記ナンドゲ−トＮＤ１は他側入力
端子に図９（Ｂ）に示されたロ−レベルのイネ−ブル信
号ＥＮが印加され前記発振器３１でのインバ−タ−１９
り出力レベルに係わることなく、ハイ電圧を出力し、そ
り出力によりＮＭＯＳトランジスタＮＭ１１乃至ＮＭ１
９及びＭＯＳキャパシタ−ＭＣ１、ＭＣ２の動作は既に
説明したものと同一なので説明は省く。

【０１０３】一方、前記ナンドゲ−トＮＤ２は一側入力
端子に外部から供給されるハイ電圧ＲＡＳＢ及び他側入
力端子にインバ−タ−Ｉ１１を位相の反転されたハイ電
圧ＰＷＵＰがそれぞれ印加されてナンドリングしてロ−
電圧を出力し、その出力されたロ−電圧はインバ−タ−
Ｉ１２，Ｉ１３を順に経てロ−電圧に出力される。

【０１０４】その結果、発振器６１におけるナンドゲ−
トＮＤ３は一側端子に前記インバ−タ−Ｉ１３を経て出
力されたロ−電圧が印加され、他側入力端子に入力され
る電圧に係わらず果て胃電圧を出力し、該出力されたハ
イ電圧はインバ−タ−Ｉ１４、Ｉ１５を順に経てハイ電
圧として出力される。

【０１０５】そして、前記インバ−タ−Ｉ１５から出力
されたハイ電圧は再びフィ−ドバックされてナンドゲ−
トＮＤ３の他側入力端子に印加される。

【０１０６】従って、前記ナンドケ−トＮＤ３は一側端
子に印加されたロ−電圧と他側入力端子に印加されたハ
イ電圧をナンドリングしてロ−電圧を出力し、該出力さ
れたロ−電圧は前記インバ−タ−Ｉ１４，Ｉ１５を順に
経てロ−電圧として出力される。

【０１０７】結局、前記インバ−タ−Ｉ１５の出力レベ
ルは続いてロ−レベルに保たれ、前記インバ−タ−Ｉ１
６の出力レベルもロ−レベルに保たれ電圧ポンピング回
路７１に印加されるので前記電圧ポンピング回路７１は
既に説明されたように動作するので出力ラインＯＵＴ１
を経てハイ基板電圧ＶBBH が出力される。

【０１０８】そして、前記基板電圧発生器１０２は既に
説明したように動作するので出力ラインＯＵＴ２を経て
ロ−基板電圧ＶBBL が出力される。

【０１０９】一方、基板電圧供給部でのインバ−タ−２
０１は図９の（Ａ）に示されたハイ信号ＲＡＳＢを印加
され続けるので基板電圧供給制御部２００及び基板電圧
選択部３００の動作は既に説明したものと同一なので詳
細な説明は省略する。

【０１１０】以後、図９に示されたアクチブ状態になる
と、前記基板電圧発生器１０１、１０２の既に説明した
ようにハイ基板電圧ＶBBH 及びロ−基板電圧ＶBBL をそ
れぞれ出力する。

【０１１１】一方、基板電圧供給制御部２００のインバ
−タ２０１は図９Ａに示したロ−信号ＲＡＳＢを印加さ
れてインバ−ティングしてハイ信号として出力し、その
出力されたハイ信号はインバ−タ２０２を経てインバ−
ティングされてロ−信号ＣＳ１として出力される。

【０１１２】そして、前記インバ−タ２０２から出力さ
れたロ−信号ＣＳ１はインバ−タ１３を経てハイ信号に
反転されてゲ−ト１４，１７，２０，２３の各第１側入
力端子に印加される。

【０１１３】すると、前記ナンドゲ−ト１４は第２、第
３側入力端子に外部から入力されるロ−レベルのアドレ
ス信号Ａi ，Ａj を印加されさて前記第１側入力端子に
印加されたハイ信号とナンドリングしてハイ信号を出力
し、その出力されたハイ信号はインバ−タ１５，１６を
通して順次経てハイ信号ＣＳ２として出力される。

【０１１４】そして、前記ナンドゲ−ト１７は第２，第
３側入力端子に外部から入力されるハイレベルのアドレ
ス信号Ａi Ｂ及びロ−レベルのアドレス信号Ａj を印加
されて前記第１側入力端子に印加されたハイ信号とナン
ドリングしてハイ信号を出力し、その出力されたハイ信
号はインバ−タ１８，１９を順次経てハイ信号ＣＳ３と
して出力される。

【０１１５】そして、前記ナンドゲ−ト２０は第２，第
３側入力端子に外部から入力されるロ−レベルのアドレ
ス信号Ａi 及びハイベルのアドレス信号Ａj Ｂを印加さ
れて前記第１側入力端子に印加されたハイ信号とナンド
リングしてハイ信号出力し、その出力されたハイ信号は
インバ−タ２１，２２を順次経てハイ信号ＣＳ４として
出力される。

【０１１６】そして、前記ナンドゲ−ト２３は第２，第
３側入力端子に外部から入力されるハイレベルのアドレ
ス信号Ａi Ｂ，Ａj Ｂを印加されて前記第１側入力端子
に印加されたハイ信号とナンドリングしてロ−信号を出
力し、その出力されたロ−信号はインバ−タ２４，２５
を順次経てロ−信号ＣＳ５として出力される。

【０１１７】これにより、マルチプレクサ３０１におけ
る伝送ゲ−トＴＧ２はＮＭＯＳ端子にインバ−タＩＮ１
を経て反転されたハイ信号及びＰＭＯＳ端子に前記イン
バ−タ２０２から出力されたロ−信号ＣＳ１を印加され
てタ−ンオンされて前記基板電圧発生器１０２から出力
された基板電圧ＶBBH をメモリ周辺回路ｐｅｒｉ．に供
給するようになる。

【０１１８】そして、前記マルチプレクサ３０２−３０
４は前記インバ−タ１６，１９，２２からそれぞれ出力
されたハイ信号ＣＳ２−ＣＳ４をそれぞれ印加されて前
記基板電圧発生器１０１から発生されたハイ基板電圧Ｖ
BBH をワ−ドラインＷ／Ｌ、アクセスデコ−ダＸ及びＹ
デコ−ダＹに供給する。

【０１１９】一方、前記マルチプレクサ３０５は前記イ
ンバ−タ２５からそれぞれ出力されたロ−信号ＣＳ５を
印加されて前記基板電圧発生器１０２から発生されたロ
−基板電圧ＶBBH をワ−ドラインＷ／Ｌ、アクセスデコ
−ダＸ及びＹデコ−ダＹに供給するようになる。

【０１２０】

【発明の効果】以上、詳細に説明したように、本発明に
よるメモリの基板電圧の供給制御回路は基板電圧発生回
路をメモリの内部に構成してメモリの状態によりレベル
の異なる基板電圧をメモリ各回路に供給することによ
り、メモリ内部回路に使われる電力を減少させることが
でき、アクチィブ状態でデコ−ディングするとき、デコ
−ディングされない経路にハイ基板電圧を供給し、デコ
−ディングされる経路にはロ−基板電圧を供給すること
により、メモリ内部回路の消費電力を減少させることが
できる。

【図面の簡単な説明】

【図１】従来の理想的な電圧供給制御回路図である。

【図２】従来の更に他の理想的な電圧供給制御回路図で
ある。

【図３】従来のメモリに供給される基板電圧のレベル制
御を説明するための工程図である。

【図４】本発明によるメモリの基板電圧供給制御回路図
である。

【図５】図４の各部の詳細回路図である。

【図６】図４の各部の詳細回路図である。

【図７】図５及び図６の各部の詳細回路図である。

【図８】図５及び図６の各部の詳細回路図である。

【図９】（Ａ）乃至（Ｃ）メモリの状態に応じた図１の
入出力波形図である。

【符号の説明】

１００：基板電圧発生部 ２００：基板電圧供給制御部 ３００：基板電圧選択部 １０１．１０２：基板電圧発生器 ２０１，２０２：インバ−タ− ２０３：デコ−ダ ３０１〜３０５：マルチプレクサ １１，１２：バイアス電圧発生器 ２１．２２：クランピング電圧発生器 ３１，３２：発振器 ４１，４２：電圧ポンピング回路 ５１，５２：論理演算器 ６１，６２：発振器 ７１，７２：電圧ポンピング回路

Claims (17)

【特許請求の範囲】
1. 【請求項１】 外部から印加されるロ−アドレスストロ
   −ブ信号、電源供給信号及びイネ−ブル信号によりハイ
   レベルの基板電圧及びロ−レベルの基板電圧をそれぞれ
   発生し、その発生されたハイレベルの基板電圧をメモリ
   セルに供給する第１、第２基板電圧発生手段と、 外部から印加されるロ−アドレスストロ−ブ信号及び第
   １乃至第４アドレス信号により前記第１、第２基板電圧
   発生手段からそれぞれ発生されたハイレベルの基板電圧
   及びロ−レベルの基板電圧をメモリ内部回路にそれぞれ
   供給されるように第１乃至第５制御信号をそれぞれ出力
   する基板電圧供給制御手段と、 前記基板電圧供給制御手段からそれぞれ出力された第１
   乃至第５信号制御により前記第１、第２基板電圧発生手
   段からそれぞれ発生されたハイレベルの基板電圧及びロ
   −レベルの基板電圧を選択してワ−ドラインドライバ、
   Ｘデコ−ダ、Ｙデコ−ダ及びメモリ周辺回路にそれぞれ
   供給する基板電圧選択手段とを含めて構成されることを
   特徴とするメモリの基板電圧供給制御回路。
2. 【請求項２】 前記第１基板電圧手段は第１、第２バイ
   アス電圧をそれぞれ発生するバイアス電圧発生器と、 前記バイアス電圧発生器から発生された第１バイアス電
   圧をクランピングして一定のハイ電圧を発生するクラン
   ピング電圧発生器と、 前記バイアス電圧発生器でそれぞ発生された第１、第２
   バイアス電圧によりスタンドバイ及びアクチブ時発振す
   る第１発振器と、 前記第１発振器から発振された信号及び外部から印加さ
   れるイネ−ブル信号を論理演算し、該論理演算された信
   号を前記クランピグ電圧発生器から発生されたハイ電圧
   によりポンピングしてハイレベルの基板電圧を出力する
   第１電圧ポンピング回路と、 外部から供給されるロ−アドレスストロ−ブ信号及び電
   源供給信号を論理演算する論理演算器と、 アクチブ時前記論理演算器から論理演算された信号によ
   り発振する第２発振器と、 前記クランビング電圧発生器から発生されたハイ電圧に
   より前記第２発振器から発振された電圧をポンピングし
   てハイレベルの基板電圧を出力する第２電圧ポピング回
   路とを含めてなることを特徴とする請求項１記載のメモ
   リの基板電圧供給制御回路。
3. 【請求項３】 前記バイアス電圧発生器はソ−ス端子に
   電源電圧端子が連結され、ゲ−ド端子に接地端子が連結
   される第１ＰＭＯＳトランジスタと、 ドレイン端子に前記第１ＰＭＯＳトランジスタのドレイ
   ン端子が連結されて第１出力ラインと連結され、ゲ−ト
   端子に前記第１出力ラインが連結され、ソ−ス端子に接
   地端子が連結される第１ＮＭＯＳトランジスタと、 ソ−ス端子に電源電圧端子が連結され、ゲ−ト端子が自
   分のドレイン端子に連結されて第２出力ラインと連結さ
   れる第２ＰＭＯＳトランジスタと、 ドレイン端子に前記第２ＰＭＯＳトランジスタのドレイ
   ン端子が連結され、ゲ−ト端子に前記第１ＮＭＯＳトラ
   ンジスタのゲ−ト端子が連結され、ソ−ス端子に接地端
   子が連結される第２ＮＭＯＳトランジスタとを含めてな
   ることを特徴とする請求項２記載のメモリの基板電圧供
   給制御回路。
4. 【請求項４】 前記クランピグ電圧発生器はソ−ス端子
   に電源電圧が連結され、ゲ−ト端子に前記第１バイアス
   電圧の出力ラインが連結される第１ＰＭＯＳトランジス
   タと、 ソ−ス端子に前記第１ＰＭＯＳトランジスタのドレイン
   端子が連結されて第１出力ラインと連結され、ゲ−ト端
   子に自分のドレイン端子が連結される第２ＰＭＯＳトラ
   ンジスタと、 ドレイン端子に前記第２ＰＭＯＳトランジスタのドレイ
   ン端子が連結されて第２出力端子と連結され、ゲ−ト端
   子に自分のドレイン端子が連結される第１ＮＭＯＳトラ
   ンジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのソ−ス
   端子が連結され、ゲ−ト端子に自分のドレイン端子が連
   結される第２ＮＭＯＳトランジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのソ−ス
   端子が連結され、ゲ−ト端子に自分のドレイン端子が連
   結される第２ＮＭＯＳトランジスタと、 ドレイン端子に前記第２ＮＭＯＳトランジスタのソ−ス
   端子が連結され、ゲ−ト端子に自分のドレイン端子が連
   結される第３ＮＭＯＳトランジスタと、 ドレイン端子に前記第３ＮＭＯＳトランジスタのソ−ス
   端子が連結され、ゲ−ト端子に自分のドレイン端子が連
   結される第４ＮＭＯＳトランジスタと、 ドレイン端子に前記第４ＮＭＯＳトランジスタのソ−ス
   端子が連結されゲ−ト端子に自分のドレイン端子が連結
   される第５ＮＭＯＳトランジスタと、ドレンイン端子に
   前記第５ＮＭＯＳトランジスタのソ−ス端子が連結さ
   れ、ゲ−ト端子に自分のドレイン端子が連結され、ソ−
   ス端子に接地端子が連結される第６ＮＭＯＳトランジス
   タと、 ドレイン端子に電源電圧端子が連結され、ゲ−ト端子に
   前記第１出力ラインの連結される第７ＮＭＯＳトランジ
   スタと、 ソ−ス端子に前記第７ＮＭＯＳトランジスタのソ−ス端
   子が連結されて第３出力ラインが連結され、ゲ−ト端子
   に前記第２出力ラインが連結される第３ＰＭＯＳトラン
   ジスタと、 一側端子に前記第３ＰＭＯＳトランジスタのドレイン端
   子が連結され、多側端子に接地端子が連結される抵抗
   と、 前記第３出力ラインと接地端子との間に並列に連結され
   るキャパシタ−と、 ソ−ス端子に電源電圧端子が連結され、ゲ−ト端子に前
   記第１バイアス電圧の出力ラインが連結され、ドレイン
   端子に前記第３出力ラインが連結される第４ＰＭＯＳト
   ランジスタとを含めてなることを特徴とする請求項２記
   載のメモリの基板電圧供給制御回路。
5. 【請求項５】 前記第１発振器はバイアス電圧発生器か
   ら発生された第１バイアス電圧によりフィ−ドバックさ
   れて入力される信号をインバ−ティングする第１インバ
   −タ−と、 前記バイアス電圧発生器から発生された第２バイアス電
   圧により前記第１インバ−タ−でインバ−ティングされ
   た信号をインバ−ティングする第２インバ−＾タ−と、 前記バイアス電圧発生器から発生された第１バイアス電
   圧により前記第２インバ−タ−で反転された信号をイン
   バ−ティングする第３インバ−タ−と、 前記バイアス電圧発生器から発生された第２バイアス電
   圧により前記第３インバ−タ−でイバ−ティングされた
   信号をインバ−ティングする第４インバ−タ−と、 前記バイアス電圧発生器から発生された第１バイアス電
   圧により前記第４インバ−タ−で反転された信号をイン
   バ−ティングする第５インバ−タ−と、 前記バイアス電圧発生器から発生された第２バイアス電
   圧により前記第５インバ−タ−でイバ−ティングされた
   信号をインバ−ティングする第６インバ−タ−と、 前記バイアス電圧発生器から発生された第１バイアス電
   圧により前記第６インバ−タ−で反転された信号をイン
   バ−ティングする第７インバ−タ−と、 前記バイアス電圧発生器から発生された第２バイアス電
   圧により前記第７インバ−タ−でイバ−ティングされた
   信号をインバ−ティングする第８インバ−タ−と、 前記バイアス電圧発生器から発生された第１バイアス電
   圧により前記第８インバ−タ−で反転された信号をイン
   バ−ティングする第９インバ−タ−とを含めて構成され
   ることを特徴とする請求項２記載のメモリの基板電圧供
   給制御回路。
6. 【請求項６】 前記第１、第３、第５、第７、第９イン
   バ−タ−はそれぞれのソ−ス端子に電源電圧端子が連結
   され、ゲ−ト端子に前記バイアス電圧発生器から発生さ
   れた第１バイアス電圧の出力ラインが連結される第１Ｐ
   ＭＯＳトランジスタと、 ソ−ス端子に前記第１ＰＭＯＳトランジスタのドレイン
   端子が連結され、ゲ−ト端子に前記第９、第２、第４、
   第６、第８インバ−タ−のそれぞれの出力ラインが連結
   される第２ＰＭＯＳトランジスタと、 ドレイン端子に前記第２ＰＭＯＳトランジスタのドレイ
   ン端子が連結されて出力ラインと連結され、ゲ−ト端子
   に前記第２ＰＭＯＳトランジスタのゲ−ト端子が連結さ
   れ、ソ−ス端子に接地端子が連結されるＮＭＯＳトラン
   ジスタとを含めてなることを特徴とする請求項５記載の
   メモリの基板電圧供給制御回路。
7. 【請求項７】 前記第２、第４、第６、第８インバ−タ
   −はそれぞれのソ−ス端子に電源電圧端子が連結され、
   ゲ−ト端子に前記第１、第３、第５、第７、インバ−タ
   −のそれぞれの出力ラインが連結される第１ＰＭＯＳト
   ランジスタと、 ドレイン端子に前記第１ＰＭＯＳトランジスタのドレイ
   ン端子が連結されて出力ラインと連結され、ゲ−ト端子
   に前記第１ＰＭＯＳトランジスタのゲ−ト端子が連結さ
   れる第１ＮＭＯＳトランジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのソ−ス
   端子が連結され、ゲ−ト端子に前記バイアス電圧発生器
   で発生された第２バイアス電圧の出力ラインが連結さ
   れ、ソ−ス端子に接地端子が連結される第２ＮＭＯＳト
   ランジスタとを含めてなることを特徴とする請求項５記
   載のメモリの基板電圧供給制御回路。
8. 【請求項８】 前記第１電圧ポンピング回路は一側入力
   端子に前記第１発振器の出力信号ラインが連結され、他
   側入力端子に外部から入力されたイネ−ブル信号ライン
   が連結されるナンドゲ−トと、入力端子に前記ナンドゲ
   −トの出力端子が連結されるインバ−タ−と、 ドレイン端子に前記クランピング電圧発生器の出力電圧
   ラインが連結され、ゲ−ト端子に自分のソ−ス端子が連
   結される第１ＮＭＯＳトランジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのドレイ
   ン端子が連結されて自分のゲ−ト端子と連結され、ソ−
   ス端子に前記第１ＮＭＯＳトランジスタのソ−ス端子が
   連結される第２ＮＭＯＳトランジスタ、 ドレイン端子に前記ナンドゲ−トの出力端子が連結さ
   れ、ゲ−ト端子に前記第１、第２ＮＭＯＳトランジスタ
   のソ−ス端子が共通連結される第３ＮＭＯＳトランジス
   タと、 ドレイン端子に前記インバ−タ−の出力端子が連結さ
   れ、ゲ−ト端子に前記第３ＮＭＯＳトランジスタのゲ−
   ト端子が連結される第４ＮＭＯＳトランジスタと、 ゲ−ト端子に前記第３ＮＭＯＳトランジスタのソ−ス端
   子が連結される第１ＭＯＳキャパシタ−と、 ゲ−ト端子に前記第４ＮＭＯＳトランジスタのソ−ス端
   子が連結される第２ＭＯＳキャパシタ−と、 ドレイン端子に前記第１ＭＯＳキャパシタ−のドレイン
   −スが連結され、ゲ−ト端子に自分のドレイン端子が連
   結され、ソ−ス端子に接地端子が連結される第５ＮＭＯ
   Ｓトランジスタと、 ドレイン端子に前記第２ＭＯＳキャパシタ−のドレイン
   ソ−ス端子が連結され、ゲ−ト端子に自分のドレイン端
   子が連結され、ソ−ス端子に接地端子が連結される第６
   ＮＭ０Ｓトランジスタと、 ドレイン端子に前記第６ＮＭＯＳトランジスタのドレイ
   ン端子が連結され、ゲ−ト端子に前記第５ＮＭＯＳトラ
   ンジスタのゲ−ト端子が連結される第７ＮＭ０Ｓトラン
   ジスタと、 ドレイン端子に前記第７ＮＭＯＳトランジスタのゲ−ト
   端子が連結され、ゲ−ト端子に自分のソ−ス端子が連結
   され第８ＮＭＯＳトランジスタと、 ドレイン端子に前記第６ＮＭＯＳトランジスタのゲ−ト
   端子が連結され、ゲ−ト端子に前記７ＮＭＯＳトランジ
   スタのソ−ス端子が連結され、ソ−ス端子に自分のゲ−
   ト端子が連結されてハイレベルの基板電圧の出力ライン
   に連結される第９ＮＭＯＳトランジスタとを含めてなる
   ことを特徴とする請求項２記載のメモリの基板電圧供給
   制御回路。
9. 【請求項９】 前記論理演算器は外部から入力されるロ
   −アドレスストロ−ブ信号と、 第１インバ−タ−を経た電源供給信号をナンドリングす
   るナンドゲ−トと、 前記ナンドゲ−トから出力された信号を順にインバ−テ
   ィングする第２、第３インバ−タ−とを含めてなること
   を特徴とする請求項２記載のメモリの基板電圧供給制御
   回路。
10. 【請求項１０】 前記第２発振器は論理演算器から出力
    された信号とフィ−ドバックされて入力された信号をナ
    ンドリングするナンドゲ−トと、 前記ナンドゲ−トから出力された信号を順にインバ−テ
    ィングして該インバ−ティングされた信号を前記ナンド
    ゲ−トにフィ−ロドバックさせる第１、第２インバ−タ
    −と、 前記第２インバ−タ−から出力された信号をインバ−テ
    ィングする第３インバ−タ−とを含めてなることを特徴
    とする請求項２記載のメモリの基板電圧供給制御回路。
11. 【請求項１１】 前記第２電圧ポンピング回路は第２発
    振器から出力された信号を順にインバ−ティングする第
    １乃至第５インバ−タ−と、 ドレイン端子に前記クランピング電圧発生器の出力電圧
    ラインが連結され、ゲ−ト端子に自分ソ−ス端子が連結
    される第１ＮＭＯＳトランジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのドレイ
    ン端子が連結され、ゲ−ト端子に自分のドレイン端子が
    連結され、ゲ−ト端子に自分のドレイン端子が連結さ
    れ、ソ−ス端子に前記第１ＮＭＯＳトランジスタのソ−
    ス端子が連結される第２ＮＭＯＳトランジスタ、 ドレイン端子に前記第５インバ−タ−の出力端子が連結
    され、ゲ−ト端子に前記第１、第２ＮＭＯＳトランジス
    タのソ−ス端子が共通連結される第３ＮＭＯＳトランジ
    スタと、 ゲ−ト端子に前記第３ＮＭＯＳトランジスタのソ−ス端
    子が連結される第１ＭＯＳキャパシタ−と、 ドレイン端子に前記第１ＭＯＳキャパシタ−のドレイン
    ソ−ス端子か連結され、ゲ−ト端子に自分のドレイン端
    子が連結され、ソ−ス端子に接地端子が連結される第４
    ＮＭＯＳトランジスタと、 ドレイン端子に前記第４ＮＭＯＳトランジスタのドレイ
    ン端子が連結され、ゲ−ト端子に自分のソ−ス端子が連
    結される第５ＮＭＯＳトランジスタと、 前記第５ＮＭＯＳトランジスタのゲ−ト端子と接地端子
    との間に並列に連結されて前記ハイレベルの基板電圧の
    出力ラインが連結される第２ＭＯＳキャパシタ−とを含
    めてなることを特徴とする請求項２記載のメモリの基板
    電圧供給制御回路。
12. 【請求項１２】 前記第２基板電圧手段は第１、第２バ
    イアス電圧をそれぞれ発生するバイアス電圧発生器と、 前記バイアス電圧発生器から発生された第１バイアス電
    圧をクランピングして一定のロ−電圧を発生するクラン
    ピング電圧発生器と、 前記バイアス電圧発生器でそれぞ発生された第１、第２
    バイアス電圧によりスタンドバイ及びアクチブ時発振す
    る発振信号を出力する第１発振器と、 前記第１発振器から発振された信号及び外部から印加さ
    れるイネ−ブル信号を論理演算し、該論理演算された信
    号を前記クランピグ電圧発生器から発生されたロ−電圧
    によりポンピングして一定のロ−基板電圧を出力する第
    １電圧ポンピング回路と、 外部から供給されるロ−アドレスストロ−ブ信号及び電
    源供給信号を論理演算する論理演算器と、 アクチブ時前記論理演算器から論理演算された信号によ
    り発振する第２発振器と、 前記クランビング電圧発生器から発生されたロ−電圧に
    より前記第２発振器から発振された電圧をポンピングし
    て一定のロ−基板電圧を出力する第２電圧ポピング回路
    とを含めてなることを特徴とする請求項１記載のメモリ
    の基板電圧供給制御回路。
13. 【請求項１３】 前記クランピング電圧発生器はソ−ス
    端子に電源電圧と連結されて、ゲ−ト端子に前記第１バ
    イアス電圧の出力ラインが連結される第１ＰＭＯＳトラ
    ンジスタと、 ソ−ス端子に前記第１ＰＭＯＳトランジスタのドレイン
    端子が連結されて第１出力ラインと連結され、ゲ−ト端
    子に自分のドレイン端子が連結される第２ＰＭＯＳトラ
    ンジスタと、 ドレイン端子に前記第２ＰＭＯＳトランジスタのドレイ
    ン端子が連結されて第２出力端子と連結され、ゲ−ト端
    子に自分のドレイン端子が連結される第１ＮＭＯＳトラ
    ンジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのソ−ス
    端子が連結され、ゲ−ト端子に自分のドレイン端子が連
    結される第２ＮＭＯＳトランジスタと、 ドレインに前記第２ＮＭＯＳトランジスタのソ−ス端子
    が連結され、ゲ−ト端子に自分のドレイン端子が連結さ
    れる第３ＮＭＯＳトランジスタと、 ドレイン端子に電源電圧端子が連結され、ゲ−ト端子に
    前記第１出力ラインが連結される第４ＮＭＯＳトランジ
    スタと、 ソ−ス端子に前記第４ＮＭＯＳトランジスタのソ−ス端
    子が連結されて第３出力ラインが連結され、ゲ−ト端子
    に前記第２出力ラインの連結される第３ＰＭＯＳトラン
    ジスタと、 一側端子に前記第３ＰＭＯＳトランジスタのソ−ス端子
    が連結され、他側端子に接地端子が連結される抵抗と、 前記第３出力ラインと接地端子との間に並列に連結され
    るキャパシタ−と、 ソ−ス端子に電源電圧端子が連結され、ゲ−ト端子に前
    記第１バイアス電圧の出力ラインが連結され、ドレイン
    端子に前記第３出力ラインが連結される第４ＰＭＯＳト
    ランジスタとを含めてなることを特徴とする請求項１２
    記載のメモリの基板電圧供給制御回路。
14. 【請求項１４】 前記基板供給制御手段は外部から入力
    されるロ−アドレスストロ−ブ信号を順にインバ−ティ
    ングして第１制御信号を出力する第１、第２インバ−タ
    −と、 前記第２インバ−タ−から出力された第１制御信号によ
    り外部から入力される第１乃至第４アドレス信号をデコ
    −ディングして第２乃至第５制御信号を出力するデコ−
    ダとを含めてなることを特徴とする請求項１記載のメモ
    リの基板電圧供給制御回路。
15. 【請求項１５】 前記デコ−ダは第１制御信号をインバ
    −ティングする第１インバ−タ−と、 前記第１インバ−タ−で反転された信号及び外部から入
    力される第１アドレス信号をナンドリングする第１ナン
    ドゲ−トと、前記第１ナンドゲ−トから出力された信号
    を順にインバ−ティングして第２制御信号を出力する第
    ２、第３インバ−タ−と、 前記第１インバ−タ−で反転された信号と外部から入力
    される第２アドレス信号をナンドリングする第２ナンド
    ゲ−トと、 前記第２ナンドゲ−トから出力された信号を順にインバ
    −ティングして第３制御信号を出力する第４、第５イン
    バ−タ−と、 前記ダイ１インバ−タ−から出力された信号と、外部か
    ら入力される第３アドレス信号をナンドリングする第３
    ナンドゲ−トと、 前記第３ナンドゲ−トから出力された信号を順にイバ−
    ティングして第４制御信号を出力する第６、第７イバ−
    タ−と、 前記第１インバ−タ−から出力された信号と、外部から
    入力さそれる第４アドレス信号をナンドリングする第４
    ナンドゲ−トと、 前記第４ナンドケ−トから出力された信号を順にインバ
    −ティングして第５制御信号を出力する第８、第９イン
    バ−タ−とを含めてなることを特徴とする請求項１４記
    載のメモリの基板電圧供給制御回路。
16. 【請求項１６】 前記基板電圧選択手段は基板電圧供給
    制御手段から出力された第１制御信号により前記第１、
    第２基板電圧発生手段からそれぞれ出力されたハイレベ
    ルの基板電圧及びロ−基板電圧中少なくともいずれか一
    つを選んでメネモリ内部の周辺の回路に供給する第１マ
    ルチプレクサと、 前記基板電圧供給制御手段からそれぞれ出力された第２
    乃至第５制御手段により前記第１、第２基板電圧発生手
    段でそれぞれ発生されたハイレベルの基板電圧及びロ−
    レベルの基板電圧中のいずれか一つを選択してワ−ドラ
    インドライブ、Ｘデコ−ダ及びＹデコ−ダにそれぞれ供
    給する第２乃至第５マルチプレクサとを含めて構成され
    ることを特徴とする請求項１記載のメモリの基板電圧供
    給制御回路。
17. 【請求項１７】 前記第１乃至第５マルチプレクサは第
    １インバ−タ−を経て位相の反転された第１乃至第５制
    御信号及び前記第１乃至第５制御信号により前記第１、
    第２基板電圧発生手段からそれぞれ発生されたハイレベ
    ルの基板電圧及びロ−レベルの基板電圧をそれぞれ伝送
    する第１、第２伝送ゲ−トを含めて構成されることを特
    徴とする請求項１６記載のメモリの基板電圧供給制御回
    路。