KR100955683B1 - 패드 입력신호 처리 회로 - Google Patents

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Abstract

본 발명은 파워 업 신호에 응답하여 제1제어신호가 입력되는 패드의 출력단을 제어하는 제어부와, 상기 패드 출력단의 신호와 제2제어신호에 응답하여 커맨드 신호를 출력하는 신호 출력부를 포함하는 패드 입력신호 처리 회로에 관한 것이다.
패드, 딥 파워다운, 버퍼

Description

패드 입력신호 처리 회로{PAD INPUT SIGNAL PROCESS CIRCUIT}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 모바일 디램에서 패드를 통해 딥 파워다운 모드 신호가 입력될 때 그 신호를 처리하기 위한 패드 입력신호 처리 회로에 관한 것이다.
일반적으로 반도체 메모리는 활성화 상태에서 주변 회로들이 동작하여 데이터를 저장하거나 저장된 데이터를 외부로 출력하고, 대기 상태에서는 불필요한 주변 회로들을 디스에이블시켜 소모 전력을 최소화한다.
특히, 모바일 반도체 메모리는 대기 상태에서 소모되는 불필요한 전력소모를 최대한 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워다운(DPD) 모드로 진입하게 되는데, 이러한 딥 파워다운 모드는 패드(PAD)에 의한 진입과 커맨드에 의한 진입 방법이 있다. 이 두 가지 방식 중 선택은 사용자가 하게 되며 생산자는 일반적으로 퓨즈 커팅에 의해 선택할 수 있도록 제공한다.
도 1 은 종래 기술에 의한 패드 입력신호 처리 회로도이다.
도 1 을 참고하면, 종래 기술은 퓨즈 옵션을 사용하여 커맨드 의한 DPD진입과 패드에 의한 DPD 진입을 할 수 있도록 구성된다.
커맨드에 의한 DPD 진입을 설명하면, 패드 입력단은 전원전압에 응답하여 턴온되어 있는 NMOS를 통해 로우 논리레벨이 된다. 그러므로 버퍼를 거친 신호(PAD_DPD)는 항시 로우 논리레벨이 된다. 신호(CMD_DPD)는 커맨드에 의해 DPD 진입 시 하이가 되는 신호로, 신호(CMD_DPD)에 의해서만 딥 파워다운 모드 신호가 제어된다.
패드에 의한 DPD 진입을 설명하면, 패드 입력단과 연결되어 있는 퓨즈는 커팅되고, DPD 진입 시 패드와 연결되어 있는 외부 핀으로부터 하이 논리레벨이 인가된다. 커맨드에 의한 신호(CMD_DPD)는 항상 로우 논리레벨이 유지되므로 외부 핀에 의해서 딥 파워다운 모드 신호가 제어된다.
그런데, 이러한 종래 기술은 패드에 의한 DPD 진입 시 퓨즈를 커팅해야 한다. 만약 퓨즈를 커팅하지 않고 패드에 의한 DPD 진입 사용시 동작상의 문제는 없으나, 패드에 의한 DPD 진입 시 패드 입력단이 하이 논리레벨 조건에서 퓨즈와 NMOS를 통해 소모 전류가 생기게 된다. 이러한 불필요한 전류소모는 전류 스팩이 수 uA인 DPD 모드에서 치명적이다. 또 퓨즈 커팅은 주문자 요청에 의한 후 공정 방식이므로 재고를 유지할 수 없어 고객 대응이 늦어지게 된다.
따라서, 본 발명은 퓨즈 커팅을 하지 않으면서 딥 파워다운 모드 진입 방식 선택에 상관없이 불필요한 전류 소모 문제가 없는 패드 입력신호 처리 회로를 제공한다.
본 발명은 파워 업 신호에 응답하여 제1제어신호가 입력되는 패드의 출력단을 제어하는 제어부와, 상기 패드 출력단의 신호와 제2제어신호에 응답하여 커맨드 신호를 출력하는 신호 출력부를 포함한다.
본 발명에서, 상기 제1제어신호는 패드에 의한 딥 파워다운 모드 진입 신호이다.
본 발명에서, 상기 제2제어신호는 커맨드에 의한 딥 파워다운 모드 진입 신호이다.
본 발명에서, 상기 커맨드 신호는 딥 파워다운 모드 신호이다.
본 발명에서, 상기 제어부는 상기 파워 업 신호 활성화 시 상기 패드 출력단을 일정 로직레벨로 구동한다.
그리고, 본 발명은 패드와, 파워 업 신호에 응답하여 제1제어신호가 입력되는 상기 패드의 출력단을 제어하기 위한 제어신호를 출력하는 연산부와, 상기 연산부의 출력신호에 응답하여 상기 패드 출력단을 구동하는 전류 싱크부와, 상기 패드 출력단의 신호와 제2제어신호에 응답하여 커맨드 신호를 출력하는 신호 출력부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명에 의한 패드 입력신호 처리 회로의 블럭도이고, 도 3 은 본 발명에 의한 패드 입력신호 처리 회로도이다.
도 2와 도 3을 참고하면, 본 발명은 패드(10)와, 파워 업 신호(PowerUp)에 응답하여 제1제어신호(PAD_DPD)가 입력되는 패드 출력단(A)을 제어하는 제어부(20)와, 상기 패드 출력단의 신호와 제2제어신호(CMD_DPD)에 응답하여 딥 파워다운 신호를 출력하는 신호 출력부(40)를 포함한다.
여기서, 제1제어신호(PAD_DPD)는 패드에 의한 딥 파워다운 모드 진입 시 활성화되는 신호이고, 제2제어신호(CMD_DPD)는 커맨드에 딥 파워다운 모드 진입 시 활성화되는 신호이며, 파워 업 신호(PowerUp)는 파워 업 시 전원전압(VDD)이 올라감에 따라 어느정도 충분한 전원전압 레벨이 되면 로우 논리레벨로 천이되는 신호이다.
제어부(20)는 제1제어신호(PAD_DPD)와 파워 업 신호(PowerUp)에 응답하여 논리 연산하는 제1연산부(22)와, 제1연산부(22)의 출력신호에 응답하여 구동하는 전류 싱크부(21)를 포함하여, 파워 업 신호(PowerUp)가 활성화되면 전류 싱크부(21)를 온 시키고, 제1제어신호가 활성화되면 전류 싱크부(21)를 오프 시켜 구동한다.
제1연산부(22)는 제1제어신호(PAD_DPD)와 파워 업 신호의 반전 신호를 부정 논리곱 연산하는 제1논리 소자(ND1)와, 제1논리 소자의 출력신호를 반전시켜 출력하는 제2논리소자(IV1)를 포함한다.
전류 싱크부(21)는 제1논리소자(ND1)의 출력 신호(NCTRL)에 응답하여 풀-다운 구동하는 복수의 직렬 연결된 제1NMOS 트랜지스터(N2,N5,N6,N7,N8)와, 제1NMOS 트랜지스터와 직렬 연결되고 제2논리소자(IV1)의 출력 신호에 응답하여 패드 출력단(A)을 풀-다운 구동하는 제1PMOS 트랜지스터(P1)를 포함한다.
신호 출력부(40)는 버퍼부(30)의 출력신호와 제2제어신호(CMD_DPD)에 응답하여 논리합 연산하여 딥 파워다운 신호(DPD)를 출력하는 제2연산부(40)를 포함한다. 즉 신호 출력부(40)는 제1제어신호(PAD_DPD) 또는 제2제어신호(CMD_DPD) 활성화 시 딥 파워다운 모드 신호(DPD)를 활성화하여 출력한다.
한편, 도 4 은 본 발명의 다른 실시예에 의한 패드 입력신호 처리 회로도로, 도 3 의 일 실시예에 의한 전류 싱크부(21)는 제1논리소자(ND1)의 출력 신호(NCTRL)에 응답하여 구동하였으나, 도 4 을 참고하면 전원전압(VDD) 신호에 응답하여 항상 풀-다운 구동하도록 구성할 수도 있다.
이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다.
먼저, 커맨드에 의해 딥 파워다운 모드 진입 시 동작은 다음과 같다. 패드(10)에 아무런 연결이 없는 상태이므로 파워 업 시 패드 출력단(A)과 연결된 제1PMOS 트랜지스터(P1)는 제1논리소자(ND1)의 출력 신호(NCTRL)의 반전신호에 응답 하여 턴-온 되고, 제1NMOS 트랜지스터는 제1논리소자(ND1)의 출력 신호(NCTRL)에 응답하여 턴-온 된다. 이에 패드 출력단(A)은 로우 논리레벨로 설정된다.
따라서, 커맨드 신호(CMD_DPD)에 의해 딥 파워다운 모드로 진입(Entry)하거나 나오도록(Exit) 제어된다.
다음으로, 패드에 의해 딥 파워다운 모드 진입 시 동작은 다음과 같다.
초기에는 파워 업 신호에 의해 패드 출력단(A)이 로우 논리레벨로 설정된다. 이후 파워 업은 종료되고, 패드에 하이 논리레벨이 인가되면 제1논리소자(ND1)은 로우 논리레벨을 출력한다.
그러면, 제1NMOS 트랜지스터(N2~N8)는 제1논리소자(ND1)의 출력 신호(NCTRL)에 응답하여 턴-오프되고, 제1PMOS 트랜지스터(P1)는 제1논리소자(ND1)의 출력 신호(NCTRL)의 반전신호에 응답하여 턴-오프된다.
그러므로 패드에 의한 딥 파워다운 모드 진입 시 상기 제1NMOS 트랜지스터(N2~8)와 제1PMOS 트랜지스터(P1)는 오프되도록 제어되어 종래기술에서 발생하던 불필요한 전류를 소모하지 않게 된다.
이러한 본 발명은 딥 파워다운 모드 진입 방식 선택에 상관없이 불필요한 전류 소모 문제를 없애고, 퓨즈를 제거함으로써 선 수주, 후 공정 방식을 벗어나 선 공정을 하더라도 요구되는 딥 파워다운 모드 진입 옵션을 무시하고 동일한 웨이퍼를 제공하므로 재고관리가 용이하며 고객 주문 대응에 있어 상당한 시간 절감 효과를 가져올 수 있다.
도 1 은 종래 기술에 의한 패드 입력신호 처리 회로도이다.
도 2 는 본 발명에 의한 패드 입력 신호 처리 회로의 블럭도이다.
도 3 은 본 발명에 의한 패드 입력신호 처리 회로도이다.
도 4 은 본 발명의 다른 실시예에 의한 패드 입력신호 처리 회로도이다.

Claims (23)

  1. 파워 업 신호에 응답하여 패드에 의한 딥 파워다운 모드 진입 시 활성화되는 제1제어신호가 입력되는 패드의 출력단을 제어하는 제어부; 및
    상기 패드 출력단의 신호와 커맨드에 의한 딥 파워다운 모드 진입 시 활성화되는 제2제어신호에 응답하여 커맨드 신호를 출력하는 신호 출력부를 포함하는 패드 입력신호 처리 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 커맨드 신호는 딥 파워다운 모드 신호인 패드 입력신호 처리 회로.
  5. 제 1 항에 있어서,
    상기 제어부는 상기 파워 업 신호에 응답하여 상기 패드 출력단을 일정 로직 레벨로 설정하는 패드 입력신호 처리 회로.
  6. 제 1 항에 있어서,
    상기 패드 입력신호 처리 회로는 상기 패드 출력신호를 버퍼링하여 상기 신호 출력부로 출력하는 버퍼부를 더 포함하는 패드 입력신호 처리 회로.
  7. 제 1 항에 있어서,
    상기 제어부는 상기 제1제어신호와 파워 업 신호에 응답하여 논리 연산하는 제1연산부와;
    상기 제1연산부의 출력신호에 응답하여 상기 패드 출력단을 구동하는 전류 싱크부;
    를 포함하여,
    상기 파워 업 신호가 활성화되면 상기 전류 싱크부를 온 시켜 상기 패드 출력단을 일정 논리레벨로 구동하고, 상기 제1제어신호가 활성화되면 상기 전류 싱크부를 오프 시켜 구동하는 패드 입력신호 처리 회로.
  8. 제 7 항에 있어서,
    상기 제1연산부는 상기 제1제어신호와 상기 파워 업 신호의 반전 신호에 응답하여 부정 논리곱 연산하는 제1논리 소자와;
    상기 제1논리 소자의 출력신호를 반전시켜 출력하는 제2논리소자;
    를 포함하는 패드 입력신호 처리 회로.
  9. 제 8 항에 있어서,
    상기 전류 싱크부는 상기 제1논리소자의 출력 신호에 응답하여 풀-다운 구동하는 복수의 직렬 연결된 제1NMOS 트랜지스터와;
    상기 제1NMOS 트랜지스터와 직렬 연결되고, 상기 제2논리소자의 출력 신호에 응답하여 상기 패드 출력단을 풀-다운 구동하는 제1PMOS 트랜지스터;
    를 포함하는 패드 입력신호 처리 회로.
  10. 제 8 항에 있어서,
    상기 전류 싱크부는 전원전압 신호에 응답하여 풀-다운 구동하는 복수의 직렬 연결된 제1NMOS 트랜지스터와;
    상기 제1NMOS 트랜지스터와 직렬 연결되고, 상기 제2논리소자의 출력 신호에 응답하여 상기 패드 출력단을 풀-다운 구동하는 제1PMOS 트랜지스터;
    를 포함하는 패드 입력신호 처리 회로.
  11. 제 1 항에 있어서,
    상기 신호 출력부는 상기 제1제어신호와 상기 제2제어신호에 응답하여 커맨드 신호를 출력하는 제2연산부를 포함하는 패드 입력신호 처리 회로.
  12. 제 11 항에 있어서,
    상기 제2연산부는 논리합 연산하는 제3논리소자를 포함하여,
    상기 제1제어신호 또는 제2제어신호 활성화 시 활성화되는 커맨드 신호를 출력하는 패드 입력신호 처리 회로.
  13. 패드와;
    파워 업 신호에 응답하여 패드에 의한 딥 파워다운 모드 진입 시 활성화되는 제1제어신호가 입력되는 상기 패드의 출력단을 제어하기 위한 제어신호를 출력하는 연산부와;
    상기 연산부의 출력신호에 응답하여 상기 패드 출력단을 구동하는 전류 싱크부와;
    상기 패드 출력단의 신호와 커맨드에 의한 딥 파워다운 모드 진입 시 활성화되는 제2제어신호에 응답하여 커맨드 신호를 출력하는 신호 출력부;
    를 포함하는 패드 입력신호 처리 회로.
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 커맨드 신호는 딥 파워다운 모드 신호인 패드 입력신호 처리 회로.
  17. 제 13 항에 있어서,
    상기 연산부는 상기 파워 업 신호가 활성화되면 상기 전류 싱크부를 통해 상기 패드 출력단을 일정 논리레벨로 구동하고, 상기 제1제어신호가 활성화되면 상기 전류 싱크부를 오프 시켜 구동하는 패드 입력신호 처리 회로.
  18. 제 13 항에 있어서,
    상기 패드 입력신호 처리 회로는
    상기 패드 출력신호를 버퍼링하여 상기 신호 출력부로 출력하는 버퍼부를 더 포함하는 패드 입력신호 처리 회로.
  19. 제 13 항에 있어서,
    상기 연산부는 상기 제1제어신호와 상기 파워 업 신호의 반전 신호에 응답하여 부정 논리곱 연산하는 제1논리 소자와;
    상기 제1논리 소자의 출력신호를 반전시켜 출력하는 제2논리소자;
    를 포함하는 패드 입력신호 처리 회로.
  20. 제 19 항에 있어서,
    상기 전류 싱크부는 상기 제1논리소자의 출력 신호에 응답하여 풀-다운 구동하는 복수의 직렬 연결된 제1NMOS 트랜지스터와;
    상기 제1NMOS 트랜지스터와 직렬 연결되고, 상기 제2논리소자의 출력 신호에 응답하여 상기 패드 출력단을 풀-다운 구동하는 제1PMOS 트랜지스터;
    를 포함하는 패드 입력신호 처리 회로.
  21. 제 19 항에 있어서,
    상기 전류 싱크부는 전원전압 신호에 응답하여 풀-다운 구동하는 복수의 직렬 연결된 제1NMOS 트랜지스터와;
    상기 제1NMOS 트랜지스터와 직렬 연결되고, 상기 제2논리소자의 출력 신호에 응답하여 상기 패드 출력단을 풀-다운 구동하는 제1PMOS 트랜지스터;
    를 포함하는 패드 입력신호 처리 회로.
  22. 제 13 항에 있어서,
    상기 신호 출력부는 상기 제1제어신호와 제2제어신호에 응답하여 커맨드 신호를 출력하는 제2연산부를 포함하는 패드 입력신호 처리 회로.
  23. 제 22 항에 있어서,
    상기 제2연산부는 논리합 연산하는 제3논리소자를 포함하여,
    상기 제1제어신호 또는 제2제어신호 활성화 시 활성화되는 커맨드 신호를 출력하는 패드 입력신호 처리 회로.
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