JP2003123473A - 半導体記憶装置及びセンスアンプの駆動方法 - Google Patents

半導体記憶装置及びセンスアンプの駆動方法

Info

Publication number
JP2003123473A
JP2003123473A JP2002259035A JP2002259035A JP2003123473A JP 2003123473 A JP2003123473 A JP 2003123473A JP 2002259035 A JP2002259035 A JP 2002259035A JP 2002259035 A JP2002259035 A JP 2002259035A JP 2003123473 A JP2003123473 A JP 2003123473A
Authority
JP
Japan
Prior art keywords
sense amplifier
ground voltage
driving
boosted
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002259035A
Other languages
English (en)
Inventor
San-Ha Park
山河 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003123473A publication Critical patent/JP2003123473A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】ＢＳＧ回路が適用された半導体記憶装置におい
て、低電源電圧動作時にセンスアンプの読取り速度を向
上させる。 【解決手段】メモリセルデータを読み取り増幅するセン
スアンプと、前記センスアンプのプルアップソースライ
ン(CSP)及びプルダウンソースライン(CSN)を駆動し、第
１制御信号(Vss駆動信号)と第２制御信号(Vbsg駆動信
号)に応答して前記プルダウンソースライン(CSN)を順次
にグラウンド電圧Vss及び昇圧されたグラウンド電圧Vbs
gに駆動するセンスアンプ駆動手段と、前記第１制御信
号(Vss駆動信号)と第２制御信号(Vbsg駆動信号)を生成
し、前記第１制御信号のタイミング調節により前記プル
ダウンソースライン(CSN)のグラウンド電圧Vss駆動時間
を設定するセンスアンプ駆動制御手段と、前記昇圧され
たグラウンド電圧(Vbsg)を生成する昇圧グラウンド電圧
生成手段とを備えてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、ＢＳＧ(Boosted Sense Ground)回路技術
を利用した低電圧動作に好適な、ＤＲＡＭ等の半導体記
憶装置のＲＡＳ(Row Address Strobe)待ち時間(Latenc
y)の改善に有効な技術に関する。
【０００２】
【従来の技術】例えば、従来の技術として特許文献１
（１９９９年３月３０日公開）に記載の半導体記憶装置
は、複数のワード線と複数のビット線との交点に格子状
に配置された複数のメモリセル及びデータを読み取り増
幅するセンスアンプからなるメモリセルアレイと、その
メモリセルアレイから任意のメモリセルを選択するデコ
ーダと、このデコーダにより選択されたメモリセルに対
するデータの書き込みおよび読み出しのための入出力制
御を司る入出力制御回路とからなり、前記ビット線の信
号量を十分に確保するために、前記センスアンプをＢＳ
Ｇ構成の回路とし、前記メモリセルをＳＯＩ基板上に形
成して構成されていることを特徴とする。
【０００３】しかし、このような回路構成では、電源電
圧が低くなればなるほど、半導体記憶装置の駆動の際の
センスアンプの駆動電圧が減少して、読取り速度の遅延
を招いたり読取りが不可能となったりする深刻な問題点
がある。
【０００４】以下に、従来の技術による回路構成を例に
挙げて説明する。
【０００５】図６及び図７は、従来の技術に係るセンス
アンプ駆動部の構成及びセンスアンプ駆動部とセンスア
ンプ側の電圧波形の一実施例である。このようなセンス
アンプ駆動部を有すれば、ＰＳＡ駆動信号ＳPSAによっ
てセンスアンプのプルアップソースラインＣＳＰには、
Ｖcell0の電圧が印加され、Ｖss駆動信号ＳVssによって
センスアンプのプルダウンソースラインＣＳＮにはＶss
の電圧が印加される。すなわち、動作の際、ＮＭＯＳセ
ンスアンプのゲートとソースと間にかかる電圧Ｖgsは、
次の［数１］式のような電圧がかかることになる。
【０００６】
【数１】
【０００７】図８及び図９は、従来の技術に係るセンス
アンプ駆動部の構成及びセンスアンプ駆動部とセンスア
ンプ側の電圧波形の他の例であって、ＢＳＧ方式を採択
した場合である。
【０００８】ＢＳＧ方式は、センスアンプのプルダウン
ソースラインＣＳＮを接地電圧Ｖssより高いＶbsgに駆
動する方式である。このようなセンスアンプ駆動部を有
すれば、ＰＳＡ駆動信号ＳPSAによってセンスアンプの
プルアップソースラインＣＳＰには、Ｖcell1（＝Ｖcel
l0＋Ｖbsg）の電圧が印加され、昇圧されたグラウンド
電圧Ｖbsg駆動信号ＳVbsgによってセンスアンプのプル
ダウンソースラインＣＳＮには、昇圧されたグラウンド
電圧Ｖbsgの電圧が印加されて、動作状態でＮＭＯＳセ
ンスアンプのゲートとソースとの間にかかる電圧Ｖgs
は、次の［数２］式で表される。
【０００９】
【数２】
【００１０】すなわち、ＢＳＧ回路を備えることとは関
係なく、動作時にＮＭＯＳセンスアンプのゲートとソー
スとの間にかかる電圧Ｖgsは、Ｖcell0／２で一定の値
を有し、センスアンプの駆動電圧を十分に大きくできな
いので、低電源電圧下での読出し速度の改善が困難であ
る。
【００１１】また、従来のＢＳＧ方式を、チップ内部で
別途に生成された電圧Ｖbsgを使用するために、電流の
消耗が大きい読出し初期にノイズが大きくなり、読出し
動作の安定性が問題となる。
【００１２】
【特許文献１】特開平１１−８７６４９号公報
【００１３】
【発明が解決しようとする課題】そこで、この発明は、
上記従来の技術の問題点に鑑みてなされたものであっ
て、低電源電圧動作の際にセンスアンプの動作電圧を追
加的に確保して読出し速度を向上させた、改善されたＢ
ＳＧ回路が適用された半導体記憶装置を提供することを
目的とする。
【００１４】また、この発明の他の目的は、センスアン
プの駆動初期にノイズを減少させて読出し動作の安定性
を改善した半導体記憶装置を提供することにある。
【００１５】また、この発明のさらに他の目的は、低電
源電圧での動作速度の改善及び動作安定性改善のための
半導体記憶装置のセンスアンプ駆動方法を提供すること
にある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、この発明は、半導体記憶装置において、メモリセル
データを読み取り増幅するセンスアンプと、前記センス
アンプのプルアップソースラインＣＳＰ及びプルダウン
ソースラインＣＳＮを駆動し、第１制御信号（Ｖss駆動
信号）と第２制御信号（Ｖbsg駆動信号）に応答して前
記プルダウンソースラインＣＳＮを順次にグラウンド電
圧Ｖss及び昇圧されたグラウンド電圧Ｖbsgに駆動する
センスアンプ駆動手段と、前記第１制御信号（Ｖss駆動
信号）と第２制御信号（Ｖbsg駆動信号）を生成し、前
記第１制御信号のタイミング調節により前記プルダウン
ソースラインＣＳＮのグラウンド電圧Ｖss駆動時間を設
定するセンスアンプ駆動制御手段と、前記昇圧されたグ
ラウンド電圧Ｖbsgを生成する昇圧グラウンド電圧生成
手段とを備えてなることを特徴とする半導体記憶装置を
提供する。
【００１７】また、前記目的を達成するため、この発明
は、半導体記憶装置において、メモリセルデータを増幅
するセンスアンプと、前記センスアンプの第１センスア
ンプ駆動ラインにセル電圧Ｖcellを印加するために、セ
ル電圧印加部が第１センスアンプ駆動ラインに連結さ
れ、前記センスアンプの第２センスアンプ駆動ラインに
グラウンド電圧Ｖss及び昇圧されたグラウンド電圧Ｖbs
gを印加するために、それぞれグラウンド電圧印加部及
び昇圧グラウンド電圧印加部が並列に第２センスアンプ
駆動ラインに連結されるセンスアンプ駆動手段と、前記
センスアンプ駆動手段の前記セル電圧印加部と、前記グ
ラウンド電圧印加部及び前記昇圧グラウンド電圧印加部
をそれぞれ制御するためのセンスアンプ駆動制御手段
と、前記センスアンプ駆動手段に前記昇圧されたグラウ
ンド電圧Ｖbsgを印加するために、前記昇圧されたグラ
ウンド電圧Ｖbsgを生成する昇圧グラウンド電圧生成手
段とを備えてなることを特徴とする半導体記憶装置を提
供する。
【００１８】また、さらに、前記目的を達成するため、
この発明は、プルアップソースライン及びプルダウンソ
ースラインを有するセンスアンプの駆動方法において、
前記プルアップソースラインをグラウンド電圧に初期駆
動する第１ステップと、前記第１ステップ後、前記プル
アップソースラインを昇圧されたグラウンド電圧に駆動
する第２ステップとを含んでなり、前記プルアップソー
スラインは、セル電圧に付勢することを特徴とするセン
スアンプの駆動方法を提供する。
【００１９】
【発明の実施の形態】以下、この発明を、最も好ましい
実施例について、図面を参照しながら説明する。
【００２０】図１は、この発明に係る半導体記憶装置の
最も好ましい実施例を示す概略構成図である。図１にお
いて、この実施例による半導体記憶装置は、メモリセル
から読み出されるデータを増幅するセンスアンプ１１０
と、センスアンプ１１０のプルアップソースラインＣＳ
Ｐ及びプルダウンソースラインＣＳＮを駆動し、前記プ
ルダウンソースラインＣＳＮにグラウンド電圧Ｖssび昇
圧されたグラウンド電圧Ｖbsgを選択的に印加するセン
スアンプ駆動部１２０と、センスアンプ駆動部内の複数
の電界効果トランジスタに制御信号を印加するセンスア
ンプ駆動制御部１３０と、センスアンプ駆動部１２０に
昇圧されたグラウンド電圧Ｖbsgを印加するために、昇
圧されたグラウンド電圧Ｖbsgを生成する昇圧グラウン
ド電圧生成部１４０とを備えて構成されている。
【００２１】図２は、この発明に係る半導体記憶装置の
実施例におけるセンスアンプ駆動制御部１３０の要部を
示す回路図である。センスアンプイネーブルバー信号Ｓ
ＡＥＢｉが入力されると、複数の論理素子からなるバッ
ファリング部を経てグラウンド電圧Ｖss駆動信号
ＳVss、昇圧されたグラウンド電圧Ｖbsg駆動信号ＳVbsg
及びＰＭＯＳセンスアンプＰＳＡ駆動信号ＳPSAが出力
され、前記バッファリング部は、グラウンド電圧Ｖss駆
動区間の設定のために必要な遅延部を含む。この場合、
遅延部における遅延時間の決定は、ビット線が昇圧され
たグラウンド電圧Ｖbsgまで駆動される時間程度を設定
して決定し、遅延時間の変更が可能となるように、メタ
ルオプション(metal option)を添加して構成される。
【００２２】図３は、この発明に係る半導体記憶装置に
おけるセンスアンプ駆動部１２０の要部を示す回路図で
ある。この発明のセンスアンプ駆動部１２０は、センス
アンプ１１０を駆動する際に、センスアンプ１１０のプ
ルアップソースラインＣＳＰには第１電圧Ｖcellを印加
し、センスアンプ１１０のプルダウンソースラインＣＳ
Ｎには第２電圧Ｖss及び第３電圧Ｖbsgを時間の進行に
応じて順次に印加する。センスアンプ１１０のプルアッ
プソースラインＣＳＰに第１電圧を印加するために、Ｐ
ＭＯＳのソース側とドレイン側に各々センスアンプ１１
０のプルアップソースラインＣＳＰ)と第１電圧Ｖcell
が連結される。また、センスアンプ１１０のプルダウン
ソースラインＣＳＮに第２電圧Ｖss及び第３電圧Ｖbsg
を印加するために、二つのＮＭＯＳのドレイン側が並列
に連結されてセンスアンプ１１０のプルダウンソースラ
インＣＳＮに連結され、二つのＮＭＯＳのソース側に
は、各々第２電圧Ｖss及び第３電圧Ｖbsgが供給され
る。
【００２３】一方、センスアンプ１１０のプルアップソ
ースラインＣＳＰに供給される第１電圧Ｖcellは、セル
に格納されるハイ(High)のデータレベルを表すものであ
って、通常内部Ｖccと見ることができるが、これは外部
から印加される電源電圧、例えば、Ｖccの電圧の電源を
接続して追加的に使用することもできる。
【００２４】図４は、この発明に係る半導体記憶装置内
のセンスアンプ１１０の構成を示す回路図であり、図５
は、センスアンプ１１０の活性化及びプリチャージ動作
に関連した信号波形（データレベル）を示すタイミング
チャートである。活性化コマンドActiveが入力されて、
回路内における所要の信号遅延の後に、センスアンプイ
ネーブル信号ＳＡＥＢｉがロー(Low)のデータレベルに
付勢されると、センスアンプＳＡのプルダウンソースラ
インＣＳＮの駆動電源にグラウンド電圧Ｖssを使用して
センスアンプＳＡを駆動し（Ｉ区間）、一定時間が経過
してビット線ＢＬ、ＢＬＢの電圧差が大きくなれば、グ
ラウンド電圧Ｖss駆動を中断し、昇圧されたグラウンド
電圧ＶbsgにセンスアンプＳＡのプルダウンソースライ
ンＣＳＮを駆動する（ＩＩ区間）。Ｉ区間及びＩＩ区間
におけるセンスアンプＳＡのプルダウン素子であるＮＭ
ＯＳのゲートとソースとの間にかかる電圧Ｖgsは、それ
ぞれ次の［数３］式及び［数４］式のとおりである。
【００２５】
【数３】
【００２６】
【数４】
【００２７】すなわち、ＮＭＯＳセンスアンプのＩ区間
の駆動電源を従来の昇圧されたグラウンド電圧Ｖbsgか
らグラウンド電圧Ｖssに変更することによって、ＮＭＯ
Ｓのゲート・ソース間の電圧Ｖgsを、下記の［数５］か
ら［数６］ないし［数７］に高めることができる。
【００２８】
【数５】
【００２９】
【数６】
【００３０】
【数７】
【００３１】また、ＮＭＯＳセンスアンプのＶdsもＶgs
と同様に高くなる。
【００３２】なお、この発明は、上記の実施例に限られ
るものではない。この発明の趣旨から逸脱しない範囲内
で、多様に変更実施することが可能である。
【００３３】
【発明の効果】以上、説明したように、この発明によれ
ば、低電圧動作時にセンスアンプの動作電圧（すなわ
ち、プルダウンソースライン駆動電圧）を追加的に確保
することができるので、動作速度を改善させることがで
き、電流の大部分を消費するセンシング初期のNMOSセン
スアンプの駆動電源を、Ｖbsgのように内部で生成され
た電源を使用せず、外部から供給される強い電源Ｖssを
使用することによって、電源でのノイズが減少され、そ
れによってセンシング速度の改善と安定性の確保が可能
となる著しく、かつ有利な効果がある。
【図面の簡単な説明】
【図１】 この発明に係る半導体記憶装置を示す概略構
成図である。
【図２】 この発明に係る半導体記憶装置におけるセン
スアンプ駆動端制御部の要部を示す回路図である。
【図３】 この発明に係る半導体記憶装置におけるセン
スアンプ駆動部の要部を示す回路図である。
【図４】 この発明に係る半導体記憶装置内のセンスア
ンプの回路図である。
【図５】 この発明に係る半導体記憶装置内のセンスア
ンプの活性化及びプリチャージ動作に関するタイミング
チャートである。
【図６】 従来の技術に係るセンスアンプ駆動部の一例
の要部を示す回路図である。
【図７】 従来の技術に係るセンスアンプ駆動部及びセ
ンスアンプ側の電圧波形の例を示すタイミングチャート
である。
【図８】 従来の技術に係るセンスアンプ駆動部の他の
例の要部を示す回路図である。
【図９】 従来の技術に係るセンスアンプ駆動部及びセ
ンスアンプ側の電圧波形の他の例を示すタイミングチャ
ートである。
【符号の説明】
１１０ センスアンプ １２０ センスアンプ駆動部 １３０ センスアンプ駆動制御部 １４０ 昇圧グラウンド電圧生成部

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体記憶装置において、 メモリセルデータを読み取り増幅するセンスアンプと、 前記センスアンプのプルアップソースラインＣＳＰ及び
    プルダウンソースラインＣＳＮを駆動し、第１制御信号
    （Ｖss駆動信号）及び第２制御信号（Ｖbsg駆動信号）
    に応答して前記プルダウンソースラインＣＳＮを順次に
    グラウンド電圧Ｖss及び昇圧されたグラウンド電圧Ｖbs
    gに駆動するセンスアンプ駆動手段と、 前記第１制御信号及び前記第２制御信号を生成し、前記
    第１制御信号のタイミング調節により前記プルダウンソ
    ースラインＣＳＮのグラウンド電圧駆動時間を設定する
    センスアンプ駆動制御手段と、 前記昇圧されたグラウンド電圧を生成する昇圧グラウン
    ド電圧生成手段とを備えてなることを特徴とする半導体
    記憶装置。
  2. 【請求項２】 前記センスアンプの駆動電源が前記グラ
    ウンド電圧から前記昇圧グラウンド電圧に転換する時点
    は、ビット線片側の電圧が前記昇圧されたグラウンド電
    圧よりさらに低い瞬間であることを特徴とする請求項１
    に記載の半導体記憶装置。
  3. 【請求項３】 前記センスアンプ駆動制御手段は、 センスアンプイネーブルバー(SAEBi)信号が入力される
    と、複数の論理素子からなるバッファリング部を経てグ
    ラウンド電圧駆動信号、昇圧グラウンド電圧駆動信号、
    及びＰＭＯＳセンスアンプ駆動信号を出力し、 前記バッファリング部は、前記グラウンド電圧駆動区間
    の設定のための遅延部を含むことを特徴とする請求項１
    に記載の半導体記憶装置。
  4. 【請求項４】 前記遅延部における遅延時間によってビ
    ット線が前記昇圧されたグラウンド電圧まで駆動される
    時間が決定されることを特徴とする請求項３に記載の半
    導体記憶装置。
  5. 【請求項５】 前記遅延部は、メタルオプション(metal
    option)を含むことを特徴とする請求項３に記載の半導
    体記憶装置。
  6. 【請求項６】 半導体記憶装置において、 メモリセルデータを読み取り増幅するセンスアンプと、 前記センスアンプの第１センスアンプ駆動ラインにセル
    電圧Ｖcellを印加するために、セル電圧印加部が第１セ
    ンスアンプ駆動ラインに連結され、前記センスアンプの
    第２センスアンプ駆動ラインにグラウンド電圧Ｖss、及
    び昇圧されたグラウンド電圧Ｖbsgを印加するために、
    グラウンド電圧印加部及び昇圧ラウンド電圧印加部が並
    列に第２センスアンプ駆動ラインに連結されるセンスア
    ンプ駆動手段と、 前記センスアンプ駆動手段の前記セル電圧印加部と、前
    記グラウンド電圧印加部、及び前記昇圧グラウンド電圧
    印加部をそれぞれ制御するためのセンスアンプ駆動制御
    手段と、 前記センスアンプ駆動手段に、前記昇圧されたグラウン
    ド電圧Ｖbsgを印加するために、前記昇圧されたグラウ
    ンド電圧Ｖbsgを生成する昇圧グラウンド電圧生成手段
    とを含むことを特徴とする半導体記憶装置。
  7. 【請求項７】 前記グラウンド電圧Ｖss及び前記昇圧さ
    れたグラウンド電圧Ｖbsgの印加は、順次に行なわれる
    ことを特徴とする請求項６に記載の半導体記憶装置。
  8. 【請求項８】 前記センスアンプの駆動電源が前記グラ
    ウンド電圧Ｖssから前記昇圧されたグラウンド電圧Ｖbs
    gに転換する時点は、ビット線片側の電圧が前記昇圧さ
    れたグラウンド電圧Ｖbsgより低い瞬間であることを特
    徴とする請求項７に記載の半導体記憶装置。
  9. 【請求項９】 前記センスアンプ駆動制御手段は、 センスアンプイネーブルバー(SAEBi)信号が入力される
    と、複数の論理素子からなるバッファリング部を経てグ
    ラウンド電圧駆動信号、昇圧グラウンド電圧駆動信号、
    及びＰＭＯＳセンスアンプ駆動信号を出力し、 前記バッファリング部は、前記グラウンド電圧駆動区間
    の設定のための遅延部を含むことを特徴とする請求項６
    に記載の半導体記憶装置。
  10. 【請求項１０】 前記遅延部における遅延時間によって
    ビット線が前記昇圧されたグラウンド電圧Ｖbsgまで駆
    動される時間が決定されることを特徴とする請求項９に
    記載の半導体記憶装置。
  11. 【請求項１１】 前記遅延部は、メタルオプション(met
    al option)を含むことを特徴とする請求項９に記載の半
    導体記憶装置。
  12. 【請求項１２】 プルアップソースライン及びプルダウ
    ンソースラインを有するセンスアンプの駆動方法であっ
    て、 前記プルアップソースラインをグラウンド電圧に初期付
    勢する第１ステップと、 前記第１ステップ後、前記プルアップソースラインを昇
    圧されたグラウンド電圧に付勢する第２ステップとを含
    んでなり、 前記プルアップソースラインは、セル電圧に付勢するこ
    とを特徴とするセンスアンプの駆動方法。
JP2002259035A 2001-09-24 2002-09-04 半導体記憶装置及びセンスアンプの駆動方法 Pending JP2003123473A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-058974 2001-09-24
KR10-2001-0058974A KR100429572B1 (ko) 2001-09-24 2001-09-24 반도체 기억장치 및 센스앰프의 구동방법

Publications (1)

Publication Number Publication Date
JP2003123473A true JP2003123473A (ja) 2003-04-25

Family

ID=19714602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002259035A Pending JP2003123473A (ja) 2001-09-24 2002-09-04 半導体記憶装置及びセンスアンプの駆動方法

Country Status (4)

Country Link
US (1) US6735134B2 (ja)
JP (1) JP2003123473A (ja)
KR (1) KR100429572B1 (ja)
GB (1) GB2380036B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450455B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
US8305823B2 (en) 2009-08-31 2012-11-06 SK Hynix Inc. Sense amplifier and semiconductor integrated circuit using the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
KR100728571B1 (ko) * 2006-02-09 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 데이터 센싱장치
KR100752669B1 (ko) * 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프
US7447079B2 (en) * 2007-04-05 2008-11-04 Sandisk Corporation Method for sensing negative threshold voltages in non-volatile storage using current sensing
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
KR102111076B1 (ko) 2013-06-27 2020-05-15 삼성전자주식회사 반도체 메모리 장치 및 그것의 감지 증폭기 제어 방법
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170041514A (ko) 2015-10-07 2017-04-17 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 구동 회로 및 그것의 동작 방법
US10872644B2 (en) * 2018-07-13 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Boost bypass circuitry in a memory storage device
US11018152B2 (en) 2019-07-05 2021-05-25 Sandisk Technologies Llc Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4679172A (en) 1985-05-28 1987-07-07 American Telephone And Telegraph Company, At&T Bell Laboratories Dynamic memory with increased data retention time
JPH04216392A (ja) 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置
JP3510362B2 (ja) 1995-01-10 2004-03-29 株式会社ルネサステクノロジ 半導体記憶装置
US5499218A (en) 1995-01-31 1996-03-12 Goldstar Electron Co., Ltd. Method for driving bit line selecting signals
JP4036487B2 (ja) * 1995-08-18 2008-01-23 株式会社ルネサステクノロジ 半導体記憶装置、および半導体回路装置
KR0164808B1 (ko) * 1995-12-27 1999-02-01 김광호 반도체 메모리 장치의 센스앰프 회로
JP3800447B2 (ja) 1997-03-11 2006-07-26 株式会社日立製作所 半導体記憶装置
JPH1187649A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体記憶装置
JPH11273346A (ja) * 1998-03-18 1999-10-08 Hitachi Ltd 半導体装置
US6198677B1 (en) * 1998-12-29 2001-03-06 International Business Machines Corporation Boosted sensing ground circuit
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450455B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
US8305823B2 (en) 2009-08-31 2012-11-06 SK Hynix Inc. Sense amplifier and semiconductor integrated circuit using the same

Also Published As

Publication number Publication date
US20030058722A1 (en) 2003-03-27
US6735134B2 (en) 2004-05-11
GB2380036A (en) 2003-03-26
KR100429572B1 (ko) 2004-05-03
GB0200176D0 (en) 2002-02-20
KR20030026009A (ko) 2003-03-31
GB2380036B (en) 2006-05-03

Similar Documents

Publication Publication Date Title
US7626877B2 (en) Low voltage sense amplifier and sensing method
US7298660B2 (en) Bit line sense amplifier control circuit
JP3326560B2 (ja) 半導体メモリ装置
US6504783B2 (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefor
US6026035A (en) Integrated circuit memory devices having improved precharge and I/O driver characteristics and methods of operating same
KR100567916B1 (ko) 반도체 메모리 소자의 전원 공급 장치 및 방법
JPH10340583A (ja) ビットラインセンスアンプのオーバードライビング方法
JP2004039204A (ja) ワードライン駆動回路
JP2003123473A (ja) 半導体記憶装置及びセンスアンプの駆動方法
KR0158111B1 (ko) 반도체 메모리 장치의 센스앰프 제어회로
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
JP2004220753A (ja) 低電圧メモリの強化された感知のための方法及び装置
JP2001243774A (ja) 半導体記憶装置
JPH11273346A (ja) 半導体装置
KR100518230B1 (ko) 메모리 장치의 감지 증폭기용 구동전압 드라이버
KR101470529B1 (ko) 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법
KR100909355B1 (ko) 반도체 메모리 장치 및 그것의 오버 드라이빙 방법
US6504782B1 (en) Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
US5563840A (en) Integrated semiconductor device
US6992912B2 (en) Nonvolatile ferroelectric memory device having timing reference control function and method for controlling the same
JP3608169B2 (ja) 半導体メモリ装置
KR100934857B1 (ko) 워드라인 구동 장치
JPH06349270A (ja) 半導体記憶装置
KR100693782B1 (ko) 센스앰프 드라이버
KR100608357B1 (ko) 반도체 메모리 장치용 비트라인 프리차지 제어회로 및 그제어방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050816

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071113

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080213

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080313

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080318

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080414

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080425

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080603