JPH079754B2 - 電源供給電圧変換回路 - Google Patents
電源供給電圧変換回路Info
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- JPH079754B2 JPH079754B2 JP1200417A JP20041789A JPH079754B2 JP H079754 B2 JPH079754 B2 JP H079754B2 JP 1200417 A JP1200417 A JP 1200417A JP 20041789 A JP20041789 A JP 20041789A JP H079754 B2 JPH079754 B2 JP H079754B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は電源供給電圧変換回路に係るもので、特に高集
積の半導体メモリ装置に使用するための電源供給電圧変
換回路に係るものである。
積の半導体メモリ装置に使用するための電源供給電圧変
換回路に係るものである。
＜従来の技術と解決しようとする課題＞ 近年の半導体メモリ装置はかなりの高速動作を達成して
おり、そのために１μｍ以下の実効チャネル長さと同じ
長さの短いチャネルを持つMOSトランジスタを使用して
回路配置の密度を増加させている。このようなMOSトラ
ンジスタのサイズ縮小は一方で、ホットエレクトロン
（hot electron）による信頼性の低下を招いている。
おり、そのために１μｍ以下の実効チャネル長さと同じ
長さの短いチャネルを持つMOSトランジスタを使用して
回路配置の密度を増加させている。このようなMOSトラ
ンジスタのサイズ縮小は一方で、ホットエレクトロン
（hot electron）による信頼性の低下を招いている。
そこで、チャネルパンチスルー（channel punch throug
h）のようなMOSトランジスタの信頼性低下を防止するた
めに、標準電源電圧又は外部電源電圧として現在使用さ
れている５ボルトの電源電圧より低い内部電源電圧で内
部回路を動作させる必要性が生まれている。
h）のようなMOSトランジスタの信頼性低下を防止するた
めに、標準電源電圧又は外部電源電圧として現在使用さ
れている５ボルトの電源電圧より低い内部電源電圧で内
部回路を動作させる必要性が生まれている。
一般にDRAMにおいて、短いチャネル長さを持つMOSトラ
ンジスタは、ビットライン、センスアンプ、ビットライ
ンプリチャージ回路、及びモメリセルを含むメモリアレ
イ回路ばかりでなく、その周辺回路にも使用されてい
る。また、DRAMのメモリアレイ回路内にあるビットライ
ンがプリチャージされるときに多くの瞬間電流がメモリ
アレイ回路に流れ、この電流によって惹起される電源電
圧の変動が周辺回路に影響を与えることも知られてい
る。
ンジスタは、ビットライン、センスアンプ、ビットライ
ンプリチャージ回路、及びモメリセルを含むメモリアレ
イ回路ばかりでなく、その周辺回路にも使用されてい
る。また、DRAMのメモリアレイ回路内にあるビットライ
ンがプリチャージされるときに多くの瞬間電流がメモリ
アレイ回路に流れ、この電流によって惹起される電源電
圧の変動が周辺回路に影響を与えることも知られてい
る。
このような理由から、通常、メモリアレイ回路のための
電源供給電圧変換回路と、周辺回路のためのもう一つ別
の独立した電源供給電圧変換回路が、同一チップ内に設
けられている。ただし、出力バッファだけはTTL出力レ
ベルを十分に保障するため、外部電源電圧（５ボルト）
によって直接駆動されている。
電源供給電圧変換回路と、周辺回路のためのもう一つ別
の独立した電源供給電圧変換回路が、同一チップ内に設
けられている。ただし、出力バッファだけはTTL出力レ
ベルを十分に保障するため、外部電源電圧（５ボルト）
によって直接駆動されている。
その電源供給電圧変換回路に係る従来の技術として、19
87年６月刊行のIEEE Journal of Solid−State Circuit
s,VOL.SC−22,No.3 PP437〜440に開示されているもの
がある。この技術では、メモリアレイ回路用と周辺回路
用の二つの電源供給電圧変換回路は同一の構成となって
いる。
87年６月刊行のIEEE Journal of Solid−State Circuit
s,VOL.SC−22,No.3 PP437〜440に開示されているもの
がある。この技術では、メモリアレイ回路用と周辺回路
用の二つの電源供給電圧変換回路は同一の構成となって
いる。
すなわち、第４図に示すように、メモリアレイ回路の電
源供給電圧回路は、外部電源電圧V1から一定の基準電圧
を発生する基準電圧発生回路10と、メモリアレイ回路に
基準電圧と同じレベルの内部電源電圧V2を提供するため
のパワーMOSトランジスタQ1と、基準電圧と内部電源電
圧を比較し、内部電源電圧が基準電圧と同一になるよう
にパワーMOSトランジスタQ1のコンダクタンスを制御す
るためのカレントミラー差動増幅器12と、から構成され
ている。
源供給電圧回路は、外部電源電圧V1から一定の基準電圧
を発生する基準電圧発生回路10と、メモリアレイ回路に
基準電圧と同じレベルの内部電源電圧V2を提供するため
のパワーMOSトランジスタQ1と、基準電圧と内部電源電
圧を比較し、内部電源電圧が基準電圧と同一になるよう
にパワーMOSトランジスタQ1のコンダクタンスを制御す
るためのカレントミラー差動増幅器12と、から構成され
ている。
差動増幅器12は、ビットラインをプリチャージするとき
にパルスφによって活性化される負荷トランジスタQ
3と、この負荷トランジスタQ3と並列に接続され、常に
動作している負荷トランジスタQ2とを持っている。ビッ
トラインがチャージされるとき、パワーMOSトランジス
タQ1を通じて流れる電流は急激に変化し得るので、これ
に対し迅速に応答するために差動増幅器12を通じて流れ
る電流を増加させることで対応している。したがって、
負荷トランジスタQ3のサイズ（チャネル幅対チャネル長
さの比）は負荷トランジスタQ2よりも大きくされる。
にパルスφによって活性化される負荷トランジスタQ
3と、この負荷トランジスタQ3と並列に接続され、常に
動作している負荷トランジスタQ2とを持っている。ビッ
トラインがチャージされるとき、パワーMOSトランジス
タQ1を通じて流れる電流は急激に変化し得るので、これ
に対し迅速に応答するために差動増幅器12を通じて流れ
る電流を増加させることで対応している。したがって、
負荷トランジスタQ3のサイズ（チャネル幅対チャネル長
さの比）は負荷トランジスタQ2よりも大きくされる。
一方、負荷トランジスタQ2は導通状態を維持するので、
待機状態における電流消費を最小化するためのそのサイ
ズを小さくすることが要求される。ところが、差動増幅
器12の利得を向上させるためにトランジスタQ4〜Q7は飽
和領域で動作することが必要で、したがってトランジス
タQ4〜Q7は、多くの電流を消費するビットラインの充電
時にターンオンされる負荷トランジスタQ3のサイズを考
慮したサイズで設計される。このため、負荷トランジス
タQ2のサイズについてはトランジスタQ4〜Q7のサイズを
考慮しなければならず、勝手に小さくすることはできな
い。
待機状態における電流消費を最小化するためのそのサイ
ズを小さくすることが要求される。ところが、差動増幅
器12の利得を向上させるためにトランジスタQ4〜Q7は飽
和領域で動作することが必要で、したがってトランジス
タQ4〜Q7は、多くの電流を消費するビットラインの充電
時にターンオンされる負荷トランジスタQ3のサイズを考
慮したサイズで設計される。このため、負荷トランジス
タQ2のサイズについてはトランジスタQ4〜Q7のサイズを
考慮しなければならず、勝手に小さくすることはできな
い。
その結果、待機状態において負荷トランジスタQ2を通じ
て流れる電流が多くなり電流消費を抑制しきれないとい
う問題が発生している。また一方では、負荷トランジス
タQ2のサイズを小さくすることは待機状態での反応速度
を遅くしてしまうという問題を招くことになる。
て流れる電流が多くなり電流消費を抑制しきれないとい
う問題が発生している。また一方では、負荷トランジス
タQ2のサイズを小さくすることは待機状態での反応速度
を遅くしてしまうという問題を招くことになる。
したがって本発明の目的は、電流消費を最少化する一方
で高速反応を可能とする電源供給電圧変換回路を提供す
ることにある。
で高速反応を可能とする電源供給電圧変換回路を提供す
ることにある。
また、本発明の他の目的は、内部電源電圧の変動を最少
化できる電源供給電圧変換回路を提供することにある。
化できる電源供給電圧変換回路を提供することにある。
＜課題を解決するための手段＞ 上記のような目的を達成するために、本発明に係る電源
供給電圧変換回路は、一定の基準電圧を発生するための
基準電圧発生器と、基準電圧を基して外部電源電圧を降
下させて周辺回路に内部電源電圧として供給する周辺電
源回路と、基準電圧を基にして外部電源電圧を降下させ
てメモリアレイ回路に内部電源電圧として供給するアレ
イ電源回路と、を備える電源供給電圧変換回路であっ
て、周辺電源回路を、出力される内部電源電圧に比例す
る比例電圧を発生する除算器と、周辺回路の活性に伴っ
て活性化され、比例電圧と基準電圧を比較してその差分
に応じた電圧を出力するメイン差動増幅器と、メイン差
動増幅器の出力に従い外部電源電圧を降下させて内部電
源電圧として出力する電流駆動能力の比較的大きいメイ
ンパワー素子と、を備えたメイン電源部、及び、出力さ
れる内部電源電圧に比例する比例電圧を発生する除算器
と、常時活性化され、比例電圧と基準電圧を比較してそ
の差分に応じた電圧を出力するサブ差動増幅器と、サブ
差動増幅器の出力に従い外部電源電圧を降下させて内部
電源電圧として出力する電流駆動能力の比較的小さいサ
ブパワー素子と、を備えたサブ電源部から構成し、そし
て、アレイ電源回路を、出力される内部電源電圧に比例
する比例電圧を発生する除算器と、メモリアレイ回路の
活性に伴って活性化され、比例電圧と基準電圧を比較し
てその差分に応じた電圧を出力するメイン差動増幅器
と、メイン差動増幅器の出力に従い外部電源電圧を降下
させて内部電源電圧として出力する電流駆動能力の比較
的大きいメインパワー素子と、を備えたメイン電源部、
及び、出力される内部電源電圧に比例する比例電圧を発
生する除算器と、常時活性化され、比例電圧と基準電圧
を比較してその差分に応じた電圧を出力するサブ差動増
幅器と、サブ差動増幅器の出力に従い外部電源電圧を降
下させて内部電源電圧として出力する電流駆動能力の比
較的小さいサブパワー素子と、を備えたサブ電源部から
構成することを主な特徴とする。
供給電圧変換回路は、一定の基準電圧を発生するための
基準電圧発生器と、基準電圧を基して外部電源電圧を降
下させて周辺回路に内部電源電圧として供給する周辺電
源回路と、基準電圧を基にして外部電源電圧を降下させ
てメモリアレイ回路に内部電源電圧として供給するアレ
イ電源回路と、を備える電源供給電圧変換回路であっ
て、周辺電源回路を、出力される内部電源電圧に比例す
る比例電圧を発生する除算器と、周辺回路の活性に伴っ
て活性化され、比例電圧と基準電圧を比較してその差分
に応じた電圧を出力するメイン差動増幅器と、メイン差
動増幅器の出力に従い外部電源電圧を降下させて内部電
源電圧として出力する電流駆動能力の比較的大きいメイ
ンパワー素子と、を備えたメイン電源部、及び、出力さ
れる内部電源電圧に比例する比例電圧を発生する除算器
と、常時活性化され、比例電圧と基準電圧を比較してそ
の差分に応じた電圧を出力するサブ差動増幅器と、サブ
差動増幅器の出力に従い外部電源電圧を降下させて内部
電源電圧として出力する電流駆動能力の比較的小さいサ
ブパワー素子と、を備えたサブ電源部から構成し、そし
て、アレイ電源回路を、出力される内部電源電圧に比例
する比例電圧を発生する除算器と、メモリアレイ回路の
活性に伴って活性化され、比例電圧と基準電圧を比較し
てその差分に応じた電圧を出力するメイン差動増幅器
と、メイン差動増幅器の出力に従い外部電源電圧を降下
させて内部電源電圧として出力する電流駆動能力の比較
的大きいメインパワー素子と、を備えたメイン電源部、
及び、出力される内部電源電圧に比例する比例電圧を発
生する除算器と、常時活性化され、比例電圧と基準電圧
を比較してその差分に応じた電圧を出力するサブ差動増
幅器と、サブ差動増幅器の出力に従い外部電源電圧を降
下させて内部電源電圧として出力する電流駆動能力の比
較的小さいサブパワー素子と、を備えたサブ電源部から
構成することを主な特徴とする。
＜実 施 例＞ 以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。
細に説明する。
第１図はDRAMに適用した電源供給電圧変換回路のブロッ
ク図を図示したものである。この電源供給電圧変換回路
は、導体出力ライン42Pを通じて周辺回路への内部電源
電圧InVccを供給するための周辺電源回路20Pと、導体出
力ライン42Aを通じてメモリアレイ回路に内部電源電圧I
nVccを供給するためのアレイ電源回路20Aと、周辺電源
回路20P及びアレイ電源回路20Aに一定の基準電圧VREFを
提供するための基準電圧発生器40と、から構成される。
ク図を図示したものである。この電源供給電圧変換回路
は、導体出力ライン42Pを通じて周辺回路への内部電源
電圧InVccを供給するための周辺電源回路20Pと、導体出
力ライン42Aを通じてメモリアレイ回路に内部電源電圧I
nVccを供給するためのアレイ電源回路20Aと、周辺電源
回路20P及びアレイ電源回路20Aに一定の基準電圧VREFを
提供するための基準電圧発生器40と、から構成される。
周辺電源回路20P及びアレイ電源回路20Aはそれぞれ、メ
イン電源部22Mと、サブ電源部22Sと、内部電源電圧InVc
cに比例する比例電圧Vpを発生するための除算器（divid
ing circuit）26とで構成される。
イン電源部22Mと、サブ電源部22Sと、内部電源電圧InVc
cに比例する比例電圧Vpを発生するための除算器（divid
ing circuit）26とで構成される。
周辺電源回路20P内にあるメイン電源部22Mは、周辺エネ
イブルパルスφENPによって活性化され、基準電圧発生
器40からの基準電圧VREFを除算器26からの比例電圧Vpと
比較し、これらの間の電圧差を増幅するメイン差動増幅
器30Pと、このメイン差動増幅器30Pからの出力信号に応
答して外部電源電圧より低い一定の内部電源電圧InVcc
を提供するためのメインパワー素子32Pと、このパワー
素子32Pの過電流駆動を防止するための過電流防止回路3
4Pと、から構成される。
イブルパルスφENPによって活性化され、基準電圧発生
器40からの基準電圧VREFを除算器26からの比例電圧Vpと
比較し、これらの間の電圧差を増幅するメイン差動増幅
器30Pと、このメイン差動増幅器30Pからの出力信号に応
答して外部電源電圧より低い一定の内部電源電圧InVcc
を提供するためのメインパワー素子32Pと、このパワー
素子32Pの過電流駆動を防止するための過電流防止回路3
4Pと、から構成される。
周辺電源回路20P内にあるサブ電源部22Sは、常時活性化
されており、基準電圧発生器40からの基準電圧VREFを除
算器26からの比較電圧Vpと比較しこれらの間の電圧差を
増幅するサブ差動増幅器31Pと、このサブ差動増幅器31P
からの出力信号に応答して外部電源電圧より低い一定の
内部電源電圧InVccを提供するためのサブパワー素子33P
と、から構成されている。
されており、基準電圧発生器40からの基準電圧VREFを除
算器26からの比較電圧Vpと比較しこれらの間の電圧差を
増幅するサブ差動増幅器31Pと、このサブ差動増幅器31P
からの出力信号に応答して外部電源電圧より低い一定の
内部電源電圧InVccを提供するためのサブパワー素子33P
と、から構成されている。
一方、アレイ電源回路20Aを構成するメイン電源部22M及
びサブ電源部22Sは、周辺電源回路20Pを構成するメイン
電源部22M及びサブ電源部22Sと実質的に同一の回路構成
とされる。
びサブ電源部22Sは、周辺電源回路20Pを構成するメイン
電源部22M及びサブ電源部22Sと実質的に同一の回路構成
とされる。
両者の差異は、メイン差動増幅器30Pと30Aとが各々周辺
エネイブルパルスφENP（第１パルス）とアレイエネイ
ブルパルスφENA（第２パルス）によって活性化される
点、メインパワー素子32Aのチャネルの幅がメインパワ
ー素子32Pのチャネルの幅よりずっと大きいという点で
ある。
エネイブルパルスφENP（第１パルス）とアレイエネイ
ブルパルスφENA（第２パルス）によって活性化される
点、メインパワー素子32Aのチャネルの幅がメインパワ
ー素子32Pのチャネルの幅よりずっと大きいという点で
ある。
DRAMにおける周辺回路は、▲▼（Row Address St
robe）のエネイブルからビットラインのセシング完了後
のビットライン等化時まで多くの電流（４メガDRAMの場
合約50mA）を消費するが、これは、その時間外の待機状
態における電流の約10倍に匹敵する。そこで、周辺電源
回路20Pのメイン差動増幅器30Pを、多くの電流を消費す
る上記時間中に周辺エネイブルパルスφENPによって活
性化する。一方でサブ差動増幅器31Pは常時活性化され
ており、それにより周辺回路へ内部電源電圧InVccを常
に供給している。このようにメイン電源部22Mとサブ電
源部22Sとを独立的に使用することは、大きな電流を消
費する際の内部電源電圧変動を減少させるのに効果的で
ある。
robe）のエネイブルからビットラインのセシング完了後
のビットライン等化時まで多くの電流（４メガDRAMの場
合約50mA）を消費するが、これは、その時間外の待機状
態における電流の約10倍に匹敵する。そこで、周辺電源
回路20Pのメイン差動増幅器30Pを、多くの電流を消費す
る上記時間中に周辺エネイブルパルスφENPによって活
性化する。一方でサブ差動増幅器31Pは常時活性化され
ており、それにより周辺回路へ内部電源電圧InVccを常
に供給している。このようにメイン電源部22Mとサブ電
源部22Sとを独立的に使用することは、大きな電流を消
費する際の内部電源電圧変動を減少させるのに効果的で
ある。
一方、アレイ回路は、▲▼のエネイブル後、ワー
ドラインのエネイブルからビットラインのセンシング完
了時までビットラインを充電するために多くの電流（４
メガDRAMの場合約200mA）を消耗する。そこで、アレイ
電源回路20Aのメイン電源部22Mは、多くの電流を消費す
るその時間中に独立的に活性化される。このようにサブ
電源部22Sと独立的に使用することは周辺電源回路20Pの
場合と同じ理由である。
ドラインのエネイブルからビットラインのセンシング完
了時までビットラインを充電するために多くの電流（４
メガDRAMの場合約200mA）を消耗する。そこで、アレイ
電源回路20Aのメイン電源部22Mは、多くの電流を消費す
るその時間中に独立的に活性化される。このようにサブ
電源部22Sと独立的に使用することは周辺電源回路20Pの
場合と同じ理由である。
第２図は第１図の周辺電源回路20P又はアレイ電源回路2
0Aの回路図を示したものである。図面中の同じ構成要素
には同じ符号を付している。
0Aの回路図を示したものである。図面中の同じ構成要素
には同じ符号を付している。
ExVccはDRAMの外部ピンを通じて印加される５ボルトの
外部電源電圧であり、Vssは接地電位である。Ｐチャネ
ルMOSトランジスタM1〜M6から構成された基準電圧発生
器40は通常よく用いられる回路であって、約1.6ボルト
の一定の基準電圧VREFを発生する。
外部電源電圧であり、Vssは接地電位である。Ｐチャネ
ルMOSトランジスタM1〜M6から構成された基準電圧発生
器40は通常よく用いられる回路であって、約1.6ボルト
の一定の基準電圧VREFを発生する。
除算器26は、出力ライン42と接地との間に直列に接続さ
れたＰチャネルMOSFET M19、M20で構成されている。ト
ランジスタM19、M20はダイオード接続形式で接続されて
おり、これらのON抵抗比によって内部電源電圧InVccを
除算して比例電圧Vpを提供する。この実施例では、定常
の内部電源電圧InVccが４ボルトに設計されるとき、比
例電圧Vpが基準電圧VREFと同じ値を持つようにトランジ
スタM19、M20を設計している。尚、このトランジスタM1
9、M20の代わりに抵抗を使用することもできる。
れたＰチャネルMOSFET M19、M20で構成されている。ト
ランジスタM19、M20はダイオード接続形式で接続されて
おり、これらのON抵抗比によって内部電源電圧InVccを
除算して比例電圧Vpを提供する。この実施例では、定常
の内部電源電圧InVccが４ボルトに設計されるとき、比
例電圧Vpが基準電圧VREFと同じ値を持つようにトランジ
スタM19、M20を設計している。尚、このトランジスタM1
9、M20の代わりに抵抗を使用することもできる。
メイン差動増幅器30は、ＰチャネルMOSFET M7、M8から
構成されるカレントミラー（current mirror）のアクテ
ィブ負荷と、ドレインがそのカレントミラーの出力端子
に各々接続され、ゲートが基準電圧VREFと比例電圧Vpに
各々接続され、そしてソースが共通に接続されたＮチャ
ネルMOSFET M9、M10の差動入力トランジスタと、ゲー
トがパルスφENP又はφENAに接続されたＮチャネルMOSF
ET M11のプルダウントランジスタと、から構成され
る。
構成されるカレントミラー（current mirror）のアクテ
ィブ負荷と、ドレインがそのカレントミラーの出力端子
に各々接続され、ゲートが基準電圧VREFと比例電圧Vpに
各々接続され、そしてソースが共通に接続されたＮチャ
ネルMOSFET M9、M10の差動入力トランジスタと、ゲー
トがパルスφENP又はφENAに接続されたＮチャネルMOSF
ET M11のプルダウントランジスタと、から構成され
る。
サブ差動増幅器31は、メイン差動増幅器30とほぼ同様に
構成されている。すなわち、ＰチャネルMOSFET M12、M
13から構成されたカレントミラーのアクティブ負荷と、
基準電圧VREFと比例電圧Vpの差動入力を持ち、アクティ
ブ負荷と接続されたＮチャネルMOSFET M14、M15と、Ｎ
チャネルMOSFET M16のプルダウントランジスタと、か
ら構成される。このプルダウントランジスタM16のゲー
トは基準電圧VREFと接続されており、したがってサブ差
動増幅器31は常に動作する。
構成されている。すなわち、ＰチャネルMOSFET M12、M
13から構成されたカレントミラーのアクティブ負荷と、
基準電圧VREFと比例電圧Vpの差動入力を持ち、アクティ
ブ負荷と接続されたＮチャネルMOSFET M14、M15と、Ｎ
チャネルMOSFET M16のプルダウントランジスタと、か
ら構成される。このプルダウントランジスタM16のゲー
トは基準電圧VREFと接続されており、したがってサブ差
動増幅器31は常に動作する。
このようにメイン及びサブ差動増幅器30、31は、それぞ
れ基準電圧VREFと比例電圧Vpの差動入力を持っており、
トランジスタM9、M14の各ドレインから出力信号を提供
するシングルエンド差動増幅器（single ended differe
ntial amplifier）とされている。
れ基準電圧VREFと比例電圧Vpの差動入力を持っており、
トランジスタM9、M14の各ドレインから出力信号を提供
するシングルエンド差動増幅器（single ended differe
ntial amplifier）とされている。
メイン差動増幅器30及びサブ差動増幅器31の各出力は各
々、メインパワー素子32であるＰチャネルMOSFET M17
のゲート、サブパワー素子33であるＰチャネルMOSFET
M18のゲートに接続される。これらトランジスタM17、M1
8の各ドレインとソースは、それぞれ外部電源電圧ExVcc
と出力ライン42に接続される。
々、メインパワー素子32であるＰチャネルMOSFET M17
のゲート、サブパワー素子33であるＰチャネルMOSFET
M18のゲートに接続される。これらトランジスタM17、M1
8の各ドレインとソースは、それぞれ外部電源電圧ExVcc
と出力ライン42に接続される。
前述したようにパルスφENP又はパルスφENAによって活
性化されるメイン差動増幅器30の出力信号に従って多く
の電流を周辺回路又はメモリアレイ回路に供給するトラ
ンジスタM17のチャネル幅は、常に活性化されているサ
ブ差動増幅器31により駆動されるトランジスタM18のチ
ャネル幅よりずっと広く設計されている。
性化されるメイン差動増幅器30の出力信号に従って多く
の電流を周辺回路又はメモリアレイ回路に供給するトラ
ンジスタM17のチャネル幅は、常に活性化されているサ
ブ差動増幅器31により駆動されるトランジスタM18のチ
ャネル幅よりずっと広く設計されている。
外部電源電圧ExVcc端から直列接続されたダイオード接
続形のＰチャネルMOSFET M21〜M24で構成された過電流
防止回路34は、メインパワー素子32のゲート電圧がExVc
c−4VTH以下に落ちることを防止することによってメイ
ンパワー素子32の過電流に起因する破壊を防止する。こ
こで、VTHは各トランジスタM21〜M24のしきい電圧の絶
対値である。
続形のＰチャネルMOSFET M21〜M24で構成された過電流
防止回路34は、メインパワー素子32のゲート電圧がExVc
c−4VTH以下に落ちることを防止することによってメイ
ンパワー素子32の過電流に起因する破壊を防止する。こ
こで、VTHは各トランジスタM21〜M24のしきい電圧の絶
対値である。
第３図は「第１パルス」としての周辺エネイブルパルス
φENPと「第２パルス」としてのアレイエネイブルパル
スφENAのタイミング図を示している。
φENPと「第２パルス」としてのアレイエネイブルパル
スφENAのタイミング図を示している。
第３図を参照すると、▲▼がロウ状態にエネイブ
ルされるときに周辺エネイブルパルスφENPはロウ状態
からハイ状態に遷移する（時点t1）。ハイ状態のパルス
φENPは周辺電源回路20Pのメイン差動増幅器30Pを活性
化する。また、アレイエネイブルパルスφENAは、ワー
ドラインを活性化するパルスφWLのエネイブルによって
時点t2でハイ状態に遷移し、これによってアレイ電源回
路20Aのメイン差動増幅器30Aが活性される。その後、時
点t3でセンスアンプによるビットライン対BL/▲▼
のセシング動作が開始され、時点t4でセンスアンプのデ
ィスエイブルによってセンシング動作が終了する。アレ
イエネイブルパルスφENAはその時点t4でロウ状態にデ
ィスエイブルされ、これよってメイン差動増幅器30Aは
ターンオフされる。一方、周辺回路はセンシング動作終
了の後にもビットラインを等化するために多くの電流を
消費するので、周辺エネイブルパルスφENPはビットラ
インの等化終了（時間t5）時までハイ状態を維持する
（時点t5）。
ルされるときに周辺エネイブルパルスφENPはロウ状態
からハイ状態に遷移する（時点t1）。ハイ状態のパルス
φENPは周辺電源回路20Pのメイン差動増幅器30Pを活性
化する。また、アレイエネイブルパルスφENAは、ワー
ドラインを活性化するパルスφWLのエネイブルによって
時点t2でハイ状態に遷移し、これによってアレイ電源回
路20Aのメイン差動増幅器30Aが活性される。その後、時
点t3でセンスアンプによるビットライン対BL/▲▼
のセシング動作が開始され、時点t4でセンスアンプのデ
ィスエイブルによってセンシング動作が終了する。アレ
イエネイブルパルスφENAはその時点t4でロウ状態にデ
ィスエイブルされ、これよってメイン差動増幅器30Aは
ターンオフされる。一方、周辺回路はセンシング動作終
了の後にもビットラインを等化するために多くの電流を
消費するので、周辺エネイブルパルスφENPはビットラ
インの等化終了（時間t5）時までハイ状態を維持する
（時点t5）。
第２図に示す回路によれば、内部電源電圧InVccは次の
式（１）のようになる。
式（１）のようになる。
InVcc＝VREF・〔１＋（R19/R20）〕 …………（１） ここで、R19及びR20は各々トランジスタM19及びM20のON
抵抗である。
抵抗である。
いま、パルスφENP又はφENAによってメイン差動増幅器
30が活性化されていると仮定し、第２図の回路の動作を
説明する。
30が活性化されていると仮定し、第２図の回路の動作を
説明する。
内部電源電圧InVccが所定値以下に落ちると、比例電圧V
pは基準電圧以下に落ちる。そして、トランジスタM10、
M15の各ドレインの電位が上がり、これによってトラン
ジスタM9、M14の各ドレインの電位は落ちる。これらの
ドレインの電位下降によってパワー素子32、33はより多
くの電流を出力ライン42に供給し、したがって出力ライ
ン42の電位が式（１）に示した内部電源電圧InVccまで
回復する。
pは基準電圧以下に落ちる。そして、トランジスタM10、
M15の各ドレインの電位が上がり、これによってトラン
ジスタM9、M14の各ドレインの電位は落ちる。これらの
ドレインの電位下降によってパワー素子32、33はより多
くの電流を出力ライン42に供給し、したがって出力ライ
ン42の電位が式（１）に示した内部電源電圧InVccまで
回復する。
このとき、過電流防止回路34は、パワー素子32のゲート
電位が上述した所定値以下に落ちることを防止し、パワ
ー素子32の破壊を防止する。
電位が上述した所定値以下に落ちることを防止し、パワ
ー素子32の破壊を防止する。
＜発明の効果＞ 以上説明した本発明に係る電源供給電圧変換回路は、周
辺電源回路のメイン電源部とアレイ電源回路のメイン電
源部が、多くの電流を必要とする時間にのみ動作するた
め、電流消費を最少化することができる。また、周辺電
源回路のサブ電源部及びアレイ電源回路のサブ電源部と
各メイン電源部とが独立的に動作するため、大きな電流
消費に起因する内部電源電圧の変化を最少化できる利点
がある。
辺電源回路のメイン電源部とアレイ電源回路のメイン電
源部が、多くの電流を必要とする時間にのみ動作するた
め、電流消費を最少化することができる。また、周辺電
源回路のサブ電源部及びアレイ電源回路のサブ電源部と
各メイン電源部とが独立的に動作するため、大きな電流
消費に起因する内部電源電圧の変化を最少化できる利点
がある。
第１図は本発明に係る電源供給電圧変換回路のブロック
図、 第２図は第１図の各ブロックに対応する回路図、 第３図は本発明に係る電源供給電圧変換回路の動作タイ
ミング図、そして 第４図は従来の電源供給電圧変換回路の回路図である。 20A……アレイ電源回路 20P……周辺電源回路 22M……メイン電源部 22S……サブ電源部 26……除算器 30,30A,30P……メイン差動増幅器 31,31A,31P……サブ差動増幅器 32,32A,32P……メインパワー素子 33,33A,33P……サブパワー素子 34,34A,34P……過電流防止回路 40……基準電圧発生器 42,42A,42P……出力ライン VREF……基準電圧 ExVcc……外部電源電圧 InVcc……内部電源電圧 φENP……周辺エネイブルパルス φENA……アレイエネイブルパルス
図、 第２図は第１図の各ブロックに対応する回路図、 第３図は本発明に係る電源供給電圧変換回路の動作タイ
ミング図、そして 第４図は従来の電源供給電圧変換回路の回路図である。 20A……アレイ電源回路 20P……周辺電源回路 22M……メイン電源部 22S……サブ電源部 26……除算器 30,30A,30P……メイン差動増幅器 31,31A,31P……サブ差動増幅器 32,32A,32P……メインパワー素子 33,33A,33P……サブパワー素子 34,34A,34P……過電流防止回路 40……基準電圧発生器 42,42A,42P……出力ライン VREF……基準電圧 ExVcc……外部電源電圧 InVcc……内部電源電圧 φENP……周辺エネイブルパルス φENA……アレイエネイブルパルス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デ―ジェ ジン 大韓民国 ソウル カンナム‐グ テチ ３‐ドン サンヨン アパート ナンバー ８‐1407 (56)参考文献 特開 平２−195596（ＪＰ，Ａ)
Claims (5)
- 【請求項１】一定の基準電圧を発生するための基準電圧
発生器と、基準電圧を基にして外部電源電圧を降下させ
て周辺回路に内部電源電圧として供給する周辺電源回路
と、基準電圧を基にして外部電源電圧を降下させてメモ
リアレイ回路に内部電源電圧として供給するアレイ電源
回路と、を備える半導体メモリ装置の電源供給電圧変換
回路であって、 周辺電源回路を、出力される内部電源電圧に比例する比
例電圧を発生する除算器と、周辺回路の活性に伴って活
性化され、比例電圧と基準電圧を比較してその差分に応
じた電圧を出力するメイン差動増幅器と、メイン差動増
幅器の出力に従い外部電源電圧を降下させて内部電源電
圧として出力する電流駆動能力の比較的大きいメインパ
ワー素子と、を備えたメイン電源部、及び、出力される
内部電源電圧に比例する比例電圧を発生する除算器と、
常時活性化され、比例電圧と基準電圧を比較してその差
分に応じた電圧を出力するサブ差動増幅器と、サブ差動
増幅器の出力に従い外部電源電圧を降下させて内部電源
電圧として出力する電流駆動能力の比較的小さいサブパ
ワー素子と、を備えたサブ電源部から構成し、 アレイ電源回路を、出力される内部電源電圧に比例する
比例電圧を発生する除算器と、メモリアレイ回路の活性
に伴って活性化され、比例電圧と基準電圧を比較してそ
の差分に応じた電圧を出力するメイン差動増幅器と、メ
イン差動増幅器の出力に従い外部電源電圧を降下させて
内部電源電圧として出力する電流駆動能力の比較的大き
いメインパワー素子と、を備えたメイン電源部、及び、
出力される内部電源電圧に比例する比例電圧を発生する
除算器と、常時活性化され、比例電圧と基準電圧を比較
してその差分に応じた電圧を出力するサブ差動増幅器
と、サブ差動増幅器の出力に従い外部電源電圧を降下さ
せて内部電源電圧として出力する電流駆動能力の比較的
小さいサブパワー素子と、を備えたサブ電源部から構成
したことを特徴とする電源供給電圧変換回路。 - 【請求項２】メインパワー素子の過電流による破壊を防
止するために、メイン差動増幅器の出力電圧の変化量を
規制する過電流防止回路を設けた請求項（１）記載の電
源供給電圧変換回路。 - 【請求項３】周辺電源回路のメイン差動増幅器を、周辺
回路の活性に伴ってエネイブルされる第１パルスをゲー
トに受けるMOSFETを接地端に備えたシングルエンド差動
増幅器で構成し、アレイ電源回路のメイン差動増幅器
を、メモリアレイ回路の活性に伴ってエネイブルされる
第２パルスをゲートに受けるMOSFETを接地端に備えたシ
ングルエンド差動増幅器で構成し、さらに、各サブ差動
増幅器を、基準電圧をゲートに受けるMOSFETを接地端に
備えたシングルエンド差動増幅器で構成し、そして、各
パワー素子を、対応する差動増幅器の出力をゲートに受
けるMOSFETで構成した請求項（１）又は請求項（２）記
載の電源供給電圧変換回路。 - 【請求項４】除算器を、内部電源電圧の出力ラインと接
地との間に直列接続したダイオード接続形のMOSFETから
構成してそのMOSFETどうしの接続点から比例電圧を発生
するようにし、また過電流防止回路を、外部電源電圧端
から直列接続したダイオード接続形のMOSFETから構成し
てMOSFETにより電圧降下させた電圧を供給することでメ
イン差動増幅器の出力電圧の変化量を規制するようにし
た請求項（３）記載の電源供給電圧変換回路。 - 【請求項５】第１パルスは▲▼に基づいて発生さ
れ、該▲▼のエネイブルからビットラインの等化
終了までエネイブルされるよになっており、また、第２
パルスはワードラインを活性化するパルス信号に基づい
て発生され、該パルス信号のエネイブルからセンスアン
プのセンシング動作終了までエネイブルされるようにな
っている請求項（３）記載の電源供給電圧変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890005792A KR910005599B1 (ko) | 1989-05-01 | 1989-05-01 | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 |
| KR89-5792 | 1989-05-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302990A JPH02302990A (ja) | 1990-12-14 |
| JPH079754B2 true JPH079754B2 (ja) | 1995-02-01 |
Family
ID=19285798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200417A Expired - Lifetime JPH079754B2 (ja) | 1989-05-01 | 1989-08-03 | 電源供給電圧変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5144585A (ja) |
| JP (1) | JPH079754B2 (ja) |
| KR (1) | KR910005599B1 (ja) |
| DE (1) | DE3923632A1 (ja) |
| FR (1) | FR2647250B1 (ja) |
| GB (1) | GB2231177B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| JP2981263B2 (ja) * | 1990-08-03 | 1999-11-22 | 富士通株式会社 | 半導体記憶装置 |
| KR920010633A (ko) * | 1990-11-30 | 1992-06-26 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
| JP3076097B2 (ja) * | 1991-08-26 | 2000-08-14 | 日本電気株式会社 | 基準電位発生回路 |
| KR930008854A (ko) * | 1991-10-16 | 1993-05-22 | 김광호 | 반도체 메모리의 내부전압공급장치 |
| JP2870312B2 (ja) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路の調整方法 |
| US5483152A (en) * | 1993-01-12 | 1996-01-09 | United Memories, Inc. | Wide range power supply for integrated circuits |
| EP0594162B1 (en) * | 1992-10-22 | 1998-07-01 | United Memories, Inc. | Wide range power supply for integrated circuits |
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
| JPH07220472A (ja) * | 1994-01-31 | 1995-08-18 | Mitsubishi Electric Corp | 内部電源回路 |
| GB9516025D0 (en) * | 1995-08-04 | 1995-10-04 | Philips Electronics Uk Ltd | Amplifier |
| JP3707888B2 (ja) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | 半導体回路 |
| US5889721A (en) * | 1997-08-21 | 1999-03-30 | Integrated Silicon Solution, Inc. | Method and apparatus for operating functions relating to memory and/or applications that employ memory in accordance with available power |
| KR100576491B1 (ko) * | 1999-12-23 | 2006-05-09 | 주식회사 하이닉스반도체 | 이중 내부전압 발생장치 |
| US6593726B1 (en) * | 2002-02-15 | 2003-07-15 | Micron Technology, Inc. | Voltage converter system and method having a stable output voltage |
| JP3947044B2 (ja) * | 2002-05-31 | 2007-07-18 | 富士通株式会社 | 入出力バッファ |
| JP5038616B2 (ja) * | 2005-11-14 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5702570B2 (ja) * | 2009-11-27 | 2015-04-15 | ローム株式会社 | オペアンプ及びこれを用いた液晶駆動装置、並びに、パラメータ設定回路、半導体装置、電源装置 |
| CN102590611B (zh) * | 2012-03-16 | 2014-04-16 | 钜泉光电科技(上海)股份有限公司 | 避免显示异常的方法、调节系统及电表 |
| KR102246878B1 (ko) | 2014-05-29 | 2021-04-30 | 삼성전자 주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 |
| JP2019012949A (ja) * | 2017-06-30 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP4369340A1 (en) * | 2022-11-11 | 2024-05-15 | Samsung Electronics Co., Ltd. | Memory device including voltage regulator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1187312A (en) * | 1968-01-12 | 1970-04-08 | Harmer & Simmons Ltd | Improvements relating to the Stabilisation of Electrical Power-Supply Systems |
| JPS56153415A (en) * | 1980-04-28 | 1981-11-27 | Shindengen Electric Mfg Co Ltd | Parallel redundancy regulated power supply device |
| JPS60176121A (ja) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | 電圧降下回路 |
| JPH02195596A (ja) * | 1989-01-24 | 1990-08-02 | Hitachi Ltd | 半導体集積回路装置 |
| KR930009148B1 (ko) * | 1990-09-29 | 1993-09-23 | 삼성전자 주식회사 | 전원전압 조정회로 |
-
1989
- 1989-05-01 KR KR1019890005792A patent/KR910005599B1/ko not_active IP Right Cessation
- 1989-05-31 US US07/359,127 patent/US5144585A/en not_active Expired - Lifetime
- 1989-06-23 FR FR898908370A patent/FR2647250B1/fr not_active Expired - Lifetime
- 1989-07-17 DE DE3923632A patent/DE3923632A1/de active Granted
- 1989-08-03 JP JP1200417A patent/JPH079754B2/ja not_active Expired - Lifetime
- 1989-11-14 GB GB8925681A patent/GB2231177B/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| US5144585A (en) | 1992-09-01 |
| GB2231177B (en) | 1993-06-16 |
| DE3923632A1 (de) | 1990-11-15 |
| GB8925681D0 (en) | 1990-01-04 |
| KR910005599B1 (ko) | 1991-07-31 |
| JPH02302990A (ja) | 1990-12-14 |
| FR2647250A1 (fr) | 1990-11-23 |
| FR2647250B1 (fr) | 1994-09-16 |
| GB2231177A (en) | 1990-11-07 |
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