KR100730254B1

KR100730254B1 - 프로그램가능 저항 메모리 장치

Info

Publication number: KR100730254B1
Application number: KR1020057017505A
Authority: KR
Inventors: 하루끼 도다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-09-16
Filing date: 2003-03-18
Publication date: 2007-06-20
Also published as: KR20050107813A

Abstract

프로그램가능 저항 메모리 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성되며, 인가 전압의 극성에 따라 결정되는 고저항 상태 또는 저저항 상태를 비휘발성 방식으로 기억하는 프로그램가능 저항 소자와 어떤 전압 범위(a certain voltage range)에서의 오프 저항값이 선택 상태의 저항값의 10배 이상인 액세스 소자의 적층 구조(stack structure)로 이루어지는 메모리 셀이 배열된 적어도 하나의 셀 어레이와, 상기 반도체 기판에 상기 셀 어레이의 아래에 위치하도록 형성된, 상기 셀 어레이의 데이터 판독 및 기록을 행하기 위한 판독/기록 회로를 포함하고, 상기 액세스 소자는, 다이오드의 기능을 갖고, 제1 임계치 이상의 인가 전압에 의한 순방향 바이어스에서 제1 온 상태가 되고, 항복 전압이 되는 제2 임계치 이하의 인가 전압에 의한 역방향 바이어스에서 제2 온 상태가 되며, 상기 프로그램가능 저항 소자는, 상기 액세스 소자의 상기 제1 온 상태 및 상기 제2 온 상태에 따라 가역적으로 상기 고저항 상태 및 상기 저저항 상태가 된다.

메모리셀, 쌍 셀, 저항 소자, 액세스 소자, 비트선, 워드선

Description

프로그램가능 저항 메모리 장치{PROGRAMMABLE RESISTANCE MEMORY DEVICE}

본 발명은 비휘발성방식으로 저항 상태를 데이터로서 저장하기 위한 프로그램가능 저항 메모리 장치(programmable resistance memory device)에 관한 것으로, 프로그램가능 저항 메모리 장치는 전압 인가의 극성을 반전시킴으로써 저저항(low resistance) 상태와 고저항(high resistance) 상태간에 전환이 가능한 프로그램가능 저항 소자를 가진다.

최근에, 프로그램가능 저항 소자를 가진 소정 메모리 장치가 제안되었다. 이러한 메모리 장치중의 하나는 메모리 재료의 비정질 상태와 결정 상태간에 위상 천이를 사용하는 위상 변동으로 알려져 있다(예를 들면, USP6.314.014B1). 이러한 위상 변동 메모리 장치에서, 칼코제나이드 셀(chalcogenide cell)의 전류를 제어함으로써 결정 상태(즉, 저저항 상태)와 비정질 상태(즉, 고저항 상태)간에 반전가능한 전환을 수행할 수 있다. 칼코제나이드 셀에 큰 전류를 가하여 셀을 용융시킨 후에 급속히 냉각시키면 저저항 상태를 기록할 수 있다. 칼코제나이드 셀을 용융시키지 결정화시키는 온도에서 칼코제나이드를 풀림(anneal)을 하면 고저항 상태를 기록할 수 있다. 따라서 전기적으로 재기록가능한 비휘발성 메모리 장치를 얻을 수 있다.

전압 인가의 극성을 반전시킴으로써 저저항 상태와 고저항 상태간에 전환가능한 프로그램가능 저항을 포함한 다른 프로그램가능 저항 메모리가 제안되었다. 이들중의 하나는 금속을 함유한 칼코제나이드로 형성된 이온도체를 가지며(예를 들면, USP6,418,049B1), 다른 하나는 전도성 입자가 분산된 중합체를 가진다(예를 들면, USP6,072,716). 이들 메모리에서, 전압 인가에 의한 고체에서 덴드라이트(dendrite)의 성장 및 수축(retraction)을 사용한다. 저저항 상태를 셀에 기록하기 위하여, 양전극(anode)이 포지티브(positive) 극성이도록 셀의 양전극과 음전극(cathode) 사이에 전압을 인가한다. 결과적으로, 덴드라이트가 음전극으로부터 양전극에 이르기까지 성장함으로써 셀을 저저항 상태로 만든다. 역 전압을 인가하면 덴드라이트를 수축시킴으로써 셀을 고저항 상태로 만든다. 이러한 저항의 변동은 반전될 수 있으며, 저저항 상태와 고저항 상태를 비휘발성 방식으로 저장할 수 있다.

이러한 프로그램가능한 저항을 사용함으로써 고밀도를 가진 전기적으로 재기록가능한 비휘발성 메모리를 얻을 수 있다는 것을 암시하였다. 그러나 셀 어레이 및 그의 판독/기록 회로의 상세한 구성은 제안되지 않았다. 고밀도이자 고성능의 비휘발성 메모리를 실제적으로 얻기 위해서는 셀 어레이를 구성하기 위한 전환장치의 종류와 프로그램가능 저항을 결합하는 방법, 셀 어레이와 통신하는 판독/기록 회로를 구성하는 방법등이 기술적으로 중요한 문제가 된다.

본 발명의 일 양상에 따라서 프로그램가능 저항 메모리 장치는 다음을 포함한다.
반도체 기판과,
상기 반도체 기판 위에 형성되며, 인가 전압의 극성에 따라 결정되는 고저항 상태 또는 저저항 상태를 비휘발성 방식으로 기억하는 프로그램가능 저항 소자와 어떤 전압 범위(a certain voltage range)에서의 오프 저항값이 선택 상태의 저항값의 10배 이상인 액세스 소자의 적층 구조로 이루어지는 메모리 셀이 배열된 적어도 하나의 셀 어레이와,
상기 반도체 기판에 상기 셀 어레이의 아래에 위치하도록 형성된, 상기 셀 어레이의 데이터 판독 및 기록을 행하기 위한 판독/기록 회로
를 포함하고,
상기 액세스 소자는, 다이오드의 기능을 갖고, 제1 임계치 이상의 인가 전압에 의한 순방향 바이어스에서 제1 온 상태가 되고, 항복 전압이 되는 제2 임계치 이하의 인가 전압에 의한 역방향 바이어스에서 제2 온 상태가 되며,

상기 프로그램가능 저항 소자는, 상기 액세스 소자의 상기 제1 온 상태 및 상기 제2 온 상태에 따라 가역적으로 상기 고저항 상태 및 상기 저저항 상태가 된다.

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도 1은 본 발명의 실시예에 따라서 프로그램가능 저항 메모리 소자를 위한 데이터 기록의 원리를 설명하기 위한 도면.

도 2는 본 발명의 실시예에 따라서 기본 셀 어레이이와 선택된 셀을 위한 전압 인가 모드를 도시하는 도면.

도 3은 기본 셀 어레이에서 선택된 셀을 위한 다른 전압 인가 모드를 도시하는 도면.

도 4는 유닛 셀을 위한 판독/기록 전압의 관계를 도시하는 도면.

도 5는 기록 원리를 설명하기 위한 셀 특성을 도시하는 도면.

도 6은 판독 원리를 설명하기 위한 셀 특성을 도시하는 도면.

도 7은 본 발명의 실시예에 따른 3차원 셀 어레이의 배치도.

도 8은 도 7에 도시된 3차원 셀 어레이의 선 I-I'를 따라 취한 단면도.

도 9는 다른 3차원 셀 어레이의 단면도.

도 10은 3차원 셀 어레이의 등가회로를 도시하는 도면.

도 11은 메모리셀의 저항 분포를 도시하는 도면.

도 12는 본 발명의 실시예에 따라서 3차원 셀 어레이의 저항 분포를 도시하는 도면.

도 13은 본 발명의 실시예에 따른 한 쌍의 셀 구성을 도시하는 도면.

도 14는 본 발명의 실시예에 따라서 데이터 판독을 설명하기 위한 동작 파형을 도시하는 도면.

도 15는 본 발명의 실시예에 따라서 데이터 기록을 설명하기 위한 동작 파형을 도시하는 도면.

도 16은 인접한 두 셀 어레이에서 두 쌍의 셀을 위한 데이터 기록의 설명을 위해 동작 파형을 도시하는 도면.

도 17은 또다른 쌍 셀의 구성 방법을 도시하는 도면.

도 18은 본 발명의 실시예에 따라서 3차원 셀 어레이와 그의 판독/기록 회로의 적층 구조를 도시하는 투시도.

도 19는 판독/기록 회로와 셀 어레이의 비트선들간의 상호연결 관계를 도시하는 단면도.

도 20은 워드선과 판독/기록 회로 사이의 관계를 도시하는 단면도.

도 21은 판독/기록 회로의 배치도.

도 22는 판독/기록 회로의 워드선 선택회로 부분을 도시하는 도면.

도 23은 판독/기록 회로의 비트선 선택회로 부분을 도시하는 도면.

도 24는 도 22 및 도 23에 도시된 트랜지스터 회로의 주요 부분을 도시하는 배치도.

도 25는 비트선 형성 후에 셀 어레이 상태를 도시하는 투시도.

도 26은 비트선상에 메모리셀이 형성된 후에 셀 어레이 상태를 도시하는 투시도.

도 27은 워드선 형성 후에 셀 어레이 상태를 도시하는 투시도.

도 28A 내지 28C는 워드선 형성 공정을 도시하는 단면도.

도 1은 본 발명에 사용되는 프로그램가능 저항(가변 저항)(VR)의 원리 구성을 보여준다. 프로그램가능 저항(VR)은 메모리 재료로서 기능하는 저항막(3)과, 이 저항막(3)을 샌드위치처럼 싸는 음전극 및 양전극(1, 2)으로 구성된다. 예를 들면, 저항막(3)은 은과 같은 금속 이온을 함유한 칼코제나이드로 형성된 이온도체(고체전해질)이다. 예를 들면, 칼코제나이드로서 Ge-S, Ge-Se등을 사용할 수 있다. 저항막(3)이 전술한 칼코제나이드로 형성된 경우에, 전극(1, 2)은 은을 함유하여 형성된다.

예를 들어, 저항막(3)은 고저항 상태를 데이터 "0"으로, 저저항 상태를 데이 터 "1"로서 저장한다. 이 프로그램가능 저항(VR)에서, 임계치보다 큰 포지티브 양극-음극 전압(V_AK＞0)을 인가하면, 데이터 "1"이 기록될 것이다. 임계치보다 큰 네거티브 양극-음극 전압(V_AK＜0)을 인가하면, 데이터 "0"이 기록될 것이다. 도 1에 도시된 바와 같이, 데이터 "1"을 기록시에 V_AK＞0의 전압을 인가하면, 저항막(3)에서 전도성 덴드라이트(4)가 음전극(1)으로부터 양전극(2)을 향하여 성장한다. 덴드라이트(4)가 양전극(2)에 도달할 때, 저저항 상태(데이터 "1")를 얻는다. 역 전압을 인가하면, 덴드라이트(4)는 수축되거나 혹은 부서지므로, 고저항 상태(데이터 "0")를 얻을 수 있다. 이러한 저저항 상태와 고저항 상태는 임계치보다 큰 전압을 인가하지 않는 한 정적으로 유지될 수 있다.

저항막(3)은 전도성 입자가 분산된 중합체(예를 들면, 검은 탄소입자가 분산된 탄소 중합체)로 형성될 수 있다는 것을 알아야 한다. 이 경우에, 저저항 상태와 고저항 상태는 전술한 바와 동일한 원리를 기반으로 하여 가역으로 기록된다.

전술한 메모리 동작의 원리는 후술되는 메카니즘을 근거로 한다. 이온도체 또는 중합체는 비정질이며, 전위장벽은 거기에 임의적이자 정적으로 형성된다. 또한 전위장벽 분포에 있어서, 전위골(potential valleys)이 음극으로부터 양극으로 이어져 형성된다. 이러한 고체물질에 소정 종류의 금속을 분산시키면, 전기장 적용으로 인하여 전위골을 따라 금속 이온을 이동시킬 수 있다. 양극쪽이 포지티브인 극성이도록 전압을 인가할 때, 금속 이온은 음극쪽을 향해 이동하고, 금속 덴드라이트가 음전극으로부터 성장한다. 전기장의 극성을 반대로 하면, 덴드라이트에 서의 금속이 충전되어 덴드라이트로부터 분리되며, 그 후에 전위골을 따라 음극을 향해 이동한다. 결과적으로 덴드라이트는 수축될 수 있다.

이러한 프로그램가능 저항(VR)의 데이터 판독은, 그 덴드라이트 성장 및 수축이 발생하지 않는 정도로 전압이 프로그램가능 저항(VR)에 인가될 때 전류 모니터링에 의해 실행될 수 있다. 대안으로, 데이터 "0", "1" 상태를 가속시키는 극성을 갖는 조건에서 데이터 방해없이 큰 판독 전압을 사용할 수 있다.

도 2는 실시예에 따라서 3×3 셀 행렬인 프로그램가능 저항 메모리의 기본 셀 어레이를 도시한다. 복수의 제1 배선(이후로부터, 비트선 BL)을 병렬로 제공하고, 복수의 제2 배선(이후로부터, 워드선 WL)을 비트선(BL)과 교차하도록 제공한다. 메모리셀(MC)은 이들 워드선(WL)과 비트선(BL)의 각 교차점에 배치된다. 메모리셀(MC)은 프로그램가능 저항(VR)과 제너다이오드(ZD)의 직렬연결 회로이다. 제너 다이오드(ZD)의 양극을 워드선(WL)에 연결한다.

비선택 상태에서, 비트선(BL)을 고레벨 전압(V_H)으로 유지시키고, 워드선(WL)을 저레벨 전압(V_L)으로 유지시킨다. 이 상태에서, 제너 아이오드(ZD)는 역바이어스 상태이므로 오프상태이다. 도 2는 제너 다이오드의 순방향 바이어스 특성을 사용함으로써 셀 선택을 수행하는 경우를 보여준다. 상세히 말하면, 점선으로 둘러싸인 셀(MC)을 선택하기 위하여 선택된 워드선(WL)을 고레벨 전압(V_H)에, 선택된 비트선(BL)을 저레벨 전압(V_L)에 두면, 선택된 셀에서 다이오드(ZD)는 순방향 바이어스가 되어 온상태가(on-state)가 되고, 전압이 하나의 프로그램가능 저항(VR) 에 인가된다.

도 3은 도 2에 도시된 바와 동일한 셀 어레이에서 프로그램가능 저항(VR)에 역바이어스를 인가하는 경우를 도시한다. 이 경우에는 제너 다이오드(ZD)의 항복(breakdown)을 사용한다. 제너 항복은 다이오드접합의 대역 대 대역 터널링에 의해 발생되며, 항복 시작 전압(제너 전압)(V_Z)은 다이오드의 불순물 농도에 의해 제어될 수 있다. 도 2와 유사하게, 비선택 상태에서 비트선(BL)을 고레벨 전압(V_H)에서, 워드선(WL)을 저레벨 전압(V_L)에서 유지시킨다. 점선으로 둘러싸인 셀(MC)을 선택하기 위해서는 선택된 워드선(WL)을 저레벨 전압(V_L)보다 낮은 저레벨 전압(V_LL)에, 선택된 비트선(BL)을 고레벨 전압(V_H)보다 높은 고레벨 전압(V_HH)에 둠으로써(예를 들면, V_LL=V_L-△, V_HH=V_H+△, 여기서 △은 전압레벨 변동), 선택된 셀에서 큰 역방향 바이어스가 다이오드(ZD)에 인가되고, 따라서 항복을 일으킨다. 결과적으로, 도 2에서와 반대되는 극성의 전압이 하나의 프로그램가능 저항(VR)에 인가될 수 있다.

전술한 레벨 관계는 예이다. 예를 들어 도 2에서, 비선택 비트선과 선택 워드선을 동일한 고레벨 전압(V_H)로 설정하고, 비선택 워드선과 선택 비트선을 동일한 저레벨 전압(V_L)으로 설정할 지라도, 이들 경우에 동일한 레벨을 사용할 필요는 없다. 도 3에서 선택 모드에 사용되는 전압 변동 △에 관하여 비트선 및 워드선을 위해 동일한 값을 사용할 필요는 없다.

본 실시예에서, 도 2에 도시된 바와 같이 다이오드의 순방향 바이어스 특성을 사용하는 셀 선택 방법은 "0" 데이터 기록과 데이터 판독을 위해 사용되며, 도 3에 도시된 바와 같이 다이오드의 역방향 항복을 사용하는 셀 선택 방법은 "1" 데이터 기록을 위해 사용된다. 도 4 및 도 5를 참조하여 하나의 메모리셀에 대해 상세히 기술할 것이다.

도 4는 판독 전압(Vr), 기록 전압(Vw) 및 제너 다이오드(ZD) 전압간의 관계를 보여준다. 비트선(BL)에 연결된 양극(A)의 극성에 프로그램가능 저항(VR)을 연결시킨다. 워드선(WL)과 비트선(BL) 사이에 판독 전압(Vr)과 기록 전압(Vw)을 인가한다.

도 5는 다이오드(ZD)의 전압(V)-전류(I) 특성과 프로그램가능 저항(VR)의 V-I 특성(즉, 부하선)을 사용함으로써 기록 동작에 따라서 프로그램가능 저항(VR)의 특성 변동을 보여준다. 제1 상한에는 제어 다이오드(ZD)의 순방향 바이어스 특성 곡선(50)이 도시되어 있다. 이것은 다음과 같이 표현된다: I=I0{exp(qV/kT)-1}. 제3 상한에는 다이오드(ZD)의 역방향 바이어스 특성 곡선(51a, 51b)이 도시되어 있다. 비선택 상황에서, 셀에 인가되는 전압이 V_L-V_H이므로, 다이오드(ZD)는 곡선(51a)에서 고 임피던스 오프상태로 유지된다.

도 5의 제1 상한에서, "0" 기록 동작은 다음과 같이 수행된다. 즉, 제너 다이오드(ZD)가 온상태가 되는 조건에서 기록 전압 Vw(0)=V_H-V_L을 인가하면, "1" 데이터 상태(즉, 저저항 상태)(53)로 유지된 셀은 "0" 데이터 상태(즉, 고저항 상태)(54)로 기록된다. 원칙적으로 "0" 기록 또는 "1" 기록을 위해 제1 상한 특성을 사용할 수 있다. 그러나 후술되는 셀 데이터 판독을 위해 이 상한을 이용해야하므로, "0" 기록 동작은 제1 상한에서 수행된다. 환언하면, 이것은 도 2 내지 도 4에 도시된 셀 어레이 구성에서 비트선(BL)에 연결된 양극(A)의 극성과 프로그램가능 저항(VR)을 연결한다고 말할 수 있다. 기록 전압 인가에 대응하여, "1" 데이터 상태의 부하선(53)은 "0" 데이터 상태의 부하선(54)으로 변경되고, 결과적으로 프로그램가능 저항의 덴드라이트는 수축되어 저항값은 높아진다.

"1" 데이터의 프로그램가능 저항을 이렇게 변경시키려면, 어떤 레벨보다 높은 전압을 프로그램가능 저항에 인가할 필요가 있다. 이러한 레벨은 도 5에서 "0" 기록 임계치(VT)로 도시된다. VT는 프로그램가능 저항(VR)에 인가되는 전압으로서 Vw(0)를 기준으로 한 방향으로 표현된다. 제너 다이오드(ZD)의 순방향 바이어스 특성 곡선(50)과 프로그램가능 저항의 "1" 데이터 상태의 부하선(53)간의 교차점(B1)이 원점과 Vw(0)-VT 사이에 위치한다면, 프로그램가능 저항에 "0" 기록을 행할 수 있다. 전술한 바와 같이, "0" 기록을 위해 제1 상한을 사용하면, 판독 모드에서 프로그램가능 저항에 오류 기록을 일으키는 일은 거의 없을 것이다. 이 이유는 이후에 보다 상세히 설명할 것이다.

제3 상한에서 "1" 기록을 수행한다. 이 경우에, 큰 역방향 바이어스를 가하면, 제너 다이오드의 항복이 일어나고, 전류가 대략 일정한 전압을 가지고 흘러갈 수 있다. 도면에서, "1" 기록 동작은 다음과 같이 도시된다: 항복 전압(제너 전 압)(Vz) 보다 큰 기록 전압 Vw(1)=V_LL-V_HH을 인가하면, 프로그램 저항(VR)은 "0" 데이터의 고저항 상태(56)로부터 "1" 데이터의 저저항 상태(55)로 변경된다. "0", "1" 상태를 표현하는 부하선(56, 55)은 저항값과 일치하는 기울기를 가진다. 따라서 이들은 제1 상한에서 각각 부하선(53, 54)과 평행하다. 이 경우에, 또한 프로그램가능 저항에 성공적으로 기록하기 위해서는 여기에 임계치(VT) 보다 높은 전압을 인가할 필요가 있다. 이 임계치(VT)는 Vw(1)를 기준으로 포지티브 방향으로 표현된다. 제너 다이오드(ZD)의 항복 특성 곡선(51b)과 프로그램가능 저항의 "0" 데이터 상태의 부하선(56)간의 교차점(B2)이 원점과 Vw(1)+VT 사이에 위치하는 경우, 프로그램가능 저항으로 "1" 기록을 행할 수 있다. 충분히 높은 전압을 프로그램가능 저항에 인가하는 조건에서 전압(V_LL, V_HH등)을 선택한다.

프로그램가능 저항에 기록된 "1" 데이터의 저항값이 너무 낮은 경우, 큰 전류가 제너 다이오드(ZD)를 통해 흐름으로써, 열적 파괴가 발생된다. 따라서 전류값에 주의해야 한다. 소정 경우와 관련하여 전류 제한기를 배치할 필요가 있을 것이다.

"0" 기록을 위해 제3 상한을 사용하는 경우, 기록으로 인한 부하선 변동이 전류값을 감소시키는 방향에 있으므로 열적 파괴의 위험은 없을 것이다. 그러나 이 경우에, "1" 기록을 위해 제1 상한을 사용할 필요가 있으므로, 판독 동작시에 잘못된 기록의 가능성을 배제할 수는 없다.

도 5는 도 2 및 도 3에 도시된 셀 어레이를 위한 선택적 기록 동작 동안에 비선택 셀에 인가되는 전압 변동 C1 내지 C3를 도시한다. C1은 도 2에 도시된 "0" 데이터 기록 동안에 선택된 비트선과 선택된 워드선을 따른 비선택된 셀의 전압 변동이고, C2는 도 3에 도시된 "1" 데이터 기록 동안에 선택된 비트선과 선택된 워드선을 따른 비선택 셀의 전압 변동이며, C3는 도 3에 도시된 바와 같이 셀을 위한 "1" 기록 동작에 도 2에 도시된 바와 같이 또다른 셀을 위해 "0" 기록을 수행하는 경우에 선택된 비트선과 선택된 워드선을 따른 비선택 셀의 전압 변동이다. 이러한 경우는 전술한 기록 동작에 사용되지 않는다. 이들 전압 변동(C1 내지 C3)은 비선택 셀의 데이터를 파괴하는 데는 충분하지 않다. 따라서 전압 변동이 비선택 셀의 제너 다이오드를 순방향 바이어스시켜 턴온되지 않도록 하거나, 혹은 역방향 바이어스 방향으로 항복을 일으키지 않도록 하는 조건에서 V_H, V_HH, V_L 및 V_LL의 값을 선택할 필요가 있다.

도 6은 (점선으로 도시된) "0" 기록 특성과 함께 제1 상한에 수행되는 판독 동작의 특성을 보여준다. 셀의 잘못된 기록을 막기 위해 필요한 저전압으로써 판독 동작을 수행할 필요가 있으므로, 본 실시예에 따른 판독 동작은 "0" 기록과 유사하게 제1 상한에서 수행된다. 예를 들면, 판독 모드에서 선택된 워드선에 고레벨 전압(V_H)을 인가하고, 선택된 비트선에 V_L보다 높은 저레벨 전압(V_Lr)을 인가한다. 이 때, 제너 다이오드의 순방향 특성 곡선(50)과 감지 증폭기에 의한 "0", "1" 데이터의 부하선(58, 57)의 교차점들(S0, S1)간의 사이의 전류차 또는 전압차를 검출하여 판독 데이터를 결정할 수 있다.

전술한 판독 동작에서, 판독 전압 인가로 인한 셀의 잘못된 기록을 방지할 필요가 있다. 도 6에 도시된 바와 같이, "1" 데이터 판독 동작에서 프로그램가능 저항에 인가되는 전압을 임계치(VT) 보다 낮게 설정하는 한, 잘못된 기록은 발생되지 않는다. 도 6에서, "0" 데이터 판독 동작시에 임계치(VT) 보다 약간 높은 전압을 프로그램가능 저항에 인가한다. 그러나 이것은 "0" 기록 모드가 된다. 즉, "0" 판독 동작은 "0" 재기록 동작처럼 되므로, 잘못된 기록과는 관계없다.

전술한 바와 같이, 원칙적으로 "1" 데이터 기록을 위해 제1 상한을 사용할 수 있다. 그러나 이러한 경우에, "0" 판독 동작이 약한(weak) "1" 기록 모드가 된다. 이러한 모드를 피하기 위하여 "0" 기록 동작을 위해 제1 상한을 사용하는 것을 선호한다.

전술한 바와 같이 도 6의 판독 방안에서, "1" 데이터 판독 동안에 교차점(S1)이 Vr과 Vr-VT 사이의 전압 범위에 있는 한, 잘못된 기록은 일어나지 않는다. 환언하면, "0" 데이터 판독 동안에 교차점(S0)을 고려하지 않고 판독 전압(Vr)을 설정할 수 있다. 따라서 감지 마진(sense margin) 및 감지 속도를 향상시킬 수 있다. 제너 전압(Vz)은 대략 일정하므로, 데이터 판독 동작을 위해 제3 상한을 사용한다고 가정하면, 잘못된 기록을 막기 위해 필요한 감지 마진을 얻기가 힘들다.

전술한 바와 같이, 본 실시예에서 제너 다이오드는 반대 극성으로 프로그램가능 저항에 전압을 인가하기 위한 액세스 소자로서의 기능을 하며, 제너 다이오드의 순방향 바이어스 특성과 역방향 바이어스 항복 특성을 사용한다. 역방향 바이어스 특성에서, 저항값이 제너 전압(Vz)하에서 대략 무한대인 것으로 간주되는 전압 영역이 있다. 이것은 프로그램가능 저항의 액세스 소자에 필요한 중요한 특성이다. 통상, 액세스 소자는, 어떤 전압 범위(a certain voltage ragne)에서의 오프 상태의 저항값이 선택 상태의 저항값의 10배 이상 높다. 이를 고려하면, 다른 액세스 소자, 예를 들면 PN 접합 다이오드, 쇼트키 다이오드등은 어떤 전압 범위에서 고저항 오프상태로 유지되는 한 사용될 수 있다는 점을 알아야 한다. 또한 프로그램가능 저항 소자는 전술한 재질 뿐만 아니라, 전류 방향에 상응한 상이한 저항값을 가지도록 전압 인가의 극성에 상응하는 상이한 방향으로 전류를 흐르게 하는 재질로 형성될 수 있다는 점을 알아야 한다.

지금까지, 기본 셀 어레이의 구성과 데이터 판독/기록 동작의 원리를 설명하였다. 본 실시예에서는 전술한 반도체기판위에 복수의 셀 어레이를 적층한 3차원 셀 어레이 구조를 사용한다. 이제, 이러한 3차원 셀 어레이를 설명할 것이다.

도 7 및 도 8은 적층된 4층 셀 어레이(MA0 내지 MA3)를 포함한 3차원(3D) 셀 어레이의 라인(I-I')을 따라 단면 및 배치를 보여준다. 이들 도면에서, 동일한 참조번호는 각 셀 어레이에서 동일한 부분 또는 구성요소에 사용되며, 첨자 "a", "b", "c" 및 "d"를 덧붙여 셀 어레이들간에 참조번호를 구별하며, 또한 첨자 "ab", "bc" 및 "cd"를 덧붙여 각 두 셀 어레이의 공통 부분들간에 참조번호를 구별한다.

실리콘기판(10)을 이산화 실리콘막과 같은 절연막으로 덮는다. 기판위에 복수의 비트선(BL)(12a)을 서로 평행하도록 배치한다. 필라형(pillar-type) 메모리셀(MC)을 어떤 피치(pitch)로 각 비트선(12a)상에 배치하며, 각 셀의 위에 프로그램가능 저항 소자(VR)와 제너 다이오드(ZD)를 적층한다. 비트선(12a)과 수직한 방향으로 메모리셀(MC)의 상단부를 공통으로 연결하도록 워드선(WL)(18ab)을 형성함으로써, 제1 셀 어레이(MA0)를 형성한다.

전술한 바와 같이, 워드선(WL)에 고레벨 전압을 인가하고 비트선(BL)에 저레벨 전압을 인가하여 순방향 바이어스가 되게 함으로써 프로그램가능 저항 소자(VR)를 "0" 상태로 기록한다. 따라서 프로그램가능 저항 소자(VR)의 음극과 양극이 워드선(WL)과 비트선(BL)에 각각 연결되는 극성을 가지는 프로그램가능 저항 소자(VR)을 배치한다. 이것은 적층된 모든 셀 어레이에 대해 동일하다.

상세히 말하면, 프로그램가능 저항 소자층(13a), 옴전극(ohmic electrode)(14a), n⁺형 실리콘층(15a) 및 p⁺형 실리콘층(16a)을 가진 적층을 패턴화(patterning)함으로서 메모리셀(MC)를 형성한다. 도 1에 도시된 바와 같이, 프로그램가능 저항 소자층(13a)은 양전극과 음전극에 의해 샌드위치처럼 싸인, 명시된 금속 또는 중합체를 함유한 이온도체로 형성된다. 셀 어레이(MA0)를 평탄화시키기 위하여 메모리셀(MC)주위로 층간 절연막(17)을 매립한다.

제2 셀 어레이(MA1)는 제1 셀 어레이(MA0)와 워드선(WL0)(18ab)을 공유하도록 형성된다. 상세히 말하면, 필라형 메모리셀(MC)을 어떤 피치에서 각 워드선(18ab)상에 배치하고, 메모리셀의 각각은 제너 다이오드(ZD)와 프로그램가능 저항 소자(VR)의 적층 구조를 가지도록 P+형 실리콘막(16b), n⁺형 실리콘막(15b), 옴전극(14b), 그리고 프로그램가능 저항 소자막(13b)의 적층막을 패턴화함으로써 형성된다. 셀 배치는 제1 셀 어레이(MA0)에서와 동일하다. 워드선(18ab)에 수직한 방향을 따라 배치된 프로그램가능 저항 소자층(13b)을 공통으로 연결하도록 비트선(BL1)(12ab)을 패턴화한다. 셀 어레이(MA1)을 평탄화하기 위하여 메모리셀(MC) 주위로 층간 절연막(19)을 매립한다.

제1 및 제2 셀 어레이(MA0, MA1)와 유사하게 주기적으로 제3 및 제4 셀 어레이(MA2, MA3)의 적층 구조를 형성한다. 제2 셀 어레이(MA1)와 제3 셀 어레이(MA2)는 비트선(BL1)(12bc)을 공유한다. 제3 셀 어레이(MA2)와 제4셀 어레이(MA3)는 서로 워드선(WL1)(18cd)을 공유한다. 최하위 셀 어레이(MA0)의 비트선(BL0)(12a)과 최상위 셀 어레이(MA3)의 비트선(BL2)(12d)은 각각 독립적으로 준비된다. 도 7의 II-II' 선을 따른 단면을 도시하진 않았지만, 메모리셀(MC)은 이 교차지점의 비트선에서와 동일한 피치로 연속적으로 형성된 워드선(WL)상에 배치된다.

도 7에 도시된 바와 같이, 각 셀 어레이의 비트선(BL)과 워드선(WL)은 서로 90°만큼 회전한 패턴을 가지고 형성되고, 각 교차점에서 메모리셀(MC)을 샌드위치처럼 싸고 있다. 예를 들면, 워드선(WL)과 비트선(BL)은 선/공간=1F/1F로써 형성되며, 여기서 F는 최소 장치 특징 크기이고, 이로써 4F²의 유닛 셀 영역을 얻는다. 이러한 구조를 형성하기 위하여 메모리셀(MC)의 패턴화 공정시에 워드선 또는 비트선을 패턴화하는 데 사용되는 노출 마스크에 의한 두번 노출을 사용할 수 있다. 상세히 말하면, 메모리셀을 위해 사용되는 적층을 위한 리소그래피 공정에서, 각 노출 단계들간에 90°만큼 마스크를 회전하는 방식으로 노출 마스크를 사용하여 두 번 노출을 수행한다. 그 후, 두 노출 단계에서 겹쳐진 부분을 남겨두기 위하여 적층을 에칭하고, 비트선(BL)과 워드선(WL)의 각 교차부분에 메모리셀(MC)을 배치할 수 있다.

도 8에서, 비트선(BL)과 워드선(WL)의 교차부분에만 프로그램가능 저항 소자층(13)을 배치한다. 이와 대조적으로, 프로그램가능 저항 소자층(13)의 누설 전류가 무시할 만큼 작을 경우에, 도 9에 도시된 바와 같이 프로그램가능 저항 소자층(13)을 패턴화하지 않고 그대로 남길 수 있다. 이 경우에, 프로그램가능 저항 소자층(13)내 비트선 또는 워드선과 다이오드(ZD) 사이에서 샌드위치처럼 싸인 부분은 실질적으로 프로그램가능 저항 소자(VR)로서의 기능을 한다.

도 10은 전술한 바와 같이 형성된 3D 셀 어레이의 3차원 등가회로를 도시한다. 비트선들이 상호 간섭하지 않도록 하기 위하여, 각 두 비트선을 한 쌍으로 구성하고, 또다른 비트선을 비트선쌍들 사이에 배치한다. BL00, /BL00, BL01, /BL01,...는 제1 셀 어레이(MA0)의 비트선쌍이고, BL10, /BL10, BL11, /BL11,...은 제2 셀 어레이(MA1)와 제3 셀 어레이(MA2) 사이의 공유 비트선쌍이고, BL20, /BL20, BL21, /BL21,...은 제4 셀 어레이(MA3)의 비트선쌍이다. 또한 WL0(WL00, WL01,...)은 제1 셀 어레이(MA0)와 제2 셀 어레이(MA1) 사이의 공유 워드선이고, WL1(WL0, WL11,...)은 제3 셀 어레이(MA2)와 제4 셀 어레이(MA3) 사이의 공유 워드선이다.

복수의 메모리셀이 집적된 전술한 3D 셀 어레이에서는 셀 특성의 변동이 문제다. 상세히 말하면, 프로그램가능 저항 소자(VR)의 저항값은 덴드라이트 성장 및 수축에 의해 결정되므로 히스토리(history), 환경등으로 인하여 변경될 수 있다. 도 11은 데이터 "0", "1"의 저항값의 분포를 개략적으로 도시한다. 도 11에서와 같이 "0" 및 "1"의 저항값들간에 중복 영역이 없는 경우, 기준 저항(Rref)을 사용하여 "0"과 "1"을 구별할 수 있다. 그러나 복수의 셀을 가진 3D 셀 어레이에서는 이러한 기준 저항(Rref)을 설정하는 일은 어렵다. 도 12는 전술한 바와 같은 상황을 개략적으로 도시한다. 그룹(A, B, C, D)은 각각 매우 가까이 배치된 다수 셀을 포함한다. 각 그룹을 살펴보면, 기준 저항(Rref)을 설정할 수 있다. 그러나 전체 셀 어레이에 관하여 기준 저항을 설정하는 일은 불가능하거나 혹은 어렵다.

전술한 관점에서 볼 때, 본 실시예에서 매우 가까이 배치된 두 셀은 데이터 "0"을 한 셀에 저장하고 데이터 "1"을 다른 셀에 저장하는 방식으로 상보적 데이터를 저장하기 위한 한 쌍의 셀(a pair cell)을 구성한다. 쌍을 이루는 두 셀의 셀 전류들간의 차이를 검출함으로써 판독 동작을 행한다. 이 방안을 사용하면, 전체 3D 셀 어레이에서 고저항 상태 분포와 저저항 상태 분포간에 부분적인 중복이 있을 지라도, 정확하게 셀 데이터를 판독/기록할 수 있다.

도 10에서, 두 셀의 쌍은 전형적으로 다음과 같이 도시된다: 비트선쌍(BL00, /BL00)에 각각 연결된 두 셀은 셀 어레이(MA0)에서 워드선(WL00)을 공유하며, 한 셀은 트루 셀(true cell)(T-cell0)이고 다른 셀은 상보적 셀(C-cell0)인 한 쌍의 셀로 구성하고; 비트선쌍(BL10, /BL10)에 각각 연결된 두 셀은 셀 어레이(MA1)에서 워드선(WL10)을 공유하며, 한 셀은 트루 셀(T-cell)이며 다른 셀은 상보적 셀(C-cell)인 다른 쌍 셀을 구성한다. 모든 쌍 셀에서, 이진 데이터의 포지티 브 논리값은 트루 셀에 저장되고, 네거티브 논리값은 상보적 셀에 저장된다. 또한 셀 어레이(MA2, MA3)에서 유사한 한 쌍의 셀을 선택한다. 도 10에서, 각 판독 선택 시에 셀 전류는 화살표로 도시된다.

이제, 두 메모리셀이 한 쌍의 셀을 구성하는 경우에 데이터 판독/기록 방법을 기술할 것이다. 도 13은 공유 워드선(WL)을 가지도록 위, 아래로 인접하게 배치된 두 셀 어레이에서의 두 쌍의 셀을 도시한다. 도 14에 도시된 바와 같이 동작 파형을 사용함으로써 이들 두 쌍의 셀을 위한 데이터 판독 동작을 동시에 수행할 수 있다. 비선택 모드에서, 비트선과 워드선간의 V_H-V_L은 다이오드를 역방향 바이어스시켜 고저항 오프상태가 되게 하는 비선택 상태에서 메모리셀을 유지시키는 홀드 전압(hold voltage)이다.

도 14에 도시된 판독 선택 모드에서, 비선택 시간에 저레벨 전압(V_L)로 유지되는 워드선(WL)에 고레벨 전압(V_H)을 인가한다. 동시에, 비선택 시간에 고레벨 전압(V_H)에서 유지되는 비트선(BL0, /BL0, BL1, /BL1)에 저레벨 전압(V_Lr(＞V_L))을 인가한다. 환언하면, 선택된 워드선(WL)과 선택된 비트선쌍(BL0과 /BL0, BL1과 /BL1)사이에서 선택 셀을 순방향 바이어스시키기 위하여 판독 전압(Vr=V_H-V_Lr)을 인가한다. 그 결과, 도 6과 함께 전술한 바와 같이 각 셀에서 셀 전류가 흐른다. 감지 증폭기에 의해 비트선쌍(BL0, /BL0)간에, 그리고 비트선쌍(BL1, /BL1)간에 셀 전류차를 검출하여, 각 쌍 셀의 셀 데이터를 결정할 수 있다. 각 쌍 셀은 상보적 데이터를 저장하기 위해 이웃한 두 셀에 의해 구성되므로, 셀 데이터를 정확하게 감지할 수 있다.

이제, 쌍 셀으로의 데이터 기록 동작을 기술할 것이다. 하나의 쌍 셀은 한 셀에는 데이터 "0"을 저장하고, 다른 셀에는 데이터 "1"을 저장하지만, 워드선과 비트선 사이에 인가하는 "0" 및 "1" 기록 전압은 전술한 바와 같이 서로 반대여야 한다. 이것은 워드선을 공유하는 트루 셀(T-cell)과 상보적 셀(C-cell)에 동시에 기록할 수 없다는 것을 의미한다. 따라서 한 쌍의 셀을 위한 데이터 기록 동작을 두번 수행해야 한다.

도 15는 한 쌍의 셀로의 "0" 데이터 기록(즉, T-cell= "0", C-Cell= "1")과 "1" 데이터 기록(즉, T-Cell= "1", C-Cell= "0")의 파형을 도시한다. "0" 데이터를 기록하기 위하여, 비선택 모드에서 고레벨 전압(V_H)에서 유지되는 비트선에 관하여 비트선쌍중의 하나(BL0 또는 BL1)에 저레벨 펄스 전압(V_L)을 인가하고, 비트선쌍중의 다른 하나(/BL0 또는 /BL1)에 VH보다 높은 고레벨 펄스 전압(V_HH)을 인가한다. 전술한 비트선 선택 주기의 전반 주기(T1)에는 워드선(WL)에 고레벨 전압(V_H)을 인가하고, 후반 주기(T2)에는 워드선(WL)에 V_L보다 낮은 저레벨 전압(V_LL)을 인가한다.

결과적으로, 워드선(WL)의 고레벨 전압(V_H)과 비트선(BL0 또는 BL1)의 저레벨 전압(V_L)으로 인하여, 전반 주기(T1)에 한 쌍의 셀중의 한 셀(T-Cell)에 "0" 기 록 전압 Vw=V_H-V_L을 인가하여 다이오드를 순방향 바이어스시킴으로써, T-Cell은 "0" 데이터 상태로 기록된다. 이 때, 다른 셀(C-Cell)에 인가되는 전압은 V_H-V_HH이므로, C-Cell의 다이오드는 이 조건에서 오프상태로 유지된다. 따라서 잘못된 데이터가 C-Cell에 기록되지는 않는다. 후반 주기(T2)에서, 한 쌍의 셀중의 다른 셀(C-Cell)에 "1" 기록 전압 Vw(1)=V_LL-V_HH을 인가하여 워드선(WL)의 저레벨 전압(VLL)과 비트선(/BL0 또는 BL1)의 고레벨 전압(V_HH)으로 인하여 항복을 일으킴으로써, C-Cell은 "1" 데이터 상태로 기록된다. 이 때, 데이터가 기록되는 셀(T-Cell)로 인가되는 전압은 V_LL-V_L이다. T-Cell의 다이오드는 이 조건에서 오프상태로 유지되므로, T-Cell로 잘못된 데이터가 기록되지는 않는다.

"1" 데이터를 기록하기 위하여, 비트선쌍중의 하나(BL0 또는 BL1)를 고레벨 전압(V_H)으로부터 보다 높은 레벨 전압(V_HH)으로 승압시키고, 다른 비트선(/BL0 또는 /BL1)을 고레벨 전압(V_H)으로부터 저레벨 전압(V_L)으로 감압시킨다. 그리고 "0" 기록 모드와 유사하게, 전술한 비트선 선택 주기의 전반 주기(T1)에서 워드선(WL)에 고레벨 전압(V_H)을 인가하고, 그 후 후반 주기(T2)에서 워드선(WL)에 저레벨 전압(V_LL)을 인가한다.

결과적으로 전반 주기(T1)에서, 워드선(WL)의 고레벨 전압(V_H)와 비트선(/BL0 또는 /BL1)의 저레벨 전압(V_L)으로 인하여 셀 다이오드가 순방향 바이어스되 므로, 한 쌍의 셀중의 한 셀(C-Cell)이 "0" 데이터 상태로 기록된다. 후반 주기(T2)에서, 워드선(WL)의 저레벨 전압(V_LL)과 비트선(BL0 또는 BL1)의 고레벨 전압(V_HH)으로 인하여 셀 다이오드의 항복을 일으키므로, 다른 셀(T-Cell)은 "1" 데이터 상태로 기록된다. 전술한 "0" 기록 모드와 유사하게, "0" 기록을 위한 전반 주기 및 "1" 기록을 위한 후반 주기의 모두에서 잘못된 기록은 발생되지 않는다.

도 15로부터 명백히 알 수 있는 바와 같이, 비트선쌍에 인가되는 전압을 반전시킴으로써 쌍 셀으로의 "0", "1" 기록을 선택할 수 있지만, 워드선에는 동일한 전압을 인가한다. 따라서 공유 워드선을 가진 두 쌍의 셀로 동시에 데이터를 기록할 수 있다.

도 16은 공유 워드선(WL00)과 위, 아래로 인접한 두 쌍의 셀(T-Cell0, C-Cell0)과 (T-Cell1, C-Cell1)로 동시에 데이터를 기록하는 상세한 파형을 도시한다. 두 쌍의 셀의 데이터 결합은 네 값 "00", "01", "10", "11"로 표현된다. 도 16에서, 네 값의 데이터에 대응하여 T-Cell1, C-Cell1, T-Cell0. C-Cell0의 비트 데이터는 각 파형의 상부면에 도시된다. 기록할 데이터에 상응하여 각 비트선쌍 (BL00, /BL00), (BL10, /BL10)에 고레벨 전압(V_HH)과 저레벨 전압(V_L)을 인가한다. 도 15에서와 유사하게, 4 데이터를 위해 워드선(WL00)에 인가하는 전압을 동일하게 변경함으로써 비트선 선택 주기에서 전반 주기 및 후반 주기에 고레벨 전압(V_H)과 저레벨 전압(V_L)을 각각 인가한다. 이러한 파형을 사용하면 두 쌍의 셀에 동시에 기록할 수 있다.

전술한 기록 동작으로부터 명백히 알 수 있는 바와 같이, 공유 워드선을 가진 제1 및 제2 셀 어레이(MA0, MA1)내의 복수의 쌍 셀의 각각에 동시에 액세스할 수 있다는 것을 알아야 한다. 유사하게, 공유 워드선을 가진 제3 및 제4 셀 어레이(MA2, MA3)내의 복수의 쌍 셀의 각각에 동시에 액세스할 수 있다. 이와 달리, 공유 비트선을 가진 제2 및 제3 셀 어레이(MA1, MA2)에는 동시에 액세스할 수 없다는 점에 주목한다.

지금까지, 수평으로 이웃하는 두 메모리셀이 3차원 셀 어레이의 각 셀 어레이층에서 한 쌍의 셀을 구성하는 한 쌍의 셀 구성을 설명하였다. 그러나 이러한 쌍 셀 방법으로 제한되는 것은 아니다. 도 17에 도시된 바와 같이, 한 쌍의 셀(즉, 트루 셀, T-Cell, 그리고 상보적 셀, C-Cell)을 구성하기 위하여 공유 워드선(WL)을 가진 수직으로 이웃한 두 메모리셀(MC)을 선택할 수 있다. 이 경우에, 상이한 셀 어레이에 속하는 비트선(BL0, BL1)은 그 쌍 셀으로 연결되는 비트선쌍이 된다.

도 18은 셀 블록(100)과 판독/기록 회로(200)의 적층 상태와, 그들간의 상호연결 관계를 도시하는 개략적인 투시도이다. 각 셀 블록(100)은 4 층으로 된 전술한 3D 셀 어레이에 대응한다. 필요시에, 3D 셀 어레이는 사전결정된 용량을 가진 복수의 셀 블록(100)으로 분할된다. 도 18에서, 두 셀 블록(100)은 비트선을 따르는 방향으로 배치된다.

도 18에 도시된 바와 같이, 셀 블록(100)과 통신하여 데이터 판독 및 기록을 위해 사용되는 판독/기록 회로(200)는 셀 블록(100)의 아래에 있다. 판독/기록 회로(200)는 기판(10)상에 정의된 직사각 셀 배치영역(210)내에 주된 부분을 배치한 상태로 형성하며, 그 위에 셀 블록(100)을 적층한다. 비트선 방향으로의 두 경계(A1, A2)에 의해, 그리고 워드선 방향으로의 두 경계(B1, B2)에 의해 셀 배치영역(210)을 정의한다.

제1 셀 어레이(MA0)의 비트선 그룹(BL0)과 제4 셀 어레이(MA3)의 비트선 그룹(BL2)을 제1 경계(A1)면까지 뽑아내여(draw), 경계부(A1)을 따라 배치된 수직 배선(101)(즉, 기판에 대해 수직으로 향하여 지나감)을 통하여, 판독/기록 회로(200)에서 경계부(A1)을 따라 배치된 비트선 선택회로(201)에 연결시킨다. 제2 및 제3 셀 어레이(MA1, MA2)가 공유하는 비트선 그룹(BL1)을 제2 경계(A2)면까지 뽑아내어, 제2 경계(A2)를 따라 배치된 수직 배선(102)을 통하여 판독/기록 회로(200)에서 경계부(A2)를 따라 배치된 또다른 비트선 선택회로(202)에 연결시킨다.

수직 배선(101)을 통해 비트선 선택회로(201)에 공통으로 연결되도록 비트선(BL0, BL2)을 동일 면까지 뽑아내는 이유는 이들 비트선 그룹이 동시에 구동되지 않는 다는 사실 때문이다. 상세히 말하면, 셀 어레이(MA0, MA1)는 공유 워드선(WL0)을 가지므로 동시에 구동된다. 이와 유사하게, 셀 어레이(MA2, MA3)는 공유 워드선(WL1)을 가지므로 동시에 구동된다. 그러나 셀 어레이(MA1, MA2)은 비트선(BL1)을 공유하므로, 하위 셀 어레이(MA0, MA1)와 상위 셀 어레이(MA2, MA3)는 동시에 구동되지 않는다. 비트선 선택회로(201, 202)는 비트선 디코더/멀티플렉서(BL-DEC/MUX)를 포함한다.

워드선(WL0, WL1)을 제3 경계(B1)면까지 뽑아내어, 경계(B1)를 따라 배치된 각 수직 배선(103, 104)을 통하여, 판독/기록 회로(200)에서 경계(B1)을 따라 배치된 워드선 선택회로(208)까지 연결시킨다. 워드선 선택회로(208)는 워드선 디코더/멀티플렉서(WL-DEC/MUX)를 포함한다.

판독/기록 회로(200)의 중앙 부분은 글로벌 버스영역(207)로서의 기능을 하며, 여기서 I/O 데이터선과 펄스 신호선을 워드선 방향으로 이 영역을 교차하도록 배치한다. 배치된 이 글로벌 버스영역(207)과 비트선 선택회로(201, 202) 사이에 감지 증폭기 어레이(203, 204)를 각각 배치한다. 감지 증폭기 어레이(203, 204)는 글로벌 버스영역(207)에 형성된 신호선을 공유한다. 감지 증폭기 어레이(203, 204)에서 감지 증폭기는 로컬 버스 영역(205, 206)에 배치된 신호선을 통하여 비트선 선택회로(201, 202)에 각각 연결된다. 따라서 비트선 선택회로(201)에 의해 비트선(BL0 또는 BL2)으로부터 선택된 소정 비트선을 감지 증폭기 어레이(203)에 연결한다. 유사하게, 비트선 선택회로(202)에 의해 비트선(BL1)으로부터 선택된 소정 비트선을 감지 증폭기 어레이(204)에 연결한다.

글로벌 버스영역(207)에 배치된 I/O 데이터선과 펄스 신호선을 셀 배치영역(210)의 제4 경계(B2)면까지 뽑아낸다. 선택된 비트선에 기록 펄스 신호를 인가하기 위하여 이 경계(B2)를 따라 기록 회로(즉, 기록 펄스 발생회로)(209)를 배치한다.

전술한 도 18의 설명과 같이, 셀 어레이의 비트선과 워드선을, 수직 배선(101 내지 104)을 통해 기판(10)상에 형성된 판독/기록 회로(200)에 연결시킨다. 사실상, 이들 배선(101 내지 104)은 셀 어레이를 둘러싸도록 형성된 층간 절연막에 매립된 접촉 플러그(contact plugs)로서 형성된다. 상호연결의 구조적인 예는 도 19 및 도 20에 도시된다. 도 19는 셀 어레이의 비트선을 따라 교차부분에서 비트선과 판독/기록 회로(200)간 연결 상태를 보여준다. 도 20은 셀 어레이의 워드선을 따라 교차부분에서 워드선과 판독/기록 회로(200)간의 연결 상태를 보여준다.

도 19 및 도 20에 도시된 바와 같이, 판독/기록 회로(200)는 트랜지스터를 덮는 층간 절연막(11a)상에 형성된 필요한 트랜지스터 및 금속 상호연결부를 가진다. 판독/기록 회로(200)를 층간 절연막(11b)으로써 덮고, 그 위에 4층의 셀 어레이를 형성한다. 따라서 층간 절연막(11a, 11b)은 도 8 및 도 9에 도시된 절연막(11)을 구성한다.

도 19에 도시된 바와 같이, 셀 배치영역(210)의 경계(A1)를 향해 뽑은 비트선(BL0, BL2)을 비트선 선택회로(201)로 연결시키는 데 사용되는 수직 배선(101)은 층간 절연막(17, 19, 20, 21)에 매립된 접촉 플러그(101a 내지 101e)로 구성된다. 유사하게, 셀 배치영역의 경계(A2)를 향해 뽑은 비트선(BL1)을 비트선 선택회로(202)로 연결시키는 데 사용되는 수직 배선(102)은 층간 절연막(11, 17, 19)에 매립된 접촉 플러그(102a 내지 102e)로 구성된다.

도 20에 도시된 바와 같이, 셀 배치영역의 경계(B1)을 향하여 뽑은 워드선(WL0)을 워드선 선택회로(208)로 연결시키는 데 사용되는 수직 배선(103)은 층간 절연막(11, 17)에 매립된 접촉 플러그(103a, 103b)로 구성된다. 워드선(WL0)과 동일한 면을 향하여 뽑은 워드선(WL1)을 워드선 선택회로(208)로 연결시키는 데 사용 되는 수직 배선(104)은 층간 절연막(11, 17, 20)에 매립된 접촉 플러그(104a, 104d)로 구성된다.

도 19 및 도 20에서 적층된 셀 어레이의 최하위 접촉 플러그(101a, 102a, 103a, 104a)는 판독/기록 회로(200)의 금속 배선에 연결되지만, 이들을 트랜지스터의 소스/드레인 확산층에 직접 연결할 수 있다. 도 19 및 도 20은 접촉 플러그를 비트선과 워드선을 위해 사용되는 금속막으로 형성하는 예를 도시한다. 제조 단계는 차후에 설명할 것이다. 또한 비트선 및 워드선과 상이한 다른 금속막 또는 다결정 실리콘막으로 접촉 플러그를 형성할 수 있다는 것을 알 것이다.

도 18에 도시된 하나의 셀 블록(100)은 예를 들면, 하나의 셀 어레이를 위한 512 비트선(BL)과 128 워드선(WL)을 포함한다. 전술한 바와 같이, 두 메모리셀은 이 실시예에서 하나의 비트 데이터를 저장한다. 이 경우에, 하나의 셀 블록은 256 컬럼(Col)×128 로우(Row)의 메모리 공간을 가진다. 메모리 용량은 배치할 셀 블록의 수를 증가시킴으로써 증가될 수 있다. 이러한 큰 용량의 메모리에서 고속 액세스를 얻기 위해서는 멀티비트 데이터에 대한 병렬 액세스를 수행할 필요가 있다. 예를 들면, 32-비트 병렬 액세스를 수행하기 위해서는 하나의 셀 블록을 워드선 방향에서 두 부분으로 분할하고, 비트선 방향에서 32 부분으로 분할함으로써, 64 셀 유닛을 얻는다. 결과적으로, 각 셀 유닛은 32IO×4Col×4Row×4의 용량을 가지게 될 것이다. 64IO 데이터 입력/출력을 위해 비트선과 펄스 신호선을 글로벌 버스 영역(207)상에 배치한다.

도 21은 전술한 셀 블록 구성을 사용하는 경우에 도 18에 도시된 하나의 셀 블록(100)에 관한 판독/기록 회로(200)의 개략적인 배치를 도시한다. 도 21의 우측에 배치되어진 워드선 선택회로(WL-DEC/MUX))(208)상에 로우 주소(RA) 신호선(301)을 배치하는 데, 이 신호선(301)은 셀 블록(100)에서 128×2 워드선으로부터 각각 한 워드선(즉, 상위 한 워드선과 하위 한 워드선)을 선택하기 위하여 수직으로 뻗어 있다. 도 21의 좌측에 배치된 기록 회로(209)는 기록 모드에서 선택된 비트선에 공급하는 고레벨 전압(V_HH) 및 저레벨 전압(V_L)을 가진 펄스 신호를 출력한다(도 15를 참조). 기록 펄스 신호를 전송하는 기록 펄스 신호선(WP)(305)은 글로벌 버스 영역(207)상에서 수평으로 뻗어 있도록 배치된다. 글로벌 버스 영역(207)상의 기록 펄스 신호선(305)과 병렬로, 판독된 데이터가 전송되는 주 데이터선(304)을 배치한다.

하나의 셀 블록에서 하나의 셀 유닛을 선택하고, 각 셀 유닛에서 하위 두 셀층 또는 상위 두 셀 어레이의 셀 데이터를 동시에 활성화시킨다. 따라서 32IO×2=64IO를 위한 데이터선을 준비한다. 기록 펄스 신호선도 동일하다. 상세히 말하면, 판독 모드에서, 감지 증폭기 어레이(203, 204)는, 비트선 선택회로(201, 202)에 의해 하위 두 셀 어레이(MA0, MA1) 또는 상위 두 셀 어레이(MA2, MA3)로부터 각각 선택된 다수 비트선상의 판독 데이터를 동시에 감지한 후에, 이를 데이터선(304)으로 동시에 전송한다. 기록 모드에서, 하위 두 셀 어레이(MA0, MA1) 또는 상위 두 셀 어레이(MA2, MA3)로부터 각각 선택된 다수 비트선으로 공급할 기록 펄스 신호가 기록 회로(209)로부터 기록 펄스 신호선(304)으로 출력된 후, 비트선 선 택회로(201, 202)에 의해 각각 선택된 다수 비트선으로 전송된다.

판독/기록 회로(200)의 상위 및 하위 단부상에 비트선 선택회로(201, 202)를 각각 배치하고, 컬럼 주소(CA) 신호선(302, 303)를 각 영역상에서 수평으로 뻗어 있도록 배치한다. 비트선 선택회로중의 하나, 즉 회로(201)는 상위 두 셀 어레이에서 512 비트선쌍(=64IO×4Col)으로부터 32 비트선쌍을 선택하고, 다른 선택회로는 하위 두 셀 어레이에서 512 비트선으로부터 32 비트선쌍을 선택한다. 따라서 각 로컬 버스 영역(205, 206)상에, 각 비트선 선택회로(201, 202)에 의해 선택된 비트선에 펄스 신호선(305)의 펄스 신호를 인가하기 위하여 감지 증폭기 어레이(203, 204)의 영역을 교차하는 공통적인 4 컬럼(=8 비트선)을 위한 4쌍의 전류 통과선(BP, /BP)을 배치한다. 또한 4 컬럼 데이터를 위한 64쌍의 로컬 데이터선(DL, /DL)을 각 로컬 버스 영역(205, 207)상에 배치하고, 이들을 감지 증폭기 어레이(203, 204)에서의 각 감지 증폭기에 연결시킨다.

도 22 및 도 23은 도 21에서 각 점선으로 둘러싸여있던 4 Row×2 (=8 워드선)에 연결할 하나의 회로 부분(310)과, 4 Col(=8 비트선)에 연결할 또다른 회로 부분(312)을 보다 상세히 도시한다.

두 멀티플렉서(MUX0, MUX1)는 셀 어레이(MA0, MA1)에 의해 공유되는 하위 워드선(WL0)과, 셀 어레이(MA2, MA3)에 의해 공유되는 상위 워드선(WL1)을 제각기 선택하기 위한 선택 게이트 회로를 가진다. 도 22에서 멀티플렉서(MUX0)로 입력되는 8 워드선은 도 18에서 하위 두 셀 어레이의 워드선(WL0)에 대응한다. 디코더(DEC)는 32 셀 유닛중의 하나를 선택하기 위한 디코드 게이트(G)(G1, G2, ...)를 포함한 다. 멀티플렉서(MUX0)는 4 워드선으로부터 하나를 선택하기 위한 선택 신호(S0 내지 S13)에 의해 구동되는 NMOS 트랜지스터(QN)(QN21 내지 QN24, QN 25 내지 QN28,...)로 구성된 선택 게이트 회로(401)를 가진다. 이들 NMOS 트랜지스터(QN21 내지 QN24, QN25 내지 QN28)는 공통으로 노드(N11 및 N12)에 각각 연결된다. 워드선 구동회로(403)로부터 출력되는 워드선 구동신호(Vwdrv)를 디코드 게이트(G1, G2)에 의해 선택적으로 구동되는 자기승압 트랜지스터(self-boost transistors)(QN81, QN82)를 통하여 상기 노드(N11, N12)에 인가한다. 워드선 구동신호(Vwdrv)는 판독 모드에서 고레벨 전압(VH)에서 유지되거나(도 14를 참조), 혹은 기록 모드에서 전반 주기에는 고레벨 전압(VH)에서, 후반 주기에는 저레벨 전압(VLL)에서 유지된다(도 15를 참조). 디코드 게이트(G1, G2)의 출력에 의해 고레벨에서 선택적으로 충전될 수 있도록 NMOS 트랜지스터(QN83, QN84)를 통하여 디코드 게이트(G1, G2)의 출력 노드를 트랜지스터(QN81, QN82)의 게이트와 연결시킨다. 온상태 NMOS 트랜지스터(QN81, QN82)를 통하여 워드선(WL)에 워드선 구동신호(Vwdrv)를 인가한다. NMOS 트랜지스터(QN81, QN82)는 게이트와 소스 사이의 용량성 결합에 의해 자기승압될 전송 게이트로서 구성되므로, V_H와 V_LL사이에서 변동되는 워드선 구동신호(Vwdrv)는 전압 강하없이 워드선(WL)으로 전송된다.

멀티플렉서(MUX0)는 비선택 워드선을 저레벨 전압(V_L=V_SS)에 유지시키기 위하여 NMOS 트랜지스터(QN11 내지 QN14, Q15 내지 QN18,...)로 구성된 리셋회로(402)를 가진다. 멀티플렉서(MUX1)는 멀티플렉서(MUX0)와 유사하게 구성된다.

도 23에 도시된 감지 증폭기는 도 21에 도시된 감지 증폭기 어레이(205)의 32 감지 증폭기중의 하나이다. 감지 증폭기(SA)에 연결된 4 쌍의 8 비트선(BL0, /BL0 내지 BL3, /BL3)는 도 10에 도시된 비트선 그룹(BL0 또는 BL2)으로부터 선택된다. 전술한 바와 같이, 하위 두 셀 어레이(MA0, MA1)와 상위 두 셀 어레이(MA2, MA3)는 동시에 활성화되지 않으므로, 감지 증폭기(SA)는 하위 셀 어레이(MA0, MA1)와 상위 셀 어레이(MA2, MA3)를 위해 공통으로 사용된다.

감지 증폭기(SA)는 활성 PMOS 트랜지스터(QP30)를 가진 CMOS 플립플롭형 전류 감지 증폭기이다. 두 노드(N1, N2)는 글로벌 데이터선(304)에서 한 쌍의 글로벌 버스(GBi, /GBi)에 각각 직접 연결된다. 감지 NMOS 트랜지스터(QN61, QN62)의 드레인은 판독 동작 동안에 턴온시키기 위한 판독 제어 신호(R)에 의해 제어되는 NMOS 트랜지스터(QN31, QN32)를 각각 통하여 데이터선(DL, /DL)에 선택적으로 연결된다. 데이터 판독 시간을 제외하고, 노드(N1, N2)는 등화 트랜지스터(QN73)에 의해 서로 단락된다(short). 데이터선(DL, /DL)은 비트선 디코더/멀티플렉서(BL-DEC/MUX)에 의해 선택된 한 쌍의 비트선에 연결된다.

감지 트랜지스터(QN61, QN62)의 드레인은 클럭(CLK)에 의해 제어되는 NMOS 트랜지스터(QN71, QN72)로써 부동 상태(floating states)에서 또는 V_SS로 선택적으로 설정할 수 있다. 트랜지스터(QN71, QN72)의 동작을 기반으로, 도 14의 파형에 도시된 저레벨 전압VLr(=Vss)을 선택된 비트선에 인가할 수 있고, 셀 데이터가 데이터 감지 시간에 NMOS 트랜지스터(QN61, QN62)로 전송될 때에 감지 증폭기(SA)의 포지티브 피드백 동작을 수행할 수 있다.

비트선 디코더/멀티플렉서(BL-DEC/MUX)는 데이터선(DL, /DL)에 제각기 연결하기 위해 4 비트선쌍중에 한 비트선쌍을 선택하기 위하여 디코딩 신호(S20 내지 S23)의해 제어되는 NMOS 트랜지스터(QN51 내지 QN54, QN55 내지 QN58)로 구성된 선택 게이트(403)을 가진다. 또한 비트선 디코더/멀티플렉서(Bl-DEC/MUX)는 비선택 비트선을 Vdd의 고레벨에서 유지시키기 위하여 PMOS 트랜지스터(QP51 내지 QP54, QP55 내지 QP58)로 구성된 리셋회로(404)를 가진다.

데이터선쌍(DL, /DL)은 턴온되도록 기록 제어 신호(W)에 의해 구동되는 NMOS 트랜지스터(QN41, QN42)를 통하여, 그리고 신호선(BP, /BP)을 통하여 펄스 신호선(305)에서 한 쌍의 신호선(WPi, /WPi)에 연결된다.

전술한 구성에서, 데이터 판독 동작을 수행할 때, 선택 게이트 회로(403)에 의해 선택된 워드선은 "H"가 되고, 선택 게이트 회로(403)에 의해 선택된 비트선쌍은 "L"이 된다. 이 때, 선택된 비트선쌍상에서 선택된 상보적 셀로부터의 셀 전류가 데이터선(DL, /DL)을 통해, 그리고 NMOS 트랜지스터(QN31, QN32)를 통하여 감지 증폭기(SA)의 NMOS 트랜지스터(QN61, QN62)의 드레인으로 전달된다. 이 동작 동안에, NMOS 트랜지스터(QN71, QN72)는 오프상태로 유지된다. 그후로부터, 클럭(CLK)은 "H"가 되어 NMOS 트랜지스터(QN71, QN72)를 턴온시킴으로써, 감지 NMOS 트랜지스터(QN61, QN62)의 드레인은 Vss에서 클램핑된다(clamping). 결과적으로, 셀 전류의 차로 인해 노드(N1)과 노드(N2)간에 발생되는 차동 전압은 포지티브 피드백되어 증폭됨으로써 노드(N1, N2)중의 한 노드가 Vdd가 되고 다른 노드는 Vss가 된다. 전술한 바와 같이 증폭된 셀 데이터는 주 데이터선(GBi, /GBi)으로 출력된다.

데이터 기록 모드에서, 전반 주기에는 고레벨 전압(V_H)에 있고 후반 주기에는 저레벨 전압(V_L)에 있는 구동 신호(Vwdrv)를 선택된 워드선으로 인가한다. 동시에, 기록할 데이터에 대응하여 V_HH, V_H, V_L, V_LL간의 결합으로 설정되는 기록 펄스 신호를 기록 펄스 신호선(WPi, /WPi)을 통하여 선택된 쌍 셀으로 인가함으로써, 데이터 기록 동작을 수행한다.

하나의 워드선이 통상적으로 복수의 쌍 셀으로 연결되므로, 그 워드선이 쌍 셀에 큰 전류를 공급할 필요가 있다. 이러한 전류값을 고려시에, 워드선 디코더의 구동성, 워드선 그자체의 저항, 트랜지스터 크기등을 설계할 필요가 있다. 도 22에 도시된 8 워드선을 위한 워드선 멀티플렉서(MUX0)와, 도 23에 도시된 8 비트선을 위한 비트선 디코더/멀티플렉서(DEC/MUX)은 동일한 회로 구성을 가진다는 것을 알아야 한다. 따라서 도 24에 도시된 바와 같이 동일한 배치를 가지는 회로 영역을 얻을 수 있다. 도 24는 도 22의 회로에서의 트랜지스터(QN21 내지 QN28, QN11 내지 QN18), 선택 신호(S10 내지 S13, /S10 내지 /S13), 그리고 저레벨 전원(Vss)선을 도시하며, 이들에 대응하여 도 12의 회로에서의 트랜지스터(QN51 내지 QN58, QP51 내지 QP58), 선택 신호(S20 내지 S23), 그리고 고레벨 전원(Vdd)선을 괄호로 표시하여 도시한다. 서로 대응하는 각 트랜지스터는 상이한 도전형인 상황이라도, 동일한 배치 회로를 사용할 수 있다.

도 24에서 세로로 뻗어 있는 배선(410)은 Vdd, Vss의 선택선 및 전원선으로 서 기능하는 트랜지스터의 게이트선이다. 이들은 폴리실리콘막을 패턴화함으로써 동시에 형성될 수 있다. 비선택된 비트선 및 워드선을 부동이 아니도록 유지하는 데 필요한 대로 전원선(Vss, Vdd)을 단순히 잠재적으로 고정시킬 것을 요구하지만, 이들이 상당히 낮은 저항이 아니도록 요구하지는 않는다. 따라서 이들 선을 위해 게이트 전극에 사용되는 동일한 폴리실리콘막을 사용할 수 있다. 수평으로 뻗어 있는 배선(411)은 개략적인 직선으로 도시되었지만, 이들은 트랜지스터의 소스 및 드레이과 접촉하는 금속 배선이다. 접촉 부분(412)은 비트선 및 워드선에 금속 배선을 연결시키도록 기능하여, 여기에, 도 18에 도시된 수직 상호연결선(즉, 접촉 플러그)(101 내지 104)이 연결된다.

전술한 셀 어레이에서 비트선 및 워드선은 바람직하게, 1F/1F(F: 최소 장치 특징 크기)의 선/공간으로써 형성된다. 이들 비트선과 워드선은 도 18에 도시된 바와 같이 기판상에 판독/기록 회로(200)에 라인 피치를 유지시키면서 연결된다. 이 경우에, 도 24에 도시된 금속 배선(411)은 동일한 1F/1F의 선/공간을 가지도록 형성된다. 이와 대조적으로, 금속 배선(411)의 길에 배치된 트랜지스터는 필요 전류를 공급하는 데 필요한 큰 영역을 가져야 한다. 이러한 관점에서 볼 때, 도 13에서 각 트랜지스터는 금속 배선(411)의 세 피치의 게이트 폭을 가지도록 형성된다.

트랜지스터 크기 및 금속 배선 피치가 전술한 바와 같이 결정될 때, 트랜지스터를 효과적으로 배치하기 위하여 주소 순서(0, 1, 2, 3)에 따라서 첨자가 붙여진 선택 신호선(S10, /S10)(S20), (S11, /S11)(S21), (S12, /S12)(S22) 그리고 (S13, /S13)(S23)은 (S10, /S10)(S20), (S12, /S12)(S22), (S11, /S11)(S21) 그리고 (S13, /S13)(S23)의 순서로 배치된다. 결과적으로, 선택 신호선 S10(S20)에 의해 선택된 트랜지스터 어레이 QN21(QN(51), QN23(QN53)과, 선택 신호선 S11(S21)에 의해 선택된 트랜지스터 어레이 QN23(QN52)는 선택 신호선 S12(S22)에 의해 선택된 트랜지스터 어레이 QN25(QN55), QN27(QN57)이다. 이러한 트랜지스터 배열을 사용함으로써, 배선을 유휴 공간없이 작은 피치로 배선을 배치한 금속 배선 영역내에서 큰 크기를 가진 트랜지스터를 배치할 수 있다.

이제 도 25 내지 도 27을 참조하여, 이중 다마신 방법(dual damascene method)을 사용하여 판독/기록 회로(200)로의 비트선, 워드선 및 접촉 부분을 동시에 형성하는 것을 설명할 것이다. 도 25는 판독/기록 회로(200)가 형성된 기판(10)을 덮고 있는 층간 절연막(11)상에 비트선(BL0)을 형성하는 것을 보여준다. 이들 비트선(BL0)의 형성과 동시에, 이중 다마신 공정에 의해 접촉 플러그(103a)를 형성한다. 이들은 적층되어 판독/기록 회로(200)에 워드선(WL0, WL1)를 연결하는 데 사용된다. 도 25에는 도시되지 않았지만, 비트선(BL0)의 단부를 판독/기록 회로(200)에 연결하기 위한 다른 접촉 플러그(103a, 104a)와 함께 동시에 형성한다.

그 후 도 26에 도시된 바와 같이, 프로그램가능 저항 소자와 다이오드를 서로 적층하여 각각 구성한 메모리셀을 사전결정된 피치로 비트선(BL0)상에 형성한다. 그 후 도 27에 도시된 바와 같이, 메모리셀(MC)을 덮도록 층간 절연막(17)을 침적시킨 후에, 이중 다마신 공정에 의해 워드선(WL0)을 막(17)상에 형성한다. 이 공정에서, 다음에 형성된 워드선(WL1)과 접촉 플러그(103a)에 연결될 접촉 플러그(103b, 104b)를 매립시킨다.

도 28A 내지 도 28C는 워드선(WL0) 방향을 따른 단면에서 워드선(WL0)과 접촉 플러그(103b, 104b)의 매립 공정을 상세히 보여준다. 도 28A는 메모리셀(MC)을 덮도록 층간 절연막(17)을 침적시키고 그 후에 평탄화시키는 상태를 도시한다. 그 후에, 도 28B에 도시된 바와 같이, 워드선 매립을 위하여 RIE(반응성 이온 에칭)에 의해 층간 절연막(17)에 배선 매립 트렌치(501)를 형성함으로써, 메모리셀(MC)의 상부면을 노출시킨다. 또한 접촉 플러그(103a, 104a)가 트렌치(501)보다 깊도록 매립된 위치에 접촉홀(502)을 형성한다. 그 후, 배선재료 금속층을 CMP(화학기계적 폴리싱) 방법에 의해 침적 및 처리한다. 결과적으로 도 28C에 도시된 바와 같이, 워드선(WL0)과 접촉 플러그(103b, 104b)은 동시에 매립 및 형성된다.

계속하여, 다마신 방법을 사용하여 메모리셀 형성, 층간 유전막 침적, 배선 및 접촉 플러그 형성을 주기적으로 수행한다. 이러한 공정을 사용함으로써, 도 19 및 도 20에 도시된 바와 같이 각 층의 비트선과 워드선을 기판상의 판독/기록 회로에 연결시키는 방식으로 4층 셀 어레이를 적층할 수 있다.

본 발명에 따라서, 셀 어레이와 판독/기록 회로를 작은 칩 영역에 집적시켜 형성한 프로그램가능 저항 메모리 장치를 제공할 수 있다.

Claims

반도체 기판과,

상기 반도체 기판 위에 형성되며, 인가 전압의 극성에 따라 결정되는 고저항 상태 또는 저저항 상태를 비휘발성 방식으로 기억하는 프로그램가능 저항 소자와 어떤 전압 범위(a certain voltage range)에서의 오프 저항값이 선택 상태의 저항값의 10배 이상인 액세스 소자의 적층 구조로 이루어지는 메모리 셀이 배열된 적어도 하나의 셀 어레이와,

상기 반도체 기판에 상기 셀 어레이의 아래에 위치하도록 형성된, 상기 셀 어레이의 데이터 판독 및 기록을 행하기 위한 판독/기록 회로

를 포함하고,

상기 액세스 소자는, 다이오드의 기능을 갖고, 제1 임계치 이상의 인가 전압에 의한 순방향 바이어스에서 제1 온 상태가 되고, 항복 전압이 되는 제2 임계치 이하의 인가 전압에 의한 역방향 바이어스에서 제2 온 상태가 되며,

상기 프로그램가능 저항 소자는, 상기 액세스 소자의 상기 제1 온 상태 및 상기 제2 온 상태에 따라 가역적으로 상기 고저항 상태 및 상기 저저항 상태가 되는 프로그램가능 저항 메모리 장치.
제1항에 있어서,

상기 프로그램가능 저항 소자는, 양전극(anode)과 음전극(cathode)에 의해 개재된, 금속 이온을 함유한 이온 도전체를 포함하는 프로그램가능 저항 메모리 장치.
제1항에 있어서,

상기 프로그램가능 저항 소자는, 양전극과 음전극에 의해 개재된, 전도성 입자가 분산된 중합체를 포함하는 프로그램가능 저항 메모리 장치.
제1항에 있어서,

상기 액세스 소자는 제너 다이오드, PN 접합 다이오드 및 쇼트키 다이오드(Shottky diode)로부터 선택된 다이오드인 프로그램가능 저항 메모리 장치.
제4항에 있어서,

상기 셀 어레이는

서로 병렬로 배치된 복수의 비트선과,

상기 각 비트선 상에 어떤 피치(pitch)로 배치된 메모리셀과,

상기 비트선과 교차하는 방향으로 상기 메모리셀의 상단부를 공통으로 연결하도록 각각 형성된 복수의 워드선

을 포함하는 프로그램가능 저항 메모리 장치.
제5항에 있어서,

상기 각 메모리셀의 상기 프로그램가능 저항 소자와 상기 액세스 소자로서의 기능을 하는 상기 다이오드는, 상기 프로그램가능 저항 소자의 양극이 상기 비트선에 연결되고, 상기 다이오드의 양극이 워드선에 연결되는 방식으로 적층되어 있는 프로그램가능 저항 메모리 장치.
제6항에 있어서,

복수의 셀 어레이는, 인접하는 2개의 셀 어레이 사이에 상기 비트선과 워드선의 적어도 하나를 공유하는 방식으로 적층되어 있는 프로그램가능 저항 메모리 장치.
제7항에 있어서,

상기 비트선 방향으로 상기 셀 어레이의 셀 배치 영역을 정의하는 제1 및 제2 경계의 외부에 배치되어, 상기 각 셀 어레이의 상기 비트선을 상기 판독/기록 회로로 연결하는 제1 및 제2 수직 배선과,

상기 워드선 방향으로 상기 셀 배치 영역을 정의하는 제3 및 제4 경계중 하나의 외부에 배치되어, 상기 각 셀 어레이의 상기 워드선을 상기 판독/기록 회로로 연결하는 제3 수직 배선

을 더 포함하는 프로그램가능 저항 메모리 장치.
제8항에 있어서,

상기 제1 내지 제3 배선은 상기 셀 어레이를 둘러싸도록 형성된 절연층에 매립된 접촉 플러그(contact plugs)로 형성되는 프로그램가능 저항 메모리 장치.
제4항에 있어서,

상기 판독/기록 회로는,

상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 순방향 바이어스로 하는 제1 기록 전압을 인가함으로써 그것의 프로그램가능 저항 소자를 저저항 상태로 설정하고, 상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 항복(breakdown)시키는 상기 제1 기록 전압과 반대되는 극성을 가진 제2 기록 전압을 인가함으로써 그것의 프로그램가능 저항 소자를 고저항 상태로 설정하도록 구성되는 프로그램가능 저항 메모리 장치.
제10항에 있어서,

상기 판독/기록 회로는,

상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 순방향 바이어스로 하는 상기 제1 기록 전압보다 낮은 판독 전압을 인가함으로써 그것의 프로그램가능 저항 소자의 데이터 상태를 검출하도록 구성되는 프로그램가능 저항 메모리 장치.
제6항에 있어서,

상기 판독/기록 회로는,

선택된 비트선 및 선택된 워드선을 통하여 상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 순방향 바이어스로 하는 제1 기록 전압을 인가함으로써 그것의 프로그램가능 저항 소자를 저저항 상태로 설정하고, 상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 항복시키는 상기 제1 기록 전압과 반대되는 극성을 가진 제2 기록 전압을 인가함으로써 그것의 프로그램가능 저항 소자를 고저항 상태로 설정하도록 구성되는 프로그램가능 저항 메모리 장치.
제12항에 있어서,

상기 판독/기록 회로는,

선택된 비트선 및 선택된 워드선을 통하여 상기 메모리셀 중 선택된 하나의 메모리셀에 그것의 액세스 소자인 다이오드를 순방향 바이어스로 하는 상기 제1 기록 전압보다 낮은 판독 전압을 인가함으로써 그것의 프로그램가능 저항 소자의 데이터 상태를 검출하도록 구성되는 프로그램가능 저항 메모리 장치.
제13항에 있어서,

상기 판독/기록 회로는,

비선택 상태에서 상기 비트선과 워드선간에 상기 메모리셀의 상기 다이오드를 역 바이어스를 가진 고임피던스 오프상태로 유지시키도록 하는 홀드 전압(hold voltage)을 인가하도록 구성되는 프로그램가능 저항 메모리 장치.
제7항에 있어서,

상기 복수의 셀 어레이의 각각에서 이웃하는 두 메모리셀은 하나는 고 저항 상태이고 다른 하나는 저저항 상태인 상보적 데이터(complementary data)를 저장하기 위한 쌍 셀(a pair cell)을 구성하고,

상기 쌍 셀의 상기 상보적 데이터는 하나의 데이터 비트로서 비트선쌍에 판독 출력되는 프로그램가능 저항 메모리 장치.
제15항에 있어서,

상기 쌍 셀을 구성하는 두 메모리셀은, 상기 복수의 셀 어레이의 각각에서, 그것들의 다이오드의 양극을 상기 워드선 중 한 워드선에 공통으로 연결하고 그것들의 프로그램가능 저항 소자의 양극을 비트선쌍에 연결하는 방식으로 서로 수평으로 이웃하는 프로그램가능 저항 메모리 장치.
제16항에 있어서,

상기 쌍 셀은, 상기 상보적 데이터가 판독 출력되는 상기 비트선쌍들 사이에 또다른 비트선이 배치되는 조건에서 선택되는 프로그램가능 저항 메모리 장치.
제15항에 있어서,

상기 쌍 셀을 구성하는 두 메모리셀은, 상기 복수의 셀 어레이에서 이웃하는 두 셀 어레이들 사이에서, 그것들의 다이오드의 양극을 상기 두 셀 어레이가 공유하는 상기 워드선 중 한 워드선에 공통으로 연결하고, 그것들의 프로그램가능 저항 소자의 양극을 상기 두 셀 어레이에 배치된 비트선에 각각 연결하는 방식으로 수직으로 이웃하는 프로그램가능 저항 메모리 장치.
제8항에 있어서,

상기 판독/기록 회로는,

판독 데이터가 전송되는 복수의 데이터선과 상기 비트선에 기록 펄스 신호를 전송하는 복수의 기록 펄스 신호선을 가진 글로벌 버스 영역 - 상기 데이터선과 상기 기록 펄스 신호선은 상기 셀 배치 영역의 중심 부분을 상기 비트선의 방향으로 교차하도록 배치됨 - 과,

상기 셀 배치 영역의 제1 및 제2 경계를 따라 각각 배치되어, 이웃하는 두 셀 어레이의 각 비트선이 연결되는 제1 및 제2 비트선 선택회로와,

상기 제1 및 제2 비트선 선택회로와 상기 글로벌 버스 영역 사이에 각각 배치되어, 상기 제1 및 제2 비트선 선택회로에 의해 각각 선택된 비트선의 데이터를 감지하는 제1 및 제2 감지 증폭기 어레이와,

상기 셀 배치 영역의 상기 제3 및 제4 경계 중 한 방향을 따라 배치되어, 상기 이웃하는 두 셀 어레이의 공유 워드선이 연결되는 워드선 선택회로와,

상기 셀 배치 영역의 상기 제3 및 제4 경계 중 다른 쪽 방향을 따라 배치되어, 상기 기록 펄스 신호선에 공급되는 상기 기록 펄스 신호를 발생하는 기록 회로

를 포함하는 프로그램가능 저항 메모리 장치.
제19항에 있어서,

상기 공유 워드선은 상기 워드선 선택 회로에 의해 선택되는 어떤 범위에서 동시에 활성화되며, 상기 이웃하는 두 셀 어레이의 각 비트선은 상기 제1 및 제2 비트선 선택 회로에 의해 각각 선택되는 어떤 범위에서 동시에 선택됨으로써, 상기 이웃하는 두 셀 어레이 내의 각각의 복수의 메모리셀에 동시에 액세스하는 프로그램가능 저항 메모리 장치.
제20항에 있어서,

상기 제1 및 제2 감지 증폭기 어레이는 상기 이웃하는 두 셀 어레이에서 동시에 선택되는 각각의 복수의 메모리셀의 데이터를 동시에 감지하기 위한 감지 증폭기를 가지며, 감지된 데이터는 상기 글로벌 버스 영역 내의 상기 데이터선으로 동시에 전송되는 프로그램가능 저항 메모리 장치.
제20항에 있어서,

상기 기록 회로는, 상기 이웃하는 두 셀 어레이에서 동시에 선택된 각각의 복수의 비트선에 전송되어야 할 기록 펄스 신호를, 상기 글로벌 버스 영역 내의 상기 기록 펄스 신호선에 동시에 출력하도록 구성되는 프로그램가능 저항 메모리 장치.
제19항에 있어서,

상기 각 셀 어레이에서 이웃하는 두 메모리셀은, 하나는 고저항 상태이고, 다른 하나는 저저항 상태인 상보적 데이터를 저장하기 위한 쌍 셀을 구성하며,

상기 제1 및 제2 감지 증폭기 어레이의 각각은, 상기 쌍 셀에 연결된 비트선쌍에 연결되어 상기 상보적 데이터로 인한 전류차를 감지하는 차동형 전류 감지 증폭기를 배열하여 구성되어 있는 프로그램가능 저항 메모리 장치.