KR20100097678A

KR20100097678A - 기억 장치 및 정보 재기록 방법

Info

Publication number: KR20100097678A
Application number: KR1020107012517A
Authority: KR
Inventors: 츠네노리 시이모토; 토모히토 츠시마; 슈이치로 야스다
Original assignee: 소니 주식회사
Priority date: 2007-12-12
Filing date: 2008-12-11
Publication date: 2010-09-03
Also published as: JP2009146478A; CN101889311A; TW200943297A; WO2009075315A1; TWI400706B; CN101889311B; US8369128B2; US20110149635A1

Abstract

제어를 요하는 전압을 줄여서, 주변 회로 규모를 작게 할 수 있는 기억 장치를 제공한다.
가변 저항 소자(10)의 전극(11)에는 비트선 BLR을 거쳐서 제1 전원(21)으로부터 제1 펄스 전압(VBLR), 트랜지스터 제어 단자(20c)에는 워드선 WL을 거쳐서 제2 전원(22)으로부터 셀 선택용의 제2 펄스 전압(VWL), 트랜지스터(20)의 제2 입출력 단자(20b)에는 비트선 BLT를 거쳐서 제3 전원(23)으로부터 제3 펄스 전압(VBLT)이 각각 공급된다. 정보의 재기입{再書入}시에 있어서, 조정 회로(24)에 의해 제3 전원(23)의 전압값(VBLT)를 조정하는 것에 의해, 셀 전압 및 셀 전류를 변경(감소 또는 증가)한다.

Description

기억 장치 및 정보 재기록 방법{STORAGE DEVICE AND INFORMATION RERECORDING METHOD}

본 발명은, 기억 소자 및 스위칭 소자를 가지는 메모리 셀을 구비한 기억 장치에 관한 것으로서, 특히 배리파이 제어에 의해 재기록을 행하기 위한 구동원{驅動源}을 가지는 기억 장치 및 정보 재기록 방법에 관한 것이다.

컴퓨터 등의 정보 기기에서는, 고속 동작이 가능한 고밀도의 DRAM(Dynamic Random Access Memory)이 널리 이용되고 있다. 그러나, DRAM에서는, 전자 기기에 이용되는 일반적인 논리 회로나 신호 처리 회로 등과 비교해서 제조 프로세스가 복잡하기 때문에, 제조 코스트가 비싸다고 하는 문제가 있다. 또, DRAM은, 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이며, 빈번하게 리프레시 동작을 행할 필요가 있다.

그래서, 전원을 꺼도 정보가 사라지지 않는 불휘발성 메모리로서, 예를 들면 FeRAM(Ferroelectric Random Access Memory; 강유전체 메모리)이나, MRAM(Magnetoresistive Random Access Memory, 자기{磁氣} 기억 소자) 등이 제안되어 있다. 이들 메모리에서는, 전력을 공급하지 않아도 기입{書入; write}한 정보를 장시간 계속 보존유지{保持; store}하는 것이 가능하고, 또 리프레시 동작을 행할 필요가 없으므로, 그 분만큼 소비 전력을 저감시킬 수가 있다. 그러나, FeRAM에서는 미세화가 용이하지 않다고 하는 문제가 있고, MRAM에서는 기입 전류가 크다고 하는 문제가 있었다(예를 들면, 비특허 문헌 1).

그래서, 데이터의 기입 속도의 고속화에 적합한 메모리로서, 예를 들면, 도 9 및 도 10에 도시한 바와 같은 새로운 타입의 기억 장치가 제안되어 있다.

도 9는, 이 기억 장치의 메모리 셀(100)을 도시한 것이다. 이 메모리 셀(100)은, 도 10에 단면 구조를 도시한 가변 저항 소자(110)과, MOS 트랜지스터(120)(스위칭 소자)를 구비하고 있다. 가변 저항 소자(110)는, 전극(111), 이온원 층(112), 고저항층(113) 및 전극(114)을 적층해서 형성된 것이다. 전극(111)은 비트선 BLR, 전극(114)은 MOS 트랜지스터(120)의 한쪽 단자에 각각 전기적으로 접속되어 있다. MOS 트랜지스터(120)의 다른쪽 단자는 비트선 BLT, MOS 트랜지스터(120)의 게이트는 워드선 WL에 각각 전기적으로 접속되어 있다.

이 기억 장치에서는, 이온원 층(112)으로부터 고저항층(113)을 향해서 전류가 흐르도록 전극(114) 및 전극(111)에 전압을 인가하면, 고저항층(113)이 저저항으로 변화해서 데이터가 기입된다. 역{逆}으로, 고저항층(113)으로부터 이온원 층(112)을 향해서 전류가 흐르도록 전극(114) 및 전극(111)에 전압을 인가하면, 고저항층(113)이 고저항으로 변화해서 데이터가 소거된다.

이 기억 장치에서는, 종래의 불휘발성 메모리 등과 비교해서, 단순한 구조로 메모리 셀을 구성할 수 있기 때문에 소자의 사이즈 의존성이 없고, 또한 큰 신호를 얻을 수 있기 때문에 스케일링에 강하다고 하는 특장{特長}을 가진다. 또, 저항 변화에 의한 데이터 기입 속도를 예를 들면 5나노초 정도로 빠르게 할 수 있고, 게다가 저전압(예를 들면 1V 정도) 또한 저전류(예를 들면 20㎂ 정도)로 동작시킬 수 있다고 하는 이점을 가진다.

비특허 문헌 1: 닛케이{日經} 일렉트로닉스, 2007. 7. 16호, p.98

그렇지만, 상기 기억 장치에서는, 종래 방법으로 기입을 행하도록 하면, 다음과 같은 문제가 생기고 있었다. 즉, 이런 종류의 기억 장치에 최적인 기입을 행하기 위해서는, 가변 저항 소자(110)에 대해서 인가하는 전압 및 전류를 소정의 범위로 제어할 필요가 있다. 도 11은 그 기입시의 등가{等價} 회로를 도시한 것이다. 전압의 제어는 주로 VBLR 조정 회로(121)에 의해 비트선 BLR의 전압(VBLR), 전류의 제어는 주로 VWL 조정 회로(122)에 의해 워드선 WL의 전압(VWL)을 각각 조정하는 것에 의해서 이루어진다. 이와 같이, 종래 방법에 의해서 최적인 기입을 행하기 위해는, 2개의 전압을 제어하기 위한 조정 회로가 필요하고, 이것이 주변 회로 규모의 증대를 초래하는 요인으로 되고 있었다.

또, 상기 VBL이나 VWL의 제어는 셀마다나, 어느 정도의 셀을 집합{集合}으로 한 블록 단위마다, 출하전의 초기 설정으로서 행하는 경우도 있지만, 셀마다, 기입 동작시마다 매회 조정하는 경우가 있다. 후자{後者}의 일반적인 기술로서 배리파이 판독출력{讀出; read}과 재기입{再書入; rewrite}을 조합하는 방법이 있다(이하, 합쳐서 단지 배리파이라고 부른다). 즉, 기입 동작후에 배리파이 판독출력을 행하고, 저저항이었으면 기입 성공으로서 기입 동작을 종료하고, 고저항이었으면 기입 실패로서 재기입을 행하는 것이며, 이 사이클을 어떤 상한 회수{回數}까지 반복{繰返}한다.

기입이 실패한 경우에는, 전압 및 전류의 최적 조건이 커지는 쪽으로 변동하고 있는 것이 예상되므로, 재기입을 행하는 경우에는, VBL, VWL 모두 전회{前回}의 기입보다도 전압을 증가시켜, 기입의 성공률을 향상시킨다. 이와 같은 복잡한 제어를 실현하려면 주변 회로의 증대가 불가피하지만, 상기와 같이 종래 수법에서는 2개의 전압을 제어할 필요가 있고, 이것이 주변 회로 규모의 증대를 더욱더 초래한다고 하는 문제가 있었다.

본 발명은 이러한 문제점을 감안해서 이루어진 것으로, 그 목적은, 제어를 요하는 전압을 줄여서, 주변 회로 규모를 작게 할 수 있는 기억 장치 및 정보 재기록 방법을 제공하는데 있다.

본 발명의 기억 장치는, 한쌍의 전극을 가지고, 상기 전극에의 전압 인가에 의해 정보가 기록되는 기억 소자와, 제1, 제2 입출력 단자 및 제어 단자를 가지고, 제1 입출력 단자가 기억 소자의 한쪽의 전극에 접속된 스위칭 소자와, 기억 소자의 다른쪽의 전극에 제1 전압을 공급하는 제1 전원과, 스위칭 소자의 제어 단자에 선택용의 제2 전압을 공급하는 제2 전원과, 스위칭 소자의 제2 입출력 단자에 제3 전압을 공급하는 제3 전원을 포함하고, 기억 소자에 대해서 정보를 기록할 때에 제3 전압의 전압값을 변경하는 조정 수단을 구비한 것이다. 상기 기억 소자로서는, 구체적으로는, 전극 사이에 다른{異} 극성의 펄스 전압이 인가되는 것에 의해 그 저항값이 가역적{可逆的}으로 변화하는 불휘발성의 가변 저항 소자이다.

본 발명의 기억 장치에서는, 조정 수단에 의해, 스위칭 소자의 제2 입출력 단자에 인가하는 전압의 크기가 제어되며, 이것에 의해 기억 소자에 인가되는 전압 및 전류가 모두 증가 또는 감소한다.

본 발명의 정보 재기록 방법은, 한쌍의 전극을 가지고, 상기 전극에의 전압 인가에 의해 정보가 기록되는 기억 소자와, 제1, 제2 입출력 단자 및 제어 단자를 가지고, 상기 제1 입출력 단자가 기억 소자의 한쪽의 전극에 접속된 스위칭 소자를 가지는 기억 장치의, 상기 기억 소자에 대해서 정보의 기록이 올바르게 실행되었는지 여부를 확인하는 배리파이 동작을 행하고, 그 결과에 따라 재기록을 행하는 정보 재기록 방법으로서, 배리파이 동작후의 재기록시마다, 상기 스위칭 소자의 제2 입출력 단자에 인가하는 전압의 크기를 변경하는 것이다.

본 발명의 기억 장치 및 정보 재기록 방법에 의하면, 기억 소자에 인가하는 전압 및 전류를 변경할 때에, 스위칭 소자의 제2 입출력 단자에 인가하는 전압만의 크기를 제어하도록 했으므로, 스위칭 소자의 제어 단자의 전압값은 변경하는 일없이, 1개의 전압을 제어할 뿐으로 기억 소자에 인가하는 전압 및 전류를 동시에 제어할 수가 있다. 즉, 제어하는 전압을 줄일 수가 있고, 주변 회로 규모를 작게 하는 것이 가능하게 된다.

도 1은 본 발명의 1실시형태에 관계된 기억 장치(메모리셀)의 회로 구성도,
도 2는 도 1에 도시한 메모리 셀의 구성을 도시하는 단면도,
도 3은 도 1에 도시한 메모리 셀의 정보 기입시의 등가 회로도,
도 4는 인가 전압·전류의 최적 범위를 설명하기 위한 특성도,
도 5는 배리파이 제어를 설명하기 위한 파형도,
도 6은 다른{他} 실시예에 관계된 메모리 셀의 정보 소거시의 등가 회로도,
도 7은 변형예에 관계된 메모리 셀의 정보 기입시의 등가 회로도,
도 8은 변형예에 관계된 메모리 셀의 정보 소거시의 등가 회로도,
도 9는 종래의 기억 장치(메모리 셀)의 회로 구성도,
도 10은 도 9에 도시한 메모리 셀의 구성을 도시하는 단면도,
도 11은 도 9에 도시한 메모리 셀의 정보 기입시의 등가 회로도,
도 12는 배리파이 제어를 설명하기 위한 파형도.

이하, 본 발명의 실시형태에 대해서, 도면을 참조해서 상세하게 설명한다.

[제1 실시형태]

도 1은, 본 발명의 제1 실시형태에 관계된 기억 장치의 메모리 셀(1)을 도시한 것이다. 메모리 셀(1)은, 기억 소자, 예를 들면 도 2에 도시한 가변 저항 소자(10)와, 스위칭 소자로서의 N채널 MOS형의 트랜지스터(20)를 구비하고 있다. 기억 장치는, 이 메모리 셀(1)을 기억 단위로 해서 복수개 매트릭스모양으로 배치한 것이다. 도 3은, 메모리 셀(1)의 기입 동작시의 등가 회로를 도시한 것이다.

가변 저항 소자(10)는, 예를 들면, 전극(11), 이온원 층(12), 고저항층(가변 저항층) 및 전극(14)을 적층해서 형성된 것이다.

전극(11, 14)은, 예를 들면 Al, Cu, W 등의 금속 재료에 의해 구성되어 있다. 고저항층(13)은, 예를 들면 금속 재료, 희토류 원소, 이들 혼합물의 산화물 혹은 질화물 , 또는 반도체 재료로 이루어지고, 후술하는 바와 같이 2개의 전극(11, 14) 사이에 전압을 인가하는 것에 의해, 전극(11, 14) 사이에 생기는 전기장{電場}의 향함{向; 방향}에 따라 저항값이 변화하는 기능을 가지고 있다.

이온원층(12)은, 예를 들면 Cu, Ag 및 Al중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함해서 구성되어 있고, 예를 들면 CuTeSi, GeSbTeSi, CuGeTeSi, AgGeTeSi, AgTeSi, AlTeSi, AlGeTeSi, ZrTeAl, CuZrTeAl, CuSSi, CuGeSSi, CuSeSi, CuGeSeSi 등으로 이루어진다.

상기 Cu, Ag은, 양{陽}이온으로 되었을 때에, 이온원 층(12)내나, 고저항층(13) 내를 이동하기 쉬운 원소이다. Te는, 이온원 층(12)의 저항값을, 가변 저항 소자(10)가 온했을 때의 고저항층(13)의 저항값보다도 작게 하는 것이 가능한 원소이다. 그 때문에, 이온원 층(12)에서, 카르코겐 원소로서 Te를 이용한 경우에는, 저항값이 크게 변화하는 부분을 고저항층(13)으로 한정할 수 있어, 메모리 동작의 안정성을 향상시킬 수가 있다. 또, 이온원 층(12)에서, 양이온으로 되는 원소로서 Cu를 이용하고, 또 카르코겐 원소로서 Te를 이용한 경우에는, 이온원 층(12)의 저항값을, 가변 저항 소자(10)가 온했을 때의 고저항층(13)의 저항값보다도 충분히 작게 할 수 있으므로, 메모리 동작의 안정성을 보다 향상시킬 수가 있다.

또, 상기 Al은 가변 저항 소자(10)가 저저항 상태로부터 고저항 상태에 전환{切替}될 때에 화학적으로 안정한 산화물을 형성하는 것이며, 이것에 의해 소거 상태(고저항 상태)의 보존유지 특성이 개선된다. Si는, 이온원 층(12)을 비정질화{非晶質化}하고, 이온원 층(12)의 결정화{結晶化} 온도를 상승시키는 것이 가능한 원소이다. 그 때문에, 이온원 층(12)에 Si를 적당량 함유시킨 경우에는, 프로세스시에 받는 열 등에 의한 결정화 등의 상태 변화가 억제되어, 메모리 동작의 안정성을 향상시킬 수가 있다.

이온원 층(12)에는, 예를 들면 TeAlZrOx와 같이, O(산소)를 더 포함시키도록 해도 좋고, 이것에 의해 데이터의 기입시의 보존유지 특성 및 저항값의 제어성이 향상한다.

도 3에 도시한 바와 같이, 가변 저항 소자(10)의 한쪽의 전극(11)은 비트선 BLR, 다른쪽의 전극(14)은 트랜지스터(20)의 제1 입출력 단자(드레인/소스)(20a)에 각각 전기적으로 접속되어 있다. 트랜지스터(20)의 제2 입출력 단자(소스/드레인)(20b)는 비트선 BLT, 트랜지스터(20)의 제어 단자(20c)(게이트 단자)는 워드선 WL에 각각 전기적으로 접속되어 있다.

가변 저항 소자(10)의 전극(11)에는 비트선 BLR을 거쳐서 제1 전원(21)으로부터 제1 펄스 전압(VBLR), 트랜지스터(20)의 제어 단자(20c)에는 워드선 WL을 거쳐서 제2 전원(22)으로부터 셀 선택용의 제2 펄스 전압(VWL), 또 트랜지스터(20)의 제2 입출력 단자(20b)에는 비트선 BLT를 거쳐서 제3 전원(23)으로부터 제3 펄스 전압(VBLT)이 각각 공급되도록 되어 있다.

여기서, 본 실시형태에서는, 제1 전원(21) 및 제2 전원(22)은 각각 그 기입의 전압값(펄스 높이)이 일정{一定}의 고정 전압원{電壓源}인데 대해, 제3 전원(23)은 그 전압값을 조정 회로(24)(조정 수단)에 의해 변경할 수 있는 것이다. 즉, 정보의 기입시에 있어서, 트랜지스터(20)의 제2 입출력 단자(20b)가 소스로서 작용하는 범위내에서, 전압값을 임의로 감소 또는 증가시키는 것이 가능하게 되어 있다. 구체적으로는, 예를 들면 제3 전원(23)에서는 전압값(펄스 높이)이 다른 복수의 기입용 DC 전원을 포함하는 구성을 가지고 있고, 그 선택이 조정 회로(24)에 의해 이루어진다. 또한, 펄스 전압에는, 문자 그대로의 펄스 파형에 한{限}하지 않고, 예를 들면 램프모양 파형의 전압도 포함된다.

다음에, 본 실시형태의 기억 장치(메모리 셀(1))의 동작에 대해서 설명한다.

(기입)

제1 전원(21) 및 제3 전원(23)에 의해, 전극(14)에 부{負}전위(-전위), 전극(11)에 정{正}전위(+전위)를 각각 인가해서, 이온원 층(12)으로부터 고저항층(13)을 향해서 전류를 흐르게 하면, 이온원 층(12)으로부터, Cu, Ag 및 Al중 적어도 1종류의 금속 원소가 이온화해서 고저항층(13)내를 확산해 가고, 전극(14)측에서 전자와 결합해서 석출{析出}하거나, 혹은 고저항층(13)의 내부로 확산한 상태로 머문{留}다. 그 결과, 고저항층(13)의 내부에 상기 금속 원소를 다량으로 포함하는 전류 패스가 형성되거나, 혹은 고저항층(13)의 내부에 상기 금속 원소에 의한 결함이 다수 형성되어, 고저항층(13)의 저항값이 낮아진다.

이 때, 이온원 층(12)의 저항값은, 고저항층(13)의 기입전의 저항값에 비해 원래 낮으므로, 고저항층(13)의 저항값이 낮아지는 것에 의해, 가변 저항 소자(10) 전체의 저항값도 낮아진다(다시 말해, 가변 저항 소자(10)가 온한다). 또한, 이 때의 가변 저항 소자(10) 전체의 저항이 기입 저항으로 된다. 그 후, 전극(11, 14)에 인가되고 있는 전위를 영{零}으로 해서 가변 저항 소자(10)에 가해지는 전압을 영으로 하면, 가변 저항 소자(10)의 저항값이 낮아진 상태로 보존유지된다. 이와 같이 해서 정보의 기입이 행해진다.

(소거)

다음에, 제1 전원(21) 및 제3 전원(23)에 의해, 전극(14)에 정전위(+전위), 전극(11)에 부전위(-전위)를 각각 인가해서, 고저항층(13)으로부터 이온원 층(12)을 향해서 전류를 흐르게 하면, 고저항층(13) 내에 형성되어 있던 전류 패스, 혹은 불순물 준위{準位}를 구성하는, 상기 금속 원소가 이온화해서, 고저항층(13) 내를 이동해서 이온원 층(12)측으로 되돌아간다. 그 결과, 고저항층(13) 내로부터, 전류 패스 혹은 결함이 소멸해서, 고저항층(13)의 저항값이 높아진다. 이 때, 이온원 층(12)의 저항값은 원래 낮으므로, 고저항층(13)의 저항값이 높아지는 것에 의해, 가변 저항 소자(10) 전체의 저항값도 높아진다(다시 말해, 가변 저항 소자(10)가 오프한다). 또한, 이 때의 가변 저항 소자(10) 전체의 저항이 소거 저항으로 된다. 그 후, 전극(11, 14)에 인가되고 있는 전위를 영으로 해서 가변 저항 소자(10)에 가해지는 전압을 영으로 하면, 가변 저항 소자(10)의 저항값이 높아진 상태로 보존유지된다. 이와 같이 해서, 기입된 정보의 소거가 행해진다.

이와 같은 과정을 반복해서 행하는 것에 의해, 가변 저항 소자(10)에 정보의 기입과, 기입된 정보의 소거를 반복해서 행할 수가 있다.

이 때, 예를 들면 가변 저항 소자(10) 전체의 저항이 기입 저항으로 되어 있는 상태(저저항 상태)를 「1」의 정보에, 가변 저항 소자(10) 전체의 저항이 소거 저항으로 되어 있는 상태(고저항 상태)를 「0」의 정보에, 각각 대응시키면, 전극(14)에 부전위를 인가하는 것에 의해서, 가변 저항 소자(10)의 정보를 「0」으로부터 「1」로 바꾸고, 전극(14)에 정전위를 인가하는 것에 의해서, 가변 저항 소자(10)의 정보를 「1」로부터 「0」으로 바꿀 수가 있다.

또, 이 가변 저항 소자(10)에서는, 광범위한 저항값을 보존유지할 수 있는 것이며, 예를 들면 저저항으로부터 고저항으로 변화시킬 때의 소거 전압을 제어해서 고저항 상태와 저저항 상태 사이의 중간적인 상태를 만들어 내면, 그 상태를 안정하게 보존유지할 수가 있다.

따라서, 2값{2値} 뿐만 아니라 다값{多値} 기억이 가능해져, 대용량화를 실현할 수가 있다.

(판독출력)

상기와 같이 기록된 정보의 판독출력을 행하는 경우에는, 전극(14)에 기입 동작이 일어나지 않을 정도의 부전위를 인가함과 동시에 전극(11)에 정전위를 인가, 또는 역으로 전극(14)에 소거 동작이 일어나지 않을 정도의 정전위를 인가함과 동시에 전극(11)에 부전위를 인가해서, 이온원 층(12) 및 고저항층(13)에 전류를 흐르게 하면, 기입 상태의 저항값, 소거 상태의 저항값에 대응한 미소한 전류가 흐른다. 이 전류값을, 예를 들면 메모리 셀 어레이의 외부에 설치한 센스 증폭기 등으로 검출하는 것에 의해, 가변 저항 소자(10)가 저저항 상태(「1」)인지, 고저항 상태(「0」)인지를 판별할 수가 있다.

이와 같이, 본 실시형태의 가변 저항 소자(10)에서는, 전극(11), 이온원 층(12), 고저항층(13) 및 전극(14)을 적층했을 뿐의 간이한 구조이므로, 미세화해도 정보의 기입 및 소거를 행할 수 있음과 동시에, 전력의 공급이 없어도, 고저항층(13)의 저항값을 보존유지할 수 있으므로, 정보를 장기{長期}에 걸쳐서 보존할 수가 있다. 또, 판독출력에 의해서 고저항층(13)의 저항값이 변화하는 일은 없고, 리프레시 동작을 행할 필요가 없으므로, 그 분만큼 소비 전력을 저감하는 것이 가능하다.

이에 더하여, 종래, 배리파이와 같은 복잡한 제어를 실현하려면 주변 회로의 증대가 불가피했지만, 본 실시형태에서는, 주변 회로 규모를 작게 할 수가 있다. 이하, 그 점에 대해서 설명한다.

(배리파이)

전술한 바와 같이 배리파이 동작에서는, 기입 동작후에 판독출력(배리파이 판독출력)을 행하고, 가변 저항 소자(10)가 저저항이었으면 기입 성공으로 기입 동작을 종료하고, 고저항이었으면 기입 실패로서 재기입을 행한다. 그리고, 이 사이클을 어떤 상한 회수까지 반복한다.

도 4는, 상기 메모리 셀의 기입 동작에서의, 최적인 인가 전압·전류의 범위를 모식적으로 도시한 것이다. 여기서, 셀 인가 전압이란 기입 동작의 초기에서 아직 저항값이 고저항 상태에서의 셀 인가 전압이며, 셀 인가 전류란 저항값이 저저항으로 변화한 후의 상태에서의 셀 인가 전류를 의미한다. 최적인 인가 전압·전류의 범위는 각각의 상한·하한으로 둘러싸인 사각형으로 모식적으로 표현{表}할 수 있다. 전형적인 셀의 범위가 a이고, 위쪽으로 시프트한 예가 b, 아래쪽으로 시프트 한 예가 c이다. 이와 같은 시프트는 셀 특유의 셀 사이의 편차로 발생하는 경우도 있으며, 동일한 셀이라도 반복 동작에 의한 특성의 변동으로 발생하는 경우도 있다. 본 실시형태의 메모리 셀에서는, 이와 같은 시프트는, 전압과 전류에 상관이 있는 경우가 많고, 영역 D나 영역 E와 같이 전압과 전류가 서로 역방향의 영역으로 시프트하는 경우는 거의 없다.

최적인 인가 전압·전류의 범위가 b로 시프트한 경우에는 도면의 실선의 화살표와 같이, 셀 인가 전압과 셀 인가 전류를 모두 센터 조건보다 증가시켜 기입을 행할 필요가 있고, c로 시프트한 경우에는 도면의 파선{破線}의 화살표와 같이, 셀 인가 전압과 셀 인가 전류를 모두 센터 조건보다 감소시켜 재기입을 행할 필요가 있다. 이하, 본 실시형태에서의 재기입의 수법{手法}에 대해서, 종래의 수법과 비교하면서 설명한다.

우선, 도 9에 도시한 종래의 메모리 셀(100)에서는, 셀 인가 전압·전류는 각각, 이하와 같이 근사{近似}할 수 있다.

[수학식 1]

여기서, W: 채널폭, L: 채널 길이, ㎲: 캐리어의 표면 이동도, Cox: 단위면적 당의 게이트 용량, Vg: 게이트 전압, Vs(=0V): 소스 전압, Vt: 임계값{threshold} 전압이다. 셀 인가 전압은 VBL 그 자체이며, 셀 인가 전류는 VWL에 의존한다.

기입이 실패한 경우에는, 도 4의 b의 영역으로 변동하고 있는 것이 예상되므로 , 재기입을 행하는 경우에는, 도 12의 (a), (b)에 도시한 바와 같이 VBL, VWL 모두 전회의 기입보다도 전압을 증가시켜, 기입의 성공률을 향상시킨다. VBLmin(VWLmin)을 초기값으로 하고, 사이클 상한 4회, 전압 상한 VBLmax(VWLmax)까지 배리파이를 행하는 예이다. 전압은 매회, ΔVBL(ΔVWL)만큼 증가시킨다. 도면중에서 배리파이 판독출력은 도시하고 있지 않지만, 배리파이 판독출력은 전압 펄스의 인가후에 삽입된다.

이와 같은 복잡한 제어를 실현하려면 주변 회로의 증대가 불가피하지만, 종래 수법에서는 VWL과 VBL의 2개의 전압을 제어할 필요가 있어, 주변 회로 규모의 증대를 더욱더 초래한다고 하는 문제가 있었다.

이에 대해서, 본 실시형태에서는, VWL, VBLR의 2개의 전압은 고정값으로 하고, VBLT만을 변경가능하게 하는 것이며, 이것에 의해 셀 인가 전압, 전류 모두 변경가능하게 한 것이다.

전술한 도 3은 기입 동작시의 등가 회로를 도시한 것이며, 제3 전원(23)의 전압값(VBLT)은 트랜지스터(20)의 제2 입출력 단자(20b)가 소스로서 작용하는 전압 범위로 설정되어 있고, VWL, VBLR, VBLT 중에서, VBLT가 최저 전위로 되도록 전압 범위가 설정되어 있다.

도 3의 등가 회로에서는, 셀 인가 전압·전류는 각각, 이하와 같이 근사할 수 있다.

[수학식 2]

여기서, W: 채널폭, L: 채널 길이, ㎲: 캐리어의 표면 이동도, Cox: 단위면적 당의 게이트 용량, Vg: 게이트 전압, Vs: 소스 전압, Vt: 임계값 전압이다.

이상의 근사식으로부터 명확한 바와 같이, VWL, VBLR의 2개의 전압은 고정값으로 해도 VBLT만을 제어함으로써, 셀 인가 전압, 전류 모두 제어할 수 있다는 것을 알 수 있다.

도 4에서, 최적인 인가 전압·전류의 범위가 b로 시프트한 경우에는, 본 실시형태에서는, 도면의 실선의 화살표와 같이, VBLT만을 감소시킴으로써 셀 인가 전압과 셀 인가 전류를 동시에 증가시켜 기입을 행하고, c로 시프트한 경우에는 도면의 파선의 화살표와 같이, VBLT만을 증가시켜 셀 인가 전압과 셀 인가 전류를 동시에 센터 조건보다 감소시켜 기입을 행한다.

도 5는, 본 실시형태에서의 배리파이 제어의 1예의 모식도를 도시한 것이다. 도 5의 (a)는 VBLT, 도 5의 (b)는 VBLT-VBLT(셀 인가 전압), 도 5의 (c)는 VWL-VBLT(=Vg-Vs)를 각각 도시하고 있다. 기입 동작후에 배리파이 판독출력을 행하고, 저저항이었으면 기입 성공으로서 기입 동작을 종료하고, 고저항이었으면 기입 실패로서 재기입을 행한다. 이 사이클을 어떤 상한 회수까지 반복한다.

기입이 실패한 경우는, 도 4의 b의 영역으로 변동하고 있는 것이 예상되므로, 재기입을 행하는 경우에는, 도 5의 (a)에 도시한 바와 같이 VBLT의 전압을 전회의 기입보다도 감소시켜, 등가적으로 기입 전압과 전류를 동시에 증대시켜, 기입의 성공률율을 향상시킨다. 여기에서는, VBLTmax를 초기값으로 하고, 사이클 상한 4회, 전압 하한 VBLmin=0V까지 배리파이를 행하는 예로 하고 있다. 본 실시형태에서는, 전압은 매회 ΔVBLT만큼 증가시킨다. 도면중에서 배리파이 판독출력은 도시하고 있지 않지만, 배리파이 판독출력은 전압 펄스의 인가후에 삽입된다.

이와 같이 본 실시형태에서는, VBLT만을 제어함으로써, 셀 인가 전압과 전류를 동시에 제어할 수 있기 때문에, 복잡한 제어가 불필요해져, 주변 회로의 구성을 간소화할 수가 있다.

이하, 본 발명의 다른 실시형태에 대해서 설명한다. 또한, 제1 실시형태와 동일한 구성요소에 대해서는 그 설명을 생략하고, 다른 부분에 대해서만 설명한다.

[제2 실시형태]

도 6은 도 3의 가변 저항 소자(10)의 접속을 역방향으로 한 메모리 셀(2)의 소거 동작시의 등가 회로를 도시하는 것이다. 이 경우, 가변 저항 소자(10)에서의 전류의 흐름은 기입시(도 3)의 경우와는 역방향으로 된다. 여기에서는, 셀 인가 전압이란, 저항값이 고저항으로 변화한 후의 상태에서의 전압이며, 셀 인가 전류란 소거 동작의 초기에서 아직 저항값이 저저항 상태에서의 셀 인가 전류로 재정의{再定義}된다. 그 밖은, 제1 실시형태(도 3)와 마찬가지이며, 제3 전원(23)(VBLT)만을 제어함으로써 셀 인가 전압과 전류를 동시에 제어할 수 있다.

[변형예]

이상으로 설명한 메모리 셀(1, 2)에서는, NMOS 구성의 트랜지스터(20)를 이용했지만, 도 7 및 도 8에 도시한 메모리 셀(3) 및 메모리 셀(4)과 같이, PMOS 구성의 트랜지스터(30)를 이용해도 좋다.

도 7은 메모리 셀(3)의 기입 동작시의 등가 회로를 도시하고 있다. VBLT의 전압 설정은 트랜지스터(30)의 비트선 BLT가 소스 단자로서 작용하는 전압 범위로 설정되어 있다. 즉, VWL, VBLR, VBLT 중에서, VBLT 가 최고 전위로 되는 전압 범위이다. 본 실시형태에서도, VWL, VBLR의 2개의 전압은 고정값이고, VBLT만을 제어한다. 여기서, 셀 인가 전압은 이하와 같이 근사할 수 있다.

[수학식 3]

그 밖은 도 3과 마찬가지이며, VBLT만을 제어함으로써 셀 인가 전압과 전류를 동시에 제어할 수 있다.

도 8은 메모리 셀(4)의 소거 동작시의 등가 회로를 도시하는 것으로, 가변 저항 소자(10)의 전류의 흐름은 도 7의 경우와는 역방향으로 된다. 여기에서는, 셀 인가 전압이란, 저항값이 고저항으로 변화한 후의 상태에서의 전압이며, 셀 인가 전류란 소거 동작의 초기에서 아직 저항값이 저저항 상태에서의 셀 인가 전류로 재정의된다. 그 밖은 도 7과 마찬가지이며, VBLT만을 제어함으로써 셀 인가 전압과 전류를 동시에 제어할 수가 있다.

이상, 실시형태 및 변형예를 들어 본 발명을 설명했지만, 본 발명은 상기 실시형태 등에 한정되는 것은 아니며, 갖가지 변형가능하다. 예를 들면, 상기 실시형태에서는 배리파이 제어에 대해서 설명했지만, 본 발명은 배리파이 제어만 한하지 않고, 개별적으로 기입 전압을 제어하는 경우에도 적용가능하다.

또, 상기 실시형태에서는, 1개의 선택 트랜지스터에 대해서 1개의 가변 저항 소자(10)를 접속한 메모리 셀(소위 1T-1R형의 메모리셀)을 예로 들어 설명했지만, 본 발명은 1개의 선택 트랜지스터에 대해서 복수의 가변 저항 소자(10)를 접속한 구성의 메모리 셀에 대해서 적용하는 것도 가능하다.

또, 가변 저항 소자(10)의 구조에 대해서도 상기 실시형태의 것에 한하지 않고, 다른 구성, 예를 들면 도 2의 단면 구성에서, 이온원 층(12)과 고저항층(13)과의 적층 순서를 역으로 한 구성으로 한 것, 혹은 이온원 층(12)을 설치하는 대신에 이온원 층(12)에 이용되는 금속 원소를 고저항층(13)에 함유시킨 구성의 것, 나아가서는 이온원 층(12)에 이용되는 금속 원소를 전극에 함유시켜, 전극이 이온원 층(12)을 겸하도록 한 구성의 것 등이라도 좋고, 본 발명은 이와 같은 가변 저항 소자를 이용한 기억 장치의 어느 것에도 적용가능하다.

나아가서는, 기억 소자로서는 이와 같은 가변 저항 소자(10)에 한하지 않고, 그 밖의 소자, 예를 들면 상{相} 변화 메모리를 이용하는 것도 가능하고, 이와 같은 메모리를 이용한 기억 장치로 해도 좋다.

또, 스위칭 소자로서는, 2개의 입출력 단자 및 제어 단자를 가지는 것이면 좋고, MOS 트랜지스터 외에, 바이폴라 트랜지스터를 적용하는 것도 가능하다.

10: 가변 저항 소자, 11: 전극, BLR: 비트선, 21: 제1 전원, VBLR: 제1 펄스 전압, 20: 트랜지스터, 20b: 트랜지스터의 제2 입출력 단자, 20c: 트랜지스터 제어 단자, WL: 워드선, 22: 제2 전원, VWL: 제2 펄스 전압, BLT: 비트선, 23: 제3 전원, VBLT: 제3 펄스 전압, 24: 조정 회로, VBLT: 제3 전원의 전압값.

Claims

한쌍의 전극을 가지고, 상기 전극에의 전압 인가에 의해 정보가 기록되는 기억 소자와,
제1, 제2 입출력 단자 및 제어 단자를 가지고, 상기 제1 입출력 단자가 상기 기억 소자의 한쪽 전극에 접속된 스위칭 소자와,
상기 기억 소자의 다른쪽 전극에 제1 전압을 공급하는 제1 전원과,
상기 스위칭 소자의 제어 단자에 선택용의 제2 전압을 공급하는 제2 전원과,
상기 스위칭 소자의 제2 입출력 단자에 제3 전압을 공급하는 제3 전원을 포함하고, 상기 기억 소자에 대해서 정보를 기록할 때에 상기 제3 전압의 전압값을 변경하는 조정 수단
을 구비한 기억 장치.
제1항에 있어서,
상기 기억 소자는, 상기 전극 사이에 다른{異} 극성의 펄스 전압이 인가되는 것에 의해 저항값이 가역적{可逆的}으로 변화하는 불휘발성의 가변 저항 소자인 기억 장치.
제2항에 있어서,
상기 스위칭 소자는 MOS 트랜지스터이고, 상기 조정 수단은, 상기 가변 저항 소자에 대해서 정보를 기록할 때에, 상기 제3 전압의 전압값을, 상기 MOS 트랜지스터의 제2 입출력 단자가 소스 단자로서 작용하는 범위내에서 감소 또는 증가시키는 기억 장치.
제3항에 있어서,
상기 조정 수단은, 상기 기억 소자에서 정보의 기록이 올바르게 실행되었는지 여부를 확인하는 배리파이 동작의 결과에 따라 재기록을 행할 때마다{度}, 상기 제3 전압의 전압값을 변경하는 기억 장치.
제4항에 있어서,
상기 제1 전압 및 제2 전압의 전압값은 변경하지 않는 기억 장치.
제2항에 있어서,
상기 기억 소자는, 상기 전극 사이에 고저항층과, 상기 고저항층에 접함과 동시에 이온화가 용이한 금속 원소를 함유하는 이온원 층을, 더 가지는 기억 장치.
제2항에 있어서,
상기 기억 소자는, 상기 전극 사이에 고저항층을 가지고, 상기 고저항층내에 이온화가 용이한 금속 원소를 함유하는 기억 장치.
제6항에 있어서,
상기 금속 원소는, Cu, Ag 및 Al중의 적어도 1종류의 원소인 기억 장치.
제6항에 있어서,
상기 고저항층에 접하는 층내, 혹은 상기 고저항층 내에, S, Se, Te 및 O중의 적어도 1종류의 원소를 포함하는 기억 장치.
제6항에 있어서,
상기 전극 사이에 펄스 전압을 인가하면, 상기 이온원층으로부터 상기 고저항층 중으로 이온화한 상기 금속 원소가 이동해서 상기 기억 소자의 저항이 내려가는 기억 장치.
한쌍의 전극을 가지고, 상기 전극에의 전압 인가에 의해 정보가 기록되는 기억 소자와,
제1, 제2 입출력 단자 및 제어 단자를 가지고, 상기 제1 입출력 단자가 상기 기억 소자의 한쪽 전극에 접속된 스위칭 소자를 가지는 기억 장치의, 상기 기억 소자에 대해서 정보의 기록이 올바르게 실행되었는지 여부를 확인하는 배리파이 동작을 행하고, 그 결과에 따라 재기록을 행하는 정보 재기록 방법으로서,
배리파이 동작후의 재기록 시마다, 상기 스위칭 소자의 제2 입출력 단자에 인가하는 전압의 크기를 변경하는 정보 재기록 방법.
제11항에 있어서,
상기 기억 소자는, 상기 전극 사이에 다른 극성의 펄스 전압이 인가되는 것에 의해 그 저항값이 가역적으로 변화하는 불휘발성의 가변 저항 소자인 정보 재기록 방법.