JP4563511B2 - 不揮発性記憶装置 - Google Patents

Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する、いわゆる抵抗変化素子とトランジスタとで構成されたメモリセルを有する不揮発性記憶装置に関する。

近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。ここで抵抗変化素子とは、電気的信号によって抵抗状態が低抵抗状態と高抵抗状態との間で可逆的に変化する性質を有し、さらにはこの抵抗状態に対応した情報を、不揮発的に記憶することが可能な素子である。

このような抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線及びソース線との交点の位置に、ＭＯＳトランジスタ及び抵抗変化素子が直列に接続された、いわゆる１Ｔ１Ｒ（１トランジスタ１抵抗体）型と呼ばれるメモリセルをマトリクス状にアレイ配置することにより構成された不揮発性記憶装置が一般的に知られている。

特許文献１には、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。

図１８は、特許文献１の中で示されている従来のメモリセルの断面を示す模式図である。メモリセル１０１１は、半導体基板１００１上に作製された第１の拡散層領域であるソース領域１００２及び第２の拡散層領域であるドレイン領域１００３と、ゲート酸化膜１００４上に形成されたゲート電極１００５からなる選択トランジスタ１００６と、電圧印加によって抵抗値が変化する抵抗変化材料１００８を下部電極１００７と上部電極１００９との間に挟持してなる抵抗変化素子１０１０とを備えている。ここで、電気的に接続されるドレイン領域１００３と下部電極１００７とは、導電性ビアを介して直列に接続されている。また、上部電極１００９はビット線となる金属配線１０１２に導電性ビアを介して、ソース領域１００２はソース線となる金属配線１０１３に導電性ビアを介してそれぞれ接続される。また、ゲート電極１００５はワード線に接続される。なお、特許文献１においては、抵抗変化材料１００８として、Ｐｒ_1-xＣａ_xＭｎＯ₃（ＰＣＭＯ）、Ｌａ_1-xＳｒ_xＭｎＯ₃（ＬＳＭＯ）などが開示されている。

以上のように構成されたメモリセル１０１１において、上部電極１００９にＶｐｐの電圧パルスを、ソース領域１００２にＶｓｓの電圧パルスを、ゲート電極に所定の電圧振幅Ｖｗｐの電圧パルスをそれぞれ印加することにより、抵抗変化材料１００８を低抵抗状態から高抵抗状態に変化させることができ、他方、上部電極１００９にＶｓｓの電圧パルスを、ソース領域１００２にＶｐｐの電圧パルスを、ゲート電極に所定のＶｗｅの電圧パルスをそれぞれ印加することにより、抵抗変化材料１００８を高抵抗状態から低抵抗状態に変化させることができる。

特開２００５−２５９１４号公報

上記のような抵抗変化素子を用いた不揮発性記憶装置の場合、安定した動作を実現するためには、抵抗変化素子の抵抗値を確実に変化させることが必要になる。そして、抵抗変化素子の抵抗値を確実に変化させるためには、通常の書き込みの際に用いられる電圧よりも高い電圧を抵抗変化素子に対して一時的に印加する必要がある場合がある。

このように、通常の書き込みの際よりも高い電圧を抵抗変化素子に印加するためには、選択トランジスタのサイズを大きくすることが考えられるものの、セルのレイアウト面積の増大を招く等の不都合が生じるため、好ましくない。

本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、各メモリセルを構成する選択トランジスタのサイズを大きくすることなく、安定した動作を実現することができる不揮発性記憶装置を提供することにある。

上記課題を解決するための本発明の不揮発性記憶装置の一形態は、第１導電型の領域を有する半導体基板と、前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する。

これにより、メモリセルへの書き込み時に、そのメモリセルを構成する選択トランジスタの基板に、その選択トランジスタに対して順方向となるようにバイアスが印加されるので、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各メモリセルを構成する選択トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。

本発明に係る不揮発性記憶装置によれば、メモリセルを構成する選択トランジスタのサイズを大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができるため、安定した動作を実現することができる。

よって、不揮発性記憶装置の高集積化が可能となり、本発明の実用的意義は極めて高い。

図１は、本発明の実施の形態１において、不揮発性記憶装置が備える抵抗変化素子の構成を示す断面図である。 図２（ａ）〜図２（ｃ）は、本発明の実施の形態１において、不揮発性記憶装置が備える抵抗変化素子の製造工程を示す断面図である。 図３は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示す断面図である。 図４は、メモリセルの両端に所定の電圧を印加したときに、抵抗変化素子に実効的に印加される電圧（素子印加電圧）と抵抗変化素子の抵抗値（素子抵抗値）との関係を示すグラフである。 図５は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。 図６は、図５におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図７（ａ）〜図７（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図８は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すフローチャートである。 図９（ａ）及び図９（ｂ）は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１０は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１１（ａ）及び図１１（ｂ）は、本発明の実施の形態３において、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフである。 図１２（ａ）及び図１２（ｂ）は、本発明の実施の形態４において、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフである。 図１３は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１４（ａ）及び図１４（ｂ）は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１５は、本発明の実施の形態５において、抵抗変化素子単体の追加書き込みによる抵抗状態の変化を示すグラフである。 図１６（ａ）は、本発明の実施の形態５に係る不揮発性記憶装置の動作例を示すフローチャートであり、図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。 図１７は、本発明の実施の形態６に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１８は、従来のメモリセルの断面を示す模式図である。

本発明に係る不揮発性記憶装置の一形態は、第１導電型の領域を有する半導体基板と、前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する。これにより、メモリセルへの書き込み時に、そのメモリセルを構成する選択トランジスタの基板に、その選択トランジスタに対して順方向となるようにバイアスが印加されるので、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各メモリセルを構成する選択トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。

なお、本明細書において、「不揮発性記憶装置への書き込み」、「メモリセルへの書き込み」、あるいは、単に「書き込み」とは、厳密には、メモリセルを構成する抵抗変化素子への書き込み（低抵抗状態から高抵抗状態への遷移、及び、高抵抗状態から低抵抗状態への遷移の両方を含む）を意味する。また、「選択トランジスタ」を、単に、「トランジスタ」とも呼ぶ。また、バイアス電圧の大きさとしては、接合されたＰ型半導体からＮ型半導体に電流が流れるしきい値電圧よりも小さい電圧であればよい。

ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、メモリセルを初期化するケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる初期化処理において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に初期化処理が行われる。

ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、抵抗変化素子を低抵抗状態から高抵抗状態に遷移（つまり、「高抵抗化」、略して「ＨＲ化」）させるケースに限定してもよい。これにより、ＨＲ化において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されるので、低抵抗状態に比べて不安定な高抵抗状態における抵抗変化素子の抵抗値のばらつきが抑制される。

ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、メモリセルに追加書き込みをするケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる追加書き込みにおいて、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に（あるいは、より少ない回数で）追加書き込みが完遂される。

ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、リフレッシュ処理、つまり、一定回数に達したときにより大きな書き込み電圧で書き込むケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされるリフレッシュ処理において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実にリフレッシュ処理が行われる。

ここで、前記半導体基板が有する前記第１導電型の領域は、前記半導体基板に形成された第１導電型のウェルであり、前記基板バイアス回路は、前記ウェルに前記第１のバイアス電圧を印加する構成としてもよい。つまり、メモリセルを構成する選択トランジスタは、半導体基板に形成されたウェル内に形成されてもよい。これにより、ウェルに対してバイアス電圧を印加することで基板バイアスを実施することができるので、基板本体を別の電位（例えば、グランド）に固定したまま、基板バイアスを実施することができる。

ここで、前記選択回路によって選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるための第２のバイアス電圧を印加するソース線バイアス回路をさらに備えてもよい。これにより、選択メモリセルを構成する選択トランジスタに対して基板バイアスが実施された場合において、非選択メモリセルを構成する選択トランジスタへの基板バイアス効果が抑制されるので、非選択メモリセルに流れるリーク電流が抑制される。

以下、本発明の好ましい実施の形態を、図面を参照しながら詳細に説明する。

（実施の形態１）
まず、本発明に係る実施の形態１における不揮発性記憶装置について説明する。

［抵抗変化素子の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子の構成を示す断面図である。図１に示すように、この抵抗変化素子１００は、基板１０１と、基板１０１の上に形成された酸化物層１０２と、酸化物層１０２の上に形成された下部電極１０３（本発明に係る第１電極又は第２電極の一例）と、下部電極１０３の上に形成された抵抗変化層１０４と、抵抗変化層１０４の上に形成された上部電極１０５（本発明に係る第２電極又は第１電極の一例）とを備えている。下部電極１０３及び上部電極１０５は、抵抗変化層１０４と電気的に接続されている。なお、本図では、抵抗変化素子として、下部電極１０３よりも下の層（基板１０１、酸化物層１０２）が図示されているが、本発明に係る抵抗変化素子としては、少なくとも下部電極１０３と、抵抗変化層１０４と、上部電極１０５とを具備していればよい。

基板１０１としては、例えばシリコン単結晶基板または半導体基板を用いることができる。しかし、これに限定されるわけではない。抵抗変化層１０４は、比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することも可能である。

また、下部電極１０３及び上部電極１０５は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）及びＣｕ（銅）のうちの１つまたは複数の材料を用いて構成される。

抵抗変化層１０４は、下部電極１０３及び上部電極１０５間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含む層であり、本実施の形態では、第１の金属酸化物層と、当該第１の金属酸化物層よりも酸素含有率が高い第２の金属酸化物層との積層構造を含んでいる。具体的には、抵抗変化層１０４は、第１の金属酸化物層の一例である第１のタンタル酸化物層１０４ａと、第２の金属酸化物層の一例である第２のタンタル酸化物層１０４ｂとが積層されて構成されている。ここで、第２のタンタル酸化物層１０４ｂの酸素含有率は、第１のタンタル酸化物層１０４ａの酸素含有率よりも高くなっている。

［抵抗変化素子の製造方法］
上記のように構成される抵抗変化素子１００は、次のようにして製造することが可能である。

図２（ａ）〜図２（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子１００の製造工程の一例を示す断面図である。

まず、図２（ａ）に示すように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、下部電極１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、下部電極１０３上に、第１のタンタル酸化物層１０４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。

ここで、第１のタンタル酸化物層１０４ａの堆積は、以下に述べる条件で行うことが可能である。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０^-6Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷとし、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ_1.6）の第１のタンタル酸化物層１０４ａを３０ｎｍ堆積できる。

次に、図２（ｂ）に示すように、第１のタンタル酸化物層１０４ａの最表面を酸化してその表面を改質する。この酸化処理により、第１のタンタル酸化物層１０４ａよりも酸素含有率の高い第２のタンタル酸化物層１０４ｂが形成される。ここで、第２のタンタル酸化物層１０４ｂの膜厚は５ｎｍである。

その後、第２のタンタル酸化物層１０４ｂ上に、上部電極１０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。なお、第２のタンタル酸化物層１０４ｂが大気中で酸化されるのを避けるため、上部電極１０５の形成は、第２のタンタル酸化物層１０４ｂを堆積後速やかに行うことが好ましい。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０６を形成し、ドライエッチングによって、素子領域１０７を形成する（図２（ｃ）参照）。ここで素子領域１０７は、例えば一辺が０．５μｍの四角形状とすることができる。

［メモリセルの構成］
図３は、上記のようにして製造された抵抗変化素子を備える本発明の実施の形態１の不揮発性記憶装置が備えるメモリセルアレイを構成する一つのメモリセル３００の構成を示す断面図である。ここでは、メモリセル３００に接続された周辺の構成要素も一緒に図示されている。なお、メモリセルとは、本実施の形態では、直列に接続された抵抗変化素子と選択トランジスタとから構成される記憶素子である。

半導体基板３０１は、例えば、Ｎ型シリコン基板であり、トランジスタ３１７を形成するための第１導電型の領域（本実施の形態では、Ｐ型ウェル（Ｐ型拡散層）３０１ａ）を有する。

半導体基板３０１上に、トランジスタ３１７（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ）、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、及び第３配線層３１１が、順に形成されている。なお、トランジスタ３１７を構成する第１のＮ型拡散層領域３０２ａ及び第２のＮ型拡散層領域３０２ｂは、それぞれ、本発明に係る第２導電型の第１の拡散領域及び第２導電型の第２の拡散領域の一例である。

図３に示すように、第４ビア３１０と接続される第３配線層３１１がビット線ＢＬ０となり、トランジスタ３１７の第１のＮ型拡散層領域３０２ａと電気的に接続された第１配線層３０５及び第２配線層３０７が、ソース線ＳＬ０となる。

トランジスタ３１７は、半導体基板３０１内に形成されたＰ型ウェル３０１ａ内に形成されたＮＭＯＳトランジスタである。Ｐ型ウェル３０１ａへは基板端子ＢＢ０が接続されており、この基板端子ＢＢ０はさらに基板バイアス回路（図示せず）に接続されている。この基板バイアス回路は、基板端子ＢＢ０を介してＰ型ウェル３０１ａに電圧を印加することによって、トランジスタ３１７の基板領域に、トランジスタ３１７のソース、ドレインの拡散領域（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ）に対して順方向の基板バイアス電圧（本発明に係る第１のバイアス電圧）を印加することができる。これにより、トランジスタ３１７の基板電位が制御される。

なお、「順方向の基板バイアス電圧を印加する」とは、トランジスタが形成されている第１導電型の基板領域（あるいは、ウェル）と、そのトランジスタのソース及びドレインが形成されている第２導電型の拡散領域とが順方向にバイアスされるように、基板領域に電圧を印加することを意味し、具体的には、第１導電型の基板領域がＰ型半導体であって第２導電型の拡散領域がＮ型半導体である場合には第１導電型の基板領域に第２導電型の拡散領域を基準に正の電圧を印加することであり、その逆に、第１導電型の基板領域がＮ型半導体であって第２導電型の拡散領域がＰ型半導体である場合には第１導電型の基板領域に第２導電型の拡散領域を基準に負の電圧を印加することである。

図３における拡大図に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ及び上部電極３０９ｃの積層構造で構成されている。ここで、下部電極３０９ａは、第２配線層３０７と接続される第３ビア３０８に接続され、上部電極３０９ｃは、第３配線層３１１と接続される第４ビア３１０に接続されている。

抵抗変化層３０９ｂは、図１を参照して上述したとおり、本実施の形態では、タンタル酸化物層の積層構造で構成されている。より詳しく説明すると、本実施の形態では、ＴａＯ_x（但し、ｘ＝１．５４）で表される組成を有する導電性の第１の酸素不足型のタンタル酸化物層３０９ｂ−１と、ＴａＯ_y（但し、ｙ＝２．４７）で表される組成を有する導電性の第２の酸素不足型のタンタル酸化物層３０９ｂ−２とが積層された積層構造からなり、ＴａＯ_x（但し、ｘ＝１．５４）の膜厚＝２６．６ｎｍ、ＴａＯ_y（但し、ｙ＝２．４７）の膜厚＝２．４７ｎｍである。

下部電極３０９ａ及び上部電極３０９ｃは同一の材料、本実施の形態ではＰｔ（白金）で構成され、下部電極３０９ａはビア及び配線層を介してトランジスタの第２のＮ型拡散層領域３０２ｂに接続され、上部電極３０９ｃはビアを介して第３配線層３１１（ビット線ＢＬ０）に接続されている。

図３において、メモリセルは、直列に接続されたトランジスタ３１７と、抵抗変化素子３０９とから構成され、より詳しくは、それらを接続するビアおよび配線層を含む。

［トランジスタのゲート幅Ｗについて］
上記の通り、本実施の形態では、トランジスタの基板を順方向にバイアスすることによって、トランジスタのオン抵抗を低下させ、抵抗変化素子に対して印加する電圧を増大させ、その結果、抵抗変化を確実に行うことができる。この構成によれば、トランジスタのゲート幅Ｗを大きくすることなく、良好な記憶装置を実現することができる。以下では、トランジスタのゲート幅Ｗに着目した上で、本実施の形態の不揮発性記憶装置の特性について説明する。

図４は、図３に示すトランジスタ３１７と抵抗変化素子３０９とが直列に接続されて構成されるメモリセルのトランジスタ３１７のゲート電極３０３ｂに、トランジスタ３１７の閾値電圧より十分高い電圧を印加してトランジスタ３１７をオンさせた後、ソース線ＳＬ０とビット線ＢＬ０の両端に所定の電圧を印加したときに、抵抗変化素子に実効的に印加される電圧（縦軸の「素子印加電圧（Ｖ）」）と抵抗変化素子の抵抗値（横軸の「素子抵抗値（Ω）」）との関係を示すグラフである。ここでは、コンピュータを用いたシミュレーションによって得られた結果がプロットされている。

図４においては、トランジスタのゲート長Ｌが０．１８μｍ、ゲート幅Ｗが１０．９μｍの場合に、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ２としている。なお、ここでは、正電圧とは下部電極を基準にしたときの上部電極に印加する電圧とし、負電圧とは上部電極を基準にしたときの下部電極に印加する電圧とする。

なお、これらのグラフＡ１及びグラフＡ２においては、本実施の形態のような基板バイアスを行っていない。

また、トランジスタのゲート長Ｌが０．１８μｍ、ゲート幅Ｗが０．４４μｍの場合に、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ２としている。

なお、これらのグラフＢ１及びグラフＢ２においても、本実施の形態のような基板バイアスを行っていない。

さらに、トランジスタのゲート幅ＷはグラフＢ１及びグラフＢ２の場合と同様であるものの、上記の本実施の形態と同様のバイアス電圧を用いて基板バイアスを行った場合の、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ２としている。

以上の条件にてシミュレーションを行った結果を示す図４において、グラフＡ１及びグラフＢ１を比較すると分かるように、メモリセルに対して同一の電圧を印加したとしても、トランジスタのゲート幅Ｗが小さい場合の方が素子印加電圧は低くなる。このことは、グラフＡ２とグラフＢ２とを比較した場合も同様である。これは、トランジスタがオン状態にある場合の抵抗値（オン抵抗）が、トランジスタのゲート幅Ｗに反比例して小さくなり、Ｗが小さい場合にはトランジスタのオン抵抗が高くなって、これによりトランジスタへの印加電圧が大きくなり、抵抗変化素子に分配される電圧が小さくなるためである。

また、グラフＢ１とグラフＣ１とを比較すると、同一のトランジスタのゲート幅Ｗのメモリセルに同一の電圧を印加したとしても、本実施の形態の基板バイアスを行うことによって、素子印加電圧を増大させることができることが分かる。このことは、グラフＢ２とグラフＣ２とを比較した場合も同様である。これは、基板バイアス電圧を順方向に印加することにより、トランジスタのしきい値電圧が低下し、オン抵抗も低減できるため、トランジスタへの印加電圧が小さくなって、抵抗変化素子に分配される電圧が大きくなるためである。

このように、本実施の形態の基板バイアスを行うことによって、トランジスタのゲート幅Ｗを大きくすることなく、素子印加電圧を増大させることができ、その結果、抵抗変化素子の抵抗値を確実に変化させることができる。したがって、不揮発性記憶装置の安定動作を実現することができる。

なお、基板バイアス電圧を上げるとトランジスタのしきい値電圧は低下するが、上げすぎるとＰ型ウェル及びトランジスタのＮ型拡散領域で形成されるＰＮ接合ダイオードがオンしてしまい、Ｐ型ウェルから抵抗変化素子に電流が流れ込んでしまう。通常シリコンのＰＮダイオードの拡散電位は０．７Ｖ程度であるので、しきい値電圧は０．７Ｖ以下に設定する必要がある。より具体的には、Ｐ型ウェルから抵抗変化素子へ電流が流れ込んでしまう現象をより確実に防止するためには、０．５Ｖ以下が望ましい。

以上はＮチャンネルＭＯＳトランジスタの場合について説明したが、本発明は、もちろんＰチャンネルＭＯＳトランジスタを用いてもよい。その場合、ウェルやトランジスタの拡散領域の導電型は、ＮチャンネルＭＯＳと逆の極性になり、ウェルに印加される基板バイアスの極性も逆の極性となる。

［不揮発性記憶装置の構成例］
以下、上述した本実施の形態の不揮発性記憶装置の構成例について、図５等を参照しながら説明する。

図５は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。

図５に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えている。このメモリ本体部２０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルを有するメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ及びソース線ドライバＳＬＤから構成される行ドライバ２０７と、列選択回路２０３と、情報の書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、メモリセルアレイ２０２に設けられている選択トランジスタの基板を順方向にバイアスするための基板バイアス回路２２０とを具備している。

また、不揮発性記憶装置２００は、書き込み用電源２１１として低抵抗（ＬＲ）化用電源２１２及び高抵抗（ＨＲ）化用電源２１３を備えている。ここで低抵抗（ＬＲ）化とは、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させることを意味し、高抵抗（ＨＲ）化とは、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させることを意味している。ＬＲ化用電源２１２の出力Ｖ２は行ドライバ２０７に供給され、ＨＲ化用電源２１３の出力Ｖ１は書き込み回路２０６に供給される。

さらに、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。

メモリセルアレイ２０２は、抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルが複数個、２次元状に配置されてなるものであり、本実施の形態では、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…間に設けられたソース線ＳＬ０，ＳＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、トランジスタＮ１１，Ｎ１２，…と１対１に直列接続された複数の抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３、…（以下、「抵抗変化素子Ｒ１１，Ｒ１２，…」と表す）とを備えている。これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…、ソース線ＳＬ０，ＳＬ０２，…、トランジスタＮ１１，Ｎ１２，…、及び抵抗変化素子Ｒ１１，Ｒ１２，…のそれぞれによって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，…（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）が構成されている。

図５に示すように、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…及びトランジスタＮ１２，Ｎ２２，Ｎ３２，…は互いに共通接続されてソース線ＳＬ０に接続され、トランジスタＮ１３，Ｎ２３，Ｎ３３，…及びトランジスタＮ１４，Ｎ２４，Ｎ３４，…は同じくソース線ＳＬ２に接続されている。

また、抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，…の一方の端子はビット線ＢＬ０に、抵抗変化素子Ｒ２１，Ｒ２２，Ｒ２３，…の一方の端子はビット線ＢＬ１にそれぞれ接続されている。同様にして、抵抗変化素子Ｒ３１，Ｒ３２，Ｒ３３，…の一方の端子はビット線ＢＬ２に接続されている。

なお、図５では、抵抗変化素子は、可変抵抗の記号で表現されている。そして、その可変抵抗の記号における矢印の向きは、その向きに（矢印の後端を基準に矢印の先端に）正の電圧が印加されたときに、その抵抗変化素子が低抵抗状態から高抵抗状態に変化することを示している。

アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。なお、これら行選択回路２０８及び列選択回路２０３は、メモリセルアレイ２０２が具備する複数のメモリセルＭ１１等の中から少なくとも一つのメモリセルを構成するトランジスタＮ１１等のゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。

制御回路２１０は、情報の書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。

行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたワード線に対して、所定の電圧を印加する。

同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０，ＳＬ２，…のうちの何れかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたソース線に対して、所定の電圧を印加する。

また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

書き込み回路２０６は、本発明に係る選択回路で選択されたメモリセルを構成するトランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する回路であり、本実施の形態では、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対し、選択されたビット線に対する書き込み用電圧の印加を指示する信号を出力する。なお、「書き込み」には、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる低抵抗化（ＬＲ化）書き込み（「０」書き込み）と、その逆に、抵抗変化素子を低抵抗状態から高抵抗状態に変化させる高抵抗化（ＨＲ化）書き込み（「１」書き込み）とが含まれる。

また、センスアンプ２０４は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。

基板バイアス回路２２０は、メモリセルアレイ２０２が形成されるＰ型ウェル３０１ａの電位を制御することによって、メモリセルアレイ２０２に設けられているトランジスタＮ１１，Ｎ１２，…に基板バイアス電圧を印加することができる。その動作の詳細については後述する。

図６は、図５におけるＣ部の構成（２ビット分の構成）を示す断面図である。

図６におけるトランジスタ３１７及び抵抗変化素子３０９はそれぞれ、図５におけるトランジスタＮ１１，Ｎ１２及び抵抗変化素子Ｒ１１，Ｒ１２に対応している。

半導体基板（Ｎ型シリコン基板）３０１上に、トランジスタ３１７（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ）、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、及び第３配線層３１１が、順に形成されている。

第４ビア３１０と接続される第３配線層３１１が図５におけるビット線ＢＬ０に対応し、トランジスタ３１７の第１のＮ型拡散層領域３０２ａと電気的に接続された第１配線層３０５及び第２配線層３０７が、図５におけるソース線ＳＬ０に対応している。

トランジスタ３１７は、半導体基板３０１内に形成されたＰ型ウェル３０１ａ（本発明に係る第１導電型の領域、より具体的には、第１導電型のウェル）内に形成されている。Ｐ型ウェル３０１ａへは基板端子ＢＢ０が接続されており、この基板端子ＢＢ０はさらに基板バイアス回路２２０に接続されている。この基板バイアス回路２２０は、基板端子ＢＢ０を介してＰ型ウェル３０１ａに電圧を印加することによって、トランジスタ３１７に順方向の基板バイアス電圧を印加することができる。これにより、トランジスタ３１７の基板電位が制御される。

本実施の形態では、メモリセルアレイを構成する複数の選択トランジスタが同一のＰ型ウェル３０１ａ内に形成されており、１つの基板端子ＢＢ０を用いて複数の選択トランジスタの基板電位を制御することができる。このような構成にすることで、個々のトランジスタから基板端子を取り出す必要がなくなる。したがって、基板バイアスを行うように構成した場合であっても、セル面積の増大を最小限にとどめることができ、メモリセルアレイの高集積化が可能となる。

図６における拡大図に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ及び上部電極３０９ｃの積層構造で構成されている。ここで、下部電極３０９ａは、第２配線層３０７と接続される第３ビア３０８に接続され、上部電極３０９ｃは、第３配線層３１１と接続される第４ビア３１０に接続されている。

なお、抵抗変化層３０９ｂは、図１を参照して上述したとおり、タンタル酸化物層の積層構造で構成されている。上記と同様、本実施の形態においても、ＴａＯ_x（但し、ｘ＝１．５４）で表される組成を有する導電性の第１の酸素不足型のタンタル酸化物層３０９ｂ−１と、ＴａＯ_y（但し、ｙ＝２．４７）で表される組成を有する導電性の第２の酸素不足型のタンタル酸化物層３０９ｂ−２とが積層された積層構造からなり、ＴａＯ_x（但し、ｘ＝１．５４）の膜厚＝２６．６ｎｍ、ＴａＯ_y（但し、ｙ＝２．４７）の膜厚＝２．４７ｎｍである。

下部電極３０９ａ及び上部電極３０９ｃは同一の材料、本実施の形態ではＰｔ（白金）で構成され、下部電極３０９ａはビアを介してトランジスタの第２のＮ型拡散層領域３０２ｂに接続され、上部電極３０９ｃはビアを介して第３配線層３１１（ビット線ＢＬ０）に接続されている。

［不揮発性記憶装置の動作］
以下、上述したように構成された不揮発性記憶装置２００の動作について、情報を書き込む場合の書き込みサイクルと情報を読み出す場合の読み出しサイクルとに分けて説明する。

図７（ａ）〜図７（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てると定義して、その動作例を説明する。また、以下の説明では、図５におけるメモリセルＭ１１が選択されたものとし、当該選択されたメモリセルＭ１１について情報の書き込み及び読み出しをする場合のみについて示す。

なお、以下において、Ｖ１及びＶ２はそれぞれＨＲ化用電源２１３及びＬＲ化用電源２１２で発生される電圧であり、また、Ｖｒｅａｄはセンスアンプ２０４で発生される読み出し用電圧、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧である。さらに、ＶＢは基板バイアス回路２２０で発生されるバイアス電圧である。

図７（ａ）に示すメモリセルＭ１１に対する情報「０」書き込みサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。そして、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。これと同時に、基板バイアス回路２２０は、ＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０をバイアス電圧ＶＢ（例えば０．３Ｖ）に設定する。この段階ではトランジスタ３１７（ＮＭＯＳトランジスタＮ１１）の第１のＮ型拡散層領域３０２ａ及び第２のＮ型拡散層領域３０２ｂにはともに電圧Ｖ２が印加されているので、電流は流れない。次に、書き込み回路２０６は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧０Ｖに設定し、その後再度電圧Ｖ２に設定することで、書き込み用の電圧パルスを出力する。この段階で、下部電極３０９ａと上部電極３０９ｃとの間に書き込み用電圧が印加され、抵抗変化素子３０９（Ｒ１１）が高抵抗状態から低抵抗状態へ移行する。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報「０」の書き込みが完了する。

このように、基板バイアス回路２２０によるバイアス電圧の印加によりＮＭＯＳトランジスタＮ１１の基板を順方向にバイアスすることによって、ＮＭＯＳトランジスタＮ１１の閾値電圧を下げることができる。これにより、抵抗変化素子Ｒ１１に対して印加する電圧を増大させることが可能となり、その結果、抵抗変化素子Ｒ１１を確実に高抵抗状態から低抵抗状態へと移行させることができる。

また、図７（ｂ）に示すメモリセルＭ１１に対する情報「１」書き込みサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。そして、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。これと同時に、基板バイアス回路２２０は、ＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０をバイアス電圧ＶＢ（例えば０．３Ｖ）に設定する。次に、書き込み回路２０６は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧Ｖ１（例えば２．２Ｖ）に設定し、再度電圧０Ｖに設定する。この段階で、下部電極３０９ａと上部電極３０９ｃとの間に書き込み用電圧が印加され、抵抗変化素子３０９（Ｒ１１）が低抵抗状態から高抵抗状態へ移行する。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報「１」の書き込みが完了する。

この場合も、情報「０」書き込みサイクルの場合と同様に、基板バイアス回路２２０によるバイアス電圧の印加によりＮＭＯＳトランジスタＮ１１の基板を順方向にバイアスすることによって、ＮＭＯＳトランジスタＮ１１の閾値電圧を下げることができる。これにより、抵抗変化素子Ｒ１１に対して印加する電圧を増大させることが可能となり、その結果、抵抗変化素子Ｒ１１を確実に低抵抗状態から高抵抗状態へと移行させることができる。

図７（ｃ）に示すメモリセルＭ１１に対する情報の読み出しサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。次に、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、センスアンプ２０４は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ読出し電圧Ｖｒｅａｄに設定し、選択メモリセルＭ１１に流れる電流値を検出することで、情報「０」または情報「１」の判別を行う。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報の読み出し動作を完了する。

図８は、本実施の形態における不揮発性記憶装置２００の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。

まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、少なくとも一つのメモリセルを選択する（Ｓ１０）。そして、制御回路２１０は、選択されたメモリセルに対して、書き込みサイクル及び読み出しサイクルのいずれを行うかを判断し（Ｓ１１）、書き込みサイクルを行う場合には（Ｓ１１でＹｅｓ）、基板バイアス回路２２０に指示することで、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ１２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ１３）、一方、読み出しサイクルを行う場合には（Ｓ１１でＮｏ）、基板バイアス回路２２０を動作させることなく、センスアンプ２０４に読み出しサイクルを行わせる（Ｓ１３）。

これによって、選択ステップ（Ｓ１０）で選択されたメモリセルを構成する抵抗変化素子に書き込み用の電圧パルスが印加されるときに、そのメモリセルを構成するトランジスタが形成されている半導体基板（本実施の形態では、Ｐ型ウェル３０１ａ）に順方向にバイアス電圧（例えば、０．３Ｖ）が印加され、トランジスタのＯＮ抵抗が減少し、その結果、より大きな電圧が抵抗変化素子に印加される。

このように、本実施の形態によれば、メモリセルへの書き込みサイクルにおいて、メモリセルを構成するトランジスタが形成された半導体基板（ウェル）に順方向にバイアス電圧が印加されるので、より大きな電圧が抵抗変化素子に印加され、その結果、より安定した書き込みが行われることになり、トランジスタのゲート幅を大きくすることなく、不揮発性記憶装置をより安定して動作させることができる。

（実施の形態２）
次に、本発明に係る実施の形態２における不揮発性記憶装置について説明する。

上述したように、実施の形態１の場合、基板バイアス回路によるバイアス電圧の印加によりトランジスタの基板をソースまたはドレインの拡散領域に対して順方向にバイアスすることによって、抵抗変化素子に対する印加電圧を増大させることができ、その結果、抵抗変化素子を確実に抵抗変化させることができる。しかしながら、このような基板バイアスを行うことにより、選択されたメモリセルと同一のビット線に接続されているメモリセルのトランジスタにもバイアス電圧が印加されることになるため、当該トランジスタの閾値電圧が低下し、リーク電流が発生するおそれがある。その結果、誤書き込みのリスクが高くなるという問題が生じ得る。実施の形態２は、上記のような問題を解消することができる不揮発性記憶装置である。

なお、実施の形態２の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態２の不揮発性記憶装置は、書き込みサイクルにおいて、実施の形態１の不揮発性記憶装置の動作に加えて、非選択メモリセルに対する特殊な動作を行う。以下では、図５を随時参照しながら説明を行う。

以下、実施の形態２の不揮発性記憶装置の動作について説明する。なお、情報を読み出す場合の読み出しサイクルについては実施の形態１の場合と同様であるため説明を省略し、以下では、情報を書き込む場合の書き込みサイクルにおける動作について説明する。

図９（ａ）及び図９（ｂ）は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。ここでは、図５におけるメモリセルＭ１１に対して情報「０」及び「１」を書き込む場合における、そのメモリセルＭ１１と同一のビット線ＢＬ０に接続されている非選択のメモリセルＭ１３における動作例を示している。なお、選択されたメモリセルＭ１１における動作は、実施の形態１の場合と同様である。

図９（ａ）に示すように、選択されたメモリセルＭ１１に対する情報「０」書き込みサイクルでは、非選択のメモリセルＭ１３において、最初に、列選択回路２０３は、選択ビット線ＢＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。なお、メモリセルＭ１３は選択されていないため、ワード線ＷＬ２には電圧ＶＤＤ（例えば２．２Ｖ）が印加されず、したがって、メモリセルＭ１３のＮＭＯＳトランジスタＮ１３はオフのままである。一方、基板バイアス回路２２０によってＮＭＯＳトランジスタＮ１３の基板端子ＢＢ０はバイアス電圧ＶＢ（例えば０．３Ｖ）に設定される。このとき、行選択回路２０８は、行ドライバ２０７（ソース線ドライバＳＬＤ（ソース線バイアス回路））によって、ソース線ＳＬ２をバイアス電圧ＶＢに設定する。これにより、ＮＭＯＳトランジスタＮ１３の基板端子とソース線ＳＬ２との間の電位差がなくなるため、リーク電流の発生を防止することができる。そのため、誤書き込みを回避することができる。

なお、この「０」書き込みサイクルにおいて、ソース線ＳＬ２は、ＮＭＯＳトランジスタＮ１３のドレインに接続される信号線になるが、ソース線ＳＬ２に正の電圧（ここでは、バイアス電圧ＶＢ）を印加することで、ソース線ＳＬ２に０Ｖが印加される場合に比べて、ＮＭＯＳトランジスタＮ１３のソース電位が上昇し、ＮＭＯＳトランジスタＮ１３の基板（Ｐ型ウェル３０１ａ）とソースとの間の電位差が減少し、ＮＭＯＳトランジスタＮ１３のリーク電流が抑制される。つまり、このソース線ＳＬ２に印加するバイアス電圧ＶＢは、選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるために印加する、本発明に係る第２のバイアス電圧に相当する。

また、図９（ｂ）に示すように、選択されたメモリセルＭ１１に対する情報「１」書き込みサイクルの場合、非選択のメモリセルＭ１３において、最初に、列選択回路２０３は、選択ビット線ＢＬ０が電圧０Ｖに設定する。この場合も、メモリセルＭ１３は選択されていないため、ＮＭＯＳトランジスタＮ１３はオフのままである。一方、基板バイアス回路２２０によってＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０はバイアス電圧ＶＢ（例えば０．３Ｖ）に設定される。このとき、行選択回路２０８は、行ドライバ２０７（ソース線ドライバＳＬＤ（ソース線バイアス回路））によって、ソース線ＳＬ２をバイアス電圧ＶＢに設定する。これにより、ＮＭＯＳトランジスタＮ１３の基板端子とソース線ＳＬ２（つまり、ＮＭＯＳトランジスタＮ１３のソース）との間の電位差がなくなるため、リーク電流の発生を防止することができる。そのため、誤書き込みを回避することができる。

このソース線ＳＬ２に印加するバイアス電圧ＶＢは、選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるために印加する、本発明に係る第２のバイアス電圧に相当する。

このように、選択されたメモリセルと同一のビット線に接続されているメモリセルにおいて、ソース線に対してバイアス電圧を印加することによって、リーク電流の発生を防止することができる。これにより、メモリセルアレイ中の複数のトランジスタの基板にバイアス電圧が印加される場合であっても、選択されていないメモリセルに対して誤書き込みが行われることを回避することができる。

（実施の形態３）
次に、本発明に係る実施の形態３における不揮発性記憶装置について説明する。

抵抗変化素子を用いた不揮発性記憶装置の場合、抵抗変化素子の抵抗値を安定して繰り返し変化させるために、抵抗変化素子の抵抗値が初期抵抗値（抵抗変化素子を作製した後に初めて電圧印加するときの抵抗値、言い換えると、抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値）にある場合において、通常の書き込みの際に印加される電圧よりも高い電圧を印加する処理（以下、「初期化処理」という）を行うときがある。実施の形態３は、基板バイアス回路２２０によるバイアス電圧（本発明に係る第１のバイアス電圧）の印加によりトランジスタの基板を順方向にバイアスすることによって、当該初期化処理を実現する不揮発性記憶装置である。

なお、実施の形態３の不揮発性記憶装置の構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態３の不揮発性記憶装置は、書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、初期化処理時にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。

上述したように、実施の形態３の不揮発性記憶装置は、初期化処理において、基板バイアス回路２２０による基板バイアスを実行する。すなわち、初期化処理において、図５を参照して上述した実施の形態１における書き込み処理を実行する。

図１０は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込みサイクルにおける手順が示されている。

まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ２０）。そして、制御回路２１０は、製造後の初めての書き込み（つまり、初期化処理）であるか否かを判断し（Ｓ２１）、初期化処理であると判断した場合には（Ｓ２１でＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ２２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ２３）、一方、初期化処理でない（２回目以降の書き込みである）と判断した場合には（Ｓ２１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ２３）。これにより、初期化処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、その後の抵抗変化の安定化を実現することができる。

図１１（ａ）及び図１１（ｂ）は、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフであり、図１１（ａ）は本発明の実施の形態３に係る不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を、図１１（ｂ）は初期化処理を行わない場合の抵抗変化素子の抵抗状態の変化をそれぞれ示している。

図１１（ａ）においては、初期化処理のときのみ刺激パルスとして−１．５Ｖの電圧を抵抗変化素子に印加してＬＲ化し、その後の書き込み処理においては、ＨＲ化用の電圧として＋１．５Ｖを、ＬＲ化用の電圧として−１．０Ｖを交互に繰り返し印加している。この刺激パルスの印加は、図７（ａ）に示されるタイミングのように、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行った状態で、行われる。

他方、図１１（ｂ）においては、初期化処理は行わず、ＨＲ化用の電圧として１．５Ｖを、ＬＲ化用の電圧として−１．１Ｖを抵抗変化素子に交互に繰り返し印加している。

初期化処理において、基板バイアス回路２２０による順方向の基板バイアス下で刺激パルスを抵抗変化素子に与えた場合、図１１（ａ）に示すように、初期化処理の時点から高抵抗状態及び低抵抗状態の何れについても、その抵抗値は安定している。これに対し、そのような刺激パルスを与える初期化処理を行わない場合、図１１（ｂ）に示すように、高抵抗状態及び低抵抗状態の何れについても、その抵抗値が安定するまでに２０乃至３０程度繰り返し電圧パルスを与えなければならない。

このように、初期化処理の際に、基板バイアス回路２２０を用いて順方向の基板バイアスを行うことによって、直ちに抵抗変化素子の抵抗変化を安定させることが可能になる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。

なお、本実施の形態の不揮発性記憶装置は、初期化処理時にだけ基板バイアスを行ったが、初期化処理時に加えて、実施の形態１と同様に、通常の書き込みサイクルにおいても基板バイアスを行ってもよい。そのときには、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うことが好ましい。

（実施の形態４）
次に、本発明に係る実施の形態４における不揮発性記憶装置について説明する。

実施の形態４は、低抵抗状態から高抵抗状態へ移行させる場合に、基板バイアス回路２２０によるバイアス電圧の印加によって順方向の基板バイアスを行う不揮発性記憶装置である。

なお、実施の形態４の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、説明を省略する。実施の形態４の不揮発性記憶装置は、書き込みサイクルにおけるＬＲ化（「０」書き込み）とＨＲ化（「１」書き込み）の両方において基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、ＨＲ化の場合にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。

図１２（ａ）及び図１２（ｂ）は、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフであり、図１２（ａ）はＨＲ化用の電圧として＋１．４Ｖを、ＬＲ化用の電圧として−１．３Ｖをそれぞれ印加した場合、図１２（ｂ）はＨＲ化用の電圧として＋１．８Ｖを、ＬＲ化用の電圧として−１．３Ｖをそれぞれ印加した場合の抵抗値の分布を示している。すなわち、図１１（ａ）及び図１１（ｂ）においては、ＬＲ化用の電圧は共通である一方、ＨＲ化用の電圧のみが異なっており、図１１（ｂ）の方が図１１（ａ）よりも電圧が高くなっている。

図１２（ａ）及び図１２（ｂ）に示すように、低抵抗状態における抵抗値は何れの場合も比較的安定している。しかしながら、高抵抗状態における抵抗値は両者で異なっており、図１２（ａ）においてはばらつきがあって不安定であるが、図１２（ｂ）は低抵抗状態の場合と同様に安定している。このことから、「ＨＲ化用の電圧／ＬＲ化用の電圧（電圧の比）」の値が高い方が、高抵抗状態における抵抗値を安定させることができることがわかる。

本実施の形態の不揮発性記憶装置は、ＨＲ化用の電圧を印加する場合に、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行って、「ＨＲ化用の電圧／ＬＲ化用の電圧」の値を増大させることにより、高抵抗状態における抵抗値を安定させる。

図１３は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込みサイクルにおける手順が示されている。

まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ３０）。そして、制御回路２１０は、いまから実施する書き込みがＨＲ化（「１」書き込み）であるか否かを判断し（Ｓ３１）、ＨＲ化であると判断した場合には（Ｓ３１でＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ３２）、書き込み回路２０６にＨＲ化の書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ３３）、一方、ＨＲ化でない（ＬＲ化）と判断した場合には（Ｓ３１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６にＬＲ化の書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ３３）。

図１４（ａ）及び図１４（ｂ）は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すタイミングチャートである。ここでは、メモリセルＭ１１に対して情報「０」を書き込む場合（ＬＲ化する場合；図１４（ａ））及び情報「１」を書き込む場合（ＨＲ化する場合；図１４（ｂ））における動作例を示している。

図１４（ｂ）に示すように、情報「１」を書き込む場合（ＨＲ化する場合）の動作は、図７（ｂ）を参照して上述した実施の形態１の場合の動作と同様である。他方、情報「０」を書き込む場合（ＬＲ化する場合）は、図１４（ａ）に示されるように、図７（ａ）と異なり、トランジスタに対するバイアス電圧ＶＢの印加が行われない。すなわち、ＬＲ化する場合においては、従来の動作と同様の動作を行うことになる。

以上のように、基板バイアス回路２２０による順方向の基板バイアスを、ＬＲ化する場合には行わず、ＨＲ化する場合のみ行うことによって、このような基板バイアスをまったく行わない場合と比べて、「ＨＲ化用の電圧／ＬＲ化用の電圧」の値を増大させることができる。これにより、高抵抗状態における抵抗値を安定させることができ、不揮発性記憶装置の安定動作を実現することができる。

なお、本実施の形態における基板バイアス時においても、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うことが好ましい。

さらに、本実施の形態における基板バイアスに加えて、実施の形態３で説明したような初期化処理時における基板バイアスを行ってもよい。

（実施の形態５）
次に、本発明に係る実施の形態５における不揮発性記憶装置について説明する。

何らかの理由により書き込み処理に失敗した場合、同一の情報を改めて書き込む追加書き込みを行うことによって、書き込み処理を完了させることがある。実施の形態５は、抵抗変化素子を用いた不揮発性記憶装置の場合に、この追加書き込み処理において、基板バイアス回路２２０によるバイアス電圧の印加によりトランジスタの基板を順方向にバイアスすることによって、抵抗変化素子の抵抗状態の変化を安定させるものである。

図１５は、抵抗変化素子単体の書き込み特性の一例を示している。−１．５Ｖ、＋２．３Ｖの交互パルスによるＬＲ化、ＨＲ化を繰り返しているが、低抵抗状態が連続する箇所が示されているように、途中でＨＲ化に失敗している。図１５に示すように、通常ＨＲ化に用いる＋２．３Ｖを二回印加してもＬＲ状態のままで、＋２．４Ｖを印加してもＬＲ状態のままであるが、＋２．５Ｖを印加すると通常動作時と同様にＨＲ化している。＋２．５Ｖ印加でＨＲ化に成功した後は、通常通りの−１．５Ｖ、＋２．３Ｖの交互パルスで抵抗変化している。このように抵抗変化に失敗した場合に、通常より少し高い印加電圧で追加書き込みすることで、抵抗変化を安定化することができる。

そこで、実施の形態５では、追加書き込み処理を実行する際にだけ、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、通常の書き込みの際に印加される電圧よりも高い電圧を印加し、抵抗変化素子の抵抗状態の変化を安定させる。

なお、実施の形態５の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、説明を省略する。実施の形態５の不揮発性記憶装置は、通常の書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、追加書き込みの場合にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。

上述したように、実施の形態５の不揮発性記憶装置は、書き込みが失敗した後に行われる追加書き込み処理において、基板バイアス回路２２０による基板バイアスを実行する。すなわち、追加書き込み処理において、図７（ａ）及び図７（ｂ）を参照して上述した実施の形態１における書き込み処理を実行する。

図１６（ａ）は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。

まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ４０）。そして、制御回路２１０による制御の下で、書き込み回路２０６は、選択回路（行選択回路２０８、列選択回路２０３）によって選択されたメモリセルを構成する抵抗変化素子に対して情報（例えば、「１」）を書き込むための電圧パルスを出力する（Ｓ４１）。次に、制御回路２１０は、センスアンプ２０４によってそのメモリセルに保持されている情報を読み出し、読み出された情報が直前の書き込み情報と一致するか否かを判断（つまり、ベリファイ）する（Ｓ４２）。

その結果、読み出された情報が直前の書き込み情報と一致する場合には（Ｓ４２でＹｅｓ）、この書き込みを終了するが、読み出された情報が直前の書き込み情報と一致しない場合には（Ｓ４２でＮｏ）、制御回路２１０からの指示の下で、書き込み回路２０６は、直前に印加した書き込み用の電圧よりも予め定められた電圧（例えば、０．１Ｖ）だけ書き込み用の電圧を増加させる準備をした後に（Ｓ４３）、再び、その書き込み用電圧を用いて書き込みを行う（Ｓ４１）。以下、書き込みに成功する（ベリファイでパスする）まで、書き込み用の電圧を増加させる処理（Ｓ４３）と、再度の書き込み（Ｓ４１）とを繰り返す。

図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。書き込みにおいては、制御回路２１０は、追加書き込みであるか否かを判断し（Ｓ４１ａ）、追加書き込みである場合には（Ｓ４１ａでＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ４１ｂ）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ４１ｃ）、一方、追加書き込みでない（初回の書き込みである）場合には（Ｓ４１ａでＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ４１ｃ）。

これにより、選択ステップ（Ｓ４０）で選択されたメモリセルを構成する抵抗変化素子が具備する抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、そのメモリセルを構成するトランジスタが形成された半導体基板（ウェル）に順方向にバイアス電圧が印加される。

追加書き込みの際に基板バイアスを実行すると、図４で示したように抵抗変化素子にかかる実効的な電圧を高くすることができる。すなわち図１５で示したように追加書き込み時の印加電圧を高くしたのと同じ効果が得られる。

このように、書き込み処理に失敗した後に行う追加書き込み処理において、基板バイアス回路２２０によるバイアス電圧の印加により得られる追加書き込みパルスを抵抗変化素子に印加することによって、その後の抵抗変化素子の抵抗状態の変化を安定させることができる。その結果、安定動作が可能な不揮発性記憶装置を実現することができる。

なお、本実施の形態の不揮発性記憶装置は、追加書き込み時にだけ基板バイアスを行ったが、実施の形態３と同様に、初期化処理時においても基板バイアスを行ってもよい。

また、追加書き込み時において、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行ってもよい。

（実施の形態６）
次に、本発明に係る実施の形態６における不揮発性記憶装置について説明する。

抵抗変化素子を用いた不揮発性記憶装置の場合、書き込み処理を繰り返し実行すると、ある回数以降から抵抗変化素子が抵抗変化しなくなることがある。このような状況を招くのを未然に防止するために、書き込み処理が所定の回数に達したときに、通常の書き込みの際に印加される電圧よりも高い電圧を印加することが好ましい。このような処理（以下、「リフレッシュ処理」という）を行うことによって、不揮発性記憶装置の安定動作を実現することができる。

実施の形態６は、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、リフレッシュ処理を実行する不揮発性記憶装置である。

なお、実施の形態６の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態６の不揮発性記憶装置は、全ての書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、リフレッシュ処理時にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。

上述したように、実施の形態６の不揮発性記憶装置は、リフレッシュ処理において、基板バイアス回路２２０による順方向の基板バイアスを実行する。すなわち、リフレッシュ処理において、図５を参照して上述した実施の形態１における書き込み処理を実行する。このようなリフレッシュ処理は、例えば書き込み処理が１００万回に達したとき等、所定の回数書き込みが行われた場合に実行される。

図１７は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。

まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ５０）。そして、制御回路２１０は、内部の有するカウンタを用いて、書き込み処理が所定の回数（例えば、１００万回）に達したか否かを判断し（Ｓ５１）、書き込み処理が所定の回数に達したと判断した場合には（Ｓ５１でＹｅｓ）、基板バイアス回路２２０に指示することで、基板バイアス回路２２０に基板バイアス（リフレッシュ処理の一部）を実施させた上で（Ｓ５２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ５３）、一方、書き込み処理が所定の回数に達していないと判断した場合には（Ｓ５１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ５３）。なお、リフレッシュ処理（基板バイアスと書き込み）を行った後は、制御回路２１０は、内部のカウンタをゼロにリセットした上で、同様の処理（Ｓ５１〜Ｓ５３）を行う。

このように、リフレッシュ処理において基板バイアス回路２２０による順方向の基板バイアスを行うことにより、リフレッシュ処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、抵抗変化素子が抵抗変化しなくなる状況を回避することができる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。

なお、本実施の形態の不揮発性記憶装置は、リフレッシュ処理時にだけ基板バイアスを行ったが、実施の形態３と同様に、初期化処理時においても基板バイアスを行ってもよい。

また、リフレッシュ処理は、メモリセルごとに書き込み回数をカウントして保持し、書き込み回数が所定値に達したメモリセルだけに対して実施するようにしてもよいし、メモリセルアレイ２０２全体に対する書き込み回数をカウントして保持し、書き込み回数が所定値に達したときに、メモリセルアレイ２０２を構成する全メモリセルに対して実施するようにしてもよい。

さらに、メモリセルの単位でリフレッシュ処理を実施する場合には、そのリフレッシュ処理において、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うのが好ましい。

（その他の実施の形態）
上記の各実施の形態においては、抵抗変化層１０４がタンタル酸化物層の積層構造である場合について示したが、本発明はタンタル酸化物層の積層構造に限定されるわけではなく、抵抗変化層１０４は上部電極１０５と下部電極１０３間への電圧印加によって抵抗変化を示す層であればよい。したがって、例えば、抵抗変化層１０４がタンタル酸化物層の単層により構成されていてもよく、また、タンタル酸化物層ではなく、例えばハフニウム酸化物層やジルコニウム酸化物層などの他の金属酸化物層などであってもよい。なお、このように、ハフニウム酸化物層やジルコニウム酸化物層を用いた場合であっても、上述した実施形態と同様に、酸素含有率が異なる第１の酸化物層及び第２の酸化物層の積層構造にすることが好ましい。

以上、各種の実施の形態について説明を行なったが、本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施してもよいし、上記の各実施の形態における構成要素及び機能を適宜組み合わせてもよい。例えば、上述したように、実施の形態３と実施の形態６とを組み合わせて、初期化処理及びリフレッシュ処理の両処理において、基板バイアス回路２２０によるバイアス電圧の印加を行う等してもよい。これにより、安定動作をより長く保つことができる不揮発性記憶装置を実現すること等が可能になる。

本発明の不揮発性記憶装置は、パーソナルコンピュータ及び携帯型電話機などの種々の電子機器に用いられる記憶装置などとして、特に、大きい記憶容量をもつ不揮発性のメモリとして、有用である。

１００ 抵抗変化素子
１０１ 基板
１０２ 酸化物層
１０３ 下部電極
１０４ 抵抗変化層
１０４ａ 第１のタンタル酸化物層
１０４ｂ 第２のタンタル酸化物層
１０５ 上部電極
１０６ パターン
１０７ 素子領域
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ ＬＲ化用電源
２１３ ＨＲ化用電源
２２０ 基板バイアス回路
３０１ 半導体基板
３０１ａ Ｐ型ウェル（Ｐ型拡散層）
３０２ａ 第１のＮ型拡散層領域
３０２ｂ 第２のＮ型拡散層領域
３０３ａ ゲート絶縁膜
３０３ｂ ゲート電極
３０４ 第１ビア
３０５ 第１配線層
３０６ 第２ビア
３０７ 第２配線層
３０８ 第３ビア
３０９ 抵抗変化素子
３０９ａ 下部電極
３０９ｂ 抵抗変化層
３０９ｂ−１ 第１のタンタル酸化物層
３０９ｂ−２ 第２のタンタル酸化物層
３０９ｃ 上部電極
３１０ 第４ビア
３１１ 第３配線層
３１７ トランジスタ
ＢＬ０，ＢＬ１，… ビット線
Ｎ１１，Ｎ１２，… トランジスタ
Ｍ１１，Ｍ１２，… メモリセル
ＳＬ０，ＳＬ２，… ソース線
Ｒ１１，Ｒ１２，… 抵抗変化素子
ＷＬ０，ＷＬ１，… ワード線

Claims (10)

1. 第１導電型の領域を有する半導体基板と、
   前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、
   前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、
   前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、
   前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、
   前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、
   前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、
   前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する
   不揮発性記憶装置。
2. 前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記第１のバイアス電圧を印加する請求項１に記載の不揮発性記憶装置。
3. 前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記第１のバイアス電圧を印加する請求項１または請求項２に記載の不揮発性記憶装置。
4. 前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記第１のバイアス電圧を印加する請求項１〜３の何れかに記載の不揮発性記憶装置。
5. 前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記第１のバイアス電圧を印加する請求項１〜４の何れかに記載の不揮発性記憶装置。
6. 前記半導体基板が有する前記第１導電型の領域は、前記半導体基板に形成された第１導電型のウェルであり、
   前記基板バイアス回路は、前記ウェルに前記第１のバイアス電圧を印加する請求項１〜５の何れかに記載の不揮発性記憶装置。
7. 前記選択回路によって選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるための第２のバイアス電圧を印加するソース線バイアス回路をさらに備える請求項１〜６の何れかに記載の不揮発性記憶装置。
8. 前記抵抗変化層は、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含んでいる請求項１〜７の何れかに記載の不揮発性記憶装置。
9. 前記金属酸化物は、前記金属酸化物として、第１の金属酸化物層と、当該第１の金属酸化物層よりも酸素含有率が高い第２の金属酸化物層との積層構造を含んでいる請求項８に記載の不揮発性記憶装置。
10. 前記金属酸化物は、前記第１の金属酸化物層としての第１のタンタル酸化物層と、当該第１のタンタル酸化物層よりも酸素含有率が高い、前記第２の金属酸化物層としての第２のタンタル酸化物層とが積層されて構成されている請求項９に記載の不揮発性記憶装置。

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