JP2009140593A - 半導体記憶装置及びメモリセル電圧印加方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、互いに平行な複数のワード線WLと、複数のワード線と交差するように形成された互いに平行な複数のビット線BLと、ワード線WLとビット線BLとの各交差部に配置されて、一端がワード線WLに他端がビット線BLに接続されたメモリセルMCを備える。また、ワード線とビット線との間にデータの読み出し/書き込みのための電圧を選択的に付与する駆動回路3を備える。さらに、複数のビット線BLに接続され、メモリセルMCに記憶されたデータの読み出し/書き込みを行うセンスアンプ回路21を備える。さらにまた、センスアンプ回路21で読み出したメモリセルMCのデータを含む情報に基づき、複数のビット線BLの少なくともひとつのビット線BLの電位を調節するビット線駆動補助回路22を備える。
【選択図】図7
Description
図1は、本発明の実施の形態に係る不揮発性メモリのブロック図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
次に、二値データのリード・ライト動作を説明する。
次に、以上の点を改善した本発明の実施形態で使用されるカラム制御回路2について詳細に説明する。
以下、本発明の実施形態に係るメモリセル電圧印加方法について詳細に説明する。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、電圧降下αの値は、ワード線に接続されている貫通状態のメモリセルの数、そのリーク電流等により変化し、回路的に自己整合的に印加することも可能である。また、ワード線に可変抵抗素子VRの物理状態変化電位の電圧を印加し、ビット線に電圧降下を補償したGND−αの電位の電圧を印加する代わりに、ワード線に可変抵抗素子の物理状態変化電位+αの電位の電圧を印加し、ビット線の電位をGNDに固定しても同様の効果を得ることができる。
Claims (5)
- 互いに平行な複数のワード線と、
前記複数のワード線と交差するように形成された互いに平行な複数のビット線と、
前記ワード線とビット線との各交差部に配置されて、一端が前記ワード線に他端が前記ビット線に接続されたメモリセルと、
前記ワード線と前記ビット線との間にデータの読み出し/書き込みのための電圧を選択的に付与する駆動回路と、
前記複数のビット線に接続され、前記メモリセルに記憶されたデータの読み出し/書き込みを行うセンスアンプ回路と、
前記センスアンプで読み出した前記メモリセルのデータに基づき、前記複数のビット線の電位を選択的に調節するビット線駆動補助回路と、
を備えることを特徴とする半導体記憶装置。 - 前記センスアンプ回路により読み出した前記メモリセルのデータを記憶する記憶回路を備え、前記ビット線駆動補助回路は前記記憶回路に記憶されたデータに基づいて前記ビット線の電位を選択的に調節することを特徴とする請求項1に記載の半導体記憶装置。
- 前記メモリセルは、可逆的に設定される抵抗値をデータとして記憶する可変抵抗素子と、この可変抵抗素子に直列接続されたダイオードを有することを特徴とする請求項1または2に記載の半導体記憶装置。
- 互いに平行な複数のワード線と互いに平行な複数のビット線との交差部に配置されたメモリセルに印加する電圧を調節する方法であって、
選択したワード線に所定の電圧を印加し、そのワード線と交差する複数のビット線の電位をセンスアンプで読み出す工程と、
前記センスアンプで読み出した電位をメモリセルの情報として記憶回路に格納する工程と、
前記記憶回路に格納した情報に基づいて、ビット線駆動補助回路を駆動し、前記複数のビット線の電位を選択的に調節して、電圧降下を補償した電圧を前記複数のビット線に選択的に印加する工程と、
を備えることを特徴とするメモリセル電圧印加方法。 - 前記電圧降下を補償した電圧を前記複数のビット線に選択的に印加する工程は、選択したメモリセルの物理アドレスから電圧降下を算出する工程を含むことを特徴とするメモリセル電圧印加方法。
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