JPWO2018189620A1 - ニューラルネットワーク回路 - Google Patents
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- 238000013528 artificial neural network Methods 0.000 title claims abstract description 116
- 230000015654 memory Effects 0.000 claims abstract description 148
- 230000006870 function Effects 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 38
- 230000008569 process Effects 0.000 claims description 38
- 238000011176 pooling Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 description 84
- 210000004027 cell Anatomy 0.000 description 65
- 238000010586 diagram Methods 0.000 description 60
- 238000004364 calculation method Methods 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 11
- 238000013527 convolutional neural network Methods 0.000 description 10
- 230000000717 retained effect Effects 0.000 description 8
- 210000002569 neuron Anatomy 0.000 description 7
- 230000010365 information processing Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000003672 processing method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013135 deep learning Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012886 linear function Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013529 biological neural network Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/045—Combinations of networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/048—Activation functions
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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- Data Mining & Analysis (AREA)
- Artificial Intelligence (AREA)
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- Neurology (AREA)
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Abstract
Description
本実施の形態では、ニューラルネットワークの機能をハードウェアで実現可能なニューラルネットワーク回路の構成について説明する。本発明の一態様であるニューラルネットワーク回路は、積和演算を効率よく行うことができる。そのため、積和演算の頻度が高い畳み込みニューラルネットワークへの応用が非常に有効である。以下、具体的な構成例を示して説明する。なお積和演算は、乗算によって得られたデータ同士を加算して足し合わせる演算である。
本実施の形態は、上記実施の形態に示すニューラルネットワーク回路が組み込まれたIC(ニューラルネットワークシステムIC)の一例を示す。
本実施の形態では、上記実施の形態に示すニューラルネットワーク回路のメモリ回路に搭載可能なOSメモリについて説明する。本実施の形態では、OSメモリの一例として、DOSRAMおよびNOSRAMについて説明する。
図28(A)−図28(C)を参照して、DOSRAMについて説明する。
MC−SAアレイ1420は、メモリセルアレイ1422をセンスアンプアレイ1423上に積層した積層構造をもつ。グローバルビット線GBLL、GBLRはメモリセルアレイ1422上に積層されている。DOSRAM1400では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
コントローラ1405は、DOSRAM1400の動作全般を制御する機能を有する。コントローラ1405は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路1410および列回路1415の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
行回路1410は、MC−SAアレイ1420を駆動する機能を有する。デコーダ1411はアドレス信号をデコードする機能を有する。ワード線ドライバ1412は、アクセス対象行のワード線WLを選択する選択信号を生成する。
列回路1415は、データ信号WDA[31:0]の入力を制御する機能、データ信号RDA[31:0]の出力を制御する機能を有する。データ信号WDA[31:0]は書き込みデータ信号であり、データ信号RDA[31:0]は読み出しデータ信号である。
図29および図30を参照してNOSRAMについて説明する。ここでは、1のメモリセルで多値データを記憶する多値NOSRAMについて説明する。
図30(A)はメモリセル1611の構成例を示す回路図である。メモリセル1611は2T型のゲインセルであり、メモリセル161はワード線WWL、RWL、ビット線BL、ソース線SL、配線BGLに電気的に接続されている。メモリセル1611は、ノードSN、OSトランジスタMO61、トランジスタMP61、容量素子C61を有する。OSトランジスタMO61は書き込みトランジスタである。トランジスタMP61は読み出しトランジスタであり、例えばpチャネル型Siトランジスタで構成される。容量素子C61はノードSNの電圧を保持するための保持容量である。ノードSNはデータの保持ノードであり、ここではトランジスタMP61のゲートに相当する。
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
C61 容量素子
C62 容量素子
MN61 トランジスタ
MN62 トランジスタ
MO45 OSトランジスタ
MO61 OSトランジスタ
MO62 OSトランジスタ
MP61 トランジスタ
MP62 トランジスタ
MP63 トランジスタ
T0 時刻
T1 時刻
T2 時刻
T3 時刻
T4 時刻
T7 時刻
T8 時刻
T10 時刻
T11 時刻
T12 時刻
T17 時刻
T18 時刻
T19 時刻
T20 時刻
T21 時刻
T22 時刻
T28 時刻
T29 時刻
Twrite2 時刻
10 データ処理回路
11 インターフェース
12 クロック生成回路
13 マスターコントローラ
14 データドライバ
15 ワードドライバ
20 ニューラルネットワーク回路
21 メモリコントローラ
22 メモリ
23 演算ユニット
24 データ入出力回路
30 演算部
31 レジスタ回路
40 積和演算回路
41 加算回路
50 演算回路
50_A 演算回路
50_n 演算回路
50_1 演算回路
50_2 演算回路
50_3 演算回路
50A 演算回路
51 入力レジスタ
52 メモリ
53 乗算回路
54 加算回路
55A 出力レジスタ
55B 出力レジスタ
56A 切り替え回路
56B 切り替え回路
57A メモリ素子
57B メモリ素子
57C メモリ素子
58 パワースイッチ
61 入力層
62 中間層
63 出力層
70 入力処理
71 入力データ
72 演算処理
73 演算処理
74 プーリング演算処理
75 演算処理
76 プーリング演算処理
77 全結合演算処理
81 フィルタ
82 フィルタ
82_1 フィルタ
82_2 フィルタ
82_3 フィルタ
82_9 フィルタ
83 シンボル
84 データ
85 フィルタ
86 データ
87 データ
88 フィルタ
89 データ
90 データ
90_A 演算回路
91 フィルタ
92 データ
93 入力データ
94_1 データ
94_2 データ
94_3 データ
94_4 データ
95_1 積和演算データ
95_2 積和演算データ
95_3 積和演算データ
95_4 積和演算データ
96 メモリセル
97 トランジスタ
98 トランジスタ
161 メモリセル
1400 DOSRAM
1405 コントローラ
1410 行回路
1411 デコーダ
1412 ワード線ドライバ
1413 列セレクタ
1414 センスアンプドライバ
1415 列回路
1416 グローバルセンスアンプアレイ
1417 入出力回路
1420 MC−SAアレイ
1422 メモリセルアレイ
1423 センスアンプアレイ
1425 ローカルメモリセルアレイ
1426 ローカルセンスアンプアレイ
1444 スイッチアレイ
1445 メモリセル
1446 センスアンプ
1447 グローバルセンスアンプ
1600 NOSRAM
1610 メモリセルアレイ
1611 メモリセル
1611−1614 メモリセル
1612 メモリセル
1613 メモリセル
1614 メモリセル
1640 コントローラ
1650 行ドライバ
1651 行デコーダ
1652 ワード線ドライバ
1660 列ドライバ
1661 列デコーダ
1662 ドライバ
1663 DAC
1670 出力ドライバ
1671 セレクタ
1672 ADC
1673 出力バッファ
7000 ニューラルネットワークシステムIC
7001 リード
7003 回路部
7031 Siトランジスタ層
7032 配線層
7033 OSトランジスタ層
Claims (12)
- 第1乃至第3の演算回路を有し、
前記第1乃至第3の演算回路はそれぞれ、第1のレジスタ、メモリ、乗算回路、および加算回路を有し、
前記第1のレジスタは、入力データを保持する機能を有し、
前記メモリは、重みデータを記憶する機能を有し、
前記メモリは、入力されるコンテキスト信号の切り替えに応じて異なる重みデータを出力する機能を有し、
前記第1の演算回路が有する乗算回路は、前記重みデータと前記入力データとの積に応じた乗算データを出力する機能を有し、
前記第1の演算回路が有する加算回路は、第1の加算データを出力する機能を有し、
前記第1の加算データは、前記乗算データと、前記第2の演算回路が有する加算回路が出力する第2の加算データとの和に応じたデータであり、
前記第1の加算データは、前記第3の演算回路が有する加算回路に出力されるデータである、ことを特徴とするニューラルネットワーク回路。 - 請求項1において、
前記第1の演算回路と前記第2の演算回路との間、および前記第2の演算回路と前記第3の演算回路との間にプログラマブルスイッチエレメントを有し、
前記プログラマブルスイッチエレメントは、前記コンテキスト信号の切り替えによって前記第1乃至第3の演算回路間の電気的な接続を切り替える機能を有することを特徴とするニューラルネットワーク回路。 - 請求項1において、
前記メモリはトランジスタを有し、
前記トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とするニューラルネットワーク回路。 - 請求項1において、
前記第1乃至第3の加算データは、畳み込み演算処理または全結合演算処理に用いられるデータであることを特徴とするニューラルネットワーク回路。 - 請求項1において、
前記第1の演算回路は、第2のレジスタを有し、
前記第2のレジスタは、前記第1の加算データまたは前記乗算データを保持する機能を有することを特徴とするニューラルネットワーク回路。 - 請求項1に記載の前記ニューラルネットワーク回路は、
活性化関数処理を行う回路、およびプーリング演算処理を行う回路を有することを特徴とするニューラルネットワーク回路。 - 第1乃至第3の演算回路を有し、
前記第1の演算回路は、第1のレジスタ、第1のメモリ、第1の乗算回路、および第1の加算回路を有し、
前記第2の演算回路は、第2のレジスタ、第2のメモリ、第2の乗算回路、および第2の加算回路を有し、
前記第3の演算回路は、第3のレジスタ、第3のメモリ、第3の乗算回路、および第3の加算回路を有し、
前記第1乃至第3のレジスタは、それぞれに第1乃至第3の入力データを保持する機能を有し、
前記第1乃至第3のメモリは、それぞれ重みデータを記憶する機能を有し、
前記第1乃至第3のメモリは、それぞれに入力されるコンテキスト信号の切り替えに応じて異なる第1乃至第3の重みデータを出力する機能を有し、
前記第1の乗算回路は、前記第1の重みデータと前記第1の入力データとの積に応じた第1の乗算データを出力する機能を有し、
前記第2の乗算回路は、前記第2の重みデータと前記第2の入力データとの積に応じた第2の乗算データを出力する機能を有し、
前記第3の乗算回路は、前記第3の重みデータと前記第3の入力データとの積に応じた第3の乗算データを出力する機能を有し、
前記第1の加算回路は、第1の加算データを出力する機能を有し、
前記第2の加算回路は、第2の加算データを出力する機能を有し、
前記第3の加算回路は、第3の加算データを出力する機能を有し、
前記第2の加算データは、前記第2の乗算データと、前記第1の加算データとの和に応じたデータであり、
前記第1の加算データは、前記第1の乗算データと、前記第3の加算データを含むデータであることを特徴とするニューラルネットワーク回路。 - 請求項7において、
前記第1乃至第3の演算回路間にプログラマブルスイッチエレメントを有し、
前記プログラマブルスイッチエレメントは、前記コンテキスト信号の切り替えによって前記第1乃至第3の演算回路間の電気的な接続を切り替える機能を有することを特徴とするニューラルネットワーク回路。 - 請求項7において、
前記第1乃至第3のメモリはそれぞれトランジスタを有し、
前記トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とするニューラルネットワーク回路。 - 請求項7において、
前記第1乃至第3の加算データは、畳み込み演算処理または全結合演算処理に用いられるデータであることを特徴とするニューラルネットワーク回路。 - 請求項7において、
前記第1の演算回路は、第4のレジスタを有し、
前記第2の演算回路は、第5のレジスタを有し、
前記第3の演算回路は、第6のレジスタを有し、
前記第4のレジスタは、前記第1の加算データまたは前記第1の乗算データを保持する機能を有し、
前記第5のレジスタは、前記第2の加算データまたは前記第2の乗算データを保持する機能を有し、
前記第6のレジスタは、前記第3の加算データまたは前記第3の乗算データを保持する機能を有することを特徴とするニューラルネットワーク回路。 - 請求項7に記載の前記ニューラルネットワーク回路は、
活性化関数処理を行う回路、およびプーリング演算処理を行う回路を有することを特徴とするニューラルネットワーク回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017080355 | 2017-04-14 | ||
JP2017080355 | 2017-04-14 | ||
PCT/IB2018/052250 WO2018189620A1 (ja) | 2017-04-14 | 2018-04-02 | ニューラルネットワーク回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018189620A1 true JPWO2018189620A1 (ja) | 2020-02-27 |
JP7173709B2 JP7173709B2 (ja) | 2022-11-16 |
Family
ID=63793227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019512042A Active JP7173709B2 (ja) | 2017-04-14 | 2018-04-02 | ニューラルネットワーク回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11568223B2 (ja) |
JP (1) | JP7173709B2 (ja) |
WO (1) | WO2018189620A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102191428B1 (ko) * | 2018-10-30 | 2020-12-15 | 성균관대학교산학협력단 | 머신러닝 가속기 및 그의 행렬 연산 방법 |
US10891222B2 (en) * | 2018-12-24 | 2021-01-12 | Macronix International Co., Ltd. | Memory storage device and operation method thereof for implementing inner product operation |
TW202032407A (zh) | 2019-02-15 | 2020-09-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置及電子裝置 |
US11119674B2 (en) * | 2019-02-19 | 2021-09-14 | Macronix International Co., Ltd. | Memory devices and methods for operating the same |
JP7027371B2 (ja) * | 2019-06-03 | 2022-03-01 | 株式会社東芝 | ニューラルネットワークの演算装置、ニューラルネットワーク、ニューラルネットワークの制御方法 |
JP2020205003A (ja) * | 2019-06-19 | 2020-12-24 | キオクシア株式会社 | メモリシステム、メモリコントローラ、及び半導体記憶装置 |
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---|---|
US20200160158A1 (en) | 2020-05-21 |
US11568223B2 (en) | 2023-01-31 |
JP7173709B2 (ja) | 2022-11-16 |
WO2018189620A1 (ja) | 2018-10-18 |
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|
R150 | Certificate of patent or registration of utility model |
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