TW202032407A - 半導體裝置及電子裝置 - Google Patents

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Abstract

提供一種能夠以低功耗進行積和運算的半導體裝置。本發明是一種包括第一、第二電路的半導體裝置，第一電路包括第一保持部、第一電晶體，第二電路包括第二保持部、第二電晶體。第一、第二電路的每一個與第一、第二輸入佈線及第一、第二佈線電連接。第一保持部具有保持在第一電晶體中流過的第一電流的功能，第二保持部具有保持在第二電晶體中流過的第二電流的功能。第一、第二電流根據第一資料決定。藉由對第一、第二輸入佈線輸入對應於第二資料的電位，第一電路對第一佈線和第二佈線中的一個輸出電流，第二電路對第一佈線和第二佈線中的另一個輸出電流。第一、第二電路對第一佈線或第二佈線輸出的電流的量根據第一資料及第二資料決定。

Description

半導體裝置及電子裝置
本發明的一個實施方式係關於一種半導體裝置及電子裝置。
本發明的一個實施方式不限定於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、信號處理裝置、處理器、電子裝置、系統、它們的驅動方法、它們的製造方法或它們的檢查方法。
現在，以人間的腦子結構為模型的積體電路的開發日益火熱。該積體電路組裝有作為腦子結構的電子電路且包括相當於人間腦子的“神經元”及“神經突觸”的電路。因此，有時將上述積體電路稱為“神經形性(neuro-morphic)”、“腦子形性(brain-morphic)”或“腦子激發(brain-inspire)”。該積體電路具有非諾依曼型架構，與隨著處理速度的增加功耗也變高的諾依曼型架構相比，可以期待以極低功耗進行並列處理。
包括“神經元”及“神經突觸”的模仿神經電路網的資料處理模型被稱為人工神經網路(ANN)。例如，非專利文獻1及非專利文獻2公開了使用SRAM(Static Random Access Memory；靜態隨機存取記憶體)構成人工神經網路的運算裝置。
[非專利文獻1]M. Kang et al.，“IEEE Journal Of Solid-State Circuits”，2018，Volume 53，No. 2，p. 642-655.
[非專利文獻2]J. Zhang et al.，“IEEE Journal Of Solid-State Circuits”，2017，Volume 52，No. 4，p. 915-924.
在人工神經網路中，進行將使兩個神經元彼此結合的神經突觸的結合強度(有時稱為權係數。)乘以在兩個神經元間傳送的信號的計算。尤其是，在分層人工神經網路中，需要將第一層的多個第一神經元的每一個與第二層的第二神經元中的一個之間的神經突觸的結合強度分別乘以與從第一層的多個第一神經元的每一個向第二層的第二神經元中的一個輸入的信號而將它們加在一起，根據人工神經網路的規模例如決定該結合強度的數量、表示該信號的參數的數量。換言之，在人工神經網路中，分層的數量、神經元的數量等越多，相當於“神經元”及“神經突觸”的每一個的電路數量越多，從而運算量有時變龐大。
構成晶片的電路數量越多功耗越高，而且驅動裝置時產生的發熱量也越大。尤其是，發熱量越大，對包括在晶片的電路元件的特性帶來的影響越大，所以構成晶片的電路較佳為包括不容易受到溫度影響的電路元件。此外，在包括在晶片的電晶體或電流源等的特性有偏差時運算結果也有偏差。
本發明的一個實施方式的目的之一是提供一種構成分層人工神經網路的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種不容易受到環境溫度的影響的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種不容易受到電晶體的特性偏差的影響的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種不容易受到電流源的特性偏差的影響的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述列舉的目的並不妨礙其他目的的存在。另外，其他目的是頂面沒有提到而將在下面的記載中進行說明的目的。本領域技術人員可以從說明書或圖式等的記載中導出並適當抽出頂面沒有提到的目的。此外，本發明的一個實施方式實現上述目的及其他目的中的至少一個目的。此外，本發明的一個實施方式並不需要實現所有的上述目的及其他目的。
(1)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體，第二電路包括第二保持部、第二驅動電晶體，第一電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，第二電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第一電路具有：在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第一電流輸出到第一佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第一電流輸出到第二佈線的功能；以及在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線及第二佈線的功能，第二電路具有：在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第二電流輸出到第二佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第二電流輸出到第一佈線的功能；以及在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第二電流輸出到第一佈線及第二佈線的功能，第一電流、第二電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線的每一個輸入的第一位準電位、第二位準電位根據第二資料決定。
(2)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體，第二電路包括第二保持部、第二驅動電晶體，第一電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，第二電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第一電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第一電流輸出到第一佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第一電流輸出到第二佈線的功能；以及在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線及第二佈線的功能，第二電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第二電流輸出到第二佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第二電流輸出到第一佈線的功能；以及在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第二電流輸出到第一佈線及第二佈線的功能，第一電流、第二電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線的每一個輸入的第一位準電位、第二位準電位及第一期間的長度根據第二資料決定。
(3)
在上述(2)的結構中，本發明的一個實施方式是一種半導體裝置，其中第一期間包括第二期間及第三期間，第一輸入佈線具有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第二輸入佈線具有在第二期間對第一電路及第二電路的兩者輸出第一位準電位 或第二位準電位的功能，第一輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第二輸入佈線具有在第三期間對第一電路及第二電路的兩者輸出第一位準電位或第二位準電位的功能，並且第三期間的長度為第二期間的長度的2倍。
(4)
在上述(1)至(3)中的任一個結構中，本發明的一個實施方式是一種半導體裝置，其中第一電路包括第一電晶體、第二電晶體、第三電晶體、第一電容，第二電路包括第四電晶體、第五電晶體、第六電晶體、第二電容，第一保持部包括第一電晶體、第一電容，第二保持部包括第四電晶體、第二電容，第一電晶體的第一端子與第一電容的第一端子、第一驅動電晶體的閘極電連接，第一電晶體的第二端子與第一佈線電連接，第一驅動電晶體的第一端子與第二電晶體的第一端子、第三電晶體的第一端子電連接，第二電晶體的第二端子與第一佈線電連接，第二電晶體的閘極與第一輸入佈線電連接，第三電晶體的第二端子與第二佈線電連接，第三電晶體的閘極與第二輸入佈線電連接，第四電晶體的第一端子與第二電容的第一端子、第二驅動電晶體的閘極電連接，第四電晶體的第二端子與第二佈線電連接，第二驅動電晶體的第一端子與第五電晶體的第一端子、第六電晶體的第一端子電連接，第五電晶體的第二端子與第二佈線電連接，第五電晶體的閘極與第一輸入佈線電連接，第六電晶體的第二端子與第一佈線電連接，並且第六電晶體的閘極與第二輸入佈線電連接。
(5)
在上述(4)的結構中，本發明的一個實施方式是一種半導體裝置，其中第一電路包括第七電晶體，第二電路包括第八電晶體，第七電晶體的第一端子與第一驅動電晶體的第一端子、第二電晶體的第一端子、第三電晶體的第一端子電連接，第七電晶體的第二端子與第一電晶體的第一端子和第二端子中的一個電連接，第八電晶體的第一端子與第二驅動電晶體的第一端子、第五電晶體的第一端子、第六電晶體的第一端子電連接，第八電晶體的第二端子與第四電晶體的第一端子和第二端子中的一個電連接，並且第一電晶體的閘極與第四電晶體的閘極、第七電晶體的閘極、第八電晶體的閘極電連接。
(6)
在上述(1)至(3)中的任一個結構中，本發明的一個實施方式是一種半導體裝置，其中第一電路包括第一電晶體、第二電晶體、第三電晶體、第一電容，第二電路包括第四電晶體、第五電晶體、第六電晶體、第二電容，第一保持部包括第一電晶體、第一電容，第二保持部包括第四電晶體、第二電容，第一電晶體的第一端子與第一電容的第一端子、第一驅動電晶體的閘極電連接，第一驅動電晶體的第一端子與第一電晶體的第二端子、第二電晶體的第一端子、第三電晶體的第一端子電連接，第二電晶體的第二端子與第一佈線電連接，第二電晶體的閘極與第一輸入佈線電連接，第三電晶體的第二端子與第二佈線電連接，第三電晶體的閘極與第二輸入佈線電連接，第四電晶體的第一端子與第二電容的第一端子、第二驅動電晶體的閘極電連接，第二驅動電晶體的第一端子與第四電晶體的第二端子、第五電晶體的第一端子、第六電晶體的第一端子電連接，第五電晶體的第二端子與第二佈線電連接，第五電晶體的閘極與第一輸入佈線電連接，第六電晶體的第二端子與第一佈線電連接，並且第六電晶體的閘極與第二輸入佈線電連接。
(7)
在上述(1)至(3)中的任一個結構中，本發明的一個實施方式是一種半導體裝置，其中第一電路包括第三保持部、第三驅動電晶體，第二電路包括第四保持部、第四驅動電晶體，第一電路與第三佈線電連接，第二電路與第三佈線電連接，第三保持部具有保持對應於從第一佈線向第三驅動電晶體的源極與汲極間流過的第三電流的第三電位的功能，第四保持部具有保持對應於從第二佈線向第四驅動電晶體的源極與汲極間流過的第四電流的第四電位的功能，第三驅動電晶體具有在第三驅動電晶體的源極與汲極間使對應於所保持的第三電位的第三電流流過的功能，第四驅動電晶體具有在第四驅動電晶體的源極與汲極間使對應於所保持的第四電位的第四電流流過的功能，並且具有根據輸入到第三佈線的信號將在第一佈線和第二佈線中的一個流過的第一電流切換為第三電流，且將在第一佈線和第二佈線中的另一個流過的第二電流切換為第四電流的功能。
(8)
在上述(1)至(7)中的任一個結構中，本發明的一個實施方式是一 種半導體裝置，還包括：第三電路；第四電路；以及第五電路，其中第三電路具有：藉由第一佈線對第一電路供應對應於第一資料的第一電流的功能；以及藉由第二佈線對第二電路供應對應於第一資料的第二電流的功能，第四電路具有：對應於第二資料對第一輸入佈線輸入第一位準電位或第二位準電位的功能；以及對應於第二資料對第二輸入佈線輸入第一位準電位或第二位準電位的功能，並且第五電路具有對從第一佈線及第二佈線的每一個流過的電流進行比較而從第五電路的輸出端子輸出對應於第一資料與第二資料之積的電位的功能。
(9)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體、第三驅動電晶體，第二電路包括第二保持部、第二驅動電晶體、第四驅動電晶體，第一電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，第二電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第三驅動電晶體具有在第三驅動電晶體的源極與汲極間使對應於所保持的第一電位的第三電流流過的功能，第四驅動電晶體具有在第四驅動電晶體的源極與汲極間使對應於所保持的第二電位的第四電流流過的功能，第一電路具有：在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第一電流輸出到第一佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第一電流輸出到第二佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線及第二佈線的功能；在對第三輸入佈線輸入第一位準電位且對第四輸入佈線輸入第二位準電位時，將第三電流輸出到第一佈線的功能；在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第一位準電位時，將第三電流輸出到第二佈線的功能；以及 在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第二位準電位時，不將第三電流輸出到第一佈線及第二佈線的功能，第二電路具有：在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第二電流輸出到第二佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第二電流輸出到第一佈線的功能；在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第二電流輸出到第一佈線及第二佈線的功能；在對第三輸入佈線輸入第一位準電位且對第四輸入佈線輸入第二位準電位時，將第四電流輸出到第二佈線的功能；在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第一位準電位時，將第四電流輸出到第一佈線的功能；以及在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第二位準電位時，不將第四電流輸出到第一佈線及第二佈線的功能，第一電流、第二電流、第三電流、第四電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線的每一個輸入的第一位準電位、第二位準電位根據第二資料決定。
(10)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體、第三驅動電晶體，第二電路包括第二保持部、第二驅動電晶體、第四驅動電晶體，第一電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，第二電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第三驅動電晶體具有在第三驅動電晶體的源極與汲極間使對應於所保持的第一電位的第三電流流過的功能，第四驅動電晶體具有在第四驅動電晶體的源極與汲極間使對應於所保持的第二電位的第四電流流過的功能，第一電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二 位準電位時，將第一電流輸出到第一佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第一電流輸出到第二佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線及第二佈線的功能；在第一期間，在對第三輸入佈線輸入第一位準電位且對第四輸入佈線輸入第二位準電位時，將第三電流輸出到第一佈線的功能；在第一期間，在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第一位準電位時，將第三電流輸出到第二佈線的功能；以及在第一期間，在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第二位準電位時，不將第三電流輸出到第一佈線及第二佈線的功能，第二電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位且對第二輸入佈線輸入第二位準電位時，將第二電流輸出到第二佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第一位準電位時，將第二電流輸出到第一佈線的功能；在第一期間，在對第一輸入佈線輸入第二位準電位且對第二輸入佈線輸入第二位準電位時，不將第二電流輸出到第一佈線及第二佈線的功能；在第一期間，在對第三輸入佈線輸入第一位準電位且對第四輸入佈線輸入第二位準電位時，將第四電流輸出到第二佈線的功能；在第一期間，在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第一位準電位時，將第四電流輸出到第一佈線的功能；以及在第一期間，在對第三輸入佈線輸入第二位準電位且對第四輸入佈線輸入第二位準電位時，不將第四電流輸出到第一佈線及第二佈線的功能，第一電流、第二電流、第三電流、第四電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線的每一個輸入的第一位準電位、第二位準電位及第一期間的長度根據第二資料決定。
(11)
在上述(10)的結構中，本發明的一個實施方式是一種半導體裝置，其中第一期間包括第二期間、第三期間，第一輸入佈線具有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第二輸入佈線具有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第三輸入佈線具有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第四輸入佈線具 有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第一輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第二輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第三輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第四輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，並且第三期間的長度為第二期間的長度的2倍。
(12)
在上述(9)至(11)中的任一個結構中，本發明的一個實施方式是一種半導體裝置，還包括：第三電路；第四電路；以及第五電路，其中第三電路具有：藉由第一佈線對第一電路供應對應於第一資料的第一電流的功能；以及藉由第二佈線對第二電路供應對應於第一資料的第二電流的功能，第四電路具有：對第一輸入佈線對應於第二資料輸入第一位準電位或第二位準電位的功能；對第二輸入佈線對應於第二資料輸入第一位準電位或第二位準電位的功能；對第三輸入佈線對應於第二資料輸入第一位準電位或第二位準電位的功能；以及對第四輸入佈線對應於第二資料輸入第一位準電位或第二位準電位的功能，並且第五電路具有對從第一佈線及第二佈線的每一個流過的電流進行比較從第五電路的輸出端子輸出對應於第一資料與第二資料之積的電位的功能。
(13)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體，第二電路包括第二保持部、第二驅動電晶體，第一電路與第一輸入佈線及第一佈線電連接，第二電路與第一輸入佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第一電路具有：在對第一 輸入佈線輸入第一位準電位時，將第一電流輸出到第一佈線的功能；以及在對第一輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線的功能，第二電路具有：在對第一輸入佈線輸入第一位準電位時，將第二電流輸出到第二佈線的功能；以及在對第一輸入佈線輸入第二位準電位時，不將第二電流輸出到第二佈線的功能，第一電流、第二電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線的每一個輸入的第一位準電位、第二位準電位根據第二資料決定。
(14)
本發明的一個實施方式是一種半導體裝置，包括：第一電路；以及第二電路，其中，第一電路包括第一保持部、第一驅動電晶體，第二電路包括第二保持部、第二驅動電晶體，第一電路與第一輸入佈線及第一佈線電連接，第二電路與第一輸入佈線及第二佈線電連接，第一保持部具有保持對應於從第一佈線向第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，第二保持部具有保持對應於從第二佈線向第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，第一驅動電晶體具有在第一驅動電晶體的源極與汲極間使對應於所保持的第一電位的第一電流流過的功能，第二驅動電晶體具有在第二驅動電晶體的源極與汲極間使對應於所保持的第二電位的第二電流流過的功能，第一電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位時，將第一電流輸出到第一佈線的功能；以及在第一期間，在對第一輸入佈線輸入第二位準電位時，不將第一電流輸出到第一佈線的功能，第二電路具有：在第一期間，在對第一輸入佈線輸入第一位準電位時，將第二電流輸出到第二佈線的功能；以及在第一期間，在對第一輸入佈線輸入第二位準電位時，不將第二電流輸出到第二佈線的功能，第一電流、第二電流的每一個具有對應於第一資料的電流量，並且，對第一輸入佈線、第二輸入佈線的每一個輸入的第一位準電位、第二位準電位根據第二資料決定。
(15)
在上述(14)的結構中，本發明的一個實施方式是一種半導體裝置，其中第一期間包括第二期間、第三期間，第一輸入佈線具有在第二期間對第一電路及第二電路的兩者供應第一位準電位或第二位準電位的功能，第一輸入佈線具有在第三期間對第一電路及第二電路的兩者供應第一位準電 位或第二位準電位的功能，並且第三期間的長度為第二期間的長度的2倍。
(16)
在上述(13)至(15)中的任一個結構中，本發明的一個實施方式是一種半導體裝置，其中第一電路包括第一電晶體、第二電晶體、第一電容，第二電路包括第四電晶體、第五電晶體、第二電容，第一保持部包括第一電晶體、第一電容，第二保持部包括第四電晶體、第二電容，第一電晶體的第一端子與第一電容的第一端子、第一驅動電晶體的閘極電連接，第一電晶體的第二端子與第一佈線電連接，第一驅動電晶體的第一端子與第二電晶體的第一端子電連接，第二電晶體的第二端子與第一佈線電連接，第二電晶體的閘極與第一輸入佈線電連接，第四電晶體的第一端子與第二電容的第一端子、第二驅動電晶體的閘極電連接，第四電晶體的第二端子與第二佈線電連接，第二驅動電晶體的第一端子與第五電晶體的第一端子電連接，第五電晶體的第二端子與第二佈線電連接，並且第五電晶體的閘極與第一輸入佈線電連接。
(17)
另外，本發明的一個實施方式是一種電子裝置，包括上述(1)至(16)中的任一個半導體裝置及外殼，並且由半導體裝置進行神經網路的運算。
注意，在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子構件。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
另外，在本說明書等中，當記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也在圖式或文中所記載的範圍內記載。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示器件、發光器件、負載等)。此外，開關具有控制開啟或關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(數位類比轉換電路、類比數位轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，就可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載有“電連接”時，與只明確記載有“連接”的情況相同。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置”。藉由使用與這種例子相同的顯示方法規定電路結構中的連接順序，可以區分電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。 注意，這種顯示方法是一個例子，不侷限於上述顯示方法。在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
在本說明書等中，“電阻元件”例如是指具有電阻值的電路元件、佈線等。因此，在本說明書等中，“電阻元件”包括具有電阻值的佈線、電流流過源極和汲極之間的電晶體、二極體、線圈等。因此，“電阻元件”也可以稱為“電阻”、“負載”、“具有電阻值的區域”等，與此相反，“電阻”、“負載”、“具有電阻值的區域”也可以稱為“電阻元件”等。作為電阻值，例如較佳為1mΩ以上且10Ω以下，更佳為5mΩ以上且5Ω以下，進一步較佳為10mΩ以上且1Ω以下。此外，例如也可以為1Ω以上且1×109Ω以下。
在本說明書等中，“電容元件”是指具有靜電電容值的電路元件、具有靜電電容值的佈線的區域、寄生電容、電晶體的閘極電容等。因此，在本說明書等中，“電容元件”除包括具有一對電極及在該電極之間的介電體的電路元件外還包括產生在佈線和佈線之間的寄生電容、產生在電晶體的源極和汲極中的一個與閘極之間閘極電容等。“電容元件”、“寄生電容”、“閘極電容”等也可以稱為“電容”等，與此相反，“電容”也可以稱為“電容元件”、“寄生電容”、“閘極電容”等。另外，“電容”的“一對電極”也可以稱為“一對導電體”、“一對導電區域”、“一對區域”等。靜電電容值例如可以為0.05fF以上且10pF以下。此外，例如，還可以為1pF以上且10μF以下。
在本說明書等中，電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。被用作源極或汲極的兩個端子是電晶體的輸入輸出端子。根據電晶體的導電型(n通道型、p通道型)及對電晶體的三個端子施加的電位的高低，兩個輸入輸出端子中的一方被用作源極而另一方被用作汲極。因此，在本說明書等中，源極和汲極可以相 互調換。在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”(第一電極或第一端子)、“源極和汲極中的另一個”(第二電極或第二端子)的表述。另外，根據電晶體的結構，有時除了上述三個端子以外還包括背閘極。在此情況下，在本說明書等中，有時將電晶體的閘極和背閘極中的一個稱為第一閘極，將電晶體的閘極和背閘極的另一個稱為第二閘極。並且，在相同電晶體中，有時可以將“閘極”與“背閘極”相互調換。另外，在電晶體包括三個以上的閘極時，在本說明書等中，有時將各閘極稱為第一閘極、第二閘極、第三閘極等。
另外，在本說明書等中，節點也可以根據電路結構或裝置結構等稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以稱為節點。
另外，在本說明書等中，可以適當地調換“電壓”和“電位”。“電壓”是指與參考電位之間的電位差，例如在參考電位為地電位(接地電位)時，也可以將“電壓”稱為“電位”。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
“電流”是指電荷的移動現象(導電)，例如，“發生正帶電體的導電”的記載可以替換為“在與其相反方向上發生負帶電體的導電”的記載。因此，在本說明書等中，在沒有特別的說明的情況下，“電流”是指載子移動時的電荷的移動現象(導電)。在此，作為載子可以舉出電子、電洞、陰離子、陽離子、絡離子等，載子根據電流流過的系統(例如，半導體、金屬、電解液、真空中等)不同。另外，佈線等中的“電流的方向”是正載子移動的方向，以正電流量記載。換言之，負載子移動的方向與電流方向相反，以負電流量記載。因此，在本說明書等中，在沒有特別的說明的情況下，關於電流的正負(或電流的方向)，“電流從元件A向元件B流過”等記載可以替換為“電流從元件B向元件A流過”等記載。另外，“對元件A輸入電流”等記載可以替換為“從元件A輸出電流”等記載。
另外，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，該序數詞不限制組件的個數。此外，該序數詞不限制組件的順序。另外，例如，本說明書等的實施方式之 一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被省略。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書等中所說明的詞句，根據情況可以適當地換詞句。例如，在“位於導電體的頂面的絕緣體”的表述中，藉由將所示的圖式的方向旋轉180度，也可以稱為“位於導電體的下面的絕緣體”。
另外，“上”或“下”這樣的術語不限定於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，如果是“絕緣層A上的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
此外，在本說明書等中，根據狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
注意，在本說明書等中，“電極”、“佈線”、“端子”等的詞句不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。此外，例如，有時將“端子”用作“佈線”或“電極”的一部分，反之亦然。再者，“端子”的詞句包括多個“電極”、“佈線”、“端子”等被形成為一體的情況等。因此，例如，“電極”可以為“佈線”或“端子”的一部分，例如，“端子”可以為“佈線”或“電極”的一部分。此外，“電極”、“佈線”、“端子”等的詞句有時置換為“區域”等的詞句。
在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。另外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號”變換為“電位”。
在本說明書等中，半導體的雜質是指構成半導體膜的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of States：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(也包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。明確而言，當半導體是矽層時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。作為開關的一個例子，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路等。當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當將電晶體僅用作開關時，對電晶體的極性(導電型)沒有特別的限制。
作為機械開關的例子，可以舉出利用了MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
藉由本發明的一個實施方式可以提供一種構成分層人工神經網路的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種功耗低的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種不容易受到環境溫度的影響的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種不容易受到電晶體的特性偏差的影響的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種不容易受到電流源的特性偏差的影響的半導體裝置等。另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置等。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述列舉的效果並不妨礙其他效果的存在。另外，其他效果是頂面沒有提到而將在下面的記載中進行說明的效果。注意，本發明的一個實施方式至少具有上述列舉的效果及/或其他效果中的一個效果。此外，本發明的一個實施方式實現上述效果及其他效果中的至少一個效果。因此，本發明的一個實施方式根據情況有時不具有上述效果。
ILD:電路
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AFP:電路
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MP:電路
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MCr:電路
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M1:電晶體
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M1-2br:電晶體
M1-3b:電晶體
M1-3br:電晶體
M1c:電晶體
M1cr:電晶體
M1p:電晶體
M1pr:電晶體
M1r:電晶體
M1s:電晶體
M1sr:電晶體
M1x:電晶體
M1xr:電晶體
M1x-2b:電晶體
M1x-2br:電晶體
M1x-3b:電晶體
M1x-3br:電晶體
M1x-4b:電晶體
M1-2x:電晶體
M1-2xr:電晶體
M1-3x:電晶體
M1-3xr:電晶體
M1-2x-2b:電晶體
M1-2x-2br:電晶體
M1-3x-2b:電晶體
M1-3x-2br:電晶體
M1-2x-3b:電晶體
M1-2x-3br:電晶體
M1-3x-3b:電晶體
M1-3x-3br:電晶體
M2:電晶體
M2r:電晶體
M2s:電晶體
M2sr:電晶體
M2-2b:電晶體
M2-2br:電晶體
M2-3b:電晶體
M2-3br:電晶體
M3:電晶體
M3p:電晶體
M3pr:電晶體
M3r:電晶體
M3s:電晶體
M3sr:電晶體
M3x:電晶體
M3x-2:電晶體
M3-2b:電晶體
M3-2br:電晶體
M3-2x:電晶體
M3-2xr:電晶體
M3-3b:電晶體
M3-3br:電晶體
M3-3x:電晶體
M3-3xr:電晶體
M4:電晶體
M4p:電晶體
M4pr:電晶體
M4r:電晶體
M4s:電晶體
M4sr:電晶體
M4x-2:電晶體
M4-2b:電晶體
M4-2br:電晶體
M4-2x:電晶體
M4-2xr:電晶體
M4-3b:電晶體
M4-3br:電晶體
M4-3x:電晶體
M4-3xr:電晶體
M5:電晶體
M5r:電晶體
M6:電晶體
M6r:電晶體
M6s:電晶體
M6sr:電晶體
M7:電晶體
M7r:電晶體
M7s:電晶體
M7sr:電晶體
M8:電晶體
M8r:電晶體
M9:電晶體
M9r:電晶體
M10:電晶體
M10r:電晶體
M11:電晶體
M12:電晶體
M12r:電晶體
M13:電晶體
M13r:電晶體
M20:電晶體
M20r:電晶體
MZ:電晶體
CC:電容
CE:電容
CEB:電容
C1:電容
C1r:電容
C1s:電容
C1sr:電容
C2:電容
C2r:電容
C3:電容
C4:電容
n1:節點
n1r:節點
n2:節點
n2r:節點
n3:節點
n3r:節點
n4:節點
n4r:節點
ina:節點
inb:節點
outa:節點
outb:節點
S01a:開關
S01b:開關
S02a:開關
S02b:開關
S03:開關
SWI:開關
SWIB:開關
SWO:開關
SWOB:開關
SWL:開關
SWLB:開關
SWH:開關
SWHB:開關
SWC1:開關
SWC2:開關
SWC3:開關
AS3:類比開關
AS3r:類比開關
AS4:類比開關
AS4r:類比開關
TW[1]:切換電路
TW[j]:切換電路
TW[n]:切換電路
HC:保持部
HCr:保持部
HCs:保持部
HCsr:保持部
HC-2b:保持部
HC-2br:保持部
HC-3b:保持部
HC-3br:保持部
IV1:反相器電路
IV1r:反相器電路
IV2:反相器電路
IV2r:反相器電路
INV3:反相器電路
IVR:反相器環形電路
IVRr:反相器環形電路
CMP1:比較器
ISC:電流源電路
ISC1:定電流源電路
ISC2:定電流源電路
ISC3:定電流源電路
HCS:電路
HCS-2b:電路
HCS-3b:電路
HCSr:電路
HCS-2br:電路
HCS-3br:電路
TRF:轉換電路
ADCa:類比數位轉換電路
ADCb:類比數位轉換電路
BS:電路
BSr:電路
BMC:電路
BMCr:電路
TSa:端子
TSaB:端子
TSb:端子
TSb1:端子
TSb2:端子
TSb3:端子
TSbB:端子
TSbB1:端子
TSbB2:端子
TSbB3:端子
TSc:端子
TScB:端子
VinT:端子
VoutT:端子
VrefT:端子
IL:佈線
IL[1]:佈線
IL[j]:佈線
IL[n]:佈線
ILB:佈線
ILB[1]:佈線
ILB[j]:佈線
ILB[n]:佈線
OL:佈線
OL[1]:佈線
OL[j]:佈線
OL[n]:佈線
OLB:佈線
OLB[1]:佈線
OLB[j]:佈線
OLB[n]:佈線
WLS[1]:佈線
WLS[i]:佈線
WLS[m]:佈線
XL:佈線
XLS[1]:佈線
XLS[i]:佈線
XLS[m]:佈線
WLBS:佈線
WXBS:佈線
VAL:佈線
VA:佈線
VAr:佈線
VB:佈線
VSO:佈線
VCN:佈線
VCN2:佈線
VE:佈線
VEr:佈線
VEm:佈線
VEmr:佈線
VF:佈線
VFr:佈線
VrefL:佈線
VL:佈線
VLr:佈線
VLs:佈線
VLsr:佈線
VLm:佈線
VLmr:佈線
VEH:佈線
S1L:佈線
S2L:佈線
Vref1L:佈線
Vref2L:佈線
WL:佈線
W1L:佈線
W2L:佈線
WL2b:佈線
WL3b:佈線
WXL:佈線
WX1L:佈線
WX1L2b:佈線
WX1L3b:佈線
WX1LB:佈線
X1:佈線
X1L:佈線
X1L2b:佈線
X1L2x:佈線
X1L3b:佈線
X1L3x:佈線
X2L:佈線
X2L2b:佈線
X2L2L:佈線
X2L2x:佈線
X2L3b:佈線
X2L3x:佈線
X2LB:佈線
CVL:佈線
SCL1:劃分線
SCL2:劃分線
100:神經網路
110:運算電路
120:運算電路
130:運算電路
140:運算電路
150:運算電路
160:運算電路
170:運算電路
300:電晶體
311:基板
313:半導體區域
314a:低電阻區域
314b:低電阻區域
315:絕緣體
316:導電體
320:絕緣體
322:絕緣體
324:絕緣體
326:絕緣體
328:導電體
330:導電體
350:絕緣體
352:絕緣體
354:絕緣體
356:導電體
360:絕緣體
362:絕緣體
364:絕緣體
366:導電體
370:絕緣體
372:絕緣體
374:絕緣體
376:導電體
380:絕緣體
382:絕緣體
384:絕緣體
386:導電體
402:絕緣體
404:絕緣體
500:電晶體
503:導電體
503a:導電體
503b:導電體
505:導電體
510:絕緣體
512:絕緣體
514:絕緣體
516:絕緣體
518:導電體
520:絕緣體
522:絕緣體
524:絕緣體
530:氧化物
530a:氧化物
530b:氧化物
530c:氧化物
530c1:氧化物
530c2:氧化物
540:導電體
540a:導電體
540b:導電體
542a:導電體
542b:導電體
543a:區域
543b:區域
544:絕緣體
546:導電體
548:導電體
550:絕緣體
552:絕緣體
560:導電體
560a:導電體
560b:導電體
574:絕緣體
580:絕緣體
581:絕緣體
582:絕緣體
586:絕緣體
600:電容器
600A:電容器
600B:電容器
610:導電體
611:導電體
612:導電體
620:導電體
621:導電體
630:絕緣體
631:絕緣體
650:絕緣體
651:絕緣體
4700:電子構件
4702:印刷電路板
4704:安裝基板
4710:半導體裝置
4730:電子構件
4731:插板
4732:封裝基板
4733:電極
4735:半導體裝置
4800:半導體晶圓
4800a:晶片
4801:晶圓
4801a:晶圓
4802:電路部
4803:空隙
4803a:空隙
5200:可攜式遊戲機
5201:外殼
5202:顯示部
5203:按鈕
5300:桌上型資訊終端
5301:主體
5302:顯示器
5303:鍵盤
5500:資訊終端
5510:外殼
5511:顯示部
5600:TV
5650:天線
5670:電波塔
5675A:電波
5675B:電波
5680:廣播電視臺
5700:汽車
5800:電冷藏冷凍箱
5801:外殼
5802:冷藏室門
5803:冷凍室門
5901:外殼
5902:顯示部
5903:操作按鈕
5904:表把
5905:錶帶
6100:擴展裝置
6101:外殼
6102:蓋子
6103:USB連接器
6104:基板
6105:晶片
6106:控制器晶片
6240:數位相機
6241:外殼
6242:顯示部
6243:操作按鈕
6244:快門按鈕
6246:鏡頭
6300:視頻攝影機
6301:第一外殼
6302:第二外殼
6303:顯示部
6304:操作鍵
6305:鏡頭
6306:連接部
6431:外殼
6432:顯示部
6433:掌紋讀取部
6434:佈線
6435:手
7520:主體
7522:控制器
在圖式中：
圖1A、圖1B是說明分層神經網路的圖；
圖2是示出半導體裝置的結構例子的電路圖；
圖3是示出半導體裝置的結構例子的電路圖；
圖4是示出半導體裝置的結構例子的電路圖；
圖5A、圖5B、圖5C、圖5D、圖5E、圖5F是示出半導體裝置所包括的電路的結構例子的電路圖；
圖6A、圖6B、圖6C、圖6D、圖6E、圖6F是示出半導體裝置所包括的電路的結構例子的電路圖；
圖7是示出半導體裝置的結構例子的電路圖；
圖8A、圖8B、圖8C是示出半導體裝置所包括的電路的結構例子的電路圖；
圖9A、圖9B、圖9C、圖9D、圖9E、圖9F是示出半導體裝置所包括的電路的結構例子的電路圖；
圖10是示出半導體裝置所包括的電路的結構例子的電路圖；
圖11是示出半導體裝置的結構例子的電路圖；
圖12是示出半導體裝置的結構例子的電路圖；
圖13是示出半導體裝置的結構例子的電路圖；
圖14是示出半導體裝置的結構例子的電路圖；
圖15A、圖15B、圖15C是示出半導體裝置所包括的電路的結構例子的電路圖；
圖16A、圖16B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖17A、圖17B、圖17C是示出半導體裝置所包括的電路的結構例子的電路圖；
圖18A、圖18B、圖18C是說明半導體裝置的工作例子的時序圖；
圖19A、圖19B、圖19C是說明半導體裝置的工作例子的時序圖；
圖20A、圖20B、圖20C是說明半導體裝置的工作例子的時序圖；
圖21A、圖21B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖22A、圖22B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖23A、圖23B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖24是示出半導體裝置所包括的電路的結構例子的電路圖；
圖25是示出半導體裝置所包括的電路的結構例子的電路圖；
圖26是示出半導體裝置所包括的電路的結構例子的電路圖；
圖27是示出半導體裝置所包括的電路的結構例子的電路圖；
圖28是示出半導體裝置所包括的電路的結構例子的電路圖；
圖29是示出半導體裝置所包括的電路的結構例子的電路圖；
圖30A、圖30B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖31是示出半導體裝置所包括的電路的結構例子的電路圖；
圖32是示出半導體裝置所包括的電路的結構例子的電路圖；
圖33是示出半導體裝置所包括的電路的結構例子的電路圖；
圖34是示出半導體裝置所包括的電路的結構例子的電路圖；
圖35是示出半導體裝置所包括的電路的結構例子的電路圖；
圖36是示出半導體裝置所包括的電路的結構例子的電路圖；
圖37是示出半導體裝置所包括的電路的結構例子的電路圖；
圖38是示出半導體裝置所包括的電路的結構例子的電路圖；
圖39是示出半導體裝置所包括的電路的結構例子的電路圖；
圖40是示出半導體裝置所包括的電路的結構例子的電路圖；
圖41A、圖41B、圖41C是示出半導體裝置所包括的電路的結構例子的電路圖；
圖42是示出半導體裝置所包括的電路的結構例子的電路圖；
圖43是示出半導體裝置所包括的電路的結構例子的電路圖；
圖44是示出半導體裝置所包括的電路的結構例子的電路圖；
圖45是示出半導體裝置所包括的電路的結構例子的電路圖；
圖46是示出半導體裝置所包括的電路的結構例子的電路圖；
圖47A、圖47B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖48A、圖48B、圖48C是說明半導體裝置的工作例子的時序圖；
圖49A、圖49B、圖49C是說明半導體裝置的工作例子的時序圖；
圖50是示出半導體裝置所包括的電路的結構例子的電路圖；
圖51是示出半導體裝置所包括的電路的結構例子的電路圖；
圖52是示出半導體裝置所包括的電路的結構例子的電路圖；
圖53是示出半導體裝置所包括的電路的結構例子的電路圖；
圖54A、圖54B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖55A、圖55B、圖55C是示出半導體裝置所包括的電路的結構例子的電路圖；
圖56A、圖56B是示出半導體裝置所包括的電路的結構例子的電路圖；
圖57是示出半導體裝置所包括的電路的結構例子的電路圖；
圖58是示出半導體裝置所包括的電路的結構例子的電路圖；
圖59是示出半導體裝置所包括的電路的結構例子的電路圖；
圖60是示出半導體裝置所包括的電路的結構例子的電路圖；
圖61是說明半導體裝置的結構的剖面示意圖；
圖62是說明半導體裝置的結構的剖面示意圖；
圖63A、圖63B、圖63C是說明半導體裝置的結構的剖面示意圖；
圖64A、圖64B是說明電晶體的結構例子的剖面示意圖；
圖65是說明半導體裝置的結構例子的剖面示意圖；
圖66A、圖66B是說明電晶體的結構例子的剖面示意圖；
圖67是說明半導體裝置的結構例子的剖面示意圖；
圖68A是示出電容的結構例子的俯視圖，圖68B、圖68C是示出電容的結構例子的剖面立體圖；
圖69A是示出電容的結構例子的俯視圖，圖69B是示出電容的結構例子的剖面圖，圖69C是示出電容的結構例子的剖面立體圖；
圖70A是示出半導體晶圓的一個例子的立體圖，圖70B是示出晶片的一個例子的立體圖，圖70C、圖70D是示出電子構件的一個例子的立體圖；
圖71是示出電子裝置的一個例子的立體圖；
圖72A、圖72B、圖72C是示出電子裝置的一個例子的立體圖。
本發明的選擇圖為圖15。
在人工神經網路(以下稱為神經網路。)中，神經突觸的結合強度可以藉由對神經網路供應習知的資訊改變。有時將這樣的對神經網路提供習知的資訊決定結合強度的處理稱為“學習”。
並且，藉由對“學習”(決定了結合強度)過的神經網路提供某個資訊，可以根據其結合強度輸出新資訊。有時將這樣的在神經網路中根據被提供的資訊和結合強度輸出新資訊的處理稱為“推論”或“認知”。
作為神經網路的模型，例如可以舉出Hopfield神經網路、分層神經網路等。尤其是，有時將具有多層結構的神經網路稱為“深度神經網路”(DNN)，將利用深度神經網路的機器學習稱為“深度學習”。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧 化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成包括具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，該金屬氧化物稱為金屬氧化物半導體(metal oxide semiconductor)，簡稱為OS。此外，也可以將OS電晶體稱為包含金屬氧化物或氧化物半導體的電晶體。
此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
另外，在本說明書等中，各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)和另一個或多個其他實施方式中說明的內容(或其一部分)中的至少一個內容。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和另一個或多個其他實施方式中示出的圖式(或其一部分)中的至少一個圖式組合，可以構成更多圖。
參照圖式說明本說明書所記載的實施方式。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，有時在不同的 圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。在立體圖等的圖式中，為了明確起見，有時省略部分組件的圖示。
另外，在本說明書等中，在多個要素使用同一符號並且需要區分它們時，有時對符號附加“_1”，“[n]”，“[m，n]”等用於識別的符號。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書等中，In：Ga：Zn=4：2：3或其附近是指在原子數的總和中In為4時，Ga為1以上且3以下(1
Figure 109103086-A0202-12-0023-145
Ga
Figure 109103086-A0202-12-0023-146
3)，Zn為2以上且4.1以下(2
Figure 109103086-A0202-12-0023-147
Zn
Figure 109103086-A0202-12-0023-148
4.1)。此外，In：Ga：Zn=5：1：6或其附近是指在原子數的總和中In為5時，Ga大於0.1且2以下(0.1<Ga
Figure 109103086-A0202-12-0023-149
2)，Zn為5以上且7以下(5
Figure 109103086-A0202-12-0023-150
Zn
Figure 109103086-A0202-12-0023-151
7)。此外，In：Ga：Zn=1：1：1或其附近是指在原子數的總和中In為1時，Ga大於0.1且2以下(0.1<Ga
Figure 109103086-A0202-12-0023-152
2)，Zn大於0.1且2以下(0.1<Zn
Figure 109103086-A0202-12-0023-153
2)。此外，In：Ga：Zn=5：1：3或其附近是指在原子數的總和中In為5時，Ga為0.5以上且1.5以下(0.5
Figure 109103086-A0202-12-0023-154
Ga
Figure 109103086-A0202-12-0023-155
1.5)，Zn為2以上且4.1以下(2
Figure 109103086-A0202-12-0023-156
Zn
Figure 109103086-A0202-12-0023-157
4.1)。此外，In：Ga：Zn=10：1：3或其附近是指在原子數的總和中In為10時，Ga為0.5以上且1.5以下(0.5
Figure 109103086-A0202-12-0023-158
Ga
Figure 109103086-A0202-12-0023-159
1.5)，Zn為2以上且4.1以下(2
Figure 109103086-A0202-12-0023-160
Zn
Figure 109103086-A0202-12-0023-161
4.1)。此外，In：Zn=2：1或其附近是指在原子數的總和中In為1時，Zn大於0.25且0.75以下(0.25<Zn
Figure 109103086-A0202-12-0023-162
0.75)。此外，In：Zn=5：1或其附近是指在原子數的總和中In為1時，Zn大於0.12且0.25以下(0.12<Zn
Figure 109103086-A0202-12-0023-163
0.25)。此外，In：Zn=10：1或其附近是指在原子數的總和中In為1時，Zn大於0.07且0.12以下(0.07<Zn
Figure 109103086-A0202-12-0023-164
0.12)。
實施方式1
在本實施方式中，說明作為本發明的一個實施方式的半導體裝置，亦即，進行神經網路的運算的運算電路。
〈分層神經網路〉
首先，說明分層神經網路。分層神經網路例如包括一個輸入層、一個或多個中間(隱藏層)及一個輸出層，由共三個以上的層構成。圖1A所示的分層神經網路100是其一個例子，神經網路100包括第一層至第R層(在此，R可以為4以上的整數。)。尤其是，第一層相當於輸入層，第R層相當於輸出層，其他層相當於中間層。注意，在圖1A中，作為中間層示出第(k-1)層、第k層(在此，k是3以上且R-1以下的整數。)，而省略其他中間層。
神經網路100的各層包括一個或多個神經元。在圖1A中，第一層包括神經元N1 (1)至神經元Np (1)(在此，p是1以上的整數。)，第(k-1)層包括神經元N1 (k-1)至神經元Nm (k-1)(在此，m是1以上的整數。)，第k層包括神經元N1 (k)至神經元Nn (k)(在此，n是1以上的整數。)，第R層包括神經元N1 (R)至神經元Nq (R)(在此，q是1以上的整數。)。
另外，圖1A除了神經元N1 (1)、神經元Np (1)、神經元N1 (k-1)、神經元Nm (k-1)、神經元N1 (k)、神經元Nn (k)、神經元N1 (R)、神經元Nq (R)以外，還示出第(k-1)層的神經元Ni (k-1)(在此，i是1以上且m以下的整數。)、第k層的神經元Nj (k)(在此，j是1以上且n以下的整數。)，而省略示出其他神經元。
接著，說明從前一層的神經元向下一層的神經元的信號的傳送以及向每個神經元輸入或輸出到每個神經元的信號。注意，在本說明書中，著眼於第k層的神經元Nj (k)。
圖1B示出第k層的神經元Nj (k)、輸入到神經元Nj (k)的信號以及從神經元Nj (k)輸出的信號。
明確而言，第(k-1)層的神經元N1 (k-1)至神經元Nm (k-1)的每一個的輸出信號的z1 (k-1)至zm (k-1)向神經元Nj (k)輸出。然後，神經元Nj (k)根據z1 (k-1)至zm (k-1)生成zj (k)而將zj (k)作為輸出信號向第(k+1)層(未圖示。)的各神經元輸出。
從前一層的神經元向後一層的神經元輸入的信號的傳送強度根據使它 們連接的神經突觸的結合強度(以下稱為權係數。)決定。在神經網路100中，將從前一層的神經元輸出的信號被乘以對應的權係數而輸入到後一層的神經元。在i設定為1以上且m以下的整數且第(k-1)層的神經元Ni (k-1)與第k層的神經元Nj (k)之間的神經突觸的權係數設定為wi (k-1) j (k)時，輸入到第k層的神經元Nj (k)的信號可以以公式(1.1)表示。
Figure 109103086-A0202-12-0025-133
換言之，在從第(k-1)層的神經元N1 (k-1)至神經元Nm (k-1)的每一個向第k層的神經元Nj (k)傳送信號時，作為該信號的z1 (k-1)至zm (k-1)被乘以對應於各信號的權係數(w1 (k-1) j (k)至wm (k-1) j (k))。然後，對第k層的神經元Nj (k)輸入w1 (k-1) j (k)．z1 (k-1)至wm (k-1) j (k)．zm (k-1)。此時，對第k層的神經元Nj (k)輸入的信號的總和uj (k)成為公式(1.2)。
Figure 109103086-A0202-12-0025-134
也可以對權係數w1 (k-1) j (k)至wm (k-1) j (k)及神經元的信號z1 (k-1)至zm (k-1)的積和的結果作為偏差供應偏置。在偏置為b時，公式(1.2)可以改寫為如下公式。
Figure 109103086-A0202-12-0025-135
神經元Nj (k)根據uj (k)生成輸出信號zj (k)。在此，以以下公式定義來自神經元Nj (k)的輸出信號zj (k)。
[公式4]
Figure 109103086-A0202-12-0026-136
函數f(uj (k))是分層神經網路中的活化函數，可以使用階梯函數、線性斜坡函數、sigmoid函數等。既可以在所有神經元中使用相同的活化函數，也可以在神經元中使用不同的活化函數。此外，神經元的活化函數也可以在各層中相同或不同。
各層的神經元所輸出的信號、權係數w或偏置b既可以為類比值又可以為數位值。作為數位值，例如既可以為2值又可以為3值。此外，也可以為更大的位元數。作為一個例子，在信號為類比值時，作為活化函數，例如使用線性斜坡函數、sigmoid函數等即可。在信號為數位值的2值時，例如，使用使輸出為-1或1、或者0或1的階梯函數即可。另外，各層的神經元所輸出的信號也可以為3值以上，例如，作為輸出3值的活化函數，使用使輸出為-1、0或1的階梯函數，或者0、1或2的階梯函數等即可。此外，例如，作為輸出5值的活化函數，使用-2、-1、0、1或2的階梯函數等。藉由作為各層的神經元所輸出的信號、權係數w和偏置b中的至少一個使用數位值，可以減少電路規模、降低功耗或提高運算速度。此外，藉由作為各層的神經元所輸出的信號、權係數w和偏置b中的至少一個使用類比值，可以提高運算的精度。
神經網路100藉由對第一層(輸入層)輸入輸入信號，在從第一層(輸入層)到最後層(輸出層)的各層中，依次進行根據從前一層輸入的信號使用公式(1.1)、公式(1.2)(或公式(1.3))、公式(1.4)生成輸出信號而將該輸出信號輸出到後一層的工作。從最後層(輸出層)輸出的信號相當於神經網路100所計算的結果。
〈運算電路的結構例子〉
在此，說明在上述神經網路100中能夠進行公式(1.2)(或公式(1.3))及公式(1.4)的運算的運算電路的一個例子。注意，在該運算電路中，作為一個例子，將神經網路100的神經突觸電路的權係數設定為2值(“-1”、“+1”的組合或“0”、“+1”的組合等)、3值(“-1”、“0”、“1”的組合等)或者4值以上的多值(5值時，“-2”、“-1”、“0”、 “1”、“2”的組合等)，並且神經元的活化函數輸出2值(“-1”、“+1”的組合或“0”、“+1”的組合等)、3值(“-1”、“0”、“1”的組合等)、4值以上的多值(4值時，“0”、“1”、“2”、“3”的組合等)。另外，在本說明書等中，有時將權係數和從前一層的神經元向後一層的神經元輸入的信號的值(有時稱為運算值)中的一方稱為第一資料而另一方稱為第二資料。注意，神經網路100的突觸電路的權係數或運算值不侷限於數位值，其中至少一個也可以使用類比值。
例如，圖2所示的運算電路110是包括陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP的半導體裝置。運算電路110是對輸入到圖1A及圖1B中的第k層的神經元N1 (k)至神經元Nn (k)的信號z1 (k-1)至zm (k-1)進行處理而生成從神經元N1 (k)至神經元Nn (k)的每一個輸出的信號z1 (k)至zn (k)的電路。
另外，運算電路110整體或一部分可以用於神經網路、AI以外的用途等。例如，當在影像處理用計算、科學計算等中進行積和運算處理或矩陣運算處理時，也可以使用運算電路110整體或一部分進行處理。換言之，運算電路110整體或一部分除了AI用計算以外還可以用於一般的計算。
電路ILD例如與佈線IL[1]至佈線IL[n]、佈線ILB[1]至佈線ILB[n]電連接。電路WLD例如與佈線WLS[1]至佈線WLS[m]電連接。電路XLD例如與佈線XLS[1]至佈線XLS[m]電連接。電路AFP例如與佈線OL[1]至佈線OL[n]、佈線OLB[1]至佈線OLB[n]電連接。
〈〈陣列部ALP〉〉
陣列部ALP例如包括m×n個電路MP。電路MP例如在陣列部ALP內配置為m行n列的矩陣狀。在圖2中，將位於i行j列(在此，i是1以上且m以下的整數，j是1以上且n以下的整數。)的電路MP表示為電路MP[i，j]。注意，在圖2中，只示出電路MP[1，1]、電路MP[m，1]、電路MP[i，j]、電路MP[1，n]、電路MP[m，n]，而省略示出其他電路MP。
電路MP[i，j]例如與佈線IL[j]、佈線ILB[j]、佈線WLS[i]、佈線XLS[i]、佈線OL[j]及佈線OLB[j]電連接。
電路MP[i，j]例如具有保持神經元Ni (k-1)和神經元Nj (k)之間的權係數(有時稱為第一資料和第二資料中的一方。在此稱為第一資料)的功能。明確而言，電路MP[i，j]保持對應於從佈線IL[j]及佈線ILB[j]輸入的第一資料(權係數)的資料(例如，電位、電阻值、電流值等)。另外，電路MP[i，j]具有將從神經元Ni (k-1)輸出的信號zi (k-1)(有時稱為第一資料和第二資料中的另一方。在此稱為第二資料)與第一資料之積輸出的功能。明確而言，電路MP[i，j]藉由從佈線XLS[i]輸入第二資料zi (k-1)，對應於第一資料與第二資料之積的資料(例如，電流、電壓等)或者與第一資料和第二資料之積有關的資料(例如，電流、電壓等)電流輸出到佈線OL[j]及佈線OLB[j]。注意，示出不配置有佈線IL[j]及佈線ILB[j]的例子，但是本發明的一個實施方式不侷限於此，也可以只配置有佈線IL[j]和佈線ILB[j]中的任何一個。
〈〈電路ILD〉〉
電路ILD例如具有藉由佈線IL[1]至佈線IL[n]及佈線ILB[1]至佈線ILB[n]對電路MP[1，1]至電路MP[m，n]的每一個輸入對應於作為權係數的第一資料w1 (k-1) 1 (k)至wm (k-1) n (k)的資料(例如，電位、電阻值、電流值等)的功能。明確而言，電路ILD由佈線IL[j]、佈線ILB[j]對電路MP[i，j]供應對應於作為權係數的第一資料wi (k-1) j (k)的資料(例如，電位、電阻值或電流值等)。
〈〈電路XLD〉〉
電路XLD例如藉由佈線XLS[1]至佈線XLS[m]對電路MP[1，1]至電路MP[m，n]的每一個供應相當於從神經元N1 (k-1)至神經元Nm (k)輸出的運算值的第二資料z1 (k-1)至zm (k-1)的功能。明確而言，電路XLD對電路MP[i，1]至電路MP[i，n]由佈線XLS[i]供應從神經元Ni (k-1)輸出的對應於第二資料zi (k-1)的資料(例如，電位、電流值等)。注意，雖然示出配置有佈線XLS[i]的例子，但是本發明的一個實施方式不侷限於此。例如，在圖2所示的運算電路110中，也可以配置多個佈線XLS[i]。作為具體例子，在圖3中示出將與運算電路110的電路MP[i,j]電連接的佈線XLS[i]替換為佈線X1L、佈線XL2的兩個的結構的運算電路120。注意，示出配置有佈線XLS[i]的情況的例子，但是本發明的一個實施方式不侷限於此。除了佈線XLS[i]以外例如也可以另行配置傳送對佈線XLS[i]輸入的信號的反轉信號的佈線。
〈〈電路WLD〉〉
電路WLD例如具有選擇從電路ILD輸入的對應於第一資料的資料(例如，電位、電阻值、電流值等)被寫入的電路MP的功能。例如，在對位於陣列部ALP的第i行的電路MP[i，1]至電路MP[i，n]寫入資料(例如，電位、電阻值、電流值等)時，電路WLD例如對佈線WLS[i]供應用來使包括在電路MP[i，1]至電路MP[i，n]中的寫入用切換元件處於開啟狀態或關閉狀態的信號，對佈線WLS供應用來使第i行以外的電路MP所包括的寫入用切換元件處於關閉狀態的電位。注意，雖然示出配置有佈線WLS[i]的例子，但是本發明的一個實施方式不侷限於此。除了佈線WLS[i]以外例如也可以另行配置傳送對佈線WLS[i]輸入的信號的反轉信號的佈線。
注意，雖然示出在圖2的運算電路110中配置佈線WLS[i]的結構例子，但是本發明的一個實施方式不侷限於此。例如，也可以將佈線WLS[i]替換為多個佈線。此外，例如，也可以將圖3的運算電路120的佈線X1L[i]兼用作對電路MP[i，1]至電路MP[i，n]寫入資訊的選擇信號線。明確而言，如圖4所示的運算電路130那樣，運算電路120的佈線X1L[i]為佈線WX1L[i]，佈線WX1L與電路WLD及電路XLD電連接。注意，在對佈線WX1L[i]從電路WLD供應使包括在電路MP[i，1]至電路MP[i，n]中的寫入切換元件處於開啟狀態或關閉狀態的信號時，電路XLD較佳為具有使電路XLD與佈線WX1L之間處於非導通狀態的功能。在藉由佈線WX1L[i]從電路WLD對電路MP[i，1]至電路MP[i，n]供應相當於從神經元N1 (k-1)至神經元Nm (k)輸出的運算值的第二資料z1 (k-1)至zm (k-1)的信號時，電路WLD較佳為具有使電路WLD與佈線WX1L之間處於非導通狀態的功能。
〈〈電路AFP〉〉
電路AFP例如包括電路ACTF[1]至電路ACTF[n]。電路ACTF[j]例如電連接於佈線OL[j]和佈線OLB[j]。電路ACTF[j]例如生成對應於從佈線OL[j]及佈線OLB[j]輸入的各資料(例如，電位、電流值等)的信號。例如，對從佈線OL[j]及佈線OLB[j]輸入的各資料(例如，電位或電流值等)進行比較，來生成對應於其比較結果的信號。該信號相當於從神經元Nj (k)輸出的信號zj (k)。換言之，電路ACTF[1]至電路ACTF[n]例如被用作進行上述神經網路的活化函數的運算的電路。注意，本發明的一個實施方式不侷限於 此。例如，電路ACTF[1]至電路ACTF[n]也可以具有將類比信號轉換為數位信號的功能。或者，例如，電路ACTF[1]至電路ACTF[n]可以具有將類比信號放大而輸出的功能，亦即，將輸出阻抗轉換的功能。注意，示出配置有電路ACTF的例子，但是本發明的一個實施方式不侷限於此，也可以不配置有電路ACTF。或者，例如，電路ACTF[1]至電路ACTF[n]也可以具有將電流或電荷轉換電壓的功能。或者，例如，電路ACTF[1]至電路ACTF[n]也可以具有使佈線OL[j]或佈線OLB[j]的電位初始化的功能。
注意，在圖2至圖4的每一個所示的運算電路110、運算電路120、運算電路130中示出配置有電路ACTF的情況的例子，本發明的一個實施方式不侷限於此。例如，也可以在電路AFP中不配置電路ACTF。
接著，說明電路ACTF[1]至電路ACTF[n]。電路ACTF[1]至電路ACTF[n]例如可以採用圖5A所示的電路結構。圖5A例如是根據從佈線OL[j]、佈線OLB[j]輸入的電流生成信號zj (k)的電路。明確而言，圖5A示出輸出將以2值表示的信號zj (k)輸出的活化函數的運算電路的一個例子。
在圖5A中，電路ACTF[j]包括電阻RE、電阻REB、比較器CMP。電阻RE、電阻REB具有將電流轉換為電壓的功能。因此，只要是具有將電流轉換為電壓的功能的元件或電路，就不侷限於電阻。佈線OL[j]與電阻RE的第一端子、比較器CMP的第一輸入端子電連接，佈線OLB[j]與電阻REB的第一端子、比較器CMP的第二輸入端子電連接。另外，電阻RE的第二端子與佈線VAL電連接，電阻REB的第二端子與佈線VAL電連接。注意，電阻RE的第二端子及電阻REB的第二端子也可以連接於同一佈線。或者，也可以連接於電位相同的其他佈線。
電阻RE、電阻REB的各電阻值較佳為彼此相同。例如，電阻RE的電阻值和電阻REB的電阻值之差較佳為10%以內，更佳為5%以內。注意，本發明的一個實施方式不侷限於此。根據情況或狀況，電阻RE、電阻REB的各電阻值也可以設定為彼此不同的值。
佈線VAL例如被用作供應恆電壓的佈線。作為該恆電壓，例如可以採用高位準電位的VDD、低位準電位的VSS、接地電位(GND)等。另外，該 恆電壓較佳為根據電路MP的結構適當地設定。另外，例如，對佈線VAL也可以供應脈衝信號，而不供應恆電壓。
電阻RE的第一端子與第二端子間的電壓根據從佈線OL[j]流過的電流決定。因此，對比較器CMP的第一輸入端子輸入電阻RE的電阻值及對應於該電流的電壓。同樣地，電阻REB的第一端子與第二端子間的電壓根據從佈線OLB[j]流過的電流決定。因此，對比較器CMP的第二輸入端子輸入電阻REB的電阻值及對應於該電流的電壓。
比較器CMP例如具有比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMP的輸出端子輸出信號的功能。例如，比較器CMP可以在輸入到第二輸入端子的電壓高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMP的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓時將低位準電位從比較器CMP的輸出端子輸出。換言之，從比較器CMP的輸出端子輸出的電位是高位準電位及低位準電位的兩種，所以電路ACTF[j]所輸出的輸出信號zj (k)可以為2值。例如，從比較器CMP的輸出端子輸出的高位準電位、低位準電位的每一個可以作為輸出信號zj (k)對應於“+1”、“-1”。另外，根據情況，從比較器CMP的輸出端子輸出的高位準電位、低位準電位的每一個也可以作為輸出信號zj (k)對應於“+1”、“0”。
另外，在圖5A的電路ACTF[j]中使用電阻RE、電阻REB，但是只要具有將電流轉換為電壓的功能的元件或電路，就不侷限於電阻。因此，圖5A的電路ACTF[j]的電阻RE、電阻REB可以替換為其他電路元件。例如，圖5B所示的電路ACTF[j]是將圖5A的電路ACTF[j]中的電阻RE、電阻REB替換為電容CE、電容CEB的電路，可以進行與圖5A的電路ACTF[j]大致相同工作。另外，電容CE、電容CEB的每一個的靜電電容的值較佳為彼此相等。例如，電容CE、電容CEB的每一個的靜電電容的值之差較佳為10%以內，更佳為5%以內。注意，本發明的一個實施方式不侷限於此。另外，也可以設置使在電容CE、電容CEB中積累的電荷初始化的電路。例如，也可以以電容CE並聯連接的方式設置開關。換言之，也可以為：開關的第二端子連接於佈線VAL，開關的第一端子連接於電容CE的第一端子、佈線OL[j]及比較器CMP的第一輸入端子。或者，也可以為：開關的第二端子連接於與 佈線VAL不同的佈線，開關的第一端子連接於電容CE的第一端子、佈線OL[j]及比較器CMP的第一輸入端子。另外，圖5C所示的電路ACTF[j]是將圖5A的電路ACTF[j]中的電阻RE、電阻REB替換為二極體元件DE、二極體元件DEB的電路，可以進行與圖5A的電路ACTF[j]大致相同的工作。二極體元件DE、二極體元件DEB的方向(陽極與陰極的連接處)較佳為根據佈線VAL的電位的高低適當地改變。
另外，圖5A至圖5C的電路ACTF[j]中的比較器CMP例如可以替換為運算放大器OP。作為圖5D所示的電路ACTF[j]示出將圖5A的電路ACTF[j]的比較器CMP替換為運算放大器OP的電路圖。
另外，也可以在圖5B的電路ACTF[j]設置開關S01a、開關S01b。由此，電路ACTF[j]可以在電容CE、電容CEB的每一個保持對應於從佈線OL[j]、佈線OLB[j]輸入的電流的電位。如圖5E所示，作為電路的具體例子採用如下結構即可：開關S01a的第一端子電連接有佈線OL[j]電連接，開關S01a的第二端子電連接有電容CE的第一端子及比較器CMP的第一輸入端子，開關S01b的第一端子電連接有佈線OLB[j]，開關S01b的第二端子電連接有電容CEB的第一端子及比較器CMP的第二輸入端子。在圖5E的電路ACTF[j]中，當對比較器CMP的第一輸入端子和第二輸入端子輸入佈線OL[j]、佈線OLB[j]的電位時，可以藉由使開關S01a、開關S01b的每一個處於開啟狀態而輸入電位。另外，藉由之後使開關S01a和開關S01b都處於關閉狀態，將輸入到比較器CMP的第一輸入端子、第二輸入端子的每一個的電位保持在電容CE、電容CEB。作為開關S01a、開關S01b，例如，可以採用類比開關、電晶體等電開關。另外，作為開關S01a、開關S01b，例如，可以採用機械開關。注意，在作為開關S01a、開關S01b採用電晶體時，該電晶體可以使用OS電晶體或在通道形成區域包含矽的電晶體(以下，稱為Si電晶體。)。或者，藉由控制使開關S01a和開關S01b都處於開啟狀態的期間，可以控制電容CE、電容CEB的電壓值。例如，在流過電容CE、電容CEB的電流值大時，藉由將使開關S01a和開關S01b都處於關閉狀態的期間設定為短，可以防止電容CE、電容CEB的電壓值過大。
另外，圖5A至圖5C、圖5E的電路ACTF[j]中的比較器CMP例如可以採用斬波比較器。圖5F所示的比較器CMP是斬波比較器，比較器CMP包括 開關S02a、開關S02b、開關S03、電容CC以及反相器電路INV3。與上述開關S01a、開關S01b同樣，開關S02a、開關S02b、開關S03可以使用機械開關、OS電晶體、Si電晶體等電晶體。
開關S02a的第一端子與端子VinT電連接，開關S02b的第一端子與端子VrefT電連接，開關S02a的第二端子與開關S02b的第二端子及電容CC的第一端子電連接。電容CC的第二端子與反相器電路INV3的輸入端子、開關S03的第一端子電連接。端子VoutT與反相器電路INV3的輸出端子、開關S03的第二端子電連接。
端子VinT被用作用來對比較器CMP輸入輸入電位的端子，端子VrefT被用作用來對比較器CMP輸入參考電位的端子，端子VoutT被用作用來從比較器CMP輸出輸出電位的端子。端子VinT可以對應於圖5A至圖5C、圖5E的比較器CMP的第一端子和第二端子中的一方，端子VrefT可以對應於圖5A至圖5C、圖5E的比較器CMP的第一端子和第二端子中的另一方。
圖5A至圖5E的電路ACTF[j]是輸出以2值表示的輸出信號zj (k)的活化函數的運算電路，但是電路ACTF[j]也可以採用將輸出信號zj (k)為3值以上或類比值而輸出的結構。
圖6A至圖6F示出根據從佈線OL[j]、佈線OLB[j]輸入的電流生成信號zj (k)的電路，並且示出輸出以3值表示的輸出信號zj (k)的活化函數運算電路的一個例子。
圖6A所示的電路ACTF[j]包括電阻RE、電阻REB、比較器CMPa、比較器CMPb。佈線OL[j]與電阻RE的第一端子、比較器CMPa的第一輸入端子電連接，佈線OLB[j]與電阻REB的第一端子、比較器CMPb的第一輸入端子電連接。另外，比較器CMPa的第二輸入端子及比較器CMPb的第二輸入端子與佈線VrefL電連接。再者，電阻RE的第二端子與佈線VAL電連接，電阻REB的第二端子與佈線VAL電連接。
佈線VrefL被用作供應恆電壓Vref的電壓線，Vref例如較佳為GND以上且VDD以下。另外，根據情況，Vref也可以為小於GND的電位或高於VDD的 電位。Vref視為比較器CMPa、比較器CMPb中的參考電位(比較用電位)。
電阻RE的第一端子與第二端子間的電壓根據從佈線OL[j]流過的電流決定。因此，對比較器CMPa的第一輸入端子輸入電阻RE的電阻值及對應於該電流的電壓。同樣地，電阻REB的第一端子與第二端子間的電壓根據從佈線OLB[j]流過的電流決定。因此，對比較器CMPb的第一輸入端子輸入電阻REB的電阻值及對應於該電流的電壓。
比較器CMPa比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMPa的輸出端子輸出信號。例如，比較器CMPa可以在輸入到第二輸入端子的電壓(Vref)高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMPa的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓(Vref)時將低位準電位從比較器CMPa的輸出端子輸出。
與比較器CMPa同樣，比較器CMPb比較對第一輸入端子、第二輸入端子的每一個輸入的電壓而根據其比較結果從比較器CMPb的輸出端子輸出信號。例如，比較器CMPb可以在輸入到第二輸入端子的電壓(Vref)高於輸入到第一輸入端子的電壓時將高位準電位從比較器CMPb的輸出端子輸出，並且在輸入到第一輸入端子的電壓高於輸入到第二輸入端子的電壓(Vref)時將低位準電位從比較器CMPb的輸出端子輸出。
此時，根據從比較器CMPa、比較器CMPb的每一個的輸出端子輸出的電位表示3值的輸出信號zj (k)。例如，在從比較器CMPa的輸出端子輸出高位準電位且從比較器CMPb的輸出端子輸出低位準電位時，輸出信號zj (k)可以為“+1”，在從比較器CMPa的輸出端子輸出低位準電位且從比較器CMPb的輸出端子輸出高位準電位時，輸出信號zj (k)可以為“-1”，在從比較器CMPa的輸出端子輸出低位準電位且從比較器CMPb的輸出端子輸出低位準電位時，輸出信號zj (k)可以為“+0”。
另外，電路ACTF[j]不侷限於圖6A所示的電路結構，可以根據情況改變。例如，當在圖6A的電路ACTF[j]中要將比較器CMPa和比較器CMPb的兩個輸出結果組合為一個信號時，在電路ACTF[j]設置轉換電路TRF即可。 圖6B的電路ACTF[j]是在圖6A電路ACTF[j]中設置轉換電路TRF的結構例子，比較器CMPa、比較器CMPb的各輸出端子與轉換電路TRF的輸入端子電連接。作為轉換電路TRF的具體例子，可以舉出數位類比轉換電路(在此情況下，信號zj (k)為類比值。)等。
另外，例如，在圖6A中，也可以將電連接於比較器CMPa、比較器CMPb的每一個的第二輸入端子的佈線VrefL替換為佈線Vref1L和佈線Vref2L的兩個佈線。圖6C的電路ACTF[j]具有圖6A的電路ACTF[j]中的比較器CMPa的第二端子電連接於佈線Vref1L而不電連接於佈線VrefL，比較器CMPb的第二端子電連接於佈線Vref2L而不電連接於佈線VrefL的結構。藉由將輸入到佈線Vref1L、佈線Vref2L的電位彼此不同的值，可以分別設定比較器CMPa、比較器CMPb中的參考電位。
另外，例如，作為圖6A至圖6C的電路ACTF[j]以外的結構，也可以採用放大電路或阻抗變換器電路等。例如，可以將圖6D所示的電路ACTF[j]用於圖2的運算電路110的電路AFP。圖6D的電路ACTF[j]包括電阻RE、電阻REB、運算放大器OPa、運算放大器OPb，被用作放大電路。
佈線OL[j]與電阻RE的第一端子、運算放大器OPa的非反相輸入端子電連接，佈線OLB[j]與電阻REB的第一端子、運算放大器OPb的非反相輸入端子電連接。另外，運算放大器OPa的非反相輸入端子與運算放大器OPa的輸出端子電連接，運算放大器OPb的反相輸入端子與運算放大器OPb的輸出端子電連接。再者，電阻RE的第二端子與佈線VAL電連接，電阻REB的第二端子與佈線VAL電連接。
換言之，圖6D的電路ACTF[j]中的運算放大器OPa、運算放大器OPb具有電壓跟隨的連接結構。藉由具有上述結構，從運算放大器OPa的輸出端子輸出的電位與輸入到運算放大器OPa的非反相輸入端子的電位大致相同，從運算放大器OPb的輸出端子輸出的電位與輸入到運算放大器OPb的非反相輸入端子的電位大致相同。在此情況下，輸出信號zj (k)作為兩個類比值從電路ACTF[j]輸出。注意，運算放大器OPa的輸出端子及運算放大器OPb的輸出端子也可以分別連接於比較器CMP的輸入端子。並且，來自比較器CMP的輸出也可以為輸出信號zj (k)。
另外，例如，作為圖6A至圖6D的電路ACTF[j]以外的結構，也可以採用積分電路、電流電壓轉換電路等。再者，也可以使用運算放大器而構成積分電路、電流電壓轉換電路。例如，可以將圖6E所示的電路ACTF[j]用於圖2的運算電路110的電路AFP。圖6E的電路ACTF[j]包括運算放大器OPa、運算放大器OPb、負載LEa、負載LEb。
佈線OL[j]與運算放大器OPa的第一輸入端子(例如，反相輸入端子)及負載LEa的第一端子電連接，佈線OLB[j]與運算放大器OPb的第一輸入端子(例如，反相輸入端子)及負載LEb的第一端子電連接。另外，運算放大器OPa的第二輸入端子(例如，非反相輸入端子)與佈線Vref1L電連接，運算放大器OPb的第二輸入端子(例如，非反相輸入端子)與佈線Vref2L電連接。負載LEa的第二端子與運算放大器OPa的輸出端子電連接，負載LEa的第二端子與運算放大器OPb的輸出端子電連接。
另外，在此，佈線Vref1L、佈線Vref2L被用作供應彼此相同的電壓或不同電壓的佈線。因此，有時佈線Vref1L、佈線Vref2L可以組合為一個佈線。
在圖6E的電路ACTF[j]中，作為負載LEa、負載LEb例如可以使用電阻、電容。尤其是，藉由作為負載LEa、負載LEb使用電容，運算放大器OPa和負載LEa及運算放大器OPb和負載LEb都被用作積分電路。換言之，根據流過佈線OL[j]或佈線OLB[j]的電流量，電荷積累在各電容(負載LEa、負載LEb)。換言之，使用積分電路將從佈線OL[j]、佈線OLB[j]流過的電流的積分的電流量轉換為電壓並將其輸出作為信號zj (k)。注意，運算放大器OPa的輸出端子及運算放大器OPb的輸出端子也可以分別連接於比較器CMP的輸入端子。並且，來自比較器CMP的輸出為輸出信號zj (k)。另外，也可以設置使積累在負載LEa及負載LEb的電容的電荷初始化的電路。例如，也可以以負載LEa(電容)並聯連接的方式設置開關。換言之，也可以為：開關的第二端子連接於運算放大器OPa的輸出端子，開關的第一端子連接於佈線OL[j]及運算放大器OPa的第一輸入端子(例如，反相輸入端子)。
另外，在圖6E的電路ACTF[j]中，在要將從佈線OL[j]、佈線OLB[j] 流過的電流轉換為電壓而輸出時，作為負載LEa、負載LEb除了電容以外還可以使用電阻。
另外，例如，作為圖6A至圖6E的電路ACTF[j]以外的結構，可以將圖6F所示的電路ACTF[j]應用於圖2的運算電路110的電路AFP。圖4F的電路ACTF[j]包括電阻RE、電阻REB、類比數位轉換電路ADCa、類比數位轉換電路ADCb。
佈線OL[j]與類比數位轉換電路ADCa的輸入端子及電阻RE的第一端子電連接，佈線OLB[j]與類比數位轉換電路ADCb的輸入端子及電阻REB的第一端子電連接。電阻RE的第二端子與佈線VAL電連接，電阻REB的第二端子與佈線VAL電連接。
在圖6F的電路ACTF[j]中，根據從佈線OL[j]、佈線OLB[j]流過的電流決定電阻RE、電阻REB的各第一端子的電位。然後，電路ACTF[j]由類比數位轉換電路ADCa、類比數位轉換電路ADCb將類比值的該電位轉換為2值或3值以上(例如，256值等)的數位值而作為信號zj (k)輸出的功能。
與圖5B、圖5C同樣，圖6A至圖6D、圖6F所示的電阻RE、電阻REB可以替換為電容CE、電容CEB或二極體元件DE、二極體元件DEB。尤其是，在將圖6A至圖6D、圖6F所示的電阻RE、電阻REB替換為電容CE、電容CEB時，藉由與圖5E同樣地還設置開關S01a、開關S01b，可以保持從佈線OL[j]、佈線OLB[j]輸入的電位。
注意，在圖2至圖4的每一個所示的運算電路110、運算電路120、運算電路130中示出配置佈線IL、佈線ILB、佈線OL、佈線OLB的情況的例子，本發明的一個實施方式不侷限於此。例如，在運算電路110、運算電路120、運算電路130的每一個中，也可以將佈線IL與佈線OL組合為一個佈線且將佈線ILB與佈線OLB組合為一個佈線。圖7示出其具體結構。圖7所示的運算電路140包括切換電路TW[1]至切換電路TW[n]。
切換電路TW[1]至切換電路TW[n]的每一個包括端子TSa、端子TSaB、端子TSb、端子TSbB、端子TSc、端子TScB。
端子Tsa與佈線OL[j]電連接，端子TSbB與電路ILD電連接，端子TSc與電路ACTF[i]電連接。端子TsaB與佈線OLB[j]電連接，端子TSbB與電路ILD電連接，端子TScB與電路ACTF[j]電連接。
切換電路TW[j]具有使端子Tsa與端子TSb和端子TSc中的一個之間處於導通狀態，使端子Tsa與端子TSb和端子TSc中的另一個之間處於非導通狀態的功能。此外，切換電路TW[j]具有使端子TsaB與端子TSbB和端子TScB中的一個之間處於導通狀態，使端子TsaB與端子TSbB和端子TScB中的另一個之間處於非導通狀態的功能。
也就是說，在想要對電路MP[1，j]至電路MP[m，j]中的任一個輸入對應於作為權係數的第一資料w1 (k-1) 1 (k)至wm (k-1) n (k)的資訊(例如，電位、電阻值、電流值等)時，在切換電路TW[j]中，在端子Tsa與端子TSb之間處於導通狀態，且在端子TSaB與端子TSbB之間處於導通狀態，由此可以從電路ILD對佈線OL[j]、佈線OLB[j]供應對應於第一資料w1 (k-1) 1 (k)至wm (k-1) n (k)的資訊(例如，電位、電阻值、電流值等)。
在電路ACTF[j]想要取得藉由電路MP[1，j]至電路MP[m，j]計算的權係數與神經元的信號的積和(公式(1.2))的結果時，在切換電路TW[j]中，藉由在端子TSa與端子TSc之間處於導通狀態，且在端子TSaB與端子TScB之間處於導通狀態，可以從佈線OL[j]、佈線OLB[j]對電路ACTF[j]供應對應於積和的結果的資訊(例如，電位、電流值等)。另外，在電路ACTF[j]中，從被輸入的積和的結果計算出活化函數的值，可以作為神經元的輸出信號得到信號zj (k)。
接著，對包括在運算電路140中的切換電路TW[j]及電路ILD進行說明。在圖8A中示出能夠用於運算電路140的切換電路TW[j]及電路ILD的結構例子。注意，在圖8A中為了示出切換電路TW[j]及電路ILD的電連接結構，也示出佈線OL[j]、佈線OLB[j]、電路AFP。
切換電路TW[j]作為一個例子包括開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB、開關SWH、開關SWHB。
電路ILD作為一個例子包括電流源電路ISC。注意，本發明的一個實施方式不侷限於此。例如，也可以配置電壓源電路代替電流源電路ISC。電流源電路ISC具有在佈線OL[j]及/或佈線OLB[j]中流過對應於輸入到電路MP的權係數(第一資料)的電流的功能。注意，作為用於佈線OL[j]的電路及用於佈線OLB[j]的電路，分別配置至少一個電流源電路ISC。或者，如圖8A所示，也可以對於佈線OL[j]及佈線OLB[j]的一組佈線包括至少一個電流源電路ISC。
電流源電路ISC包括一個或多個定電流源，在圖8A的一個例子中，作為多個定電流源包括定電流源電路ISC1、定電流源電路ISC2、定電流源電路ISC3。此外，電流源電路ISC作為一個例子為了選擇多個定電流源包括多個開關，在圖8A中作為多個開關包括開關SWC1、開關SWC2、開關SWC3。注意，在電流源電路ISC僅包括一個定電流源時，定電流源電路ISC也可以不包括開關。或者，在定電流源電路ISC1、定電流源電路ISC2、定電流源電路ISC3分別具有控制是否輸出電流的功能時，也可以不設置開關SWC1、開關SWC2、開關SWC3。
在佈線OL[j]、佈線OLB[j]中分別流過的電流如圖8A所示較佳為在相同的電流源電路ISC中生成。在佈線OL[j]、佈線OLB[j]中分別流過的電流在不同的電流源電路中生成時，有時由於產生起因於電晶體的製程時等的該電晶體的特性偏差，因此在不同電流源電路中產生性能差異。另一方面，在使用同一電流源電路時，可以對佈線OL[j]及佈線OLB[j]供應相同大小的電流，因此可以提高運算精度。
注意，作為在圖8A中說明的開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB、開關SWH、開關SWHB、開關SWC1、開關SWC2、開關SWC3，例如與開關S01a及開關S01b同樣地可以使用類比開關、電晶體等的電開關、機械開關等。
在切換電路TW[j]的一個例子中，端子TSa與開關SWI的第一端子、開關SWO的第一端子、開關SWL的第一端子、開關SWH的第一端子電連接。端子TSaB與開關SWIB的第一端子、開關SWOB的第一端子、開關SWLB的 第一端子、開關SWHB的第一端子電連接。開關SWI的第二端子與端子TSb1電連接。開關SWIB的第二端子與端子TSbB1電連接。開關SWO的第二端子與端子TSc電連接。開關SWOB的第二端子與端子TScB電連接。開關SWL的第二端子與端子TSb2電連接。開關SWLB的第二端子與端子TSbB2電連接。開關SWH的第二端子與端子TSb3電連接。開關SWHB的第二端子與端子TSbB3電連接。
在圖8A中示出的端子TSb1、端子TSb2、端子TSb3相當於在圖7中所示的端子TSb。此外，在圖8A中示出的端子TSbB1、端子TSbB2、端子TSbB3相當於在圖7中示出的端子TSbB。
在包括在電路ILD中的電流源電路ISC中，端子TSb1與開關SWC1的第一端子、開關SWC2的第一端子、開關SWC3的第一端子電連接。此外，端子TSbB1與開關SWC1的第一端子、開關SWC2的第一端子、開關SWC3的第一端子電連接。開關SWC1的第二端子與定電流源電路ISC1的輸出端子電連接，開關SWC2的第二端子與定電流源電路ISC2的輸出端子電連接，開關SWC3的第二端子與定電流源電路ISC3的輸出端子電連接。定電流源電路ISC1的輸入端子、定電流源電路ISC2的輸入端子、定電流源電路ISC3的輸入端子分別與佈線VSO電連接。
注意，在圖8A中，定電流源電路ISC1、定電流源電路ISC2、定電流源電路ISC3的輸出端子分別與開關的端子電連接，其輸入端子與佈線VSO電連接，但是本發明的一個實施方式不侷限於此。例如，定電流源電路ISC1、定電流源電路ISC2、定電流源電路ISC3的輸入端子也可以分別與開關的端子電連接且其輸出端子與佈線VSO電連接。注意，在從電路MP輸出電流之前，為了使佈線OL[j]、佈線OLB[j]的電位初始化，也可以配置佈線VCN2。佈線VCN2藉由開關SWH與佈線OL[j]連接。此外，佈線VCN2藉由開關SWHB與佈線OLB[j]連接。可以對佈線VCN2供應與佈線VCN不同的電位。例如，在對佈線VCN供應VSS或接地電位時，對佈線VCN2供應VDD等。由此，藉由從電路MP輸出的電流，可以改變佈線OL[j]及佈線OLB[j]的電位。
圖8B及圖8C示出定電流源電路ISC1、定電流源電路ISC2、定電流源 電路ISC3的具體結構例子。圖8B所示的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)包括p通道型電晶體，該電晶體的第一端子與佈線VSO電連接，該電晶體的第二端子與開關SWC1(開關SWC2、開關SWC3)的第二端子電連接，該電晶體的閘極與佈線VB電連接。此外，圖8C所示的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)包括n通道型電晶體，該電晶體的第一端子與佈線VSO電連接，該電晶體的第二端子與開關SWC1(開關SWC2、開關SWC3)的第二端子電連接，該電晶體的閘極與佈線VB電連接。在圖8B及圖8C的每一個的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)中，佈線VB被用作對每個電晶體的閘極輸入偏置電壓的佈線。注意，也可以對佈線VB供應脈衝信號。由此，可以控制是否從每個定電流源電路輸出電流。此時，也可以不設置開關SWC1、開關SWC2、開關SWC3。或者，也可以對佈線VB供應類比電壓。由此，可以從定電流源電路供應類比電流。
佈線VSO被用作對定電流源電路ISC1、定電流源電路ISC2、定電流源電路ISC3分別供應恆電壓的佈線。例如，在從電路ILD藉由切換電路TW[j]對佈線OL或佈線OLB供應電流時，作為該恆電壓，較佳為比接地電位高的電位(例如，VDD等)，更佳為使用圖8B所示的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)。此外，例如，在從電路ILD藉由切換電路TW[j]對佈線OL或佈線OLB供應電流時，作為該恆電壓，較佳為比接地電位高且低於該高位準電位的電位、接地電位等，更佳為使用圖8C所示的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)。注意，在本說明書中，有時將從電路ILD藉由切換電路TW[j]流過佈線OL或佈線OLB的電流記載為正電流。因此，有時將從佈線OL或佈線OLB藉由切換電路TW[j]流過電路ILD的電流記載為負電流。
在定電流源電路ISC1流過的電流為Iut時，作為一個例子，定電流源電路ISC2流過的電流較佳為2Iut，定電流源電路ISC3流過的電流較佳為4Iut。也就是說，在電流源電路ISC包括P個(P為1以上的整數)的定電流源時，第p(p為1以上且P以下的整數)的定電流源流過的電流較佳為2(p-1)×Iut。如此，可以改變從電流源電路ISC流過的電流的大小。
例如，電流源電路ISC的定電流源的個數為3個(P=3)。當想要在佈 線OL[j]中流過Iut的電流時，在開關SWI處於開啟狀態且開關SWIB處於關閉狀態下，開關SWC1處於開啟狀態，開關SWC2、開關SWC3處於關閉狀態即可。此外，當想要在佈線OL[j]中流過5Iut的電流時，開關SWC1、開關SWC3處於開啟狀態，開關SWC2處於關閉狀態即可。也就是說，從電流源電路ISC輸出的電流可以為8值(“0”、“Iut”、“2Iut”、“3Iut”、“4Iut”、“5Iut”、“6Iut”、“7Iut”)中的任一個。注意，在想要輸出大於8值的值的電流時，定電流源的個數為4個以上即可。此外，同樣地，藉由開關SWI處於關閉狀態，且開關SWIB處於開啟狀態，可以在佈線OLB[j]中流過8值中的任一個的電流。注意，在從電流源電路ISC沒有輸出電流時，也可以使電流源電路ISC的開關SWC1至開關SWC3處於關閉狀態且使切換電路TW的開關SWI、開關SWIB處於關閉狀態。藉由如此配置多個定電流源，可以容易實現DA轉換。注意，也可以僅配置1個電流源電路，以改變類比輸出的電流值的方式使該電流源電路工作。
此外，在電路ILD中，端子TSb2與佈線VCN電連接，端子TSbB2與佈線VCN電連接。
佈線VCN被用作對佈線OL[j]及/或佈線OLB[j]供應恆電壓的佈線。例如，在從電路ILD藉由切換電路TW[j]對佈線OL或佈線OLB供應電流(正電流)時，佈線VCN所供應的恆電壓較佳為低位準電位(例如VSS等)。例如，在從佈線OL或佈線OLB藉由切換電路TW[j]對電路ILD供應電流(負電流)時，佈線VCN所供應的恆電位較佳為高位準電位。注意，如後面說明的圖42至圖45等所示，在電容C3與電晶體M1等的源極端子連接，該源極端子不與電源線等連接的情況下，在從電路ILD藉由切換電路TW[j]對佈線OL或佈線OLB供應正電流時，佈線VCN所供應的恆電壓較佳為高位準電位(例如VDD等)。也就是說，在從佈線VCN供應恆電壓時，較佳為使電容C3的兩端的電位差近於零。換言之，較佳為從電路MC將電流不輸出的電位供應給佈線VCN。
此外，在電路ILD中，端子TSb3與佈線VCN2電連接，端子TSbB3與佈線VCN2電連接。
佈線VCN2被用作對佈線OL[j]及/或佈線OLB[j]供應恆電壓的佈線。 例如，在從電路ILD藉由切換電路TW[j]對佈線OL或佈線OLB供應電流(正電流)時，佈線VCN所供應的恆電壓較佳為高位準電位(例如VDD等)。另外，例如，在從佈線OL或佈線OLB藉由切換電路TW[j]對電路ILD供應電流(負電流)時，佈線VCN所供應的恆電位較佳為低位準電位。
切換電路TW[j]藉由將開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB、開關SWH、開關SWHB的每一個切換為開啟狀態或關閉狀態，可以改變與佈線OL[j]及佈線OLB[j]成為導通狀態的電路。
這裡，對輸入到電路MP的權係數進行說明。
在對電路MP輸入正權係數時，對佈線OL[j]輸入對應於該權係數的電流，對佈線OLB[j]輸入佈線VCN所供應的恆電位即可。作為一個例子，使電流源電路ISC與佈線OL[j]之間處於導通狀態，使電流源電路ISC與佈線OLB[j]之間處於非導通狀態，使電路AFP與佈線OL[j]之間處於非導通狀態，使電路AFP與佈線OLB[j]之間處於非導通狀態，使佈線VCN與佈線OL[j]之間處於非導通狀態，使佈線VCN與佈線OLB[j]之間處於導通狀態，使佈線VCN2與佈線OL[j]之間處於非導通狀態，使佈線VCN2與佈線OLB[j]之間處於非導通狀態即可。換言之，在切換電路TW[j]中，使開關SWI、SWLB處於開啟狀態，使開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWH、開關SWHB分別處於關閉狀態即可。由此，藉由使電流源電路ISC與佈線OL[j]之間處於導通狀態，可以從電流源電路ISC藉由佈線OL[j]向電路MP流過電流。另外，在電流源電路ISC的定電流源的個數為P個時，該電流為2P-1值的任一個(不包括零電流)。由於對電路MP輸入的正權係數根據該電流決定，因此該權係數可以為2P-1值的任一個。此外，由於在佈線VCN與佈線OLB[j]之間成為導通狀態，所以對佈線OLB[j]從佈線VCN輸入恆電壓。
在對電路MP輸入負權係數時，對佈線OLB[j]輸入對應於該權係數的電流，對佈線OL[j]輸入佈線VCN所供應的恆電位即可。作為一個例子，使電流源電路ISC與佈線OL[j]之間處於非導通狀態，使電流源電路ISC與佈線OLB[j]之間處於導通狀態，使電路AFP與佈線OL[j]之間處於非導通狀態，使電路AFP與佈線OLB[j]之間處於非導通狀態，使佈線VCN與佈線OL[j]之間處於導通狀態，使佈線VCN與佈線OLB[j]之間處於非導通狀態，使佈 線VCN2與佈線OL[j]之間處於非導通狀態，使佈線VCN2與佈線OLB[j]之間處於非導通狀態即可。換言之，在切換電路TW[j]中，使開關SWIB、開關SWL處於開啟狀態，使開關SWI、開關SWO、開關SWOB、開關SWLB、開關SWH、開關SWHB分別處於關閉狀態即可。由此，藉由使電流源電路ISC與佈線OLB[j]之間處於導通狀態，可以從電流源電路ISC藉由佈線OLB[j]向電路MP流過電流。此外，在電流源電路ISC的定電流源的個數為P個時，該電流為2P-1值的任一個(不包括零電流)。由於對電路MP輸入的負權係數根據該電流決定，所以該權係數可以為2P-1值的任一個。此外，由於在佈線VCN與佈線OL[j]之間成為導通狀態，所以對佈線OL[j]從佈線VCN輸入恆電壓。
在想要對電路MP輸入0的權係數時，對佈線OL[j]、佈線OLB[j]分別輸入佈線VCN所供應的恆電位。作為一個例子，使電流源電路ISC與佈線OL[j]之間處於非導通狀態，使電流源電路ISC與佈線OLB[j]之間處於非導通狀態，使電路AFP與佈線OL[j]之間處於非導通狀態，使電路AFP與佈線OLB[j]之間處於非導通狀態，使佈線VCN與佈線OL[j]之間處於導通狀態，使佈線VCN與佈線OLB[j]之間處於導通狀態，使佈線VCN2與佈線OL[j]之間處於非導通狀態，使佈線VCN2與佈線OLB[j]之間處於非導通狀態即可。換言之，在切換電路TW[j]中，使開關SWL、開關SWLB處於開啟狀態，使開關SWI、開關SWIB、開關SWO、開關SWOB分別處於關閉狀態即可。由此，由於使佈線VCN與佈線OL[j]之間處於導通狀態，使佈線VCN與佈線OLB[j]之間處於導通狀態，所以對佈線OL[j]、OLB[j]從佈線VCN輸入恆電壓。
也就是說，藉由電流源電路ISC的定電流源的個數為P個，能夠對電路MP輸入的權係數的個數(正權係數、負權係數、0的權係數的總和)為2P+1-1個。
接著，對從電路MP對電路AFP供應資訊(例如，電位、電流等)的情況進行說明。
在從電路MP對電路AFP供應資訊(例如，電位、電流等)之前，較佳為將佈線OL[j]、佈線OLB[j]設定為規定電位。例如，在從電路AFP藉由佈線OL或佈線OLB對電路MP流過正電流時，作為規定電位採用高位準電 位即可。此外，例如，在從電路MP藉由佈線OL或佈線OLB對電路AFP流過正電流時，作為規定電位採用低位準電位即可。因此，在從電路MP對電路AFP供應資訊(例如，電位、電流等)之前，作為一個例子，使電流源電路ISC與佈線OL[j]之間處於非導通狀態，使電流源電路ISC與佈線OLB[j]之間處於非導通狀態，使電路AFP與佈線OL[j]之間處於非導通狀態，使電路AFP與佈線OLB[j]之間處於非導通狀態，使佈線VCN與佈線OL[j]之間處於非導通狀態，使佈線VCN與佈線OLB[j]之間處於非導通狀態，使佈線VCN2與佈線OL[j]之間處於導通狀態，使佈線VCN2與佈線OLB[j]之間處於導通狀態即可。換言之，在切換電路TW[j]中，使開關SWH、開關SWHB處於開啟狀態，使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB分別處於關閉狀態即可。由此，由於使佈線OL[j]與佈線VCN2之間處於導通狀態，使佈線OLB[j]與佈線VCN2之間處於導通狀態，所以對佈線OL、佈線OLB從佈線VCN2輸入恆電壓。
在從電路MP[i，j]對電路AFP供應資訊(例如，電位、電流等)時，作為一個例子，使電流源電路ISC與佈線OL[j]之間處於非導通狀態，使電流源電路ISC與佈線OLB[j]之間處於非導通狀態，使電路AFP與佈線OL[j]之間處於導通狀態，使電路AFP與佈線OLB[j]之間處於導通狀態，使佈線VCN與佈線OL[j]之間處於非導通狀態，使佈線VCN與佈線OLB[j]之間處於非導通狀態，使佈線VCN2與佈線OL[j]之間處於非導通狀態，使佈線VCN2與佈線OLB[j]之間處於非導通狀態即可。換言之，在切換電路TW[j]中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB分別處於關閉狀態即可。由此，由於在電路AFP與電路MP[i，j]之間成為導通狀態，所以可以從電路MP[i，j]對電路AFP供應資訊(例如，電位、電流等)。
〈〈電路MP〉〉
接著，說明運算電路110、運算電路120、運算電路130、運算電路140中的電路MP[i，j]的結構例子。
圖9A示出可以應用於運算電路140的電路MP[i，j]的結構例子，電路MP[i，j]例如包括電路MC及電路MCr。電路MC及電路MCr是在電路MP中計算權係數與神經元的輸入信號(運算值)之積的電路。電路MC可以採用 與電路MCr相同的結構或與電路MCr不同的結構。由此，為了與電路MC區分，對電路MCr的符號附上“r”。另外，對後面說明的電路MCr中的電路元件的符號也附上“r”。
例如，電路MC包括保持部HC，電路MCr包括保持部HCr。保持部HC及保持部HCr分別具有保持資料(例如，電位、電阻值、電流值等)的功能。另外，電路MP[i，j]所設定的第一資料wi (k-1) j (k)根據保持部HC、保持部HCr的每一個保持的資料(例如，電位、電阻值、電流值等)決定。由此，保持部HC及保持部HCr的每一個與供應對應於第一資料wi (k-1) j (k)的各資料(例如，電位、電阻值、電流值等)的佈線OL[j]及佈線OLB[j]電連接。
在圖9A中，電路MP[i，j]與佈線VE[j]、佈線VEr[j]電連接。佈線VE[j]、佈線VEr[j]被用作恆電壓的佈線。此外，佈線VE[j]被用作藉由電路MC排除來自佈線OL的電流的佈線。此外，佈線VEr[j]被用作藉由電路MCr排除來自佈線OLB的電流的佈線。
圖9A所示的佈線WL[i]相當於圖7中的佈線WL[i]。佈線WL[i]與保持部HC及保持部HCr的每一個電連接。在對電路MP[i，j]中的保持部HC及保持部HCr寫入對應於第一資料wi (k-1) j (k)的資料(例如，電位、電阻值、電流值等)時，藉由對佈線WL[i]供應指定電位，使佈線OL[j]與保持部HC之間處於導通狀態且使佈線OLB[j]與保持部HCr之間處於導通狀態。藉由對佈線OL[j]、OLB[j]的每一個供應對應於第一資料wi (k-1) j (k)的電位等，可以對保持部HC及保持部HCr的每一個輸入該電位等。然後，對佈線WL[i]供應指定電位而使佈線OL[j]與保持部HC之間處於非導通狀態且使佈線OLB[j]與保持部HCr之間處於非導通狀態。其結果，保持部HC及保持部HCr的每一個保持對應於第一資料wi (k-1) j (k)的各電流等。
例如，考慮第一資料wi (k-1) j (k)為“-1”、“0”、“1”的3值中的任一個的情況。在第一資料wi (k-1) j (k)為“1”時，作為一個例子，以從佈線OL[j]藉由電路MC對佈線VE[j]流過對應於“1”的電流的方式在保持部HC保持規定電位，且以不從佈線OLB[j]藉由電路MCr向佈線VEr[j]流過電流的方式在保持部HCr保持電位V0。另外，在第一資料wi (k-1) j (k)為“-1”時， 作為一個例子，以不從佈線OL[j]藉由電路MC向佈線VE[j]流過電流的方式，在保持部HC保持電位V0，且以從佈線OLB[j]藉由電路MCr對佈線VEr[j]流過對應於“-1”的電流的方式，在保持部HCr保持規定電位。並且，在第一資料wi (k-1) j (k)為“0”時，作為一個例子，以不從佈線OL[j]藉由電路MC向佈線VE[j]流過電流的方式，在保持部HC保持電位V0，且以不從佈線OLB[j]藉由電路MC向佈線VEr[j]流過電流的方式，在保持部HCr保持電位V0。注意，在圖8A至圖8C的說明中，電位V0可以為佈線VCN所供應的電位。
另外，作為其他一個例子，考慮第一資料wi (k-1) j (k)為類比值，明確而言，“負類比值”、“0”或“正類比值”的情況。在第一資料wi (k-1) j (k)為“正類比值”時，作為一個例子，以從佈線OL[j]藉由電路MC對佈線VE[j]流過對應於“正類比值”的類比電流的方式，在保持部HC保持規定電位，且以不從佈線OLB[j]藉由電路MCr對佈線VEr[j]供應電流的方式，在保持部HCr保持電位V0。另外，在第一資料wi (k-1) j (k)為“負類比值”時，作為一個例子，以不從佈線OL[j]藉由電路MC對佈線VE[j]供應電流的方式，在保持部HC保持電位V0，且以從佈線OLB[j]藉由電路MCr對佈線VEr[j]流過對應於“負類比值”的類比電流的方式，在保持部HCr保持規定電位。並且，在第一資料wi (k-1) j (k)為“0”時，作為一個例子，以不從佈線OL[j]藉由電路MC向佈線VE[j]流過電流的方式，在保持部HC保持電位V0，且以不從佈線OLB[j]藉由電路MC向佈線VEr[j]流過電流的方式，在保持部HCr保持電位V0。注意，與上述例子同樣地，在圖8A至圖8C的說明中，電位V0可以為佈線VCN所供應的電位。
另外，例如，電路MC具有將對應於保持部HC所保持的資料(例如，電位、電阻值或電流值等)的電流等輸出到佈線OL[j]和佈線OLB[j]中的一方的功能，電路MCr具有將對應於保持部HCr所保持的資料(例如，電位、電阻值或電流值等)的電流等輸出到佈線OL[j]和佈線OLB[j]中的另一方的功能。例如，在保持部HC保持第一電位時，電路MC從佈線OL[j]或佈線OLB[j]對佈線VE流過具有第一電流值的電流，在保持部HC保持第二電位時，電路MC從佈線OL[j]或佈線OLB[j]對佈線VE流過具有第二電流值的電流。同樣地，在保持部HCr保持第一電位時，電路MCr從佈線OL[j]或佈線OLB[j]對佈線VEr流過具有第一電流值的電流，在保持部HCr保持第二電位時，電路MCr從佈線OL[j]或佈線OLB[j]對佈線VE流過具有第二 電流值的電流。注意，第一電流值、第二電流值的每一個的大小根據第一資料wi (k-1) j (k)的值決定。例如，第一電流值有時大於第二電流值或小於第二電流值。另外，例如，有時第一電流值和第二電流值中的一方為零電流，亦即為0。另外，有時具有第一電流值的電流流過的方向與具有第二電流值的電流流過的方向不同。
尤其是，例如，在第一資料wi (k-1) j (k)為“-1”、“0”、“1”的3值中的任一個時，較佳為以第一電流值和第二電流值中的一方為0的方式構成電路MC、MCr。另外，第一資料wi (k-1) j (k)為類比值，例如，“負類比值”、“0”或“正類比值”時，第一電流值或第二電流值例如可以成為類比值。
在使從佈線OL[j]或佈線OLB[j]藉由電路MC對佈線VE流過的電流與從佈線OL[j]或佈線OLB[j]藉由電路MCr對佈線VEr流過的電流相等時，由於起因於電晶體的製程等導致該電晶體的特性產生偏差，有時保持在電路MC中的電位不與保持在電路MCr中的電位相等。本發明的一個實施方式的半導體裝置即使電晶體的特性有偏差，也可以使從佈線OL[j]或佈線OLB[j]藉由電路MC對佈線VE流過的電流的量與從佈線OL[j]或佈線OLB[j]藉由電路MCr對佈線VEr流過的電流的量幾乎相等。
在本說明書等中，對應於保持在保持部HC及保持部HCr的資訊(例如，電位、電阻值或電流值等)的電流或電壓等可以為正電流或電壓等，也可以為負電流或電壓等，也可以為零電流或零電壓等，也可以為混有正、負和零的電流或電壓。換言之，例如，上述“具有將對應於保持部HC所保持的資訊(例如，電位、電阻值或電流值等)的電流或電壓等輸出到佈線OL[j]和佈線OLB[j]中的一方的功能，電路MCr具有將保持部HCr所保持的資訊(例如，電位、電阻值或電流值等)的電流或電壓等輸出到佈線OL[j]和佈線OLB[j]中的另一方的功能”的記載可以換為“具有將對應於保持部HC所保持的資訊(例如，電位、電阻值或電流值等)的電流、電壓等從佈線OL[j]和佈線OLB[j]中的一方排出的功能，電路MCr具有將對應於保持部HCr所保持的資訊(例如，電位、電阻值或電流值等)的電流或電壓等從佈線OL[j]和佈線OLB[j]中的另一方排出的功能”的記載。
圖9A所示的佈線X1L[i]及佈線X2L[i]相當於圖7中的佈線XLS[i]。 輸入到電路MP[i，j]的第二資料zi (k-1)例如根據佈線X1L[i]及佈線X2L[i]的每一個的電位或電流等決定。由此，對電路MC、MCr例如藉由佈線X1L[i]及佈線X2L[i]輸入對應於第二資料zi (k-1)的各電位。
電路MC與佈線OL[j]、佈線OLB[j]電連接，電路MCr與佈線OL[j]、佈線OLB[j]電連接。電路MC及電路MCr例如根據輸入到佈線X1L[i]及佈線X2L[i]的電位或電流等對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的電流或電位等。明確而言，例如來自電路MC、MCr的電流被輸出的佈線根據佈線X1L[i]及佈線X2L[i]的電位決定。例如，電路MC及電路MCr具有如下電路結構：從電路MC輸出的電流向佈線OL[j]和佈線OLB[j]中的一方流過，從電路MCr輸出的電流向佈線OL[j]和佈線OLB[j]中的另一方流過。換言之，從電路MC、MCr輸出的各電流不向同一佈線流過，而向彼此不同的佈線流過。注意，例如，有時電流從電路MC及電路MCr到佈線OL[j]和佈線OLB[j]不流過。
例如，考慮第二資料zi (k-1)成為“-1”、“0”、“1”的3值中的任一個的情況。例如，在第二資料zi (k-1)為“1”時，電路MP使電路MC與佈線OL[j]間處於導通狀態且使電路MCr與佈線OLB[j]間處於導通狀態。例如，在第二資料zi (k-1)為“-1”時，電路MP使電路MC與佈線OLB[j]間處於導通狀態且電路MCr與佈線OL[j]間處於導通狀態。例如，在第二資料zi (k-1)為“0”時，為了使電路MC及電路MCr的每一個所輸出的電流不流過佈線OL[j]和佈線OLB[j]，電路MP使電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間處於非導通狀態且使電路MCr與佈線OL[j]間及電路MCr與佈線OLB[j]間處於非導通狀態。
以下示出將以上工作的情況總合的例子。在第一資料wi (k-1) j (k)為“1”時，有時藉由電路MC從佈線OL[j]或佈線OLB[j]向佈線VE[j]流過電流，不藉由電路MCr從佈線OL[j]或佈線OLB[j]向佈線VEr[j]流過電流。在第一資料wi (k-1) j (k)為“-1”時，不藉由電路MC從佈線OL[j]或佈線OLB[j]向佈線VE[j]流過電流，有時藉由電路MCr從佈線OL[j]或佈線OLB[j]向佈線VEr[j]流過電流。另外，在第二資料zi (k-1)為“1”時電路MC與佈線OL[j]間及電路MCr與佈線OLB[j]間處於導通狀態。在第二資料zi (k-1)為“-1”時，電路MC與佈線OLB[j]間及電路MCr與佈線OL[j]間處於導通狀態。如 上所述，在第一資料wi (k-1) j (k)與第二資料zi (k-1)之積為正值時，藉由電路MCr從佈線OL[j]向佈線VE[j]流過電流或者藉由電路MCr從佈線OL[j]向佈線VEr[j]流過電流。在第一資料wi (k-1) j (k)與第二資料zi (k-1)之積為負值時，藉由電路MCr從佈線OL[j]向佈線VEr[j]流過電流或藉由電路MC從佈線OLB[j]向佈線VE[j]流過電流。在第一資料wi (k-1) j (k)與第二資料zi (k-1)之積為零的值時，不從佈線OL[j]或佈線OLB[j]向佈線VE[j]流過電流，且不從佈線OL[j]或佈線OLB[j]向佈線VEr[j]流過電流。
將上述例子具體地記載，在第一資料wi (k-1) j (k)為“1”且第二資料zi (k-1)為“1”時，例如，具有第一電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。在第一資料wi (k-1) j (k)為“-1”且第二資料zi (k-1)為“1”時，例如，具有第二電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第一電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。在第一資料wi (k-1) j (k)為“0”且第二資料zi (k-1)為“1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OL[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OLB[j]流過。此時，第二電流值的高低例如為零。
在第一資料wi (k-1) j (k)為“1”且第二資料zi (k-1)為“-1”時，具有第一電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。在第一資料wi (k-1) j (k)為“-1”且第二資料zi (k-1)為“-1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第一電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。在第一資料wi (k-1) j (k)為“0”且第二資料zi (k-1)為“-1”時，具有第二電流值的電流I1[i，j]從電路MC向佈線OLB[j]流過，具有第二電流值的電流I2[i，j]從電路MCr向佈線OL[j]流過。此時，第二電流值的高低例如為零。
另外，在第二資料zi (k-1)為“0”時，例如電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間處於非導通狀態。同樣地，電路MCr與佈線OL[j]間及電路MCr與佈線OLB[j]間處於非導通狀態。由此，無論第一資料wi (k-1) j (k)如何，也不從電路MC及電路MCr向佈線OL[j]及佈線OLB[j]輸出電流。
如此，例如在第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的值為正值時，電流從電路MC或電路MCr向佈線OL[j]流過。此時，在第一資料wi (k-1) j (k)為正值時電流從電路MC向佈線OL[j]流過，在第一資料wi (k-1) j (k)為負值時，電流從電路MCr向佈線OL[j]流過。另一方面，在第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的值為負值時，電流從電路MC或電路MCr向佈線OLB[j]流過。此時，在第一資料wi (k-1) j (k)為正值時電流從電路MC向佈線OLB[j]流過，在第一資料wi (k-1) j (k)為負值時，電流從電路MCr向佈線OLB[j]流過。因此，從連接於佈線OL[j]的多個電路MC或電路MCr輸出的電流的總和流過佈線OL[j]。換言之，在佈線OL[j]中，具有正值之和的值的電流流過。另一方面，從連接於佈線OLB[j]的多個電路MC或電路MCr輸出的電流的總和流過佈線OLB[j]。換言之，在佈線OLB[j]中，具有負值之和的值的電流流過。由於上述工作，藉由利用流過佈線OL[j]的電流值的總和，亦即，正值的總和、以及流過佈線OLB[j]的電流值的總和，亦即，負值的總和，可以進行積和運算處理。例如，在流過佈線OL[j]的電流值的總和大於流過佈線OLB[j]的電流值的總和時，根據積和運算的結果可以判斷取得正值。在流過佈線OL[j]的電流值的總和小於流過佈線OLB[j]的電流值的總和時，根據積和運算的結果可以判斷取得負值。例如，在流過佈線OL[j]的電流值的總和與流過佈線OLB[j]的電流值的總和大致相等時，根據積和運算的結果可以判斷取得零的值。
注意，在第二資料zi (k-1)為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以同樣地工作。同樣的，在第一資料wi (k-1) j (k)為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以同樣地工作。
另外，第一資料wi (k-1) j (k)也可以為類比值或多位元(多值)數位值。作為具體例子，可以取得代替“-1”的“負類比值”以及代替“1”的“正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k)的值的絕對值的類比值。
接著，說明使圖9A的電路MP[i，j]的變形例子。注意，關於電路MP[i， j]的變形例子，主要說明與圖9A的電路MP[i，j]不同部分，而有時省略與圖9A的電路MP[i，j]相同的部分的說明。
圖9B所示的電路MP[i，j]具有將佈線W1L替換為佈線WX1L的結構。換言之，在圖9B的電路MP[i，j]中，佈線WX1L及佈線WL被用作為了進行佈線OL[j]與保持部HC之間處於導通狀態或非導通狀態的切換、佈線OLB[j]與保持部HCr之間處於導通狀態或非導通狀態的切換供應規定電位的佈線。此外，在圖9B的電路MP[i，j]中，佈線X1L及佈線X2L被用作供應根據對電路MP[i，j]輸入的第二資料zi (k-1)的電流、電壓等的佈線。
圖9B的電路MP[i，j]可以用於如圖13所示的運算電路130那樣的包括佈線WX1L的運算電路及如圖7所示的運算電路140那樣的不包括佈線IL、佈線ILB的運算電路。明確而言，圖9B的電路MP[i，j]可以用於圖11所示的運算電路150的電路MP[i，j]。
接著，說明與圖9B不同地使圖9A的電路MP[i，j]變形的例子。圖9C所示的電路MP[i，j]是圖9A的電路MP[i，j]的變形例子。與圖9A的電路MP[i，j]同樣，圖9C的電路MP[i，j]包括電路MC、電路MCr。但是，圖9C的電路MP[i，j]在電路MCr不包括保持部HCr，這一點與圖9A的電路MP[i，j]不同。
另外，因為電路MCr不包括保持部HCr，所以應用圖9C的電路MP[i，j]的運算電路可以不包括用來供應保持在保持部HCr中的電位的佈線ILB[j]。並且，電路MCr可以不與佈線WL[i]電連接。
在圖9C的電路MP[i，j]中，電路MC中的保持部HC與電路MCr電連接。換言之，圖9C的電路MP[i，j]具有電路MCr和電路MC共同使用保持部HC的結構。例如，可以將保持部HC所保持的信號的反轉信號從保持部HC供應到電路MCr。由此，可以在電路MC和電路MCr進行不同工作。另外，也可以藉由使電路MC與電路MCr的內部電路結構不同，來將電路MC及電路MCr的對保持部HC所保持的同一信號輸出的電流的高低不同。在此，藉由在保持部HC保持對應於第一資料wi (k-1) j (k)的電位且對佈線X1L[i]及佈線X2L[i]供應對應於第二資料zi (k-1)的電位，電路MP[i，j]可以對佈線OL[j] 及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的電流。
應用圖9C的電路MP的運算電路110可以改變為圖12所示的運算電路160的電路結構。運算電路160具有圖2的運算電路110中不設置有佈線ILB[1]至佈線ILB[m]的結構。
圖9D所示的電路MP[i，j]是圖9A的電路MP[i，j]的變形例子，明確而言，可以應用於圖12的運算電路160的電路MP[i，j]的結構例子。與圖9A的電路MP[i，j]同樣，圖9D的電路MP[i，j]包括電路MC、電路MCr。但是，與圖9D的電路MP[i，j]電連接的佈線的結構與圖9A的電路MP[i，j]不同。
圖9D所示的佈線W1L[i]及佈線W2L[i]相當於圖12中的佈線WLS[i]。佈線W1L[i]與保持部HC電連接，佈線W2L[i]與保持部HCr電連接。
另外，佈線IL[j]與保持部HC及保持部HCr電連接。
在圖9D的電路MP[i，j]中，在保持部HC及保持部HCr分別保持不同的資訊(例如，電壓、電阻值、電流等)時，較佳為依次在保持部HC及保持部HCr中保持資訊，而不是同時保持。例如，考慮在可以藉由保持部HC保持第一資訊且保持部HCr保持第二資訊而表示電路MP[i，j]的第一資料wi (k-1) j (k)的情況。首先，對佈線W1L[i]及佈線W2L[i]分別供應指定電位而使保持部HC與佈線IL[j]間處於導通狀態，並且使保持部HCr與佈線IL[j]間處於非導通狀態。接著，藉由對佈線IL[j]供應對應於第一資訊的電流、電壓等，對保持部HC供應第一資訊。然後，對佈線W1L[i]及佈線W2L[i]分別供應指定電位，使保持部HC與佈線IL[j]間處於非導通狀態，並且使保持部HCr與佈線IL[j]間處於導通狀態。然後，藉由對佈線IL[j]供應對應於第二資訊的電流、電壓等，可以對保持部HCr供應第二資訊。由此，電路MP[i，j]可以作為第一資料設定wi (k-1) j (k)。
另外，在保持部HC和保持部HCr保持大致相同的資訊(例如，電壓、電阻值、電流等)(藉由使保持部HC及保持部HCr的每一個保持大致相同的資訊而設定電路MP[i，j]的第一資料wi (k-1) j (k))時，以使保持部HC與佈 線IL[j]間處於導通狀態且使保持部HCr與佈線IL[j]間處於導通狀態的方式對佈線W1L[i]及佈線W2L[i]分別供應指定的電位，然後從佈線IL[j]對保持部HC及保持部HCr供應對應於該資訊的電流、電壓等即可。
圖9D的電路MP[i，j]藉由在保持部HC及保持部HCr保持對應於第一資料wi (k-1) j (k)的電位且對佈線X1L[i]及佈線X2L[i]供應對應於第二資料zi (k-1)的電位，與圖9A的電路MP[i，j]同樣地對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的電流。
圖9E所示的電路MP[i，j]是圖9D的電路MP[i，j]的變形例子。與圖9D的電路MP[i，j]同樣，圖9E的電路MP[i，j]包括電路MC、電路MCr。但是，與圖9E的電路MP[i，j]電連接的佈線的結構與圖9D的電路MP[i，j]不同。
明確而言，在圖9E的電路MP中，對圖9D的電路MP加上佈線ILB[j]，且將與圖9D的電路MP電連接的佈線W1L[i]、佈線W2L[i]替換為佈線WL[i]。
在圖9E的電路MP中，佈線IL[j]與保持部HC電連接，佈線ILB[j]與保持部HCr電連接。也就是說，在圖9D的電路MP中，佈線IL[j]被用作對保持部HC及保持部HCr分別供應對應於資訊(例如，電壓、電阻值、電流等)的電流、電壓等的佈線，在圖9E的電路MP中，佈線IL[j]被用作對保持部HC供應對應於資訊的電流、電壓等的佈線，佈線ILB[j]被用作對保持部HC供應對應於資訊的電流、電壓等的佈線。
在圖9E的電路MP中，由於保持部HC及保持部HCr分別與佈線IL[j]及佈線ILB[j]電連接，所以可以同時對保持部HC及保持部HCr分別供應對應於資訊(例如，電壓、電阻值、電流等)的電流、電壓等。因此，可以同時進行在保持部HC與佈線IL[j]之間處於導通狀態或非導通狀態的切換、在保持部HCr與佈線ILB[j]之間處於導通狀態或非導通狀態的切換。在圖9D的電路MP中，作為控制在保持部HC與佈線IL[j]之間處於導通狀態或非導通狀態的切換的佈線示出佈線WIL，作為控制在保持部HCr與佈線ILB[j]之間處於導通狀態或非導通狀態的切換的佈線示出佈線W2L，在圖9E的電路MP中，作為將佈線W1L及佈線W2L合在一起的佈線，示出佈線 WL[i]。
注意，圖9E的電路MP例如可以用於圖2的運算電路110、圖3的運算電路120。
圖9F所示的電路MP[i，j]是圖9A的電路MP[i，j]的變形例子。與圖9A的電路MP[i，j]同樣，圖9F的電路MP[i，j]包括電路MC、電路MCr。注意，圖9F的電路MP[i，j]與圖9A的電路MP[i，j]不同之處是：電路MC不與佈線OLB[j]電連接；以及電路MCr不與佈線OL[j]電連接。
圖9F所示的佈線WL[i]與保持部HC及保持部HCr電連接。此外，圖9F所示的佈線XL[i]與電路MC及電路MCr電連接。
如在後面說明，在圖9F的電路MP[i，j]中，電路MC不與佈線OLB[j]電連接，電路MCr不與佈線OL[j]電連接。換言之，圖9F的電路MP[i，j]與圖9A至圖9E的電路MP[i，j]不同，亦即，從電路MC輸出的電流不流過佈線OLB[j]，從電路MCr輸出的電流不流過佈線OL[j]。
因此，圖9F的電路MP[i，j]較佳為在第二資料zi (k-1)為“0”或“1”的2值時應用於運算電路。例如，在第二資料zi (k-1)為“1”時，電路MP使電路MC與佈線OL[j]間處於導通狀態且使電路MCr與佈線OLB[j]間處於導通狀態。另外，例如，在第二資料zi (k-1)為“0”時，為了不使電路MC及電路MCr的每一個輸出的電流流過佈線OL[j]及佈線OLB[j]，電路MP使電路MC與佈線OL[j]之間以及電路MC與佈線OLB[j]之間處於非導通狀態，並且使電路MCr與佈線OL[j]之間以及電路MCr與佈線OLB[j]之間處於非導通狀態。
圖9F的電路MP[i，j]藉由應用於運算電路110例如可以在第一資料wi (k-1) j (k)為“-1”、“0”、“1”的3值中的任一個且第二資料zi (k-1)為“0”、“1”的2值時進行運算。注意，在第一資料wi (k-1) j (k)為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時也可以工作。另外，第一資料wi (k-1) j (k)也可以為類比值或多位元(多值)數位值。作為具體的一個例子，可以取得代替“-1”的“負類比值”以及 代替“1”的“正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k)的值的絕對值的類比值。
與圖9A同樣，圖10所示的電路MP[i，j]是能夠對佈線OL[j]及佈線OLB[j]輸出對應於第一資料wi (k-1) j (k)與第二資料zi (k-1)之積的電流的電路。圖10的電路MP[i，j]例如可以應用於圖2的運算電路110。
圖10的電路MP[i，j]除了電路MC、電路MCr以外還包括電晶體MZ。
電晶體MZ的第一端子與電路MC的第一端子、電路MCr的第一端子電連接。電晶體MZ的第二端子與佈線VL電連接。電晶體MZ的閘極與佈線XL[i]電連接。
佈線VL例如被用作供應恆電壓的佈線。該恆電壓較佳為根據電路MP[i，j]或運算電路110等的結構決定。作為該恆電壓，例如可以採用高位準電位的VDD、低位準電位的VSS、接地電位等。
另外，圖10所示的佈線WL[i]相當於圖2的運算電路110中的佈線WLS[i]。佈線WL[i]與保持部HC及保持部HCr電連接。
另外，佈線OL[j]與電路MC的第二端子電連接。另外，佈線OLB[j]與電路MCr的第二端子電連接。
佈線IL[j]與保持部HC電連接，佈線ILB[j]與保持部HCr電連接。
關於在圖10的電路MP[i，j]中保持部HC及保持部HCr的每一個保持對應於第一資料的電位時的工作，參照圖9A的電路MP[i，j]中的保持對應於第一資料的電位的工作的說明。
在圖10的電路MP[i，j]中，在對電路MC的第一端子供應佈線VL所供應的恆電壓時，電路MC具有使對應於保持部HC所保持的電位的電流流過電路MC的第一端子與第二端子間的功能。另外，在對電路MC的第一端子供應佈線VL所供應的恆電壓時，電路MCr具有使對應於保持部HCr所保持 的電位的電流流過電路MCr的第一端子與第二端子間的功能。換言之，藉由使電路MP[i，j]的保持部HC、保持部HCr的每一個保持對應於第一資料wi (k-1) j (k)的電位，可以決定流過電路MC的第一端子與第二端子間的電流量及流過電路MCr的第一端子與第二端子間的電流量。注意，在對電路MC(電路MCr)的第一端子沒有供應佈線VL所供應的恆電壓時，例如可以視為電路MC(電路MCr)不使電流流過電路MC(電路MCr)的第一端子與第二端子間。
例如，在對保持部HC、保持部HCr的每一個保持對應於“1”的第一資料wi (k-1) j (k)的電位時，藉由對電路MC供應佈線VL所供應的恆電壓，電路MC使指定電流流過電路MC的第一端子與第二端子間。因此，電流在電路MC與佈線OL間流過。注意，此時電路MCr不使電流流過電路MCr的第一端子與第二端子間。因此，電流不在電路MCr與佈線OLB間流過。另外，例如，在對保持部HC、保持部HCr的每一個保持對應於“-1”的第一資料wi (k-1) j (k)的電位時，藉由對電路MC供應佈線VL所供應的恆電壓，電路MCr使指定電流流過電路MCr的第一端子與第二端子間。因此，在電路MCr與佈線OLB間電流流過。注意，此時電路MC不使電流流過電路MC的第一端子與第二端子間。因此，在電路MC與佈線OL間電流不流過。另外，例如，在保持部HC、保持部HCr的每一個保持對應於“0”的第一資料wi (k-1) j (k)的電位時，不管電路MC及電路MCr供應有佈線VL的恆電壓，電路MC就不使電流流過電路MC的第一端子與第二端子間且電路MCr不使電流流過電路MCr的第一端子與第二端子間。換言之，在電路MC與佈線OL間電流不流過，在電路MCr與佈線OLB間電流不流過。
關於圖10的電路MP[i，j]中的保持部HC、保持部HCr所保持的對應於第一資料wi (k-1) j (k)的電位的具體例子，參照圖9A的電路MP[i，j]的記載。另外，與圖9A的電路MP[i，j]同樣，在圖10的電路MP[i，j]中，保持部HC、保持部HCr也可以具有不是保持電位而是保持電流、電阻值等資料的功能，電路MC、電路MCr也可以具有使根據該資料的電流流過的功能。
另外，圖10所示的佈線XL[i]相當於圖2的運算電路110中的佈線XLS[i]。輸入到電路MP[i，j]的第二資料zi (k-1)例如根據佈線XL[i]、電流等決定。由此，對電晶體MZ的閘極例如藉由佈線XL[i]輸入對應於第二資 料zi (k-1)的電位。
例如，考慮第二資料zi (k-1)成為“0”、“1”的2值中的任一個的情況。例如，在第二資料zi (k-1)為“1”時，對佈線XL[i]供應高位準電位。此時，電晶體MZ處於開啟狀態，所以電路MP使佈線VL與電路MC的第一端子間處於導通狀態且使佈線VL與電路MCr的第一端子間處於導通狀態。換言之，在第二資料zi (k-1)為“1”時，對電路MC及電路MCr供應來自佈線VL的恆電壓。另外，例如，在第二資料zi (k-1)為“0”時，對佈線XL[i]供應低位準電位。此時，電路MP使電路MC與佈線OLB[j]間處於非導通狀態且使電路MCr與佈線OL[j]間處於非導通狀態。換言之，在第二資料zi (k-1)為“0”時，不對電路MC及電路MCr供應來自佈線VL的恆電壓。
在此，例如，在第一資料wi (k-1) j (k)為“1”且第二資料zi (k-1)為“1”時，電流在電路MC與佈線OL間流過且不在電路MCr與佈線OLB間流過。另外，例如，在第一資料wi (k-1) j (k)為“-1”且第二資料zi (k-1)為“1”時，電流不在電路MC與佈線OL間流過且在電路MCr與佈線OLB間流過。例如，在第一資料wi (k-1) j (k)為“0”且第二資料zi (k-1)為“1”時，電流不在電路MC與佈線OL間及在電路MCr與佈線OLB間流過。另外，例如，在第二資料zi (k-1)為“0”時，即使第一資料wi (k-1) j (k)為“-1”、“0”、“1”中的任一個，電流也不在電路MC與佈線OL間及電路MCr與佈線OLB間流過。
換言之，與圖9F的電路MP[i，j]同樣，圖10的電路MP[i，j]例如可以在第一資料wi (k-1) j (k)為“-1”、“0”、“1”的3值中的任一個且第二資料zi (k-1)為“0”、“1”的2值時進行運算。另外，與圖9F的電路MP[i，j]同樣，圖10的電路MP[i，j]在第一資料wi (k-1) j (k)為“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值時，也可以工作。另外，第一資料wi (k-1) j (k)也可以為類比值或多位元(多值)數位值。作為具體的一個例子，可以取得代替“-1”的“負類比值”以及代替“1”的“正類比值”。在此情況下，從電路MC或電路MCr流過的電流的高低也例如為對應於第一資料wi (k-1) j (k)的值的絕對值的類比值。
〈運算電路的工作例子〉
接著，說明圖7的運算電路140的工作例子。注意，在本工作例子的 說明中，作為一個例子，使用圖13所示的運算電路140。
圖13的運算電路140是著眼於位於圖7的運算電路140的第j列的電路而圖示的。換言之，圖13的運算電路140相當於進行如下運算的電路，亦即，圖1A所示的神經網路100中的對神經元Nj (k)輸入的來自神經元N1 (k-1)至神經元Nm (k-1)的信號z1 (k-1)至zm (k-1)與權係數w1 (k-1) j (k)至wm (k-1) j (k)的積和運算；以及利用該積和運算的結果的活化函數的運算。再者，作為圖13的運算電路110的陣列部ALP所包括的電路MP使用圖9B的電路MP。
首先，在運算電路140中，電路MP[1，j]至電路MP[m，j]設定第一資料w1 (k-1) j (k)至wm (k-1) j (k)。作為第一資料wi (k-1) j (k)的設定方法，可以舉出：由電路WLD對佈線WLS[1]至佈線WLS[m]依次輸入指定電位，依次選擇電路MP[1，j]至電路MP[m，j]，對包括在所選擇的電路MP的電路MC的保持部HC及電路MCr的保持部HCr從電路ILD藉由切換電路TW[j]、佈線OL[j]、OLB[j]供應對應於第一資料的電位、電流等。藉由供應電位、電流等之後由電路WLD使電路MP[1，j]至電路MP[m，j]的每一個處於非選擇狀態，可以在電路MP[1，j]至電路MP[m，j]的每一個所包括的電路MC的保持部HC及電路MCr的保持部HCr保持對應於第一資料w1 (k-1) j (k)至wm (k-1) j (k)的電位、電流等。作為一個例子，在第一資料w1 (k-1) j (k)至wm (k-1) j (k)的每一個為正值時，對保持部HC輸入對應於其正值的值，對保持部HCr輸入相當於零的值。另一方面，在第一資料w1 (k-1) j (k)至wm (k-1) j (k)的每一個為負值時，對保持部HC輸入相當於零的值，對保持部HCr輸入對應於負值的絕對值的值。
接著，由電路XLD對佈線X1L[1]至佈線X1L[m]、佈線X2L[1]至佈線X2L[m]的每一個供應第二資料z1 (k-1)至zm (k-1)。明確而言，對佈線X1L[i]及佈線X2L[i]供應第二資料z1 (k-1)。佈線X1L[i]、佈線X2L[i]相當於圖7所示的運算電路140的佈線XLS[i]。
根據對電路MP[1，j]至電路MP[m，j]的每一個輸入的第二資料z1 (k-1)至zm (k-1)決定包含在電路MP[1，j]至電路MP[m，j]的電路MC與電路MCr、佈線OL[j]與佈線OLB[j]的導通狀態。明確而言，電路MP[i，j]根據第二資料zi (k-1)成為如下狀態中的任何狀態：“電路MC與佈線OL[j]間導通且電路MCr與佈線OLB[j]間導通”的狀態；“電路MC與佈線OLB[j]間導通 且電路MCr與佈線OL[j]間導通”的狀態；以及“電路MC及電路MCr分別與佈線OL[j]、OLB[j]非導通”的狀態。例如，在第二資料z1 (k-1)為正值時，對佈線X1L[1]輸入電路MC與佈線OL[j]間可以處於導通狀態且電路MCr與佈線OLB[j]間可以處於導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OLB[j]間可以處於非導通狀態且電路MCr與佈線OL[j]間可以處於非導通狀態的值。並且，在第二資料z1 (k-1)為負值時，對佈線X1L[1]輸入電路MC與佈線OLB[j]間可以處於導通狀態且電路MCr與佈線OL[j]間可以處於導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OL[j]間可以處於非導通狀態且電路MCr與佈線OLB[j]間可以處於非導通狀態的值。並且，在第二資料z1 (k-1)為零時，對佈線X1L[1]輸入電路MC與佈線OLB[j]間可以處於非導通狀態且電路MCr與佈線OL[j]間可以處於非導通狀態的值。並且，對佈線X2L[1]輸入電路MC與佈線OL[j]間可以處於非導通狀態且電路MCr與佈線OLB[j]間可以處於非導通狀態的值。
藉由根據輸入到電路MP[i，j]的第二資料zi (k-1)決定包括在電路MP[i，j]的電路MC及電路MCr與佈線OL[j]及佈線OLB[j]間的導通狀態或非導通狀態，在電路MC及電路MCr與佈線OL[j]及佈線OLB[j]間進行電流的輸入及輸出。再者，該電流的量根據在電路MP[i，j]中設定的第一資料wi (k-1) j (k)及/或第二資料zi (k-1)決定。
例如，在電路MP[i，j]中，將從佈線OL[j]流過電路MC或電路MCr的電流記為I[i，j]，將從佈線OLB[j]流過電路MC或電路MCr的電流記為IB[i，j]。然後，在將從電路ACTF[j]流過佈線OL[j]的電流記為Iout[j]且將從佈線OLB[j]流過電路ACTF[j]的電流記為IBout[j]時，Iout[j]及IBout[j]可以以下面公式表示。
Figure 109103086-A0202-12-0060-137
當在電路MP[i，j]中例如第一資料wi (k-1) j (k)為“+1”時，電路MC排 出I(+1)，電路MCr排除I(-1)，在第一資料wi (k-1) j (k)為“-1”時，電路MC排出I(-1)，電路MCr排出I(+1)，在第一資料wi (k-1) j (k)為“0”時，電路MC排出I(-1)，電路MCr排出I(-1)。
再者，在第二資料zi (k-1)為“+1”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OL[j]間導通，電路MCr與佈線OLB[j]間導通，電路MC與佈線OLB[j]間非導通，電路MCr與佈線OL[j]間非導通”。在第二資料zi (k-1)為“-1”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OLB[j]間導通，電路MCr與佈線OL[j]間導通，電路MC與佈線OL[j]間非導通，電路MCr與佈線OLB[j]間非導通”。在第二資料zi (k-1)為“0”時，電路MP[i，j]成為如下狀態：“電路MC與佈線OL[j]間及電路MC與佈線OLB[j]間非導通，電路MCr與佈線OL[j]間及電路MCr與OLB[j]間非導通”。
此時，以下表示出在電路MP[i，j]中從佈線OL[j]流過電路MC或電路MCr的電流I[i，j]以及從佈線OLB[j]流過電路MC或電路MCr的電流IB[i，j]。注意，根據情況，也可以以I(-1)的電流量為0的方式構成電路MP[i，j]。另外，電流I[i，j]也可以為從電路MC或電路MCr流過佈線OL[j]的電流。同樣地，電流IB[i，j]也可以為從電路MC或電路MCr向佈線OLB[j]流過的電流。
Figure 109103086-A0202-12-0061-138
接著，在從佈線OL[j]及佈線OLB[j]的每一個流過的Iout[j]及IBout[j] 都輸入到電路ACTF[j]時，電路ACTF[j]例如進行Iout[j]及IBout[j]的比較等。電路ACTF[j]例如根據該比較的結果輸出神經元Nj (k)對第(k+1)層的神經元傳送的信號zj (k)。
由圖13的運算電路140例如可以進行對神經元Nj (k)輸入的來自神經元N1 (k-1)至神經元Nm (k-1)的信號z1 (k-1)至zm (k-1)與權係數w1 (k-1) j (k)至wm (k-1) j (k)的積和運算以及利用該積和運算的結果的活化函數的運算。並且，藉由設置n列的電路MP，圖13的運算電路的陣列部ALP可以具有與圖7的運算電路140相同的電路結構。換言之，由圖7的運算電路140可以同時進行神經元N1 (k)至神經元Nn (k)的每一個的積和運算和利用該積和運算的結果的活化函數的運算。
〈〈包括在運算電路的電路等的變形例子〉〉
上述運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160分別可以改變為進行公式(1.3)的運算而不是進行公式(1.2)的運算的電路。公式(1.3)相當於對公式(1.2)的積和的結果施加偏置的運算。因此，在運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160的每一個中，也可以設置對佈線OL及佈線OLB施加偏置的值的電路。
圖14所示的運算電路170具有對圖11的運算電路150的陣列部ALP加上電路BS[1]至電路BS[n]的電路結構。
電路BS[j]與佈線OL[j]、佈線OLB[j]、佈線WLBS、佈線WXBS電連接。
與圖2的運算電路110等的佈線WLS[1]至佈線WLS[m]、圖7的運算電路140等的佈線WL[1]至佈線WL[m]同樣地，佈線WLBS被用作用來供應使包括在電路BS[1]至電路BS[n]中的用於寫入的切換元件處於開啟狀態或關閉狀態的信號的佈線。因此，藉由佈線WLBS與電路WLD電連接，可以從電路WLD對佈線WLBS供應該信號。
與圖2的運算電路110等的佈線XLS[1]至佈線XLS[m]同樣地，佈線WXBS被用作將對應於從神經元Ni (k-1)輸出的第二資料zi (k-1)的資訊(例如，電位、 電流值等)供應給電路BS[1]至電路BS[n]的佈線。因此，藉由佈線WXBS與電路XLD電連接，可以從電路XLD對佈線WXBS供應該資訊。
與圖7的運算電路140等的佈線WX1L[1]至佈線WX1L[n]同樣地，佈線WXBS也可以兼用用來對電路BS[1]至電路BS[n]寫入資訊的選擇信號線。在圖14的運算電路170中示出佈線WXBS與電路WLD電連接的例子。在採用這種結構的情況下，電路WLD可以對佈線WLBS、佈線WXBS的每一個供應包括用來使在電路BS[1]至電路BS[n]中的用於寫入的切換元件處於開啟狀態或關閉狀態的信號。
在運算電路170的陣列部ALP的j列中，從電路MP[1，j]至電路MP[m，j]向佈線OL[j]或佈線OLB[j]流過的電流量分別可以以公式(1.5)、公式(1.6)表示。此外，由於佈線OL[j]、佈線OLB[j]分別與電路BS[j]電連接，所以在從電路BS[j]向佈線OL[j]流過的電流為IBIAS[j]且從電路BS[j]向佈線OLB[j]流過的電流為IBIASB[j]時，公式(1.5)、公式(1.6)分別可以改寫為如下公式。
Figure 109103086-A0202-12-0063-139
由此，在公式(1.2)的運算中，可以生成包括偏置的Iout[j]及IBout[j]。此外，藉由包括偏置的Iout[j]及IBout[j]輸入到電路ACTF[j]，可以生成被施加了偏置的來自神經元Nj (k)的輸出信號zj (k)。
在圖14的運算電路170中，在陣列部ALP中設置1行電路BS[1]至電路BS[n]，但是本發明的一個實施方式不侷限於此。例如，也可以在陣列部ALP中設置2行以上的電路BS[1]至電路BS[n]。
包括在上述陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP、切換電路TW等的每一個的電晶體的一部分或全部例如較佳為使用 OS電晶體。例如，在是較佳為降低關態電流的電晶體時，具有保持積累在電容器等的電荷的功能的電晶體較佳為OS電晶體。尤其是，在作為該電晶體使用OS電晶體時，OS電晶體尤其更佳為採用實施方式4所記載的電晶體的結構。作為包括在OS電晶體的通道形成區域中的金屬氧化物，例如，可以為選自銦、元素M(元素M為鋁、鎵、釔或錫)、鋅中的一種或多種的材料。特別是，由銦、鎵、鋅而成的金屬氧化物較佳為能帶間隙高、本質(也稱為I型)或實質上本質的半導體，並且該金屬氧化物的載子濃度較佳為1×1018cm-3以下，更佳為低於1×1017cm-3，進一步較佳為低於1×1016cm-3，進一步較佳為低於1×1013cm-3，進一步較佳為低於1×1012cm-3。此外，在通道形成區域中包括該金屬氧化物的OS電晶體的每通道寬度1μm的關態電流可以為10aA(1×10-17A)以下，較佳為1aA(1×10-18A)以下，更佳為10zA(1×10-20A)以下，進一步較佳為1zA(1×10-21A)以下，進一步較佳為100yA(1×10-22A)以下。另外，在該OS電晶體中，金屬氧化物的載子濃度低，所以即使OS電晶體的溫度產生變化，也保持低關態電流。例如，即使OS電晶體的溫度為150℃，每通道寬度1μm的關態電流也可以為100zA。
注意，本發明的一個實施方式不侷限於上述內容，包括在陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP、切換電路TW等中的電晶體也可以不是OS電晶體。作為OS電晶體以外，例如，也可以採用在通道形成區域中包含矽的電晶體(以後，被稱為Si電晶體)。此外，作為矽，例如，可以使用單晶矽、氫化非晶矽、微晶矽或多晶矽等。另外，作為OS電晶體、Si電晶體以外的電晶體，例如可以使用Ge等半導體作為活性層的電晶體、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半導體作為活性層的電晶體、碳奈米管作為活性層的電晶體、有機半導體作為活性層的電晶體等。
注意，關於OS電晶體的半導體層的金屬氧化物，可以使用包含銦的金屬氧化物(例如，In氧化物)或包含鋅的金屬氧化物(例如，Zn氧化物)製造n型半導體，但是從遷移度及可靠性的觀點來看，有時難以製造p型半導體。因此，運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160、運算電路170也可以具有作為包括在陣列部ALP、電路ILD、電路WLD、電路XLD、電路AFP、電路MP等中的n通道型電晶體使用OS電晶體並作為p通道型電晶體使用Si電晶體的結構。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，對在上述實施方式1中說明的電路MP的具體結構例子進行說明。
注意，在實施方式1中對電路MP的符號附上表示陣列部ALP內的位置的[1，1]、[i，j]、[m，n]等，但是在沒有特別的說明的情況下，本實施方式省略對電路MP的符號附上[1，1]、[i，j]、[m，n]等。
〈結構例子1〉
首先，說明能夠應用於圖9B的電路MP的電路結構的例子。圖15A所示的電路MP是圖9B的電路MP的結構的一個例子，圖15A的電路MP所包括的電路MC例如包括電晶體M1至電晶體M4及電容C1。另外，例如，由電晶體M2及電容C1構成保持部HC。
在圖9B的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
圖15A所示的電晶體M1至電晶體M4例如採用在通道上下包括閘極的多閘極結構的n通道型電晶體，電晶體M1至電晶體M4都包括第一閘極及第二閘極。尤其是，作為一個例子，電晶體M3及電晶體M4的每一個的尺寸較佳為相同。注意，在本說明書等中，為了方便起見，例如將第一閘極記為閘極(有時記為前閘極。)，將第二閘極記為背閘極來進行區分，但是第一閘極和第二閘極可以相互調換。因此，在本說明書等中，“閘極”可以記為“背閘極”。同樣地，“背閘極”可以記為“閘極”。明確而言，“閘極與第一佈線電連接且背閘極與第二佈線電連接”的連接結構可以調換為“背閘極與第一佈線電連接且閘極與第二佈線電連接”的連接結構。例如，如圖15B所示，電晶體M1的背閘極也可以與電容C1的第一端子及電晶體M2的第一端子電連接。
另外，本發明的一個實施方式的半導體裝置不取決於電晶體的背閘極的連接結構。在圖15A所示的電晶體M1至電晶體M4中示出背閘極而不示出該背閘極的連接關係，但是可以在進行設計時決定該背閘極的電連接點。例如，在包括背閘極的電晶體中，為了提高該電晶體的通態電流，可以使閘極與背閘極電連接。換言之，例如，也可以使電晶體M2的閘極與背閘極電連接。另外，例如，在包括背閘極的電晶體中，為了使該電晶體的臨界電壓改變或降低該電晶體的關態電流，設置與外部電路等電連接的佈線而藉由該外部電路等對電晶體的背閘極供應電位。除了圖15A以外，說明書中的其他部分所記載的電晶體或其他圖式表示的電晶體也是同樣的。
另外，本發明的一個實施方式的半導體裝置不取決於該半導體裝置所包括的電晶體的結構。例如，如圖15C所示，圖15A所示的電晶體M1至電晶體M4也可以為不包括背閘極的結構，亦即，單閘極結構的電晶體。另外，也可以為一部分電晶體包括背閘極且其他一部分電晶體不包括背閘極。除了圖15A所示的電路圖以外，說明書中的其他部分所記載的電晶體或其他圖式表示的電晶體也是同樣的。
另外，在本說明書等中，作為電晶體可以使用各種結構的電晶體。因此，對使用的電晶體的種類沒有限制。作為電晶體的一個例子，可以使用具有單晶矽的電晶體或者具有以非晶矽、多晶矽或微晶(也稱為奈米晶、半非晶(semi-amorphous))矽等為代表的非單晶半導體膜的電晶體等。或者，可以使用使這些半導體薄膜化的薄膜電晶體(TFT)等。TFT的使用有各種優點。例如，由於與製造單晶矽的情況相比可以以低溫度製造，所以可以實現製造成本的降低或製造裝置的大型化。由於可以增大製造裝置，所以可以在大型基板上製造。因此，由於可以同時製造多個顯示裝置，所以可以以低成本製造。或者，由於製造溫度低，所以可以使用耐熱性低的基板。因此，可以在具有透光性的基板上製造電晶體。或者，可以藉由使用形成在具有透光性的基板上的電晶體來控制顯示元件的透光。或者，因為電晶體的膜厚較薄，所以形成電晶體的膜的一部分能夠透光。因此，可以提高開口率。
作為電晶體的一個例子，可以使用包括化合物半導體(例如，SiGe、 GaAs等)或氧化物半導體(例如，Zn-O、In-Ga-Zn-O、In-Zn-O、In-Sn-O(ITO)、Sn-O、Ti-O、Al-Zn-Sn-O(AZTO)、In-Sn-Zn-O等)等的電晶體。或者，可以使用使上述化合物半導體或上述氧化物半導體薄膜化的薄膜電晶體等。由此，可以降低製造溫度，所以例如可以在室溫下製造電晶體。其結果是，可以在塑膠基板或薄膜基板等耐熱性低的基板上直接形成電晶體。此外，不僅可以將這些化合物半導體或氧化物半導體用於電晶體的通道部分，而且還可以用作其它用途。例如，可以將這些化合物半導體或氧化物半導體用作佈線、電阻元件、像素電極或具有透光性的電極等。因為可以與電晶體同時沉積或形成上述半導體，所以可以降低成本。
作為電晶體的一個例子，可以使用藉由噴墨法或印刷法形成的電晶體等。因此，可以以室溫製造、以低真空度製造或在大型基板上製造。因此，即使不使用遮罩(遮罩版(reticle))也可以進行製造，所以可以容易地改變電晶體的佈局。或者，因為可以以不使用光阻劑的方式進行製造，所以可以減少材料費，並減少製程數。或者，因為可以只在需要的部分上形成膜，所以與在整個面上形成膜之後進行蝕刻的製造方法相比成本較低且不浪費材料。
作為電晶體的一個例子，可以使用具有有機半導體或碳奈米管的電晶體等。由此，可以在能夠彎曲的基板上形成電晶體。使用具有有機半導體或碳奈米管的電晶體的裝置能抗衝擊。
作為電晶體還可以使用其他各種結構的電晶體。例如，作為電晶體，可以使用MOS型電晶體、接合型電晶體、雙極電晶體等。藉由作為電晶體使用MOS型電晶體，可以減小電晶體尺寸。因此，可以安裝多個電晶體。藉由作為電晶體使用雙極電晶體，可以使較大的電流流過。因此，可以使電路高速地工作。注意，也可以將MOS型電晶體、雙極電晶體等形成在一個基板上。由此，可以實現低功耗、小型化、高速工作等。
另外，作為電晶體的一個例子，例如也可以採用在活性層上下配置有閘極電極的結構的電晶體。藉由採用在活性層上下配置有閘極電極的結構，多個電晶體並聯連接。因此，通道區域增加，所以可以增大電流值。或者，藉由採用在活性層上下配置有閘極電極的結構，容易產生空乏層， 因此可以改善S值。
另外，作為電晶體的一個例子，也可以採用將閘極電極配置在活性層上的結構、將閘極電極配置在活性層下的結構、交錯結構、反交錯結構、將活性層分割成多個區域的結構、並聯連接活性層的結構或者串聯連接活性層的結構等。或者，作為電晶體，可以使用平面型、FIN(鰭)型、TRI-GATE(三閘極)型、頂閘極型、底閘極型、雙閘極型(在通道上下配置有閘極)等各種結構的電晶體。
另外，作為電晶體的一個例子，還可以採用活性層(或其一部分)與源極電極或汲極電極重疊的結構。藉由採用活性層(或其一部分)與源極電極或汲極電極重疊的結構，可以防止因電荷積累於活性層的一部分而導致的工作不穩定。
另外，作為電晶體的一個例子，可以採用設置有LDD區域的結構。藉由設置LDD區域，可以降低關態電流或者提高電晶體的耐壓性(提高可靠性)。或者，藉由設置LDD區域，當電晶體在飽和區域中工作時，即便汲極和源極之間的電壓發生變化，汲極電流的變化也不太大，從而可以得到傾斜角平坦的電壓-電流特性。
例如，在本說明書等中，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，可以舉出半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、藍寶石玻璃基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為玻璃基板的一個例子，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為例子，可以舉出聚醯胺、聚醯亞胺、芳香族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體， 能夠製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高積體化。
另外，作為基板也可以使用撓性基板，在該撓性基板上直接形成電晶體。或者，也可以在基板與電晶體之間設置剝離層。剝離層可以在如下情況下使用，亦即，在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的疊層結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。
另外，也可以使用一個基板形成電晶體，然後將該電晶體轉置到另一個基板上。作為轉置電晶體的基板，除了上述可以設置電晶體的基板之外，還可以使用紙基板、玻璃紙基板、芳香族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(酯酯纖維、銅氨纖維、入造纖維、再生聚酯)等)、皮革基板、橡膠基板等。藉由使用上述基板，可以實現特性良好的電晶體、功耗低的電晶體、不易損壞的裝置、耐熱性的提高、輕量化或薄型化。
另外，可以在相同的基板(例如，玻璃基板、塑膠基板、單晶基板或SOI基板等)上形成為了實現指定的功能所需要的所有電路。如此，可以藉由減少部件數量降低成本，或者可以藉由減少與電路部件之間的連接數量提高可靠性。
注意，也可以將為了實現指定的功能所需要的所有電路不形成在相同的基板上。換言之，也可以將為了實現指定的功能所需要的電路的一部分形成在某個基板上，並且將為了實現指定的功能所需要的電路的另一部分形成在另一基板上。例如，也可以將為了實現指定的功能所需要的電路的一部分形成在玻璃基板上，並且將為了實現指定的功能所需要的電路的另一部分形成在單晶基板(或SOI基板)上。並且，也可以藉由COG(Chip On Glass：晶粒玻璃接合)將形成為了實現指定的功能所需要的電路的另一部 分的單晶基板(也稱為IC晶片)連接到玻璃基板，從而在玻璃基板上配置該IC晶片。或者，也可以使用TAB(Tape Automated Bonding：捲帶自動接合)、COF(Chip On Film：薄膜上晶片)、SMT(Surface Mount Technology：表面貼裝技術)或印刷電路板等使該IC晶片和玻璃基板連接。如此，藉由使電路的一部分與像素部形成在同一基板上，可以藉由減少部件數量降低成本，或者可以藉由減少與電路部件之間的連接數量提高可靠性。尤其是，在很多情況下，驅動電壓高的部分的電路或者驅動頻率高的部分的電路等的功耗高。於是，將該電路與像素部形成在不同的基板(例如，單晶基板)上，以構成IC晶片。藉由使用該IC晶片，可以防止功耗的增高。
在圖15A的電路MP中，電晶體M1的第一端子與佈線VE電連接。電晶體M1的第二端子與電晶體M3的第一端子、電晶體M4的第一端子電連接。電晶體M1的閘極與電容C1的第一端子、電晶體M2的第一端子電連接。電容C1的第二端子與佈線VE電連接。電晶體M2的第二端子與佈線OL電連接。電晶體M2的閘極與佈線WL電連接。電晶體M3的第二端子與佈線OL電連接，電晶體M3的閘極與佈線WX1L電連接。電晶體M4的第二端子與佈線OLB電連接，電晶體M4的閘極與佈線X2L電連接。
對電路MCr中的與電路MC不同的連接結構進行說明。電晶體M3r的第二端子與佈線OLB電連接而不與佈線OL電連接，電晶體M4r的第二端子與佈線OL電連接而不與佈線OLB電連接。電晶體M1r的第一端子及電容C1r的第一端子與佈線VEr電連接。
注意，如圖16A所示，電晶體M1的第一端子也可以不與佈線VE電連接而與其他佈線VLm電連接。另外，同樣地，電晶體M1r的第一端子也可以不與佈線VEr電連接而與其他佈線VEmr電連接。注意，除了圖15A以外，還在其他圖式的電路圖中，電晶體M1的第一端子不與佈線VE電連接而與其他佈線VEm電連接及/或電晶體M1r的第一端子不與佈線VEr電連接而與其他佈線VEmr電連接。
注意，在圖15A所示的保持部HC中，將電晶體M1的閘極、電容C1的第一端子與電晶體M2的第一端子電連接點記為節點n1。
如實施方式1說明，保持部HC例如具有保持對應於第一資料的電位的功能。藉由在使電晶體M2及電晶體M3處於開啟狀態時從佈線OL輸入該電位而對電容C1寫入然後使電晶體M2處於關閉狀態，包括在圖15A的電路MC中的保持部HC保持該電位。由此，可以將節點n1的電位作為對應於第一資料的電位保持。此時，從佈線OL輸入電流，可以在電容C1保持對應於該電流的大小的電位。因此，可以減少電晶體M1的電流特性的偏差的影響。
另外，為了長期間保持節點n1的電位，電晶體M1較佳為使用關態電流低的電晶體。作為關態電流低的電晶體，例如可以使用OS電晶體。另外，也可以作為電晶體M1使用包括背閘極的電晶體，對背閘極施加低位準電位而使臨界電壓向正一側漂移，來降低關態電流。
為了在後面說明的工作例子中簡單地說明輸入到電路MP或從電路MP輸出的電流，將圖15A所示的佈線OL的兩端分別記為節點ina、節點outa，將佈線OLB的兩端分別記為節點inb、節點outb。
佈線VE例如被用作供應恆電壓的佈線。作為該恆電壓，在電晶體M3、電晶體M3r、電晶體M4或電晶體M4r為n通道型電晶體時及/或在圖8A至圖8C中佈線VSO所供應的電位為高位準電位時，例如，可以為低位準電位的VSS、接地電位或這些以外的低位準電位等。此外，佈線VEm、佈線VEr、佈線VLmr的每一個與佈線VE同樣地被用作供應恆電壓的電壓線，作為該恆電壓可以為低位準電位的VSS、VSS以外的低位準電位、接地電位等。另外，作為該恆電壓也可以為高位準電位的VDD。此時，在作為運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160的電路ACTF[1]至電路ACTF[n]使用圖5A至圖5E、圖6A至圖6D、圖6F中的任一個時，與電路ACTF[1]至電路ACTF[n]電連接的佈線VAL所供應的恆電壓較佳為比佈線VE、佈線VEr所供應的電位VDD高的電位。
佈線VE、佈線VEm、佈線VEr及佈線VEmr的每一個所供應的恆電壓也可以為彼此不同，也可以為一部分或全部同一。此外，在各佈線所供應的電壓同一時，選擇這些佈線並將其用作同一佈線即可。例如，在佈線VE、佈線VEm、佈線VEr及佈線VEmr的每一個所供應的恆電壓幾乎相等時，如 圖16B的電路MP，佈線VEm、佈線VEr及佈線VEmr可以為與佈線VE同一的佈線。或者，例如，在佈線VL及佈線VLr的每一個所供應的恆電壓幾乎相等時，可以將佈線VL與佈線VLr組合為一個佈線。或者，例如，在佈線VLs、佈線VLsr的每一個所供應的恆電壓幾乎相等時，可以將佈線VLs與佈線VLsr組合為一個佈線。同樣地，在圖16A中，例如，也可以將佈線VL與佈線VLr組合為一個佈線且將佈線VLm與佈線VLmr組合為一個佈線。或者，例如，也可以將佈線VL與佈線VLmr組合為一個佈線且將佈線VLm與佈線VLr組合為一個佈線。
另外，圖15A的電路MP的結構可以根據情況改變。例如，如圖17A所示，也可以將圖15A的電路MP的電晶體M1、電晶體M1r、電晶體M3、電晶體M3r、電晶體M4、電晶體M4r分別替換為p通道型電晶體的電晶體M1p、電晶體M1pr、電晶體M3p、電晶體M3pr、電晶體M4p、電晶體M4pr。作為電晶體M3p、電晶體M3pr、電晶體M4p、電晶體M4pr例如可以使用SOI(Silicon On Insulator：絕緣層上覆矽)結構的p通道型電晶體。此外，此時，佈線VE及佈線VEr所供應的恆電壓較佳為高位準電位的VDD。此外，除了上述情況以外，在作為運算電路110、運算電路120、運算電路130、運算電路140、運算電路150及運算電路160的電路ACTF[1]至電路ACTF[n]使用圖5A至圖5E、圖6A至圖6D、圖6F中的任一個電路時，與電路ACTF[1]至電路ACTF[n]電連接的佈線VAL所供應的恆電壓較佳為接地電位或VSS。如此，在改變佈線的電位時，電流流過的方向也改變。
另外，同樣地，電晶體M2也可以替換為p通道型的電晶體。
另外，例如，如圖17B所示，將圖15A的電路MP的電晶體M4、M4r分別替換為p通道型電晶體的電晶體M4p、M4pr。此外，藉由將與電晶體M3、電晶體M3r、電晶體M4p、電晶體M4pr的每一個的閘極連接的佈線作為佈線WXL組合為一個佈線，電路MP可以保持0以外的第一資料(例如，權係數等)。
另外，例如，如圖17C所示，也可以將圖15A的電路MP的電晶體M3、電晶體M3r、電晶體M4、電晶體M4r分別替換為類比開關AS3、類比開關AS4、類比開關AS3r、類比開關AS4r。另外，圖17C還示出用來使類比開 關AS3、類比開關AS4、類比開關AS3r及類比開關AS4r工作的佈線WX1LB及佈線X2LB。佈線WX1LB與類比開關AS3及類比開關AS3r電連接，佈線X2LB與類比開關AS4及類比開關AS4r電連接。對佈線WX1LB輸入輸入到佈線WX1L的信號的反轉信號，對佈線X2LB輸入輸入到佈線X2L的信號的反轉信號。另外，也可以將佈線WX1L與佈線X2L組合為一個佈線且將佈線WX1LB與及佈線X2LB組合為一個佈線(未圖示)。另外，例如，類比開關AS3、類比開關AS4、類比開關AS3r及類比開關AS4r也可以採用使用n通道型電晶體及p通道型電晶體的CMOS結構。
圖15A至圖15C、圖16A至圖16C所示的電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的尺寸例如通道長度及通道寬度較佳為彼此相同。藉由採用上述電路結構，有可能有效地進行佈局。此外，有可能可以使在電晶體M3、電晶體M3r、電晶體M4及電晶體M4r中流過的電流一致。此外，同樣地，圖15A至圖15C、圖16A至圖16C所示的電晶體M1及電晶體M1r的尺寸較佳為彼此相同。此外，同樣地，圖15A至圖15C、圖16A至圖16C所示的電晶體M2、電晶體M2r的尺寸較佳為彼此相同。另外，同樣地，圖16C所示的電晶體M1p及電晶體M1pr的尺寸較佳為彼此相同。此外，同樣地，圖16C所示的電晶體M3p、電晶體M3pr、電晶體M4p及電晶體M4pr的尺寸較佳為彼此相同。
〈〈工作例子〉〉
接著，對圖15A所示的電路MP的工作例子進行說明。圖18A至圖20C是示出電路MP的工作例子的時序圖，其分別示出佈線WL、佈線WX1L、佈線X2L、節點n1、節點n1r的電位的變動。注意，圖18A至圖20C所記載的high示出高位準電位，low示出低位準電位。此外，在本工作例子中，從佈線OL向節點outa(或者從節點outa向佈線OL)輸出的電流量記為IOL。此外，從佈線OLB向節點outb(或者從節點outb向佈線OLB)輸出的電流量記為IOLB。圖18A至圖20C所示的時序圖還示出IOL、IOLB的變化量。
注意，在本工作例子中，將佈線VE、佈線VEm、佈線VEr及佈線VEmr所供應的恆電壓設定為VSS(低位準電位)。此時，在圖8A至圖8C中，對佈線VSO供應高位準電位，電流從佈線VSO藉由切換電路TW、佈線OL向佈線VE或佈線VEr流過。同樣地，電流從佈線VSO藉由切換電路TW、佈線 OLB向佈線VE或佈線VEr流過。
在本工作例子中，在圖8A至圖8C中，將佈線VCN所供應的電位設定為VSS。藉由使佈線VCN與電晶體M1的第二端子之間處於導通狀態，對電晶體M1的第二端子供應VSS。後面詳細說明，此時由於電晶體M1的閘極的電位也成為VSS，因此電晶體M1處於關閉狀態。同樣地，藉由使佈線VCN與電晶體M1r的第二端子之間處於導通狀態，電晶體M1r的第二端子及閘極的電位成為VSS，電晶體M1r處於關閉狀態。
在圖15A所示的電路MP中，在電晶體M2及電晶體M3處於開啟狀態時，電晶體M1具有二極體連接的結構。因此，在電流從佈線OL向電路MC流過時，電晶體M1的第二端子與電晶體M1的閘極的每一個的電位幾乎相等。該電位根據從佈線OL向電路MC流過的電流量及電晶體M1的第一端子的電位(這裡VSS)等決定。這裡，在電容C1中保持電晶體M1的閘極的電位，然後使電晶體M2處於關閉狀態，由此電晶體M1被用作根據電晶體M1的閘極的電位流過電流的電流源。因此，可以減少電晶體M1的電流特性的偏差的影響。
例如，當在電晶體M2及電晶體M3處於開啟狀態下從佈線OL藉由電路MC向佈線VE流過I1的電流量時，電晶體M1的閘極(節點n1)的電位成為V1。這裡，藉由使電晶體M2處於關閉狀態，V1被保持部HC保持。由此，電晶體M1可以將電晶體M1的第一端子的電位VSS及對應於電晶體M1的閘極的電位V1的電流的I1向電晶體M1的源極與汲極間流過。在本說明書等中，將這種工作稱為“在電晶體M1中將電晶體M1的源極與汲極間流過的電流量設定為I1”、“在電晶體M1中將電晶體M1的源極與汲極間流過的電流量被程式設計為I1”等。
在本工作例子中，從佈線OL向電路MC流過的電流量為0、I1、I2的三種。因此，電晶體M1的電流量被設定為0、I1、I2的三種。例如，在保持在保持部HC中的電晶體M1的閘極的電位為VSS時，由於電晶體M1的第一端子、第二端子的每一個的電位也為VSS，因此若電晶體M1的臨界電壓高於0，則電晶體M1處於關閉狀態。因此，由於電流不在電晶體M1的源極與汲極間流過，因此可以說在電晶體M1的源極與汲極間流過的電流量被設定為 0。此外，例如，在保持在保持部HC中的電晶體M1的閘極的電位為V1時，若電晶體M1的臨界電壓低於V1-VSS，則電晶體M1成為開啟狀態。此時，在電晶體M1中流過的電流量為I1。因此，在電晶體M1的閘極的電位為V1時，可以說流在電晶體M1的源極與汲極間的電流量被設定為I1。另外，例如，在保持在保持部HC中的電晶體M1的閘極的電位為V2時，若電晶體M1的臨界電壓低於V2-VSS，則電晶體M1成為開啟狀態。此時，在電晶體M1中流過的電流量為I2。因此，在電晶體M1的閘極的電位為V2時，可以說流在電晶體M1的源極與汲極間的電流量被設定為I2。
注意，I1的電流量大於0且小於I2。此外，電位V1高於VSS且低於V2。另外，電晶體M1的臨界電壓高於0且低於V1-VSS。另外，I1例如可以替換為圖8A至圖8C的說明中的定電流源電路ISC1所生成的Iut，I2例如可以替換為圖8A至圖8C的說明中的定電流源電路ISC2所生成的2Iut。
在說明工作例子之前，電路MP所保持的第一資料(例如，這裡是權係數)定義為如下。當在保持部HC的節點n1保持VSS且在保持部HCr的節點n1r保持VSS時，電路MP作為第一資料(權係數)保持“0”。當在保持部HC的節點n1保持V1且在保持部HCr的節點n1r保持VSS時，電路MP作為第一資料(權係數)保持“+1”。當在保持部HC的節點n1保持V2且在保持部HCr的節點n1r保持VSS時，電路MP作為第一資料(權係數)保持“+2”。當在保持部HC的節點n1保持VSS且在保持部HCr的節點n1r保持V1時，電路MP作為第一資料(權係數)保持“-1”。當在保持部HC的節點n1保持VSS且在保持部HCr的節點n1r保持V2時，電路MP作為第一資料(權係數)保持“-2”。
輸入到電路MP的第二資料(例如，這裡是神經元的信號的值(運算值))例如定義為如下。在對佈線WX1L施加高位準電位且對佈線X2L施加低位準電位時，對電路MP作為第二資料(神經元的信號的值)輸入“+1”。在對佈線WX1L施加低位準電位且對佈線X2L施加高位準電位時，對電路MP作為第二資料(神經元的信號的值)輸入“-1”。在對佈線WX1L施加低位準電位且對佈線X2L施加低位準電位時，對電路MP作為第二資料(神經元的信號的值)輸入“0”。注意，例如，高位準電位為VDD、比VDD高10%以上或20%以上的電位。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M1及電晶體M1r在開啟狀態時有時最後在飽和區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在飽和區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M1及電晶體M1r也可以在線性區域中工作。另外，在第一資料(權係數)為類比值時，電晶體M1及電晶體M1r例如也可以根據第一資料(權係數)的大小有時在線性區域中工作，有時在飽和區域中工作。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4及電晶體M4r在開啟狀態時有時最後在線性區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在線性區域中工作。注意，本發明的一個實施方式不侷限於此。例如，電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4及電晶體M4r在開啟狀態時也可以在飽和區域中工作，也可以有時在線性區域中工作有時在飽和區域中工作。
以下按第一資料(例如，以下是權係數)及第二資料(例如，以下是神經元的信號的值(運算值)等)的每一個所取得的值的組合說明電路MP的工作例子。
[條件1]
首先，作為一個例子，考慮第一資料(權係數)為“0”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“+1”的情況。圖18A是此時的電路MP的時序圖。
在時刻T1至時刻T2的期間在保持部HC及保持部HCr中保持初始電位。在圖18A中，例如，在節點n1、節點n1r作為初始電位保持比電位VSS高的電位。
對佈線WL、佈線WX1L、佈線X2L施加低位準電位。由此，由於對電晶 體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位，所以電晶體M2、電晶體M2r、電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個處於關閉狀態。
在時刻T2至時刻T3的期間，對佈線WL及佈線WX1L施加高位準電位。由此，由於對電晶體M2、電晶體M2r、電晶體M3、電晶體M3r的每一個的閘極輸入高位準電位，所以電晶體M2、電晶體M2r、電晶體M3及電晶體M3r都處於開啟狀態。
此外，雖然在圖18A中未圖示，但是對佈線OL及佈線OLB的每一個作為初始化電位施加Vini。由於電晶體M2、電晶體M2r、電晶體M3及電晶體M3r的每一個處於開啟狀態，所以保持部HC的節點n1及保持部HCr的節點n1r的每一個的電位成為Vini。也就是說，在時刻T2至時刻T3的期間，進行保持部HC的節點n1及保持部HCr的節點n1r的每一個的電位的初始化。
注意，作為初始化電位的Vini例如較佳為接地電位。此外，作為初始化電位的Vini，也可以為VSS、比接地電位高的電位或比接地電位低的電位。此外，對佈線OL及佈線OLB的每一個施加的初始化電位Vini也可以為彼此不同的電位。注意，也可以不對佈線OL及佈線OLB的每一個輸入初始化電位Vini。注意，不一定必需設置時刻T2至時刻T3的期間。或者，不一定必需在時刻T2至時刻T3的期間進行初始化。
在時刻T3至時刻T4的期間，從佈線OL對電路MC輸入電位VSS，從佈線OLB對電路MCr輸入電位VSS。該工作在圖8A至圖8C中使開關SWL及開關SWLB處於開啟狀態且使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWH及開關SWHB處於關閉狀態進行。由此，保持部HC的節點n1的電位為VSS，保持部HCr的節點n1r的電位為VSS。由此，由於在電路MC中以電晶體M1作為電流量流過0的方式設定，所以電流不從佈線OL藉由電路MC向佈線VE流過。此外，由於在電路MCr中以電晶體M1r作為電流量流過0的方式設定，所以電流不從佈線OLB藉由電路MCr向佈線VEr流過。換言之，在時刻T3至時刻T4的期間，由於電晶體M1、電晶體M1r處於關閉狀態，所以在佈線OL與佈線VE之間成為非導通狀態，在佈線OLB與佈線VEr之間成為非導通狀態。
在時刻T4至時刻T5的期間，對佈線WL及佈線WX1L施加低位準電位。由此，由於對電晶體M2、電晶體M2r、電晶體M3、電晶體M3r的每一個的閘極輸入低位準電位，所以電晶體M2、電晶體M2r、電晶體M3、電晶體M3r都處於關閉狀態。藉由電晶體M2、電晶體M2r成為關閉狀態，保持保持部HC的節點n1的電位VSS，且保持保持部HCr的節點n1r的電位VSS。此外，藉由電晶體M3成為關閉狀態，電流不從佈線OL藉由電路MC向佈線VE流過。另外，同樣地，藉由電晶體M3r成為關閉狀態，電流不從佈線OLB藉由電路MCr向佈線VEr流過。注意，在時刻T4至時刻T5的期間，也可以使圖8A所示的開關SWH及開關SWHB開啟，且使佈線OL及佈線OLB的電位初始化。藉由使佈線OL及佈線OLB的電位初始化，在時刻T5以後，可以藉由從電路MP輸出的電流使佈線OL及佈線OLB的電位改變。
藉由時刻T1至時刻T5的工作，作為電路MP的第一資料(權係數)設定“0”。在電路MP中設定第一資料(權係數)之後，在圖8A至圖8C中，也可以使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL及開關SWLB處於關閉狀態。注意，在電路MP中設定權係數之後，也可以使開關SWH及開關SWHB處於開啟狀態，且使佈線OL及佈線OLB的電位初始化。在使佈線OL及佈線OLB的電位初始化之後，也可以使開關SWH及開關SWHB處於關閉狀態。
在時刻T5以後，作為對電路MP的神經元的信號(運算值)“+1”的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入高位準電位，對電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電晶體M3及電晶體M3r都成為開啟狀態，電晶體M4及電晶體M4r都成為關閉狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為非導通狀態。
此時，在圖8A至圖8C中，使開關SWO、SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。注意， 由於電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，所以在電路MC中電流不在佈線OL及佈線OLB與佈線VE之間流過。同樣地，由於電晶體M1r處於關閉狀態(以作為電流量流過0的方式設定)，所以在電路MCr中電流不在佈線OL及佈線OLB與佈線VEr之間流過。如上所述，從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB在時刻T5前後不變化。因此，電流IOL不在電路AFP與佈線OL之間流過，且電流IOLB不在電路AFP與佈線OLB之間流過。
在本條件中，由於第一資料(權係數)為“0”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“+1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果對應於在電路MP的工作中在時刻T5以後電流IOL及電流IOLB都不變化的情況。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
注意，也可以藉由一旦輸入第一資料(例如，權係數等)就不更新該資料的值而只改變第二資料(神經元的信號的值或運算值等)，來進行多個積和運算處理。在此情況下，不需要第一資料(權係數)的更新，所以可以降低功耗。另外，為了減少第一資料(權係數)的更新頻率，需要長期間保持第一資料(權係數)。此時，例如在使用OS電晶體時，由於關態電流低，所以可以長期間保持第一資料(權係數)。
[條件2]
接著，作為一個例子，考慮第一資料(權係數)為“+1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“+1”的情況。圖18B是此時的電路MP的時序圖。
因為條件2的時刻T1至時刻T3的期間的工作與條件1的時刻T1至時刻T3的期間的工作相同，所以參照條件1的時刻T1至時刻T3的期間的工作的說明。
在時刻T3至時刻T4的期間，從佈線OL對電路MC作為電流量輸入I1， 從佈線OLB對電路MCr輸入電位VSS。該工作在圖8A至圖8C中使開關SWI及開關SWLB處於開啟狀態且使開關SWIB、開關SWO、開關SWOB、開關SWLB、開關SWH及開關SWHB處於關閉狀態進行。由此，保持部HC的節點n1的電位為V1，保持部HCr的節點n1r的電位為VSS。由此，由於在電路MC中以電晶體M1作為電流量流過I1的方式設定，所以I1從佈線OL藉由電路MC向佈線VE作為電流量流過。此外，由於在電路MCr中以電晶體M1r作為電流量流過0的方式設定，所以電流不從佈線OLB藉由電路MCr向佈線VEr流過。
在時刻T4至時刻T5的期間，對佈線WL及佈線WX1L施加低位準電位。由此，由於對電晶體M2、電晶體M2r、電晶體M3、電晶體M3r的每一個的閘極輸入低位準電位，所以電晶體M2、電晶體M2r、電晶體M3、電晶體M3r都處於關閉狀態。藉由電晶體M2、電晶體M2r成為關閉狀態，保持保持部HC的節點n1的電位V1，且保持保持部HCr的節點n1r的電位VSS。此外，藉由電晶體M3成為關閉狀態，電流不從佈線OL藉由電路MC向佈線VE流過。另外，同樣地，藉由電晶體M3r成為關閉狀態，電流不從佈線OLB藉由電路MCr向佈線VEr流過。注意，在時刻T4至時刻T5的期間，也可以使圖8A所示的開關SWH及開關SWHB開啟，且使佈線OL及佈線OLB的電位初始化。藉由使佈線OL及佈線OLB的電位初始化，在時刻T5以後，可以藉由從電路MP輸出的電流使佈線OL及佈線OLB的電位改變。
藉由時刻T1至時刻T5的工作，作為電路MP的第一資料(權係數)設定“+1”。在電路MP中設定第一資料(權係數)之後，在圖8A至圖8C中，也可以使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL及開關SWLB處於關閉狀態。注意，在電路MP中設定第一資料(權係數)之後，也可以使開關SWH及開關SWHB處於開啟狀態，且使佈線OL及佈線OLB的電位初始化。在使佈線OL及佈線OLB的電位初始化之後，也可以使開關SWH及開關SWHB處於關閉狀態。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“+1”的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入高位準電位，對電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電 晶體M3及電晶體M3r都成為開啟狀態，電晶體M4及電晶體M4r都成為關閉狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為非導通狀態。
此時，在圖8A至圖8C中，使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。由於在電路MC中電晶體M3處於開啟狀態且電晶體M1r處於開啟狀態(以作為電流量流過I1的方式設定)，在佈線OL至佈線VE之間電流流過。此外，由於在電路MC中電晶體M4處於關閉狀態，所以在佈線OLB至佈線VE之間電流不流過。另一方面，由於在電路MCr中電晶體M3r處於開啟狀態而電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，所以在佈線OLB至佈線VEr之間電流不流過。此外，由於在電路MCr中電晶體M4r處於關閉狀態，所以在佈線OL至佈線VEr之間電流不流過。如上所述，從佈線OL的節點outa輸出的電流IOL在經過時刻T5之後增加I1，從佈線OLB的節點outb輸出的電流IOLB在時刻T5前後不變化。因此，在電路AFP與佈線OL之間電流量I1的電流IOL流過，且在電路AFP與佈線OLB之間電流IOLB不流過。
在本條件中，由於第一資料(權係數)為“+1”且輸入到電路MP的第二資料(神經元的信號的值)為“+1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“+1”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“+1”的結果對應於在電路MP的工作中在時刻T5以後電流IOL增加I1且電流IOLB不變化的情況。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“+1”的結果在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
注意，在本條件的時刻T3至時刻T4的期間，例如，藉由將從佈線OL向電路MC流過的電流設定為I2而不是I1，可以在保持部HC保持V2。由此，作為電路MP的第一資料(權係數)設定“+2”。當將第一資料(權係數)設定為“+2”，且將輸入到電路MP的神經元的信號設定為“+1”時，藉由公式(1.1)第一資料(權係數)與第二資料(神經元的信號的值)之積為 “+2”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“+2”的結果對應於在電路MP的工作中在時刻T5以後電流IOL增加I2而電流IOLB不變化的情況。如此，在電路MCr中在保持部HCr保持VSS，且在電路MC中設定電流量I1以外的電流量，作為電路MP的第一資料(權係數)設定“+1”以外的正值。
[條件3]
接著，作為一個例子，考慮第一資料(權係數)w為“-1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“+1”的情況。圖18C是此時的電路MP的時序圖。
因為條件3的時刻T1至時刻T3的期間的工作與條件1的時刻T1至時刻T3的期間的工作相同，所以參照條件1的時刻T1至時刻T3的期間的工作的說明。
在時刻T3至時刻T4的期間，從佈線OL對電路MC輸入電位VSS，從佈線OLB對電路MCr作為電流量輸入I1。該工作在圖8A至圖8C中使開關SWIB及開關SWL處於開啟狀態且使開關SWI、開關SWO、開關SWOB、開關SWLB、開關SWH及開關SWHB處於關閉狀態進行。由此，保持部HC的節點n1的電位為VSS，保持部HCr的節點n1r的電位為V1。由此，由於在電路MCr中以電晶體M1作為電流量流過0的方式設定，所以電流不從佈線OL藉由電路MC向佈線VE流過。此外，由於在電路MCr中以電晶體M1r作為電流量流過I1的方式設定，所以I1從佈線OLB藉由電路MCr向佈線VEr作為電流量流過。
在時刻T4至時刻T5的期間，對佈線WL及佈線WX1L施加低位準電位。由此，由於對電晶體M2、電晶體M2r、電晶體M3、電晶體M3r的每一個的閘極輸入低位準電位，所以電晶體M2、電晶體M2r、電晶體M3、電晶體M3r都處於關閉狀態。藉由電晶體M2、電晶體M2r成為關閉狀態，保持保持部HC的節點n1的電位VSS，且保持保持部HCr的節點n1r的電位V1。此外，藉由電晶體M3成為關閉狀態，電流不從佈線OL藉由電路MC向佈線VE流過。另外，同樣地，藉由電晶體M3r成為關閉狀態，電流不從佈線OLB藉由電路MCr向佈線VEr流過。注意，在時刻T4至時刻T5的期間，也可以 使圖8A所示的開關SWH及開關SWHB開啟，且使佈線OL及佈線OLB的電位初始化。藉由使佈線OL及佈線OLB的電位初始化，在時刻T5以後，可以藉由從電路MP輸出的電流使佈線OL及佈線OLB的電位改變。
藉由時刻T1至時刻T5的工作，作為電路MP的第一資料(權係數)設定“-1”。在電路MP中設定第一資料(權係數)之後，在圖8A至圖8C中，也可以使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL及開關SWLB處於關閉狀態。注意，在電路MP中設定第一資料(權係數)之後，也可以使開關SWH及開關SWHB處於開啟狀態，且使佈線OL及佈線OLB的電位初始化。在使佈線OL及佈線OLB的電位初始化之後，也可以使開關SWH及開關SWHB處於關閉狀態。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“+1”的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入高位準電位，對電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電晶體M3及電晶體M3r都成為開啟狀態，電晶體M4及電晶體M4r都成為關閉狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為非導通狀態。
此時，在圖8A至圖8C中，使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。由於在電路MC中電晶體M3處於開啟狀態且電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，在佈線OL至佈線VE之間電流不流過。此外，由於在電路MC中電晶體M4處於關閉狀態，所以在佈線OLB至佈線VE之間電流不流過。另一方面，由於在電路MCr中電晶體M3r處於開啟狀態且電晶體M1r處於開啟狀態(以作為電流量流過I1的方式設定)，所以在佈線OLB至佈線VEr之間電流流過。此外，由於在電路MCr中電晶體M4r處於關閉狀態，所以在佈線OL至佈線VEr之間電流不流過。如上所述，從佈線OL的節點outa輸出的電流IOL在時刻T5前後不變化，從佈線OLB的節點outb輸出的電流IOLB在經過時刻T5之後增加I1。因此，在電路AFP與佈線OL之 間電流IOL不流過，且在電路AFP與佈線OLB之間電流量I1的電流IOLB流過。
在本條件中，由於第一資料(權係數)為“-1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“+1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”的結果對應於在電路MP的工作中在時刻T5以後電流IOL不變化且電流IOLB增加I1的情況。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”的結果在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
注意，在本條件的時刻T3至時刻T4的期間，例如，藉由將從佈線OLB向電路MCr流過的電流設定為I2而不是I1，可以在保持部HCr保持V2。由此，作為電路MP的第一資料(權係數)設定“-2”。當將第一資料(權係數)設定為“-2”，且將輸入到電路MP的第二資料(神經元的信號的值)設定為“+1”時，藉由公式(1.1)第一資料(權係數)與第二資料(神經元的信號的值)之積為“-2”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“-2”的結果對應於在電路MP的工作中在時刻T5以後電流IOL不變化而電流IOLB增加I2的情況。如此，在電路MC中在保持部HC保持VSS，且在電路MCr中作為電流量設定I1以外的電流量，作為電路MP的權係數設定“+1”以外的正值。
[條件4]
在本條件中，作為一個例子，考慮第一資料(權係數)為“0”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”的情況的電路MP的工作。圖19A是此時的電路MP的時序圖。
因為條件4的時刻T1至時刻T5的期間的工作與條件1的時刻T1至時刻T5的期間的工作相同，所以參照條件1的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“-1”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入高位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入低位準電 位，對電晶體M4及電晶體M4r的每一個的閘極輸入高位準電位。因此，電晶體M3及電晶體M3r都成為關閉狀態，電晶體M4及電晶體M4r都成為開啟狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為非導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為導通狀態。
此時，在圖8A至圖8C中，使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL及開關SWLB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。注意，由於電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，所以在電路MC中電流不在佈線OL及佈線OLB與佈線VE之間流過。也就是說，從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB在時刻T5的前後不變化。同樣地，由於電晶體M1r處於關閉狀態(以作為電流量流過0的方式設定)，所以在電路MCr中電流不在佈線OL及佈線OLB與佈線VEr之間流過。換言之，從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB也在時刻T5前後不變化。因此，電流IOL不在電路AFP與佈線OL之間流過，且電流IOLB不在電路AFP與佈線OLB之間流過。
在本條件中，由於第一資料(權係數)為“0”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL及電流IOLB都不變化的情況，該結果與條件1的電路工作的結果一致。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果與條件1同樣地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
[條件5]
在本條件中，作為一個例子，考慮第一資料(權係數)為“+1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”的情況的電路MP的工作。圖19B是此時的電路MP的時序圖。
因為條件5的時刻T1至時刻T5的期間的工作與條件2的時刻T1至時 刻T5的期間的工作相同，所以參照條件2的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“-1”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入高位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入低位準電位，對電晶體M4及電晶體M4r的每一個的閘極輸入高位準電位。因此，電晶體M3及電晶體M3r都成為關閉狀態，電晶體M4及電晶體M4r都成為開啟狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為非導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為導通狀態。
此時，在圖8A至圖8C中，使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。由於在電路MC中電晶體M3處於關閉狀態，所以在佈線OL至佈線VE之間電流不流過。此外，由於在電路MC中電晶體M4處於開啟狀態且電晶體M1r處於開啟狀態(以作為電流量流過I1的方式設定)，在佈線OLB至佈線VE之間電流流過。另一方面，由於在電路MCr中電晶體M3r處於關閉狀態，所以在佈線OLB至佈線VEr之間電流不流過。此外，由於在電路MCr中電晶體M4r處於開啟狀態且電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，在佈線OL至佈線VEr之間電流不流過。如上所述，從佈線OL的節點outa輸出的電流IOL在時刻T5前後不變化，從佈線OLB的節點outb輸出的電流IOLB在經過時刻T5之後增加I1。因此，在電路AFP與佈線OL之間電流IOL不流過，且在電路AFP與佈線OLB之間電流量I1的電流IOLB流過。
在本條件中，由於第一資料(權係數)為“+1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”的結果對應於在電路MP的工作中在時刻T5以後電流IOL不變化且電流IOLB增加I1的情況，該結果與條件3的電路工作的結果一致。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“-1”的結果與條件3同樣 地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
注意，如也在條件2中說明，在本條件的時刻T3至時刻T4的期間，例如，藉由將從佈線OL向電路MC流過的電流設定為I2而不是I1，也可以在保持部HC保持V2。由此，作為電路MP的第一資料(權係數)設定“+2”。當將第一資料(權係數)設定為“+2”，且將輸入到電路MP的神經元的信號設定為“-1”時，藉由公式(1.1)第一資料(權係數)與第二資料(神經元的信號的值)之積為“-2”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“-2”的結果對應於在電路MP的工作中在時刻T5以後電流IOL不變化而電流IOLB增加I2的情況。如此，在電路MCr中在保持部HCr保持VSS，且在電路MC中設定電流量I1以外的電流量，作為電路MP的權係數設定“+1”以外的正值。
[條件6]
在本條件中，作為一個例子，考慮第一資料(權係數)為“-1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”的情況的電路MP的工作。圖19C是此時的電路MP的時序圖。
因為條件6的時刻T1至時刻T5的期間的工作與條件3的時刻T1至時刻T5的期間的工作相同，所以參照條件3的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“-1”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入高位準電位。此時，對電晶體M3及電晶體M3r的每一個的閘極輸入低位準電位，對電晶體M4及電晶體M4r的每一個的閘極輸入高位準電位。因此，電晶體M3及電晶體M3r都成為關閉狀態，電晶體M4及電晶體M4r都成為開啟狀態。也就是說，藉由該工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為非導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為導通狀態。
此時，在圖8A至圖8C中，使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關 閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態。由於在電路MC中電晶體M3處於關閉狀態，所以在佈線OL至佈線VE之間電流不流過。此外，由於在電路MC中電晶體M4處於開啟狀態而電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，在佈線OLB至佈線VE之間電流不流過。另一方面，由於在電路MCr中電晶體M3r處於關閉狀態，所以在佈線OLB至佈線VEr之間電流不流過。此外，由於在電路MCr中電晶體M4r處於開啟狀態且電晶體M1處於開啟狀態(以作為電流量流過I1的方式設定)，在佈線OL至佈線VEr之間電流流過。如上所述，從佈線OL的節點outa輸出的電流IOL在經過時刻T5之後增加I1，從佈線OLB的節點outb輸出的電流IOLB在時刻T5前後不變化。因此，在電路AFP與佈線OL之間電流IOL電流量I1的電流IOLB流過，且在電路AFP與佈線OLB之間電流IOLB不流過。
在本條件中，由於第一資料(權係數)為“-1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“-1”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“+1”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“+1”的結果對應於在電路MP的工作中在時刻T6以後電流IOL變化且電流IOLB不變化的情況，該結果與條件2的電路工作的結果一致。注意，第一資料(權係數)與第一資料(神經元的信號的值)之積為“+1”的結果與條件2同樣地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
注意，如也在條件3中說明，在本條件的時刻T3至時刻T4的期間，例如，藉由將從佈線OLB向電路MCr流過的電流設定為I2而不是I1，也可以在保持部HC保持V2。由此，作為電路MP的第一資料(權係數)設定“-2”。當將第一資料(權係數)設定為“-2”，且將輸入到電路MP的第二資料(神經元的信號的值)設定為“-1”時，藉由公式(1.1)第一資料(權係數)與第二資料(神經元的信號的值)之積為“+2”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“+2”的結果對應於在電路MP的工作中在時刻T5以後電流IOL不變化而電流IOLB增加I2的情況。如此，在電路MC中在保持部HC保持VSS，且在電路MCr中設定電流量I1以外的電流量，作為電路MP的權係數設定“+1”以外的正值。
[條件7]
在本條件中，作為一個例子，將第一資料(權係數)為“0”且對電路MP輸入的第二資料(神經元的信號的值(運算值))為“0”的情況作為條件7考慮電路MP的工作。圖20A是此時的電路MP的時序圖。
因為條件7的時刻T1至時刻T5的期間的工作與條件1的時刻T1至時刻T5的期間的工作相同，所以參照條件1的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“0”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個處於關閉狀態。也就是說，藉由該工作，在電路MC與佈線OL之間、電路MCr與佈線OLB之間、電路MC與佈線OLB之間及電路MCr與佈線OL之間成為非導通狀態。
由此，在電路MC中，無論在電晶體M1中流過的被設定的電流的量如何都在佈線OL至佈線VE和佈線VEr中的一個之間電流不流過。同樣地，在電路MCr中，無論在電晶體M1r中流過的被設定的電流的量如何都在佈線OLB至佈線VE和佈線VEr中的另一個之間電流不流過。也就是說，從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB的每一個在時刻T5前後不變化。
此時，在圖8A至圖8C中，藉由使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態，如上所述，在電路AFP與佈線OL之間電流IOL不流過，且在電路AFP與佈線OLB之間電流IOLB不流過。
在本條件中，由於第一資料(權係數)為“0”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“0”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”。第 一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果對應於在電路MP的工作中在時刻T5以後電流IOL及電流IOLB都不變化的情況，該結果與條件1、條件4的電路工作的結果一致。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果與條件1、條件4同樣地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
[條件8]
在本條件中，作為一個例子，將第一資料(權係數)為“+1”且對電路MP輸入的第二資料(神經元的信號的值(運算值))為“0”的情況作為條件8考慮電路MP的工作。圖20B是此時的電路MP的時序圖。
因為條件8的時刻T1至時刻T5的期間的工作與條件2的時刻T1至時刻T5的期間的工作相同，所以參照條件2的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“0”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個處於關閉狀態。也就是說，與條件7同樣地，藉由該工作，無論在電晶體M1及電晶體M1r的每一個中流過的被設定的電流的量如何在電路MC與佈線OL之間、電路MCr與佈線OLB之間、電路MC與佈線OLB之間及電路MCr與佈線OL之間處於非導通狀態。因此，在佈線OL至佈線VE和佈線VEr中的一個之間電流不流過且在佈線OLB至佈線VE和佈線VEr中的另一個之間電流也不流過，從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB的每一個在時刻T5前後不變化。
此時，在圖8A至圖8C中，藉由使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL及開關SWLB處於關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態，如上所述，在電路AFP與佈線OL之間電流IOL不流過，且在電路AFP與佈線OLB之間電流IOLB不流過。
在本條件中，由於第一資料(權係數)為“+1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“0”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果對應於在電路MP的工作中在時刻T5以後電流IOL及電流IOLB都不變化的情況，該結果與條件1、條件4、條件7的電路工作的結果一致。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果與條件1、條件4、條件7同樣地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
[條件9]
在本條件中，作為一個例子，將第一資料(權係數)為“-1”且對電路MP輸入的第二資料(神經元的信號的值(運算值))為“0”的情況作為條件9考慮電路MP的工作。圖20C是此時的電路MP的時序圖。
因為條件9的時刻T1至時刻T5的期間的工作與條件3的時刻T1至時刻T5的期間的工作相同，所以參照條件3的時刻T1至時刻T5的期間的工作的說明。
在時刻T5以後，作為對電路MP的第二資料(神經元的信號的值(運算值))“0”的輸入，對佈線WX1L輸入低位準電位，對佈線X2L輸入低位準電位。此時，對電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個的閘極輸入低位準電位。因此，電晶體M3、電晶體M3r、電晶體M4及電晶體M4r的每一個處於關閉狀態。也就是說，與條件7同樣地，藉由該工作，無論在電晶體M1及電晶體M1r的每一個中流過的被設定的電流的量如何，都在電路MC與佈線OL之間、電路MCr與佈線OLB之間、電路MC與佈線OLB之間及電路MCr與佈線OL之間成為非導通狀態。因此，由於在佈線OL至佈線VE和佈線VEr中的一個之間電流不流過且在佈線OLB至佈線VE和佈線VEr中的另一個之間電流也不流過，所以從佈線OL的節點outa輸出的電流IOL及從佈線OLB的節點outb輸出的電流IOLB的每一個在時刻T5前後不變化。
此時，在圖8A至圖8C中，藉由使開關SWO及開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH及開關SWHB處於 關閉狀態，在佈線OL及佈線OLB的每一個與電路AFP之間處於導通狀態，如上所述，在電路AFP與佈線OL之間電流IOL不流過，且在電路AFP與佈線OLB之間電流IOLB不流過。
在本條件中，由於第一資料(權係數)為“-1”且輸入到電路MP的第二資料(神經元的信號的值(運算值))為“0”，所以在使用公式(1.1)時第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”。第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果對應於在電路MP的工作中在時刻T6以後電流IOL及電流IOLB都不變化的情況，該結果與條件1、條件4、條件7、條件8的電路工作的結果一致。注意，第一資料(權係數)與第二資料(神經元的信號的值)之積為“0”的結果與條件1、條件4、條件7、條件8同樣地在圖8A至圖8C中從電路AFP作為信號zj (k)輸出。
下表示出上述條件1至條件9的工作例子的結果。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 109103086-A0202-12-0092-140
在此，示出對佈線OL及佈線OLB的每一個連接有一個電路MC和一個 電路MCr的例子。如圖2、圖3、圖4、圖7、圖11、圖12、圖6A至圖6F等所示，在佈線OL及佈線OLB的每一個連接有多個電路MC和多個電路MCr的情況下，從各電路MC及各電路MCr輸出的電流根據克希荷夫的電流定律合在一起。其結果，進行和運算。換言之，在電路MC、電路MCr中進行積運算，藉由將來自多個電路MC及多個電路MCr的電流合在一起，進行和運算。其結果，進行積和運算處理。
在此，在電路MP的工作中，藉由進行將第一資料(權係數)設定為只有“+1”、“-1”的2值且將第二資料(神經元的信號的值)設定為只有“+1”、“-1”的2值的計算，電路MP可以進行與互斥或非電路(符合電路)相同的工作。
另外，在電路MP的工作中，藉由進行將第一資料(權係數)設定為只有“+1”、“0”的2值，將第二資料(神經元的信號的值)設定為只有“+1”、“0”的2值的計算，電路MP可以進行與邏輯乘電路同樣的工作。
在本工作例子中，將保持在電路MP的電路MC、MCr所包括的保持部HC、HCr中的電位設定為VSS、V1、V2等多值，但是在保持部HC、HCr中保持2值或表示類比值的電位。例如，在第一資料(權係數)為“正類比值”時，在保持部HC的節點n1保持有高位準類比電位，在保持部HCr的節點n1r保持有低位準電位。第一資料(權係數)為“負類比值”時，保持部HC的節點n1保持有低位準電位，保持部HCr的節點n1r保持有高位準類比電位。電流IOL及電流IOLB的電流的高低成為對應於類比電位的高低。另外，不但在圖15A的電路MP中，而且還可以在本說明書等所示的其他電路MP中保持部HC、HCr保持有表示類比值的電位。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子2〉
接著，對與圖15A至圖15C、圖16A、圖16B的每一個的電路結構不同的能夠應用於圖9B所示的電路MP的電路結構的例子進行說明。
圖21A所示的電路MP示出圖9B的電路MP的結構例子，圖21A所示的 電路MP與圖15A的電路MP的不同之處在於電晶體M2的第二端子與電晶體M1的第二端子、電晶體M3的第一端子、電晶體M4的第一端子電連接而不與佈線OL電連接，電晶體M2r的第二端子與電晶體M1r的第二端子、電晶體M3r的第一端子、電晶體M4r的第一端子電連接而不與佈線OLB電連接。
圖21A的電路MP可以與圖15A的電路MP同樣地工作。
對與圖21A不同的能夠應用於圖9B所示的電路MP的電路結構的其他例子進行說明。圖21B所示的電路MP示出圖9B的電路MP的結構例子，圖21B所示的電路MP與圖15A的電路MP的不同之處在於在電路MC中包括電晶體M1c且電晶體M4的第一端子與電晶體M1c電連接而不與電晶體M1的第二端子及電晶體M3的第二端子電連接，在電路MCr中包括電晶體M1cr且電晶體M4r的第一端子與電晶體M1cr電連接而不與電晶體M1r的第二端子及電晶體M3r的第二端子電連接。
注意，在本說明書等中，在沒有特別的說明的情況下，電晶體M1c及電晶體M1cr在開啟狀態時有時最後在飽和區域中工作。換言之，包括如下情況：對上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M1c及電晶體M1cr也可以在線性區域中工作。注意，在第一資料(例如，這裡是權係數)為類比值時，電晶體M1c及電晶體M1cr例如也可以根據第一資料(權係數)的大小有時在線性區域中工作，有時在飽和區域中工作。
在圖21B的電路MP中，電晶體M1c的第一端子與佈線VE電連接。此外，電晶體M1c的閘極與電晶體M1的閘極、電晶體M2的第一端子、電容C1的第一端子電連接。加上，電晶體M1c的第二端子與電晶體M4的第一端子電連接。
在圖21B的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
此外，省略圖21B的電路MP中的與圖15A的電路MP相同的連接結構的部分的說明。
在圖21B的電路MP中，流過電晶體M3及電晶體M4的電流分別根據電晶體M1及電晶體M1c的閘極的電位決定。另外，例如，電晶體M1及電晶體M1c的尺寸諸如通道長度及通道寬度較佳為彼此相同。藉由採用上述電路結構，有可能有效地進行佈局。另外，有可能使流過電晶體M3及電晶體M4的電流一致。
圖21B的電路MP可以與圖15A的電路MP同樣地工作。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子3〉
接著，說明能夠應用於圖9E所示的電路MP的電路結構的例子。
圖22A所示的電路MP示出圖9E的電路MP的結構例子，圖22A所示的電路MP與圖15A的電路MP的不同之處在於在電路MC中包括電晶體M5且在電路MCr中包括電晶體M5r，電路MP與佈線IL及佈線ILB電連接。
注意，在本說明書等中，在沒有特別的說明的情況下，電晶體M5及電晶體M5r在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
在圖22A的電路MP中，電晶體M5的第一端子與電晶體M2的第二端子、佈線IL電連接。電晶體M5的第二端子與電晶體M1的第二端子、電晶體M3的第一端子、電晶體M4的第一端子電連接。電晶體M5的閘極與佈線WL電連接。
在圖22A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。
此外，省略圖22A的電路MP中的與圖15A的電路MP相同的連接結構的部分的說明。
在圖22A的電路MP中，與結構例子1、結構例子2同樣地，電晶體M1、電晶體M2、電晶體M3及電晶體M4的尺寸，例如，通道長度及通道寬度較佳為分別與電晶體M1r、電晶體M2r、電晶體M3r及電晶體M4r的尺寸相同。藉由採用上述電路結構，有可能有效地進行佈局。加上，電晶體M5的尺寸較佳為與電晶體M5r的尺寸相同。
在對電路MC、MCr設定電流時，對佈線WL施加高位準電位，使電晶體M2、電晶體M2r、電晶體M5及電晶體M5r處於開啟狀態。此外，在對電路MC及電路MCr設定電流之後，為了保持設定在保持部HC及保持部HCr中的電位，對佈線WL施加低位準電位，使電晶體M2、電晶體M2r、電晶體M5及電晶體M5r處於關閉狀態即可。
在結構例子1、結構例子2所說明的電路MP中，將傳送第二資料(例如，這裡是神經元的信號的值)的佈線、對電路MP供應對應於第一資料(例如，這裡是權係數)的資訊(例如，電壓、電流等)或在電路MP中保持該資訊的佈線總記為佈線WX1L，但藉由構成圖22A及圖22B的電路MP，可以將傳送第二資料(神經元的信號的值)的佈線記為佈線X1L，且將對電路MP供應對應於第一資料(權係數)的資訊(例如，電壓、電流等)或在電路MP中保持該資訊的佈線記為佈線WL。也就是說，圖22A及圖22B的電路MP可以說具有按每個功能將結構例子1、結構例子2的電路MP的佈線WX1L分割的結構。
圖22B示出與圖22A的電路MP不同的電路結構。
圖22B所示的電路MP具有改變圖22A的電路MP的電晶體M5及電晶體M5r的每一個的第一端子的電連接的結構。明確而言，在圖22B的電路MP中，電晶體M5的第一端子與電晶體M2的第一端子、電晶體M1的閘極、電容C1的第一端子電連接。
藉由構成圖22B所示的電路MP，圖22B的電路MP與圖22A的電路MP大致相同地工作。
注意，在圖22A及圖22B的每一個所示的電路MP中，也可以具有將佈線IL組合為佈線OL且將佈線ILB組合為佈線OLB的結構。例如，在圖22A所示的電路MP中，藉由將佈線IL組合為佈線OL且將佈線ILB組合為佈線OLB，可以實現圖23A所示的電路MP的結構。此外，例如，在圖22B所示的電路MP中，藉由將佈線IL組合為佈線OL且將佈線ILB組合為佈線OLB，可以實現圖23B所示的電路MP的結構。注意，圖23A及圖23B的每一個的電路MP的結構可應用於圖9A所示的電路MP，圖23A及圖23B的每一個的電路MP的工作參照圖15A的電路MP的工作的說明。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子4〉
與圖15A的電路MP不同，圖24所示的電路MP是除了保持部HC及保持部HCr以外還包括保持部HCs及保持部HCsr的電路的一個例子。
包括在圖24的電路MP中的電路MC除了圖21A的電路MP所包括的電路元件以外還包括電晶體M1s、電晶體M2s、電晶體M6、電晶體M6s及電容C1s。此外，由於包括在圖20A至圖20C的電路MP中的電路MCr包括與電路MC相同的電路元件，所以包括分別對應於電路MC的電晶體M1s、電晶體M2s、電晶體M6、電晶體M6s及電容C1s的電晶體M1sr、電晶體M2sr、電晶體M6r、電晶體M6sr及電容C1sr。注意，電晶體M2s、電容C1s包括在保持部HCs中，電晶體M2sr、電容C1sr包括在保持部HCs中。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M2s、電晶體M6、電晶體M6s、電晶體M6r、電晶體M6sr在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
接著，說明圖24的電路MP的結構。注意，省略圖24的電路MP中的與圖21A的電路MP相同的結構的部分的說明。
在圖24的電路MP中，電晶體M1的第二端子與電晶體M2的第二端子、電晶體M6的第一端子電連接。電晶體M6的第二端子與電晶體M3的第一端子、電晶體M4的第二端子電連接。電晶體M6的閘極與佈線S1L電連接。電晶體M1s的第一端子與佈線VE電連接。電晶體M1s的第二端子與電晶體M6s的第一端子電連接。電晶體M1s的閘極與電容C1s的第一端子、電晶體M2s的第一端子電連接。電容C1s的第二端子與佈線VE電連接。電晶體M2的第二端子與電晶體M1s的第二端子、電晶體M6s的第一端子電連接。電晶體M6s的第二端子與電晶體M3的第一端子、電晶體M4的第二端子電連接。電晶體M6s的閘極與佈線S2L電連接。
在圖24的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。
佈線S1L被用作用來供應使電晶體M6及電晶體M6r處於開啟狀態或關閉狀態的電位的電壓線，佈線S2L被用作用來供應使電晶體M6s及電晶體M6sr處於開啟狀態或關閉狀態的電位的電壓線。
在圖24的電路MP中，電晶體M6、電晶體M6s、電晶體M6r及電晶體M6sr的尺寸，例如，通道長度及通道寬度較佳為彼此相同。藉由採用上述電路結構，有可能有效地進行佈局。
例如，藉由對圖11所示的運算電路150應用圖24的電路MP的結構，運算電路150的電路MP可以保持兩個第一資料(例如，這裡是權係數)。明確而言，圖24的電路MP可以將對應於第一個第一資料(權係數)的電位保持在電路MC的保持部HC及電路MCr的保持部HCr，將對應於第二個第一資料(權係數)的電位保持在電路MC的保持部HCs及電路MC的保持部HCsr。另外，圖24的電路MP可以由從佈線S1L及佈線S2L供應的電位進行用於運算的第一資料(權係數)的切換。例如，藉由使包括在運算電路150的電路MP[1，j]至電路MP[m，j]中的各保持部HC及保持部HCr保持相當於第一資料(權係數)w1 (k-1) j (k)至wm (k-1) j (k)的電位且使包括在運算電路110的電路MP[1，j]至電路MP[m，j]中的各保持部HCs及保持部HCsr保持 相當於第一資料(權係數)w1 (k-1) h (k)至wm (k-1) h (k)(在此，h是1以上且不是j的整數。)的電位，來對佈線XLS[1]至佈線XLS[m](圖24的電路MP中的佈線WX1L及佈線X2L)輸入對應於信號z1 (k-1)至zm (k-1)的電位。此時，藉由對佈線S1L施加高位準電位而使電晶體M6s及電晶體M6r處於開啟狀態且對佈線S2L施加低位準電位而使電晶體M6s及電晶體M6sr處於關閉狀態，運算電路150的電路MP[1，j]至電路MP[m，j]可以進行權係數w1 (k-1) j (k)至wm (k-1) j (k)與信號z1 (k-1)至zm (k-1)之積和運算及活化函數的運算。另外，藉由對佈線S1L施加低位準電位而使電晶體M6及電晶體M6r處於關閉狀態且對佈線S2L施加高位準電位而使電晶體M6s及電晶體M6sr處於開啟狀態，運算電路150的電路MP[1，j]至電路MP[m，j]可以進行權係數w1 (k-1) h (k)至wm (k-1) h (k)與信號z1 (k-1)至zm (k-1)之積和及活化函數的運算。
如上所述，藉由對運算電路150使用圖24的電路MP，可以保持兩個權係數，並且可以切換該權係數而進行積和及活化函數的運算。例如在第k層的神經元的個數大於n時，構成圖24的電路MP的運算電路150在進行與第k層不同的中間層中的運算等時很有效。另外，在圖24的電路MP中電路MC及電路MCr分別包括兩個保持部，但是電路MC及電路MCr根據情況也可以包括三個以上的保持部。
包括在本發明的一個實施方式的半導體裝置中的電路MP不侷限於圖24的電路MP。本發明的一個實施方式的半導體裝置的電路MP可以根據情況改變圖24的電路MP的電路結構。
例如，圖25所示的電路MP具有改變圖24的電路MP的電路結構。明確而言，在圖25的電路MP中，對圖24的電路MP加上電晶體M3s、電晶體M4s、電晶體M3sr及電晶體M4sr，且進行電連接的改變。電晶體M3s的第一端子與電晶體M6s的第二端子、電晶體M4s的第一端子電連接，電晶體M3s的第二端子與佈線OL電連接，電晶體M3s的閘極與佈線WX1L電連接。電晶體M4s的第二端子與佈線OLB電連接，電晶體M4s的閘極與佈線X2L電連接。
注意，在圖25的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括 的電路元件等的符號附上“r”。此外，在電路MCr中，電晶體M3sr的第二端子與佈線OL電連接，電晶體M4sr的第二端子與佈線OLB電連接。
在圖25的電路MP中，電晶體M3、電晶體M3s、電晶體M3r、電晶體M3sr、電晶體M4、電晶體M4s、電晶體M4r及電晶體M4sr的尺寸，例如，通道長度及通道寬度較佳為彼此相同。藉由採用上述電路結構，有可能有效地進行佈局。
圖25的電路MP藉由與圖24的電路MP相同地工作，可以保持兩個第一資料(權係數)，且切換該第一資料(權係數)來可以進行積和及活化函數的運算。另外，在圖25的電路MP中電路MC及電路MCr分別包括兩個保持部，但是電路MC及電路MCr根據情況也可以包括三個以上的保持部。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子5〉
與圖21A的電路MP不同，圖26所示的電路MP在電路MC中包括通道寬度(以下稱為W長)與通道長度(以下稱為L長)的比例彼此不同的電晶體M1、電晶體M1-2b、電晶體M1-3b作為一個例子。注意，除了電晶體M1、電晶體M1-2b、電晶體M1-3b以外還可以包括更多的電晶體，也可以不包括電晶體M1-3b或電晶體M1-2b。
包括在圖26的電路MP中的電路MC除了圖21A的電路MP所包括的電路元件以外還包括電晶體M3-2b、電晶體M4-2b、電晶體M3-3b及電晶體M4-3b。
在本說明書等中，在沒有特別的說明的情況下，與電晶體M1同樣地，電晶體M1-2b及電晶體M1-3b在開啟狀態時有時最後在飽和區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在飽和區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M1-2b及電晶體M1-3b也可以在線性區域中工作。另外，在第一資料(例如，這裡是權係數)為類比值時，電晶體M1-2b及電晶體M1-3b例如也可以根據第一資料(權 係數)的大小有時在線性區域中工作，有時在飽和區域中工作。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M3-2b、電晶體M4-2b、電晶體M3-3b及電晶體M4-3b在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
接著，說明圖26的電路MP的結構。注意，省略圖26的電路MP中的與圖21A的電路MP相同的結構的部分的說明。
在圖26的電路MP的電路MC中，電晶體M1-2b的第一端子與佈線VE電連接。電晶體M1-2b的第二端子與電晶體M3-2b的第一端子、電晶體M4-2b的第一端子電連接。電晶體M1-2b的閘極與電晶體M2的第一端子、電容C1的第一端子電連接。電晶體M3-2b的第二端子與佈線OL電連接。電晶體M3-2b的閘極與佈線X1L2b電連接。電晶體M4-2b的第二端子與佈線OLB電連接。電晶體M4-2b的閘極與佈線X2L2b電連接。電晶體M1-3b的第一端子與佈線VE電連接。電晶體M1-3b的第二端子與電晶體M3-3b的第一端子、電晶體M4-3b的第一端子電連接。電晶體M1-3b的閘極與電晶體M2的第一端子、電容C1的第一端子電連接。電晶體M3-3b的第二端子與佈線OL電連接。電晶體M3-3b的閘極與佈線X1L3b電連接。電晶體M4-3b的第二端子與佈線OLB電連接。電晶體M4-3b的閘極與佈線X2L3b電連接。
注意，在圖26的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。此外，電晶體M3-2br的第二端子與佈線OLB電連接，電晶體M4-2br的第二端子與佈線OL電連接，電晶體M3-3br的第二端子與佈線OLB電連接，電晶體M4-3br的第二端子與佈線OL電連接。
在圖26的電路MP中，電晶體M3、電晶體M3-2b、電晶體M3-3b、電晶體M3r、電晶體M3-2br、電晶體M3-3br、電晶體M4、電晶體M4-2b、電晶體M4-3b、電晶體M4r、電晶體M4-2br及電晶體M4-3br的尺寸例如通道長度及通道寬度較佳為彼此相等。藉由採用上述電路結構，有可能有效地進 行佈局。
佈線X1L2b是用來進行電晶體M3-2b及電晶體M3-2br的開啟狀態及關閉狀態的切換的佈線，佈線X2L2b是用來進行電晶體M4-2b及電晶體M4-2br的開啟狀態及關閉狀態的切換的佈線，佈線X1L3b是用來進行電晶體M3-3b及電晶體M3-3br的開啟狀態及關閉狀態的切換的佈線，佈線X2L3b是用來進行電晶體M4-3b及電晶體M4-3br的開啟狀態及關閉狀態的切換的佈線。
在電晶體M1的W長與L長的比例為W/L時，電晶體M1-2b的W長與L長的比例較佳為2×W/L，且電晶體M1-3b的W長與L長的比例較佳為4×W/L。由於電晶體的源極與汲極間流過的電流與通道寬度/通道長度成比例，所以在電晶體M1、電晶體M1-2b及電晶體M1-3b的通道寬度/通道長度以外的結構、構成條件等相同時，在電晶體M1-2b及電晶體M1-3b中流過的電流分別大致成為在電晶體M1中流過的電流的2倍、4倍。也就是說，在電晶體M1、電晶體M1-2b及電晶體M1-3b中流過的電流量的比例大致為1：2：4。此外，考慮包括在圖26的電路MP中的電路MC包括更多的電晶體M1，例如Q個(Q為4以上的整數)的電晶體的情況。第一個電晶體為電晶體M1，第二個電晶體為電晶體M1-2b，第三個電晶體為電晶體M1-3b，第q個(q為4以上且Q以下的整數)的電晶體的W長與L長的比例為電晶體M1的W長與L長的比例的2(q-1)倍時，在第一個電晶體、第二個電晶體、第三個電晶體、第q個電晶體的每一個中流過的電流量的比例為1：2：4：2(q-1)。也就是說，包括在圖26的電路MP中的電路MC以在各電晶體中流過的電流的量為2的冪的比例的方式包括Q個電晶體。
例如，在電晶體M1的源極與汲極間流過的電流量為Iut時，根據上述電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的通道寬度/通道長度在電晶體M1-2b及電晶體M1-3b中流過的電流量分別為2Iut、4Iut。
電晶體M1r的W長與L長的比例較佳為與電晶體M1的W長與L長的比例相等，電晶體M1-2br的W長與L長的比例較佳為與電晶體M1-2b的W長與L長的比例相等，電晶體M1-3br的W長與L長的比例較佳為與電晶體M1-3b的W長與L長的比例相等。
這裡，考慮從佈線OL向電路MC流過的電流量。此時，在電路MP中設定正的第一資料(正的權係數)，且使電晶體M3、電晶體M3-2b及電晶體M3-3b的至少一個處於開啟狀態，使電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態即可。此時，根據電晶體M3、電晶體M3-2b及電晶體M3-3b的每一個的開啟狀態、關閉狀態的組合，從佈線OL向電路MC流過的電流量變化。
例如，在將電晶體M1的源極與汲極間流過的電流量設定為Iut時，在電晶體M1-2b中流過的電流量為2Iut，在電晶體M1-3b中流過的電流量為4Iut。這裡，藉由對佈線WX1L施加高位準電位，對佈線X2L施加低位準電位，還對佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b施加低位準電位，可以使電晶體M3處於開啟狀態，且使電晶體M3-2b、電晶體M3-3b、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態。此時，從佈線OL向電路MC流過的電流量為Iut。此外，例如，在將電晶體M1的源極與汲極間流過的電流量設定為Iut，且對佈線WX1L及佈線X1L2b施加高位準電位，對佈線X2L及佈線X2L2b施加低位準電位，還對佈線X1L3b及佈線X2L3b施加低位準電位。此時，可以使電晶體M3及電晶體M3-2b處於開啟狀態，使電晶體M3-3b、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態，從佈線OL向電路MC流過的電流量為3Iut。此外，例如，在將電晶體M1的源極與汲極間流過的電流量設定為Iut，且對佈線X1L2b及佈線X1L3b施加高位準電位，對佈線X2L2b及佈線X2L3b施加低位準電位，還對佈線WX1L及佈線X2L施加低位準電位。此時，可以使電晶體M3-2b、電晶體M3-3b處於開啟狀態，且使電晶體M3、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態，從佈線OL向電路MC流過的電流量為6Iut。
再者，例如，在將電晶體M1的源極與汲極間流過的電流量設定為2Iut時，在電晶體M1-2b中流過的電流量為4Iut，在電晶體M1-3b中流過的電流量為8Iut。這裡，藉由對佈線WX1L施加高位準電位，對佈線X2L施加低位準電位，還對佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b施加低位準電位，可以使電晶體M3處於開啟狀態，且使電晶體M3-2b、電晶體M3-3b、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態。此時，從佈線OL向電路MC流過的電流量為2Iut。此外，例如，在將電晶體M1的源極與汲極間流過的電流量設定為2Iut，且對佈線WX1L及佈線X1L2b施加高位準電位， 對佈線X2L及佈線X2L2b施加低位準電位，還對佈線X1L3b及佈線X2L3b施加低位準電位。此時，可以使電晶體M3及電晶體M3-2b處於開啟狀態，且使電晶體M3-3b、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態，從佈線OL向電路MC流過的電流量為6Iut。此外，例如，在將電晶體M1的源極與汲極間流過的電流量設定為2Iut，且對佈線X1L2b及佈線X1L3b施加高位準電位，對佈線X2L2b及佈線X2L3b施加低位準電位，還對佈線WX1L及佈線X2L施加低位準電位。此時，可以使電晶體M3-2b及電晶體M3-3b處於開啟狀態，使電晶體M3、電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態，從佈線OL向電路MC流過的電流量為12Iut。
也就是說，圖26的電路MP具有如下功能：根據佈線X1、佈線X1L2b及佈線X1L3b的每一個的電位使在電晶體M1的源極與汲極間設定的電流為整數倍，將整數倍的電流從佈線OL向電路MC流過。注意，藉由改變電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例，可以使在電晶體M1的源極與汲極間設定的電流為實數倍而不是整數倍，將該電流從佈線OL向電路MC流過。
在上述例子中，處理從佈線OL向電路MC流過的電流量，可以同樣地考慮從佈線OLB向電路MC流過的電流量。此時，在電路MP中設定正的第一資料(正的權係數)，且電晶體M4、電晶體M4-2b、電晶體M4-3b中的至少一個處於開啟狀態，電晶體M3、電晶體M3-2b及電晶體M3-3b處於關閉狀態即可。此時，根據電晶體M4、電晶體M4-2b及電晶體M4-3b的每一個的開啟狀態、關閉狀態的組合，從佈線OLB向電路MC流過的電流量變化。此外，可以同樣地考慮從佈線OLB向電路MCr流過的電流。此時，在電路MP中設定負的第一資料(負的權係數)，且使電晶體M3、電晶體M3-2b及電晶體M3-3b中的至少一個處於開啟狀態，使電晶體M4、電晶體M4-2b及電晶體M4-3b處於關閉狀態即可。此時，根據電晶體M3、電晶體M3-2b及電晶體M3-3b的每一個的開啟狀態、關閉狀態的組合，從佈線OLB向電路MCr流過的電流量變化。再者，可以同樣地考慮從佈線OL向電路MCr流過的電流。此時，在電路MP中設定負的第一資料(負的權係數)，且電晶體M4、電晶體M4-2b及電晶體M4-3b中的至少一個處於開啟狀態，電晶體M3、電晶體M3-2b及電晶體M3-3b處於關閉狀態即可。此時，根據電晶體M4、電晶體M4-2b及電晶體M4-3b的每一個的開啟狀態、關閉狀態的組合，從 佈線OL向電路MCr流過的電流量變化。
如上所述，在圖26的電路MP中，根據佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b的每一個的電位，使被設定的電流的量為整數倍(實數倍)，可以將電流從佈線OL向電路MC或電路MCr流過，或者可以將電流從佈線OLB向電路MC或電路MCr流過。這裡，藉由根據佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b的每一個的電位的組合設定第二資料(例如，這裡是神經元的信號的值)，可以處理第二資料(神經元的信號的值)作為多值(圖26的電路MP的結構中是15值)。也就是說，圖26的電路MP是能夠計算多值的第一資料(權係數)與多值的第二資料(神經元信號)之積的電路。
下表示出：在設定在電路MP中的第一資料(權係數)為“+1”(在電晶體M1的源極與汲極間設定的電流量為Iut，在電晶體M1r的源極與汲極間設定的電流量為0。注意，保持部HC的節點n1的電位為Vut，保持部HCr的節點n1r的電位為VSS)的情況下，將對應於第二資料(神經元的信號的值)的佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b的電位輸入到電路MP時的從佈線OL向電路MC或電路MCr流過的電流IOL及從佈線OLB向電路MC或電路MCr流過的電流IOLB的電流量的變化。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 109103086-A0202-12-0105-141
Figure 109103086-A0202-12-0106-142
此外，下表示出：在設定在電路MP中的第一資料(權係數)為“-1”(在電晶體M1的源極與汲極間設定的電流量為0，在電晶體M1r的源極與汲極間設定的電流量為Iut。注意，保持部HC的節點n1的電位為VSS，保持部HCr的節點n1r的電位為Vut)的情況下，將對應於第二資料(神經元的信號的值)的佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b的電位輸入到電路MP時的從佈線OL向電路MC或電路MCr流過的電流IOL及從佈線OLB向電路MC或電路MCr流過的電流IOLB的電流量的變化。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 109103086-A0202-12-0107-143
當在電晶體M1的源極與汲極間流過的電流量為0時，作為節點n1的電位例如為VSS即可。由此，除了電晶體M1以外，在電晶體M1-2b及電晶體M1-3b的每一個的源極與汲極間流過的電流量也可以為0。因此，不管電晶體M3、電晶體M3-2b、電晶體M3-3b、電晶體M4、電晶體M4-2b及電晶體M4-3b處於開啟狀態或關閉狀態如何，電流不從佈線OL或佈線OLB向電路MC流過。
如此，在圖26的電路MP中，藉由對佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b及佈線X2L3b的每一個施加低位準電位或高位準電位，可以將第二資料(神經元的信號的值)表現為15值，由此可以計算多值的第一資料(權係數)與多值的第二資料(神經元的信號的值)之積。
此外，包括在本發明的一個實施方式的半導體裝置中的電路MP不侷限於圖26的電路MP。本發明的一個實施方式的半導體裝置的電路MP可以根據情況改變圖26的電路MP的電路結構。
例如，圖27所示的電路MP具有改變圖26的電路MP的電路結構。明確而言，圖27的電路MP具有對圖26的電路MP加上保持部HC-2b、保持部HC-3b、保持部HC-2br及保持部HC-3br的結構。由於保持部HC-2b、保持部HC-3b、保持部HC-2br及保持部HC-3br的結構與保持部HC及保持部HCr相同，所以參照保持部HC及保持部HCr的說明。
在電路MC中，電晶體M1-2b、電晶體M3-2b、電晶體M4-2b及保持部HC-2b附近的電連接結構與電晶體M1、M3、M4及保持部HC附近的電連接結構相同。此外，電晶體M1-3b、電晶體M3-3b、電晶體M4-3b及保持部HC-3b附近的電連接結構與電晶體M1、電晶體M3、電晶體M4及保持部HC附近的電連接結構相同。此外，在電路MCr中，電晶體M1-2br、電晶體M3-2br、電晶體M4-2br及保持部HC-2br附近的電連接結構與電晶體M1r、電晶體M3r、電晶體M4r及保持部HCr附近的電連接結構相同。另外，電晶體M1-3br、電晶體M3-3br、電晶體M4-3br及保持部HC-3br附近的電連接結構與電晶體M1r、電晶體M3r、電晶體M4r及保持部HCr附近的電連接結構 相同。
再者，保持部HC-2b與佈線WL2b電連接，保持部HC-3b與佈線WL3b電連接，保持部HC-2br與佈線WL2b電連接，保持部HC-3br與佈線WL3b電連接。
在圖27的電路MP中，例如，與圖26的電路MP同樣地，電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例為W/L、2×W/L、4×W/L，將在電晶體M1的源極與汲極間流過的電流量設定為Iut的電位保持在保持部HC中，且將與該電位幾乎相同的電位保持在保持部HC-2b及保持部HC-3b中，由此可以與圖26的電路MP同樣地工作。
由於對保持部HC、保持部HC-2b及保持部HC-3b寫入幾乎相同的電位，所以也可以將佈線WL、佈線WL2b及佈線WL3b組合為一個佈線(未圖示)。
此外，例如，在使電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例相等，且將電晶體M1的源極與汲極間流過的電流量設定為I時，在電晶體M1-2b的源極與汲極間流過的電流量被設定為2I，在電晶體M1-3b的源極與汲極間流過的電流量被設定為4I，由此可以與圖26的電路MP同樣地工作。
此外，作為與圖27的電路MP不同的改變圖26的電路MP的電路結構，例如，也可以為圖28所示的電路MP。圖28的電路MP具有對圖26的電路MP加上電晶體M2-2b、電晶體M2-3b、電晶體M2-2br及電晶體M2-3br的結構。注意，與圖26同樣地，電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例例如為W/L、2×W/L、4×W/L。注意，電流量根據被設定時的大小決定，不依賴於W長或L長。因此，電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例也可以都相同。注意，此時，根據電流量各電晶體的閘極的電位不同。在使各電晶體的閘極的電位大致相同時，W長與L長的比例較佳為W/L、2×W/L、4×W/L。
此外，在本說明書等中，在沒有特別的說明的情況下，與電晶體M2及電晶體M2r同樣地，電晶體M2-2b、電晶體M2-3b、電晶體M2-2br及電晶 體M2-3br在開啟狀態時有時最後在線性區域中工作。換言之，包括如下情況：對上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
在電路MC中，電晶體M2-2b的第一端子與電晶體M2-3b的第一端子、電晶體M2的第一端子、電晶體M1的閘極、電晶體M1-2b的閘極、電晶體M1-3b的閘極、電容C1的第一端子電連接。電晶體M2-2b的第二端子與電晶體M1-2b的第二端子、電晶體M3-2b的第一端子、電晶體M3-2b的第一端子電連接。電晶體M2-3b的第二端子與電晶體M1-3b的第二端子、電晶體M3-3b的第一端子、電晶體M3-3b的第一端子電連接。電晶體M2-2b的閘極、電晶體M2-3b的閘極與佈線WL電連接。
此外，同樣地，在電路MCr中，電晶體M2-2br的第一端子與電晶體M2-3br的第一端子、電晶體M2r的第一端子、電晶體M1r的閘極、電晶體M1-2br的閘極、電晶體M1-3br的閘極、電容C1的第一端子電連接。電晶體M2-2br的第二端子與電晶體M1-2br的第二端子、電晶體M3-2br的第一端子、電晶體M3-2br的第一端子電連接。電晶體M2-3br的第二端子與電晶體M1-3br的第二端子、電晶體M3-3br的第一端子、電晶體M3-3br的第一端子電連接。電晶體M2-2br的閘極、電晶體M2-3br的閘極與佈線WL電連接。
此外，圖26所示的佈線X1L2b及佈線X1L3b在圖28中分別記載為佈線WX1L2b及佈線WX1L3b。
當設定在電晶體M1、電晶體M1-2b、電晶體M1-3b、電晶體M1r、電晶體M1-2br及電晶體M1-3br的每一個中流過的電流時，對佈線WL、佈線WX1L、佈線WX1L2b、佈線WX1L3b輸入高位準電位，使電晶體M2、電晶體M2-2b、電晶體M2-3b、電晶體M3、電晶體M3-2b及電晶體M3-3b都處於開啟狀態。此外，對佈線X2L、佈線X2L2b及佈線X2L3b輸入低位準電位，使電晶體M4、電晶體M4-2b、電晶體M4-3b、電晶體M4r、電晶體M4-2br及電晶體M4-3br處於關閉狀態。
此時，藉由使設定在電晶體M1、電晶體M1-2b及電晶體M1-3b的每一 個中的電流的總和從佈線OL向電路MC流過，例如，使7Iut流過，保持部HC的節點n1成為規定電位。這裡，藉由對佈線WL輸入低位準電位，使電晶體M2處於關閉狀態，在保持部HC的節點n1保持規定電位。由此，以Iut、2Iut、4Iut的電流在電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的源極與汲極間流過的方式進行設定。
此外，同樣地，藉由使設定在電晶體M1r、電晶體M1-2br及電晶體M1-3br的每一個中的電流的總和從佈線OLB向電路MCr流過，例如，使7Iut流過，保持部HCr的節點n1r成為規定電位。並且，藉由對佈線WL輸入低位準電位，在保持部HCr的節點n1保持規定電位，以Iut、2Iut、4Iut的電流在電晶體M1r、電晶體M1-2br及電晶體M1-3br的每一個的源極與汲極間流過的方式進行設定。
藉由構成圖28的電路MP，可以進行與圖26的電路MP同樣的工作。再者，藉由構成圖28的電路MP，可以減少在電路MC中在形成電晶體M1、電晶體M1-2b及電晶體M1-3b時產生的結構偏差的影響。此外，同樣地，可以減少在電路MCr中在形成電晶體M1r、電晶體M1-2br及電晶體M1-3br時產生的結構偏差的影響。
此外，作為圖26的電路MP的變形例子，也可以使保持部HC及保持部HCr具有彼此不同結構。在圖29所示的電路MP中，將包括在圖26的電路MP中的保持部HC及保持部HCr的每一個替換為電路HCS及電路HCSr。注意，與圖26同樣地，電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的W長與L長的比例為W/L、2×W/L、4×W/L。
電路HCS例如與佈線OL、佈線OLB電連接。電路HCS具有接收從佈線OL和佈線OLB中的一個或兩個輸入的資訊(電位、電流等)並保持對應於該資訊的電位的功能。此外，電路HCS與電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的閘極電連接。電路HCS具有將所保持的該電位施加到電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個的閘極的功能。因此，對應於從電路HCS供應的電位及W長與L長的比例的源極-汲極電流在電晶體M1、電晶體M1-2b及電晶體M1-3b的每一個中流過。注意，電路HCSr具有與電路HCS相同的功能，對應於從電路HCSr供應的電位及W長與L長的 比例的源極-汲極電流在電晶體M1r、電晶體M1-2br及電晶體M1-3br的每一個中流過。
圖30A示出包括在圖29所示的電路MP中的電路HCS及電路HCSr的具體例子。圖30A所示的電路HCS及電路HCSr作為一個例子具有包括SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構。注意，在圖30A中，為了示出電路HCS及電路HCSr所包括的電路元件的電連接結構，示出電路MP的整體。
注意，在電路HCS及電路HCSr包括SRAM時，由於SRAM保持高位準電位和低位準電位中的一個，所以設定在電路MP中的第一資料(權係數)例如侷限於2值(“-1”、“+1”的組合等)、3值(“-1”、“0”、“+1”的組合等)等。例如，在設定在電路MP中的第一資料(權係數)為“+1”時，在電路HCS中保持高位準電位，在電路HCSr中保持低位準電位即可。此外，例如，在設定在電路MP中的第一資料(權係數)為“-1”時，在電路HCS中保持低位準電位，在電路HCSr中保持高位準電位即可。此外，例如，在設定在電路MP中的第一資料(權係數)為“0”時，在電路HCS中保持低位準電位，在電路HCSr中保持低位準電位即可。
電路HCS包括電晶體M7、電晶體M7s、反相器環形電路IVR。反相器環形電路IVR包括反相器電路IV1、反相器電路IV2。
在本說明書等中，在沒有特別的說明的情況下，電晶體M7及電晶體M7s在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
反相器電路IV1及反相器電路IV2的每一個具有在對輸入端子輸入輸入信號時從輸出端子輸出該輸入信號的反轉信號的功能。因此，作為反相器電路IV1及反相器電路IV2的每一個例如可以使用反相器電路。圖30B示出反相器電路IV1及反相器電路IV2的結構例子。如圖30B所示，反相器電路IV1及反相器電路IV2可以由CMOS(Complementary MOS：互補金屬氧化物半導體)電路構成。注意，本發明的一個實施方式不侷限於此，例 如，也可以由僅使用n通道型電晶體或p通道型電晶體的單極性電路構成而不由CMOS電路構成。
作為反相器電路IV1及反相器電路IV2，例如可以採用NAND電路、NOR電路、XOR電路、組合上述電路的電路等。明確而言，在將反相器電路替換為NAND電路時，藉由對NAND電路的兩個輸入端子中的一方作為固定電位輸入高位準電位，可以使NAND電路用作反相器電路。另外，在將反相器電路替換為NOR電路時，藉由使NOR電路的兩個輸入端子中的一方作為固定電位輸入低位準電位，可以使NOR電路用作反相器電路。另外，在將反相器電路替換為XOR電路時，藉由對XOR電路的兩個輸入端子中的一方作為固定位準輸入高位準電位，可以使XOR電路用作反相器電路。
如上所述，在本說明書等中記載的反相器電路可以替換為NAND電路、NOR電路、XOR電路或組合上述電路的電路等的邏輯電路。因此，在本說明書等中，“反相器電路”也可以稱為“邏輯電路”。
電晶體M7的第一端子與佈線OL電連接，電晶體M7的第二端子與反相器電路IV1的輸入端子、反相器電路IV2的輸出端子、電晶體M1的閘極、電晶體M1-2b的閘極、電晶體M1-3b的閘極電連接，電晶體M7的閘極與佈線WL電連接。電晶體M7s的第一端子與佈線OLB電連接，電晶體M7s的第二端子與反相器電路IV1的輸出端子、反相器電路IV2的輸入端子電連接，電晶體M7s的閘極與佈線WL電連接。反相器電路IV1及反相器電路IV2的高電源電位輸入端子與佈線VEH電連接，反相器電路IV1及反相器電路IV2的低電源電位輸入端子與佈線VE電連接。
佈線VEH作為一個例子被用作供應恆電壓的佈線。作為該恆電壓，例如，可以為高位準電位的VDD或者高於低位準電位VSS且低於VDD的電位VDDL等。另外，該恆電壓較佳為根據電路MP的結構適當地設定。此外，例如，對佈線VAL也可以供應脈衝信號，而不供應恆電壓。注意，在本結構例子的說明中，佈線VEH被用作供應電位VDD的佈線。
注意，在圖30A及圖30B的電路MP中，電路HCS具有與電路HCSr大致相同的電路結構。因此，為了與電路HCS所包括的電路元件區分，對電 路HCSr所包括的電路元件的符號附上“r”。此外，電晶體M7r的第一端子與佈線OLB電連接，電晶體M7sr的第一端子與佈線OL電連接。
在對電路HCS及電路HCSr寫入資訊(例如，電位、電流等)時，對佈線WL施加高位準電位，使電晶體M7、電晶體M7s、電晶體M7r、電晶體M7sr處於開啟狀態。然後，對佈線OL輸入高位準電位和低位準電位中的一個，對佈線OLB輸入高位準電位和低位準電位中的另一個。尤其是，高位準電位較佳為與佈線VEH所供應的電位大致相等。這裡，例如，高位準電位為電位VDDL且低位準電位為電位VSS來進行說明。
在對電路HCS寫入VDDL和VSS中的一個且對電路HCSr寫入VDDL和VSS中的另一個之後，對佈線WL施加低位準電位，使電晶體M7、電晶體M7s、電晶體M7r及電晶體M7sr處於關閉狀態。由此，在電路HCS中，可以將VDDL和VSS中的一個保持在反相器環形電路IVR中且將VDDL和VSS中的另一個保持在反相器環形電路IVRr中。
在電路HCS及電路HCSr的每一個保持規定電位之後，與圖26的電路MP同樣地，對佈線X1L(在圖26中佈線WX1L)和佈線X2L中的一個輸入高位準電位，對另一個輸入低位準電位，對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位，對另一個輸入低位準電位，對佈線X1L3b和佈線X2L3b中的一個輸入高位準電位，對另一個輸入低位準電位，由此可以處理從電路MC或電路MCr向佈線OL或佈線OLB流過的電流量作為2值或3值的第一資料(權係數)與多值(在圖30A及圖30B的結構例子中，15值)的第二資料(神經元信號的值)之積。
例如可以將圖30A的電路MP改變為圖31所示的電路MP。圖31的電路MP具有在圖30A的電路MP中不設置電路HCSr的結構。作為具體結構，包括在反相器環形電路IVR中的反相器電路IV1的輸出端子與電路MCr的電晶體M1r的閘極、電路MCr的電晶體M1-2br的閘極、電路MCr的電晶體M1-3br的閘極電連接。
藉由構成圖31的電路MP的電路，可以與圖30A的電路MP同樣地工作。注意，圖31的電路MP由於在具有圖30A的電路MP中不設置電路HCSr的 結構，所以可以使其功耗低於圖30A的電路MP的功耗。
例如可以將圖30A的電路MP改變為圖32所示的電路MP。圖32的電路MP與圖22A及圖22B的電路MP同樣地具有對圖30A的電路MP加上佈線IL、佈線ILB的結構。
圖32的電路MP具有使圖30A的電路MP的佈線OL及佈線OLB所具有的功能分離的結構。
明確而言，圖30A的電路MP的佈線OL被用作對電路HCS輸入高位準電位或低位準電位的佈線、藉由電路MC對佈線VE供應電流的佈線、藉由電路MCr對佈線VEr供應電流的佈線。此外，圖30A的電路MP的佈線OLB被用作對電路HCSr輸入高位準電位或低位準電位的佈線、藉由電路MC對佈線VE供應電流的佈線、藉由電路MCr對佈線VEr供應電流的佈線。
另一方面，圖32的電路MP的佈線OL被用作藉由電路MC對佈線VE供應電流的佈線、藉由電路MCr對佈線VEr供應電流的佈線。此外，圖32的電路MP的佈線OLB被用作藉由電路MC對佈線VE供應電流的佈線、藉由電路MCr對佈線VEr供應電流的佈線。此外，圖32的電路MP的佈線IL被用作對電路HCS輸入高位準電位和低位準電位中的一個的佈線，圖32的電路MP的佈線ILB被用作對電路HCSr輸入高位準電位和低位準電位中的另一個的佈線。
藉由構成圖32的電路MP，可以與圖30A的電路MP同樣地工作。
在將圖32的電路MP的結構應用於圖2的運算電路110、圖3的運算電路120時，圖32的電路MP例如如圖33所示的電路MP那樣也可以具有不設置電晶體M7s及電晶體M7sr的結構。藉由構成圖33的電路MP，可以與圖30A的電路MP同樣地工作。
圖34示出與圖30A不同的包括在圖29所示的電路MP中的電路HCS及電路HCSr的具體例子。圖34所示的電路MP具有包括被稱為NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory：氧化物半 導體非揮發性隨機存取記憶體)的記憶體電路的結構。注意，圖34為了示出電路HCS及電路HCSr所包括的電路元件的電連接結構，示出電路MP的整體。
電路HCS包括電晶體M8、電容C2。
在本說明書等中，在沒有特別的說明的情況下，電晶體M8在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
電晶體M8的第一端子與佈線IL電連接，電晶體M8的第二端子與電容C2的第一端子、電晶體M1的閘極、電晶體M1-2b的閘極、電晶體M1-3b的閘極電連接，電晶體M8的閘極與佈線WL電連接。電容C2的第二端子與佈線VE電連接。
注意，在圖34所示的電路HCS中，使電晶體M8的第二端子與電容C2的第一端子的電連接點為節點n2。
此外，在圖34的電路MP中，電路HCS具有與電路HCSr大致相同的電路結構。因此，為了與電路HCS所包括的電路元件等區分，對電路HCSr所包括的電路元件等的符號附上“r”。此外，電晶體M8r的第一端子與佈線ILB電連接。
注意，在電路HCS及電路HCSr具有包括NOSRAM的結構時，可以在電路HCS及電路HCSr的每一個中保持高位準電位和低位準電位中的一個。因此，設定在電路MP中的第一資料(權係數)例如侷限於2值(“-1”、“+1”等)、3值(“-1”、“0”、“+1”等)等。例如，在設定在電路MP中的第一資料(權係數)為“+1”時，在電路HCS中保持高位準電位，在電路HCSr中保持低位準電位即可。此外，例如，在設定在電路MP中的第一資料(權係數)為“-1”時，在電路HCS中保持低位準電位，在電路HCSr中保持高位準電位即可。此外，例如，在設定在電路MP中的第一資料(權係數)為“0”時，在電路HCS中保持低位準電位，在電路HCSr中保持低位準電 位即可。注意，在電路HCS、電路HCSr中也可以不保持高位準電位或低位準電位的2值(數字值)而保持3值以上的數位值或類比值。
在對電路HCS及電路HCSr寫入資訊(這裡是電位)時，對佈線WL施加高位準電位，使電晶體M8及電晶體M8r處於開啟狀態。然後，對佈線IL輸入高位準電位和低位準電位中的一個，對佈線ILB輸入高位準電位和低位準電位中的另一個。這裡，例如，高位準電位為電位VDDL且低位準電位為電位VSS來進行說明。
在對電路HCS的電容C2的第一端子寫入VDDL和VSS中的一個且對電路HCSr的電容C2r的第一端子寫入VDDL和VSS中的另一個之後，對佈線WL施加低位準電位，使電晶體M8及電晶體M8r處於關閉狀態。由此，在電路HCS中，可以將VDDL和VSS中的一個保持在節點n2中且將VDDL和VSS中的另一個保持在節點n2r中。
在電路HCS及電路HCSr的每一個保持規定電位之後，與圖26的電路MP同樣地，對佈線X1L(在圖26中佈線WX1L)和佈線X2L中的一個輸入高位準電位，對另一個輸入低位準電位，對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位，對另一個輸入低位準電位，對佈線X1L3b和佈線X2L3b中的一個輸入高位準電位，對另一個輸入低位準電位，由此可以處理從電路MC或電路MCr向佈線OL或佈線OLB流過的電流量作為3位元的資料。
藉由構成圖34的電路MP的電路，可以與圖30A的電路MP同樣地工作。
圖29至圖34的每一個所示的電路MP具有包括一個電路HCS及一個電路HCSr的結構，但是電路MP也可以具有多個電路HCS及多個電路HCSr。
圖35所示的電路MP包括具有與電路HCS相同的功能的電路HCS-2b、電路HCS-3b、具有與電路HCSr相同的功能的電路HCS-2br、電路HCS-3br。明確而言，電路HCS-2b、電路HCS-3b、電路HCS-2br及電路HCS-3br具有接收從佈線OL和佈線OLB中的一個或兩個輸入的資訊(電位、電流等)且保持對應於該資訊的電位的功能。尤其是，電路HCS-2b具有施加保持在電晶體M1-2b的閘極中的電位的功能，電路HCS-3b具有施加保持在電晶體 M1-3b的閘極中的電位的功能，電路HCS-2br具有施加保持在電晶體M1-2br的閘極中的電位的功能，電路HCS-3br具有施加保持在電晶體M1-3br的閘極中的電位的功能。
作為電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br及電路HCS-3br的結構，例如，也可以具有所有的電路包括SRAM或NOSRAM的結構。此外，也可以具有選自電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br和電路HCS-3br中的一個以上的電路包括SRAM且其他電路包括NOSRAM的結構。
注意，包括在圖35的電路MP中的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br及電路HCS-3br的每一個與佈線OL及佈線OLB電連接，但是根據本發明的一個實施方式的電路MP的結構不侷限於此。例如，在圖35的電路MP中，也可以與圖32的電路MP同樣地設置佈線IL、ILB，使電路HCS、電路HCS-2b及HCS-3b與佈線IL、佈線ILB電連接。此外，例如，在圖35的電路MP中，也可以與圖33、圖34的電路MP同樣地設置佈線IL及佈線ILB，使電路HCS、電路HCS-2b及HCS-3b與佈線IL電連接，使電路HCSr、電路HCS-2br及電路HCS-3br與佈線ILB電連接。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子6〉
圖36所示的電路MP是作為多個保持部包括電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br且具有與圖35的電路MP不同的電路結構的一個例子。
在包括在圖36的電路MP中的電晶體M1的W長與L長的比例為W/L時，電晶體M1-2b的W長與L長的比例較佳為2×W/L，電晶體M1-3b的W長與L長的比例較佳為4×W/L。再者，電晶體M1r的尺寸較佳為與電晶體M1相同，電晶體M1-2br的尺寸較佳為與電晶體M1-2b相同，電晶體M1-3br的尺寸較佳為與電晶體M1-3b相同。
電路HCS與佈線OL、電晶體M1的閘極電連接，電路HCS-2b與佈線OL、 電晶體M1-2b的閘極電連接，電路HCS-3b與佈線OL、電晶體M1-3b的閘極電連接。
電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的第一端子與佈線VE電連接，電晶體M3的第一端子與電晶體M4的第一端子、電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的第二端子電連接。電晶體M3的第二端子與佈線OL電連接，電晶體M3的閘極與佈線X1L電連接。電晶體M4的第二端子與佈線OLB電連接，電晶體M4的閘極與佈線X2L電連接。
在圖36的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。此外，電晶體M3的第二端子與佈線OLB電連接，電晶體M4的第二端子與佈線OL電連接。
藉由在電路MCr所包括的電路HCSr、電路HCS-2br、電路HCS-3br中保持低位準電位，例如保持VSS，可以使電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個處於關閉狀態。此時，藉由在電路MC所包括的電路HCS、電路HCS-2b、電路HCS-3b的每一個保持高位準電位或低位準電位，根據保持在電路HCS、電路HCS-2b、電路HCS-3b的每一個中的電位決定在電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個中流過的電流的量。然後，藉由使電晶體M3處於開啟狀態，且使電晶體M4處於關閉狀態，可以將該電流從佈線OL藉由電路MC向佈線VE流過。此外，藉由使電晶體M3處於關閉狀態，且使電晶體M4處於開啟狀態，可以將該電流從佈線OLB藉由電路MC向佈線VE流過。
此外，藉由在電路MC所包括的電路HCS、電路HCS-2b、電路HCS-3b中保持低位準電位，例如保持VSS，可以使電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個處於關閉狀態。此時，藉由在電路MC所包括的電路HCSr、電路HCS-2br、電路HCS-3br的每一個保持高位準電位或低位準電位，根據保持在電路HCSr、電路HCS-2br、電路HCS-3br的每一個中的電位決定在電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個中流過的電流的量。然後，藉由使電晶體M3r處於開啟狀態，且使電晶體M4r處於關閉狀態，可以將該電路從佈線OLB藉由電路MCr向佈線VEr流過。此外，藉由使電 晶體M3r處於關閉狀態，且使電晶體M4r處於開啟狀態，可以將該電流從佈線OL藉由電路MCr向佈線VEr流過。
當在圖36的電路MP中例如保持正的第一資料(例如，這裡是權係數)時，在電路HCSr、電路HCS-2br、電路HCS-3br中保持低位準電位，在電路HCS、電路HCS-2b、電路HCS-3b的每一個中保持對應於正的第一資料(權係數)的電位的組合。另外，在圖36的電路MP中例如保持負的第一資料(權係數)時，在電路HCS、電路HCS-2b、電路HCS-3b中保持低位準電位，在電路HCSr、電路HCS-2br、電路HCS-3br的每一個中保持對應於負的第一資料(權係數)的電位的組合。
圖37示出包括在圖36所示的電路MP中的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的具體例子。圖37所示的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br具有包括SRAM的結構。注意，在圖37中，省略反相器電路IV1、反相器電路IV2的每一個的高電源電位輸入端子、低電源電位輸入端子的記載。此外，關於圖37所示的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的結構，參照包括在圖30A的電路MP中的電路HCS、電路HCSr的說明。
作為與圖37不同的具體例子，包括在圖36所示的電路MP中的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br如圖38所示也可以具有包括NOSRAM的結構。注意，關於圖38所示的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的結構，參照包括在圖34的電路MP中的電路HCS、電路HCSr的說明。
此外，圖36的電路MP作為一個例子可以變形為圖39所示的電路MP。圖39的電路MP如圖26至圖35所示的電路MP那樣是能夠處理多值的第二資料(例如，這裡是神經元的信號的值(運算值))的電路。圖39的電路MP具有對包括在圖36的電路MP中的電路MC加上電晶體M3-2x、電晶體M4-2x、電晶體M1x、電晶體M1x-2b、電晶體M1x-3b的結構。注意，包括在圖39的電路MP中的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br如圖37所示具有包括SRAM的結構。
另外，在本說明書等中，在沒有特別的說明的情況下，與電晶體M1同樣地，電晶體M1x、電晶體M1x-2b、電晶體M1x-3b在開啟狀態時有時最後在飽和區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在飽和區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M1x、電晶體M1x-2b、電晶體M1x-3b也可以在線性區域中工作。另外，在第一資料(權係數)為類比值時，電晶體M1x、電晶體M1x-2b、電晶體M1x-3b例如也可以根據第一資料(權係數)的大小有時在線性區域中工作，有時在飽和區域中工作。
另外，在本說明書等中，在沒有特別的說明的情況下，與電晶體M3、電晶體M4同樣地，電晶體M3-2x、電晶體M4-2x在開啟狀態時有時最後在線性區域中工作。換言之，包括如下情況：對上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。注意，本發明的一個實施方式不侷限於此。例如，電晶體M3-2x、電晶體M4-2x在開啟狀態時也可以在飽和區域中工作，也可以有時在線性區域工作有時在飽和區域工作。
包括在圖39的電路MP中的電晶體M1x的W長與L長的比例較佳為2×W/L。此外，電晶體M1x-2b的W長與L長的比例較佳為4×W/L。另外，電晶體M1x-4b的W長與L長的比例較佳為8×W/L。在配置更多的電晶體時，同樣地以2的冪增大W長與L長的比例即可。
電晶體M1x、電晶體M1x-2b、電晶體M1x-3b的每一個的第一端子與佈線VE電連接。電晶體M1x的閘極與電路HCS電連接，電晶體M1x-2b的閘極與電路HCS-2b電連接，電晶體M1x-3b的閘極與電路HCS-3b電連接。電晶體M3-2x的第一端子與電晶體M4-2x的第一端子、電晶體M1x、電晶體M1x-2b、電晶體M1x-3b的每一個的第二端子電連接。電晶體M3-2x的第二端子與佈線OL電連接，電晶體M3-2x的閘極與佈線X1L2x電連接。電晶體M4-2x的第二端子與佈線OLB電連接，電晶體M4-2x的閘極與佈線X2L2x電連接。
注意，在圖39的電路MP中，電路HCS具有與電路HCSr大致相同的電路結構。因此，為了與電路HCS所包括的電路元件等區分，對電路HCSr所包括的電路元件等的符號附上“r”。電晶體M3-2xr的第二端子與佈線OLB電連接，電晶體M4-2xr的第二端子與佈線OL電連接。
佈線X1L2x是用來切換電晶體M3-2x、電晶體M3-2xr的開啟狀態及關閉狀態的佈線，佈線X2L2x是用來切換電晶體M4-2x、M4-2xr的開啟狀態及關閉狀態的佈線。
當在電路HCS中保持高位準電位，例如保持VDDL時，在電晶體M1的源極與汲極間作為電流量流過Iut。此時，當在電路HCS-2b中保持高位準電位，例如保持VDDL時，由於電晶體M1-2b的W長與L長的比例為電晶體M1的W長與L長的比例的2倍，所以在電晶體M1-2b的源極與汲極間作為電流量流過2Iut。此外，當在電路HCS-3b中保持高位準電位，例如保持VDDL時，由於電晶體M1-3b的W長與L長的比例為電晶體M1的W長與L長的比例的4倍，所以在電晶體M1-3b的源極與汲極間作為電流量流過4Iut。
也就是說，根據保持在電路HCS、電路HCS-2b、電路HCS-3b的每一個中的電位，從電晶體M3的第一端子與電晶體M4的第一端子的電連接點藉由電路MC向佈線VE流過的電流每隔Iut從0變化至7Iut。這裡，將該電流量稱為IX1。
此外，當在電路HCS中保持高位準電位，例如保持VDDL時，由於電晶體M1x的W長與L長的比例為電晶體M1的W長與L長的比例的2倍，所以在電晶體M1x的源極與汲極間作為電流量流過2Iut。另外，當在電路HCS-2b中保持高位準電位，例如保持VDDL時，由於電晶體M1x-2b的W長與L長的比例為電晶體M1的W長與L長的比例的4倍，所以在電晶體M1x-2b的源極與汲極間作為電流量流過4Iut。另外，當在電路HCS-3b中保持高位準電位，例如保持VDDL時，由於電晶體M1x-3b的W長與L長的比例為電晶體M1的W長與L長的比例的8倍，所以在電晶體M1x-3b的源極與汲極間作為電流量流過8Iut。
也就是說，根據保持在電路HCS、電路HCS-2b、電路HCS-3b的每一個 中的電位，從電晶體M3-2x的第一端子與電晶體M4-2x的第一端子的電連接點藉由電路MC向佈線VE的電流每隔2Iut從0變化至14Iut。這裡，將該電流量稱為IX2。也就是說，IX2=2IX1成立。
這裡，考慮在圖39的電路MP中設定正的第一資料(權係數)時，對佈線X1L、佈線X2L、佈線X1L2x、佈線X2L2x的每一個施加高位準電位或低位準電位的情況。
在對佈線X1L、佈線X2L、佈線X1L2x、佈線X2L2x的每一個供應低位準電位時，在電路MC中，電晶體M3、電晶體M3x-2、電晶體M4、電晶體M4x-2成為關閉狀態。此時，電流不從佈線OL藉由電路MC向佈線VE流過。
在對佈線X1L供應高位準電位，且對佈線X2L、佈線X1L2x、佈線X2L2x的每一個供應低位準電位時，在電路MC中，電晶體M3處於開啟狀態，電晶體M3x-2、電晶體M4、電晶體M4x-2處於關閉狀態。此時，從佈線OL藉由電路MC向佈線VE作為電流量流過IX1。
在對佈線X2L供應高位準電位，且對佈線X1L、佈線X1L2x、佈線X2L2x的每一個供應低位準電位時，在電路MC中，電晶體M4處於開啟狀態，電晶體M3、電晶體M3x-2、電晶體M4x-2處於關閉狀態。此時，從佈線OLB藉由電路MC向佈線VE作為電流量流過IX1。
在對佈線X1L2x供應高位準電位，且對佈線X1L、佈線X2L、佈線X2L2x的每一個供應低位準電位時，在電路MC中，電晶體M3-2x處於開啟狀態，電晶體M3、電晶體M4、電晶體M4x-2處於關閉狀態。此時，從佈線OL藉由電路MC向佈線VE作為電流量流過IX2=2IX1。
在對佈線X2L2L供應高位準電位，且對佈線X1L、佈線X1L2x、佈線X1L2x的每一個供應低位準電位時，在電路MC中，電晶體M4-2x處於開啟狀態，電晶體M3、電晶體M4、電晶體M3x-2處於關閉狀態。此時，從佈線OLB藉由電路MC向佈線VE作為電流量流過IX2=2IX1。
再者，在對佈線X1L、佈線X1L2x供應高位準電位，對佈線X2L、佈線 X2L2x的每一個供應低位準電位時，在電路MC中，電晶體M3、電晶體M3-2x處於開啟狀態，電晶體M4、電晶體M4x-2處於關閉狀態。此時，從佈線OL藉由電路MC向佈線VE作為電流量流過IX1+IX2=3IX1。
同樣地，在對佈線X2L、佈線X2L2x供應高位準電位，且對佈線X1L、佈線X1L2x的每一個供應低位準電位時，在電路MC中，電晶體M4、電晶體M4x-2處於開啟狀態，電晶體M3、電晶體M3-2x處於關閉狀態。此時，從佈線OLB藉由電路MC向佈線VE作為電流量流過IX1+IX2=3IX1。
如上所述，包括在圖39的電路MP中的電路MC可以將對應於保持在電路HCS、電路HCS-2b、電路HCS-3b的每一個中的電位的電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過，且根據輸入到佈線X1L、佈線X2L、佈線X1L2x、佈線X2L2x的電位將該電流增大0倍、1倍、2倍、3倍而將其輸出。
在上述中，說明在圖39的電路MP中設定正的第一資料(權係數)的例子，也與在圖39的電路MP中設定負的第一資料(權係數)的情況相同，電路MP可以將電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過，且根據輸入到佈線X1L、佈線X2L、佈線X1L2x、佈線X2L2x的電位，將該電流增大0倍、1倍、2倍、3倍而將其輸出。
當在圖39的電路MP中設定0的第一資料(權係數)時，對電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個供應低位準電位，例如供應VSS即可。由此，可以在電晶體M1、電晶體M1-2b、電晶體M1-3b、電晶體M1r、電晶體M1-2br、電晶體M1-3br、電晶體M1x、電晶體M1x-2b、電晶體M1x-3b、電晶體M1xr、電晶體M1x-2br、電晶體M1x-3br的每一個的源極與汲極間流過的電流量設定為0。由此，不管佈線X1L、佈線X2L、佈線X1L2x、佈線X2L2x所供應的電位如何，電流不從佈線OL向電路MC或電路MCr流過，電流不從佈線OLB向電路MC或電路MCr流過。
藉由使保持在電路HCS、電路HCS-2b、電路HCS-3b的每一個中的電位為對應於第一資料(權係數)的電位，使輸入到佈線X1L、佈線X2L、佈線 X1L2x、佈線X2L2x的電位為對應於第二資料(神經元的信號的值)的電位，可以處理從佈線OL或佈線OLB藉由電路MC向佈線VE流過的電流的量作為第一資料(權係數)與第二資料(神經元的信號的值)之積。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子7〉
在結構例子1至結構例子6中，說明可以以電路MP所保持的第一資料(例如，這裡是權係數)為“正的多值”、“0”、“負的多值”計算第一資料與第二資料(例如，這裡是神經元的信號的值)之積的電路MP，在本結構例子中，作為一個例子，說明可以計算第一資料(權係數)的“正的多值”、“0”、“負的多值”與第二資料(神經元的信號的值)的“+1”、“0”的2值之積的電路MP。
圖40所示的電路MP是圖16A的電路MP中不設置電晶體M4、電晶體M4r的電路。另外，該電路MP中不設置有電晶體M4、電晶體M4r，所以在圖40中，也不設置有用來對電晶體M4、電晶體M4r的各閘極輸入電位的佈線X2L。另外，在圖40中將相當於佈線X1L的佈線記為佈線WXL。注意，這裡，示出用於圖16A情況的例子，但是本發明的一個實施方式不侷限於此。在其他圖式中，也可以同樣地不設置電晶體M4、電晶體M4r。
設定在圖40的電路MP中的第一資料(權係數)與設定在圖15A的電路MP中的第一資料(權係數)相同。因此，設定在圖40的電路MP中的第一資料(權係數)參照圖15A的電路MP的說明。作為該第一資料(權係數)例如可以為“-2”、“-1”、“0”、“+1”、“+2”。
另外，對圖40的電路MP輸入的第二資料(神經元的信號的值)在對佈線WXL施加高位準電位時設定為“+1”，在對佈線WXL施加低位準電位時設定為“0”。
圖40的電路MP的工作參照結構例子1的工作例子的說明。
當在圖40的電路MP中如上那樣地定義第一資料(權係數)及所輸入 的第二資料(神經元的信號的值)時，關於各權係數，以下表表示：藉由對電路MP輸入第二資料(神經元的信號的值)，從佈線OL的節點outa輸出的電流IOL的變化的有無；以及從佈線OLB的節點outb輸出的電流IOLB的變化的有無。注意，在下表中，將高位準電位記為high，將低位準電位記為low。
Figure 109103086-A0202-12-0126-144
如上表所示，圖40的電路MP可以計算第一資料(權係數)的正的多值或負的多值與第二資料(神經元的信號的值)的“+1”、“0”的2值之積。注意，第一資料(權係數)不侷限於5值，也可以為2值，也可以為5值以外的多值。作為2值，例如可以為“+1”、“0”的2值或者“+1”、“-1”的2值。此外，第一資料(權係數)例如也可以為類比值或多位元(多值)的數位值。
注意，在本工作例子中，在電路MP的電路MC、電路MCr的保持部HC、保持部HCr的每一個中設定的電流為多值，所設定的電流也可以為類比值。例如，在第一資料(權係數)為“正的類比值”時，在保持部HC的節點n1中設定類比值的電流，在節點n1中保持對應於該電流的電位，在保持部HCr的節點n1r中保持低位準電位。在第一資料(權係數)為“負的類比值” 時，例如，在保持部HC的節點n1中保持低位準電位，在保持部HC的節點n1r中設定類比值的電流，在節點n1r中保持對應於該電流的電位。電流IOL及電流IOLB的電流的高低成為對應於類比電位的高低。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子8〉
接著，對包括在電路ILD中的電晶體及包括在電路MP中的電晶體具有相同的極性時的電路MP的結構例子進行說明。
這裡，說明在包括在電路ILD的電流源電路ISC中的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)具有包括圖8C的n通道型電晶體的結構時，所包括的電晶體都是n通道型電晶體的電路MP的結構例子。
圖41A所示的電路MP是改變圖21A的電路MP的結構的電路，圖41A的電路MP與圖21A的電路MP的不同之處在於保持部HC的結構、電晶體M1的背閘極的連接點。因此，省略圖41A的電路MP中的與圖21A的電路MP相同的連接結構的部分的說明。
在圖41A的電路MP中，保持部HC包括電晶體M9、電容C3。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M9在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
電晶體M1的閘極與電晶體M9的第一端子、電容C3的第一端子電連接。電晶體M9的第二端子與佈線VE電連接。電晶體M1的背閘極與電晶體M1的第二端子、電容C3的第二端子、電晶體M3的第一端子、電晶體M4的第一端子電連接。
藉由電連接電晶體M1的背閘極與電晶體M1的第二端子對電晶體M1的第一端子供應高位準電位，有時可以提高電晶體M1的臨界電壓。注意，本 發明的一個實施方式的半導體裝置不侷限於此，例如，圖41A的電路MP也可以具有電晶體M1的背閘極與供應低位準電位的佈線等電連接的結構。另外，例如，圖41A的電路MP也可以具有電晶體M1不包括背閘極的結構。
注意，在圖41A所示的保持部HC中，將電晶體M1的閘極、電晶體M9的第一端子、電容C3的第一端子的電連接點記為節點n3。
在圖41A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。
在圖41A的電路MP中，作為佈線VE、佈線VEr所供應的電位，例如較佳為高位準電位。在圖8C所示的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)中，由於佈線VSO為低位準電位，所以佈線VE、佈線VEr所供應的電位為高位準電位，可以將電流從電路MC或電路MCr藉由佈線OL、佈線OLB向電路ILD流過。這裡，將佈線VE、佈線VEr所供應的電位設定為VDD進行說明。
在圖41A的電路MC中，當設定在電晶體M1的源極與汲極間流過的電流(設定第一資料(例如，這裡是權係數))時，對佈線WX1L、佈線WL施加高位準電位，使電晶體M3、電晶體M9處於開啟狀態。由此，保持部HC的節點n3的電位成為VDD。然後，藉由在圖8A的電流源電路ISC中生成電流，該電流從佈線VE藉由電晶體M1的源極與汲極間、電路MC的電晶體M3的源極與汲極間、佈線OL向電流源電路ISC流過。此時，根據電容C3的第二端子的電位(電晶體M1的第二端子的電位)決定該電流。這裡，藉由對佈線WX1L、佈線WL供應低位準電位，且使電晶體M3、M9處於關閉狀態，可以在電容C3中保持電晶體M1的閘極與電晶體M1的第二端子之間的電壓。由此，可以在電晶體M1的源極與汲極間設定該電流。然後，藉由對佈線WX1L、佈線X2L的每一個供應規定電位，使電晶體M3和電晶體M4中的一個處於開啟狀態，使電晶體M3和電晶體M4中的另一個處於關閉狀態，可以將被設定的電流從佈線VE藉由電路MC向佈線OL或佈線OLB流過。
圖41B示出圖41A的電路MP的結構的變形例子。圖41B的電路MP與 圖41A的電路MP的不同之處在於電晶體M9的第二端子與佈線VA電連接而不與佈線VE電連接，電晶體M9r的第二端子與佈線VA電連接而不與佈線VEr電連接。
佈線VA例如被用作供應恆電壓的佈線。尤其是，該恆電壓較佳為高於接地電位、低位準電位、VSS且低於佈線VE所供應的高位準電位、VDD的電位。這裡，佈線VA所供應的恆電壓為VM，電位VM為高於接地電位、低位準電位、VSS且低於佈線VE所供應的高位準電位、VDD的電位。
在圖41A的電路MP中，在電晶體M1的第二端子的電位為VS時，電晶體M1的源極與汲極間電壓為VDD-VS。此外，在對電晶體M1的閘極輸入VM時，電晶體M1的閘極與源極間電壓為VM-VS。為了使電晶體M1在飽和區域中工作，在將電晶體M1的臨界電壓設定為Vth時，滿足VDD-VS>VM-VS-Vth的關係即可。在電晶體M1為常開啟特性時，即使閘極與源極間電壓VM-VS為負值，閘極與源極間電壓VDD-VS也為正值，因此電晶體M1可以在飽和區域中工作。
注意，常開啟特性是指即使不對電晶體的閘極施加電壓也存在通道，而電流流過該電晶體的狀態。
此外，在圖41B的電路MP中，也可以將佈線VA及佈線VAr組合為一個佈線。例如，如圖41C所示的電路MP，也可以將佈線VA及佈線VAr作為佈線VA組合為一個佈線，沿著列方向上設置。注意，佈線VA也可以沿著行方向上設置而不是列方向(未圖示)。
接著，對與圖41A至圖41C不同的定電流源電路ISC1(定電流源電路ISC2、定電流源電路ISC3)及電路MP為n通道型電晶體的單極性電路時的電路MP的結構例子進行說明。
圖42所示的電路MP是圖41A的電路MP以能夠處理多值的第二資料(例如，這裡是神經元的信號的值(運算值))的方式變形的電路。
包括在圖42的電路MP中的電路MC除了圖41A的電路MP所包括的電 路元件以外還包括電晶體M1-2b、電晶體M3-2b、電晶體M4-2b、電晶體M10、保持部HC-2b。
在本說明書等中，在沒有特別的說明的情況下，與電晶體M1同樣地，電晶體M1-2b在開啟狀態時有時最後在飽和區域中工作。也就是說，對上述各電晶體的閘極電壓、源極電壓及汲極電壓有時進行適當的偏壓，使得該電晶體在飽和區域中工作。注意，本發明的一個實施方式不侷限於此。為了減小所供應的電壓的振幅值，電晶體M1-2b也可以在線性區域中工作。另外，在第一資料(權係數)為類比值時，電晶體M1-2b例如也可以根據第一資料(權係數)的大小有時在線性區域中工作，有時在飽和區域中工作。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體M3-2b、電晶體M4-2b、電晶體M10在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
接著，說明圖42的電路MP的結構。注意，省略圖42的電路MP中的與圖41A的電路MP相同的結構的部分的說明。
保持部HC-2b具有與保持部HC相同的結構。因此，在說明包括在保持部HC-2b中的電路元件等時，有時使用包括在保持部HC中的電路元件的符號進行說明。
在圖42的電路MP的電路MC中，電晶體M1-2b的第一端子與佈線VE電連接。電晶體M1-2b的第二端子與電晶體M1-2b的背閘極、電晶體M3-2b的第一端子、電晶體M4-2b的第一端子電連接。電晶體M1-2b的閘極與保持部HC-2b的電晶體M9的第一端子、保持部HC-2b的電容C1的第一端子電連接。保持部HC-2b的電容C3與電晶體M10的第一端子、電晶體M1的第二端子電連接。電晶體M3-2b的第二端子與佈線OL電連接。電晶體M3-2b的閘極與佈線X1L2b電連接。電晶體M4-2b的第二端子與佈線OLB電連接。電晶體M4-2b的閘極與佈線X2L2b電連接。電晶體M10的第二端子與電晶體M1的第二端子、電晶體M3的第一端子、電晶體M4的第一端子、保持部 HC的電容C3的第二端子電連接。保持部HC-2b的電晶體M9的第二端子與保持部HC的電晶體M9的第一端子電連接。保持部HC-2b的電晶體M9的閘極、電晶體M10的閘極、與佈線WL電連接。
注意，在圖42的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。此外，電晶體M3-2br的第二端子與佈線OLB電連接，電晶體M4-2br的第二端子與佈線OL電連接。
在圖42的電路MP中，電晶體M3、電晶體M3-2b、電晶體M3r、電晶體M3-2br、電晶體M4、電晶體M4-2b、電晶體M4r、電晶體M4-2br的尺寸例如通道長度及通道寬度較佳為彼此相等。藉由採用上述電路結構，有可能有效地進行佈局。
在圖42的電路MP中，包括在保持部HCr、保持部HC-2br中的每一個的電晶體M9r的尺寸例如通道長度及通道寬度較佳為與包括在保持部HC、保持部HC-2b中的每一個的電晶體M9相等。此外，電晶體M10r的尺寸較佳為與電晶體M10相等。
此外，在電晶體M1的W長與L長的比例為W/L時，電晶體M1-2b的W長與L長的比例較佳為2W/L。此外，電晶體M1r的尺寸較佳為與電晶體M1相等，電晶體M1-2br的尺寸較佳為與電晶體M1-2b相等。
佈線X1L2b是用來切換電晶體M3-2b、電晶體M3-2br的開啟狀態及關閉狀態的佈線，佈線X2L2b是用來切換電晶體M4-2b、電晶體M4-2br的開啟狀態及關閉狀態的佈線。
接著，對圖42的電路MP中的電流的設定的方法(第一資料(權係數)的設定方法)進行說明。
首先，對佈線WX1L、佈線WL供應高位準電位，使電晶體M3、電晶體M10、保持部HC的電晶體M9、保持部HC-2b的電晶體M9處於開啟狀態。由此，保持部HC的節點n3的電位成為VDD，保持部HC-2b的節點n3的電位 成為VDD。然後，藉由在圖8A的電流源電路ISC中作為電流量生成3Iut的電流，從佈線VE向電晶體M1的源極與汲極間及電晶體M1-2b的源極與汲極間的兩者不同的電流流過。明確而言，由於電晶體M1-2b的W長與L長的比例為電晶體M1的W長與L長的比例的2倍，所以在電晶體M1的源極與汲極間流過的電流的量為Iut，在電晶體M1-2b的源極與汲極間流過的電流的量為2Iut。在電晶體M1與電晶體M1-2b的每一個的源極與汲極間流過的電流藉由電晶體M3的源極與汲極間、佈線OL向電流源電路ISC流過。此時，保持部HC的電容C3的第二端子的電位(電晶體M1的第二端子的電位)根據在電晶體M1的源極與汲極間流過的電流決定，保持部HC-2b的電容C3的第二端子的電位(電晶體M1-2b的第二端子的電位)根據在電晶體M1-2b的源極與汲極間流過的電流決定。這裡，藉由對佈線WX1L、佈線WL供應低位準電位，使電晶體M3、M10、保持部HC的電晶體M9、保持部HC-2b的電晶體M9處於關閉狀態，可以在保持部HC的電容C3中保持電晶體M1的閘極與電晶體M1的第二端子之間的電壓，可以在保持部HC-2b的電容C3中保持電晶體M1-2b的閘極與電晶體M1-2b的第二端子之間的電壓。由此，可以在將電晶體M1的源極與汲極間流過的電流的量設定為Iut，可以在將電晶體M1-2b的源極與汲極間流過的電流的量設定為2Iut。
然後，藉由根據第二資料(神經元的信號的值)對佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b的每一個供應規定電位，可以在電路MP中計算所設定的第一資料(權係數)與第二資料(神經元的信號的值)之積。注意，關於多值的第一資料(權係數)與多值的第二資料(神經元的信號的值)之積的計算的詳細內容，在結構例子5中進行說明。
注意，可以將圖42的電路MP的結構改變為圖43的電路MP的結構。圖43的電路MP相當於在圖42的電路MP中保持部HC-2b的電晶體M9的第二端子的連接對象從保持部HC的電晶體M9的第一端子改變為佈線VE，保持部HC-2br的電晶體M9r的第二端子的連接對象從保持部HCr的電晶體M9r的第一端子改變為佈線VEr的結構。圖43的電路MP可以與圖42的電路MP同樣地工作。
此外，圖42的電路MP及圖43的電路MP如圖41B的電路MP那樣也可以將佈線VE分為佈線VE及佈線VA且將佈線VEr分為佈線VEr及佈線VAr。 圖44所示的電路MP具有在圖42的電路MP中將佈線VE分為佈線VE及佈線VA的結構，圖45所示的電路MP具有在圖43的電路MP中將佈線VE分為佈線VE及佈線VA的結構。
圖44的電路MP、圖45的電路MP可以與圖42、圖43的每一個的電路MP同樣地工作。注意，如圖42、圖43、圖44、圖45等所示，在電容C3與電晶體M1等的源極端子連接，該源極端子不與電源線等連接，其汲極端子與電源線等連接的情況下，在將正電流從電路ILD藉由切換電路TW[j]供應給佈線OL或佈線OLB時，佈線VCN所供應的恆電壓較佳為供應給佈線VE或佈線VA的電壓，例如為高位準電位(例如VDD等)。也就是說，在從佈線VCN供應恆電壓時，電容C3的兩端的電位差較佳為近於零。也就是說，較佳為使電晶體M1處於關閉狀態。換言之，較佳為對佈線VCN供應電流不從電路MC輸出的電位。另一方面，較佳為將佈線VCN2設定為VSS或接地電位等的低位準的電位。由此，藉由從電路MP輸出的電流可以改變佈線OL及佈線OLB的電位。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子9〉
圖46示出能夠用於圖14的運算電路170的電路BS及電路MP的一個例子。
作為電路BS，例如，如圖46所示，可以使用圖40的電路MP。電路BMC相當於圖40的電路MP的電路MC，電路BMCr相當於圖40的電路MP的電路MCr。電晶體M11相當於圖40的電路MP的電晶體M1，電晶體M12相當於圖40的電路MP的電晶體M12，電晶體M13相當於圖40的電路MP的電晶體M13，電容C4相當於圖40的電路MP的電容C1，節點n4相當於圖40的電路MP的節點n1。此外，佈線WXBS相當於圖40的電路MP的佈線WXL，佈線WLBS相當於圖40的電路MP的佈線WL，佈線VF相當於圖40的電路MP的佈線VE。因此，關於圖46所示的電路BS的結構，參照圖40的電路MP的說明。
作為電路MP，例如，如圖46所示，可以使用圖15A的電路MP。因此，關於圖46所示的電路MP的結構，參照圖15A的電路MP的說明。
在圖46的電路BS中，電路BMC具有與電路BMCr大致相同的電路結構。此外，在電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路BS所包括的電路元件等區分，對電路BSr所包括的電路元件等的符號附上“r”，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。
當在電路BS中設定“正偏置”時，與圖40的電路MP的工作同樣地，對佈線WXBS、佈線WLBS供應高位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於開啟狀態即可。然後，在圖8A的電流源電路ISC中，選擇對應於該偏置的電流，使佈線OL與電流源電路ISC之間處於導通狀態。由此，該電流從電流源電路ISC藉由佈線OL及電路BMC向佈線VF流過，節點n4的電位成為對應於該電流的電位。此外，此時，藉由使佈線OLB與佈線VCN之間處於導通狀態，對電路BMCr一側的節點n4r從佈線VCN供應電位VSS，所以節點n4r的電位成為VSS。然後，藉由對佈線WXBS、佈線WLBS供應低位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於關閉狀態，可以保持節點n4、節點n4r的電位。由此，可以在電路BS中設定“正偏置”。
此外，當在電路BS中設定“負偏置”時，對佈線WXBS、佈線WLBS供應高位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於開啟狀態。然後，在圖8A的電流源電路ISC中，選擇對應於該偏置的電流，使佈線OLB與電流源電路ISC之間處於導通狀態。由此，該電流從電流源電路ISC藉由佈線OLB及電路BMCr向佈線VFr流過，節點n4r的電位成為對應於該電流的電位。此外，此時，藉由使佈線OL與佈線VCN之間處於導通狀態，對電路BMC一側的節點n4從佈線VCN供應電位VSS，所以節點n4的電位成為VSS。然後，對佈線WXBS、佈線WLBS供應低位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於關閉狀態，可以保持節點n4、節點n4r的電位。由此，可以在電路BS中設定“負偏置”。
當在電路BS中設定“0的偏置”時，對佈線WXBS、佈線WLBS供應高位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於開啟狀態，使佈線OL及佈線OLB與佈線VCN之間處於導通狀態，節點n4、n4r 的電位成為VSS。然後，對佈線WXBS、佈線WLBS供應低位準電位，使電晶體M12、電晶體M13、電晶體M12r、電晶體M13r處於關閉狀態，保持節點n4、節點n4r的每一個的電位VSS，由此可以在電路BS中設定“0的偏置”。
此外，根據情況，當在電路BS中設定偏置時，也可以對節點n4、節點n4r的每一個供應VSS以外的電位。
當在電路BS中設定偏置之後，在電路MP中保持第一資料(例如，這裡是權係數)，對電路MP供應第二資料(例如，這裡是神經元的信號的值)即可。明確而言，在電路MP中設定對應於該權係數的電流，對電路MP從佈線WX1L、佈線X2L的每一個供應對應於第二資料(神經元的信號的值)的電位。再者，藉由在電路BS中對佈線WXBS供應高位準電位，可以對在電路MP中計算的第一資料(權係數)與第二資料(神經元的信號的值)之積供應在電路BS中設定的偏置。
此外，首先在電路MP中保持第一資料(權係數)，在電路MP中計算第一資料(權係數)與第二資料(神經元的信號的值)之積一次，然後根據該計算結果在電路BS中設定偏置，再次進行運算。也就是說，也可以根據運算結果進行適當地改變偏置的工作。
注意，在圖46的結構例子中示出佈線VF、佈線VFr、佈線VE、佈線VEr，本發明的一個實施方式不侷限於此。例如，在圖46的結構中，也可以將佈線VF及佈線VE組合為一個佈線，且將佈線VFr及佈線VEr組合為一個佈線。此外，例如，如圖16B的電路MP，在圖46的結構中，也可以將佈線VF及佈線VFr組合為一個佈線，且將佈線VE及佈線VEr組合為一個佈線。此外，例如，在圖46的結構中，也可以將佈線VF、佈線VFr、佈線VE、佈線VEr組合為一個佈線。例如，在圖46的結構中，也可以將選自佈線VF、佈線VFr、佈線VE、佈線VEr中兩個以上的佈線組合為一個佈線。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
〈結構例子10〉
接著，對能夠用於圖10所示的電路MP的電路結構的例子進行說明。
圖47A所示的電路MP例如為能夠用於圖7的運算電路140的圖10的電路MP的結構例子。注意，圖47A的電路MP相當於在圖40所示的電路MP中將電晶體M3及電晶體M3r組合為一個電晶體且將佈線VE及佈線VEr組合為一個佈線的電路。明確而言，圖40所示的電路MP的電晶體M3及電晶體M3r在圖47A的電路MP中組合為電晶體MZ，圖40所示的電路MP的佈線VE及佈線VEr在圖47A的電路MP中組合為佈線VE。
在圖47A的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件區分，對電路MCr所包括的電路元件的符號附上“r”。
另外，在本說明書等中，在沒有特別的說明的情況下，電晶體MZ在開啟狀態時最後在線性區域中工作。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在線性區域中工作。
另外，電路MC包括保持部HC及電晶體M20，電路MCr包括保持部HCr及電晶體M20r。
電晶體M20的第一端子與電晶體MZ的第一端子電連接，電晶體M20的閘極與電晶體M1的第二端子及電容C1的第一端子電連接，電晶體M20的第二端子與佈線OL電連接。電容C1的第二端子與佈線VL電連接。電晶體M20的第一端子與佈線OL電連接。
電晶體M20r的第一端子與電晶體MZ的第一端子電連接，電晶體M20r的閘極與電晶體M1r的第二端子及電容C1r的第一端子電連接，電晶體M20r的第二端子與佈線OLB電連接。電容C1r的第二端子與佈線VL電連接。電晶體M1的第一端子與佈線OLB電連接。
佈線VL例如被用作供應恆電壓的佈線。作為該恆電壓，例如可以採用低位準電位的VSS、接地電位(GND)等。
包括在圖47A的電路MP中的保持部HC、保持部HCr與圖15A等所示的包括在電路MP中的保持部HC、保持部HCr同樣地可以設定相當於權係數的電流量。明確而言，例如，在保持部HC中，對佈線XL供應規定電位使電晶體MZ處於開啟狀態，對佈線WL供應規定電位使電晶體M1處於開啟狀態，將相當於權係數的電流量從佈線OL向電容C1的第一端子及電晶體M20的第二端子流過。此時，由於電晶體M20成為二極體連接，所以電晶體M20的閘極與源極間電壓根據該電流量(在源極與汲極間流過的電流的量)決定。此時，在電晶體M20的源極的電位為佈線VL所供應的電位時，決定電晶體M20的閘極的電位。這裡，藉由使電晶體M1處於關閉狀態，可以保持電晶體M20的閘極的電位。注意，與保持部HCr同樣地，藉由將相當於權係數的電流量從佈線OLB向電容C1r的第一端子及電晶體M20r的第二端子流過，可以將對應於該電流量的電位保持在電晶體M20r的閘極中。
這裡，例如，作為設定在圖48A至圖48C的電路MP中的權係數，當在保持部HC的電晶體M20中被設定為Iut的電流流過且在保持部HCr的電晶體M20r中被設定為電流不流過時，該權係數為“+1”，當在保持部HC的電晶體M20中被設定為電流不流過且在保持部HCr的電晶體M20r中被設定為Iut的電流流過時，該權係數為“-1”，當在保持部HC、保持部HCr的每一個的電晶體M20、電晶體M20r中被設定為電流不流過時，該權係數為“0”。
藉由在保持部HC及保持部HCr的每一個中設定對應於權係數的電流，決定電晶體M20及電晶體M20r的每一個的閘極的電位。這裡，例如藉由對佈線XL供應對應於神經元的信號的值的電位，決定在佈線OL及/或佈線OLB與電路MP之間流過的電流。例如，在對佈線XL作為“+1”的第二資料供應高位準電位時，佈線VL所供應的恆電壓被供應到電晶體M20的第一端子、電晶體M20r的第一端子。此外，例如，在對佈線XL作為“0”的第二資料供應低位準電位時，佈線VL所供應的恆電壓不被供應到電晶體M20的第一端子、電晶體M20r的第一端子。也就是說，電流不在電晶體M20及電晶體M20r中流過。
這裡，當在電晶體M20中作為電流量設定Iut時，藉由對電晶體M20的源極從佈線VL供應電位，在電晶體M20的第一端子與第二端子之間作為電流量流過Iut。此外，在以電流不在電晶體M20中流過的方式設定時，即使 對電晶體M20的源極從佈線VL供應電位，電流也不在電晶體M20的第一端子與第二端子之間流過。同樣地，當在電晶體M20r中作為電流量設定Iut時，藉由對電晶體M20r的源極從佈線VL供應電位，在電晶體M20r的第一端子與第二端子之間作為電流量流過Iut。此外，當以電流不在電晶體M20r中流過的方式設定時，即使對電晶體M20r的源極從佈線VL供應電位，電流也不在電晶體M20r的第一端子與第二端子之間流過。
也就是說，將上述內容總合，在權係數與神經元的信號的值之積為“+1”時，Iut的電流量在電路MC與佈線OL之間流過，而電流不在電路MCr與佈線OLB之間流過。此外，在權係數與神經元的信號的值之積為“-1”時，Iut的電流量在電路MCr與佈線OLB之間流過，而電流不在電路MC與佈線OL之間流過。另外，在權係數與神經元的信號的值之積為“0”時，電流不在電路MC與佈線OL之間流過，且電流不在電路MCr與佈線OLB之間流過。
如上所述，圖47A的電路MP可以計算權係數的“+1”、“-1”、“0”的3值與神經元的信號(運算值)的“+1“、“0”的2值之積。此外，圖47A的電路MP與在結構例子7中說明的電路MP同樣地，作為一個例子，改變在電晶體M20及電晶體M20r中設定的電流量，由此可以計算第一資料(權係數)的“正的多值”、“0”、“負的多值”與第二資料(神經元的信號的值)的“+1”、“0”的2值之積。
圖47A所示的電路MP例如可以改變為圖47B所示的電路MP。圖47B所示的電路MP與圖47A的電路MP的不同之處在於電容C1的第二端子及電容C1r的第二端子與佈線CVL電連接，而不與佈線VL電連接。
佈線CVL例如被用作供應恆電壓的佈線。作為該恆電壓，例如可以採用高位準電位、低位準電位、接地電位等。
注意，本結構例子可以與本說明書所示的其他結構例子等適當地組合。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，說明能夠進行多值的第一資料(例如，權係數和神經元的信號中的一個等)與多值的第二資料(例如，權係數和神經元的信號中的另一個等)的積和運算的半導體裝置或該半導體裝置的工作方法。
〈工作方法例子1〉
首先，對使用在上述實施方式中說明的半導體裝置等進行多值的第一資料(例如，權係數和神經元的信號中的一個等)與多值的第二資料(例如，權係數和神經元的信號中的另一個等)的積和運算的工作方法的一個例子進行說明。
作為一個例子，考慮使用圖21A的電路MP的圖11的運算電路150的工作方法。此外，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個例如為具有積分電路的結構(或者，電流電荷(IQ)轉換電路)的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以具有以負載LEa、負載LEb為電容等的結構。
圖48A是示出該工作方法的例子的時序圖。明確而言，圖48A示出時刻T11至時刻T15的期間及其附近的時刻的保持部HC的節點n1的電位、保持部HCr的節點n1r的電位、佈線WX1L的電位、在佈線OL中流過的電流IOL的電流量、在佈線OLB中流過的電流IOLB的電流量、儲存在電路ACTF的積分電路的電容中的電荷量的變化。尤其是，在圖48A中，將藉由從佈線OL向包括在負載LEa中的電容中流過的電流儲存的電荷量記載為QOL，將藉由從佈線OLB向包括在負載LEb中的電容中流過的電流儲存的電荷量記載為QOLB。
在圖48A所示的時序圖中，在時刻T11之前的時刻，對應於多值的第一資料(例如，這裡是權係數)的電流被設定。注意，關於該電流的設定方法，參照實施方式2的說明。
在圖48A的時序圖的工作例子中，預先在電路MP中設定“+1”的權係數。明確而言，在時刻T11之前的時刻，以在電晶體M1中電流量I1流過的方式設定，在保持部HC的節點n1中保持V1，在保持部HCr的節點n1r中保持VSS。注意，電位V1高於VSS。此外，預先使開關SWH、SWHB處於開啟狀態，使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB處於關閉狀態，在佈線OL及佈線OLB與佈線VCN2之間處於導通狀態，將佈線OL、佈線OLB的電位設定為高位準電位。
在時刻T11以後，藉由使佈線OL及佈線OLB與電路AFP之間處於導通狀態，在圖8A中，開關SWO、開關SWOB成為開啟狀態，開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB成為關閉狀態。
在時刻T12至時刻T13的期間，對電路MP輸入第二資料(例如，這裡是神經元的信號的值)。注意，時刻T12至時刻T13的期間的輸入時間為tut。該輸入時間的長度對應於神經元的信號的值的大小。也就是說，藉由改變該輸入時間的長度，可以改變運算結果。
在圖48A的工作例子中，作為向電路MP的第二資料(神經元的信號的值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，對電晶體M3、電晶體M3r的每一個的閘極輸入高位準電位，對電晶體M4、電晶體M4r的每一個的閘極輸入低位準電位，電晶體M3、電晶體M3r的每一個成為開啟狀態，電晶體M4、電晶體M4r的每一個成為關閉狀態。藉由上述工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為非導通狀態。
此時，由於在電晶體M1中以電流量為I1的電流流過的方式設定，所以電流量I1的電流從電路ACTF藉由切換電路TW、佈線OL、電路MC在佈線VE中流過。此外，由於電晶體M1r處於關閉狀態(以作為電流量流過0的方式設定)，電流不從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。
這裡，著眼於電路ACTF的積分電路。由於在時刻T12至時刻T13的期間進行第二資料(神經元的信號的值)的輸入，所以在與佈線OL處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEa)中在時刻T12至時刻T13的期間繼續儲存電荷。在理想上，在時刻T13，在該電容中儲存tut×I1的電荷。注意，在圖48A的時序圖中，將在時刻T12至時刻T13的期間在該電容中儲存的電荷量記載為Q1。另一方面，與佈線OLB處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEb)沒有發生電荷的儲存。由此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量Q1及在佈線OLB中流過的電荷量0的神經元的信號zj (k)。
接著，考慮在圖48A的時序圖中對電路MP的神經元的信號的輸入時間從tut變化至2tut的情況。圖48B所示的時序圖示出在圖48A的時序圖中對電路MP的神經元的信號的輸入時間從tut變化至2tut的情況的工作例子。
關於圖48B的時序圖的時刻T12之前的工作，與圖48A的時序圖的時刻T12之前的工作例子相同。因此，關於圖48B的時序圖的時刻T12之前的工作，參照圖48A的時序圖的時刻T12之前的工作的說明。
在圖48B的工作例子的時刻T12至時刻T14的期間，對電路MP輸入神經元的信號。如上所述，時刻T12至時刻T14的期間的輸入時間為2tut。
在圖48B的工作例子中，與圖48A的工作例子同樣地，作為對電路MP的第二資料(神經元的信號的值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，電流量I1的電流從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。此外，電流不從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。
由於在時刻T12至時刻T14的期間輸入第二資料(神經元的信號的值)，所以在與佈線OL處於導通狀態的積分電路的電容(負載LEa)中在時刻T12至時刻T14的期間繼續儲存電荷。在理想上，在時刻T14，在該電容中儲存2tut×I1(=2Q1)的電荷。注意，在圖48B的時序圖中，將在時刻T12至時刻T14的期間在該電容中儲存的電荷量記載為Q2。另一方面，與佈線OLB處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEb)沒 有發生電荷的儲存。由此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量Q2及在佈線OLB中流過的電荷量0的神經元的信號zj (k)。
接著，在圖48A的時序圖中，考慮將設定在電路MP中的權係數從“+1”改變為“-2”的情況。明確而言，在圖48C所示的時序圖中，預先在時刻T11之前的時刻以在電晶體M1、M1r中電流I2(=2I1)流過的方式設定，在保持部HCr的節點n1r中保持V2，在保持部HC的節點n1中保持VSS。注意，電位V2高於V1及VSS。
關於圖48C的時序圖的時刻T12之前的工作，與圖48A的時序圖的時刻T12之前的工作例子相同。因此，關於圖48C的時序圖的時刻T12之前的工作，參照圖48A的時序圖的時刻T12之前的工作的說明。
在圖48C的工作例子的時刻T12至時刻T13的期間，對電路MP輸入神經元的信號。如上所述，時刻T12至時刻T13的期間的輸入時間為tut。
在圖48C的工作例子中，與圖48A的工作例子同樣地，作為對電路MP的第二資料(神經元的信號的值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，電流量I2的電流從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。此外，電流不從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。
由於在時刻T12至時刻T13的期間進行第二資料(神經元的信號的值)的輸入，所以在與佈線OLB處於導通狀態的積分電路的電容(負載LEb)中在時刻T12至時刻T13的期間繼續儲存電荷。在理想上，在時刻T13，在該電容中儲存tut×I2(=2tut×I1=2Q1)的電荷。注意，在圖48C的時序圖中，將在時刻T12至時刻T13的期間在該電容中儲存的電荷量記載為Q2。另一方面，與佈線OL處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEa)沒有發生電荷的儲存。由此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量0及在佈線OLB中流過的電荷量Q2的神經元的信號zj (k)。
如圖48A至圖48C所示的工作例子，第二資料(神經元的信號的值)可以根據對電路MP的第二資料的輸入期間決定，根據輸入期間的長度決定 從電路ACTF輸出的運算結果。因此，藉由第二資料(神經元的信號的值)根據輸入期間的長度及佈線WX1L、對佈線X2L施加的電位定義，電路MP可以處理3值以上的第二資料(神經元的信號的值)，可以進行多值的第一資料(權係數)與3值以上的第二資料(神經元的信號的值)的積和運算及/或活化函數的運算。
在本工作例子中，對電路MP輸入的第二資料(神經元的信號的值)作為一個例子可以定義為如下。對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且輸入期間為tut時的第二資料(神經元的信號的值)為“+1”，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且輸入期間為2tut時的第二資料(神經元的信號的值)為“+2”，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且輸入期間為3tut時的第二資料(神經元的信號的值)為“+3”。此外，對佈線WX1L輸入低位準電位，對佈線X2L輸入高位準電位，且輸入期間為tut時的第二資料(神經元的信號的值)為“-1”，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且輸入期間為2tut時的第二資料(神經元的信號的值)為“-2”，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且輸入期間為3tut時的第二資料(神經元的信號的值)為“-3”。此外，對佈線WX1L輸入低位準電位，對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“0”。
藉由如上所述那樣定義輸入到電路MP中的第二資料(神經元的信號的值)，在圖48A所示的工作例子中，作為第一資料(權係數)的“+1”與第二資料(神經元的信號的值)的“+1”之積，可以算出“+1”。此外，在圖48B所示的工作例子中，作為第一資料(權係數)的“+1”與第二資料(神經元的信號的值)的“+2”之積，可以算出“+2”。另外，在圖48C所示的工作例子中，作為第一資料(權係數)的“-2”與第二資料(神經元的信號的值)的“+1”之積，可以算出“-2”。在本工作例子中，以下表示出將第一資料(權係數)設定為“-2”“-1”“0”“+1”和“+2”中的任一個，將第二資料(神經元的信號的值)設定為“-2”“-1”“0”“+1”和“+2”中的任一個時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。注意，在下表中，將高位準電位記載為high，將低位準電位記載為low。
Figure 109103086-A0202-12-0144-167
本發明的一個實施方式不侷限於上述定義。在上述中，作為第二資料(神經元的信號的值)，定義正的多值、負的多值、0，但是輸入期間是連續值而不是離散值(a為正實數，輸入期間為a×tut)，可以處理第二資料(神經元的信號的值)作為類比值。
在圖48A、圖48B所示的工作例子中，設定在電路MP中的第一資料(權係數)為“+1”，在圖48C所示的工作例子中，設定在電路MP中的第一資料(權係數)為“-2”，也可以使用“+1”“-2”以外的第一資料(權係數)進行計算。如實施方式1及實施方式2所說明，由於作為設定在電路MP中的第一資料(權係數)可以設定類比值等，所以包括在電路ACTF中的積分電路的電容所儲存的電荷量也可以根據類比值等的第一資料(權係數)算出。
在圖48A至圖48C所示的工作例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。注意，在圖48A至圖48C中，從時刻T12起開始佈線WX1L的電位的變化。也就是說，在圖48A至圖48C的每一個中，即使在佈線WX1L的電位成為高位準電位的期間不同時，從低位準電位變為高位準電位的時刻也相同(時刻T12)，但是本發明的一個實施方式不侷限於此。例如，即使在圖48A至圖48C的每一個的佈線WX1L的電位成為高位準電位的期間不同時，也可以以從高位準電位變為低位準電位的時刻相同的方式工作。或者，即使在圖48A至圖48C的每一個的佈線WX1L的電位成為高位準電位的期間不同時，也可以以在高位準電位的期間的中心的時刻相同的方式工作。
注意，在本工作例子中，作為例子示出圖11的運算電路150，但是即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。例如，考慮將圖47A的電路MP用於圖7的運算電路140，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個具有積分電路的結構(或者，電流電荷 (IQ)轉換電路)的情況。在此時的電路結構中，根據第一資料(權係數)設定在電晶體M8及電晶體M8r的每一個中流過的電流量，根據第二資料(神經元的信號的值)設定對佈線XL供應高位準電位的期間，由此可以與本工作例子同樣地計算“正的多值”、“負的多值”和“0”中的任一個的第一資料與“正的多值”或“0”的第二資料之積。另外，也可以將第一資料及/或第二資料作為類比值進行計算。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子2〉
接著，對與圖48A至圖48C所示的工作例子不同的其他工作方法例子進行說明。
作為一個例子，與圖48A至圖48C同樣地，考慮使用圖21A的電路MP的圖11的運算電路150的工作方法。此外，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個例如為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以具有以負載LEa、負載LEb為電容等的結構。
圖49A是示出該工作方法的例子的時序圖。明確而言，圖49A示出時刻T21至時刻T25的期間及其附近的時刻的保持部HC的節點n1的電位、保持部HCr的節點n1r的電位、佈線WX1L的電位、在佈線OL中流過的電流IOL的電流量、在佈線OLB中流過的電流IOLB的電流量、儲存在電路ACTF的積分電路的電容中的電荷量的變化。尤其是，在圖49A中，將藉由從佈線OL向包括在負載LEa中的電容中流過的電流儲存的電荷量記載為QOL，將藉由從佈線OLB向包括在負載LEb中的電容中流過的電流儲存的電荷量記載為QOLB。
在圖49A所示的時序圖中，在時刻T21之前的時刻，對應於多值的第 一資料(例如，這裡是權係數)的電流被設定。注意，關於該電流的設定方法，參照實施方式2的說明。
在圖49A的時序圖的工作例子中，預先在電路MP中設定“+1”的第一資料(這裡，例如是權係數)。明確而言，在時刻T21之前的時刻，以在電晶體M1中電流量I1流過的方式設定，在保持部HC的節點n1中保持V1，在保持部HCr的節點n1r中保持VSS。注意，電位V1高於VSS。此外，預先使開關SWH、開關SWHB處於開啟狀態，使開關SWI、開關SWIB、開關SWO、開關SWOB、開關SWL、開關SWLB處於關閉狀態，在佈線OL及佈線OLB與佈線VCN2之間處於導通狀態，將佈線OL、佈線OLB的電位設定為高位準電位。
在時刻T21以後，藉由使佈線OL及佈線OLB與電路AFP之間處於導通狀態，在圖8A中，開關SWO、開關SWOB成為開啟狀態，開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB成為關閉狀態。
在時刻T22以後，對電路MP輸入第二資料(例如，這裡是神經元的信號的值)。注意，在圖48A的工作例子中，對電路MP的第二資料(神經元的信號的值)的輸入分為如下期間進行，亦即，時刻T22至時刻T23的期間、時刻T23至時刻T24的期間、時刻T24至時刻T25的期間。明確而言，時刻T22至時刻T23的期間的輸入時間為tut，時刻T23至時刻T24的期間的輸入時間為2tut，時刻T24至時刻T25的期間的輸入時間為4tut。注意，在本說明書等中，每個期間稱為第一子期間、第二子期間、第三子期間。
在圖49A的工作例子中，在第一子期間及第三子期間，作為向電路MP的第二資料(神經元的信號的值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，對電晶體M3、電晶體M3r的每一個的閘極輸入高位準電位，對電晶體M4、電晶體M4r的每一個的閘極輸入低位準電位，電晶體M3、電晶體M3r的每一個成為開啟狀態，電晶體M4、電晶體M4r的每一個成為關閉狀態。藉由上述工作，在電路MC與佈線OL之間及在電路MCr與佈線OLB之間成為導通狀態，在電路MC與佈線OLB之間及在電路MCr與佈線OL之間成為非導通狀態。
此時，由於電晶體M1以作為電流量流過I1的方式設定，所以在第一子期間及第三子期間，電流量I1的電流從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。注意，在第二子期間，由於對佈線WX1L、佈線X2L輸入低位準電位，對電晶體M3、電晶體M3r、電晶體M4、電晶體M4r的每一個的閘極輸入低位準電位，所以電晶體M3、電晶體M3r、電晶體M4、電晶體M4r都成為關閉狀態，電流不從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。
由於在第一子期間、第二子期間、第三子期間電晶體M1r處於關閉狀態(以作為電流量流過0的方式設定)，所以電流不從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。
這裡，著眼於電路ACTF的積分電路。由於在時刻T22以後進行第二資料(神經元的信號)的輸入，所以在與佈線OL處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEa)中在時刻T22以後繼續儲存電荷。在理想上，在第一子期間，在該電容中儲存tut×I1的電荷，在第三子期間，儲存4tut×I1的電荷。注意，在圖49A的時序圖中，在第一子期間，儲存在該電容中的電荷量為Q1，在第三子期間，儲存在該電容中的電荷量為Q4。因此，將時刻T25以後的儲存在該電容中的電荷量記載為Q1+Q4。另一方面，與佈線OLB處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEb)沒有發生電荷的儲存。由此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量Q1+Q4(=5Q1)及在佈線OLB中流過的電荷量0的神經元的信號zj (k)。
接著，考慮在圖49A的時序圖中對電路MP的神經元的信號的輸入從第一期間及第三期間改變為第二期間的情況。圖49B所示的時序圖示出在圖49A的時序圖中對電路MP的神經元的信號的輸入從第一期間及第三期間改變為第二期間的情況的工作例子。
關於圖49B的時序圖的時刻T22之前的工作，與圖49A的時序圖的時刻T22之前的工作例子相同。因此，關於圖49B的時序圖的時刻T22之前的工作，參照圖49A的時序圖的時刻T22之前的工作的說明。
在圖49B的工作例子的時刻T22之後，對電路MP輸入神經元的信號。明確而言，如上所述，在第二子期間對電路MP輸入神經元的信號。
在圖49B的工作例子中，在第二子期間，作為對電路MP的神經元的信號(運算值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，在第二子期間，電流量I1的電流從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。注意，在第一子期間及第三子期間，由於對佈線WX1L、佈線X2L輸入低位準電位，所以電晶體M3、電晶體M3r、電晶體M4、電晶體M4r都成為關閉狀態，電流不從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。
由於在第一子期間、第二子期間、第三子期間電晶體M1r處於關閉狀態(以作為電流量流過0的方式設定)，所以電流不從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。
由於在時刻T22以後進行第二資料(神經元的信號)的輸入，所以在與佈線OL處於導通狀態的積分電路的電容(負載LEa)中在時刻T22以後繼續儲存電荷。在理想上，在時刻T25，在該電容中儲存2tut×I1的電荷。注意，在圖49B的時序圖中，將在時刻T22以後儲存在該電容中的電荷量記載為Q2。另一方面，與佈線OLB處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEb)沒有發生電荷的儲存。由此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量Q2(=2Q1)及在佈線OLB中流過的電荷量0的神經元的信號zj (k)。
接著，在圖49A的時序圖中，考慮將設定在電路MP中的權係數從“+1“改變為“-2”，且第二資料(神經元的信號)的輸入從第一子期間及第三子期間改變為第一子期間及第二子期間的情況。
在圖49C所示的時序圖中，預先在時刻T21之前的時刻以在電晶體M1中電流T2(=2I1)流過的方式設定，在保持部HC的節點n1中保持V2，在保持部HCr的節點n1r中保持VSS。注意，電位V2高於V1及VSS。
關於圖49C的時序圖的時刻T22之前的工作，與圖49A的時序圖的時 刻T22之前的工作例子相同。因此，關於圖49C的時序圖的時刻T22之前的工作，參照圖49A的時序圖的時刻T22之前的工作的說明。
在圖49C的工作例子的時刻T22之後，對電路MP輸入神經元的信號。如上所述，在第一子期間及第二子期間對電路MP輸入神經元的信號。
在圖49C的工作例子中，在第一子期間及第二子期間，作為對電路MP的第二資料(神經元的信號的值)的輸入，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位。因此，在第一子期間及第二子期間，電流量I2的電流從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。注意，在第四子期間，由於對佈線WX1L、佈線X2L輸入低位準電位，所以電晶體M3、電晶體M3r、電晶體M4、電晶體M4r都成為關閉狀態，電流不從電路ACTF藉由切換電路TW、佈線OLB、電路MCr向佈線VEr流過。
在第一子期間、第二子期間、第三子期間，由於電晶體M1處於關閉狀態(以作為電流量流過0的方式設定)，所以電流不從電路ACTF藉由切換電路TW、佈線OL、電路MC向佈線VE流過。
由於在時刻T22以後進行第二資料(神經元的信號)的輸入，所以在與佈線OLB處於導通狀態的積分電路的電容(負載LEb)中在時刻T22以後繼續儲存電荷。在理想上，在時刻T25，在該電容中儲存6tut×I1(=tut×2I1+2tut×2I1)的電荷。注意，在圖49C的時序圖中，將在時刻T25以後在該電容中儲存的電荷量記載為2(Q1+Q2)。另一方面，與佈線OLB處於導通狀態的包括在電路ACTF中的積分電路的電容(負載LEa)沒有發生電荷的儲存。由此，電路ACTF可以輸出與對應於在佈線OL中流過的電荷量0及在佈線OLB中流過的電荷量2(Q1+Q2)(=6Q1)的電荷量Q2對應的神經元的信號zj (k)。
如圖49A至圖49C所示的工作例子，在能夠對電路MP輸入第二資料(神經元的信號的值)的期間設置多個子期間，可以根據選自該多個子期間中的一個以上的期間決定第二資料(神經元的信號的值)，可以根據所選擇的期間決定從電路ACTF輸出的運算結果。因此，根據所選擇的子期間及對佈線WX1L、佈線X2L施加的電位定義第二資料(神經元的信號的值)，電路 MP可以處理3值以上的第二資料(神經元的信號的值)，可以進行多值的第一資料(權係數)與3值以上的第二資料(神經元的信號的值)的積和運算及/或活化函數的運算。
在本工作例子中，對電路MP輸入的第二資料(神經元的信號的值)作為一個例子可以定義為如下。只在第一子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+1”，只在第二子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+2”，只在第三子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+4”。只在第一子期間對佈線WX1L輸入低位準電位且對佈線X2L輸入高位準電位時的第二資料(神經元的信號的值)為“-1”，只在第二子期間對佈線WX1L輸入低位準電位且對佈線X2L輸入高位準電位時的第二資料(神經元的信號的值)為“-2”，只在第三子期間對佈線WX1L輸入低位準電位且對佈線X2L輸入高位準電位時的第二資料(神經元的信號的值)為“-4”。此外，在第一子期間、第二子期間、第三子期間，對佈線WX1L輸入低位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“0”。
注意，在想要使第二資料(神經元的信號的值)成為“+3”時，只在第一子期間及第二子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位即可，在想要使第二資料(神經元的信號的值)成為“+5”時，在第一子期間及第三子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位即可。此外，在想要使第二資料(神經元的信號的值)成為“-6”時，只在第二子期間及第三子期間對佈線WX1L輸入低位準電位且對佈線X2L輸入高位準電位即可，在想要使第二資料(神經元的信號的值)成為“-7”時，在第一子期間、第二子期間及第三子期間對佈線WX1L輸入低位準電位且對佈線X2L輸入高位準電位即可。
藉由如上所述那樣定義輸入到電路MP中的第二資料(神經元的信號的值)，在圖49A所示的工作例子中，作為第一資料(權係數)的“+1”與第二資料(神經元的信號的值)的“+5”之積，可以算出“+5”。此外，在圖49B所示的工作例子中，作為第一資料(權係數)的“+1”與第二資料 (神經元的信號的值)的“+2”之積，可以算出“+2”。另外，在圖49C所示的工作例子中，作為第一資料(權係數)的“-2”與第二資料(神經元的信號的值)的“+3”之積，可以算出“-6”。
本發明的一個實施方式不侷限於上述定義。在上述中，作為能夠輸入第二資料(神經元的信號的值)的期間，設置第一子期間、第二子期間、第三子期間，但是也可以設置四個以上的子期間。例如，將能夠輸入第二資料(神經元的信號的值)的期間分為第一子期間至第T子期間(T為4以上的整數)，將第s子期間(s為4以上且T以下的整數)的長度設定為2(s-1)×tut即可。此外，例如，將能夠輸入第二資料(神經元的信號的值)的期間分為第一子期間至第T子期間(T為4以上的整數)，將第s子期間(s為4以上且T以下的整數)的長度設定為s×tut。此外，也可以定義第二資料(神經元的信號的值)作為實數，例如，只在第一子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+0.1”，只在第二子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+0.2”，只在第三子期間對佈線WX1L輸入高位準電位且對佈線X2L輸入低位準電位時的第二資料(神經元的信號的值)為“+0.4”等。
在圖49A、圖49B所示的工作例子中，設定在電路MP中的第一資料(權係數)為“+1“，在圖49C所示的工作例子中，設定在電路MP中的第一資料(權係數)為“+2”，也可以使用“+1”、“+2”以外的第一資料(權係數)進行計算。如實施方式1及實施方式2所說明，由於作為設定在電路MP中的第一資料(權係數)可以設定負值、多值、類比值等，所以包括在電路ACTF中的積分電路的電容所儲存的電荷量也可以根據負值、多值、類比值等的第一資料(權係數)算出。
在圖49A至圖49C所示的工作例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
如圖49A至圖49C的工作例子那樣，作為能夠輸入第二資料(神經元的信號的值)的期間設置多個子期間，從多個子期間選擇一個以上的期間，在被選擇的期間輸入信號的結構例如較佳為從電路設計階段預先決定每個子期間的長度。藉由採用這種電路結構，有時與圖48A至圖48C的工作例子被要求的電路結構相比，運算電路可以簡單地及/或高效地進行佈局。
注意，在本工作例子中，作為例子示出圖11的運算電路150，但是即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子3〉
這裡，對使用圖50的電路MP的圖11的運算電路150的工作方法進行說明。
與工作方法例子1及工作方法例子2同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以以具有負載LEa、負載LEb為電容等的結構。
圖50示出與圖26所示的電路MP同樣的電路結構。注意，電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個的尺寸，例如W長與L長較佳為相等。此外，本工作方法例子與在實施方式2中說明的圖26的電路MP的工作例子不同。
明確而言，當對電路MP輸入第二資料(例如，這裡是神經元的信號的值)時，在對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間為tut時，對佈線X1L2b和佈線X2L2b中的一個的高位準電位的輸入時間為2tut， 對佈線X1L3b和佈線X2L3b中的一個的高位準電位的輸入時間為4tut而進行工作。也就是說，在電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut時，以電晶體M3-2b、電晶體M3-2br成為開啟狀態或電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為4tut的方式工作。因此，在圖50的電路MP中，為了示出與圖26的電路MP不同的工作，在佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的符號附近示出脈衝電壓的示意圖及輸入時間。
如在工作方法例子1、工作方法例子2中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量。
同樣地，關於從佈線OL或佈線OLB藉由電晶體M1-2b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量，藉由在電晶體M3-2b、電晶體M3-2br、電晶體M4-2b、電晶體M4-2br的每一個中設定成為開啟狀態的時間來決定。此外，關於從佈線OL或佈線OLB藉由電晶體M1-3b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-3br向佈線VEr流過的電荷量，在電晶體M3-3b、電晶體M3-3br、電晶體M4-3b、電晶體M4-3br的每一個中設定成為開啟狀態的時間來決定。
因此，可以在電路MP中以如下表定義第二資料(神經元的信號的值)。
Figure 109103086-A0202-12-0154-168
Figure 109103086-A0202-12-0155-169
這裡，例如，在電路MP中預先設定“+1”的第一資料(權係數)。明確而言，在電晶體M1中以電流量I1流過的方式設定，且電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態。
在電路MC中，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的尺寸相等，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的閘極與保持部HC的節點n1電連接，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的第一端子與佈線VE電連接，由此在電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間彼此幾乎相等的電流流過。該電流的量為 Iut。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3只在時間tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OL藉由電晶體M1向佈線VE流過的電荷量為tut×Iut。注意，這裡，tut×Iut=Qut。此外，同樣地，藉由電晶體M3-2b只在時間2tut成為開啟狀態，且電晶體M4-2b成為關閉狀態，從佈線OL藉由電晶體M1-2b向佈線VE流過的電荷量為2tut×Iut=2Qut，藉由電晶體M3-3b在時間4tut成為開啟狀態，且電晶體M4-3b成為關閉狀態，從佈線OL藉由電晶體M1-3b向佈線VE流過的電荷量為4tut×Iut=4Qut。因此，從佈線OL藉由電路MC向佈線VE流過的電荷量為Qut+2Qut+4Qut=7Qut。另一方面，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量由於電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態，所以成為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為Qut+2Qut+4Qut=7Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
此外，例如，在電路MP中預先設定“-1”的第一資料(權係數)。明確而言，在電晶體M1r中以電流量I1流過的方式設定，且電晶體M1、電晶體M1-2b、電晶體M1-3b處於關閉狀態。
在電路MCr中，電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的尺寸相等，電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的閘極與保持部HCr的節點n1r電連接，電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的第一端子與佈線VEr電連接，因此在電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的源極與汲極間彼此幾乎相等的電流流過。與在電晶體M1的源極與汲極間流過的電流同樣地，該電流的量為Iut。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3r只在時間tut成為開啟狀態，且電晶體M4r成為關閉狀態，從 佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為tut×Iut=Qut。此外，同樣地，藉由電晶體M4-2br只在時間2tut成為開啟狀態，且電晶體M3-2br成為關閉狀態，從佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量為2tut×Iut=2Qut，藉由電晶體M4-3br只在時間4tut成為開啟狀態，且電晶體M3-3br成為關閉狀態，從佈線OLB藉由電晶體M1-3br向佈線VEr流過的電荷量為4tut×Iut=4Qut。因此，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為Qut+2Qut+4Qut=7Qut。另一方面，從佈線OL藉由電路MC向佈線VE流過的電荷量由於電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態，所以為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間成為非導通狀態，因此從佈線OL藉由電路MCr向佈線VEr流過的電荷量為Qut+2Qut+4Qut=7Qut，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
因此，藉由在電路MP中設定“+1”的第一資料(權係數)，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3、電晶體M3-2b、電晶體M3-3b中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MC向佈線VE流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為0。此外，在電路MP中設定“-1”的第一資料(權係數)，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3r、電晶體M3-2br、電晶體M3-3br選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MCr向佈線VEr流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OL藉由電路MC向佈線VE流過的電荷量為0。
藉由在電路MP中設定“+1”的第一資料(權係數)，根據負的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M4、電晶體M4-2b、電晶體M4-3b中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MC向佈線VE流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OL藉由電路MCr向佈線VEr流過的 電荷量為0。此外，在電路MP中設定“-1”的第一資料(權係數)，根據負的第二資料(神經元的信號的值)從包括在電路MP中的電晶體M4r、電晶體M4-2br、電晶體M4-3br選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MCr向佈線VEr流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
例如，將設定在電路MP中的第一資料(權係數)從“+1”改變為正整數的“A”。明確而言，在電晶體M1中以電流量IA(=AI1)流過的方式設定，且電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態。此時，在電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間流過的電流量為IA。因此，藉由根據第二資料(神經元的信號的值)從包括在電路MP中的電晶體M3、電晶體M3-2b、電晶體M3-3b選擇一個以上的成為開啟狀態的電晶體，從佈線OL藉由電路MC向佈線VE流過的電荷量為AQut、2AQut、3QAut、4AQut、5AQut、6AQut、7AQut中的任一個。此外，在“A”為負整數時，AQut、2AQut、3QAut、4AQut、5AQut、6AQut、7AQut中的任一個的電荷量從佈線OLB藉由電路MCr向佈線VEr流過。
注意，當在電路MP中預先設定“0”的第一資料(權係數)時，電晶體M1、電晶體M1r的每一個處於關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
這裡，著眼於電路ACTF的積分電路。當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及OLB與電路AFP之間處於導通狀態，由此可以在包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB的神經元的信號zj (k)。
以下表示出藉由上述工作例子，第一資料(權係數)為“+1”或“-1”，以上述那樣定義第二資料(神經元的信號的值)時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。
Figure 109103086-A0202-12-0159-170
Figure 109103086-A0202-12-0159-316
Figure 109103086-A0202-12-0160-172
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，根據第一資料(權係數)與第二資料(神經元的信號的值)之積的結果，決定電流從佈線OL向電路MC或電路MCr的電荷量QOL及電流從佈線OLB向電路MC或電路MCr的電荷量QOLB。此外，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為正值時，電流從佈線OL向電路MC或電路MCr流過，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為負值時，電流從佈線OLB向電路MC或電路MCr流過。也就是說，可以從電荷量QOL及電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。例如，在第一資料(權係數)為“-1”或“+1”，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為正數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOL中，藉由將Qut換成“+1”，可以從電荷量QOL算出第一資料(權係數)與第二資料(神經元的信號的值)之積。另外，例如，在第一資料(權係數)為“-1”或“+1”，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為負數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOLB中，藉由將Qut換成“-1”，可以從電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。
注意，在上述工作例子中，設定在電路MP中的第一資料(權係數)為“+1”、“-1”，也可以使用“0”或類比值等的第一資料(權係數)進行計算。由此，電路MP可以進行2值、多值、類比值等的第一資料(權係數) 與多值的第二資料(神經元的信號的值)的積和運算及/或活化函數的運算。
本發明的一個實施方式不侷限於上述定義。在上述中，作為第二資料(神經元的信號的值)，定義正的多值、負的多值、0，但是例如輸入期間是連續值而不是離散值(a為正實數，輸入期間為a×tut)，可以處理第二資料(神經元的信號的值)作為類比值。
例如，在電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut，電晶體M3-2b、電晶體M3-2br成為開啟狀態或者電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或者電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為4tut時，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且對佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b輸入低位準電位時的第二資料(神經元的信號的值)被定義為“+0.1”等的實數而不是“+1”。
本發明的一個實施方式的半導體裝置不侷限於圖50的電路MP的結構。例如，在圖50的電路MP中，作為設定電流量的電晶體，在電路MC中包括電晶體M1、電晶體M1-2b、電晶體M1-3b的3個，在電路MCr中包括電晶體M1r、電晶體M1-2br、電晶體M1-3br的3個，但是在電路MC、電路MCr的每一個中，設定電流量的電晶體也可以為2個或4個以上。
此外，本發明的一個實施方式的半導體裝置及該半導體裝置的工作方法不侷限於上述方法。在上述中，說明圖50的電路MP的電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個的尺寸相等，例如，也可以使電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br的W長與L長的比例為W/L，且使電晶體M1-3b、電晶體M1-3br的W長與L長的比例為2W/L。此時，藉由以I1的電流在電晶體M1的源極與汲極間作為電流量流過的方式設定，由於電晶體M1-2b的W長與L長的比例及電晶體M1-3b的W長與L長的比例的每一個為電晶體M1的W長與L長的比例的2倍，所以2I1在電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間作為電流量流過。同樣地，藉由以I1的電流在電晶體M1r的源極與汲極間作為電流量流過的方式設定，由於電晶體M1-2br的W長與L長的比 例及電晶體M1-3br的W長與L長的比例的每一個為電晶體M1r的W長與L長的比例的2倍，所以2I1在電晶體M1-2br、電晶體M1-3br的每一個的源極與汲極間作為電流量流過。
這裡，電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut，電晶體M3-2b、電晶體M3-2br成為開啟狀態或者電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或者電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為2tut。也就是說，在對電路MP輸入第二資料(神經元的信號的值)時，對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間為tut，對佈線X1L2b和佈線X2L2b中的一個的高位準電位的輸入時間為2tut，對佈線X1L3b和佈線X2L3b中的一個的高位準電位的輸入時間為2tut。在圖51的電路MP中，在佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的符號附近，示出與圖50不同的脈衝電壓的示意圖及輸入時間。
當以Iut的電流在電晶體M1的源極與汲極間作為電流量流過的方式設定時，電晶體M3-3b和電晶體M4-3b中的一個只在時間2tut成為開啟狀態，電晶體M3-3b和電晶體M4-3b中的另一個成為關閉狀態，由此從佈線OL或佈線OLB藉由電晶體M1-3b向佈線VE流過的電荷量為2tut×2Iut=4Qut。注意，由於從佈線OL藉由電晶體M1向佈線VE流過的電荷量及從佈線OL藉由電晶體M1-2b向佈線VE流過的電荷量的條件與上述工作例子相同，所以省略其說明。
此外，當以Iut的電流在電晶體M1r的源極與汲極間作為電流量流過的方式設定時，電晶體M3-3br和電晶體M4-3br中的一個只在時間2tut成為開啟狀態，電晶體M3-3br和電晶體M4-3br中的另一個成為關閉狀態，由此從佈線OL或佈線OLB藉由電晶體M1-3br向佈線VE流過的電荷量為2tut×2Iut=4Qut。注意，由於從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量的條件與上述工作例子相同，所以省略其說明。
如上所述，藉由適當地改變電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個的尺寸及對佈線WX1L、 佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的每一個的高位準電位的輸入時間，可以與圖50所示的電路MP的工作例子同樣地工作。
此外，本發明的一個實施方式的半導體裝置不侷限於圖50、圖51的電路MP的結構。例如，在圖50的電路MP中，作為設定電流量的電晶體，在電路MC中包括電晶體M1、電晶體M1-2b、電晶體M1-3b的3個，在電路MCr中包括電晶體M1r、電晶體M1-2br、電晶體M1-Bbr的3個，在電路MC、電路MCr的每一個中，設定電流量的電晶體也可以為2個或4個以上。此外，也可以根據該電晶體增減保持部的個數、佈線數。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，也可以將對佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子4〉
這裡，對使用圖52的電路MP的圖11的運算電路150的工作方法進行說明。
與工作方法例子1至工作方法例子3同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至電路ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以以具有負載LEa、負載LEb為電容等的結構。
圖52具有從圖27所示的電路MP去除電晶體M1-3b、電晶體M1-3br、電晶體M3-3b、電晶體M3-3br、電晶體M4-3b、電晶體M4-3br、保持部HC-3b、保持部HC-3br的結構。因此，從圖27也去除佈線WX1L3b、佈線X2L2b、佈線WL3b。此外，電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br的每一個的尺寸，例如W長與L長較佳為相等。此外，本工作方法例子與在實施方式2中說明的圖26的電路MP的工作例子不同。
明確而言，在電流從電路AFP向電路MP流過時，對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間為tut，且對佈線X1L2b和佈線X2L2b中的另一個的高位準電位的輸入時間為2tut而進行工作。也就是說，在電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut時，以電晶體M3-2b、電晶體M3-2br成為開啟狀態或電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut的方式工作。因此，在圖52的電路MP中，為了示出與圖27的電路MP不同的工作，在佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b的符號附近示出脈衝電壓的示意圖及輸入時間。
如在工作方法例子1、工作方法例子2中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量。
同樣地，關於從佈線OL或佈線OLB藉由電晶體M1-2b向佈線VE流過 的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量，藉由在電晶體M3-2b、電晶體M3-2br、電晶體M4-2b、電晶體M4-2br的每一個中設定成為開啟狀態的時間來決定。
在圖52的保持部HC、保持部HC-2b的每一個中作為數字值(2值)保持VSS或V1。對保持部HC、保持部HC-2b的每一個的電位VSS的保持藉由使圖8A至圖8C中的佈線VCN及圖52的保持部HC的節點n1及/或保持部HC-2b的節點n1處於導通狀態來進行。此外，對保持部HC、保持部HC-2b的每一個的電位V1的保持藉由將電流在電晶體M1及/或電晶體M1-2b的每一個的源極與汲極間作為電流量I1設定來進行。注意，當在電晶體M1、M1-2b的每一個中作為電流量I1設定時，因電晶體M1、M1-2b的製程等導致的電晶體特性的偏差有時引起在保持部HC、HC-2b的每一個中所保持的電壓彼此不同。
在保持部HCr、保持部HC-2br的每一個中與上述同樣地作為數字值(2值)保持VSS或V1。
這裡，定義設定在電路MP中的第一資料(權係數)。
在例如在電路MP中作為第一資料(權係數)設定“+1”時，以在電晶體M1中電流量I1流過的方式設定，在保持部HC-2b、保持部HCr、保持部HC-2br中保持VSS。由於電晶體M1的第一端子藉由電晶體M3與佈線OL電連接，藉由電晶體M4與佈線OLB電連接，所以在對佈線WX1L和佈線X2L中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量為tut×I1(=Qut)。這裡，tut×I1=Qut。注意，由於電晶體M1r、電晶體M1-2b、電晶體M1-2br成為關閉狀態，所以在電晶體M1r、電晶體M1-2b、電晶體M1-2br的每一個的源極與汲極間流過的電流量為0。
當在電路MP中作為第一資料(權係數)設定“+2”時，以在電晶體M1-2b中電流量I1流過的方式設定，在保持部HC、保持部HCr、保持部HC-2br中保持VSS。由於電晶體M1-2b的第一端子藉由電晶體M3-2b與佈線OL電連接，藉由電晶體M4-2b與佈線OLB電連接，所以在對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位時，從佈線OL或佈線01B藉由電晶體M1-2b 向佈線VE流過的電荷量為2tut×I1=2Qut。注意，由於電晶體M1、電晶體M1r、電晶體M1-2br成為關閉狀態，所以在電晶體M1、電晶體M1r、電晶體M1-2br的每一個的源極與汲極間流過的電流量為0。
當在電路MP中作為第一資料(權係數)設定“+3”時，以在電晶體M1、電晶體M1-2b中電流量I1流過的方式設定，在保持部HCr、保持部HC-2br中保持VSS。如上所述，在對佈線WX1L和佈線X2L中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量為tut×I1，在對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量為2tut×I1。因此，從佈線OL或佈線OLB藉由電路MC向佈線VE流過的電荷量為tut×I1+2tut×I1=3Qut。注意，由於電晶體M1r、電晶體M1-2br成為關閉狀態，所以在電晶體M1r、電晶體M1-2br的每一個的源極與汲極間流過的電流量為0。
當將第一資料(權係數)設定為“-1”時，以在電晶體M1r中電流量I1流過的方式設定，在保持部HC、保持部HC-2b、保持部HC-2br中保持VSS。由於電晶體M1r的第一端子藉由電晶體M3r與佈線OLB電連接，藉由電晶體M4r與佈線OL電連接，所以在對佈線WX1L和佈線X2L中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為tut×I1(=Qut)。這裡，tut×I1=Qut。注意，由於電晶體M1r、電晶體M1-2b、電晶體M1-2br成為關閉狀態，所以在電晶體M1、電晶體M1-2b、電晶體M1-2br的每一個的源極與汲極間流過的電流量為0。
當在電路MP中作為第一資料(權係數)設定“-2”時，以在電晶體M1-2br中電流量I1流過的方式設定，在保持部HC、保持部HCr、保持部HC-2b中保持VSS。由於電晶體M1-2br的第一端子藉由電晶體M3-2br與佈線OLB電連接，藉由電晶體M4-2b與佈線OL電連接，所以在對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量為2tut×I1=2Qut。注意，由於電晶體M1、電晶體M1r、電晶體M1-2b成為關閉狀態，所以在電晶體M1、電晶體M1r、電晶體M1-2b的每一個的源極與汲極間流過的電流量為0。
當在電路MP中作為第一資料(權係數)設定“-3”時，以在電晶體M1r、電晶體M1-2br中電流量I1流過的方式設定，在保持部HC、保持部HC-2b中保持VSS。如上所述，在對佈線WX1L和佈線X2L中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為tut×I1，在對佈線X1L2b和佈線X2L2b中的一個輸入高位準電位時，從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為2tut×I1。因此，從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過的電荷量為tut×I1+2tut×I1=3Qut。注意，由於電晶體M1、電晶體M1-2b成為關閉狀態，所以在電晶體M1、電晶體M1-2b的每一個的源極與汲極間流過的電流量為0。
在第一資料(權係數)為“0”時，在保持部HC、保持部HCr、保持部HC-2b、保持部HC-2br中保持VSS。因此，在電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br的每一個的源極與汲極間流過的電流量為0。
也就是說，在保持部HC、保持部HCr、保持部HC-2b、保持部HC-2br中保持數字值(2值)，對佈線WX1L和佈線X2L中的一個的高位準電位的輸入期間為tut，對佈線WX1L2b和佈線X2L2b中的一個的高位準電位的輸入期間為2tut，由此可以表示多值(在本工作例子中“-3”、“-2”、“-1”、“0”、“+1”、“+2”、“+3”的7值)的第一資料(權係數)。
注意，在本工作例子中，作為對電路MP輸入的第二資料(這裡，例如是神經元的信號)的定義，作為一個例子，在第二資料為“+1”時，對佈線WX1L、佈線X1L2b輸入高位準電位，且對佈線X2L、佈線X2L2b輸入低位準電位，在第二資料為“-1”時，對佈線WX1L、佈線X1L2b輸入低位準電位，且對佈線X2L、佈線X2L2b輸入高位準電位，在第二資料為“0”時，對佈線WX1L、佈線X1L2b、佈線X2L、佈線X2L2b的每一個輸入低位準電位。
這裡，著眼於電路ACTF的積分電路。當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及佈線OLB與電路AFP之間處於導通狀態，由此可以在 包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB的神經元的信號zj (k)。
以下表示出藉由上述工作例子，將第一資料(權係數)設定為“+3”、“+2”、“+1”、“0”、“-1”、“-2”、“-3”中的任一個，以上述那樣定義第二資料(神經元的信號的值)時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。
Figure 109103086-A0202-12-0168-173
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，根據第一資料(權係數)與第二資料(神經元的信號的值)之積的結果，決定電流從佈線OL向電路MC或電路MCr的電荷量QOL及電流從佈線 OLB向電路MC或電路MCr的電荷量QOLB。此外，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為正值時，電流從佈線OL向電路MC或電路MCr流過，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為負值時，電流從佈線OLB向電路MC或電路MCr流過。也就是說，可以從電荷量QOL及電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。例如，在第一資料(權係數)為“-3”至“+3”，第二資料(神經元的信號的值)為“-1”、“0”、“+1”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為正數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOL中，藉由將Qut換成“+1”，可以從電荷量QOL算出第一資料(權係數)與第二資料(神經元的信號的值)之積。另外，例如，在第一資料(權係數)為“-1”或“+1”，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為負數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOLB中，藉由將Qut換成“-1”，可以從電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。
注意，在上述工作例子中，設定在電路MP中的第一資料(權係數)為“+3”、“+2”、“+1”、“0”、“-1”、“-2”、“-3”，調節對佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b輸入高位準電位的時間，也可以將第一資料(權係數)設定為類比值等。由此，電路MP可以進行類比值等的第一資料(權係數)與多值的第二資料(神經元的信號的值)的積和運算及/或活化函數的運算。
此外，本發明的一個實施方式的半導體裝置不侷限於圖52的電路MP的結構。例如，在圖52的電路MP中，作為設定電流量的電晶體，在電路MC中包括電晶體M1、電晶體M1-2b的2個，在電路MCr中包括電晶體M1r、電晶體M1-2br的2個，在電路MC、電路MCr的每一個中，設定電流量的電晶體也可以為3個以上。此外，也可以根據該電晶體增減保持部的個數、佈線數。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，也可以將對佈線WX1L、佈線 X2L、佈線X1L2b、佈線X2L2b的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子5〉
這裡，對使用圖53的電路MP的圖11的運算電路150的工作方法進行說明。
與工作方法例子1至工作方法例子4同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至電路ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以以具有負載LEa、負載LEb為電容等的結構。
圖53具有從圖29所示的電路MP去除電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br、電晶體M3-2b、電晶體M3-2br、電晶體M3-3b、電晶體M3-3br、電晶體M4-2b、電晶體M4-2br、電晶體M4-3b、電晶體M4-3br、保持部HC-2b、保持部HC-2br、保持部HC-3b、保持部HC-3br的結構。因此，從圖29也去除佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線 X2L3b。此外，本工作方法例子與在實施方式2中說明的圖29的電路MP的工作例子不同。
明確而言，在對電路MP輸入第二資料(例如，這裡是神經元的信號的值)時，根據第二資料(神經元的信號的值)設定對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間。也就是說，設定電晶體M3、電晶體M3r成為開啟狀態或電晶體M4、電晶體M4r成為開啟狀態的時間。
如在工作方法例子1中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量。
作為一個例子，在第二資料(神經元的信號的值)為“+1”的情況下，對佈線X1L的高位準電位的輸入期間為tut，對佈線X1L輸入高位準電位，對佈線X2L輸入低位準電位時，可以以如下表定義其他第二資料(神經元的信號的值)。注意，下表只示出“-3”至“+3”的整數。
Figure 109103086-A0202-12-0171-174
如在實施方式2的結構例子5中說明，電路HCS、電路HCSr具有包括SRAM的結構或包括NOSRAM的結構。這裡，在電路HCS、電路HCSr中保持2值(數字值)的電位。由此，作為一個例子，當在電路MP中設定的第一資料(權係數)為“+1”時，在電路HCS中保持高位準電位(這裡例如是VDDL)，在電路HCSr中保持低位準電位(這裡例如是VSS)，當設定在電路MP中的第一資料(權係數)為“-1”時，在電路HCS中保持低位準電位，在電路HCSr中保持高位準電位，當設定在電路MP中的第一資料(權係數)為“0”時，在電路HCS中保持低位準電位，在電路HCSr中保持低位準電位。
注意，當在電路HCS中保持電壓VDDL時，在電晶體M1中流過的電流的量為I1。此外，當在電路HCS中保持電壓VSS時，在電晶體M1中流過的電流的量為0。同樣地，當在電路HCSr中保持電壓VDDL時，在電晶體M1r中流過的電流的量為I1，當在電路HCSr中保持電壓VSS時，在電晶體M1r中流過的電流的量為0。
接著，對圖53的電路MP的具體的工作例子進行說明。
在電路MP中例如預先設定“+1”的第一資料(權係數)。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+3”時，藉由電晶體M3只在時間3tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OL藉由電晶體M1向佈線VE流過的電荷量為3tut×Iut。注意，這裡，tut×Iut=Qut。另一方面，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量由於電晶體M1r處於關閉狀態，所以成為0。
此外，當在電路MP中作為第二資料(神經元的信號的值)輸入“-3”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為3tut×Iut=3Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
另外，考慮在電路MP中例如預先設定“-1”的第一資料(權係數)的情況。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+3”時，藉由電晶體M3只在時間3tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為3tut×Iut=3Qut。另一方面，從佈線OL藉由電路MCr向佈線VE流過的電荷量由於電晶體M1處於關閉狀態，所以為0。
此外，當在電路MP中作為第二資料(神經元的信號的值)輸入“-3”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間成為非導通狀態，因此從佈線OL藉由電路MCr向佈線VEr流過的電荷量為3tut×Iut=3Qut，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
這裡，著眼於電路ACTF的積分電路。當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及佈線OLB與電路AFP之間處於導通狀態，由此可以在包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB的神經元的信號zj (k)。
以下表示出藉由上述工作例子，第一資料(權係數)為“+1”或“-1”，以上述那樣定義第二資料(神經元的信號的值)時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。
Figure 109103086-A0202-12-0173-175
Figure 109103086-A0202-12-0174-176
注意，在第二資料(神經元的信號的值)為“-3”、“-2”、“-1”、“0”、“+1”、“+2”、“+3”以外的整數或實數時，根據整數或實數，設定對佈線X1L和佈線X2L中的一個的高位準電位的輸入時間即可。例如，a為正實數，輸入期間為a×tut，由此可以處理第二資料(神經元的信號的值)作為類比值。
由此，與工作方法例子1至工作方法例子3同樣地，第二資料(神經元的信號的值)為多值，可以將其供應給電路MP。
注意，如上所述，包括在圖53的電路MP中的電路HCS、電路HCSr具有包括SRAM的結構。在圖54A中作為電路HCS、電路HCSr具有包括SRAM的結構示出圖53的電路MP的詳細具體例子。注意，關於在圖54A中記載的符號、第一資料(權重資料)的保持方法等，參照圖30A及圖30B的電路MP的說明的記載。
在圖54A的電路MP中，在保持在電路HCS中的電位為低位準電位和高位準電位中的一個，保持在電路HCSr中的電位為低位準電位和高位準電位中的另一個時，也就是說，當在電路HCS、電路HCSr中不需要保持相同的電位時，圖54A的電路MP可以改變為圖54B的電路MP。圖54B的電路MP在電路MC中包括電路HCS，藉由包括在電路HCS中的反相器環形電路IVR，將對電晶體M1的閘極供應的信號的反轉信號供應給電晶體M1r。注意，此 時，作為一個例子，在對電晶體M1的閘極供應高位準電位時(在對電晶體M1r的閘極供應低位準電位時)，可以將設定在電路MP中的第一資料(權係數)設定為“+1”，當對電晶體M1的閘極供應低位準電位時(對電晶體M1r的閘極供應高位準電位時)，可以將設定在電路MP中的第一資料(權係數)設定為“-1”。
圖55A示出在電路HCS、電路HCSr中包括反相器環形電路IVR，且與圖54A的電路MP不同的結構例子。圖55A所示的電路MP在電路MC中包括具有反相器環形電路IVR的電路HCS、電晶體M3、M4，在電路MCr中包括具有反相器環形電路IVRr的電路HCSr、電晶體M3r、電晶體M4r。反相器環形電路IVR包括反相器電路IV1、反相器電路IV2，反相器環形電路IVRr包括反相器電路IV1r、反相器電路IV2r。
反相器電路IV1的輸出端子與反相器電路IV2的輸入端子、電晶體M3的第一端子、電晶體M4的第一端子電連接，反相器電路IV2的輸出端子與反相器電路IV1的輸入端子電連接。電晶體M3的第二端子與佈線OL電連接，電晶體M3的閘極與佈線WX1L電連接。電晶體M4的第二端子與佈線OLB電連接，電晶體M4的閘極與佈線X2L電連接。反相器電路IV1r的輸出端子與反相器電路IV2r的輸入端子、電晶體M3r的第一端子、電晶體M4r的第一端子電連接，反相器電路IV2r的輸出端子與反相器電路IV1r的輸入端子電連接。電晶體M3r的第二端子與佈線OLB電連接，電晶體M3r的閘極與佈線WX1L電連接。電晶體M4r的第二端子與佈線OL電連接，電晶體M4r的閘極與佈線X2L電連接。
電路HCS具有藉由反相器環形電路IVR在反相器電路IV1的輸出端子中保持高位準電位和低位準電位中的一個的功能，電路HCSr具有藉由反相器環形電路IVRr在反相器電路IV1的輸出端子中保持高位準電位和低位準電位中的一個的功能。由此，與圖53、圖54A同樣地，作為一個例子，當在電路MP中設定的第一資料(權係數)為“+1”時，在反相器電路IV1的輸出端子中保持高位準電位(這裡例如是VDDL)，在反相器電路IV1r的輸出端子中保持低位準電位(這裡例如是VSS)，當在電路MP中設定的第一資料(權係數)為“-1”時，在反相器電路IV1的輸出端子中保持低位準電位，在反相器電路IV1r的輸出端子中保持高位準電位，當在電路MP中設 定的第一資料(權係數)為“0”時，在反相器電路IV1的輸出端子中保持低位準電位，在反相器電路IV1r的輸出端子中保持低位準電位。
對圖55A的電路MP的第二資料(神經元的信號的值)的輸入與圖53、圖54A同樣地設定對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間即可。
圖55A的電路MP與圖53、圖54A及圖54B的每一個的電路MP不同，使用包括在電路HCS的反相器環形電路IVR中的電晶體從佈線OL或佈線OLB向電路MC電流流過，使用包括在電路HCSr的反相器環形電路IVRr中的電晶體從佈線OL或佈線OLB向電路MCr電流流過。
圖55A的電路MP可以改變為圖55B所示的電路MP的結構。圖55B的電路MP具有不設置包括在圖55A的電路MP中的電路MCr的結構。也就是說，使用包括在電路HCS的反相器環形電路IVR中的電晶體從佈線OL或佈線OLB向電路MC電流流過。注意，此時，作為一個例子，當對反相器電路IV1的輸出端子供應高位準電位時，可以將設定在電路MP中的第一資料(權係數)設定為“+1”，當對反相器電路IV1的輸出端子供應低位準電位時，可以將設定在電路MP中的第一資料(權係數)設定為“0”。
圖55C的電路MP具有從圖55B的電路MP去除佈線X2L，且電晶體M4的第一端子與反相器電路IV1的輸入端子、反相器電路IV2的輸出端子電連接的結構。在佈線WX1L的電位為高位準電位時，對佈線OL或佈線OLB輸出相反信號。此時，作為一個例子，在對反相器電路IV1的輸出端子供應高位準電位時，可以將設定在電路MP中的第一資料(權係數)設定為“+1”，在對反相器電路IV1的輸出端子供應低位準電位時，可以將設定在電路MP中的第一資料(權係數)設定為“-1”。此外，作為一個例子，在從電路MP向電路AFP供應資訊(例如，電流、電壓等)的情況下，當對佈線WX1L輸入高位準電位時，也可以將對電路MP輸入的第二資料(神經元的信號的值)設定為“+1”，在對佈線WX1L輸入低位準電位時，也可以將對電路MP輸入的第二資料(神經元的信號的值)設定為“0”。
注意，圖55A至圖55C的電路MP例如可以用於圖7所示的運算電路140 的電路MP。
如上所述，包括在圖53的電路MP中的電路HCS、電路HCSr可以具有包括NOSRAM的結構。在圖56A中作為電路HCS、電路HCSr具有包括NOSRAM的結構示出圖53的電路MP的詳細具體例子。注意，關於在圖56A中記載的符號、第一資料(權重資料)的保持方法等，參照圖34的電路MP的說明的記載。
在圖56A的電路MP中，也可以將佈線IL及佈線OL組合為一個佈線以及/或者將佈線ILB及佈線OLB組合為一個佈線。在圖56B的電路MP中將佈線IL及佈線OL作為佈線OL組合為一個佈線，將佈線ILB及佈線OLB作為佈線OL組合為一個佈線。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，在圖53至圖56B的電路MP中，也可以將對佈線X1L(圖55A、圖55B中，佈線WX1L)、佈線X2L的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子6〉
這裡，對使用圖57的電路MP的圖11的運算電路150的工作方法進行 說明。
與工作方法例子1至工作方法例子5同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以以具有負載LEa、負載LEb為電容等的結構。
圖57示出與圖36所示的電路MP同樣的電路結構。注意，在圖57的電路MP中電路HCS、電路HCS-2b、電路HCS-3b的每一個與佈線OLB電連接，電路HCSr、電路HCS-2br、電路HCS-3br的每一個與佈線OLB電連接。此外，在本工作方法例子中，與在實施方式2中說明的圖36的電路MP的工作例子不同。
明確而言，與工作方法例子5同樣地，在電路MP中根據第二資料(例如，這裡是神經元的信號的值)設定對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間。也就是說，設定電晶體M3、電晶體M3r成為開啟狀態或電晶體M4、電晶體M4r成為開啟狀態的時間。
如在工作方法例子1中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量。
關於從佈線OL或佈線OLB藉由電晶體M1-2b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量，藉由在電晶體M3、電晶體M3r、電晶體M4、電晶體M4r的每一個中設定成為開啟狀態的時間來決定。
因此，在圖57的電路MP中的第二資料(神經元的信號的值)的定義可以與圖53的電路MP中的第二資料(神經元的信號的值)相同。
圖57所示的電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br如實施方式2的結構例子6所說明，作為一個例子可以具有包括SRAM的結構或包括NOSRAM的結構。這裡，在電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br中保持2值(數字值)的電位。
當電晶體M1、電晶體M1r的W長與L長的比例為W/L時，電晶體M1、電晶體M1r的W長與L長的比例為2W/L，電晶體M1、電晶體M1r的W長與L長的比例為4W/L。
因此，設定在電路MP中的第一資料(這裡，例如，權係數)可以參照實施方式2的結構例子6的內容。明確而言，例如，設定在電路MP中的第一資料(權係數)根據在電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個中流過的電流決定。換言之，設定在電路MP中的第一資料(權係數)根據保持在電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個中的電位決定。由此，作為一個例子，如下表所示，藉由在電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個中保持電位，可以設定設定在電路MP中的第一資料(權係數)。
Figure 109103086-A0202-12-0179-177
Figure 109103086-A0202-12-0180-178
注意，當在電路HCS中保持電壓VDDL時，在電晶體M1中流過的電流的量為I1。此外，由於電晶體M1-2b的W長與L長的比例為電晶體M1的W長與L長的比例的2倍，所以當在電路HCS-2b中保持電壓VDDL時，在電晶體M1中流過的電流的量為2I1。此外，由於電晶體M1-3b的W長與L長的比例為電晶體M1的W長與L長的比例的4倍，所以當在電路HCS-3b中保持電壓VDDL時，在電晶體M1-3b中流過的電流的量為4I1。此外，同樣地，當在電路HCSr中保持電壓VDDL時，在電晶體M1r中流過的電流的量為I1，當在電路HCS-2br中保持電壓VDDL時，在電晶體M1-2br中流過的電流的量為2I1，當在電路HCS-3br中保持電壓VDDL時，在電晶體M1-3br中流過的電流的量為4I1。注意，當在電路HCS、電路HCSr、電路HCS-2b、電路HCS-2br、電路HCS-3b、電路HCS-2br的每一個中保持電壓VSS時，在電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br中流過的電流的量為0。
接著，說明圖57的電路MP的具體工作例子。
在電路MP中例如預先設定“+7”的第一資料(權係數)。此時，在電晶體M1的源極與汲極間電流Iut流過，在電晶體M1-2b的源極與汲極間電流2Iut流過，在電晶體M1-3b的源極與汲極間電流41ut流過。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+3”時，藉由電晶體M3只在時間3tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OL藉由電晶體M1向佈線VE流過的電荷量為3tut×Iut+3tut×2Iut+3tut×4Iut=21tut×Iut。注意，這裡，tut×Iut=Qut。也就是說，從佈線OL藉由電路MC向佈線VE流過的電荷量為21tut×Iut=21Qut。另一方面，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量由於電晶體M1r、電 晶體M1-2br、電晶體M1-3br處於關閉狀態，所以成為0。
此外，當在電路MP中作為第二資料(神經元的信號的值)輸入“-3”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為21tut×Iut=21Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
在電路MP中例如考慮預先設定“-7”的第一資料(權係數)的情況。此時，在電晶體M1r的源極與汲極間電流I1流過，在電晶體M1-2br的源極與汲極間電流2I1流過，在電晶體M1-3br的源極與汲極間電流4I1流過。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+3”時，藉由電晶體M3只在時間3tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為3tut×Iut+3tut×2Iut+3tut×4Iut=21tut×Iut。也就是說，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為21tut×Iut=21Qut。另一方面，從佈線OL藉由電路MC向佈線VE流過的電荷量由於電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態，所以成為0。另一方面，從佈線OL藉由電路MC向佈線VE流過的電荷量由於電晶體M1、M1-2b、M1-3b處於關閉狀態，所以成為0。
此外，當在電路MP中作為第二資料(神經元的信號的值)輸入“-3”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間成為非導通狀態，因此從佈線OL藉由電路MCr向佈線VEr流過的電荷量為21tut×Iut=21Qut，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
藉由改變設定在電路MP中的第一資料(權係數)，由於保持在電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個中的電位的組合變化，所以在電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個中流過的電流的量變化。因此，從佈線OL或佈線OLB藉由電路MC向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過的電荷量可以根據第一 資料(權係數)決定。
注意，當在電路MP中預先設定“0”的第一資料(權係數)時，電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個處於關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
當對電路MP作為第二資料(神經元的信號的值)輸入“0”時，由於對佈線X1L、佈線X2L的每一個輸入低位準電位，所以電晶體M3、電晶體M3r、電晶體M4、電晶體M4r成為關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及OLB與電路AFP之間處於導通狀態，由此可以在包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTF可以輸出對應於在佈線OL、佈線OLB的每一個中流過的電荷量的神經元的信號zj (k)。
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，根據第一資料(權係數)與第二資料(神經元的信號的值)之積的結果，決定電流從佈線OL向電路MC或電路MCr的電荷量QOL及電流從佈線OLB向電路MC或電路MCr的電荷量QOLB。此外，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為正值時，電流從佈線OL向電路MC或電路MCr流過，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為負值時，電流從佈線OLB向電路MC或電路MCr流過。也就是說，可以從電荷量QOL及電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。例如，在第一資料(權係數)為“+7”，且第二資料(神經元的信號的值)為“+3”時，QOL=21Qut、QOLB=0。此時， 由於從佈線OL向電路MC或電路MCr電流流過，積的結果為正值。由此，作為一個例子，藉由在從佈線OL向電路MC或電路MCr電流流過的電荷量QOL中將Qut替換為“+1”，可以從電荷量QOL作為第一資料(權係數)與第二資料(神經元的信號的值)的積的結果求出“+21”。此外，例如，在第一資料(權係數)為“-7”，第二資料(神經元的信號的值)為“+3”時，QOL=0、QOLB=21Qut。此時，由於從佈線OLB向電路MC或電路MCr電流流過，所以積的結果為負值。由此，作為一個例子，藉由在從佈線OLB向電路MC或電路MCr電流流過的電荷量QOLB中將Qut替換為“-1”，可以從電荷量QOLB作為第一資料(權係數)與第二資料(神經元的信號的值)的積的結果求出“-21”。
在第二資料(神經元的信號的值)為“-3”、“-2”、“-1”、“0”、“+1”、“+2”、“+3”以外的整數或實數時，根據整數或實數，設定對佈線X1L和佈線X2L中的一個的高位準電位的輸入時間即可。例如，a為正實數，輸入期間為a×tut，由此可以處理第二資料(神經元的信號的值)作為類比值。
由此，與工作方法例子1至工作方法例子3、工作方法例子5同樣地，可以以第二資料(神經元的信號的值)為多值並將其供應給電路MP。
此外，本發明的一個實施方式的半導體裝置不侷限於圖57的電路MP的結構。例如，在圖57的電路MP中，作為設定電流量的電晶體，在電路MC中包括電晶體M1、電晶體M1-2b、電晶體M1-3b的3個，在電路MCr中包括電晶體M1r、電晶體M1-2br、電晶體M1-3br的3個，在電路MC、電路MCr的每一個中，設定電流量的電晶體也可以為2個或4個以上。此外，也可以根據該電晶體增加保持部的個數、佈線數。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，在圖57的電路MP中，也可以將對佈線X1L、佈線X2L的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈 線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子7〉
這裡，對使用圖58的電路MP的圖11的運算電路150的工作方法進行說明。
與工作方法例子1至工作方法例子6同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。另外，包括在電路AFP中的電路ACTF[1]至ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以以具有負載LEa、負載LEb為電容等的結構。
圖58示出與圖29所示的電路MP同樣的電路結構。注意，電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個的尺寸，例如W長與L長較佳為相等。此外，本工作方法例子與在實施方式2中說明的圖29的電路MP的工作例子不同。
明確而言，與圖50的電路MP同樣地，當對電路MP輸入第二資料(例如，這裡是神經元的信號的值)時，在對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間為tut時，對佈線X1L2b和佈線X2L2b中的一個的高位準電位的輸入時間為2tut，對佈線X1L3b和佈線X2L3b中的一個的高位準電位的輸入時間為4tut而進行工作。也就是說，在電晶體M3、電晶體M3r 成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut時，以電晶體M3-2b、電晶體M3-2br成為開啟狀態或電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為4tut的方式工作。因此，在圖58的電路MP中，為了示出與圖29的電路MP不同的工作，在佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的符號附近示出脈衝電壓的示意圖及輸入時間。
如在工作方法例子1、工作方法例子2中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量。
同樣地，關於從佈線OL或佈線OLB藉由電晶體M1-2b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量，藉由在電晶體M3-2b、電晶體M3-2br、電晶體M4-2b、電晶體M4-2br的每一個中設定成為開啟狀態的時間來決定。此外，關於從佈線OL或佈線OLB藉由電晶體M1-3b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-3br向佈線VEr流過的電荷量，在電晶體M3-3b、電晶體M3-3br、電晶體M4-3b、電晶體M4-3br的每一個中設定成為開啟狀態的時間來決定。
因此，在圖58的電路MP中的第二資料(神經元的信號的值)的定義作為一個例子可以與在工作方法例子3中說明的圖50的電路MP中的第二資料(神經元的信號的值)相同。
如在實施方式2的結構例子5中說明，作為一個例子，圖58所示的電路HCS、電路HCSr可以具有包括SRAM的結構或包括NOSRAM的結構。這裡，在電路HCS、電路HCSr中保持2值(數字值)的電位。因此，作為一個例子，當在電路MP中設定的第一資料(權係數)為“+1”時，在電路HCS中保持高位準電位(這裡例如是VDDL)，在電路HCSr中保持低位準電位(這裡例如是VSS)，當設定在電路MP中的第一資料(權係數)為“-1”時，在 電路HCS中保持低位準電位，在電路HCSr中保持高位準電位，當設定在電路MP中的第一資料(權係數)為“0”時，在電路HCS中保持低位準電位，在電路HCSr中保持低位準電位。
注意，當在電路HCS中保持電壓VDDL時，在電晶體M1中流過的電流的量為I1。此外，當在電路HCS中保持電壓VSS時，在電晶體M1中流過的電流的量為0。同樣地，當在電路HCSr中保持電壓VDDL時，在電晶體M1r中流過的電流的量為Iut，當在電路HCSr中保持電壓VSS時，在電晶體M1r中流過的電流的量為0。
在電路MC中，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的尺寸相等，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的閘極與電路HCS電連接，電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的第一端子與佈線VE電連接，由此在電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間彼此幾乎相等的電流流過。因此，與電晶體M1相同地，在電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間流過的電流量為Iut。此外，電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個與電晶體M1的尺寸相等，電晶體M1r、電晶體M1-2br、電晶體M1-3br的閘極與電路HCSr電連接，電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的第一端子與佈線VEr電連接，因此在電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的源極與汲極間流過的電流與在電晶體M1的源極與汲極間流過的電流相等。因此，與電晶體M1相同地，在電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個的源極與汲極間流過的電流量為Iut。
接著，說明圖58的電路MP的具體工作例子。
在電路MP中例如預先設定“+1”的第一資料(權係數)。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3只在時間tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OL藉由電晶體M1向佈線VE流過的電荷量為tut×Iut。注意，這裡，tut×Iut=Qut。此外，同樣地，藉由電晶體M3-2b只在時間2tut成為開啟狀態，且電晶體M4-2b成為關閉狀態，從佈線OL藉由電晶體M1-2b向佈線VE流 過的電荷量為2tut×Iut=2Qut，藉由電晶體M3-3b在時間4tut成為開啟狀態，且電晶體M4-3b成為關閉狀態，從佈線OL藉由電晶體M1-3b向佈線VE流過的電荷量為4tut×Iut=4Qut。因此，從佈線OL藉由電路MC向佈線VE流過的電荷量為Qut+2Qut+4Qut=7Qut。另一方面，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量由於電晶體M1r、電晶體M1-2br、電晶體M1-3br處於關閉狀態，所以成為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為Qut+2Qut+4Qut=7Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
此外，例如，考慮在電路MP中預先設定“-1”的第一資料(權係數)的情況。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3r只在時間tut成為開啟狀態，且電晶體M4r成為關閉狀態，從佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量為tut×Iut=Qut。此外，同樣地，藉由電晶體M4-2b上只在時間2tut成為開啟狀態，且電晶體M3-2br成為關閉狀態，從佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量為2tut×Iut=2Qut，藉由電晶體M4-3br只在時間4tut成為開啟狀態，且電晶體M3-3br成為關閉狀態，從佈線OLB藉由電晶體M1-3br向佈線VEr流過的電荷量為4tut×Iut=4Qut。因此，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為Qut+2Qut+4Qut=7Qut。另一方面，從佈線OL藉由電路MC向佈線VE流過的電荷量由於電晶體M1r、M1-2br、M1-3br處於關閉狀態，所以為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間成為非導通狀態，因此從佈線OL藉由電路MCr向佈線VEr流過的電荷量為Qut+2Qut+4Qut=7Qut，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
因此，藉由在電路MP中設定“+1”的第一資料(權係數)，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3、電晶體M3-2b、電晶體M3-3b中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MC向佈線VE流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為0。此外，在電路MP中設定“-1”的第一資料(權係數)，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3r、電晶體M3-2br、電晶體M3-3br選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MCr向佈線VEr流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OL藉由電路MC向佈線VE流過的電荷量為0。
藉由在電路MP中設定“+1”的第一資料(權係數)，根據負的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M4、電晶體M4-2b、電晶體M4-3b中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MC向佈線VE流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。此外，在電路MP中設定“-1”的第一資料(權係數)，根據負的第二資料(神經元的信號的值)從包括在電路MP中的電晶體M4r、電晶體M4-2br、電晶體M4-3br選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MCr向佈線VEr流過的電荷量設定為Qut、2Qut、3Qut、4Qut、5Qut、6Qut、7Qut中的任一個。注意，此時，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
注意，當在電路MP中預先設定“0”的第一資料(權係數)時，電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個處於關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
當對電路MP輸入“0”的第二資料(神經元的信號的值)時，電晶體M3、電晶體M3-2b、電晶體M3-3b、電晶體M4、電晶體M4-2b、電晶體M4-3b、電晶體M3r、電晶體M3-2br、電晶體M3-3br、電晶體M4r、電晶體M4-2br、 電晶體M4-3br的每一個處於關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
這裡，著眼於電路ACTF的積分電路。當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及佈線OLB與電路AFP之間處於導通狀態，由此可以在包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTF可以輸出對應於在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB的神經元的信號zj (k)。
以下表示出藉由上述工作例子，第一資料(權係數)為“+1”或“-1”，以上述那樣定義第二資料(神經元的信號的值)時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。
Figure 109103086-A0202-12-0189-179
Figure 109103086-A0202-12-0190-180
Figure 109103086-A0202-12-0190-181
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，根據第一資料(權係數)與第二資料(神經元的信號的值)之積的結果，決定電流從佈線OL向電路MC或電路MCr的電荷量QOL及電流從佈線OLB向電路MC或電路MCr的電荷量QOLB。此外，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為正值時，電流從佈線OL向電路MC或電路MCr流過，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為負值時，電流從佈線OLB向電路MC或電路MCr流過。也就是說，可以從電荷量QOL及電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。例如，在第一資料(權係數)為“-1”或“+1”，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個， 且第一資料(權係數)與第二資料(神經元的信號的值)之積為正數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOL中，藉由將Qut換成“+1”，可以從電荷量QOL算出第一資料(權係數)與第二資料(神經元的信號的值)之積。另外，例如，在第一資料(權係數)為“-1”或“+1”，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為負數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOLB中，藉由將Qut換成“-1”，可以從電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。
本發明的一個實施方式不侷限於上述定義。在上述中，作為第二資料(神經元的信號的值)，定義正的多值、負的多值、0，但是例如輸入期間是連續值而不是離散值(a為正實數，輸入期間為a×tut)，可以處理第二資料(神經元的信號的值)作為類比值。
例如，在電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut，電晶體M3-2b、M3-2br成為開啟狀態或者電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或者電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為4tut時，對佈線WX1L輸入高位準電位，對佈線X2L輸入低位準電位，且對佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b輸入低位準電位時的第二資料(神經元的信號的值)被定義為“+0.1”等的實數而不是“+1”。
本發明的一個實施方式的半導體裝置不侷限於圖58的電路MP的結構。例如，在圖58的電路MP中，作為設定電流量的電晶體，在電路MC中包括電晶體M1、電晶體M1-2b、電晶體M1-3b的3個，在電路MCr中包括電晶體M1r、電晶體M1-2br、電晶體M1-3br的3個，但是在電路MC、電路MCr的每一個中，設定電流量的電晶體也可以為2個或4個以上。
此外，本發明的一個實施方式的半導體裝置及該半導體裝置的工作方法不侷限於上述方法。在上述中，說明圖58的電路MP的電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每 一個的尺寸相等，例如，如圖51的電路MP那樣，也可以使電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br的W長與L長的比例為W/L，且使電晶體M1-3b、電晶體M1-3br的W長與L長的比例為2W/L。在電路HCS保持電位VDDL時，藉由以I1的電流在電晶體M1的源極與汲極間作為電流量流過的方式設定，由於電晶體M1-2b的W長與L長的比例及電晶體M1-3b的W長與L長的比例的每一個為電晶體M1的W長與L長的比例的2倍，所以2I1在電晶體M1-2b、電晶體M1-3b的每一個的源極與汲極間作為電流量流過。同樣地，在電路HCSr保持電位VDDL時，藉由以I1的電流在電晶體M1r的源極與汲極間作為電流量流過的方式設定，由於電晶體M1-2br的W長與L長的比例及電晶體M1-3br的W長與L長的比例的每一個為電晶體M1r的W長與L長的比例的2倍，所以2I1在電晶體M1-2br、電晶體M1-3br的每一個的源極與汲極間作為電流量流過。
這裡，電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut，電晶體M3-2b、電晶體M3-2br成為開啟狀態或者電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3b、電晶體M3-3br成為開啟狀態或者電晶體M4-3b、電晶體M4-3br成為開啟狀態的時間為2tut。也就是說，在對電路MP輸入第二資料(神經元的信號的值)時，對佈線WX1L和佈線X2L中的一個的高位準電位的輸入時間為tut，對佈線X1L2b和佈線X2L2b中的一個的高位準電位的輸入時間為2tut，對佈線X1L3b和佈線X2L3b中的一個的高位準電位的輸入時間為2tut。在圖59的電路MP中，在佈線WX1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的符號附近，示出與圖58不同的脈衝電壓的示意圖及輸入時間。
當電路HCS保持電位VDDL，以Iut的電流在電晶體M1的源極與汲極間作為電流量流過的方式設定時，電晶體M3-3b和電晶體M4-3b中的一個只在時間2tut成為開啟狀態，電晶體M3-3b和電晶體M4-3b中的另一個成為關閉狀態，由此從佈線OL或佈線OLB藉由電晶體M1-3b向佈線VE流過的電荷量為2tut×2Iut=4Qut。注意，由於從佈線OL藉由電晶體M1向佈線VE流過的電荷量及從佈線OL藉由電晶體M1-2b向佈線VE流過的電荷量的條件與上述工作例子相同，所以省略其說明。
當電路HCSr保持電位VDDL，以I1的電流在電晶體M1r的源極與汲極間 作為電流量流過的方式設定時，電晶體M3-3br和電晶體M4-3br中的一個只在時間2tut成為開啟狀態，電晶體M3-3br或電晶體M4-3br成為關閉狀態，由此從佈線OL或佈線OLB藉由電晶體M1-3br向佈線VEr流過的電荷量為2tut×2Iut=4Qut。注意，由於從佈線OLB藉由電晶體M1r向佈線VEr流過的電荷量及從佈線OLB藉由電晶體M1-2br向佈線VEr流過的電荷量的條件與上述工作例子相同，所以省略其說明。
如上所述，藉由適當地改變電晶體M1、電晶體M1r、電晶體M1-2b、電晶體M1-2br、電晶體M1-3b、電晶體M1-3br的每一個的尺寸及對佈線X1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的每一個的高位準電位的輸入時間，可以與圖58所示的電路MP的工作例子同樣地工作。
此外，本發明的一個實施方式的半導體裝置不侷限於圖58、圖59的電路MP的結構。例如，在圖58的電路MP中，使對應於保持在電路HCS中的電位的電流流過的電晶體為電晶體M1、電晶體M1-2b、電晶體M1-3b的3個，使對應於保持在電路HCSr中的電位的電流流過的電晶體為電晶體M1r、電晶體M1-2br、電晶體M1-3br的3個，在電路MC、MCr的每一個中，設定電流量的電晶體也可以為2個或4個以上。此外，也可以根據該電晶體增減保持部的個數、佈線數。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，在圖57的電路MP中，也可以將對佈線X1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
〈工作方法例子8〉
這裡，對使用圖60的電路MP的圖11的運算電路150的工作方法進行說明。
與工作方法例子1至工作方法例子7同樣地，為了簡化起見，關於在佈線OL、佈線OLB中流過的電流的變化，只由與佈線OL、佈線OLB電連接的一個電路MP進行。此外，與電路MP電連接的佈線VE、佈線VEr的每一個對電路MP作為恆電壓供應VSS。此外，包括在電路AFP中的電路ACTF[1]至電路ACTF[n]的每一個作為一個例子為具有積分電路(或者，電流電荷(IQ)轉換電路)的結構的電路ACTF。例如，在圖6E的電路ACTF[j]中，也可以為將負載LEa、負載LEb用作電容等的結構。注意，例如，示出與一個保持部(例如，電路HCS)連接的電晶體有三個(例如，電晶體M1、電晶體M1-2x、電晶體M1-3x的三個)的情況，但是本發明的一個實施方式不侷限於此。在各保持部也可以配置任意個數的電晶體。同樣地，關於電晶體M3、電晶體M3-2x、電晶體M3-3x示出三個(電晶體M3、電晶體M3-2x、電晶體M3-3x或者電晶體M4、電晶體M4-2x、電晶體M4-3x)的情況，但是本發明的一個實施方式不侷限於此，也可以配置任意個數的電晶體。此外，示出保持部有三個(例如，電路HCS、電路HCS-2b、電路HCS-3b)的情況，但是本發明的一個實施方式不侷限於此，也可以配置任意個數的保持部。
在圖60的電路MP中，電路MC包括電晶體M1、電晶體M1-2x、電晶體M1-3x、電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b、電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-2b、電晶體M3、電晶體M3-2x、電晶體M3-3x、電晶體M4、電晶體M4-2x、電晶體M4-3x、電路HCS、電路HCS-2b、電路HCS-3b。
注意，電晶體M1、電晶體M1-2x、電晶體M1-3x的每一個的尺寸，例 如，W長與L長較佳為彼此相等。此外，電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的尺寸較佳為彼此相等。此外，電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的尺寸較佳為彼此相等。
再者，在電晶體M1、電晶體M1-2x、電晶體M1-3x的每一個的W長與L長的比例為W/L時，較佳的是，電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的每一個的W長與L長的比例為2W/L，電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的每一個的W長與L長的比例為4W/L。也就是說，其閘極與保持部(例如，電路HCS、電路HCS-2b、電路HCS-3b等)電連接的電晶體(例如，電晶體M1、電晶體M1-2b、電晶體M1-3b等)的W長與L長的比例W/L根據保持部的個數以2的冪增大即可。
與圖29的電路MP所包括的電路HCS同樣地，電路HCS、電路HCS-2b、電路HCS-3b的每一個具有接收從佈線OL和佈線OLB中的一個或兩個輸入的資訊(電位、電流等)保持對應於該資訊的電位的功能。此外，電路HCS具有施加保持在與其電連接的電晶體的閘極中的該電位的功能。作為電路HCS、電路HCS-2b、電路HCS-3b，例如，可以具有包括SRAM的結構或包括NOSRAM的結構。包括在圖60的電路MP中的電路HCS、電路HCS-2b、電路HCS-3b的每一個作為數字值(2值)保持高位準電位(這裡，例如VDDL)和低位準電位(這裡，例如VSS)中的一個。
注意，電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的每一個的閘極與電路HCS-2b電連接。電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-2b的每一個的閘極與電路HCS-3b電連接。
當對電晶體M1、電晶體M1-2x、電晶體M1-3x的每一個的閘極輸入保持在電路HCS中的VDDL時，在電晶體M1、電晶體M1-2x、電晶體M1-3x的每一個的源極與汲極間流過的電流量為Iut。由於電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的每一個的W長與L長的比例為電晶體M1的W長與L長的比例的2倍，所以在對電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的閘極輸入保持在電路HCS-2b中的VDD時，在電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的每一個的源極與汲極間流過的電流量為2Iut。另外，由於電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的 每一個的W長與L長的比例為電晶體M1的W長與L長的比例的4倍，所以在對電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的閘極輸入保持在電路HCS-3b中的VDD時，在電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的每一個的源極與汲極間流過的電流量為4Iut。
電晶體M1、電晶體M1-2x、電晶體M1-3x、電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b、電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-2b的每一個的第一端子與佈線VE電連接。電晶體M1、電晶體M1-2x、電晶體M1-3x的每一個的閘極與電路HCS電連接。
電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個的第二端子與電晶體M3的第一端子、電晶體M4的第一端子電連接。電晶體M1-2x、電晶體M1-2x-2b、電晶體M1-2x-3b的每一個的第二端子與電晶體M3-2x的第一端子、電晶體M4-2x的第一端子電連接。電晶體M1-3x、電晶體M1-3x-2b、電晶體M1-3x-3b的每一個的第二端子與電晶體M3-3x的第一端子、電晶體M4-3x的第一端子電連接。
電晶體M3的閘極與佈線X1L電連接，電晶體M4的閘極與佈線X2L電連接。電晶體M3-2x的閘極與佈線X1L2x電連接，電晶體M4-2x的閘極與佈線X2L2x電連接。電晶體M3-3x的閘極與佈線X1L3x電連接，電晶體M4-3x的閘極與佈線X2L3x電連接。
電晶體M3、電晶體M3-2x、電晶體M3-3x的每一個的第二端子與佈線OL電連接，電晶體M4、電晶體M4-2x、電晶體M4-3x的每一個的第二端子與佈線OLB電連接。
注意，在圖60的電路MP中，電路MCr具有與電路MC大致相同的電路結構。因此，為了與電路MC所包括的電路元件等區分，對電路MCr所包括的電路元件等的符號附上“r”。此外，電晶體M3r、電晶體M3-2xr、電晶體M3-3xr的每一個的第二端子與佈線OLB電連接，電晶體M4、電晶體M4-2x、電晶體M4-3x的每一個的第二端子與佈線OL電連接。
對設定在圖60的電路MP中的第一資料(這裡，例如是權係數)進行 說明。設定在圖60的電路MP中的第一資料(權係數)可以根據保持在電路HCS、HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個中的電位的組合定義。明確而言，如在工作方法例子6中說明的圖57的電路MP，在電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的每一個中保持規定電位，設定第一資料(權係數)即可。由此，圖60的電路MP中的第一資料(權係數)作為一個例子可以與在工作方法例子6中說明的圖57的電路MP中的第一資料(權係數)的定義同樣。
接著，對輸入到電路MP的第二資料(這裡，例如是神經元的信號的值)進行說明。作為前提，當對電路MP輸入第二資料(神經元的信號的值)的情況下，在對佈線X1L和佈線X2L中的一個的高位準電位的輸入時間為tut時，對佈線X1L2x和佈線X2L2x中的一個的高位準電位的輸入時間為2tut，對佈線X1L3x和佈線X2L3x中的一個的高位準電位的輸入時間為4tut而進行工作。也就是說，在電晶體M3、電晶體M3r成為開啟狀態或者電晶體M4、電晶體M4r成為開啟狀態的時間為tut時，以電晶體M3-2x、電晶體M3-2xr成為開啟狀態或者電晶體M4-2b、電晶體M4-2br成為開啟狀態的時間為2tut，電晶體M3-3x、電晶體M3-3xr成為開啟狀態或者電晶體M4-3x、電晶體M4-3xr成為開啟狀態的時間為4tut的方式進行工作。
如在工作方法例子1、工作方法例子2中說明，藉由在電路MP中設定第一資料(例如，這裡是權係數)，且設定電晶體M3或電晶體M4成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1、M1-2b、電晶體M1-3b向佈線VE流過的電荷量。此外，藉由在電路MP中設定第一資料(權係數)，決定電晶體M3r或電晶體M4r成為開啟狀態的時間，決定從佈線OL或佈線OLB藉由電晶體M1r、電晶體M1-2br、電晶體M1-3br向佈線VEr流過的電荷量。
同樣地，關於從佈線OL或佈線OLB藉由電晶體M1-2x、M1-2x-2b、M1-2x-3b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-2xr、電晶體M1-2x-2br、電晶體M1-2x-3br向佈線VEr流過的電荷量，藉由在電晶體M3-2b、電晶體M3-2br、電晶體M4-2b、電晶體M4-2br的每一個中設定成為開啟狀態的時間來決定。此外，關於從佈線OL或佈線OLB 藉由電晶體M1-3x、電晶體M1-3x-2b、電晶體M1-3x-3b向佈線VE流過的電荷量及從佈線OL或佈線OLB藉由電晶體M1-3xr、電晶體M1-3x-2br、電晶體M1-3x-3br向佈線VEr流過的電荷量，在電晶體M3-3b、電晶體M3-3br、電晶體M4-3b、電晶體M4-3br的每一個中設定成為開啟狀態的時間來決定。
因此，在圖60的電路MP中的第二資料(神經元的信號的值)的定義作為一個例子可以與在工作方法例子3中說明的圖50的電路MP中的第二資料(神經元的信號的值)相同。
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，可以由電流從佈線OL向電路MC或電路MCr流過的電荷量及電流從佈線OLB向電路MC或電路MCr流過的電荷量表現第一資料(權係數)與第二資料(神經元的信號的值)之積。
接著，說明圖60的電路MP的具體工作例子。
在電路MP中例如預先設定“+7”的第一資料(權係數)。此時，在電晶體M1、電晶體M1-2x、電晶體M1-3x的源極與汲極間電流Iut流過，在電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b的源極與汲極間電流2Iut流過，在電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的源極與汲極間電流4Iut流過。另一方面，在電晶體M1r、電晶體M1-2xr、電晶體M1-3xr、電晶體M1-2br、電晶體M1-2x-2br、電晶體M1-3x-2br、電晶體M1-3br、電晶體M1-2x-3br、電晶體M1-3x-3br的每一個的源極與汲極間流過的電流量成為0。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3只在時間tut成為開啟狀態，且電晶體M4成為關閉狀態，從佈線OL藉由電晶體M1、電晶體M1-2b、電晶體M1-3b的每一個向佈線VE流過的電荷量為tut×Iut+tut×2Iut+tut×4Iut=7tut×Iut。注意，這裡，tut×Iut=Qut。此外，藉由電晶體M3-2x只在時間2tut成為開啟狀態，且電晶體M4-2x成為關閉狀態，從佈線OL藉由電晶體M1-2x、電晶體M1-2x-2b、電晶體M1-2x-3b的每一個向佈線VE流過的電荷量為2tut×Iut+2tut×2Iut+2tut×4Iut=14tut×Iut。此外，藉由電晶體M3-3x只在時間4tut成為開啟狀態，且電晶體M4-3x成為 關閉狀態，從佈線OL藉由電晶體M1-3x、電晶體M1-3x-2b、電晶體M1-3x-3b的每一個向佈線VE流過的電荷量為4tut×Iut+4tut×2Iut+4tut×4Iut=28tut×Iut。因此，從佈線OL藉由電路MC向佈線VE流過的電荷量為7Qut+14Qut+28Qut=49Qut。另一方面，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量由於電晶體M1r、電晶體M1-2xr、電晶體M1-3xr、電晶體M1-2br、電晶體M1-2x-2br、電晶體M1-3x-2br、電晶體M1-3br、電晶體M1-2x-3br、電晶體M1-3x-3br的每一個處於關閉狀態，所以為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為7Qut+14Qut+28Qut=49Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
在電路MP中例如預先設定“-7”的第一資料(權係數)。此時，在電晶體M1r、電晶體M1-2xr、電晶體M1-3xr的源極與汲極間電流Iut流過，在電晶體M1-2br、電晶體M1-2x-2br、電晶體M1-3x-2br的源極與汲極間電流2Iut流過，在電晶體M1-3br、電晶體M1-2x-3br、電晶體M1-3x-3br的源極與汲極間電流4Iut流過。另一方面，在電晶體M1、電晶體M1-2x、電晶體M1-3x、電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b、電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的每一個的源極與汲極間流過的電流量成為0。
當在電路MP中作為第二資料(神經元的信號的值)輸入“+7”時，藉由電晶體M3r只在時間tut成為開啟狀態，且電晶體M4r成為關閉狀態，從佈線OLB藉由電晶體M1r、電晶體M1-2br、電晶體M1-3br的每一個向佈線VEr流過的電荷量為tut×Iut+tut×2Iut+tut×4Iut=7tut×Iut。注意，這裡，tut×Iut=Qut。此外，藉由電晶體M3-2xr只在時間2tut成為開啟狀態，且電晶體M4-2xr成為關閉狀態，從佈線OL藉由電晶體M1-2xr、電晶體M1-2x-2br、電晶體M1-2x-3br的每一個向佈線VEr流過的電荷量為2tut×Iut+2tut×21ut+2tut×4Iut=14tut×Iut。此外，藉由電晶體M3-3xr只在時間4tut成為開啟狀態，且電晶體M4-3xr成為關閉狀態，從佈線OLB藉由電晶 體M1-3xr、電晶體M1-3x-2br、電晶體M1-3x-3br的每一個向佈線VEr流過的電荷量為4tut×Iut+4tut×2Iut+4tut×4Iut=28tut×Iut。因此，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為7Qut+14Qut+28Qut=49Qut。另一方面，從佈線OL藉由電路MC向佈線VE流過的電荷量由於電晶體M1、電晶體M1-2x、電晶體M1-3x、電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b、電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b的每一個成為關閉狀態，所以成為0。
注意，當在電路MP中作為第二資料(神經元的信號的值)輸入“-7”時，在佈線OLB與電路MC之間、在佈線OL與電路MCr之間都成為導通狀態，在佈線OL與電路MCr之間、在佈線OL與電路MC之間都成為非導通狀態，因此從佈線OLB藉由電路MC向佈線VE流過的電荷量為7Qut+14Qut+28Qut=49Qut，從佈線OL藉由電路MCr向佈線VEr流過的電荷量為0。
如上所述，藉由在電路MP中作為正的第一資料(權係數)設定“+1”至“+7”的7值中的任一個，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3、電晶體M3-2x、電晶體M3-3x中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MC向佈線VE流過的電荷量設定為每隔Qut“Qut”至“49Qut”中的任一個。注意，此時，從佈線OLB藉由電路MCr向佈線VEr流過的電荷量為0。此外，在電路MP中作為正的第一資料(權係數)設定“-7”至“-1”的7值中的任一個，根據正的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M3r、電晶體M3-2xr、電晶體M3-3xr選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MCr向佈線VEr流過的電荷量設定為每隔Qut“Qut”至“49Qut”中的任一個。注意，此時，從佈線OL藉由電路MC向佈線VE流過的電荷量為0。
藉由在電路MP中作為正的第一資料(權係數)設定“+1”至“+7”的7值中的任一個，根據負的第二資料(神經元的信號的值)，從包括在電路MP中的電晶體M4、電晶體M4-2x、電晶體M4-3x中選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OLB藉由電路MC向佈線VE流過的電荷量設定為每隔Qut“Qut”至“49Qut”中的任一個。注意，此時，從佈線OL藉由 電路MCr向佈線VEr流過的電荷量為0。此外，在電路MP中作為正的第一資料(權係數)設定“-7”至“-1”的7值中的任一個，根據負的第二資料(神經元的信號的值)從包括在電路MP中的電晶體M4r、電晶體M4-2xr、電晶體M4-3xr選擇一個以上的成為開啟狀態的電晶體，可以將從佈線OL藉由電路MCr向佈線VEr流過的電荷量設定為每隔Qut“Qut”至“49Qut”中的任一個。注意，此時，從佈線OLB藉由電路MC向佈線VE流過的電荷量為0。
注意，當在電路MP中預先設定“0”的第一資料(權係數)時，電晶體M1、電晶體M1-2x、電晶體M1-3x、電晶體M1-2b、電晶體M1-2x-2b、電晶體M1-3x-2b、電晶體M1-3b、電晶體M1-2x-3b、電晶體M1-3x-3b、電晶體M1r、電晶體M1-2xr、電晶體M1-3xr、電晶體M1-2br、電晶體M1-2x-2br、電晶體M1-3x-2br、電晶體M1-3br、電晶體M1-2x-3br、電晶體M1-3x-3br的每一個處於關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
此外，在對電路MP輸入“0”的第二資料(神經元的信號的值)時，電晶體M3、電晶體M3-2x、電晶體M3-3x、電晶體M4、電晶體M4-2x、電晶體M4-3x、電晶體M3r、電晶體M3-2xr、電晶體M3-3xr、電晶體M4r、電晶體M4-2xr、電晶體M4-3xr的每一個成為關閉狀態。因此，電流不從佈線OL或佈線OLB藉由電路MC向佈線VE流過，電流不從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過。換言之，可以說在佈線OL、佈線OLB的每一個中流過的電荷量為0。
這裡，著眼於電路ACTE的積分電路。當電流從佈線OL或佈線OLB藉由電路MC向佈線VE流過時或者電流從佈線OL或佈線OLB藉由電路MCr向佈線VEr流過時，在圖8A中，使開關SWO、開關SWOB處於開啟狀態，使開關SWI、開關SWIB、開關SWL、開關SWLB、開關SWH、開關SWHB處於關閉狀態，使在佈線OL及OLB與電路AFP之間處於導通狀態，由此可以在包括在電路ACTF中的積分電路的電容中儲存在佈線OL、佈線OLB中流過的電荷量。因此，電路ACTE可以輸出對應於在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB的神經元的信號zj (k)。
藉由上述工作例子，下表示出將第一資料(權係數)設定為“0”以外的“-7”至“+7”中的任一個，且將第二資料(神經元的信號的值)設定為“0”以外的“-7”至“+7”中的任一個時的在佈線OL中流過的電荷量QOL及在佈線OLB中流過的電荷量QOLB。注意，在第一資料(權係數)和第二資料(神經元的信號的值)中的至少一個為“0”時，QOL=0、QOLB=0。
Figure 109103086-A0202-12-0202-182
Figure 109103086-A0202-12-0202-183
Figure 109103086-A0202-12-0203-184
Figure 109103086-A0202-12-0203-185
[表19]
Figure 109103086-A0202-12-0204-186
如上所述，藉由設定第一資料(權係數)及第二資料(神經元的信號的值)，根據第一資料(權係數)與第二資料(神經元的信號的值)之積的結果，決定電流從佈線OL向電路MC或電路MCr的電荷量QOL及電流從佈線OLB向電路MC或電路MCr的電荷量QOLB。此外，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為正值時，電流從佈線OL向電路MC或電路MCr流過，在第一資料(權係數)與第二資料(神經元的信號的值)之積的結果為負值時，電流從佈線OLB向電路MC或電路MCr流過。也就是說，可以從電荷量QOL及電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。例如，在第一資料(權係數)為“-7”至“+7”中的任一個，第二資料(神經元的信號的值)為“-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為正數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOL中，藉由將Qut換成“+1”，可以從電荷量QOL算出第一資料(權係數)與第二資料(神經元的信號的值)之積。另外，例如，在第一資料(權係數)為“-7”至“+7”中的任一個，第二資料(神經元的信號的值)為 “-7”至“+7”中的任一個，且第一資料(權係數)與第二資料(神經元的信號的值)之積為負數時，在上述表中，在電流從佈線OL向電路MC或電路MCr流過的電荷量QOLB中，藉由將Qut換成“-1”，可以從電荷量QOLB算出第一資料(權係數)與第二資料(神經元的信號的值)之積。
本發明的一個實施方式不侷限於上述定義。在上述中，作為第二資料(神經元的信號的值)，定義正的多值、負的多值、0，但是例如輸入期間是連續值而不是離散值(a為正實數，輸入期間為a×tut)，可以處理第二資料(神經元的信號的值)作為類比值。
本發明的一個實施方式的半導體裝置不侷限於圖60的電路MP的結構。例如，在圖60的電路MP中，保持電位的電路為電路HCS、電路HCS-2b、電路HCS-3b、電路HCSr、電路HCS-2br、電路HCS-3br的六個，每一個的電路與其閘極電連接的電晶體(電晶體M1、電晶體M1-2x、電晶體M1-3x)的個數有三個，也可以根據第一資料(權係數)及第二資料(神經元的信號的值)的有可能取得的值增減保持電位的電路及該電晶體的個數。此外，也可以根據該電晶體增減保持部的個數、佈線數。
本發明的一個實施方式的半導體裝置的工作方法不侷限於上述工作方法。例如，如在工作方法例子2中說明那樣，在圖60的電路MP中，也可以將對佈線X1L、佈線X2L、佈線X1L2b、佈線X2L2b、佈線X1L3b、佈線X2L3b的每一個輸入的信號的輸入期間分為多個子期間。
在本工作方法例子中，為了簡化起見，考慮佈線OL、佈線OLB只與一個電路MP電連接的情況，但是如圖11的運算電路150那樣，佈線OL、佈線OLB也可以與多個電路MP電連接。由此，可以將從佈線OL、佈線OLB的每一個輸入到多個電路MP中的電荷量的總和儲存在包括在電路ACTF中的積分電路的電容，電路ACTF可以輸出對應於在佈線OL、佈線OLB中流過的每一個的電荷量的神經元的信號zj (k)。
注意，在本工作例子中，作為例子示出圖11的運算電路150，即使根據情況改變其他運算電路也可以進行與本工作例子相同的工作。
注意，本結構例子可以與本說明書所示的其他工作方法例子等適當地組合。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，對在上述實施方式中說明的半導體裝置的結構例子及能夠應用於該半導體裝置的電晶體的結構例子進行說明。
〈半導體裝置的結構例子〉
圖61所示的半導體裝置包括電晶體300、電晶體500及電容器600。圖63A是電晶體500的通道長度方向上的剖面圖，圖63B是電晶體500的通道寬度方向上的剖面圖，圖63C是電晶體300的通道寬度方向上的剖面圖。
電晶體500是在通道形成區域中包含金屬氧化物的電晶體(OS電晶體)。由於電晶體500的關態電流小，所以藉由將該OS電晶體用於半導體裝置例如包括在運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160、運算電路170等中的電路MP的電晶體M2等，可以長期間保持寫入內容。換言之，更新工作的頻率低或者不需要更新工作，所以可以降低半導體裝置的功耗。
在本實施方式中說明的半導體裝置如圖61所示包括電晶體300、電晶體500、電容器600。電晶體500設置在電晶體300的上方，電容器600設置在電晶體300及電晶體500的上方。注意，電容器600可以為包括在上述實施方式所說明的運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160、運算電路170等中的電路MP中的電容C1、電容C2、電容C3等。
電晶體300設置在基板311上，並包括：由導電體316、絕緣體315、基板311的一部分構成的半導體區域313；以及被用作源極區域和汲極區域的低電阻區域314a及低電阻區域314b。注意，電晶體300例如可以用於包 括在上述實施方式所說明的運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160、運算電路170等中的電路MP的電晶體M2等。
作為基板311，較佳為使用半導體基板(例如單晶基板或矽基板)。
如圖63C所示，在電晶體300中，導電體316隔著絕緣體315覆蓋半導體區域313的頂面及通道寬度方向的側面。如此，藉由使電晶體300具有Fin型結構，實效上的通道寬度增加，所以可以改善電晶體300的通態特性。此外，由於可以增加閘極電極的電場的影響，所以可以改善電晶體300的關閉特性。
另外，電晶體300可以為p通道型電晶體或n通道型電晶體。
半導體區域313的通道形成區域、其附近的區域、被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。此外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，電晶體300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為被用作閘極電極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
此外，由於導電體的材料決定功函數，所以藉由選擇該導電體的材料，可以調整電晶體的臨界電壓。明確而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和埋入性，作為導電體較佳為使用鎢或鋁 等金屬材料的疊層，尤其在耐熱性方面上較佳為使用鎢。
注意，圖61所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。例如，當在半導體裝置中使用只有OS電晶體的單極性電路時，如圖62所示，作為電晶體300的結構採用與使用氧化物半導體的電晶體500相同的結構即可。在後面說明電晶體500的結構。
以覆蓋電晶體300的方式依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。注意，在本說明書中，“氧氮化鋁”是指氧含量多於氮含量的材料，“氮氧化鋁”是指氮含量多於氧含量的材料。
絕緣體322也可以被用作使因設置在其下方的電晶體300等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光(CMP)法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫或雜質從基板311或電晶體300等擴散到設置有電晶體500的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體500與電晶體300之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法(TDS)等測量。例如，在TDS分析中的膜表面溫度為50℃至500℃的範圍內，當將換算為氫原子的脫離量換算為絕緣體324的每單位面積的量時，絕緣體324中的氫的脫離量為10×1015atoms/cm2以下，較佳為5×1015atoms/cm2以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324低。例如，絕緣體326的相對介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的相對介電常數較佳為絕緣體324的相對介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
此外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中埋入與電容器600或電晶體500連接的導電體328、導電體330等。此外，導電體328及導電體330具有插頭或佈線的功能。注意，有時使用同一元件符號表示具有插頭或佈線的功能的多個導電體。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線(導電體328及導電體330等)的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
也可以在絕緣體326及導電體330上形成佈線層。例如，在圖61中，依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356具有與電晶體300連接的插頭或佈線的功能。此外，導電體356可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體356較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口中形成對氫具有阻擋 性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。此外，藉由層疊氮化鉭和導電性高的鎢，不但可以保持作為佈線的導電性而且可以抑制氫從電晶體300擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
此外，也可以在絕緣體354及導電體356上形成佈線層。例如，在圖61中，依次層疊有絕緣體360、絕緣體362及絕緣體364。此外，在絕緣體360、絕緣體362及絕緣體364中形成有導電體366。導電體366具有插頭或佈線的功能。此外，導電體366可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體360例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體366較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體360所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
此外，也可以在絕緣體364及導電體366上形成佈線層。例如，在圖61中，依次層疊有絕緣體370、絕緣體372及絕緣體374。此外，在絕緣體370、絕緣體372及絕緣體374中形成有導電體376。導電體376具有插頭或佈線的功能。此外，導電體376可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體370例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體376較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體370所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
此外，也可以在絕緣體374及導電體376上形成佈線層。例如，在圖 61中，依次層疊有絕緣體380、絕緣體382及絕緣體384。此外，在絕緣體380、絕緣體382及絕緣體384中形成有導電體386。導電體386具有插頭或佈線的功能。此外，導電體386可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體380例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體386較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體380所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
在頂面說明包括導電體356的佈線層、包括導電體366的佈線層、包括導電體376的佈線層及包括導電體386的佈線層，但是本實施方式的半導體裝置不侷限於此。與包括導電體356的佈線層同樣的佈線層可以為三層以下，與包括導電體356的佈線層同樣的佈線層可以為五層以上。
在絕緣體384上依次層疊有絕緣體510、絕緣體512、絕緣體514及絕緣體516。作為絕緣體510、絕緣體512、絕緣體514及絕緣體516中的一個，較佳為使用對氧或氫具有阻擋性的物質。
例如，作為絕緣體510及絕緣體514，較佳為使用能夠防止氫或雜質從基板311或設置有電晶體300的區域等擴散到設置有電晶體500的區域中的具有阻擋性的膜。因此，絕緣體510及絕緣體514可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體300與電晶體500之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
例如，作為對氫具有阻擋性的膜，絕緣體510及絕緣體514較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用作電晶體500的保護膜。
例如，作為絕緣體512及絕緣體516，可以使用與絕緣體320同樣的材料。此外，藉由作為上述絕緣體使用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體512及絕緣體516，可以使用氧化矽膜和氧氮化矽膜等。
此外，在絕緣體510、絕緣體512、絕緣體514及絕緣體516中例如埋入有導電體518、構成電晶體500的導電體(例如，導電體503)等。此外，導電體518被用作與電容器600或電晶體300連接的插頭或佈線。導電體518可以使用與導電體328及導電體330同樣的材料形成。
尤其是，與絕緣體510及絕緣體514接觸的區域的導電體518較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
在絕緣體516的上方設置有電晶體500。
如圖63A和圖63B所示，電晶體500包括：嵌入在絕緣體514及絕緣體516中的導電體503；配置在絕緣體516及導電體503上的絕緣體520；配置在絕緣體520上的絕緣體522；配置在絕緣體522上的絕緣體524；配置在絕緣體524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔開的導電體542a及導電體542b；配置在導電體542a及導電體542b上且形成有與導電體542a和導電體542b之間重疊的開口的絕緣體580；配置在開口的底面及側面上的氧化物530c；配置在氧化物530c的形成面的絕緣體550；以及配置在絕緣體550的形成面上的導電體560。
另外，如圖63A和圖63B所示，較佳為在氧化物530a、氧化物530b、導電體542a及導電體542b與絕緣體580之間配置有絕緣體544。此外，如圖63A和圖63B所示，導電體560較佳為包括設置在絕緣體550的內側的導電體560a及嵌入在導電體560a的內側的導電體560b。此外，如圖63A和圖63B所示，較佳為在絕緣體580、導電體560及絕緣體550上配置有絕緣體574。
注意，下面有時將氧化物530a、氧化物530b及氧化物530c總稱為氧化物530。
在電晶體500中，在形成通道的區域及其附近層疊有氧化物530a、氧化物530b及氧化物530c的三層，但是本發明的一個實施方式不侷限於此。例如，可以設置氧化物530b的單層、氧化物530b與氧化物530a的兩層結構、氧化物530b與氧化物530c的兩層結構或者四層以上的疊層結構。另外，在電晶體500中，導電體560具有兩層結構，但是本發明的一個實施方式不侷限於此。例如，導電體560也可以具有單層結構或三層以上的疊層結構。注意，圖61、圖63A所示的電晶體500的結構只是一個例子而不侷限於上述結構，可以根據電路結構或驅動方法使用適當的電晶體。
在此，導電體560被用作電晶體的閘極電極，導電體542a及導電體542b被用作源極電極或汲極電極。如上所述，導電體560填埋於絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域。導電體560、導電體542a及導電體542b相對於絕緣體580的開口的配置是自對準地被選擇。換言之，在電晶體500中，可以在源極電極與汲極電極之間自對準地配置閘極電極。由此，可以在不設置用於對準的餘地的方式形成導電體560，所以可以實現電晶體500的佔有面積的縮小。由此，可以實現半導體裝置的微型化及高積體化。
再者，導電體560自對準地形成在導電體542a與導電體542b之間的區域，所以導電體560不包括與導電體542a及導電體542b重疊的區域。由此，可以降低形成在導電體560與導電體542a及導電體542b之間的寄生電容。因此，可以提高電晶體500的切換速度，從而電晶體500可以具有高頻率特性。
導電體560有時被用作第一閘極(也稱為頂閘極)電極。導電體503有時被用作第二閘極(也稱為底閘極)電極。在此情況下，藉由獨立地改變供應到導電體503的電位而不使其與供應到導電體560的電位聯動，可以控制電晶體500的臨界電壓。尤其是，藉由對導電體503供應負電位，可以使電晶體500的臨界電壓大於0V且可以減小關態電流。因此，與不對導電體503施加負電位時相比，在對導電體503施加負電位的情況下，可以減小對導電體560供應的電位為0V時的汲極電流。
導電體503以與氧化物530及導電體560重疊的方式配置。由此，在對導電體560及導電體503供應電位的情況下，從導電體560產生的電場和從導電體503產生的電場連接，可以覆蓋形成在氧化物530中的通道形成區域。在本說明書等中，將由第一閘極電極的電場和第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
另外，導電體503具有與導電體518同樣的結構，以與絕緣體514及絕緣體516的開口的內壁接觸的方式形成有導電體503a，其內側形成有導電體503b。另外，在電晶體500中，疊層有導電體503a與導電體503b，但是本發明的一個實施方式不侷限於此。例如，導電體503可以具有單層結構，也可以具有三層以上的疊層結構。
在此，作為導電體503a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的導電材料。在本說明書中，“抑制雜質或氧的擴散的功能”是指抑制上述雜質和上述氧中的任一個或全部的擴散的功能。
例如，藉由使導電體503a具有抑制氧的擴散的功能，可以抑制因導電體503b氧化而導致導電率的下降。
另外，在導電體503還具有佈線的功能的情況下，作為導電體503b， 較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。在此情況下，不一定需要設置導電體505。在圖式中，導電體503b具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦或氮化鈦和上述導電材料的疊層結構。
絕緣體520、絕緣體522及絕緣體524被用作第二閘極絕緣膜。
在此，與氧化物530接觸的絕緣體524較佳為使用包含超過化學計量組成的氧的絕緣體。換言之，較佳為在絕緣體524中形成有過量氧區域。藉由以與氧化物530接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物530中的氧缺陷，從而可以提高電晶體500的可靠性。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為1.0×1019atoms/cm3以上，進一步較佳為2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
另外，也可以將具有上述過量氧區域的絕緣體與氧化物530接觸而進行加熱處理、微波處理和RF處理中的一個或多個處理。藉由進行該處理，可以去除氧化物530中的水或氫。例如，在氧化物530中，發生VoH的鍵合切斷的反應，換言之，發生“VoH→Vo+H”的反應而可以實現脫氫化。在此產生的氫的一部分有時與氧鍵合而作為H2O從氧化物530或氧化物530附近的絕緣體被去除。另外，氫的一部分有時向導電體542a及導電體542b擴散俘獲(也稱為被吸雜)。
另外，上述微波處理例如較佳為使用具有產生高密度電漿的功率的裝置或對基板一側施加RF的功率的裝置。例如，藉由使用包含氧的氣體且使用高密度電漿，可以產生高密度的氧自由基，並且藉由對基板一側施加RF，可以將由高密度電漿產生的氧自由基有效地導入到氧化物530或氧化物530附近的絕緣體中。另外，在上述微波處理中，壓力為133Pa以上，較佳為 200Pa以上，更佳為400Pa以上即可。另外，作為向進行微波處理的裝置內導入的氣體例如使用氧及氬，並且該微波處理在氧流量比(O2/(O2+Ar))為50%以下，較佳為10%以上且30%以下的條件下進行。
另外，在電晶體500的製程中，較佳為以氧化物530的表面露出的狀態進行加熱處理。該加熱處理例如較佳為以100℃以上且450℃以下，更佳為以350℃以上且400℃以下進行。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。因此，可以對氧化物530供應氧而可以減少氧缺陷(Vo)。另外，加熱處理也可以在減壓狀態下進行。例如，加熱處理較佳為在氧氛圍下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。或者，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理之後，在氮氣體或惰性氣體氛圍下連續進行加熱處理。
另外，藉由對氧化物530進行加氧化處理，可以將氧化物530中的氧缺陷由所供應的氧填補，換言之，可以促進“Vo+O→nu11”的反應。再者，在殘留在氧化物530中的氫與所供應的氧起反應，可以將該氫作為H2O去除(進行脫水化)。由此，可以抑制殘留在氧化物530中的氫再鍵合於氧缺陷而形成VoH。
當絕緣體524具有過量氧區域時，絕緣體522較佳為具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)。
當絕緣體522具有抑制氧或雜質的擴散的功能時，氧化物530所包含的氧不擴散到絕緣體520一側，所以是較佳的。另外，可以抑制導電體503與絕緣體524或氧化物530所包含的氧起反應。
作為絕緣體522，例如較佳為使用包含氧化鋁、氧化鉿、含有鋁及鉿的氧化物(鋁酸鉿)、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣體的單層或疊層。當進行電晶體的微型化及高積體化時，由於閘極絕緣膜的薄膜化，有時發生 洩漏電流等問題。藉由作為被用作閘極絕緣膜的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
尤其是，較佳為使用作為具有抑制雜質及氧等的擴散的功能(不容易使上述氧透過)的絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體522時，絕緣體522被用作抑制氧從氧化物530釋放或氫等雜質從電晶體500的周圍部進入氧化物530的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體520較佳為具有熱穩定性。例如，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。另外，藉由high-k材料的絕緣體與氧化矽或氧氮化矽組合，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣體520。
在圖63A及圖63B的電晶體500中，作為由三層疊層結構構成的第二閘極絕緣膜使用絕緣體520、絕緣體522及絕緣體524，但是第二閘極絕緣膜也可以具有單層、兩層或四層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
在電晶體500中，較佳為將被用作氧化物半導體的金屬氧化物用於包含通道形成區域的氧化物530。例如，作為氧化物530較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。尤其是，能夠應用於氧化物530的In-M-Zn氧化物較佳為CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)或CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)。此外，作為氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物、In氧化物。
另外，作為電晶體500較佳為使用載子密度低的金屬氧化物。在降低金屬氧化物的載子密度的情況下，降低金屬氧化物中的雜質濃度而降低缺陷態密度即可。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。作為金屬氧化物中的雜質例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
尤其是，包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時在金屬氧化物中形成氧缺陷。另外，在氫進入氧化物530的氧缺陷時，有時氧缺陷與氫鍵合而形成VoH。VoH有時被用作施體且生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含較多的氫的金屬氧化物的電晶體容易具有常開啟特性。另外，金屬氧化物中的氫受熱、電場等的作用容易移動，所以在金屬氧化物包含較多的氫時，電晶體的可靠性有可能降低。在本發明的一個實施方式中，較佳為儘量降低氧化物530中的VoH而成為高純度本質或實質上高純度本質。為了獲得如此那樣的VoH十分降低的金屬氧化物，重要的是：去除金屬氧化物中的水分、氫等雜質(有時記為脫水、脫氫化處理。)；以及對金屬氧化物供應氧而填補氧缺陷(有時記為加氧化處理。)。藉由將VoH等雜質十分降低的金屬氧化物用於電晶體的通道形成區域，可以賦予穩定電特性。
氫進入氧缺陷的缺陷會用作金屬氧化物的施體。然而，難以定量地評價該缺陷。於是，在金屬氧化物中，有時不是使用施體濃度而是使用載子濃度進行評價。因此，在本說明書等中，作為金屬氧化物的參數，有時不是使用施體濃度而是使用假定不施加電場的狀態下的載子濃度。換言之，本說明書等所記載的“載子濃度”有時也可以稱為“施體濃度”。
因此，在將金屬氧化物用於氧化物530時，較佳為儘量減少金屬氧化物中的氫。明確而言，在金屬氧化物中，利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。藉由將氫等雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
此外，當在氧化物530中使用金屬氧化物時，該金屬氧化物較佳為能帶間隙高、本質(也稱為I型)或實質上本質的半導體，並且通道形成區域的金屬氧化物的載子濃度較佳為低於1×1018cm-3，更佳為低於1×1017cm-3，進一步低於1×1016cm-3，進一步低於1×1013cm-3，進一步低於1×1012cm-3。注意，對通道形成區域的金屬氧化物的載子濃度的下限值沒有特別的限制，例如可以設定為1×10-9cm-3。
此外，在氧化物530使用金屬氧化物時，因導電體542a及導電體542b與氧化物530接觸而氧化物530中的氧擴散到導電體542a及導電體542b中，由此導電體542a及導電體542b有時被氧化。導電體542a及導電體542b的導電率因導電體542a及導電體542b的氧化而下降的可能性變高。注意，也可以將氧化物530中的氧向導電體542a及導電體542b擴散的情況稱為導電體542a及導電體542b吸收氧化物530中的氧。
此外，在氧化物530中的氧擴散到導電體542a及導電體542b時，在導電體542a與氧化物530b之間及導電體542b與氧化物530b之間有可能形成另一層。因為該另一層包含比導電體542a及導電體542b多的氧，所以推測該另一層具有絕緣性。此時，可以認為導電體542a或導電體542b、該另一層和氧化物530b的三層結構是由金屬-絕緣體-半導體構成的三層結構，有時也將其稱為MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體連接結構。
注意，上述另一層不侷限於形成在導電體542a及導電體542b與氧化物530b之間，例如，另一層會形成在導電體542a及導電體542b與氧化物530c之間。
另外，作為在氧化物530中被用作通道形成區域的金屬氧化物，較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
在氧化物530中，當在氧化物530b之下設置有氧化物530a時，可以防止雜質從形成在氧化物530a下的結構物擴散到氧化物530b。當在氧化物 530b之上設置有氧化物530c時，可以防止雜質從形成在氧化物530c的上方的結構物擴散到氧化物530b。
另外，氧化物530較佳為具有各金屬原子的原子個數比互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物530a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物530a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物530b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物530a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物530c可以使用可用於氧化物530a或氧化物530b的金屬氧化物。
明確而言，作為氧化物530a使用In、Ga、Zn的原子個數比為In：Ga：Zn=1：3：4或1：1：0.5的金屬氧化物即可。作為氧化物530b使用In、Ga、Zn的原子個數比為In：Ga：Zn=4：2：3或1：1：1的金屬氧化物即可。作為氧化物530c使用In、Ga、Zn的原子個數比為In：Ga：Zn=1：3：4、Ga、Zn的原子個數比為Ga：Zn=2：1或者Ga：Zn=2：5的金屬氧化物。作為氧化物530c具有疊層結構的情況的具體例子，可以舉出：In、Ga、Zn的原子個數比為In：Ga：Zn=4：2：3、In：Ga：Zn=1：3：4的疊層結構；Ga、Zn的原子個數比為Ga：Zn=2：1、In、Ga、Zn的原子個數比為In：Ga：Zn=4：2：3的疊層結構；Ga、Zn的原子個數比為Ga：Zn=2：5、In、Ga、Zn的原子個數比為In：Ga：Zn=4：2：3的疊層結構；氧化鎵、In、Ga、Zn的原子個數比為In：Ga：Zn=4：2：3的疊層結構等。
此外，例如，在用於氧化物530a的金屬氧化物中的In與元素M的原子個數比比用於氧化物530b的金屬氧化物中的In與元素M的原子個數比小時，作為氧化物530b可以使用具有In、Ga和Zn的原子個數比為In：Ga：Zn=5：1：6或其附近、In：Ga：Zn=5：1：3或其附近、In：Ga：Zn=10：1：3或其附近等的組成的In-Ga-Zn氧化物。
作為上述以外的組成，在氧化物530b中例如可以使用具有In：Zn=2：1的組成、In：Zn=5：1的組成、In：Zn=10：1的組成、這些組成中的任一 個附近的組成等的金屬氧化物。
較佳為將這些氧化物530a、氧化物530b、氧化物530c以滿足上述原子個數比的關係的方式組合。例如，較佳的是，作為氧化物530a及氧化物530c採用具有In：Ga：Zn=1：3：4的組成及其附近的組成的金屬氧化物，作為氧化物530b採用具有In：Ga：Zn=4：2：3至4.1的組成及其附近的組成的金屬氧化物。注意，上述組成表示形成在基體上的氧化物中的原子個數比或者濺射靶材中的原子個數比。另外，作為氧化物530b的組成，藉由提高In的比率，可以提高電晶體的通態電流或場效移動率等，所以是較佳的。
較佳的是，使氧化物530a及氧化物530c的導帶底的能量高於氧化物530b的導帶底的能量。換言之，氧化物530a及氧化物530c的電子親和力較佳為小於氧化物530b的電子親和力。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為氧化物530a、氧化物530b及氧化物530c的接合部的導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在氧化物530a與氧化物530b的介面以及氧化物530b與氧化物530c的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物530a與氧化物530b、以及氧化物530b與氧化物530c除了氧之外包含共同元素(為主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物530b為In-Ga-Zn氧化物的情況下，作為氧化物530a及氧化物530c較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑為氧化物530b。藉由使氧化物530a及氧化物530c具有上述結構，可以降低氧化物530a與氧化物530b的介面及氧化物530b與氧化物530c的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，可以提高電晶體500的通態電流。
在氧化物530b上設置有被用作源極電極及汲極電極的導電體542a及 導電體542b。作為導電體542a及導電體542b，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。再者，氮化鉭等金屬氮化物膜對氫或氧具有阻擋性，所以是較佳的。
此外，雖然在圖63A及圖63B中示出單層結構的導電體542a及導電體542b，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜及鎢膜。另外，也可以層疊鈦膜及鋁膜。另外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
另外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜並在其上形成鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
另外，如圖63A所示，有時在氧化物530與導電體542a(導電體542b)的介面及其附近作為低電阻區域形成有區域543a及區域543b。此時，區域543a被用作源極區域和汲極區域的一個，區域543b被用作源極區域和汲極區域的另一個。此外，通道形成區域形成在夾在區域543a和區域543b之間的區域中。
藉由以與氧化物530接觸的方式形成上述導電體542a(導電體542b)，區域543a(區域543b)的氧濃度有時降低。另外，在區域543a(區域543b)中有時形成包括包含在導電體542a(導電體542b)中的金屬及氧化物530的成分的金屬化合物層。在此情況下，區域543a(區域543b)的載子濃度增加，區域543a(區域543b)成為低電阻區域。
絕緣體544以覆蓋導電體542a及導電體542b的方式設置，抑制導電體542a及導電體542b的氧化。此時，絕緣體544也可以以覆蓋氧化物530的側面且與絕緣體524接觸的方式設置。
作為絕緣體544，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、釹、鑭和鎂等中的一種或兩種以上的金屬氧化物。另外，作為絕緣體544也可以使用氮氧化矽或氮化矽等。
尤其是，作為絕緣體544，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的熱處理中不容易晶化，所以是較佳的。另外，在導電體542a及導電體542b是具有耐氧化性的材料或者吸收氧也其導電性不會顯著降低的情況下，不需要必須設置絕緣體544。根據所需要的電晶體特性，適當地設計即可。
藉由包括絕緣體544，可以抑制絕緣體580所包含的水及氫等雜質經過氧化物530c、絕緣體550擴散到氧化物530b。此外，可以抑制絕緣體580所包含的過量氧使導電體560氧化。
另外，絕緣體550被用作第一閘極絕緣膜。絕緣體550較佳為以與氧化物530c的內側(頂面及側面)接觸的方式配置。與上述絕緣體524同樣，絕緣體550較佳為使用包含過量氧且藉由加熱釋放氧的絕緣體形成。
明確而言，可以使用包含過量氧的氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
藉由作為絕緣體550以與氧化物530c的頂面接觸的方式設置藉由加熱而釋放氧的絕緣體，可以有效地從絕緣體550藉由氧化物530c對氧化物530b的通道形成區域供應氧。此外，與絕緣體524同樣，較佳為降低絕緣體550中的水或氫等雜質的濃度。絕緣體550的厚度較佳為1nm以上且20nm 以下。
另外，為了將絕緣體550所包含的過量氧高效地供應到氧化物530，也可以在絕緣體550與導電體560之間設置金屬氧化物。該金屬氧化物較佳為抑制從絕緣體550到導電體560的氧擴散。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體550到導電體560的過量氧的擴散得到抑制。換言之，可以抑制供應到氧化物530的過量氧的減少。另外，可以抑制因過量氧導致的導電體560的氧化。作為該金屬氧化物，可以使用可用於絕緣體544的材料。
另外，與第二閘極絕緣膜同樣，絕緣體550也可以具有疊層結構。當進行電晶體的微型化及高積體化時，由於閘極絕緣膜的薄膜化，有時發生洩漏電流等問題，所以藉由使被用作閘極絕緣膜的絕緣體具有high-k材料與具有熱穩定性的材料的疊層結構，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，可以實現具有熱穩定性及高相對介電常數的疊層結構。
在圖63A及圖63B中，被用作第一閘極電極的導電體560具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體560a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。藉由使導電體560a具有抑制氧的擴散的功能，可以抑制因絕緣體550所包含的氧導致導電體560b氧化而導電率下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。另外，作為導電體560a可以使用能夠應用於氧化物530的氧化物半導體。此時，藉由使用濺射法形成導電體560a，可以降低導電體560b的電阻值而使其成為導電體。可以將該導電體稱為OC(Oxide Conductor)電極。
作為導電體560b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。由於導電體560b還被用作佈線，所以較佳為使用導電性高的導電體。例如， 可以使用以鎢、銅或鋁為主要成分的導電材料。導電體560b也可以具有疊層結構，例如，可以採用鈦或氮化鈦和上述導電材料的疊層結構。
絕緣體580較佳為隔著絕緣體544設置在導電體542a及導電體542b上。絕緣體580較佳為具有過量氧區域。例如，絕緣體580較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。尤其是，氧化矽和具有空孔的氧化矽容易在後面的製程中形成過量氧區域，所以是較佳的。
絕緣體580較佳為具有過量氧區域。藉由以與氧化物530c接觸的方式設置藉由加熱而釋放氧的絕緣體580，可以將絕緣體580中的氧藉由氧化物530c高效地供應給氧化物530。另外，較佳為降低絕緣體580中的水或氫等雜質的濃度。
絕緣體580的開口以與導電體542a和導電體542b之間的區域重疊的方式形成。由此，導電體560填埋於絕緣體580的開口中及夾在導電體542a與導電體542b之間的區域。
在進行半導體裝置的微型化時，需要縮短閘極長度，但是需要防止導電體560的導電性的下降。為此，在增大導電體560的厚度的情況下，導電體560有可能具有縱橫比高的形狀。在本實施方式中，由於將導電體560填埋於絕緣體580的開口，所以即使導電體560具有縱橫比高的形狀，在製程中也不發生導電體560的倒塌。
絕緣體574較佳為以與絕緣體580的頂面、導電體560的頂面及絕緣體550的頂面的方式設置。藉由利用濺射法形成絕緣體574，可以在絕緣體550及絕緣體580中形成過量氧區域。由此，可以將氧從該過量氧區域供應到氧化物530中。
例如，作為絕緣體574，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，氧化鋁具有高阻擋性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氫及氮的擴散。由此，藉由利用濺射法形成的氧化鋁可以在被用作氧供應源的同時還具有氫等雜質的障壁膜的功能。
另外，較佳為在絕緣體574上設置被用作層間膜的絕緣體581。與絕緣體524等同樣，較佳為降低絕緣體581中的水或氫等雜質的濃度。
另外，在形成於絕緣體581、絕緣體574、絕緣體580及絕緣體544中的開口配置導電體540a及導電體540b。導電體540a及導電體540b以隔著導電體560彼此對置的方式設置。導電體540a及導電體540b具有與後面說明的導電體546及導電體548同樣的結構。
在絕緣體581上設置有絕緣體582。絕緣體582較佳為使用對氧或氫具有阻擋性的物質。因此，作為絕緣體582可以使用與絕緣體514同樣的材料。例如，作為絕緣體582較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用於電晶體500的保護膜。
此外，在絕緣體582上設置有絕緣體586。作為絕緣體586可以使用與絕緣體320同樣的材料。此外，藉由將介電常數較低的材料用於上述絕緣體，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體586，可以使用氧化矽膜及氧氮化矽膜等。
此外，在絕緣體520、絕緣體522、絕緣體524、絕緣體544、絕緣體580、絕緣體574、絕緣體581、絕緣體582及絕緣體586中埋入導電體546及導電體548等。
導電體546及導電體548被用作與電容器600、電晶體500或電晶體300連接的插頭或佈線。導電體546及導電體548可以使用與導電體328及 導電體330同樣的材料形成。
另外，也可以在形成電晶體500之後以圍繞電晶體500的方式形成開口，並且以圍繞該開口的方式形成對氫或水具有高阻擋性的絕緣體。藉由由上述阻擋性高的絕緣體圍繞電晶體500，可以防止水及氫從外方侵入。或者，也可以將多個電晶體500組合為一個而被對氫或水具有高阻擋性的絕緣體圍繞。在以圍繞電晶體500的方式形成開口時，因為可以兼作電晶體500的製程的一部分，所以例如較佳為形成到達絕緣體514或絕緣體522的開口而以與絕緣體514或絕緣體522接觸的方式形成上述阻擋性高的絕緣體。作為對氫或水具有高阻擋性的絕緣體，例如可以使用與絕緣體522同樣的材料。
接著，在電晶體500的上方設置有電容器600。電容器600包括導電體610、導電體620及絕緣體630。
此外，也可以在導電體546及導電體548上設置導電體612。導電體612被用作與電晶體500連接的插頭或者佈線。導電體610被用作電容器600的電極。此外，可以同時形成導電體612及導電體610。
作為導電體612及導電體610可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
在圖61中，導電體612及導電體610具有單層結構，但是不侷限於此，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體緊密性高的導電體。
以隔著絕緣體630重疊於導電體610的方式設置導電體620。作為導電體620可以使用金屬材料、合金材料、金屬氧化物材料等導電材料。較佳 為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。當與導電體等其他組件同時形成導電體620時，使用低電阻金屬材料的Cu(銅)或Al(鋁)等即可。
在導電體620及絕緣體630上設置有絕緣體650。絕緣體650可以使用與絕緣體320同樣的材料形成。此外，絕緣體650可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
藉由採用本結構，可以在抑制使用包含氧化物半導體的電晶體的半導體裝置的電特性變動的同時提高可靠性。此外，可以實現使用包含氧化物半導體的電晶體的半導體裝置的微型化或高積體化。
接著，對在圖61、圖62中示出的OS電晶體的其他結構例子進行說明。圖64A及圖64B是圖63A及圖63B所示的電晶體500的變形例子，圖64A是電晶體500的通道長度方向的剖面圖，圖64B是電晶體500的通道寬度方向的剖面圖。注意，圖64A及圖64B所示的結構也可以用於電晶體300等的本發明的一個實施方式的半導體裝置所包括的其他電晶體。
圖64A及圖64B所示的結構的電晶體500與圖63A及圖63B所示的結構的電晶體500的不同之處在於包括絕緣體402及絕緣體404。此外，與圖63A及圖63B所示的結構的電晶體500的不同之處在於與導電體540a的側面接觸地設置絕緣體552，且與導電體540b的側面接觸地設置絕緣體552。再者，與圖63A及圖63B所示的結構的電晶體500的不同之處在於不包括絕緣體520。
在圖64A及圖64B所示的結構的電晶體500中，絕緣體512上設置有絕緣體402。此外，絕緣體574上及絕緣體402上設置有絕緣體404。
圖64A及圖64B所示的結構的電晶體500中設置有絕緣體514、絕緣體516、絕緣體522、絕緣體524、絕緣體544、絕緣體580及絕緣體574，絕緣體404覆蓋它們。也就是說，絕緣體404分別與絕緣體574的頂面、絕緣體574的側面、絕緣體580的側面、絕緣體544的側面、絕緣體524的側面、絕緣體522的側面、絕緣體516的側面、絕緣體514的側面、絕緣 體402的頂面接觸。由此，氧化物530等被絕緣體404及絕緣體402與外部隔開。
絕緣體402及絕緣體404較佳為高效地抑制氫(例如，氫原子、氫分子等中的至少一個)或水分子的擴散。例如，作為絕緣體402及絕緣體404，較佳為使用氫阻擋性較高的材料的氮化矽或氮氧化矽。由此，由於可以抑制氫等擴散到氧化物530中，因此可以抑制電晶體500的特性下降。因此，可以提高本發明的一個實施方式的半導體裝置的可靠性。
絕緣體552以與絕緣體581、絕緣體404、絕緣體574、絕緣體580及絕緣體544接觸的方式設置。絕緣體552較佳為具有抑制氫或水分子的擴散的功能。例如，作為絕緣體552較佳為使用氫阻擋性較高的材料的氮化矽、氧化鋁或氮氧化矽等的絕緣體。尤其是，氮化矽為氫阻擋性較高的材料，因此較佳為用於絕緣體552。藉由作為絕緣體552使用氫阻擋性較高的材料，可以抑制水或氫等的雜質從絕緣體580等藉由導電體540a及導電體540b擴散到氧化物530。另外，可以抑制包含在絕緣體580中的氧被導電體540a及導電體540b吸收。如此，可以提高本發明的一個實施方式的半導體裝置的可靠性。
圖65是示出電晶體500及電晶體300為圖64A及圖64B所示的結構的情況的半導體裝置的結構例子的剖面圖。導電體546的側面設置有絕緣體552。
圖64A及圖64B所示的電晶體500可以根據狀況改變電晶體的結構。例如，圖64A及圖64B的電晶體500作為變形例子可以為圖66A及圖66B所示的電晶體。圖66A是電晶體的通道長度方向的剖面圖，圖66B是電晶體的通道寬度方向的剖面圖。圖66A及圖66B所示的電晶體與圖64A及圖64B所示的電晶體的不同之處在於氧化物530c具有氧化物530c1及氧化物530c2的兩層結構。
氧化物530c1與絕緣體524的頂面、氧化物530a的側面、氧化物530b的頂面及側面、導電體542a及導電體542b的側面、絕緣體544的側面及絕緣體580的側面接觸。氧化物530c2與絕緣體550接觸。
作為氧化物530c1，例如可以使用In-Zn氧化物。此外，作為氧化物530c2，可以使用與氧化物530c具有單層結構時能夠用於氧化物530c的材料相同的材料。例如，作為氧化物530c2，可以使用In：Ga：Zn=1：3：4[原子個數比]、Ga：Zn=2：1[原子個數比]或Ga：Zn=2：5[原子個數比]的金屬氧化物。
藉由氧化物530c具有氧化物530c1及氧化物530c2的兩層結構，與氧化物530c具有單層結構的情況相比，可以提高電晶體的通態電流。因此，電晶體例如可以作為功率MOS電晶體使用。注意，圖63A及圖63B所示的結構的電晶體所包括的氧化物530c也可以具有氧化物530c1及氧化物530c2的兩層結構。
圖66A及圖66B所示的結構的電晶體例如可以用於圖61、圖62所示的電晶體300。此外，例如，如上所述，電晶體300可以用於包括在運算電路110、運算電路120、運算電路130、運算電路140、運算電路150、運算電路160、運算電路170等中的電路MP的電晶體M2等。注意，圖66A、圖66B所示的電晶體也可以用於本發明的一個實施方式的半導體裝置所包括的電晶體300、500以外的電晶體。
圖67是示出電晶體500具有圖63A所示的電晶體的結構且電晶體300具有圖66A所示的電晶體的結構的情況的半導體裝置的結構例子的剖面圖。注意，與圖65同樣地，在導電體546的側面設置絕緣體552。如圖67所示，在本發明的一個實施方式的半導體裝置中，電晶體300及電晶體500可以都是OS電晶體，且電晶體300及電晶體500可以具有彼此不同的結構。
接著，對能夠用於圖61、圖62的半導體裝置的電容器進行說明。
在圖68A至圖68C中，作為能夠應用於圖61所示的半導體裝置的電容器600的例子示出電容器600A。圖68A是電容器600A的俯視圖，圖68B是電容器600A的沿著點劃線L3-L4的剖面的立體圖，圖68C是電容器600A的沿著點劃線W3-L4的剖面的立體圖。
導電體610被用作電容器600A的一對電極中的一方，導電體620被用作電容器600A的一對電極中的另一方。另外，絕緣體630被用作夾在一對電極間的介電質。
作為絕緣體630，例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿、氧化鋯等，並且可以採用疊層結構或單層結構。
例如，絕緣體630可以使用氧氮化矽等絕緣耐壓力高的材料和高介電常數(high-k)材料的疊層結構。藉由採用該結構，電容器600A可以包括高介電常數(high-k)的絕緣體來確保充分的電容，並可以包括絕緣耐應力高的絕緣體來提高絕緣耐應力，從而可以抑制電容器600A的靜電破壞。
注意，作為高介電常數(high-k)材料(相對介電常數高的材料)的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物或具有矽及鉿的氮化物等。
此外，作為絕緣體630，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的絕緣體。例如，在絕緣體630具有疊層結構時，可以採用如下結構：依次層疊有氧化鋯、氧化鋁、氧化鋯的三層疊層結構；依次層疊有氧化鋯、氧化鋁、氧化鋯、氧化鋁的四層結構；等。另外，作為絕緣體630也可以使用包含鉿、鋯的化合物等。隨著半導體裝置微型化及高積體化，由於用於閘極絕緣體及電容器的介電質薄膜化，有時發生電晶體或電容器的洩漏電流等的問題。藉由作為被用作閘極絕緣體及電容器的介電質的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位並確保電容器的電容。
在導電體610的下方電容器600A與導電體546及導電體548電連接。導電體546及導電體548被用作用來連接於其他電路元件的插頭或佈線。另外，在圖68A至圖68C中，將導電體546及導電體548統記為導電體540。
另外，在圖68A至圖68C中，為了明確地示出圖式，省略埋入有導電體546及導電體548的絕緣體586及覆蓋導電體620及絕緣體630的絕緣體650。
注意，圖61、圖62、圖68A至圖68C所示的電容器600是平面型，但是電容器的形狀不侷限於此。例如，電容器600也可以為圖69A至圖69C所示的氣缸型電容器600B。
圖69A是電容器600B的俯視圖，圖69B是電容器600B的沿著點劃線L3-L4的剖面圖，圖69C是電容器600B的沿著點劃線W3-L4的剖面的立體圖。
在圖69B中，電容器600B包括埋入有導電體540的絕緣體586上的絕緣體631、具有開口的絕緣體651、一對電極中的一方的導電體610以及一對電極中的另一方的導電體620。
另外，在圖69C中，為了明確地示出圖式，省略絕緣體586、絕緣體650及絕緣體651。
作為絕緣體631，例如可以使用與絕緣體586相同的材料。
另外，在絕緣體631中，以與導電體540電連接的方式埋入有導電體611。導電體611例如可以使用與導電體330、導電體518相同的材料。
作為絕緣體651，例如可以使用與絕緣體586相同的材料。
另外，如上所述，絕緣體651具有開口，該開口與導電體611重疊。
導電體610形成在該開口的底部及側面。換言之，導電體610與導電體611重疊且與導電體611電連接。
另外，導電體610的形成方法為如下：藉由蝕刻法等在絕緣體651中形成開口，接著藉由濺射法、ALD法等形成導電體610。然後，藉由CMP (Chemichal Mechanical Polishing，化學機械拋光)法等以使形成在開口中的導電體610殘留的方式去除形成在絕緣體651上的導電體610。
絕緣體630位於絕緣體651上及導電體610的形成面上。另外，絕緣體630在電容器中被用作夾在一對電極間的介電質。
導電體620以填埋絕緣體651的開口的方式設置在絕緣體630上。
絕緣體650以覆蓋絕緣體630及導電體620的方式形成。
圖69A至圖69C所示的氣缸型的電容器600B比平面型的電容器600A可以提高靜電電容的值。因此，例如藉由作為在上述實施方式中說明的電容C1、電容C2等使用電容器600B，可以長時間儲存電容器的端子間的電壓。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中，對可用於上述的實施方式中已說明的OS電晶體的金屬氧化物CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及CAAC-OS(c-axis Aligned Crystalline Oxide Semiconductor)的結構進行說明。注意，在本說明書等中，CAC表示功能或材料的構成的一個例子，CAAC表示結晶結構的一個例子。
〈金屬氧化物的構成〉
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以 最大限度地提高各功能。
CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時導電性區域被觀察為其邊緣模糊且以雲狀連接。
在CAC-OS或CAC-metal oxide中，有時導電性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即，大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
〈金屬氧化物的結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體，例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的 區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形及七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子的排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS為結晶性高的氧化物半導體。另外，在CAAC-OS中觀察不到明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。另外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。另外，CAAC-OS對製程中的高溫度(所謂熱積存；thermal budget)也具有穩定性。因此，在對OS電晶體使用CAAC-OS時，能夠擴大製程的彈性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶 性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
〈具有氧化物半導體的電晶體〉
在此，對將上述氧化物半導體用於電晶體的情況進行說明。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子濃度低的氧化物半導體用於電晶體。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態有時稱為“高純度本質”或“實質上高純度本質”，此外，有時稱為“本質”或“實質上本質”。
另外，因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱態密度俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
〈雜質〉
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，氧化物半導體中形 成缺陷能階。因此，將氧化物半導體中及氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，將利用SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度設定為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，產生作為載子的電子，並載子濃度增加，而氧化物半導體容易被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，利用SIMS測得的氧化物半導體中的氮濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能地減少氧化物半導體中的氫。明確而言，在氧化物半導體中，利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
本實施方式可以與本說明書中的其他實施方式適當地組合。
實施方式6
本實施方式示出形成上述實施方式所示的半導體裝置等的半導體晶圓及組裝有該半導體裝置的電子構件的一個例子。
〈半導體晶圓〉
首先，使用圖70A說明形成有半導體裝置等的半導體晶圓的例子。
圖70A所示的半導體晶圓4800包括晶圓4801及設置在晶圓4801的頂面的多個電路部4802。在晶圓4801的頂面上沒設置有電路部4802的部分相當於空隙4803，其為用於切割的區域。
半導體晶圓4800可以藉由在前製程中在晶圓4801的表面上形成多個電路部4802來製造。另外，也可以之後對晶圓4801的形成有多個電路部4802的面的背面進行拋光來減薄晶圓4801。藉由上述製程，可以減少晶圓4801翹曲等而實現構件的小型化。
下面進行切割製程。沿點劃線所示的劃分線SCL1及劃分線SCL2(有時稱為切割線或截斷線)進行切割。為了容易進行切割製程，較佳為以多個劃分線SCL1平行，多個劃分線SCL2平行，且劃分線SCL1與劃分線SCL2垂直的方式設置空隙4803。
藉由進行切割製程，可以從半導體晶圓4800切割出圖70B所示的晶片4800a。晶片4800a包括晶圓4801a、電路部4802以及空隙4803a。此外，空隙4803a較佳為儘可能小。在此情況下，相鄰的電路部4802之間的空隙4803的寬度只要與劃分線SCL1的劃分用部及劃分線SCL2的劃分用部大致相等即可。
此外，本發明的一個實施方式的元件基板的形狀不侷限於圖70A所示的半導體晶圓4800的形狀。例如，可以為矩形形狀的半導體晶圓。此外，可以根據元件的製程及製造用設備適當地改變元件基板的形狀。
〈電子構件〉
圖70C示出電子構件4700及安裝有電子構件4700的基板(安裝基板4704)的立體圖。圖70C所示的電子構件4700在模子4711中包括晶片 4800a。注意，圖70C所示的晶片4800a示出層疊電路部4802的結構。也就是說，作為電路部4802可以使用上述實施方式所說明的半導體裝置。在圖70C中，省略電子構件4700的一部分以表示其內部。電子構件4700在模子4711的外側包括連接盤(land)4712。連接盤4712與電極焊盤4713電連接，電極焊盤4713藉由引線4714與晶片4800a電連接。電子構件4700例如安裝於印刷電路板4702。藉由組合多個該電子構件並使其分別在印刷電路板4702上電連接，由此完成安裝基板4704。
圖70D示出電子構件4730的立體圖。電子構件4730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件4730中，封裝基板4732(印刷電路板)上設置有插板(interposer)4731，插板4731上設置有半導體裝置4735及多個半導體裝置4710。
電子構件4730包括半導體裝置4710。半導體裝置4710例如可以使用在上述實施方式中說明的半導體裝置、寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)等。另外，半導體裝置4735可以使用CPU、GPU、FPGA、記憶體裝置等積體電路(半導體裝置)。
封裝基板4732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板4731可以使用矽插板、樹脂插板等。
插板4731具有多個佈線且具有與端子間距不同的多個積體電路電連接的功能。多個佈線由單層或多層構成。另外，插板4731具有將設置於插板4731上的積體電路與設置於封裝基板4732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板4731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板4732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板4731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另外，也可以與電子構件4730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板4731上的積體電路的高度一致。例如，在本實施方式所示的電子構件4730中，較佳為使半導體裝置4710與半導體裝置4735的高度一致。
為了將電子構件4730安裝在其他的基板上，可以在封裝基板4732的底部設置電極4733。圖70D示出用焊球形成電極4733的例子。藉由在封裝基板4732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極4733也可以使用導電針形成。藉由在封裝基板4732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件4730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式7
在本實施方式中，說明包括上述實施方式所說明的半導體裝置的電子裝置的一個例子。圖71示出具有該半導體裝置的電子構件4700(BMP)包括在各電子裝置中的情況。
[行動電話機]
圖71所示的資訊終端5500是資訊終端之一的行動電話機(智慧手機)。資訊終端5500包括外殼5510及顯示部5511，作為輸入介面在顯示部5511中具備觸控面板，並且在外殼5510上設置有按鈕。
藉由將上述實施方式所說明的半導體裝置應用於資訊終端5500，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5511上的應用程式、識別由使用者輸入到顯示部5511所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5511上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
[可穿戴終端]
另外，圖71示出可穿戴終端的一個例子的智慧手錶5900。智慧手錶5900包括外殼5901、顯示部5902、操作按鈕5903、表把5904、錶帶5905等。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於可穿戴終端，可以執行利用人工知能的程式。作為利用人工知能的程式，例如可以舉出管理戴上可穿戴終端的人的健康狀態的程式、藉由輸入目的地選擇適當的路徑而帶路的導航系統等。
[資訊終端]
圖71示出桌上型資訊終端5300。桌上型資訊終端5300包括資訊終端主體5301、顯示器5302及鍵盤5303。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於桌上型資訊終端5300，可以執行利用人工智慧的應用程式。作為利 用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用桌上型資訊終端5300，可以研發新穎的人工智慧。
注意，在上述例子中，圖71示出智慧手機及桌上型資訊終端作為電子裝置的例子，但是也可以應用智慧手機及桌上型資訊終端以外的資訊終端。作為智慧手機及桌上型資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、筆記本式資訊終端、工作站等。
[電器產品]
另外，圖71示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將上述實施方式所說明的半導體裝置應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
在上述例子中，作為電器產品說明電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
[遊戲機]
另外，圖71示出遊戲機的一個例子的可攜式遊戲機5200。可攜式遊戲機5200包括外殼5201、顯示部5202、按鈕5203等。
另外，圖71示出遊戲機的一個例子的固定式遊戲機7500。固定式遊戲機7500包括主體7520及控制器7522。主體7520可以以無線方式或有線方式與控制器7522連接。另外，雖然在圖71中未圖示，但是控制器7522可以包括顯示遊戲的影像的顯示部、作為按鈕以外的輸入介面的觸控面板及控制杆、旋轉式抓手、滑動式抓手等。另外，控制器7522不侷限於圖71 所示的形狀，也可以根據遊戲的種類改變控制器7522的形狀。例如，在FPS(First Person Shooter，第一人稱射擊類遊戲)等射擊遊戲中，作為扳機使用按鈕，可以使用模仿槍的形狀的控制器。另外，例如，在音樂遊戲等中，可以使用模仿樂器、音樂器件等的形狀的控制器。再者，固定式遊戲機也可以設置照相機、深度感測器、麥克風等，由遊戲玩者的手勢及/或聲音等操作以代替控制器的形狀。
另外，上述遊戲機的影像可以由電視機、個人電腦用顯示器、遊戲用顯示器、頭戴顯示器等顯示裝置輸出。
藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現低功耗的可攜式遊戲機5200。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
並且，藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現具有人工智慧的可攜式遊戲機5200。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5200，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5200玩需要多個人玩的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
在圖71中，作為遊戲機的例子示出可攜式遊戲機，但是本發明的一個實施方式的電子裝置不侷限於此。作為應用本發明的一個實施方式的電子裝置，例如可以舉出家用固定式遊戲機、設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[移動體]
上述實施方式所說明的半導體裝置可以應用於作為移動體的汽車及汽車的駕駛座位附近。
圖71示出作為移動體的一個例子的汽車5700。
汽車5700的駕駛座位附近設置有能夠表示速度表、轉速計、行駛距離、加油量、排檔狀態、空調的設定等的儀表板。另外，駕駛座位附近也可以設置有表示上述資訊的顯示裝置。
尤其是，藉由將由設置在汽車5700上的攝像裝置(未圖示)拍攝的影像顯示在上述顯示裝置上，可以將被支柱等遮擋的視野、駕駛座位的死角等提供給駕駛員，從而可以提高安全性。
上述實施方式所說明的半導體裝置可以應用於人工知能的組件，所以例如可以將該半導體裝置應用於汽車5700的自動駕駛系統。另外，可以將該半導體裝置應用於進行導航、危險預測等的系統。該顯示裝置可以表示導航、危險預測等的資訊。
雖然在上述例子中作為移動體的一個例子說明汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物(直升機、無人駕駛飛機(無人機)、飛機、火箭)等，可以對這些移動體應用本發明的一個實施方式的電腦，以提供利用人工智慧的系統。
[照相機]
上述實施方式所說明的半導體裝置可以應用於照相機。
圖71示出攝像裝置的一個例子的數位相機6240。數位相機6240包括外殼6241、顯示部6242、操作按鈕6243、快門按鈕6244等，並且安裝有可裝卸的鏡頭6246。在此，數位相機6240採用能夠從外殼6241拆卸下鏡頭6246的結構，但是鏡頭6246及外殼6241被形成為一體。另外，數位相機6240還可以具備另外安裝的閃光燈裝置及取景器等。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現低功耗的數位相機6240。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現具有人工智慧的數位相機6240。藉由利用人工知能，數位相機6240可以具有如下功能：自動識別臉、物體等拍攝對象的功能；根據拍攝對象調節焦點、根據環境自動使用快閃的功能；對所拍攝的影像進行調色的功能；等。
[視頻攝影機]
上述實施方式所說明的半導體裝置可以應用於視頻攝影機。
圖71示出攝像裝置的一個例子的視頻攝影機6300。視頻攝影機6300包括第一外殼6301、第二外殼6302、顯示部6303、操作鍵6304、鏡頭6305、連接部6306等。操作鍵6304及鏡頭6305設置在第一外殼6301上，顯示部6303設置在第二外殼6302上。第一外殼6301與第二外殼6302由連接部6306連接，第一外殼6301與第二外殼6302間的角度可以由連接部6306改變。顯示部6303的影像也可以根據連接部6306中的第一外殼6301與第二外殼6302間的角度切換。
當記錄由視頻攝影機6300拍攝的影像時，需要進行根據資料記錄方式的編碼。藉由利用人工知能，視頻攝影機6300可以在進行編碼時進行利用人工知能的類型識別。藉由該類型識別，可以算出包括在連續的攝像影像資料中的人、動物、物體等差異資料而進行資料壓縮。
[PC用擴展裝置]
上述實施方式所說明的半導體裝置可以應用於PC(Personal Computer；個人電腦)等電腦、資訊終端用擴展裝置。
圖72A示出該擴展裝置的一個例子的可以攜帶且安裝有能夠進行運算處理的晶片的設置在PC的外部的擴展裝置6100。擴展裝置6100例如藉由 由USB(Universal Serial Bus；通用序列匯流排)等連接於PC，可以進行使用該晶片的運算處理。注意，雖然圖72A示出可攜帶的擴展裝置6100，但是根據本發明的一個實施方式的擴展裝置不侷限於此，例如也可以採用安裝冷卻風機等的較大結構的擴展裝置。
擴展裝置6100包括外殼6101、蓋子6102、USB連接器6103及基板6104。基板6104被容納在外殼6101中。基板6104設置有驅動上述實施方式所說明的半導體裝置等的電路。例如，基板6104安裝有晶片6105(例如，上述實施方式所半導體裝置、電子構件4700、記憶體晶片等。)、控制器晶片6106。USB連接器6103被用作連接於外部裝置的介面。
藉由將擴展裝置6100應用於PC等，可以提高該PC的運算處理能力。由此，例如沒有充分的處理能力的PC也可以進行人工知能、動畫處理等運算。
[廣播電視系統]
上述實施方式所說明的半導體裝置可以應用於廣播電視系統。
圖72B示意性地示出廣播電視系統中的資料傳送。明確而言，圖72B示出從廣播電視臺5680發送的電波(廣播電視信號)到達每個家庭的電視接收機(TV)5600的路徑。TV5600具備接收機(未圖示)，由此天線5650所接收的廣播電視信號藉由該接收機輸入TV5600。
雖然在圖72B中示出超高頻率(UHF,Ultra High Frequency)天線作為天線5650，但是可以使用BS及110度CS天線、CS天線等作為天線5650。
電波5675A及電波5675B為地面廣播電視信號，電波塔5670放大所接收的電波5675A並發送電波5675B。各家庭藉由用天線5650接收電波5675B，就可以用TV5600收看地面TV播放。此外，廣播電視系統可以為利用人造衛星的衛星廣播電視、利用光路線的資料廣播電視等而不侷限於圖72B所示的地面廣播電視。
上述廣播電視系統可以使用上述實施方式中所說明的半導體裝置而利 用人工智慧。當從廣播電視臺5680向每個家庭的TV5600發送廣播電視資料時，利用編碼器進行廣播電視資料的壓縮；當天線5650接收該廣播電視資料時，利用包括在TV5600中的接收機的解碼器進行該廣播電視資料的恢復。藉由利用人工智慧，例如可以在編碼器的壓縮方法之一的變動補償預測中識別包含在顯示影像中的顯示模型。此外，也可以進行利用人工智慧的圖框內預測等。例如，當TV5600接收低解析度的廣播電視資料而進行高解析度的顯示時，可以在解碼器所進行的廣播電視資料的恢復中進行上轉換等影像的補充處理。
上述利用人工智慧的廣播電視系統適合用於廣播電視資料量增大的超高清晰度電視(UHDTV：4K、8K)播放。
此外，作為TV5600一側的人工智慧的應用，例如，可以在TV5600內設置具備人工智慧的錄影裝置。藉由採用這種結構，可以使該具備人工智慧的錄影裝置學習使用者的愛好，而可以自動對符合使用者的愛好的電視節目錄影。
[識別系統]
上述實施方式所說明的半導體裝置可以應用於識別系統。
圖72C示出掌紋識別裝置，包括外殼6431、顯示部6432、掌紋讀取部6433以及佈線6434。
圖72C示出掌紋識別裝置取得手6435的掌紋的情況。對所取得的掌紋進行利用人工知能的類型識別的處理，可以判斷該掌紋是不是個人的掌紋。由此，可以構成進行安全性高的識別的系統。此外，本發明的一個實施方式的識別系統不侷限於掌紋識別裝置，而也可以是取得指紋、靜脈、臉、虹膜、聲紋、基因或體格等生物資訊以進行生物識別的裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
OL:佈線
OLB:佈線
WL:佈線
W2L:佈線
WX1L:佈線
VE:佈線
VEr:佈線
HC:保持部
MP:電路
MC:電路
M1:電晶體
M1r:電晶體
M2:電晶體
M2r:電晶體
M3:電晶體
M3r:電晶體
M4:電晶體
M4r:電晶體
C1:電容
n1:節點
n1r:節點
outa:節點
outb:節點
ina:節點
inb:節點

Claims (17)

  1. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體，
    該第一電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，
    該第二電路與該第一輸入佈線、該第二輸入佈線、該第一佈線及該第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第一電路具有：
    在對該第一輸入佈線輸入第一位準電位且對該第二輸入佈線輸入第二位準電位時，將該第一電流輸出到該第一佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第一電流輸出到該第二佈線的功能；以及
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第一電流輸出到該第一佈線及該第二佈線的功能，
    該第二電路具有：
    在對該第一輸入佈線輸入該第一位準電位且對該第二輸入佈線輸入該第二位準電位時，將該第二電流輸出到該第二佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第一佈線的功能；以及
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第一佈線及該第二佈線的 功能，
    該第一電流、該第二電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線的每一個輸入的該第一位準電位、第二位準電位根據第二資料決定。
  2. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體，
    該第一電路與第一輸入佈線、第二輸入佈線、第一佈線及第二佈線電連接，
    該第二電路與該第一輸入佈線、該第二輸入佈線、該第一佈線及該第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第一電路具有：
    在第一期間，在對該第一輸入佈線輸入第一位準電位且對該第二輸入佈線輸入第二位準電位時，將該第一電流輸出到該第一佈線的功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第一電流輸出到該第二佈線的功能；以及
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第一電流輸出到該第一佈線及該第二佈線的功能，
    該第二電路具有：
    在該第一期間，在對該第一輸入佈線輸入該第一位準電位且對該第二輸入佈線輸入該第二位準電位時，將該第二電流輸出到該第二佈線的 功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第一佈線的功能；以及
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該 第二輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第一佈線 及該第二佈線的功能，
    該第一電流、該第二電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線的每一個輸入的該第一位準電位、第二位準電位及該第一期間的長度根據第二資料決定。
  3. 根據申請專利範圍第2項之半導體裝置，
    其中該第一期間包括第二期間及第三期間，
    該第一輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第二輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者輸出該第一位準電位或該第二位準電位的功能，
    該第一輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第二輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者輸出該第一位準電位或該第二位準電位的功能，
    並且該第三期間的長度為該第二期間的長度的2倍。
  4. 根據申請專利範圍第1至3中任一項之半導體裝置，
    其中該第一電路包括第一電晶體、第二電晶體、第三電晶體、第一電容，
    該第二電路包括第四電晶體、第五電晶體、第六電晶體、第二電容，
    該第一保持部包括第一電晶體、第一電容，
    該第二保持部包括第四電晶體、第二電容，
    該第一電晶體的第一端子與該第一電容的第一端子、該第一驅動電晶體的閘極電連接，
    該第一電晶體的第二端子與該第一佈線電連接，
    該第一驅動電晶體的第一端子與該第二電晶體的第一端子、該第三電晶體的第一端子電連接，
    該第二電晶體的第二端子與該第一佈線電連接，
    該第二電晶體的閘極與該第一輸入佈線電連接，
    該第三電晶體的第二端子與該第二佈線電連接，
    該第三電晶體的閘極與該第二輸入佈線電連接，
    該第四電晶體的第一端子與該第二電容的第一端子、該第二驅動電晶體的閘極電連接，
    該第四電晶體的第二端子與該第二佈線電連接，
    該第二驅動電晶體的第一端子與該第五電晶體的第一端子、該第六電晶體的第一端子電連接，
    該第五電晶體的第二端子與該第二佈線電連接，
    該第五電晶體的閘極與該第一輸入佈線電連接，
    該第六電晶體的第二端子與該第一佈線電連接，
    並且該第六電晶體的閘極與該第二輸入佈線電連接。
  5. 根據申請專利範圍第4項之半導體裝置，
    其中該第一電路包括第七電晶體，
    該第二電路包括第八電晶體，
    該第七電晶體的第一端子與該第一驅動電晶體的第一端子、該第二電晶體的第一端子、該第三電晶體的第一端子電連接，
    該第七電晶體的第二端子與該第一電晶體的第一端子和第二端子中的一個電連接，
    該第八電晶體的第一端子與該第二驅動電晶體的第一端子、該第五電晶體的第一端子、該第六電晶體的第一端子電連接，
    該第八電晶體的第二端子與該第四電晶體的第一端子和第二端子中的一個電連接，
    並且該第一電晶體的閘極與該第四電晶體的閘極、該第七電晶體的閘極、該第八電晶體的閘極電連接。
  6. 根據申請專利範圍第1至3中任一項之半導體裝置，
    其中該第一電路包括第一電晶體、第二電晶體、第三電晶體、第一電容，
    該第二電路包括第四電晶體、第五電晶體、第六電晶體、第二電容，
    該第一保持部包括第一電晶體、第一電容，
    該第二保持部包括第四電晶體、第二電容，
    該第一電晶體的第一端子與該第一電容的第一端子、該第一驅動電晶體的閘極電連接，
    該第一驅動電晶體的第一端子與該第一電晶體的第二端子、該第二電晶體的第一端子、該第三電晶體的第一端子電連接，
    該第二電晶體的第二端子與該第一佈線電連接，
    該第二電晶體的閘極與該第一輸入佈線電連接，
    該第三電晶體的第二端子與該第二佈線電連接，
    該第三電晶體的閘極與該第二輸入佈線電連接，
    該第四電晶體的第一端子與該第二電容的第一端子、該第二驅動電晶體的閘極電連接，
    該第二驅動電晶體的第一端子與該第四電晶體的第二端子、該第五電晶體的第一端子、該第六電晶體的第一端子電連接，
    該第五電晶體的第二端子與該第二佈線電連接，
    該第五電晶體的閘極與該第一輸入佈線電連接，
    該第六電晶體的第二端子與該第一佈線電連接，
    並且該第六電晶體的閘極與該第二輸入佈線電連接。
  7. 根據申請專利範圍第1至3中任一項之半導體裝置，
    其中該第一電路包括第三保持部、第三驅動電晶體，
    該第二電路包括第四保持部、第四驅動電晶體，
    該第一電路與第三佈線電連接，
    該第二電路與該第三佈線電連接，
    該第三保持部具有保持對應於從該第一佈線向該第三驅動電晶體的源極與汲極間流過的第三電流的第三電位的功能，
    該第四保持部具有保持對應於從該第二佈線向該第四驅動電晶體的源極與汲極間流過的第四電流的第四電位的功能，
    該第三驅動電晶體具有在該第三驅動電晶體的源極與汲極間使對應於所保持的該第三電位的該第三電流流過的功能，
    該第四驅動電晶體具有在該第四驅動電晶體的源極與汲極間使對應於所保持的該第四電位的該第四電流流過的功能，
    並且具有根據輸入到該第三佈線的信號將在該第一佈線和該第二佈線中的一個流過的該第一電流切換為該第三電流，且將在該第一佈線和該第二佈線中的另一個流過的該第二電流切換為該第四電流的功能。
  8. 根據申請專利範圍第1至7中任一項之半導體裝置，還包括：
    第三電路；
    第四電路；以及
    第五電路，
    其中該第三電路具有：
    藉由該第一佈線對該第一電路供應對應於該第一資料的該第一電流的功能；以及
    藉由該第二佈線對該第二電路供應對應於該第一資料的該第二電流的功能，
    該第四電路具有：
    對應於該第二資料對該第一輸入佈線輸入該第一位準電位或該第二位準電位的功能；以及
    對應於該第二資料對該第二輸入佈線輸入該第一位準電位或該第二位準電位的功能，
    並且該第五電路具有對從該第一佈線及該第二佈線的每一個流過的電流進行比較而從該第五電路的輸出端子輸出對應於該第一資料與該第二資料之積的電位的功能。
  9. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體、第三驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體、第四驅動電晶體，
    該第一電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，
    該第二電路與該第一輸入佈線、該第二輸入佈線、該第三輸入佈線、該第四輸入佈線、該第一佈線及該第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第三驅動電晶體具有在該第三驅動電晶體的源極與汲極間使對應於 所保持的該第一電位的該第三電流流過的功能，
    該第四驅動電晶體具有在該第四驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第四電流流過的功能，
    該第一電路具有：
    在對該第一輸入佈線輸入第一位準電位且對該第二輸入佈線輸入第二位準電位時，將該第一電流輸出到該第一佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第一電流輸出到該第二佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第一電流輸出到該第一佈線及該第二佈線的功能；
    在對該第三輸入佈線輸入該第一位準電位且對該第四輸入佈線輸入該第二位準電位時，將該第三電流輸出到該第一佈線的功能；
    在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第一位準電位時，將該第三電流輸出到該第二佈線的功能；以及
    在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第二位準電位時，不將該第三電流輸出到該第一佈線及該第二佈線的功能，
    該第二電路具有：
    在對該第一輸入佈線輸入該第一位準電位且對該第二輸入佈線輸入該第二位準電位時，將該第二電流輸出到該第二佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第一佈線的功能；
    在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第一佈線及該第二佈線的功能；
    在對該第三輸入佈線輸入該第一位準電位且對該第四輸入佈線輸入該第二位準電位時，將該第四電流輸出到該第二佈線的功能；
    在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第一位準電位時，將該第四電流輸出到該第一佈線的功能；以及
    在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第二位準電位時，不將該第四電流輸出到該第一佈線及該第二佈線的功能，
    該第一電流、該第二電流、該第三電流、該第四電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線、該第三輸入佈線、該第四輸入佈線的每一個輸入的該第一位準電位、第二位準電位根據第二資料決定。
  10. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體、第三驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體、第四驅動電晶體，
    該第一電路與第一輸入佈線、第二輸入佈線、第三輸入佈線、第四輸入佈線、第一佈線及第二佈線電連接，
    該第二電路與該第一輸入佈線、該第二輸入佈線、該第三輸入佈線、該第四輸入佈線、該第一佈線及該第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第三驅動電晶體具有在該第三驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第三電流流過的功能，
    該第四驅動電晶體具有在該第四驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第四電流流過的功能，
    該第一電路具有：
    在第一期間，在對該第一輸入佈線輸入第一位準電位且對該第二輸入佈線輸入第二位準電位時，將該第一電流輸出到該第一佈線的功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第一電流輸出到該第二佈線的功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第一電流輸出到該第一佈線及該第二佈線的功能；
    在該第一期間，在對該第三輸入佈線輸入該第一位準電位且對該第四輸入佈線輸入該第二位準電位時，將該第三電流輸出到該第一佈線的功能；
    在該第一期間，在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第一位準電位時，將該第三電流輸出到該第二佈線的功能；以及
    在該第一期間，在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第二位準電位時，不將該第三電流輸出到該第一佈線及該第二佈線的功能，
    該第二電路具有：
    在該第一期間，在對該第一輸入佈線輸入該第一位準電位且對該第二輸入佈線輸入該第二位準電位時，將該第二電流輸出到該第二佈線的功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第一佈線的功能；
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位且對該第二輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第一佈線及該第二佈線的功能；
    在該第一期間，在對該第三輸入佈線輸入該第一位準電位且對該第四輸入佈線輸入該第二位準電位時，將該第四電流輸出到該第二佈線的功能；
    在該第一期間，在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第一位準電位時，將該第四電流輸出到該第一佈線的功能；以及
    在該第一期間，在對該第三輸入佈線輸入該第二位準電位且對該第四輸入佈線輸入該第二位準電位時，不將該第四電流輸出到該第一佈線及該第二佈線的功能，
    在該第一期間，該第一電流、該第二電流、該第三電流、該第四電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線、該第三輸入佈線、該第四輸入佈線的每一個輸入的該第一位準電位、第二位準電位及該第一期間的長度根據第二資料決定。
  11. 根據申請專利範圍第10項之半導體裝置，
    其中該第一期間包括第二期間、第三期間，
    該第一輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第二輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第三輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第四輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第一輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第二輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第三輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第四輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    並且該第三期間的長度為該第二期間的長度的2倍。
  12. 根據申請專利範圍第9至11中任一項之半導體裝置，還包括：
    第三電路；
    第四電路；以及
    第五電路，
    其中該第三電路具有：
    藉由該第一佈線對該第一電路供應對應於該第一資料的該第一電流的功能；以及
    藉由該第二佈線對該第二電路供應對應於該第一資料的該第二電流的功能，
    該第四電路具有：
    對該第一輸入佈線對應於該第二資料輸入該第一位準電位或該第 二位準電位的功能；
    對該第二輸入佈線對應於該第二資料輸入該第一位準電位或該第二位準電位的功能；
    對該第三輸入佈線對應於該第二資料輸入該第一位準電位或該第二位準電位的功能；以及
    對該第四輸入佈線對應於該第二資料輸入該第一位準電位或該第二位準電位的功能，
    並且該第五電路具有對從該第一佈線及該第二佈線的每一個流過的電流進行比較從該第五電路的輸出端子輸出對應於該第一資料與該第二資料之積的電位的功能。
  13. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體，
    該第一電路與第一輸入佈線及第一佈線電連接，
    該第二電路與該第一輸入佈線及第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第一電路具有：
    在對該第一輸入佈線輸入第一位準電位時，將該第一電流輸出到該第一佈線的功能；以及
    在對該第一輸入佈線輸入第二位準電位時，不將該第一電流輸出到該第一佈線的功能，
    該第二電路具有：
    在對該第一輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第二佈線的功能；以及
    在對該第一輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第二佈線的功能，
    該第一電流、該第二電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線的每一個輸入的該第一位準電位、第二位準電位根據第二資料決定。
  14. 一種半導體裝置，包括：
    第一電路；以及
    第二電路，
    其中，該第一電路包括第一保持部、第一驅動電晶體，
    該第二電路包括第二保持部、第二驅動電晶體，
    該第一電路與第一輸入佈線及第一佈線電連接，
    該第二電路與該第一輸入佈線及第二佈線電連接，
    該第一保持部具有保持對應於從該第一佈線向該第一驅動電晶體的源極與汲極間流過的第一電流的第一電位的功能，
    該第二保持部具有保持對應於從該第二佈線向該第二驅動電晶體的源極與汲極間流過的第二電流的第二電位的功能，
    該第一驅動電晶體具有在該第一驅動電晶體的源極與汲極間使對應於所保持的該第一電位的該第一電流流過的功能，
    該第二驅動電晶體具有在該第二驅動電晶體的源極與汲極間使對應於所保持的該第二電位的該第二電流流過的功能，
    該第一電路具有：
    在第一期間，在對該第一輸入佈線輸入第一位準電位時，將該第一電流輸出到該第一佈線的功能；以及
    在該第一期間，在對該第一輸入佈線輸入第二位準電位時，不將該第一電流輸出到該第一佈線的功能，
    該第二電路具有：
    在該第一期間，在對該第一輸入佈線輸入該第一位準電位時，將該第二電流輸出到該第二佈線的功能；以及
    在該第一期間，在對該第一輸入佈線輸入該第二位準電位時，不將該第二電流輸出到該第二佈線的功能，
    該第一電流、該第二電流的每一個具有對應於第一資料的電流量，
    並且，對該第一輸入佈線、該第二輸入佈線的每一個輸入的該第一位準電位、第二位準電位根據第二資料決定。
  15. 根據申請專利範圍第14項之半導體裝置，
    其中該第一期間包括第二期間、第三期間，
    該第一輸入佈線具有在該第二期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    該第一輸入佈線具有在該第三期間對該第一電路及該第二電路的兩者供應該第一位準電位或該第二位準電位的功能，
    並且該第三期間的長度為該第二期間的長度的2倍。
  16. 根據申請專利範圍第13至15中任一項之半導體裝置，
    其中該第一電路包括第一電晶體、第二電晶體、第一電容，
    該第二電路包括第四電晶體、第五電晶體、第二電容，
    該第一保持部包括第一電晶體、第一電容，
    該第二保持部包括第四電晶體、第二電容，
    該第一電晶體的第一端子與該第一電容的第一端子、該第一驅動電晶體的閘極電連接，
    該第一電晶體的第二端子與該第一佈線電連接，
    該第一驅動電晶體的第一端子與該第二電晶體的第一端子電連接，
    該第二電晶體的第二端子與該第一佈線電連接，
    該第二電晶體的閘極與該第一輸入佈線電連接，
    該第四電晶體的第一端子與該第二電容的第一端子、該第二驅動電晶體的閘極電連接，
    該第四電晶體的第二端子與該第二佈線電連接，
    該第二驅動電晶體的第一端子與該第五電晶體的第一端子電連接，
    該第五電晶體的第二端子與該第二佈線電連接，
    並且該第五電晶體的閘極與該第一輸入佈線電連接。
  17. 一種電子裝置，包括：
    申請專利範圍第1至16中任一項之半導體裝置；以及
    外殼，
    其中，由該半導體裝置進行神經網路的運算。
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