KR20230041718A - 반도체 장치 및 전자 기기 - Google Patents

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KR20230041718A
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circuit
wiring
transistor
input
terminal
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KR1020237003390A
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하지메 키무라
요시유키 구로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

낮은 소비 전력으로 합성곱 처리를 수행할 수 있는 반도체 장치를 제공한다. 제 1 회로가 제 1 유지부와 제 1 트랜지스터를 가지고, 제 2 회로가 제 2 유지부와 제 2 트랜지스터를 가지는 반도체 장치이다. 제 1 회로 및 제 2 회로는 제 1 입력 배선과, 제 2 입력 배선과, 제 1 배선과, 제 2 배선에 전기적으로 접속되어 있다. 제 1 유지부는 제 1 트랜지스터에 흐르는 제 1 전류를 유지하는 기능을 가지고, 제 2 유지부는 제 2 트랜지스터에 흐르는 제 2 전류를 유지하는 기능을 가진다. 또한, 제 1 전류 및 제 2 전류는 합성곱 처리에 사용되는 필터값에 따라 결정된다. 제 1 입력 배선 및 제 2 입력 배선에 합성곱 처리가 수행되는 화상 데이터에 따른 전위가 입력됨으로써, 제 1 회로는 제 1 배선 및 제 2 배선 중 한쪽에 전류를 출력하고, 제 2 회로는 제 1 배선 및 제 2 배선 중 다른 쪽에 전류를 출력한다. 제 1 회로 및 제 2 회로가 제 1 배선 또는 제 2 배선에 출력하는 전류의 양은 필터값과 화상 데이터에 따라 결정된다.

Description

반도체 장치 및 전자 기기
본 발명의 일 형태는 반도체 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 신호 처리 장치, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로 들 수 있다.
현재, 인간의 뇌의 메커니즘을 모방한 집적 회로의 개발이 활발히 진행되고 있다. 상기 집적 회로에는 뇌의 메커니즘이 전자 회로로서 제공되어 있고, 인간의 뇌의 "뉴런"과 "시냅스"에 상당하는 회로를 가진다. 그러므로 이와 같은 집적 회로를 "뉴로모픽", "브레인모픽"(brain morphic), "브레인 인스파이어"(brain inspire) 등이라고 할 경우도 있다. 상기 집적 회로는 비노이만형 아키텍처를 가지고, 처리 속도의 증가에 따라 소비 전력이 높아지는 노이만형 아키텍처와 비교하여 매우 낮은 소비 전력으로 병렬 처리를 수행할 수 있는 것으로 기대된다.
"뉴런"과 "시냅스"를 가지는 신경 회로망을 모방한 정보 처리 모델은 인공 신경망(ANN)이라고 불린다. 예를 들어 비특허문헌 1 및 비특허문헌 2에는 SRAM(Static Random Access Memory)을 사용하여 인공 신경망을 구성한 연산 장치에 대하여 개시되어 있다.
M. Kang et al., "IEEE Journal Of Solid-State Circuits", 2018, Volume 53, No.2, pp. 642-655. J. Zhang et al., "IEEE Journal Of Solid-State Circuits", 2017, Volume 52, No.4, pp. 915-924.
인공 신경망에서는, 2개의 뉴런을 서로 결합하는 시냅스의 결합 강도(가중 계수라고 하는 경우가 있음)와, 2개의 뉴런 사이에서 전달되는 신호를 곱하는 계산이 수행된다. 특히 계층형 인공 신경망에서는, 제 1 층의 복수의 제 1 뉴런과, 제 2 층의 제 2 뉴런 중 하나 사이에서의 각 시냅스의 결합 강도와, 제 1 층의 복수의 제 1 뉴런으로부터 제 2 층의 제 2 뉴런 중 하나에 입력되는 각 신호를 곱하고 더할 필요가 있고, 즉 적화 연산(product-sum operation)을 수행할 필요가 있고, 인공 신경망의 규모에 따라, 예를 들어 상기 결합 강도의 수, 상기 신호를 나타내는 파라미터의 수가 결정된다. 또한, 제 2 뉴런은 시냅스의 결합 강도와 제 1 뉴런이 출력한 신호의 적화 연산의 결과를 사용하여 활성화 함수에 의한 연산을 수행하고, 상기 연산 결과를 신호로 하여 세 번째 층의 제 3 뉴런에 대하여 출력한다. 즉 인공 신경망은 계층의 수, 뉴런의 수 등이 많아질수록 "뉴런" 및 "시냅스" 각각에 상당하는 회로의 수가 많아져 연산량도 방대해지는 경우가 있다. 이에 의하여, 회로의 소비 전력이 커지고, 회로로부터의 발열량도 커지는 경우다 있다.
또한 인공 신경망에도 다양한 모델이 존재하지만, 예를 들어 화상 분석에 사용되는 모델로서, 합성곱 신경망(CNN)이라고 불리는 것이 있다. 합성곱 신경망은 화상 인식의 분야에서 우수한 성능을 발휘하는 신경망의 한 종류이고, 화상의 해상도, 필터의 크기 등에 따라 연산량이 다르다. 구체적으로는, 예를 들어 화상의 해상도가 높아질수록, 필터의 크기가 커질수록, 스트라이드가 작아질수록, 합성곱 신경망에 있어서의 연산량은 커지기 때문에, 회로의 소비 전력이 커지는 경우가 있다.
또한, 칩을 구성하는 회로의 수가 많아지면 소비 전력이 높아지고, 장치의 구동 시에 발생하는 발열량도 커진다. 특히 발열량이 높아질수록 칩에 포함되는 회로 소자의 특성에 영향이 미치기 때문에, 칩을 구성하는 회로는 온도의 영향을 받기 어려운 회로 소자를 가지는 것이 바람직하다. 또한 칩에 포함되는 트랜지스터, 전류원 등의 특성에 편차가 있으면 연산 결과에도 편차가 발생한다.
본 발명의 일 형태는 적화 연산 및/또는 함수 연산을 수행하는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 합성곱 처리를 수행하는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 AI용 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 DNN용 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 환경 온도의 영향을 받기 어려운 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 트랜지스터의 특성 편차의 영향을 받기 어려운 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 전류원의 특성 편차의 영향을 받기 어려운 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
(1)
본 발명의 일 형태는 제 1 회로와 제 2 회로를 가지는 반도체 장치이다. 제 1 회로는 제 1 유지부와 제 1 구동 트랜지스터를 가지고, 제 2 회로는 제 2 유지부와 제 2 구동 트랜지스터를 가진다. 제 1 회로는 제 1 입력 배선, 제 2 입력 배선, 제 1 배선, 및 제 2 배선에 전기적으로 접속되고, 제 2 회로는 제 1 입력 배선, 제 2 입력 배선, 제 1 배선, 및 제 2 배선에 전기적으로 접속된다. 제 1 유지부는 제 1 배선으로부터 제 1 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 1 전류에 따른 제 1 전위를 유지하는 기능을 가지고, 제 2 유지부는 제 2 배선으로부터 제 2 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 2 전류에 따른 제 2 전위를 유지하는 기능을 가진다. 또한, 제 1 회로는 제 1 입력 배선에 제 1 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 1 전류를 제 1 배선에 출력하는 기능과, 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 1 레벨 전위가 입력되었을 때 제 1 전류를 제 2 배선에 출력하는 기능과, 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 1 전류를 제 1 배선 및 제 2 배선에 출력하지 않는 기능을 가진다. 또한, 제 2 회로는 제 1 입력 배선에 제 1 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 2 전류를 제 2 배선에 출력하는 기능과, 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 1 레벨 전위가 입력되었을 때 제 2 전류를 제 1 배선에 출력하는 기능과, 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 2 전류를 제 1 배선 및 제 2 배선에 출력하지 않는 기능을 가진다. 제 1 전류, 제 2 전류의 각각의 전류량은 합성곱 처리에 사용되는 필터에 포함되는 필터값에 따른 양이다. 또한, 제 1 입력 배선과 제 2 입력 배선 각각에 입력되는 제 1 레벨 전위 및 제 2 레벨 전위는 합성곱 처리가 수행되는 화상 데이터에 따라 결정된다.
(2)
또는 본 발명의 일 형태는 제 1 회로와 제 2 회로를 가지고, 상기 (1)과 구성 요소가 다른 반도체 장치이다. 제 1 회로는 제 1 유지부와 제 1 구동 트랜지스터를 가지고, 제 2 회로는 제 2 유지부와 제 2 구동 트랜지스터를 가진다. 제 1 회로는 제 1 입력 배선, 제 2 입력 배선, 제 1 배선, 및 제 2 배선에 전기적으로 접속되고, 제 2 회로는 제 1 입력 배선, 제 2 입력 배선, 제 1 배선, 및 제 2 배선에 전기적으로 접속된다. 제 1 유지부는 제 1 배선으로부터 제 1 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 1 전류에 따른 제 1 전위를 유지하는 기능을 가지고, 제 2 유지부는 제 2 배선으로부터 제 2 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 2 전류에 따른 제 2 전위를 유지하는 기능을 가진다. 제 1 구동 트랜지스터는 제 1 구동 트랜지스터의 소스-드레인 사이에서, 유지된 제 1 전위에 따른 제 1 전류를 흘리는 기능을 가지고, 제 2 구동 트랜지스터는 제 2 구동 트랜지스터의 소스-드레인 사이에서, 유지된 제 2 전위에 따른 제 2 전류를 흘리는 기능을 가진다. 또한, 제 1 회로는 제 1 기간에 제 1 입력 배선에 제 1 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 1 전류를 제 1 배선에 출력하는 기능과, 제 1 기간에 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 1 레벨 전위가 입력되었을 때 제 1 전류를 제 2 배선에 출력하는 기능과, 제 1 기간에 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 1 전류를 제 1 배선 및 제 2 배선에 출력하지 않는 기능을 가진다. 또한, 제 2 회로는 제 1 기간에 제 1 입력 배선에 제 1 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 2 전류를 제 2 배선에 출력하는 기능과, 제 1 기간에 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 1 레벨 전위가 입력되었을 때 제 2 전류를 제 1 배선에 출력하는 기능과, 제 1 기간에 제 1 입력 배선에 제 2 레벨 전위가 입력되고 또한 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때 제 2 전류를 제 1 배선 및 제 2 배선에 출력하지 않는 기능을 가진다. 제 1 전류, 제 2 전류의 각각의 전류량은 합성곱 처리에 사용되는 필터에 포함되는 필터값에 따른 양이고, 제 1 입력 배선, 제 2 입력 배선의 각각에 입력되는 제 1 레벨 전위 및 제 2 레벨 전위와, 제 1 기간의 길이는 합성곱 처리가 수행되는 화상 데이터에 따라 결정된다.
(3)
또는 본 발명의 일 형태는 상기 (2)의 구성에 있어서, 제 1 기간이 제 2 기간과 제 3 기간을 가지는 구성으로 하여도 좋다. 구체적으로는, 제 1 입력 배선은 제 2 기간에서 제 1 회로 및 제 2 회로의 양쪽에 제 1 레벨 전위 또는 제 2 레벨 전위를 인가하는 기능을 가진다. 또한, 제 2 입력 배선은 제 2 기간에서 제 1 회로 및 제 2 회로의 양쪽에 제 1 레벨 전위 또는 제 2 레벨 전위를 인가하는 기능을 가진다. 또한, 제 1 입력 배선은 제 3 기간에서 제 1 회로 및 제 2 회로의 양쪽에 제 1 레벨 전위 또는 제 2 레벨 전위를 인가하는 기능을 가진다. 또한, 제 2 입력 배선은 제 3 기간에서 제 1 회로 및 제 2 회로의 양쪽에 제 1 레벨 전위 또는 제 2 레벨 전위를 인가하는 기능을 가진다. 또한, 제 3 기간의 길이는 제 2 기간의 길이의 1.8배 이상 2.2배 이하인 것이 바람직하다.
(4)
또는 본 발명의 일 형태는 상기 (1) 내지 (3) 중 어느 하나에서, 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자를 가지고, 제 2 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 2 용량 소자를 가지는 구성으로 하여도 좋다. 구체적으로는, 제 1 유지부는 제 1 트랜지스터와 제 1 용량 소자를 가지고, 제 2 유지부는 제 4 트랜지스터와 제 2 용량 소자를 가진다. 제 1 트랜지스터의 제 1 단자는 제 1 용량 소자의 제 1 단자와 제 1 구동 트랜지스터의 게이트에 전기적으로 접속되고, 제 1 트랜지스터의 제 2 단자는 제 1 배선에 전기적으로 접속되어 있다. 또한, 제 1 구동 트랜지스터의 제 1 단자는 제 2 트랜지스터의 제 1 단자와 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터의 제 2 단자는 제 1 배선에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 1 입력 배선에 전기적으로 접속되고, 제 3 트랜지스터의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 2 입력 배선에 전기적으로 접속되어 있다. 또한, 제 4 트랜지스터의 제 1 단자는 제 2 용량 소자의 제 1 단자와 제 2 구동 트랜지스터의 게이트에 전기적으로 접속되고, 제 4 트랜지스터의 제 2 단자는 제 2 배선에 전기적으로 접속되어 있다. 또한, 제 2 구동 트랜지스터의 제 1 단자는 제 5 트랜지스터의 제 1 단자와 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 5 트랜지스터의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 1 입력 배선에 전기적으로 접속되고, 제 6 트랜지스터의 제 2 단자는 제 1 배선에 전기적으로 접속되고, 제 6 트랜지스터의 게이트는 제 2 입력 배선에 전기적으로 접속되어 있다.
(5)
또는 본 발명의 일 형태는 상기 (4)에 있어서, 제 1 회로는 제 7 트랜지스터를 가지고, 제 2 회로는 제 8 트랜지스터를 가지는 구성으로 하여도 좋다. 구체적으로는, 제 7 트랜지스터의 제 1 단자는 제 1 구동 트랜지스터의 제 1 단자와, 제 2 트랜지스터의 제 1 단자와, 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 7 트랜지스터의 제 2 단자는 제 1 트랜지스터의 제 1 단자 및 제 2 단자 중 한쪽에 전기적으로 접속되어 있다. 또한, 제 8 트랜지스터의 제 1 단자는 제 2 구동 트랜지스터의 제 1 단자와, 제 5 트랜지스터의 제 1 단자와, 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 8 트랜지스터의 제 2 단자는 제 4 트랜지스터의 제 1 단자 및 제 2 단자 중 한쪽에 전기적으로 접속되어 있다. 또한, 제 1 트랜지스터의 게이트는 제 4 트랜지스터의 게이트와, 제 7 트랜지스터의 게이트와, 제 8 트랜지스터의 게이트에 전기적으로 접속되어 있다.
(6)
또는 본 발명의 일 형태는 상기 (1) 내지 (3) 중 어느 하나에서, 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자를 가지고, 제 2 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 2 용량 소자를 가지는 구성으로 하여도 좋다. 구체적으로는, 제 1 유지부는 제 1 트랜지스터와 제 1 용량 소자를 가지고, 제 2 유지부는 제 4 트랜지스터와 제 2 용량 소자를 가진다. 제 1 트랜지스터의 제 1 단자는 제 1 용량 소자의 제 1 단자와 제 1 구동 트랜지스터의 게이트에 전기적으로 접속되고, 제 1 구동 트랜지스터의 제 1 단자는 제 1 트랜지스터의 제 2 단자와, 제 2 트랜지스터의 제 1 단자와, 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되어 있다. 또한, 제 2 트랜지스터의 제 2 단자는 제 1 배선에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 1 입력 배선에 전기적으로 접속되고, 제 3 트랜지스터의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 2 입력 배선에 전기적으로 접속되어 있다. 또한, 제 4 트랜지스터의 제 1 단자는 제 2 용량 소자의 제 1 단자와 제 2 구동 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 구동 트랜지스터의 제 1 단자는 제 4 트랜지스터의 제 2 단자와, 제 5 트랜지스터의 제 1 단자와, 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되어 있다. 또한, 제 5 트랜지스터의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 1 입력 배선에 전기적으로 접속되고, 제 6 트랜지스터의 제 2 단자는 제 1 배선에 전기적으로 접속되고, 제 6 트랜지스터의 게이트는 제 2 입력 배선에 전기적으로 접속되어 있다.
(7)
또는 본 발명의 일 형태는 상기 (1) 내지 (3) 중 어느 하나에서, 제 1 회로는 제 3 유지부와 제 3 구동 트랜지스터를 가지고, 제 2 회로는 제 4 유지부와 제 4 구동 트랜지스터를 가지는 구성으로 하여도 좋다. 구체적으로는, 제 1 회로는 제 3 배선에 전기적으로 접속되고, 제 2 회로는 제 3 배선에 전기적으로 접속되어 있다. 또한, 제 3 유지부는 제 1 배선으로부터 제 3 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 3 전류에 따른 제 3 전위를 유지하는 기능을 가지고, 제 4 유지부는 제 2 배선으로부터 제 4 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 4 전류에 따른 제 4 전위를 유지하는 기능을 가진다. 또한, 제 3 구동 트랜지스터는 제 3 구동 트랜지스터의 소스-드레인 사이에서, 유지된 제 3 전위에 따른 제 3 전류를 흘리는 기능을 가지고, 제 4 구동 트랜지스터는 제 4 구동 트랜지스터의 소스-드레인 사이에서, 유지된 제 4 전위에 따른 제 4 전류를 흘리는 기능을 가진다. 또한, 반도체 장치는 제 3 배선에 입력되는 신호에 따라 제 1 배선 및 제 2 배선 중 한쪽에 흐르는 제 1 전류를 제 3 전류로 전환하고 또한 제 1 배선 및 제 2 배선 중 다른 쪽에 흐르는 제 2 전류를 제 4 전류로 전환하는 기능을 가진다.
(8)
또는 본 발명의 일 형태는 상기 (1) 내지 (7) 중 어느 하나에서, 제 3 회로와, 제 4 회로와, 제 5 회로를 가지는 구성으로 하여도 좋다. 제 3 회로는 제 1 배선을 통하여 제 1 회로에 필터값에 따른 제 1 전류를 공급하는 기능과, 제 2 배선을 통하여 제 2 회로에 필터값에 따른 제 2 전류를 공급하는 기능을 가진다. 또한, 제 4 회로는 화상 데이터에 따라 제 1 입력 배선에 제 1 레벨 전위 또는 제 2 레벨 전위를 입력하는 기능과, 화상 데이터에 따라 제 2 입력 배선에 제 1 레벨 전위 또는 제 2 레벨 전위를 입력하는 기능을 가진다. 또한, 제 5 회로는 제 1 배선 및 제 2 배선의 각각으로부터 흐르는 전류를 비교하고, 제 5 회로의 출력 단자로부터 필터값과 화상 데이터의 곱에 따른 전위를 출력하는 기능을 가진다.
(9)
또는 본 발명의 일 형태는 상기 (1) 내지 상기 (8) 중 어느 하나의 반도체 장치와 하우징을 가지는 전자 기기이다. 또한, 전자 기기에서는 합성곱 처리에 의하여 화상의 특징 추출이 수행되어도 좋다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이고 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 가진 칩, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 반도체 장치를 가지는 경우가 있다.
또한 본 명세서 등에 X와 Y가 접속된다고 기재되는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 기재되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온, 오프가 제어되는 기능을 가진다. 즉 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로가 개재(介在)되어도, X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는 X와 Y가 전기적으로 접속되는 경우(즉 X와 Y 사이에 다른 소자 또는 다른 회로가 개재되어 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y 사이에 다른 소자 또는 다른 회로가 개재되지 않고 접속되는 경우)를 포함하는 것으로 한다.
또한 예를 들어 "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도상 독립된 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한 본 명세서 등에서 "저항 소자"란, 예를 들어 0Ω보다 높은 저항값을 가지는 회로 소자, 배선 등으로 할 수 있다. 그러므로 본 명세서 등에서 "저항 소자"는 저항값을 가지는 배선, 소스-드레인 사이에 전류가 흐르는 트랜지스터, 다이오드, 코일 등을 포함하는 것으로 한다. 그러므로 "저항 소자"라는 용어는 "저항", "부하", "저항값을 가지는 영역" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "저항", "부하", "저항값을 가지는 영역"이라는 용어는 "저항 소자" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 저항값은 예를 들어 바람직하게는 1mΩ 이상 10Ω 이하, 더 바람직하게는 5mΩ 이상 5Ω 이하, 더욱 바람직하게는 10mΩ 이상 1Ω 이하로 할 수 있다. 또한 예를 들어 1Ω 이상 1×109Ω 이하로 하여도 좋다.
또한 본 명세서 등에서 "용량 소자"란, 예를 들어 0F보다 높은 정전 용량의 값을 가지는 회로 소자, 정전 용량의 값을 가지는 배선의 영역, 기생 용량, 트랜지스터의 게이트 용량 등으로 할 수 있다. 그러므로 본 명세서 등에서 "용량 소자", "기생 용량", "게이트 용량" 등이라는 용어는 "용량" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "용량"이라는 용어는 "용량 소자", "기생 용량", "게이트 용량" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 또한 "용량"의 "한 쌍의 전극"이라는 용어는 "한 쌍의 도전체", "한 쌍의 도전 영역", "한 쌍의 영역" 등으로 바꿔 말할 수 있다. 또한 정전 용량의 값은 예를 들어 0.05fF 이상 10pF 이하로 할 수 있다. 또한 예를 들어 1pF 이상 10μF 이하로 하여도 좋다.
또한 본 명세서 등에서 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 가진다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 인가되는 전위의 높낮이에 따라, 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는, 소스 및 드레인이라는 용어는 바꿔 말할 수 있는 것으로 한다. 또한 본 명세서 등에서는, 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 가지는 경우가 있다. 이 경우 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에서 "게이트"와 "백 게이트"라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 가지는 경우, 본 명세서 등에서는 각 게이트를 제 1 게이트, 제 2 게이트, 제 3 게이트 등이라고 부르는 경우가 있다.
또한 회로도 상에서는 단일의 회로 소자가 도시되어 있는 경우에도, 상기 회로 소자가 복수의 회로 소자를 가지는 경우가 있다. 예를 들어 회로도 상에서 하나의 저항 소자가 기재된 경우에는, 2개 이상의 저항 소자가 직렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도 상에서 하나의 용량 소자가 기재된 경우에는, 2개 이상의 용량 소자가 병렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도 상에서 하나의 트랜지스터가 기재된 경우에는, 2개 이상의 트랜지스터가 직렬로 전기적으로 접속되고, 각각의 트랜지스터의 게이트들이 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 마찬가지로, 예를 들어 회로도 상에서 하나의 스위치가 기재된 경우에는, 상기 스위치가 2개 이상의 트랜지스터를 가지고, 2개 이상의 트랜지스터가 직렬로 전기적으로 접속되고, 각각의 트랜지스터의 게이트들이 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에서 노드는 회로 구성, 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전압"과 "전위"는 적절히 바꿔 말할 수 있다. "전압"은 기준이 되는 전위와의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"을 "전위"로 바꿔 말할 수 있다. 또한, 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위가 변화되면 배선에 인가되는 전위, 회로 등에 인가되는 전위, 회로 등으로부터 출력되는 전위 등도 변화된다.
또한 본 명세서 등에서 "고레벨 전위", "저레벨 전위"라는 용어는 특정의 전위를 뜻하는 것이 아니다. 예를 들어 2개의 배선에 있어서, 양쪽이 "고레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되어 있는 경우, 양쪽 배선이 공급하는 각 고레벨 전위는 서로 동일하지 않아도 된다. 또한 마찬가지로, 2개의 배선에 있어서, 양쪽이 "저레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되어 있는 경우, 양쪽 배선이 공급하는 각 저레벨 전위는 서로 동일하지 않아도 된다.
"전류"란 전하의 이동 현상(전기 전도)을 말하고, 예를 들어 "양의 하전체(荷電體)의 전기 전도가 발생하고 있다"라는 기재는, "그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다"로 바꿔 말할 수 있다. 그러므로 본 명세서 등에서 "전류"란 특별히 언급하지 않는 한, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 말하는 것으로 한다. 여기서 캐리어란 전자, 정공, 음이온, 양이온, 착이온 등이 있고, 전류가 흐르는 시스템(예를 들어 반도체, 금속, 전해액, 진공 중 등)에 따라 캐리어가 다르다. 또한 배선 등에서의 "전류의 방향"은 양의 전하가 되는 캐리어가 이동하는 방향이고, 양의 전류량으로 기재한다. 바꿔 말하면 음의 전하가 되는 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 음의 전류량으로 표현된다. 따라서 본 명세서 등에서 전류의 양과 음(또는 전류의 방향)에 대하여 언급하지 않는 경우, "소자 A로부터 소자 B로 전류가 흐른다" 등의 기재는 "소자 B로부터 소자 A로 전류가 흐른다" 등으로 바꿔 말할 수 있는 것으로 한다. 또한 "소자 A에 전류가 입력된다" 등의 기재는 "소자 A로부터 전류가 출력된다" 등으로 바꿔 말할 수 있는 것으로 한다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서는 생략될 수도 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "도전체의 상면에 위치하는 절연체"라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, "도전체의 하면에 위치하는 절연체"로 바꿔 말할 수 있다.
또한 "위" 또는 "아래"라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉된 것을 한정하는 것은 아니다. 예를 들어 "절연층 A 위의 전극 B"라는 표현이면, 절연층 A 위에 전극 B이 직접 접촉되어 형성될 필요는 없고, 절연층 A과 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에서 "막", "층" 등의 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우 또는 상황에 따라 "막", "층" 등의 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연층", "절연막"이라는 용어를 "절연체"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "전극", "배선", "단자" 등의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는, 복수의 "전극"이나 "배선" 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 "단자"는 "배선", "전극" 등의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "단자"라는 용어는, 복수의 "전극", "배선", "단자" 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 "전극"은 "배선" 또는 "단자"의 일부가 될 수 있고, 또한 예를 들어 "단자"는 "배선" 또는 "전극"의 일부가 될 수 있다. 또한 "전극", "배선", "단자" 등의 용어는 경우에 따라 "영역" 등의 용어로 치환되는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", "전원선" 등의 용어는, 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선", "전원선" 등의 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선" 등의 용어는 "신호선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 등의 용어는 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 "전위"라는 용어를 경우 또는 상황에 따라 "신호" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호" 등의 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 반도체의 불순물이란 예를 들어 반도체층을 구성하는 주성분 이외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 구체적으로는 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 13족 원소, 15족 원소 등(다만, 산소, 수소는 포함하지 않음)이 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다. 일례로서는 전기적 스위치, 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터의 "비도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는 MEMS(Micro Electro Mechanical Systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 가지고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
본 명세서에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행" 또는 "대략 평행"이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직" 또는 "대략 수직"이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
본 발명의 일 형태에 의하여 적화 연산 및/또는 함수 연산을 수행하는 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 합성곱 처리를 수행하는 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 환경 온도의 영향을 받기 어려운 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 트랜지스터의 특성 편차의 영향을 받기 어려운 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전류원의 특성 편차의 영향을 받기 어려운 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치 등을 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 가지는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 가지지 않는 경우도 있다.
도 1의 (A) 및 (B)는 계층형 신경망을 설명하는 도면이다.
도 2는 반도체 장치의 구성예를 나타낸 회로도이다.
도 3은 반도체 장치의 구성예를 나타낸 회로도이다.
도 4는 반도체 장치의 구성예를 나타낸 회로도이다.
도 5의 (A) 내지 (F)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 6의 (A) 내지 (F)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 7은 반도체 장치의 구성예를 나타낸 회로도이다.
도 8의 (A) 내지 (D)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 9의 (A) 내지 (F)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 10의 (A), (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 11은 반도체 장치의 구성예를 나타낸 회로도이다.
도 12는 반도체 장치의 구성예를 나타낸 회로도이다.
도 13은 반도체 장치의 구성예를 나타낸 회로도이다.
도 14는 반도체 장치의 구성예를 나타낸 회로도이다.
도 15의 (A) 내지 (C)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 16의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 17의 (A) 내지 (C)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 18의 (A) 내지 (C)는 각각 반도체 장치의 동작예를 설명하는 타이밍 차트이다.
도 19의 (A) 내지 (C)는 각각 반도체 장치의 동작예를 설명하는 타이밍 차트이다.
도 20의 (A) 내지 (C)는 각각 반도체 장치의 동작예를 설명하는 타이밍 차트이다.
도 21의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 22의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 23의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 24는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 25는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 26은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 27은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 28은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 29는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 30의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 31은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 32는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 33은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 34는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 35는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 36은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 37은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 38은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 39는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 40은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 41의 (A) 내지 (C)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 42는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 43은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 44는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 45는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 46은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 47의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 48은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 49의 (A) 내지 (C)는 각각 반도체 장치의 동작예를 설명하는 타이밍 차트이다.
도 50의 (A) 내지 (C)는 각각 반도체 장치의 동작예를 설명하는 타이밍 차트이다.
도 51은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 52는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 53은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 54는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 55의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 56의 (A) 내지 (C)는 각각 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 57의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 58은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 59의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 60의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 61의 (A) 및 (B)는 반도체 장치가 가지는 트랜지스터의 전압-전류 특성을 나타낸 도면이다.
도 62는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 63은 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 64는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 65는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 66은 CNN의 구성예를 나타낸 블록도이다.
도 67의 (A)는 화소의 구성예를 나타낸 도면이고, 도 67의 (B)는 필터의 구성예를 나타낸 도면이다.
도 68의 (A) 및 (B)는 합성곱 처리의 예를 설명하는 도면이다.
도 69는 합성곱 처리의 예를 설명하는 도면이다.
도 70은 특징맵의 구성예를 나타낸 도면이다.
도 71은 합성곱 처리의 연산을 수행하는 반도체 장치의 일례를 설명하는 블록도이다.
도 72는 합성곱 처리의 연산을 수행하는 반도체 장치의 일례를 설명하는 블록도이다.
도 73은 합성곱 처리의 연산을 수행하는 반도체 장치의 일례를 설명하는 블록도이다.
도 74는 합성곱 처리의 연산을 수행하는 반도체 장치의 일례를 설명하는 블록도이다.
도 75의 (A) 및 (B)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 76의 (A) 내지 (D)는 반도체 장치가 가지는 회로의 구성예를 나타낸 회로도이다.
도 77은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 78의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 79는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 80의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 81은 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 82의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이고, 도 82의 (B)는 결정성 IGZO의 XRD 스펙트럼을 설명하는 도면이고, 도 82의 (C)는 결정성 IGZO의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 83의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 83의 (B)는 칩의 일례를 나타낸 사시도이고, 도 83의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 84는 전자 기기의 일례를 나타낸 사시도이다.
도 85의 (A) 내지 (C)는 전자 기기의 일례를 나타낸 사시도이다.
인공 신경망(이하 신경망이라고 부름)에서, 시냅스의 결합 강도는 신경망에 기존의 정보를 공급함으로써 변화될 수 있다. 이와 같이, 신경망에 기존의 정보를 공급하여 결합 강도를 결정하는 처리를 "학습"이라고 하는 경우가 있다.
또한 "학습"을 수행한(결합 강도를 결정한) 신경망에 대하여 어떠한 정보를 공급함으로써, 그 결합 강도에 기초하여 새로운 정보를 출력할 수 있다. 이와 같이, 신경망에서, 공급된 정보와 결합 강도에 기초하여 새로운 정보를 출력하는 처리를 "추론" 또는 "인지"라고 하는 경우가 있다.
신경망의 모델로서는 예를 들어 홉필드형, 계층형 등을 들 수 있다. 특히 다층 구조로 한 신경망을 "심층 신경망"(DNN)이라고 부르고, 심층 신경망에 의한 기계 학습을 "심층 학습"이라고 부르는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역에 금속 산화물이 포함되는 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 할 수 있다. 또한 OS 트랜지스터라고 기재하는 경우에는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다.
또한 본 명세서 등에서 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한 본 명세서 등에서 각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는 구성예를 서로 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 참조하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써 더 많은 도면을 구성할 수 있다.
본 명세서에 기재되는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 사시도 등에서 도면의 명확성을 위하여 일부 구성 요소의 기재를 생략하는 경우가 있다.
본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 이들을 특별히 구별할 필요가 있는 경우에는 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 또한, 도면 등에서 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 부기하는 경우, 본 명세서 등에서 구별할 필요가 없을 때에는 식별용 부호를 기재하지 않는 경우가 있다.
또한 본 명세서의 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치인 적화 연산 및/또는 함수 연산을 수행하는 연산 회로에 대하여 설명한다.
<계층형 신경망>
우선, 계층형 신경망에 대하여 설명한다. 계층형 신경망은 일례로서, 하나의 입력층과, 하나 또는 복수의 중간층(은닉층)과, 하나의 출력층을 가지고, 총 3개 이상의 층으로 구성된다. 도 1의 (A)에 나타낸 계층형 신경망(100)은 그 일례를 나타낸 것이고, 신경망(100)은 제 1 층 내지 제 R 층(여기서 R는 4 이상의 정수(整數)로 할 수 있음)을 가진다. 특히 제 1 층은 입력층에 상당하고, 제 R 층은 출력층에 상당하고, 이들 외의 층은 중간층에 상당한다. 또한 도 1의 (A)에는, 중간층으로서 제 (k-1) 층, 제 k 층(여기서 k는 3 이상 R-1 이하의 정수임)을 도시하고, 그 외의 중간층에 대해서는 도시를 생략하였다.
신경망(100)의 각 층은 하나 또는 복수의 뉴런을 가진다. 도 1의 (A)에서, 제 1 층은 뉴런(N1 (1)) 내지 뉴런(Np (1))(여기서 p는 1 이상의 정수임)을 가지고, 제 (k-1) 층은 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))(여기서 m은 1 이상의 정수임)을 가지고, 제 k 층은 뉴런(N1 (k)) 내지 뉴런(Nn (k))(여기서 n은 1 이상의 정수임)을 가지고, 제 R 층은 뉴런(N1 (R)) 내지 뉴런(Nq (R))(여기서 q는 1 이상의 정수임)을 가진다.
또한 도 1의 (A)에는, 뉴런(N1 (1)), 뉴런(Np (1)), 뉴런(N1 (k-1)), 뉴런(Nm (k-1)), 뉴런(N1 (k)), 뉴런(Nn (k)), 뉴런(N1 (R)), 뉴런(Nq (R))에 더하여, 제 (k-1) 층의 뉴런(Ni (k- 1))(여기서 i는 1 이상 m 이하의 정수임), 제 k 층의 뉴런(Nj (k))(여기서 j는 1 이상 n 이하의 정수임)도 도시하고, 그 외의 뉴런에 대해서는 도시를 생략하였다.
다음으로 앞의 층의 뉴런으로부터 다음의 층의 뉴런으로의 신호의 전달, 및 각 뉴런에서 입출력되는 신호에 대하여 설명한다. 또한 본 설명에서는, 제 k 층의 뉴런(Nj (k))에 주목하였다.
도 1의 (B)에는, 제 k 층의 뉴런(Nj (k))과, 뉴런(Nj (k))에 입력되는 신호와, 뉴런(Nj (k))으로부터 출력되는 신호를 나타내었다.
구체적으로, 제 (k-1) 층의 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))의 각 출력 신호인 z1 (k-1) 내지 zm (k-1)이, 뉴런(Nj (k))에 출력된다. 그리고 뉴런(Nj (k))은 z1 (k-1) 내지 zm (k-1)에 따라 zj (k)를 생성하고, zj (k)를 출력 신호로서 제 (k+1) 층(도시하지 않았음)의 각 뉴런에 출력한다.
앞의 층의 뉴런으로부터 다음의 층의 뉴런에 입력되는 신호는 그 뉴런들을 접속하는 시냅스의 결합 강도(이하 가중 계수라고 부름)에 의하여, 신호 전달의 정도가 결정된다. 신경망(100)에서는, 앞의 층의 뉴런으로부터 출력된 신호에, 대응하는 가중 계수를 곱하여 다음의 층의 뉴런에 입력한다. i를 1 이상 m 이하의 정수로 하고, 제 (k-1) 층의 뉴런(Ni (k-1))과 제 k 층의 뉴런(Nj (k)) 사이의 시냅스의 가중 계수를 wi (k-1) j (k)로 한 경우, 제 k 층의 뉴런(Nj (k))에 입력되는 신호는 식(1.1)과 같이 나타낼 수 있다.
[수학식 1]
Figure pct00001
즉 제 (k-1) 층의 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1)) 각각으로부터, 제 k 층의 뉴런(Nj (k))에 신호가 전달될 때, 이 신호인 z1 (k-1) 내지 zm (k-1)에는 각 신호에 대응하는 가중 계수(w1 (k-1) j (k) 내지 wm (k-1) j (k))를 곱한다. 그래서 제 k 층의 뉴런(Nj (k))에는 w1 (k-1) j (k)·z1 (k-1) 내지 wm (k-1) j (k)·zm (k-1)이 입력된다. 이때 제 k 층의 뉴런(Nj (k))에 입력되는 신호의 총합(uj (k))은 식(1.2)과 같이 나타내어진다.
[수학식 2]
Figure pct00002
또한 가중 계수(w1 (k-1) j (k) 내지 wm (k-1) j (k))와 뉴런의 신호(z1 (k-1) 내지 zm (k-1))의 적화(product-sum)의 결과에는 편향으로서 바이어스를 더하여도 좋다. 바이어스를 b로 하였을 때, 식(1.2)은 다음 식과 같이 재구성할 수 있다.
[수학식 3]
Figure pct00003
뉴런(Nj (k))은 uj (k)에 따라 출력 신호(zj (k))를 생성한다. 여기서 뉴런(Nj (k))으로부터의 출력 신호(zj (k))를 다음 식과 같이 정의한다.
[수학식 4]
Figure pct00004
함수(f(uj (k)))는 계층형 신경망에서의 활성화 함수이고, 계단 함수, 램프 함수(ReLU 함수), 시그모이드 함수, tanh 함수, 소프트맥스 함수 등을 사용할 수 있다. 또한 활성화 함수는 모든 뉴런에서 동일하여도 좋고, 또는 상이하여도 좋다. 또한 뉴런의 활성화 함수는 층마다 동일하여도 좋고, 상이하여도 좋다.
또한 각 층의 뉴런이 출력하는 신호, 가중 계수(w), 또는 바이어스(b)는 아날로그값이어도 좋고, 디지털값이어도 좋다. 디지털값으로서는 예를 들어 2치(値)로 하여도 좋고, 3치로 하여도 좋다. 더 큰 비트수의 값이어도 좋다. 일례로서, 아날로그값의 경우, 활성화 함수로서, 예를 들어 선형 램프 함수, 시그모이드 함수 등을 사용하면 좋다. 디지털값의 2치인 경우, 예를 들어 출력을 -1 또는 1, 혹은 0 또는 1로 하는 계단 함수를 사용하면 좋다. 또한 각 층의 뉴런이 출력하는 신호는 3치 이상으로 하여도 좋고, 예를 들어 3치를 출력하는 활성화 함수로서는 3치 이상, 예를 들어 출력이 -1, 0, 또는 1인 계단 함수, 혹은 0, 1, 또는 2인 계단 함수 등을 사용하면 좋다. 또한 예를 들어 5치를 출력하는 활성화 함수로서는 출력이 -2, -1, 0, 1, 또는 2인 계단 함수 등을 사용하여도 좋다. 각 층의 뉴런이 출력하는 신호, 가중 계수(w), 및 바이어스(b) 중 적어도 하나에 디지털값을 사용함으로써 회로 규모를 작게 하는 것, 소비 전력을 저감하는 것, 또는 연산 속도를 빠르게 하는 것 등이 가능하게 된다. 또한 각 층의 뉴런이 출력하는 신호, 가중 계수(w), 및 바이어스(b) 중 적어도 하나에 아날로그값을 사용함으로써, 연산의 정밀도를 향상시킬 수 있다.
신경망(100)은 제 1 층(입력층)에 입력 신호가 입력됨으로써, 제 1 층(입력층)부터 마지막 층(출력층)까지의 각 층에서 순차적으로, 앞의 층으로부터 입력된 신호에 기초하여 식(1.1), 식(1.2)(또는 식(1.3)), 식(1.4)을 사용하여 출력 신호를 생성하고, 이 출력 신호를 다음의 층에 출력하는 동작을 수행한다. 마지막 층(출력층)으로부터 출력된 신호가 신경망(100)에 의하여 계산된 결과에 상당한다.
<연산 회로의 구성예>
여기서는, 상술한 신경망(100)에서 식(1.2)(또는 식(1.3)) 및 식(1.4)의 연산을 수행할 수 있는 연산 회로의 예에 대하여 설명한다. 또한 이 연산 회로에서, 일례로서 신경망(100)의 시냅스 회로의 가중 계수를 2치("-1", "+1"의 조합, 또는 "0", "+1"의 조합 등), 3치("-1", "0", "1"의 조합 등), 또는 4치 이상의 다치(多値)(5치의 경우, "-2", "-1", "0", "1", "2"의 조합 등)으로 하고, 뉴런의 활성화 함수를 2치("-1", "+1"의 조합, 또는 "0", "+1"의 조합 등), 3치("-1", "0", "1"의 조합 등), 4치 이상의 다치(4치의 경우, "0", "1", "2", "3"의 조합 등)을 출력하는 함수로 한다. 또한 본 명세서 등에서 가중 계수와, 앞의 층의 뉴런으로부터 다음의 층의 뉴런에 입력되는 신호의 값(연산값이라고 부르는 경우가 있음)에 대하여 그 중 어느 한쪽을 제 1 데이터라고 부르고, 다른 쪽을 제 2 데이터라고 부르는 경우가 있다. 또한 신경망(100)의 시냅스 회로의 가중 계수 및 연산값은 디지털값에 한정되지 않고, 적어도 한쪽에 아날로그값을 사용할 수도 있다.
도 2에 나타낸 연산 회로(110)는, 일례로서 어레이부(ALP)와, 회로(ILD)와, 회로(WLD)와, 회로(XLD)와, 회로(AFP)를 가지는, 반도체 장치이다. 연산 회로(110)는 도 1의 (A), (B)에서의 제 k 층의 뉴런(N1 (k)) 내지 뉴런(Nn (k))에 입력되는 신호(z1 (k-1) 내지 zm (k-1))를 처리하여, 뉴런(N1 (k)) 내지 뉴런(Nn (k)) 각각으로부터 출력되는 신호(z1 (k) 내지 zn (k))를 생성하는 회로이다.
또한 연산 회로(110) 전체 또는 그 일부를 신경망, AI 등 외의 용도로 사용하여도 좋다. 예를 들어 그래픽용 계산(화상의 특징 추출을 하기 위한 합성곱 처리 등), 과학 계산 등에서 적화 연산 처리, 행렬 연산 처리 등을 수행하는 경우에, 연산 회로(110) 전체 또는 그 일부를 사용하여 처리를 수행하여도 좋다. 즉 AI용 계산뿐만 아니라, 일반적인 계산을 위하여 연산 회로(110) 전체 또는 그 일부를 사용하여도 좋다.
회로(ILD)는 일례로서, 배선(IL[1]) 내지 배선(IL[n])과, 배선(ILB[1]) 내지 배선(ILB[n])에 전기적으로 접속된다. 회로(WLD)는 일례로서, 배선(WLS[1]) 내지 배선(WLS[m])에 전기적으로 접속된다. 회로(XLD)는 일례로서, 배선(XLS[1]) 내지 배선(XLS[m])에 전기적으로 접속된다. 회로(AFP)는 일례로서, 배선(OL[1]) 내지 배선(OL[n])과, 배선(OLB[1]) 내지 배선(OLB[n])에 전기적으로 접속된다.
<<어레이부(ALP)>>
어레이부(ALP)는 일례로서 m×n개의 회로(MP)를 가진다. 회로(MP)는 일례로서 어레이부(ALP) 내에서 m행 n열의 매트릭스상으로 배치된다. 또한 도 2에서는 i행 j열(여기서 i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)에 위치하는 회로(MP)를 회로(MP[i, j])라고 표기한다. 다만 도 2에는 회로(MP[1, 1]), 회로(MP[m, 1]), 회로(MP[i, j]), 회로(MP[1, n]), 회로(MP[m, n])만 도시하고, 그 외의 회로(MP)에 대해서는 도시를 생략하였다.
회로(MP[i, j])는 일례로서, 배선(IL[j])과, 배선(ILB[j])과, 배선(WLS[i])과, 배선(XLS[i])과, 배선(OL[j])과, 배선(OLB[j])에 전기적으로 접속된다.
회로(MP[i, j])는 일례로서, 뉴런(Ni (k-1))과 뉴런(Nj (k)) 사이의 가중 계수(제 1 데이터 및 제 2 데이터 중 한쪽이라고 부르는 경우가 있음. 여기서는 제 1 데이터라고 부름)를 유지하는 기능을 가진다. 구체적으로는 회로(MP[i, j])는 배선(IL[j]) 및 배선(ILB[j])으로부터 입력되는 제 1 데이터(가중 계수)에 따른 정보(예를 들어 전위, 저항값, 전류값 등)를 유지한다. 또한 회로(MP[i, j])는 뉴런(Ni (k-1))으로부터 출력되는 신호(zi (k-1))(제 1 데이터 및 제 2 데이터 중 다른 쪽이라고 부르는 경우가 있음. 여기서는 제 2 데이터라고 부름)와 제 1 데이터의 곱을 출력하는 기능을 가진다. 구체적인 예로서, 회로(MP[i, j])는 배선(XLS[i])으로부터 제 2 데이터(zi (k-1))가 입력됨으로써 제 1 데이터와 제 2 데이터의 곱에 따른 정보(예를 들어 전류, 전압 등), 또는 제 1 데이터와 제 2 데이터의 곱에 관련한 정보(예를 들어 전류, 전압 등)를 배선(OL[j]) 및 배선(OLB[j])에 출력한다. 또한 배선(IL[j]) 및 배선(ILB[j])이 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 배선(IL[j]) 및 배선(ILB[j]) 중 어느 한쪽만이 배치되어도 좋다.
<<회로(ILD)>>
회로(ILD)는 일례로서, 배선(IL[1]) 내지 배선(IL[n])과, 배선(ILB[1]) 내지 배선(ILB[n])을 통하여 회로(MP[1, 1]) 내지 회로(MP[m, n]) 각각에 대하여 가중 계수인 제 1 데이터(w1 (k-1) 1 (k) 내지 wm (k-1) n (k))에 대응하는 정보(예를 들어 전위, 저항값, 전류값 등)를 입력하는 기능을 가진다. 구체적인 예로서는 회로(ILD)가 회로(MP[i, j])에 대하여 가중 계수인 제 1 데이터(wi (k-1) j (k))에 대응하는 정보(예를 들어 전위, 저항값, 또는 전류값 등)를 배선(IL[j]), 배선(ILB[j])을 통하여 공급한다.
<<회로(XLD)>>
회로(XLD)는 일례로서, 배선(XLS[1]) 내지 배선(XLS[m])을 통하여 회로(MP[1, 1]) 내지 회로(MP[m, n]) 각각에 대하여 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))으로부터 출력된 연산값에 상당하는 제 2 데이터(z1 (k-1) 내지 zm (k-1))를 공급하는 기능을 가진다. 구체적으로, 회로(XLD)는 회로(MP[i, 1]) 내지 회로(MP[i, n])에 대하여 뉴런(Ni (k-1))으로부터 출력된 제 2 데이터(zi (k-1))에 대응하는 정보(예를 들어 전위, 전류값 등)를 배선(XLS[i])을 통하여 공급한다. 또한 배선(XLS[i])이 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 도 2의 연산 회로(110)에 있어서, 배선(XLS[i])을 복수의 배선으로 하여도 좋다. 구체적인 예로서, 도 3에는 연산 회로(110)의 회로(MP[i, j])에 전기적으로 접속된 배선(XLS[i])을 배선(X1L), 배선(X2L)의 두 배선으로 변경한 구성을 가지는 연산 회로(120)를 나타내었다. 또한 배선(XLS[i])이 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 배선(XLS[i]) 외에, 예를 들어 배선(XLS[i])에 입력되는 신호의 반전 신호를 송신하는 배선이 별도로 배치되어도 좋다.
<<회로(WLD)>>
회로(WLD)는 일례로서, 회로(ILD)로부터 입력되는 제 1 데이터에 따른 정보(예를 들어 전위, 저항값, 전류값 등)의 기록 대상인 회로(MP)를 선택하는 기능을 가진다. 예를 들어 어레이부(ALP)의 i행째에 위치하는 회로(MP[i, 1]) 내지 회로(MP[i, n])에 정보(예를 들어 전위, 저항값, 전류값 등)를 기록하는 경우, 회로(WLD)는 예를 들어 회로(MP[i, 1]) 내지 회로(MP[i, n])에 포함되는 기록용 스위칭 소자를 온 상태 또는 오프 상태로 하기 위한 신호를 배선(WLS[i])에 공급하고, i행째 외의 회로(MP)에 포함되는 기록용 스위칭 소자를 오프 상태로 하는 전위를 배선(WLS)에 공급하면 좋다. 또한 배선(WLS[i])이 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 배선(WLS[i]) 외에, 예를 들어 배선(WLS[i])에 입력되는 신호의 반전 신호를 송신하는 배선이 별도로 배치되어도 좋다.
또한 도 2의 연산 회로(110)에서는 배선(WLS[i])이 배치되는 구성예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 배선(WLS[i])을 복수의 배선으로 변경하여도 좋다. 또한 예를 들어 도 3의 연산 회로(120)의 배선(X1L[i])을, 회로(MP[i, 1]) 내지 회로(MP[i, n])에 정보를 기록하기 위한 선택 신호선으로서 겸용하여도 좋다. 구체적으로는 도 4에 나타낸 연산 회로(130)와 같이, 연산 회로(120)의 배선(X1L[i])을 배선(WX1L[i])으로 하고, 배선(WX1L)이 회로(WLD)와 회로(XLD)에 전기적으로 접속되어도 좋다. 또한 배선(WX1L[i])에, 회로(MP[i, 1]) 내지 회로(MP[i, n])에 포함되는 기록용 스위칭 소자를 온 상태 또는 오프 상태로 하기 위한 신호를 회로(WLD)로부터 공급하는 경우, 회로(XLD)는 회로(XLD)와 배선(WX1L) 사이를 비도통 상태로 하는 기능을 가지는 것이 바람직하다. 또한 배선(WX1L[i])을 통하여, 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))으로부터 출력된 연산값에 상당하는 제 2 데이터(z1 (k-1) 내지 zm (k-1))의 신호를 회로(XLD)로부터 회로(MP[i, 1]) 내지 회로(MP[i, n])에 공급하는 경우, 회로(WLD)는 회로(WLD)와 배선(WX1L) 사이를 비도통 상태로 하는 기능을 가지는 것이 바람직하다.
<<회로(AFP)>>
회로(AFP)는 일례로서, 회로(ACTF[1]) 내지 회로(ACTF[n])를 가진다. 회로(ACTF[j])는 일례로서, 배선(OL[j])과 배선(OLB[j]) 각각에 전기적으로 접속된다. 회로(ACTF[j])는 일례로서, 배선(OL[j])과 배선(OLB[j])으로부터 입력되는 각 정보(예를 들어 전위, 전류값 등)에 따른 신호를 생성한다. 일례로서, 배선(OL[j])과 배선(OLB[j])으로부터 입력되는 각 정보(예를 들어 전위, 전류값 등)를 비교하여, 그 비교 결과에 따른 신호를 생성한다. 상기 신호는 뉴런(Nj (k))으로부터 출력되는 신호(zj (k))에 상당한다. 즉 회로(ACTF[1]) 내지 회로(ACTF[n])는 일례로서, 상술한 신경망의 활성화 함수의 연산을 수행하는 회로로서 기능한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 회로(ACTF[1]) 내지 회로(ACTF[n])는 아날로그 신호를 디지털 신호로 변환하는 기능을 가져도 좋다. 또는 예를 들어 회로(ACTF[1]) 내지 회로(ACTF[n])는 아날로그 신호를 증폭하여 출력하는 기능, 즉 출력 임피던스를 변환하는 기능을 가져도 좋다. 또는 예를 들어, 회로(ACTF[1]) 내지 회로(ACTF[n])는 전류 또는 전하를 전압으로 변환하는 기능을 가져도 좋다. 또는 예를 들어, 회로(ACTF[j])는 배선(OL[j]) 및 배선(OLB[j])의 전위를 초기화하는 기능을 가져도 좋다.
또한 도 2 내지 도 4의 각각에 나타낸 연산 회로(110), 연산 회로(120), 연산 회로(130)에서는 회로(ACTF)가 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 회로(AFP)에는 회로(ACTF)가 배치되지 않아도 된다.
다음으로 회로(ACTF[1]) 내지 회로(ACTF[n])에 대하여 설명한다. 회로(ACTF[1]) 내지 회로(ACTF[n])는 일례로서, 도 5의 (A)에 나타낸 회로 구성으로 할 수 있다. 도 5의 (A)는 일례로서, 배선(OL[j]), 배선(OLB[j])으로부터 입력된 전류에 따라 신호(zj (k))를 생성하는 회로를 나타낸 것이다. 구체적으로, 도 5의 (A)에는 2치로 나타내어지는 출력 신호(zj (k))를 출력하는 활성화 함수의 연산 회로의 일례를 나타내었다.
도 5의 (A)에서, 회로(ACTF[j])는 일례로서 저항 소자(RE), 저항 소자(REB), 콤퍼레이터(CMP)를 가진다. 저항 소자(RE), 저항 소자(REB)는 전류를 전압으로 변환하는 기능을 가진다. 따라서 전류를 전압으로 변환하는 기능을 가지는 소자 또는 회로이면 저항 소자에 한정되지 않는다. 배선(OL[j])은 저항 소자(RE)의 제 1 단자와 콤퍼레이터(CMP)의 제 1 입력 단자에 전기적으로 접속되고, 배선(OLB[j])은 저항 소자(REB)의 제 1 단자와 콤퍼레이터(CMP)의 제 2 입력 단자에 전기적으로 접속된다. 또한 저항 소자(RE)의 제 2 단자는 배선(VAL)에 전기적으로 접속되고, 저항 소자(REB)의 제 2 단자는 배선(VAL)에 전기적으로 접속된다. 또한 저항 소자(RE)의 제 2 단자와 저항 소자(REB)의 제 2 단자는 동일한 배선에 접속되어도 좋다. 또는 전위가 같은 다른 배선에 접속되어도 좋다.
저항 소자(RE), 저항 소자(REB) 각각의 저항값은 서로 같은 것이 바람직하다. 예를 들어 저항 소자(RE), 저항 소자(REB) 각각의 저항값의 차이는 바람직하게는 저항 소자(RE)의 저항값의 10% 이내이고, 더 바람직하게는 5% 이내이다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 저항 소자(RE), 저항 소자(REB) 각각의 저항값은 서로 다른 값으로 하여도 좋다.
배선(VAL)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 상기 정전압으로서는 예를 들어 고레벨 전위인 VDD, 저레벨 전위인 VSS, 접지 전위(GND) 등으로 할 수 있다. 또한 상기 정전압은 회로(MP)의 구성에 따라 적절히 설정하는 것이 바람직하다. 또한 예를 들어 배선(VAL)에는 정전압이 아니라 펄스 신호가 공급되어도 좋다.
저항 소자(RE)의 제 1 단자와 제 2 단자 사이의 전압은 배선(OL[j])으로부터 흐르는 전류에 따라 결정된다. 그러므로 콤퍼레이터(CMP)의 제 1 입력 단자에는 저항 소자(RE)의 저항값과 상기 전류에 따른 전압이 입력된다. 마찬가지로, 저항 소자(REB)의 제 1 단자와 제 2 단자 사이의 전압은 배선(OLB[j])으로부터 흐르는 전류에 따라 결정된다. 그러므로 콤퍼레이터(CMP)의 제 2 입력 단자에는 저항 소자(REB)의 저항값과 상기 전류에 따른 전압이 입력된다.
콤퍼레이터(CMP)는 일례로서, 제 1 입력 단자, 제 2 입력 단자 각각에 입력된 전압을 비교하여, 그 비교 결과에 따라 콤퍼레이터(CMP)의 출력 단자로부터 신호를 출력하는 기능을 가진다. 예를 들어 콤퍼레이터(CMP)는 제 1 입력 단자에 입력된 전압보다 제 2 입력 단자에 입력된 전압이 높은 경우에 고레벨 전위를 콤퍼레이터(CMP)의 출력 단자로부터 출력하고, 제 2 입력 단자에 입력된 전압보다 제 1 입력 단자에 입력된 전압이 높은 경우에 저레벨 전위를 콤퍼레이터(CMP)의 출력 단자로부터 출력할 수 있다. 즉 콤퍼레이터(CMP)의 출력 단자로부터 출력되는 전위는 고레벨 전위와 저레벨 전위의 두 가지이므로, 회로(ACTF[j])가 출력하는 출력 신호(zj (k))는 2치로 할 수 있다. 예를 들어 콤퍼레이터(CMP)의 출력 단자로부터 출력되는 고레벨 전위, 저레벨 전위 각각은 출력 신호(zj (k))로서 "+1", "-1"과 대응할 수 있다. 또한 경우에 따라서는, 콤퍼레이터(CMP)의 출력 단자로부터 출력되는 고레벨 전위, 저레벨 전위 각각은 출력 신호(zj (k))로서 "+1", "0"과 대응하여도 좋다.
또한 도 5의 (A)의 회로(ACTF[j])에서는, 저항 소자(RE), 저항 소자(REB)를 사용하였지만, 전류를 전압으로 변환하는 기능을 가지는 소자 또는 회로이면 저항 소자에 한정되지 않는다. 그러므로 도 5의 (A)의 회로(ACTF[j])의 저항 소자(RE), 저항 소자(REB)는 다른 회로 소자로 변경할 수 있다. 예를 들어 도 5의 (B)에 나타낸 회로(ACTF[j])는 도 5의 (A)의 회로(ACTF[j])에 포함되는 저항 소자(RE), 저항 소자(REB)를 용량 소자(CE), 용량 소자(CEB)로 변경한 회로이고, 도 5의 (A)의 회로(ACTF[j])와 거의 같은 동작을 수행할 수 있다. 또한 용량 소자(CE), 용량 소자(CEB) 각각의 정전 용량의값은 서로 같은 것이 바람직하다. 예를 들어 용량 소자(CE), 용량 소자(CEB) 각각의 정전 용량의 값의 차이는 바람직하게는 용량 소자(CE)의 정전 용량의 값의 10% 이내이고, 더 바람직하게는 5% 이내이다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 또한 용량 소자(CE), 용량 소자(CEB)에 축적된 전하를 초기화하는 회로가 제공되어도 좋다. 예를 들어 용량 소자(CE)와 병렬로 스위치가 제공되어도 좋다. 즉 스위치의 제 2 단자가 배선(VAL)과 접속되고, 스위치의 제 1 단자가 용량 소자(CE)의 제 1 단자, 배선(OL[j]), 및 콤퍼레이터(CMP)의 제 1 입력 단자와 접속되어도 좋다. 또는 스위치의 제 2 단자가 배선(VAL)과 상이한 배선에 접속되고, 스위치의 제 1 단자가 용량 소자(CE)의 제 1 단자, 배선(OL[j]), 및 콤퍼레이터(CMP)의 제 1 입력 단자와 접속되어도 좋다. 또한 도 5의 (C)에 나타낸 회로(ACTF[j])는 도 5의 (A)의 회로(ACTF[j])에 포함되는 저항 소자(RE), 저항 소자(REB)를 다이오드 소자(DE), 다이오드 소자(DEB)로 변경한 회로이고, 도 5의 (A)의 회로(ACTF[j])와 거의 같은 동작을 수행할 수 있다. 다이오드 소자(DE), 다이오드 소자(DEB)의 방향(애노드와 캐소드의 접속 부분)은 배선(VAL)의 전위의 크기에 따라 적절히 변경하는 것이 바람직하다.
또한 도 5의 (A) 내지 (C)의 회로(ACTF[j])에 포함되는 콤퍼레이터(CMP)는 일례로서, 연산 증폭기(OP)로 변경할 수 있다. 도 5의 (D)에 나타낸 회로(ACTF[j])는 도 5의 (A)의 회로(ACTF[j])의 콤퍼레이터(CMP)를 연산 증폭기(OP)로 변경한 회로도를 나타낸 것이다.
또한 도 5의 (B)의 회로(ACTF[j])에 스위치(S01a), 스위치(S01b)를 제공하여도 좋다. 이로써 회로(ACTF[j])는 용량 소자(CE), 용량 소자(CEB) 각각에 배선(OL[j]), 배선(OLB[j])으로부터 입력된 전류에 따른 전위를 유지할 수 있다. 그 구체적인 회로의 일례로서, 도 5의 (E)에 나타낸 바와 같이, 스위치(S01a)의 제 1 단자에 배선(OL[j])이 전기적으로 접속되고, 스위치(S01a)의 제 2 단자에 용량 소자(CE)의 제 1 단자와 콤퍼레이터(CMP)의 제 1 입력 단자가 전기적으로 접속되고, 스위치(S01b)의 제 1 단자에 배선(OLB[j])이 전기적으로 접속되고, 스위치(S01b)의 제 2 단자에 용량 소자(CEB)의 제 1 단자와 콤퍼레이터(CMP)의 제 2 입력 단자가 전기적으로 접속된 구성으로 하면 좋다. 도 5의 (E)의 회로(ACTF[j])에서, 콤퍼레이터(CMP)의 제 1 입력 단자, 제 2 입력 단자 각각에 대한 배선(OL[j]), 배선(OLB[j])의 전위의 입력은, 스위치(S01a), 스위치(S01b) 각각을 온 상태로 함으로써 수행할 수 있다. 또한 그 후, 스위치(S01a), 스위치(S01b) 각각을 오프 상태로 함으로써, 콤퍼레이터(CMP)의 제 1 입력 단자, 제 2 입력 단자 각각에 입력된 전위를 용량 소자(CE), 용량 소자(CEB)에 유지할 수 있다. 또한 스위치(S01a), 스위치(S01b)로서는 예를 들어 아날로그 스위치, 트랜지스터 등의 전기적 스위치를 적용할 수 있다. 또한 스위치(S01a), 스위치(S01b)로서는 예를 들어 기계적 스위치를 적용하여도 좋다. 또한 스위치(S01a), 스위치(S01b)에 트랜지스터를 적용하는 경우, 상기 트랜지스터는 OS 트랜지스터, 또는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하 Si 트랜지스터라고 부름)로 할 수 있다. 또는 스위치(S01a), 스위치(S01b) 각각을 온 상태로 하는 기간을 제어함으로써, 용량 소자(CE), 용량 소자(CEB)의 전압값을 제어할 수 있다. 예를 들어 용량 소자(CE), 용량 소자(CEB)를 흐르는 전류값이 큰 경우, 스위치(S01a), 스위치(S01b) 각각을 온 상태로 하는 기간을 짧게 함으로써, 용량 소자(CE), 용량 소자(CEB)의 전압값이 지나치게 커지는 것을 방지할 수 있다.
또한 도 5의 (A) 내지 (C), (E)의 회로(ACTF[j])에 포함되는 콤퍼레이터(CMP)는, 예를 들어 초퍼형 콤퍼레이터로 할 수 있다. 도 5의 (F)에 나타낸 콤퍼레이터(CMP)는 초퍼형 콤퍼레이터이고, 콤퍼레이터(CMP)는 스위치(S02a), 스위치(S02b), 스위치(S03)와, 용량 소자(CC)와, 인버터 회로(INV3)를 가진다. 또한 스위치(S02a), 스위치(S02b), 스위치(S03)는 상술한 스위치(S01a), 스위치(S01b)와 마찬가지로 기계적 스위치, OS 트랜지스터, Si 트랜지스터 등의 트랜지스터로 할 수 있다.
스위치(S02a)의 제 1 단자는 단자(VinT)에 전기적으로 접속되고, 스위치(S02b)의 제 1 단자는 단자(VrefT)에 전기적으로 접속되고, 스위치(S02a)의 제 2 단자는 스위치(S02b)의 제 2 단자와, 용량 소자(CC)의 제 1 단자에 전기적으로 접속된다. 용량 소자(CC)의 제 2 단자는 인버터 회로(INV3)의 입력 단자와, 스위치(S03)의 제 1 단자에 전기적으로 접속된다. 단자(VoutT)는 인버터 회로(INV3)의 출력 단자와, 스위치(S03)의 제 2 단자에 전기적으로 접속된다.
단자(VinT)는 콤퍼레이터(CMP)에 입력 전위를 입력하기 위한 단자로서 기능하고, 단자(VrefT)는 콤퍼레이터(CMP)에 참조 전위를 입력하기 위한 단자로서 기능하고, 단자(VoutT)는 콤퍼레이터(CMP)로부터 출력 전위를 출력하기 위한 단자로서 기능한다. 또한 단자(VinT)는 도 5의 (A) 내지 (C), (E)의 콤퍼레이터(CMP)의 제 1 단자 및 제 2 단자 중 한쪽에 대응하고, 단자(VrefT)는 도 5의 (A) 내지 (C), (E)의 콤퍼레이터(CMP)의 제 1 단자 및 제 2 단자 중 다른 쪽에 대응할 수 있다.
도 5의 (A) 내지 (E)의 회로(ACTF[j])는 2치로 나타내어지는 출력 신호(zj (k))를 출력하는 활성화 함수의 연산 회로이지만, 회로(ACTF[j])는 출력 신호(zj (k))를 3치 이상, 또는 아날로그값으로서 출력하는 구성으로 하여도 좋다.
도 6의 (A) 내지 (F)는, 배선(OL[j]), 배선(OLB[j])으로부터 입력된 전류에 따라 신호(zj (k))를 생성하는 회로이고, 3치로 나타내어지는 출력 신호(zj (k))를 출력하는 활성화 함수의 연산 회로의 일례를 나타낸 것이다.
도 6의 (A)에 나타낸 회로(ACTF[j])는 저항 소자(RE), 저항 소자(REB), 콤퍼레이터(CMPa), 콤퍼레이터(CMPb)를 가진다. 배선(OL[j])은 저항 소자(RE)의 제 1 단자와 콤퍼레이터(CMPa)의 제 1 입력 단자에 전기적으로 접속되고, 배선(OLB[j])은 저항 소자(REB)의 제 1 단자와 콤퍼레이터(CMPb)의 제 1 입력 단자에 전기적으로 접속된다. 또한 콤퍼레이터(CMPa)의 제 2 입력 단자와 콤퍼레이터(CMPb)의 제 2 입력 단자는 배선(VrefL)에 전기적으로 접속된다. 또한 저항 소자(RE)의 제 2 단자는 배선(VAL)에 전기적으로 접속되고, 저항 소자(REB)의 제 2 단자는 배선(VAL)에 전기적으로 접속된다.
배선(VrefL)은 정전압(Vref)을 인가하는 전압선으로서 기능하고, Vref는 예를 들어 GND 이상 VDD 이하인 것이 바람직하다. 또한 상황에 따라 Vref는 GND 미만의 전위, 또는 VDD보다 높은 전위로 하여도 좋다. Vref는 콤퍼레이터(CMPa), 콤퍼레이터(CMPb)에서의 참조 전위(비교용 전위)로서 취급된다.
저항 소자(RE)의 제 1 단자와 제 2 단자 사이의 전압은 배선(OL[j])으로부터 흐르는 전류에 따라 결정된다. 그러므로 콤퍼레이터(CMPa)의 제 1 입력 단자에는 저항 소자(RE)의 저항값과 상기 전류에 따른 전압이 입력된다. 마찬가지로, 저항 소자(REB)의 제 1 단자와 제 2 단자 사이의 전압은 배선(OLB[j])으로부터 흐르는 전류에 따라 결정된다. 그러므로 콤퍼레이터(CMPb)의 제 1 입력 단자에는 저항 소자(REB)의 저항값과 상기 전류에 따른 전압이 입력된다.
콤퍼레이터(CMPa)는 제 1 입력 단자, 제 2 입력 단자 각각에 입력된 전압을 비교하여, 그 비교 결과에 따라 콤퍼레이터(CMPa)의 출력 단자로부터 신호를 출력한다. 예를 들어 콤퍼레이터(CMPa)는 제 1 입력 단자에 입력된 전압보다 제 2 입력 단자에 입력된 전압(Vref)이 높은 경우에 고레벨 전위를 콤퍼레이터(CMPa)의 출력 단자로부터 출력하고, 제 2 입력 단자에 입력된 전압(Vref)보다 제 1 입력 단자에 입력된 전압이 높은 경우에 저레벨 전위를 콤퍼레이터(CMPa)의 출력 단자로부터 출력할 수 있다.
콤퍼레이터(CMPb)는 콤퍼레이터(CMPa)와 마찬가지로, 제 1 입력 단자, 제 2 입력 단자 각각에 입력된 전압을 비교하여, 그 비교 결과에 따라 콤퍼레이터(CMPb)의 출력 단자로부터 신호를 출력한다. 예를 들어 콤퍼레이터(CMPb)는 제 1 입력 단자에 입력된 전압보다 제 2 입력 단자에 입력된 전압(Vref)이 높은 경우에 고레벨 전위를 콤퍼레이터(CMPb)의 출력 단자로부터 출력하고, 제 2 입력 단자에 입력된 전압(Vref)보다 제 1 입력 단자에 입력된 전압이 높은 경우에 저레벨 전위를 콤퍼레이터(CMPb)의 출력 단자로부터 출력할 수 있다.
이때 콤퍼레이터(CMPa), 콤퍼레이터(CMPb) 각각의 출력 단자로부터 출력된 전위는 예를 들어 3치의 출력 신호(zj (k))로서 나타낼 수 있다. 예를 들어 콤퍼레이터(CMPa)의 출력 단자로부터 고레벨 전위가 출력되고 콤퍼레이터(CMPb)의 출력 단자로부터 저레벨 전위가 출력된 경우, 출력 신호(zj (k))를 "+1"로 하고, 콤퍼레이터(CMPa)의 출력 단자로부터 저레벨 전위가 출력되고 콤퍼레이터(CMPb)의 출력 단자로부터 고레벨 전위가 출력된 경우, 출력 신호(zj (k))를 "-1"로 하고, 콤퍼레이터(CMPa)의 출력 단자로부터 저레벨 전위가 출력되고 콤퍼레이터(CMPb)의 출력 단자로부터 저레벨 전위가 출력된 경우, 출력 신호(zj (k))를 "0"으로 할 수 있다.
또한 회로(ACTF[j])는 도 6의 (A)에 나타낸 회로 구성에 한정되지 않고, 상황에 따라 변경할 수 있다. 예를 들어 도 6의 (A)의 회로(ACTF[j])에서, 콤퍼레이터(CMPa), 콤퍼레이터(CMPb)의 2개의 출력 결과를 하나의 신호로서 통합하고자 하는 경우, 회로(ACTF[j])에 변환 회로(TRF)를 제공하면 좋다. 도 6의 (B)의 회로(ACTF[j])는 도 6의 (A)의 회로(ACTF[j])에 변환 회로(TRF)를 제공한 구성예이고, 콤퍼레이터(CMPa), 콤퍼레이터(CMPb) 각각의 출력 단자는 변환 회로(TRF)의 입력 단자에 전기적으로 접속된다. 변환 회로(TRF)의 구체적인 예로서, 디지털 아날로그 변환 회로(이 경우, 신호(zj (k))는 아날로그값임) 등으로 할 수 있다.
또한 예를 들어 도 6의 (A)에서, 콤퍼레이터(CMPa), 콤퍼레이터(CMPb) 각각의 제 2 입력 단자에 전기적으로 접속되는 배선(VrefL)을 배선(Vref1L), 배선(Vref2L)이라는 별개의 배선으로 변경하여도 좋다. 도 6의 (C)의 회로(ACTF[j])는, 도 6의 (A)의 회로(ACTF[j])에 포함되는 콤퍼레이터(CMPa)의 제 2 입력 단자가 배선(VrefL)이 아니라 배선(Vref1L)과 전기적으로 접속되고, 콤퍼레이터(CMPb)의 제 2 입력 단자가 배선(VrefL)이 아니라 배선(Vref2L)과 전기적으로 접속된 구성을 가진다. 배선(Vref1L)과 배선(Vref2L)에 입력되는 전위를 서로 다른 값으로 함으로써, 콤퍼레이터(CMPa)와 콤퍼레이터(CMPb)에서의 참조 전위를 따로따로 설정할 수 있다.
또한 예를 들어 도 6의 (A) 내지 (C)의 회로(ACTF[j])와 다른 구성으로서, 증폭 회로 또는 임피던스 변환 회로 등을 사용하여도 좋다. 예를 들어 도 6의 (D)에 나타낸 회로(ACTF[j])를 도 2의 연산 회로(110)의 회로(AFP)에 적용할 수 있다. 도 6의 (D)의 회로(ACTF[j])는 저항 소자(RE), 저항 소자(REB), 연산 증폭기(OPa), 연산 증폭기(OPb)를 가지고, 증폭 회로로서 기능한다.
배선(OL[j])은 저항 소자(RE)의 제 1 단자와 연산 증폭기(OPa)의 비반전 입력 단자에 전기적으로 접속되고, 배선(OLB[j])은 저항 소자(REB)의 제 1 단자와 연산 증폭기(OPb)의 비반전 입력 단자에 전기적으로 접속된다. 또한 연산 증폭기(OPa)의 반전 입력 단자는 연산 증폭기(OPa)의 출력 단자에 전기적으로 접속되고, 연산 증폭기(OPb)의 반전 입력 단자는 연산 증폭기(OPb)의 출력 단자에 전기적으로 접속된다. 또한 저항 소자(RE)의 제 2 단자는 배선(VAL)에 전기적으로 접속되고, 저항 소자(REB)의 제 2 단자는 배선(VAL)에 전기적으로 접속된다.
즉 도 6의 (D)의 회로(ACTF[j])에 포함되는 연산 증폭기(OPa), 연산 증폭기(OPb)는 전압 폴로어의 접속 구성이다. 이에 의하여, 연산 증폭기(OPa)의 출력 단자로부터 출력되는 전위는 연산 증폭기(OPa)의 비반전 입력 단자에 입력된 전위와 거의 같게 되고, 연산 증폭기(OPb)의 출력 단자로부터 출력되는 전위는 연산 증폭기(OPb)의 비반전 입력 단자에 입력된 전위와 거의 같게 된다. 이 경우 출력 신호(zj (k))는 2개의 아날로그값으로서 회로(ACTF[j])로부터 출력된다. 또한 연산 증폭기(OPa)의 출력 단자와 연산 증폭기(OPb)의 출력 단자를 콤퍼레이터(CMP)의 입력 단자에 각각 접속하여도 좋다. 그리고 콤퍼레이터(CMP)로부터의 출력을 출력 신호(zj (k))로 하여도 좋다.
또한 예를 들어 도 6의 (A) 내지 (D)의 회로(ACTF[j])와 다른 구성으로서, 적분 회로 또는 전류 전압 변환 회로 등을 사용하여도 좋다. 또한 연산 증폭기를 사용하여 적분 회로 또는 전류 전압 변환 회로를 구성하여도 좋다. 일례로서, 도 6의 (E)에 나타낸 회로(ACTF[j])를 도 2의 연산 회로(110)의 회로(AFP)에 적용할 수 있다. 도 6의 (E)의 회로(ACTF[j])는 연산 증폭기(OPa), 연산 증폭기(OPb), 부하 소자(LEa), 부하 소자(LEb)를 가진다.
배선(OL[j])은 연산 증폭기(OPa)의 제 1 입력 단자(예를 들어 반전 입력 단자)와 부하 소자(LEa)의 제 1 단자에 전기적으로 접속되고, 배선(OLB[j])은 연산 증폭기(OPb)의 제 1 입력 단자(예를 들어 반전 입력 단자)와 부하 소자(LEb)의 제 1 단자에 전기적으로 접속된다. 또한 연산 증폭기(OPa)의 제 2 입력 단자(예를 들어 비반전 입력 단자)는 배선(Vref1L)에 전기적으로 접속되고, 연산 증폭기(OPb)의 제 2 입력 단자(예를 들어 비반전 입력 단자)는 배선(Vref2L)에 전기적으로 접속된다. 부하 소자(LEa)의 제 2 단자는 연산 증폭기(OPa)의 출력 단자에 전기적으로 접속되고, 부하 소자(LEb)의 제 2 단자는 연산 증폭기(OPb)의 출력 단자에 전기적으로 접속된다.
또한 여기서 배선(Vref1L), 배선(Vref2L)은 서로 같은 전압 또는 상이한 전압을 공급하는 배선으로서 기능한다. 따라서 배선(Vref1L)과 배선(Vref2L)은 하나의 배선으로서 통합할 수 있는 경우가 있다.
도 6의 (E)의 회로(ACTF[j])에서, 부하 소자(LEa), 부하 소자(LEb)를 예를 들어 저항 소자, 용량 소자로 할 수 있다. 특히 부하 소자(LEa), 부하 소자(LEb)로서 용량 소자를 사용함으로써, 연산 증폭기(OPa)와 부하 소자(LEa), 연산 증폭기(OPb)와 부하 소자(LEb)는 각각 적분 회로로서 기능한다. 즉 배선(OL[j]) 또는 배선(OLB[j])에 흐르는 전류의 양에 따라 각 용량 소자(부하 소자(LEa), 부하 소자(LEb))에 전하가 축적된다. 즉 배선(OL[j]), 배선(OLB[j])으로부터 흐르는 전류는 적분 회로에 의하여 적분된 전류량이 전압으로 변환되고, 신호(zj (k))로서 출력된다. 또한 연산 증폭기(OPa)의 출력 단자와 연산 증폭기(OPb)의 출력 단자를 콤퍼레이터(CMP)의 입력 단자에 각각 접속하여도 좋다. 그리고 콤퍼레이터(CMP)로부터의 출력을 출력 신호(zj (k))로 하여도 좋다. 또한 부하 소자(LEa), 부하 소자(LEb)의 용량 소자에 축적된 전하를 초기화하는 회로가 제공되어도 좋다. 예를 들어 부하 소자(LEa)(용량 소자)와 병렬로 스위치가 제공되어도 좋다. 즉 스위치의 제 2 단자가 연산 증폭기(OPa)의 출력 단자에 접속되고, 스위치의 제 1 단자가 배선(OL[j]) 및 연산 증폭기(OPa)의 제 1 입력 단자(예를 들어 반전 입력 단자)에 접속되어도 좋다.
또한 도 6의 (E)의 회로(ACTF[j])에서, 배선(OL[j]), 배선(OLB[j])으로부터 흐르는 전류를 전압으로 변환하여 출력하고자 하는 경우, 부하 소자(LEa), 부하 소자(LEb)로서는 용량 소자 외에 저항 소자를 사용할 수 있다.
또한 예를 들어, 도 6의 (A) 내지 (E)의 회로(ACTF[j])와 다른 구성으로서, 도 6의 (F)에 나타낸 회로(ACTF[j])를 도 2의 연산 회로(110)의 회로(AFP)에 적용할 수 있다. 도 6의 (F)의 회로(ACTF[j])는 저항 소자(RE), 저항 소자(REB), 아날로그 디지털 변환 회로(ADCa), 아날로그 디지털 변환 회로(ADCb)를 가진다.
배선(OL[j])은 아날로그 디지털 변환 회로(ADCa)의 입력 단자와 저항 소자(RE)의 제 1 단자에 전기적으로 접속되고, 배선(OLB[j])은 아날로그 디지털 변환 회로(ADCb)의 입력 단자와 저항 소자(REB)의 제 1 단자에 전기적으로 접속된다. 저항 소자(RE)의 제 2 단자는 배선(VAL)에 전기적으로 접속되고, 저항 소자(REB)의 제 2 단자는 배선(VAL)에 전기적으로 접속된다.
도 6의 (F)의 회로(ACTF[j])에서, 배선(OL[j]), 배선(OLB[j])으로부터 흐르는 전류에 따라 저항 소자(RE), 저항 소자(REB) 각각의 제 1 단자의 전위가 결정된다. 그리고 회로(ACTF[j])는 아날로그값인 상기 전위를 아날로그 디지털 변환 회로(ADCa), 아날로그 디지털 변환 회로(ADCb)에 의하여 2치 또는 3치 이상(예를 들어 256치 등)의 디지털값으로 변환하고, 신호(zj (k))로서 출력하는 기능을 가진다.
또한 도 6의 (A) 내지 (D), (F)에 나타낸 저항 소자(RE), 저항 소자(REB)는 도 5의 (B), (C)와 마찬가지로, 용량 소자(CE), 용량 소자(CEB), 또는 다이오드 소자(DE), 다이오드 소자(DEB)로 변경할 수 있다. 특히 도 6의 (A) 내지 (D), (F)에 나타낸 저항 소자(RE), 저항 소자(REB)를 용량 소자(CE), 용량 소자(CEB)로 변경한 경우, 도 5의 (E)와 마찬가지로 스위치(S01a), 스위치(S01b)를 더 제공함으로써, 배선(OL[j]), 배선(OLB[j])으로부터 입력된 전위를 유지할 수 있다.
또한 도 2 내지 도 4의 각각에 나타낸 연산 회로(110), 연산 회로(120), 연산 회로(130)에서는 배선(IL), 배선(ILB), 배선(OL), 배선(OLB)이 배치되는 경우의 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 연산 회로(110), 연산 회로(120), 연산 회로(130)는 각각, 배선(IL)과 배선(OL)을 하나의 배선으로서 통합하고 또한 배선(ILB)과 배선(OLB)을 하나의 배선으로서 통합한 구성으로 하여도 좋다. 도 7에는 그 구체적인 구성을 나타내었다. 도 7에 나타낸 연산 회로(140)는 전환 회로(TW[1]) 내지 전환 회로(TW[n])를 가진다.
전환 회로(TW[1]) 내지 전환 회로(TW[n])는 각각 단자(TSa)와, 단자(TSaB)와, 단자(TSb)와, 단자(TSbB)와, 단자(TSc)와, 단자(TScB)를 가진다.
단자(TSa)는 배선(OL[j])에 전기적으로 접속되고, 단자(TSb)는 회로(ILD)에 전기적으로 접속되고, 단자(TSc)는 회로(ACTF[j])에 전기적으로 접속된다. 단자(TSaB)는 배선(OLB[j])에 전기적으로 접속되고, 단자(TSbB)는 회로(ILD)에 전기적으로 접속되고, 단자(TScB)는 회로(ACTF[j])에 전기적으로 접속된다.
전환 회로(TW[j])는, 단자(TSa)와, 단자(TSb) 및 단자(TSc) 중 한쪽 사이를 도통 상태로 하고, 단자(TSa)와, 단자(TSb) 및 단자(TSc) 중 다른 쪽 사이를 비도통 상태로 하는 기능을 가진다. 또한 전환 회로(TW[j])는, 단자(TSaB)와, 단자(TSbB) 및 단자(TScB) 중 한쪽 사이를 도통 상태로 하고, 단자(TSaB)와, 단자(TSbB) 및 단자(TScB) 중 다른 쪽 사이를 비도통 상태로 하는 기능을 가진다.
즉 회로(MP[1, j]) 내지 회로(MP[m, j]) 중 어느 하나에 가중 계수인 제 1 데이터(w1 (k-1) 1 (k) 내지 wm (k-1) n (k))에 대응하는 정보(예를 들어 전위, 저항값, 전류값 등)를 입력하고자 하는 경우, 전환 회로(TW[j])에서 단자(TSa)와 단자(TSb) 사이를 도통 상태로 하고 또한 단자(TSaB)와 단자(TSbB) 사이를 도통 상태로 함으로써, 회로(ILD)로부터 배선(OL[j]) 또는 배선(OLB[j])을 통하여 회로(MP[1, j]) 내지 회로(MP[m, j]) 중 어느 하나에 제 1 데이터(w1 (k-1) 1 (k) 내지 wm (k-1) n (k))에 대응하는 정보(예를 들어 전위, 저항값, 전류값 등)를 공급할 수 있다.
또한 회로(ACTF[j])가, 회로(MP[1, j]) 내지 회로(MP[m, j])에 의하여 계산된, 가중 계수와 뉴런의 신호의 적화(식(1.2))의 결과를 취득하고자 하는 경우, 전환 회로(TW[j])에서 단자(TSa)와 단자(TSc) 사이를 도통 상태로 하고 또한 단자(TSaB)와 단자(TScB) 사이를 도통 상태로 함으로써, 배선(OL[j]), 배선(OLB[j])으로부터 회로(ACTF[j])에 적화의 결과에 따른 정보(예를 들어 전위, 전류값 등)를 공급할 수 있다. 또한 회로(ACTF[j])에서, 입력된 적화의 결과에서 활성화 함수의 값이 계산되어, 뉴런의 출력 신호로서 신호(zj (k))를 얻을 수 있다.
다음으로 연산 회로(140)에 포함되는 전환 회로(TW[j])와, 회로(ILD)에 대하여 설명한다. 도 8의 (A)에는 연산 회로(140)에 적용할 수 있는 전환 회로(TW[j])와, 회로(ILD)의 구성예를 나타내었다. 또한 도 8의 (A)에서는 전환 회로(TW[j])와 회로(ILD)의 전기적인 접속의 구성을 나타내기 위하여 배선(OL[j])과, 배선(OLB[j])과, 회로(AFP)도 도시하였다.
전환 회로(TW[j])는 일례로서, 스위치(SWI)와, 스위치(SWIB)와, 스위치(SWO)와, 스위치(SWOB)와, 스위치(SWL)와, 스위치(SWLB)와, 스위치(SWH)와, 스위치(SWHB)를 가진다.
회로(ILD)는 일례로서 전류원 회로(ISC)를 가진다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 전류원 회로(ISC) 대신에 전압원 회로를 배치하여도 좋다. 전류원 회로(ISC)는 배선(OL[j]) 및/또는 배선(OLB[j])에 대하여, 회로(MP)에 입력하는 가중 계수(제 1 데이터)에 따른 전류를 흘리는 기능을 가진다. 또한 전류원 회로(ISC)는, 배선(OL[j])을 위한 회로와 배선(OLB[j])을 위한 회로를 다른 회로로 하고 적어도 하나씩 배치하여도 좋다. 또는 도 8의 (A)에 나타낸 바와 같이, 배선(OL[j]) 및 배선(OLB[j])으로 이루어지는 한 쌍의 배선은 적어도 하나의 전류원 회로(ISC)를 가져도 좋다.
또한 전류원 회로(ISC)는 하나 또는 복수의 정전류원을 가지고, 도 8의 (A)에서는 일례로서, 복수의 정전류원으로서 정전류원 회로(ISC1)와, 정전류원 회로(ISC2)와, 정전류원 회로(ISC3)를 가진다. 또한 전류원 회로(ISC)는 일례로서, 복수의 정전류원을 선택하기 위하여 복수의 스위치를 가지고, 도 8의 (A)에서는 복수의 스위치로서 스위치(SWC1)와, 스위치(SWC2)와, 스위치(SWC3)를 가진다. 또한 전류원 회로(ISC)가 하나의 정전류원만을 가지는 경우, 전류원 회로(ISC)는 스위치를 가지지 않아도 된다. 또는 정전류원 회로(ISC1)와, 정전류원 회로(ISC2)와, 정전류원 회로(ISC3)가 각각 전류를 출력할지 여부를 제어하는 기능을 가지는 경우에는 스위치(SWC1)와, 스위치(SWC2)와, 스위치(SWC3)는 제공하지 않아도 된다.
또한 배선(OL[j]), 배선(OLB[j])의 각각에 흘리는 전류는 도 8의 (A)에 나타낸 바와 같이, 같은 전류원 회로(ISC)에서 생성되는 것이 바람직하다. 배선(OL[j]), 배선(OLB[j])의 각각에 흘리는 전류를 다른 전류원 회로에서 생성하는 경우, 트랜지스터의 제작 공정 시 등에 기인하는 상기 트랜지스터의 특성 편차가 발생할 수 있어, 다른 전류원 회로 간에서는 성능에 차이가 날 수 있다. 한편 같은 전류원 회로를 사용하는 경우에는 배선(OL[j])과 배선(OLB[j])에 같은 크기의 전류를 공급할 수 있어, 연산의 정밀도를 향상시킬 수 있다.
또한 도 8의 (A)에서 설명하는 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB), 스위치(SWC1), 스위치(SWC2), 스위치(SWC3)로서는 예를 들어, 스위치(S01a) 및 스위치(S01b)와 마찬가지로, 아날로그 스위치, 트랜지스터 등의 전기적 스위치, 기계적 스위치 등을 적용할 수 있다.
전환 회로(TW[j])의 일례에 있어서, 단자(TSa)는 스위치(SWI)의 제 1 단자와, 스위치(SWO)의 제 1 단자와, 스위치(SWL)의 제 1 단자와, 스위치(SWH)의 제 1 단자에 전기적으로 접속된다. 단자(TSaB)는 스위치(SWIB)의 제 1 단자와, 스위치(SWOB)의 제 1 단자와, 스위치(SWLB)의 제 1 단자와, 스위치(SWHB)의 제 1 단자에 전기적으로 접속된다. 스위치(SWI)의 제 2 단자는 단자(TSb1)에 전기적으로 접속된다. 스위치(SWIB)의 제 2 단자는 단자(TSbB1)에 전기적으로 접속된다. 스위치(SWO)의 제 2 단자는 단자(TSc)에 전기적으로 접속된다. 스위치(SWOB)의 제 2 단자는 단자(TScB)에 전기적으로 접속된다. 스위치(SWL)의 제 2 단자는 단자(TSb2)에 전기적으로 접속된다. 스위치(SWLB)의 제 2 단자는 단자(TSbB2)에 전기적으로 접속된다. 스위치(SWH)의 제 2 단자는 단자(TSb3)에 전기적으로 접속된다. 스위치(SWHB)의 제 2 단자는 단자(TSbB3)에 전기적으로 접속된다.
도 8의 (A)에 도시된 단자(TSb1), 단자(TSb2), 단자(TSb3)는 도 7에 도시된 단자(TSb)에 상당한다. 또한 도 8의 (A)에 도시된 단자(TSbB1), 단자(TSbB2), 단자(TSbB3)는 도 7에 도시된 단자(TSbB)에 상당한다.
회로(ILD)에 포함되는 전류원 회로(ISC)에서, 단자(TSb1)는 스위치(SWC1)의 제 1 단자와, 스위치(SWC2)의 제 1 단자와, 스위치(SWC3)의 제 1 단자에 전기적으로 접속된다. 또한 단자(TSbB1)는 스위치(SWC1)의 제 1 단자와, 스위치(SWC2)의 제 1 단자와, 스위치(SWC3)의 제 1 단자에 전기적으로 접속된다. 스위치(SWC1)의 제 2 단자는 정전류원 회로(ISC1)의 출력 단자에 전기적으로 접속되고, 스위치(SWC2)의 제 2 단자는 정전류원 회로(ISC2)의 출력 단자에 전기적으로 접속되고, 스위치(SWC3)의 제 2 단자는 정전류원 회로(ISC3)의 출력 단자에 전기적으로 접속된다. 정전류원 회로(ISC1)의 입력 단자와, 정전류원 회로(ISC2)의 입력 단자와, 정전류원 회로(ISC3)의 입력 단자는 각각 배선(VSO)에 전기적으로 접속된다.
또한 도 8의 (A)에서는, 정전류원 회로(ISC1), 정전류원 회로(ISC2), 정전류원 회로(ISC3)는 각각 출력 단자가 각각의 스위치의 단자에 전기적으로 접속되고, 입력 단자가 배선(VSO)에 전기적으로 접속되는 구성이 되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 정전류원 회로(ISC1), 정전류원 회로(ISC2), 정전류원 회로(ISC3)는 각각 입력 단자가 각각의 스위치의 단자에 전기적으로 접속되고, 출력 단자가 배선(VSO)에 전기적으로 접속되는 구성으로 하여도 좋다. 또한 회로(MP)로부터 전류를 출력하기 전에 배선(OL[j]), 배선(OLB[j])에 정전위를 입력하기 위하여 배선(VCN2)을 배치하여도 좋다. 배선(VCN2)은 스위치(SWH)를 통하여 배선(OL[j])과 접속된다. 또한 배선(VCN2)은 스위치(SWHB)를 통하여 배선(OLB[j])과 접속된다. 배선(VCN2)은 후술하는 배선(VCN)과는 다른 전위를 공급할 수 있다. 예를 들어 배선(VCN)에 VSS 또는 접지 전위가 공급되어 있는 경우에는 배선(VCN2)에는 VDD 등이 공급되어도 좋다. 배선(OL[j]), 배선(OLB[j])에 배선(VCN2)의 정전위를 인가함으로써, 회로(MP)에 포함되는 각 회로 소자에 상기 정전위를 인가할 수 있다.
정전류원 회로(ISC1), 정전류원 회로(ISC2), 정전류원 회로(ISC3)의 구체적인 구성예를 도 8의 (B) 및 (C)에 나타내었다. 도 8의 (B)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))는 p채널형 트랜지스터를 가지고, 상기 트랜지스터의 제 1 단자는 배선(VSO)에 전기적으로 접속되고, 상기 트랜지스터의 제 2 단자는 스위치(SWC1)(스위치(SWC2), 스위치(SWC3))의 제 2 단자에 전기적으로 접속되고, 상기 트랜지스터의 게이트는 배선(VB)에 전기적으로 접속된다. 또한 도 8의 (C)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))는 n채널형 트랜지스터를 가지고, 상기 트랜지스터의 제 1 단자는 배선(VSO)에 전기적으로 접속되고, 상기 트랜지스터의 제 2 단자는 스위치(SWC1)(스위치(SWC2), 스위치(SWC3))의 제 2 단자에 전기적으로 접속되고, 상기 트랜지스터의 게이트는 배선(VB)에 전기적으로 접속된다. 도 8의 (B) 및 (C) 각각의 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))에 있어서, 배선(VB)은 각 트랜지스터의 게이트에 바이어스 전압을 입력하기 위한 배선으로서 기능한다. 또한 배선(VB)에 펄스 신호를 공급하여도 좋다. 이에 의하여 각각의 정전류원 회로로부터 전류를 출력할지 여부를 제어할 수 있다. 이 경우, 스위치(SWC1)와, 스위치(SWC2)와, 스위치(SWC3)는 제공하지 않아도 된다. 또는 배선(VB)에 아날로그 전압을 공급하여도 좋다. 이에 의하여 정전류원 회로로부터 아날로그 전류를 공급할 수 있다.
배선(VSO)은 정전류원 회로(ISC1), 정전류원 회로(ISC2), 정전류원 회로(ISC3)의 각각에 대하여 정전압을 공급하는 배선으로서 기능한다. 예를 들어 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 전류를 공급하는 경우, 상기 정전압으로서는 접지 전위보다 높은 전위(예를 들어 VDD 등)로 하는 것이 바람직하고, 또한 도 8의 (B)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))를 사용하는 것이 바람직하다. 또한 예를 들어 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 전류를 공급하는 경우, 상기 정전압으로서는 접지 전위보다 높으며 상기 고레벨 전위보다 낮은 전위, 접지 전위 등으로 하는 것이 바람직하고, 또한 도 8의 (C)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))를 사용하는 것이 바람직하다. 또한 본 명세서에 있어서, 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 흐르는 전류를 양의 전류라고 기재하는 경우가 있다. 그러므로 배선(OL) 또는 배선(OLB)으로부터 전환 회로(TW[j])를 통하여 회로(ILD)에 흐르는 전류를 음의 전류라고 기재하는 경우가 있다.
또한, 정전류원 회로(ISC1), 정전류원 회로(ISC2), 정전류원 회로(ISC3)에 적용할 수 있는 도 8의 (B) 및 (C) 이외의 회로로서는, 예를 들어 도 8의 (D)에 나타낸 회로 구성을 들 수 있다. 도 8의 (D)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))는 백 게이트를 가지는 n채널형 트랜지스터를 가지고, 상기 트랜지스터의 제 1 단자는 배선(VSO)에 전기적으로 접속되고, 상기 트랜지스터의 제 2 단자는 상기 트랜지스터의 게이트 및 백 게이트와, 스위치(SWC1)(스위치(SWC2), 스위치(SWC3))의 제 2 단자에 전기적으로 접속된다.
여기서, 배선(VSO)이 인가하는 정전압을 고레벨 전위로 하였을 때, 도 8의 (D)에 도시된 트랜지스터의 제 1 단자에는 고레벨 전위가 입력된다. 또한, 상기 트랜지스터의 제 2 단자의 전위는 상기 고레벨 전위보다 낮은 전위로 한다. 이때, 상기 트랜지스터의 제 1 단자는 드레인으로서 기능하고, 상기 트랜지스터의 제 2 단자는 소스로서 기능한다. 또한, 상기 트랜지스터의 게이트 및 제 2 단자는 서로 전기적으로 접속되어 있기 때문에, 상기 트랜지스터의 게이트-소스 간 전압은 0V가 된다. 그러므로, 상기 트랜지스터의 문턱 전압이 적절한 범위 내에 있는 경우, 상기 트랜지스터는 서브스레숄드 영역에서 동작하고, 상기 트랜지스터의 제 1 단자-제 2 단자 사이에는 서브스레숄드 영역의 전류(드레인 전류)가 흐른다. 상기 전류의 양으로서는 상기 트랜지스터가 OS 트랜지스터인 경우, 예를 들어 1.0×10-8A 이하인 것이 바람직하고, 또한 1.0×10-12A 이하인 것이 더 바람직하고, 또한 1.0×10-15A 이하인 것이 더 바람직하다. 또한, 예를 들어 상기 전류는 게이트-소스 간 전압에 대하여 지수 함수적으로 증대되는 범위 내인 것이 더 바람직하다. 즉, 상기 트랜지스터는 서브스레숄드 영역에서 동작할 때의 전류 범위의 전류를 흘리기 위한 전류원으로서 기능한다.
또는, 도 8의 (B)의 경우에는 도 8의 (B)의 트랜지스터에 있어서 배선(VSO) 측을 소스로 하면 배선(VB)의 전위를 배선(VSO)의 전위와 같게 하거나, 또는 배선(VSO)의 전위보다 높게 하여도 좋다. 즉, 게이트-소스 간 전압의 절댓값을 작게 함으로써, 서브스레숄드 영역에서 동작시킬 수 있게 된다. 또는, 게이트-소스 간 전압을 양의 값으로 하거나 또는 문턱 전압보다 큰 전압으로 함으로써, 서브스레숄드 영역에서 동작시킬 수 있게 된다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 8의 (B)에 나타낸 트랜지스터를 포화 영역에서 동작시켜도 좋다. 또는, 도 8의 (B)에 나타낸 트랜지스터를 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다.
또한, 본 명세서 등에서 포화 영역과 서브스레숄드 영역의 경계 부근으로서는, 예를 들어 트랜지스터의 문턱 전압을 Vth로 하였을 때, 게이트-소스 간 전압이 Vth-1.0V 이상, Vth-0.5V 이상, 또는 Vth-0.1V 이상이고, 또한 Vth+0.1V 이하, Vth+0.5V 이하, 또는 Vth+1.0V 이하인 경우를 포함하는 것으로 한다. 또한, 상술한 하한값, 상한값은 서로 조합할 수 있는 것으로 한다.
다음으로, 도 8의 (C)의 경우에도 도 8의 (B)의 경우와 마찬가지이다. 즉, 도 8의 (C)의 경우에는 도 8의 (C)의 트랜지스터에 있어서 배선(VSO) 측을 소스로 하면 배선(VB)의 전위를 배선(VSO)의 전위와 같게 하거나, 또는 배선(VSO)의 전위보다 낮게 하여도 좋다. 즉, 게이트-소스 간 전압의 절댓값을 작게 함으로써, 서브스레숄드 영역에서 동작시킬 수 있게 된다. 또는, 게이트-소스 간 전압을 음의 값으로 하거나, 또는 문턱 전압보다 작은 전압으로 함으로써, 서브스레숄드 영역에서 동작시킬 수 있게 된다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 8의 (C)에 나타낸 트랜지스터를 포화 영역에서 동작시켜도 좋다. 또는, 도 8의 (C)에 나타낸 트랜지스터를 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다.
또한 정전류원 회로(ISC1)가 흘리는 전류를 Iut로 하였을 때, 일례로서는 정전류원 회로(ISC2)가 흘리는 전류는 2Iut로 하는 것이 바람직하고, 정전류원 회로(ISC3)가 흘리는 전류는 4Iut로 하는 것이 바람직하다. 즉 전류원 회로(ISC)가 P개(P는 1 이상의 정수임)의 정전류원을 가지는 경우, p번째(p는 1 이상 P 이하의 정수임)의 정전류원이 흘리는 전류는 2(p-1)×Iut로 하는 것이 바람직하다. 이러한 식으로 전류원 회로(ISC)로부터 흐르는 전류의 크기를 변경할 수 있다.
예를 들어 전류원 회로(ISC)의 정전류원의 개수를 3개(P=3)로 한다. 배선(OL[j])에 Iut의 전류를 흘리고자 하는 경우에는, 스위치(SWI)를 온 상태로, 스위치(SWIB)를 오프 상태로 하면서 스위치(SWC1)를 온 상태로 하고 스위치(SWC2), 스위치(SWC3)를 오프 상태로 하면 좋다. 또한 배선(OL[j])에 5Iut의 전류를 흘리고자 하는 경우에는, 스위치(SWC1), 스위치(SWC3)를 온 상태로 하고 스위치(SWC2)를 오프 상태로 하면 좋다. 즉 전류원 회로(ISC)로부터 출력되는 전류는 8치("0", "Iut", "2Iut", "3Iut", "4Iut", "5Iut", "6Iut", "7Iut") 중 어느 하나로 할 수 있다. 또한 8치보다 큰 값의 전류를 출력하고자 하는 경우에는 정전류원의 개수를 4개 이상으로 하면 좋다. 또한 마찬가지로, 스위치(SWI)를 오프 상태로, 스위치(SWIB)를 온 상태로 함으로써 배선(OLB[j])에 8치 중 어느 하나의 전류를 흘릴 수 있다. 또한 전류원 회로(ISC)로부터 전류를 출력하지 않는 경우, 전류원 회로(ISC)의 스위치(SWC1) 내지 스위치(SWC3)를 오프 상태로 하지 않고, 전환 회로(TW)의 스위치(SWI), 스위치(SWIB)를 오프 상태로 하여도 좋다. 이와 같이 복수의 정전류원을 배치함으로써 전류원 회로(ISC)는 각 스위치의 온 상태, 오프 상태의 전환을 수행하는 제어 신호(디지털값)에 따른 전류량을 출력할 수 있다. 바꿔 말하면, 전류원 회로(ISC)는 상기 제어 신호로부터 전류량으로의 디지털 아날로그(DA) 변환을 수행하고 있다고 할 수 있다. 또한 전류원 회로를, 상기 전류원 회로로부터 출력되는 전류값을 아날로그값으로서 자유로이 변경할 수 있는 구성으로 하고, 회로(ILD)는 상기 전류원 회로를 하나만 가지는 구성으로 하여도 좋다.
다만, 상기 예에서는 전류원 회로(ISC)가 P개의 정전류원을 가지는 경우, p번째 정전류원이 흘리는 전류는 2(p-1)×Iut로 하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 정전류원 회로(ISC1)가 흘리는 전류, 정전류원 회로(ISC2)가 흘리는 전류, 정전류원 회로(ISC3)가 흘리는 전류의 크기를 모두 같게 하여도 좋다. 예를 들어, 전류원 회로(ISC)로부터 출력되는 전류를 8치로 하는 경우, 전류원 회로(ISC) 내의 정전류원의 개수를 7개(P=7)로 하고, 전류원 회로(ISC) 내의 정전류원의 전류의 크기를 모두 같게 하고 전류를 출력하는 전류원의 개수를 제어함으로써, 전류원 회로(ISC)로부터 출력되는 전류의 크기를 제어하여도 좋다.
또한 회로(ILD)에 있어서, 단자(TSb2)는 배선(VCN)에 전기적으로 접속되고, 단자(TSbB2)는 배선(VCN)에 전기적으로 접속된다.
배선(VCN)은 배선(OL[j]) 및/또는 배선(OLB[j])에 대하여 정전압을 공급하는 배선으로서 기능한다. 예를 들어 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 전류(양의 전류)를 공급하는 경우, 배선(VCN)이 인가하는 정전압으로서는 저레벨 전위(예를 들어 VSS 등)로 하는 것이 바람직하다. 또한 예를 들어 배선(OL) 또는 배선(OLB)으로부터 전환 회로(TW[j])를 통하여 회로(ILD)에 전류(음의 전류)를 공급하는 경우, 배선(VCN)이 인가하는 정전위는 고레벨 전위로 하는 것이 바람직하다. 또한 후술하는 도 42 내지 도 45 등에 나타낸 바와 같이, 용량 소자(C3)가 트랜지스터(M1) 등의 소스 단자에 접속되고, 그 소스 단자가 전원선 등에 접속되지 않은 경우에서, 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 양의 전류를 공급하는 경우, 배선(VCN)이 인가하는 정전압으로서는 고레벨 전위(예를 들어 VDD 등)로 하는 것이 바람직하다. 즉 배선(VCN)으로부터 정전압을 공급할 때, 용량 소자(C3)의 양쪽 단자의 전위차가 0에 가까워지도록 하는 것이 바람직하다. 바꿔 말하면 회로(MC)로부터 전류가 출력되지 않게 되는 전위를 배선(VCN)에 공급하는 것이 바람직하다.
또한 회로(ILD)에 있어서, 단자(TSb3)는 배선(VCN2)에 전기적으로 접속되고, 단자(TSbB3)는 배선(VCN2)에 전기적으로 접속된다.
배선(VCN2)은 배선(OL[j]) 및/또는 배선(OLB[j])에 대하여 정전압을 공급하는 배선으로서 기능한다. 예를 들어 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 전류(양의 전류)를 공급하는 경우, 배선(VCN)이 인가하는 정전압으로서는 고레벨 전위(예를 들어 VDD 등)로 하는 것이 바람직하다. 또한 예를 들어 배선(OL) 또는 배선(OLB)으로부터 전환 회로(TW[j])를 통하여 회로(ILD)에 전류(음의 전류)를 공급하는 경우, 배선(VCN)이 인가하는 정전위는 저레벨 전위로 하는 것이 바람직하다.
전환 회로(TW[j])는 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 각각 온 상태 또는 오프 상태로 전환함으로써, 배선(OL[j]) 및 배선(OLB[j])과 도통 상태가 되는 회로를 변경할 수 있다.
여기서 회로(MP)에 입력되는 가중 계수에 대하여 설명한다.
회로(MP)에 양의 가중 계수를 입력하고자 하는 경우, 배선(OL[j])에 상기 가중 계수에 따른 전류를 입력하고, 배선(OLB[j])에 배선(VCN)이 인가하는 정전위를 입력하면 좋다. 일례로서는 전류원 회로(ISC)와 배선(OL[j]) 사이를 도통 상태로 하고, 전류원 회로(ISC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OL[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OLB[j]) 사이를 도통 상태로 하고, 배선(VCN2)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OLB[j]) 사이를 비도통 상태로 하면 좋다. 즉 전환 회로(TW[j])에 있어서, 스위치(SWI), 스위치(SWLB)를 온 상태로 하고, 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWH), 스위치(SWHB)를 각각 오프 상태로 하면 좋다. 이에 의하여 전류원 회로(ISC)와 배선(OL[j]) 사이가 도통 상태가 되므로, 전류원 회로(ISC)로부터 배선(OL[j])을 통하여 회로(MP)에 전류를 흘릴 수 있다. 또한 전류원 회로(ISC)의 정전류원의 개수를 P개로 하였을 때, 상기 전류는 2P-1치 중 어느 하나가 된다(제로 전류를 포함하지 않음). 회로(MP)에 입력되는 양의 가중 계수는 상기 전류에 따라 결정되기 때문에, 상기 가중 계수는 2P-1치 중 어느 하나로 할 수 있다. 또한 배선(VCN)과 배선(OLB[j]) 사이가 도통 상태가 되므로, 배선(OLB[j])에는 배선(VCN)으로부터의 정전압이 입력된다.
또한 회로(MP)에 음의 가중 계수를 입력하고자 하는 경우, 배선(OLB[j])에 상기 가중 계수에 따른 전류를 입력하고, 배선(OL[j])에 배선(VCN)이 인가하는 정전위를 입력하면 좋다. 일례로서는 전류원 회로(ISC)와 배선(OL[j]) 사이를 비도통 상태로 하고, 전류원 회로(ISC)와 배선(OLB[j]) 사이를 도통 상태로 하고, 회로(AFP)와 배선(OL[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OL[j]) 사이를 도통 상태로 하고, 배선(VCN)과 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OLB[j]) 사이를 비도통 상태로 하면 좋다. 즉 전환 회로(TW[j])에 있어서, 스위치(SWIB), 스위치(SWL)를 온 상태로 하고, 스위치(SWI), 스위치(SWO), 스위치(SWOB), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 각각 오프 상태로 하면 좋다. 이에 의하여 전류원 회로(ISC)와 배선(OLB[j]) 사이가 도통 상태가 되므로, 전류원 회로(ISC)로부터 배선(OLB[j])을 통하여 회로(MP)에 전류를 흘릴 수 있다. 또한 전류원 회로(ISC)의 정전류원의 개수를 P개로 하였을 때, 상기 전류는 2P-1치 중 어느 하나가 된다(제로 전류를 포함하지 않음). 회로(MP)에 입력되는 음의 가중 계수는 상기 전류에 따라 결정되기 때문에, 상기 가중 계수는 2P-1치 중 어느 하나로 할 수 있다. 또한 배선(VCN)과 배선(OL[j]) 사이가 도통 상태가 되므로, 배선(OL[j])에는 배선(VCN)으로부터의 정전압이 입력된다.
또한 회로(MP)에 0의 가중 계수를 입력하고자 하는 경우, 배선(OL[j]), 배선(OLB[j])의 각각에 배선(VCN)이 인가하는 정전위를 입력하면 좋다. 일례로서는 전류원 회로(ISC)와 배선(OL[j]) 사이를 비도통 상태로 하고, 전류원 회로(ISC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OL[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OL[j]) 사이를 도통 상태로 하고, 배선(VCN)과 배선(OLB[j]) 사이를 도통 상태로 하고, 배선(VCN2)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OLB[j]) 사이를 비도통 상태로 하면 좋다. 즉 전환 회로(TW[j])에 있어서, 스위치(SWL), 스위치(SWLB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWH), 스위치(SWHB)를 각각 오프 상태로 하면 좋다. 이에 의하여 배선(VCN)과 배선(OL[j]) 사이가 도통 상태가 되고, 배선(VCN)과 배선(OLB[j]) 사이가 도통 상태가 되므로, 배선(OL[j]), 배선(OLB[j])에는 배선(VCN)으로부터의 정전압이 입력된다.
즉 전류원 회로(ISC)의 정전류원의 개수를 P개로 함으로써 회로(MP)에 입력할 수 있는 가중 계수의 개수(양의 가중 계수, 음의 가중 계수, 0의 가중 계수)는 2P+1-1개가 된다.
다음으로 회로(MP)로부터 회로(AFP)에 정보(예를 들어 전위, 전류 등)를 공급하는 경우에 대하여 설명한다.
회로(MP)로부터 회로(AFP)에 정보(예를 들어 전위, 전류 등)를 공급하기 전에는 배선(OL[j]), 배선(OLB[j])을 소정의 전위로 해 두는 것이 바람직하다. 예를 들어 회로(AFP)로부터 배선(OL) 또는 배선(OLB)을 통하여 회로(MP)에 양의 전류가 흐르는 경우, 소정의 전위는 고레벨 전위로 하는 것이 좋다. 또한 예를 들어 회로(MP)로부터 배선(OL) 또는 배선(OLB)을 통하여 회로(AFP)에 양의 전류가 흐르는 경우, 소정의 전위는 저레벨 전위로 하는 것이 좋다. 그러므로 회로(MP)로부터 회로(AFP)에 정보(예를 들어 전위, 전류 등)를 공급하기 전에는, 일례로서 전류원 회로(ISC)와 배선(OL[j]) 사이를 비도통 상태로 하고, 전류원 회로(ISC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OL[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OL[j]) 사이를 도통 상태로 하고, 배선(VCN2)과 배선(OLB[j]) 사이를 도통 상태로 하면 좋다. 즉 전환 회로(TW[j])에 있어서, 스위치(SWH), 스위치(SWHB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB)를 각각 오프 상태로 하면 좋다. 이에 의하여 배선(OL[j])과 배선(VCN2) 사이가 도통 상태가 되고, 배선(OLB[j])과 배선(VCN2) 사이가 도통 상태가 되므로, 배선(OL[j]), 배선(OLB[j])에는 배선(VCN2)으로부터의 정전압이 입력된다.
회로(MP[i, j])로부터 회로(AFP)에 정보(예를 들어 전위, 전류 등)를 공급할 때에는, 일례로서 전류원 회로(ISC)와 배선(OL[j]) 사이를 비도통 상태로 하고, 전류원 회로(ISC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(AFP)와 배선(OL[j]) 사이를 도통 상태로 하고, 회로(AFP)와 배선(OLB[j]) 사이를 도통 상태로 하고, 배선(VCN)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN)과 배선(OLB[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OL[j]) 사이를 비도통 상태로 하고, 배선(VCN2)과 배선(OLB[j]) 사이를 비도통 상태로 하면 좋다. 즉 전환 회로(TW[j])에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 각각 오프 상태로 하면 좋다. 이에 의하여 회로(AFP)와 회로(MP[i, j]) 사이가 도통 상태가 되므로, 회로(MP[i, j])로부터 회로(AFP)에 정보(예를 들어 전위, 전류 등)를 공급할 수 있다.
이상과 같이, 회로(ILD)와 전환 회로(TW[j])를 도 8의 (A)에 나타낸 구성으로 함으로써, 배선(OL[j]) 및 배선(OLB[j])에 소정의 전류를 흘릴 때, 같은 전류원 회로(ISC)를 사용할 수 있기 때문에, 배선(OL[j]) 및 배선(OLB[j]) 각각에 미치는 전류원의 특성 편차의 영향을 작게 할 수 있다.
<<회로(MP)>>
다음으로 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140)에 포함되는 회로(MP[i, j])의 구성예에 대하여 설명한다.
도 9의 (A)는 연산 회로(140)에 적용할 수 있는 회로(MP[i, j])의 구성예를 나타낸 것이고, 회로(MP[i, j])는 일례로서 회로(MC)와 회로(MCr)를 가진다. 회로(MC) 및 회로(MCr)는 회로(MP)에서 가중 계수와 뉴런의 입력 신호(연산값)의 곱을 계산하는 회로이다. 회로(MC)는 회로(MCr)와 같은 구성 또는 회로(MCr)와 상이한 구성으로 할 수 있다. 그러므로 회로(MCr)에서는 회로(MC)와 구별하기 위하여 부호에 "r"를 붙였다. 또한 회로(MCr)에 포함되는 후술하는 회로 소자의 부호에도 "r"를 붙였다.
회로(MC)는 일례로서, 회로(HC)를 가지고, 회로(MCr)는 회로(HCr)를 가진다. 회로(HC) 및 회로(HCr)는 각각 정보(예를 들어 전위, 저항값, 전류값 등)를 유지하는 기능을 가진다. 또한 회로(MP[i, j])에 설정되는 제 1 데이터(wi (k-1) j (k))는 회로(HC) 및 회로(HCr) 각각에서 유지되는 정보(예를 들어 전위, 저항값, 전류값 등)에 따라 결정된다. 그러므로 회로(HC) 및 회로(HCr) 각각은 제 1 데이터(wi (k-1) j (k))에 따른 각 정보(예를 들어 전위, 저항값, 전류값 등)를 공급하는 배선(OL[j]) 및 배선(OLB[j])에 전기적으로 접속된다.
도 9의 (A)에 있어서, 회로(MP[i, j])는 배선(VE[j])과 배선(VEr[j])에 전기적으로 접속된다. 배선(VE[j]), 배선(VEr[j])은 정전압을 공급하는 배선으로서 기능한다. 또한 배선(VE[j])은 회로(MC)를 통하여 배선(OL)으로부터의 전류를 배출하는 배선으로서도 기능한다. 또한 배선(VEr[j])은 회로(MCr)를 통하여 배선(OLB)으로부터의 전류를 배출하는 배선으로서도 기능한다.
도 9의 (A)에 나타낸 배선(WL[i])은 도 7에서의 배선(WL[i])에 상당한다. 배선(WL[i])은 회로(HC) 및 회로(HCr) 각각에 전기적으로 접속된다. 회로(MP[i, j])에 포함되는 회로(HC) 및 회로(HCr)에 제 1 데이터(wi (k-1) j (k))에 따른 정보(예를 들어 전위, 저항값, 전류값 등)를 기록할 때 배선(WL[i])에 소정의 전위를 공급함으로써 배선(OL[j])과 회로(HC) 사이를 도통 상태로 하고, 배선(OLB[j])과 회로(HCr) 사이를 도통 상태로 한다. 그리고 배선(OL[j]), 배선(OLB[j]) 각각에 제 1 데이터(wi (k-1) j (k))에 따른 전위 등을 공급함으로써, 회로(HC) 및 회로(HCr) 각각에 상기 전위 등을 입력할 수 있다. 그 후, 배선(WL[i])에 소정의 전위를 공급하여, 배선(OL[j])과 회로(HC) 사이를 비도통 상태로 하고, 배선(OLB[j])과 회로(HCr) 사이를 비도통 상태로 한다. 그리고 회로(HC) 및 회로(HCr) 각각에 제 1 데이터(wi (k-1) j (k))에 따른 각 전류 등이 유지된다.
예를 들어 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1"의 3치 중 어느 것인 경우에 대하여 생각한다. 제 1 데이터(wi (k-1) j (k))가 "1"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 "1"에 따른 전류가 흐르도록, 회로(HC)에는 소정의 전위가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 전류가 흐르지 않도록, 회로(HCr)에는 전위(V0)가 유지된다. 또한 제 1 데이터(wi (k-1) j (k))가 "-1"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 전류가 흐르지 않도록, 회로(HC)에는 전위(V0)가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 "-1"에 따른 전류가 흐르도록, 회로(HCr)에는 소정의 전위가 유지된다. 그리고 제 1 데이터(wi (k-1) j (k))가 "0"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 전류가 흐르지 않도록, 회로(HC)에 전위(V0)가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 전류가 흐르지 않도록, 회로(HCr)에 전위(V0)가 유지된다. 또한 전위(V0)는 도 8의 (A)의 설명에서 배선(VCN)이 인가하는 전위로 할 수 있다.
또한 다른 예로서, 제 1 데이터(wi (k-1) j (k))가 아날로그값인 경우, 구체적으로는 "음의 아날로그값", "0", 또는 "양의 아날로그값"인 경우에 대하여 생각한다. 제 1 데이터(wi (k-1) j (k))가 "양의 아날로그값"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 "양의 아날로그값 "에 따른 아날로그 전류가 흐르도록, 회로(HC)에는 소정의 전위가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 전류가 흐르지 않도록, 회로(HCr)에는 전위(V0)가 유지된다. 또한 제 1 데이터(wi (k-1) j (k))가 "음의 아날로그값"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 전류가 흐르지 않도록, 회로(HC)에는 전위(V0)가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 "음의 아날로그값 "에 따른 아날로그 전류가 흐르도록, 회로(HCr)에는 소정의 전위가 유지된다. 그리고 제 1 데이터(wi (k-1) j (k))가 "0"인 경우, 일례로서 배선(OL[j])으로부터 회로(MC)를 통하여 배선(VE[j])에 전류가 흐르지 않도록, 회로(HC)에 전위(V0)가 유지되고, 또한 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr[j])에 전류가 흐르지 않도록, 회로(HCr)에 전위(V0)가 유지된다. 또한 전위(V0)는 상술의 예와 마찬가지로, 도 8의 (A)의 설명에서 배선(VCN)이 인가하는 전위로 할 수 있다.
또한 일례로서, 회로(MC)는 회로(HC)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류 등을 배선(OL[j]) 및 배선(OLB[j]) 중 한쪽에 출력하는 기능을 가지고, 회로(MCr)는 회로(HCr)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류 등을 배선(OL[j]) 및 배선(OLB[j]) 중 다른 쪽에 출력하는 기능을 가진다. 예를 들어 회로(HC)에 제 1 전위가 유지되어 있는 경우 회로(MC)는 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VE)에 제 1 전류값을 가지는 전류를 흘리고, 회로(HC)에 제 2 전위가 유지되어 있는 경우 회로(MC)는 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VE)에 제 2 전류값을 가지는 전류를 흘리는 것으로 한다. 마찬가지로 회로(HCr)에 제 1 전위가 유지되어 있는 경우 회로(MCr)는 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VEr)에 제 1 전류값을 가지는 전류를 흘리고, 회로(HCr)에 제 2 전위가 유지되어 있는 경우 회로(MCr)는 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VEr)에 제 2 전류값을 가지는 전류를 흘리는 것으로 한다. 또한 제 1 전류값, 제 2 전류값 각각의 크기는 제 1 데이터(wi (k-1) j (k))의 값에 따라 결정된다. 일례로서 제 1 전류값은 제 2 전류값보다 큰 경우도 있고, 또는 작은 경우도 있다. 또한 일례로서는 제 1 전류값 및 제 2 전류값 중 한쪽은 제로 전류, 즉 전류값이 0인 경우도 있다. 또는 제 1 전류값을 가지는 전류와 제 2 전류값을 가지는 전류는 전류가 흐르는 방향이 다른 경우도 있다.
특히 예를 들어, 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1"의 3치 중 어느 것인 경우, 제 1 전류값 및 제 2 전류값 중 한쪽이 0이 되도록 회로(MC) 및 회로(MCr)를 구성하는 것이 바람직하다. 또한 제 1 데이터(wi (k-1) j (k))가 아날로그값, 예를 들어 "음의 아날로그값", "0", 또는 "양의 아날로그값"인 경우에는, 제 1 전류값 또는 제 2 전류값도 일례로서는 아날로그값이 될 수 있다.
또한 배선(OL[j]) 또는 배선(OLB[j])으로부터 회로(MC)를 통하여 배선(VE)에 흘리는 전류와, 배선(OL[j]) 또는 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr)에 흘리는 전류를 같게 하는 경우, 트랜지스터의 제작 공정 등에 기인하여 상기 트랜지스터의 특성에 편차가 발생할 수 있기 때문에, 회로(MC)에 유지하는 전위와 회로(MCr)에 유지하는 전위는 같게 되지 않을 경우가 있다. 본 발명의 일 형태의 반도체 장치는 트랜지스터의 특성에 편차가 있어도, 배선(OL[j]) 또는 배선(OLB[j])으로부터 회로(MC)를 통하여 배선(VE)에 흘리는 전류의 양을, 배선(OL[j]) 또는 배선(OLB[j])으로부터 회로(MCr)를 통하여 배선(VEr)에 흘리는 전류의 양과 거의 같게 할 수 있다.
또한 본 명세서 등에서 회로(HC) 및 회로(HCr)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류 또는 전압 등은 양의 전류 또는 전압 등으로 하여도 좋고, 음의 전류 또는 전압 등으로 하여도 좋고, 제로 전류 또는 제로 전압 등으로 하여도 좋고, 양과 음과 0이 혼재되어도 좋다. 즉 예를 들어 상술한 "회로(HC)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류 또는 전압 등을 배선(OL[j]) 및 배선(OLB[j]) 중 한쪽에 출력하는 기능을 가지고, 회로(MCr)는 회로(HCr)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류 또는 전압 등을 배선(OL[j]) 및 배선(OLB[j]) 중 다른 쪽에 출력하는 기능을 가진다"라는 기재는 "회로(HC)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류, 전압 등을 배선(OL[j]) 및 배선(OLB[j]) 중 한쪽으로부터 배출하는 기능을 가지고, 회로(MCr)는 회로(HCr)에 유지된 정보(예를 들어 전위, 저항값, 또는 전류값 등)에 따른 전류, 전압 등을 배선(OL[j]) 및 배선(OLB[j]) 중 다른 쪽으로부터 배출하는 기능을 가진다"라는 기재로 바꿔 말할 수 있다.
도 9의 (A)에 나타낸 배선(X1L[i]) 및 배선(X2L[i])은 도 7에서의 배선(XLS[i])에 상당한다. 또한 회로(MP[i, j])에 입력되는 제 2 데이터(zi (k-1))는 일례로서 배선(X1L[i]) 및 배선(X2L[i]) 각각의 전위 또는 전류 등에 따라 결정된다. 그러므로 회로(MC) 및 회로(MCr)에는 예를 들어 배선(X1L[i]) 및 배선(X2L[i])을 통하여 제 2 데이터(zi (k-1))에 따른 각 전위가 입력된다.
회로(MC)는 배선(OL[j])과 배선(OLB[j])에 전기적으로 접속되고, 회로(MCr)는 배선(OL[j])과 배선(OLB[j])에 전기적으로 접속된다. 회로(MC) 및 회로(MCr)는 일례로서, 배선(X1L[i]) 및 배선(X2L[i])에 입력된 전위 또는 전류 등에 따라 배선(OL[j]) 및 배선(OLB[j])에 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱에 따른 전류 또는 전위 등을 출력한다. 구체적인 예로서, 회로(MC) 및 회로(MCr)로부터의 전류의 출력 대상은 배선(X1L[i]) 및 배선(X2L[i])의 전위에 따라 결정된다. 예를 들어 회로(MC) 및 회로(MCr)는, 회로(MC)로부터 출력되는 전류가 배선(OL[j]) 및 배선(OLB[j]) 중 한쪽에 흐르고, 회로(MCr)로부터 출력되는 전류가 배선(OL[j]) 및 배선(OLB[j]) 중 다른 쪽에 흐르는 회로 구성을 가진다. 즉 회로(MC) 및 회로(MCr)로부터 출력된 각 전류는 동일한 배선이 아니라, 서로 다른 배선에 흐른다. 또한 일례로서, 회로(MC) 및 회로(MCr)로부터 배선(OL[j]) 및 배선(OLB[j]) 중 어느 쪽에도 전류가 흐르지 않는 경우도 있다.
예를 들어 제 2 데이터(zi (k-1))가 "-1", "0", "1"의 3치 중 어느 것인 경우에 대하여 생각한다. 예를 들어 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MP)는 회로(MC)와 배선(OL[j]) 사이를 도통 상태로 하고, 회로(MCr)와 배선(OLB[j]) 사이를 도통 상태로 한다. 예를 들어 제 2 데이터(zi (k-1))가 "-1"인 경우, 회로(MP)는 회로(MC)와 배선(OLB[j]) 사이를 도통 상태로 하고, 회로(MCr)와 배선(OL[j]) 사이를 도통 상태로 한다. 예를 들어 제 2 데이터(zi (k-1))가 "0"인 경우, 회로(MC) 및 회로(MCr) 각각이 출력한 전류를 배선(OL[j]) 및 배선(OLB[j]) 중 어느 쪽에도 흘리지 않도록 하기 위하여, 회로(MP)는 회로(MC)와 배선(OL[j]) 사이, 및 회로(MC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(MCr)와 배선(OL[j]) 사이, 및 회로(MC)와 배선(OLB[j]) 사이를 비도통 상태로 한다.
이상의 동작을 통합시킨 경우의 예를 나타낸다. 제 1 데이터(wi (k-1) j (k))가 "1"인 경우에는 회로(MC)를 통하여 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VE[j])에 전류가 흐르는 경우가 있고, 회로(MCr)를 통하여 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VEr[j])에 전류가 흐르지 않는다. 제 1 데이터(wi (k-1) j (k))가 "-1"인 경우에는 회로(MC)를 통하여 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VE[j])에 전류가 흐르지 않고, 회로(MCr)를 통하여 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VEr[j])에 전류가 흐르는 경우가 있다. 그리고 제 2 데이터(zi (k-1))가 "1"인 경우에는 회로(MC)와 배선(OL[j]) 사이, 및 회로(MCr)와 배선(OLB[j]) 사이가 도통 상태가 된다. 제 2 데이터(zi (k-1))가 "-1"인 경우에는 회로(MC)와 배선(OLB[j]) 사이, 및 회로(MCr)와 배선(OL[j]) 사이가 도통 상태가 된다. 이로써 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱이 양의 값인 경우에는, 회로(MC)를 통하여 배선(OL[j])으로부터 배선(VE[j])에 전류가 흐르거나 또는 회로(MCr)를 통하여 배선(OL[j])으로부터 배선(VEr[j])에 전류가 흐른다. 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱이 음의 값인 경우에는, 회로(MCr)를 통하여 배선(OL[j])으로부터 배선(VEr[j])에 전류가 흐르거나 또는 회로(MC)를 통하여 배선(OLB[j])으로부터 배선(VE[j])에 전류가 흐른다. 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱이 0의 값인 경우에는, 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VE[j])에 전류가 흐르지 않고, 배선(OL[j]) 또는 배선(OLB[j])으로부터 배선(VEr[j])에 전류가 흐르지 않는다.
상술한 예를 구체적인 예로서 나타내면, 제 1 데이터(wi (k-1) j (k))가 "1"이고 제 2 데이터(zi (k-1))가 "1"인 경우, 예를 들어 회로(MC)로부터 배선(OL[j])에 제 1 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OLB[j])에 제 2 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다. 제 1 데이터(wi (k-1) j (k))가 "-1"이고 제 2 데이터(zi (k-1))가 "1"인 경우, 예를 들어 회로(MC)로부터 배선(OL[j])에 제 2 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OLB[j])에 제 1 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다. 제 1 데이터(wi (k-1) j (k))가 "0"이고 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MC)로부터 배선(OL[j])에 제 2 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OLB[j])에 제 2 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다.
또한 제 1 데이터(wi (k-1) j (k))가 "1"이고 제 2 데이터(zi (k-1))가 "-1"인 경우, 회로(MC)로부터 배선(OLB[j])에 제 1 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OL[j])에 제 2 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다. 제 1 데이터(wi (k-1) j (k))가 "-1"이고 제 2 데이터(zi (k-1))가 "-1"인 경우, 회로(MC)로부터 배선(OLB[j])에 제 2 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OL[j])에 제 1 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다. 제 1 데이터(wi (k-1) j (k))가 "0"이고 제 2 데이터(zi (k-1))가 "-1"인 경우, 회로(MC)로부터 배선(OLB[j])에 제 2 전류값을 가지는 전류(I1[i, j])가 흐르고, 회로(MCr)로부터 배선(OL[j])에 제 2 전류값을 가지는 전류(I2[i, j])가 흐른다. 이때 제 2 전류값의 크기는 일례로서 0이다.
또한 제 2 데이터(zi (k-1))가 "0"인 경우, 일례로서 회로(MC)와 배선(OL[j]) 사이, 및 회로(MC)와 배선(OLB[j]) 사이가 비도통 상태가 된다. 마찬가지로, 회로(MCr)와 배선(OL[j]) 사이, 및 회로(MCr)와 배선(OLB[j]) 사이가 비도통 상태가 된다. 그러므로 제 1 데이터(wi (k-1) j (k))가 어떤 값이어도, 회로(MC) 및 회로(MCr)로부터 배선(OL[j]) 및 배선(OLB[j])에 전류가 출력되지 않는다.
이와 같이, 일례로서 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱의 값이 양의 값인 경우에는 회로(MC) 및 회로(MCr) 중 어느 쪽으로부터 배선(OL[j])에 전류가 흐른다. 이때 제 1 데이터(wi (k-1) j (k))가 양의 값인 경우에는 회로(MC)로부터 배선(OL[j])에 전류가 흐르고, 제 1 데이터(wi (k-1) j (k))가 음의 값인 경우에는 회로(MCr)로부터 배선(OL[j])에 전류가 흐른다. 한편, 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱의 값이 음의 값인 경우에는 회로(MC) 및 회로(MCr) 중 어느 것으로부터 배선(OLB[j])에 전류가 흐른다. 이때 제 1 데이터(wi (k-1) j (k))가 양의 값인 경우에는 회로(MC)로부터 배선(OLB[j])에 전류가 흐르고, 제 1 데이터(wi (k-1) j (k))가 음의 값인 경우에는 회로(MCr)로부터 배선(OLB[j])에 전류가 흐른다. 그러므로 배선(OL[j])에 접속된 복수의 회로(MC) 또는 회로(MCr)로부터 출력된 전류의 총합이 배선(OL[j])에 흐르게 된다. 즉 배선(OL[j])에서는 양의 값의 합인 값의 전류가 흐르게 된다. 한편, 배선(OLB[j])에 접속된 복수의 회로(MC) 또는 회로(MCr)로부터 출력된 전류의 총합이 배선(OLB[j])에 흐르게 된다. 즉 배선(OLB[j])에서는 음의 값의 합인 값의 전류가 흐르게 된다. 상술한 바와 같은 동작의 결과, 배선(OL[j])에 흐르는 총전류값, 즉 양의 값의 총합과, 배선(OLB[j])에 흐르는 총전류값, 즉 음의 값의 총합을 이용함으로써, 적화 연산 처리를 수행할 수 있다. 예를 들어 배선(OL[j])에 흐르는 총전류값이, 배선(OLB[j])에 흐르는 총전류값보다 큰 경우에는 적화 연산의 결과가 양의 값이 된다고 판단할 수 있다. 배선(OL[j])에 흐르는 총전류값이, 배선(OLB[j])에 흐르는 총전류값보다 작은 경우에는 적화 연산의 결과가 음의 값이 된다고 판단할 수 있다. 배선(OL[j])에 흐르는 총전류값과 배선(OLB[j])에 흐르는 총전류값이 대략 같은 값인 경우에는 적화 연산의 결과가 0의 값이 된다고 판단할 수 있다.
또한 제 2 데이터(zi (k-1))가 "-1", "0", "1" 중 어느 2치, 예를 들어 "-1", "1"의 2치인 경우, 또는 "0", "1"의 2치인 경우에도, 마찬가지로 동작시킬 수 있다. 마찬가지로, 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1" 중 어느 2치, 예를 들어 "-1", "1"의 2치인 경우, 또는 "0", "1"의 2치인 경우에도, 마찬가지로 동작시킬 수 있다.
또한 제 1 데이터(wi (k-1) j (k))는 아날로그값 또는 다중 비트(다치)의 디지털값이어도 좋다. 구체적인 예로서는 "-1" 대신에 "음의 아날로그값"으로 하고, "1" 대신에 "양의 아날로그값"으로 하여도 좋다. 이 경우 회로(MC) 또는 회로(MCr)로부터 흐르는 전류의 크기도, 일례로서 제 1 데이터(wi (k-1) j (k))의 값의 절댓값에 따른 아날로그값이다.
다음으로 도 9의 (A)의 회로(MP[i, j])의 변형예에 대하여 설명한다. 또한 회로(MP[i, j])의 변형예에 대해서는 도 9의 (A)의 회로(MP[i, j])와 상이한 부분을 주로 설명하고, 도 9의 (A)의 회로(MP[i, j])와 공통되는 부분에 대해서는 설명을 생략하는 경우가 있다.
도 9의 (B)에 나타낸 회로(MP[i, j])는, 배선(X1L)을 배선(WX1L)으로 변경한 구성을 가진다. 즉 도 9의 (B)의 회로(MP[i, j])에 있어서, 배선(WX1L)과 배선(WL)은, 배선(OL[j])과 회로(HC) 사이의 도통 상태와 비도통 상태의 전환과, 배선(OLB[j])과 회로(HCr) 사이의 도통 상태와 비도통 상태의 전환을 수행하기 위하여 소정의 전위를 공급하는 배선으로서 기능한다. 또한 도 9의 (B)의 회로(MP[i, j])에 있어서, 배선(WX1L)과 배선(X2L)은, 회로(MP[i, j])에 입력되는 제 2 데이터(zi (k-1))에 따른 전류, 전압 등을 인가하는 배선으로서 기능한다.
도 9의 (B)의 회로(MP[i, j])를, 도 4에 나타낸 연산 회로(130)와 같이 배선(WX1L)을 가지고, 또한 도 7에 나타낸 연산 회로(140)와 같이 배선(IL), 배선(ILB)을 가지지 않는 연산 회로에 적용할 수 있다. 구체적으로는, 예를 들어 도 9의 (B)의 회로(MP[i, j])를 도 11에 나타낸 연산 회로(150)의 회로(MP[i, j])에 적용할 수 있다.
다음으로 도 9의 (B)와는 다른, 도 9의 (A)의 회로(MP[i, j])의 변형예에 대하여 설명한다. 도 9의 (C)에 나타낸 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])의 변형예이다. 도 9의 (C)의 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])와 마찬가지로, 회로(MC)와 회로(MCr)를 가진다. 다만 도 9의 (C)의 회로(MP[i, j])는 회로(MCr)에 회로(HCr)가 포함되지 않는 점에서 도 9의 (A)의 회로(MP[i, j])와 상이하다.
또한 회로(MCr)는 회로(HCr)를 가지지 않기 때문에, 도 9의 (C)의 회로(MP[i, j])를 적용한 연산 회로는 회로(HCr)에 유지되는 전위를 공급하기 위한 배선(ILB[j])을 가지지 않아도 된다. 이에 더하여, 회로(MCr)는 배선(WL[i])에 전기적으로 접속되지 않아도 된다.
도 9의 (C)의 회로(MP[i, j])에서, 회로(MC)에 포함되는 회로(HC)는 회로(MCr)에 전기적으로 접속된다. 즉 도 9의 (C)의 회로(MP[i, j])는 회로(MCr)와 회로(MC)가 서로 회로(HC)를 공유하는 구성을 가진다. 일례로서, 회로(HC)에 유지된 신호를 반전시킨 신호를 회로(HC)로부터 회로(MCr)에 공급할 수 있다. 이로써 회로(MC)와 회로(MCr)가 상이하게 동작할 수 있게 된다. 또는 회로(MC)와 회로(MCr)에서 내부의 회로 구성이 상이하도록 함으로써, 결과적으로 회로(HC)에 유지된 동일한 신호에 대하여 회로(MC)와 회로(MCr)에서 출력되는 전류의 크기가 상이하도록 할 수도 있다. 여기서 회로(HC)에 제 1 데이터(wi (k-1) j (k))에 따른 전위를 유지하고, 제 2 데이터(zi (k-1))에 따른 전위를 배선(X1L[i]) 및 배선(X2L[i])에 공급함으로써, 회로(MP[i, j])는 배선(OL[j]) 및 배선(OLB[j])에 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱에 따른 전류를 출력할 수 있다.
또한 도 9의 (C)의 회로(MP)를 적용한 연산 회로(110)는, 예를 들어 도 7에 나타낸 연산 회로(140)의 회로 구성으로 변경할 수 있다.
도 9의 (D)에 나타낸 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])의 변형예이고, 구체적으로는 후술하는 도 12의 연산 회로(160)에 적용할 수 있는 회로(MP[i, j])의 구성예이다. 또한, 연산 회로(160)는 도 2의 연산 회로(110)에서 배선(ILB[1]) 내지 배선(ILB[n])을 제외한 구성을 가진다. 도 9의 (D)의 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])와 마찬가지로, 회로(MC)와 회로(MCr)를 가진다. 다만 도 9의 (D)의 회로(MP[i, j])와 도 9의 (A)의 회로(MP[i, j])는 전기적으로 접속되는 배선의 구성이 상이하다.
도 9의 (D)에 나타낸 배선(W1L[i]) 및 배선(W2L[i])은 도 12에서의 배선(WLS[i])에 상당한다. 배선(W1L[i])은 회로(HC)에 전기적으로 접속되고, 배선(W2L[i])은 회로(HCr)에 전기적으로 접속된다.
또한, 배선(IL[j])은 회로(HC)와 회로(HCr)에 전기적으로 접속되어 있다.
도 9의 (D)의 회로(MP[i, j])에서, 회로(HC)와 회로(HCr) 각각에서 상이한 정보(예를 들어 전압, 저항값, 전류 등)를 유지하는 경우, 회로(HC)와 회로(HCr)에 대한 정보의 유지 동작은 동시가 아니라 순차적으로 수행하는 것이 바람직하다. 예를 들어 회로(MP[i, j])의 제 1 데이터(wi (k-1) j (k))를, 회로(HC)에 제 1 정보, 회로(HCr)에 제 2 정보를 유지함으로써, 표현할 수 있는 경우에 대하여 생각한다. 우선, 배선(W1L[i]) 및 배선(W2L[i]) 각각에 소정의 전위를 인가하여, 회로(HC)와 배선(IL[j]) 사이를 도통 상태로 하고 회로(HCr)와 배선(IL[j]) 사이를 비도통 상태로 한다. 다음으로 배선(IL[j])에 제 1 정보에 따른 전류, 전압 등을 공급함으로써, 회로(HC)에 제 1 정보를 공급할 수 있다. 그 후에, 배선(W1L[i]) 및 배선(W2L[i]) 각각에 소정의 전위를 인가하여, 회로(HC)와 배선(IL[j]) 사이를 비도통 상태로 하고 회로(HCr)와 배선(IL[j]) 사이를 도통 상태로 한다. 그리고 배선(IL[j])에 제 2 정보에 따른 전류, 전압 등을 공급함으로써, 회로(HCr)에 제 2 정보를 공급할 수 있다. 이에 의하여 회로(MP[i, j])는 제 1 데이터로서 wi (k-1) j (k)를 설정할 수 있다.
또한 회로(HC)와 회로(HCr) 각각에 거의 같은 정보(예를 들어 전압, 저항값, 전류 등)를 유지하는 경우(회로(MP[i, j])의 제 1 데이터(wi (k-1) j (k))가 회로(HC)와 회로(HCr) 각각에 거의 같은 정보를 유지함으로써 설정되는 경우), 회로(HC)와 배선(IL[j]) 사이가 도통 상태가 되고 회로(HCr)와 배선(IL[j]) 사이가 도통 상태가 되도록, 배선(W1L[i]) 및 배선(W2L[i]) 각각에 소정의 전위를 인가하고, 그 후에 배선(IL[j])으로부터 회로(HC) 및 회로(HCr)에 대하여 상기 정보에 따른 전류, 전압 등을 공급하면 좋다.
도 9의 (D)의 회로(MP[i, j])는, 회로(HC) 및 회로(HCr)에 제 1 데이터(wi (k-1) j (k))에 따른 전위를 유지하고, 제 2 데이터(zi (k-1))에 따른 전위를 배선(X1L[i]) 및 배선(X2L[i])에 공급함으로써, 도 9의 (A)의 회로(MP[i, j])와 마찬가지로 배선(OL[j]) 및 배선(OLB[j])에 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱에 따른 전류를 출력할 수 있다.
도 9의 (E)에 나타낸 회로(MP[i, j])는 도 9의 (D)의 회로(MP[i, j])의 변형예이다. 도 9의 (E)의 회로(MP[i, j])는 도 9의 (D)의 회로(MP[i, j])와 마찬가지로, 회로(MC)와 회로(MCr)를 가진다. 다만 도 9의 (E)의 회로(MP[i, j])와 도 9의 (D)의 회로(MP[i, j])는 전기적으로 접속되는 배선의 구성이 상이하다.
구체적으로는 도 9의 (E)의 회로(MP)는 도 9의 (D)의 회로(MP)에 배선(ILB[j])을 추가하고, 또한 도 9의 (D)의 회로(MP)에 전기적으로 접속된 배선(W1L[i]), 배선(W2L[i])을 배선(WL[i])으로 변경한 구성이다.
도 9의 (E)의 회로(MP)에서 배선(IL[j])은 회로(HC)에 전기적으로 접속되고, 배선(ILB[j])은 회로(HCr)에 전기적으로 접속된다. 즉 도 9의 (D)의 회로(MP)에서 배선(IL[j])은 정보(예를 들어 전압, 저항값, 전류 등)에 따른 전류, 전압 등을 회로(HC)와 회로(HCr)의 각각에 공급하는 배선으로서 기능하지만, 도 9의 (E)의 회로(MP)에서 배선(IL[j])은 정보에 따른 전류, 전압 등을 회로(HC)에 공급하는 배선으로서 기능하고, 배선(ILB[j])은 정보에 따른 전류, 전압 등을 회로(HCr)에 공급하는 배선으로서 기능한다.
또한 도 9의 (E)의 회로(MP)에서는 회로(HC) 및 회로(HCr)에 각각 배선(IL[j]) 및 배선(ILB[j])이 전기적으로 접속되어 있기 때문에, 정보(예를 들어 전압, 저항값, 전류 등)에 따른 전류, 전압 등을 회로(HC) 및 회로(HCr)의 각각에 동시에 공급할 수 있다. 그러므로 회로(HC)와 배선(IL[j]) 사이의 도통 상태와 비도통 상태의 전환과, 회로(HCr)와 배선(ILB[j]) 사이의 도통 상태와 비도통 상태의 전환을 동시에 수행할 수 있다. 도 9의 (D)의 회로(MP)에서는, 회로(HC)와 배선(IL[j]) 사이의 도통 상태와 비도통 상태의 전환을 제어하는 배선으로서 배선(W1L[i])을 도시하고, 회로(HCr)와 배선(ILB[j]) 사이의 도통 상태와 비도통 상태의 전환을 제어하는 배선으로서 배선(W2L[i])을 도시하였지만, 도 9의 (E)의 회로(MP)에서는 배선(W1L[i])과 배선(W2L[i])을 통합한 배선으로서 배선(WL[i])을 도시하였다.
또한 도 9의 (E)의 회로(MP)는 예를 들어 도 2의 연산 회로(110), 도 3의 연산 회로(120)에 적용할 수 있다.
도 9의 (F)에 나타낸 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])의 변형예이다. 도 9의 (F)의 회로(MP[i, j])는 도 9의 (A)의 회로(MP[i, j])와 마찬가지로, 회로(MC)와 회로(MCr)를 가진다. 다만 도 9의 (F)의 회로(MP[i, j])는, 회로(MC)가 배선(OLB[j])에 전기적으로 접속되지 않는 점과 회로(MCr)가 배선(OL[j])에 전기적으로 접속되지 않는 점에서 도 9의 (A)의 회로(MP[i, j])와 상이하다.
도 9의 (F)에 나타낸 배선(WL[i])은 회로(HC)와 회로(HCr)에 전기적으로 접속된다. 또한 도 9의 (F)에 나타낸 배선(XL[i])은 회로(MC)와 회로(MCr)에 전기적으로 접속된다.
도 9의 (F)의 회로(MP[i, j])는 상술한 바와 같이, 회로(MC)가 배선(OLB[j])에 전기적으로 접속되지 않고, 회로(MCr)가 배선(OL[j])에 전기적으로 접속되지 않는다. 즉 도 9의 (F)의 회로(MP[i, j])는 도 9의 (A) 내지 (E)의 회로(MP[i, j])와 달리, 회로(MC)로부터 출력된 전류는 배선(OLB[j])에 흐르지 않고, 회로(MCr)로부터 출력된 전류는 배선(OL[j])에 흐르지 않는 구성이다.
그러므로 도 9의 (F)의 회로(MP[i, j])는 제 2 데이터(zi (k-1))가 "0" 또는 "1"의 2치인 경우에, 연산 회로에 적용되는 것이 바람직하다. 예를 들어 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MP)는 회로(MC)와 배선(OL[j]) 사이를 도통 상태로 하고, 회로(MCr)와 배선(OLB[j]) 사이를 도통 상태로 한다. 또한 예를 들어 제 2 데이터(zi (k-1))가 "0"인 경우, 회로(MC) 및 회로(MCr) 각각이 출력한 전류를 배선(OL[j]) 및 배선(OLB[j]) 중 어느 쪽에도 흘리지 않도록 하기 위하여, 회로(MP)는 회로(MC)와 배선(OL[j]) 사이, 및 회로(MC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(MCr)와 배선(OL[j]) 사이, 및 회로(MCr)와 배선(OLB[j]) 사이를 비도통 상태로 한다.
도 9의 (F)의 회로(MP[i, j])가 연산 회로(110)에 적용됨으로써, 일례로서 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1"의 3치 중 어느 것이고 제 2 데이터(zi (k-1))가 "0", "1"의 2치인 경우에서의 연산을 수행할 수 있다. 또한 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1" 중 어느 2치, 예를 들어 "-1", "1"의 2치인 경우, 또는 "0", "1"의 2치인 경우에도 동작시킬 수 있다. 또한 제 1 데이터(wi (k-1) j (k))는 아날로그값 또는 다중 비트(다치)의 디지털값이어도 좋다. 구체적인 예로서는 "-1" 대신에 "음의 아날로그값"으로 하고, "1" 대신에 "양의 아날로그값"으로 하여도 좋다. 이 경우 회로(MC) 또는 회로(MCr)로부터 흐르는 전류의 크기도, 일례로서 제 1 데이터(wi (k-1) j (k))의 값의 절댓값에 따른 아날로그값이다.
도 10의 (A)에 나타낸 회로(MP[i, j])는 도 9의 (A)와 마찬가지로, 배선(OL[j]) 및 배선(OLB[j])에 제 1 데이터(wi (k-1) j (k))와 제 2 데이터(zi (k-1))의 곱에 따른 전류를 출력할 수 있는 회로이다. 또한 도 10의 (A)의 회로(MP[i, j])는 예를 들어 도 2의 연산 회로(110)에 적용할 수 있다.
도 10의 (A)의 회로(MP[i, j])는 회로(MC)와 회로(MCr)에 더하여 트랜지스터(MZ)를 가진다.
트랜지스터(MZ)의 제 1 단자는 회로(MC)의 제 1 단자와 회로(MCr)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(MZ)의 제 2 단자는 배선(VL)에 전기적으로 접속된다. 트랜지스터(MZ)의 게이트는 배선(XL[i])에 전기적으로 접속된다.
배선(VL)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 상기 정전압은 회로(MP[i, j]), 연산 회로(110) 등의 구성에 따라 결정하는 것이 바람직하다. 상기 정전압으로서는 예를 들어 고레벨 전위인 VDD, 저레벨 전위인 VSS, 접지 전위 등으로 할 수 있다.
또한 도 10의 (A)에 나타낸 배선(WL[i])은 도 2의 연산 회로(110)에서의 배선(WLS[i])에 상당한다. 배선(WL[i])은 회로(HC)와 회로(HCr)에 전기적으로 접속된다.
또한 배선(OL[j])은 회로(MC)의 제 2 단자에 전기적으로 접속된다. 또한 배선(OLB[j])은 회로(MCr)의 제 2 단자에 전기적으로 접속된다.
또한 배선(IL[j])은 회로(HC)에 전기적으로 접속되고, 배선(ILB[j])은 회로(HCr)에 전기적으로 접속된다.
도 10의 (A)의 회로(MP[i, j])에서, 회로(HC)와 회로(HCr) 각각에서 제 1 데이터에 따른 전위를 유지하는 경우의 동작에 대해서는 도 9의 (A)의 회로(MP[i, j])에서의 제 1 데이터에 따른 전위를 유지하는 동작에 대한 설명을 참조한다.
도 10의 (A)의 회로(MP[i, j])에서, 회로(MC)는 회로(MC)의 제 1 단자에 배선(VL)에 의하여 인가되는 정전압이 공급되는 경우에, 회로(HC)에 유지된 전위에 따른 전류를 회로(MC)의 제 1 단자와 제 2 단자 사이에 흘리는 기능을 가진다. 또한 회로(MCr)는 회로(MC)의 제 1 단자에 배선(VL)에 의하여 인가되는 정전압이 공급되는 경우에, 회로(HCr)에 유지된 전위에 따른 전류를 회로(MCr)의 제 1 단자와 제 2 단자 사이에 흘리는 기능을 가진다. 즉 회로(MP[i, j])의 회로(HC), 회로(HCr) 각각에 제 1 데이터(wi (k-1) j (k))에 따른 전위가 유지됨으로써, 회로(MC)의 제 1 단자와 제 2 단자 사이에 흐르는 전류의 양과, 회로(MCr)의 제 1 단자와 제 2 단자 사이에 흐르는 전류의 양을 결정할 수 있다. 또한 회로(MC)(회로(MCr))의 제 1 단자에 배선(VL)에 의하여 인가되는 정전압이 공급되지 않은 경우, 회로(MC)(회로(MCr))는 예를 들어 회로(MC)(회로(MCr))의 제 1 단자와 제 2 단자 사이에 전류를 흘리지 않는 것으로 하여도 좋다.
예를 들어 회로(HC), 회로(HCr) 각각에 "1"의 제 1 데이터(wi (k-1) j (k))에 따른 전위가 유지되어 있는 경우, 회로(MC)에 배선(VL)에 의하여 인가되는 정전압이 공급됨으로써, 회로(MC)는 회로(MC)의 제 1 단자와 제 2 단자 사이에 소정의 전류를 흘린다. 그러므로 회로(MC)와 배선(OL) 사이에 전류가 흐른다. 또한 이때 회로(MCr)는 회로(MCr)의 제 1 단자와 제 2 단자 사이에 전류를 흘리지 않는 것으로 한다. 그러므로 회로(MCr)와 배선(OLB) 사이에 전류는 흐르지 않는다. 또한 예를 들어 회로(HC), 회로(HCr) 각각에 "-1"의 제 1 데이터(wi (k-1) j (k))에 따른 전위가 유지되어 있는 경우, 회로(MC)에 배선(VL)에 의하여 인가되는 정전압이 공급됨으로써, 회로(MCr)는 회로(MCr)의 제 1 단자와 제 2 단자 사이에 소정의 전류를 흘린다. 그러므로 회로(MCr)와 배선(OLB) 사이에 전류가 흐른다. 또한 이때 회로(MC)는 회로(MC)의 제 1 단자와 제 2 단자 사이에 전류를 흘리지 않는 것으로 한다. 그러므로 회로(MC)와 배선(OL) 사이에 전류는 흐르지 않는다. 또한 예를 들어 회로(HC), 회로(HCr) 각각에 "0"의 제 1 데이터(wi (k-1) j (k))에 따른 전위가 유지되어 있는 경우, 회로(MC) 및 회로(MCr)에 배선(VL)의 정전압이 공급될지 여부에 상관없이 회로(MC)는 회로(MC)의 제 1 단자와 제 2 단자 사이에 전류를 흘리지 않고, 회로(MCr)는 회로(MCr)의 제 1 단자와 제 2 단자 사이에 전류를 흘리지 않는다. 즉 회로(MC)와 배선(OL) 사이에 전류가 흐르지 않고, 회로(MCr)와 배선(OLB) 사이에 전류는 흐르지 않는다.
또한 도 10의 (A)의 회로(MP[i, j])에서, 회로(HC), 회로(HCr)에 유지되는 제 1 데이터(wi (k-1) j (k))에 따른 전위의 구체적인 예에 대해서는 도 9의 (A)의 회로(MP[i, j])의 기재를 참조한다. 또한 도 10의 (A)의 회로(MP[i, j])에서, 회로(HC), 회로(HCr)는 도 9의 (A)의 회로(MP[i, j])와 마찬가지로, 전위가 아니라 전류, 저항값 등의 정보를 유지하는 기능을 가지고, 회로(MC), 회로(MCr)는 상기 정보에 따른 전류를 흘리는 기능을 가져도 좋다.
도 10의 (A)에 나타낸 배선(XL[i])은 도 2의 연산 회로(110)에서의 배선(XLS[i])에 상당한다. 또한 회로(MP[i, j])에 입력되는 제 2 데이터(zi (k-1))는 일례로서 배선(XL[i])의 전위, 전류 등에 따라 결정된다. 그러므로 트랜지스터(MZ)의 게이트에는 예를 들어 배선(XL[i])을 통하여 제 2 데이터(zi (k-1))에 따른 전위가 입력된다.
예를 들어 제 2 데이터(zi (k-1))가 "0", "1"의 2치 중 어느 것인 경우에 대하여 생각한다. 예를 들어 제 2 데이터(zi (k-1))가 "1"인 경우, 배선(XL[i])에는 고레벨 전위가 인가되는 것으로 한다. 이때 트랜지스터(MZ)가 온 상태가 되기 때문에, 회로(MP)는 배선(VL)과 회로(MC)의 제 1 단자 사이를 도통 상태로 하고, 배선(VL)과 회로(MCr)의 제 1 단자 사이를 도통 상태로 한다. 즉 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MC)와 회로(MCr)에 배선(VL)으로부터의 정전압이 인가된다. 또한 예를 들어 제 2 데이터(zi (k-1))가 "0"인 경우, 배선(XL[i])에는 저레벨 전위가 인가되는 것으로 한다. 이때 회로(MP)는 회로(MC)와 배선(OLB[j]) 사이를 비도통 상태로 하고, 회로(MCr)와 배선(OL[j]) 사이를 비도통 상태로 한다. 즉 제 2 데이터(zi (k-1))가 "0"인 경우, 회로(MC)와 회로(MCr)에 배선(VL)으로부터의 정전압이 인가되지 않는다.
여기서 예를 들어, 제 1 데이터(wi (k-1) j (k))가 "1"이고, 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MC)와 배선(OL) 사이에 전류가 흐르고, 회로(MCr)와 배선(OLB) 사이에 전류가 흐르지 않는 결과가 된다. 또한 예를 들어 제 1 데이터(wi (k-1) j (k))가 "-1"이고, 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MC)와 배선(OL) 사이에 전류가 흐르지 않고, 회로(MCr)와 배선(OLB) 사이에 전류가 흐르는 결과가 된다. 또한 예를 들어 제 1 데이터(wi (k-1) j (k))가 "0"이고, 제 2 데이터(zi (k-1))가 "1"인 경우, 회로(MC)와 배선(OL) 사이 및 회로(MCr)와 배선(OLB) 사이에 전류가 흐르지 않는 결과가 된다. 또한 예를 들어 제 2 데이터(zi (k-1))가 "0"인 경우, 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1" 중 어느 것이어도 회로(MC)와 배선(OL) 사이 및 회로(MCr)와 배선(OLB) 사이에 전류가 흐르지 않는 결과가 된다.
즉 도 10의 (A)의 회로(MP[i, j])는 도 9의 (F)의 회로(MP[i, j])와 마찬가지로, 일례로서 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1"의 3치 중 어느 것이고 제 2 데이터(zi (k-1))가 "0", "1"의 2치인 경우에서의 연산을 수행할 수 있다. 또한 도 9의 (F)의 회로(MP[i, j])와 마찬가지로, 도 10의 (A)의 회로(MP[i, j])는 제 1 데이터(wi (k-1) j (k))가 "-1", "0", "1" 중 어느 2치, 예를 들어 "-1", "1"의 2치인 경우, 또는 "0", "1"의 2치인 경우에도 동작시킬 수 있다. 또한 제 1 데이터(wi (k-1) j (k))는 아날로그값 또는 다중 비트(다치)의 디지털값이어도 좋다. 구체적인 예로서는 "-1" 대신에 "음의 아날로그값"으로 하고, "1" 대신에 "양의 아날로그값"으로 하여도 좋다. 이 경우 회로(MC) 또는 회로(MCr)로부터 흐르는 전류의 크기도, 일례로서 제 1 데이터(wi (k-1) j (k))의 값의 절댓값에 따른 아날로그값이다.
또한, 도 10의 (A)에 나타낸 회로(MP[i, j])는 도 10의 (B)에 나타낸 회로(MP[i, j])와 같이, 배선(IL[j])과 배선(OL[j])을 하나의 배선(OL[j])으로 통합하고, 또한 배선(ILB[j])과 배선(OLB[j])을 하나의 배선(OLB[j])으로 통합한 구성으로 변경하여도 좋다.
<연산 회로의 동작예>
다음으로 도 7의 연산 회로(140)의 동작예에 대하여 설명한다. 또한 본 동작예의 설명에서는 일례로서 도 13에 나타낸 연산 회로(140)를 사용한다.
도 13의 연산 회로(140)는, 도 7의 연산 회로(140)의 j열째에 위치하는 회로에 주목하여 도시된 것이다. 즉 도 13의 연산 회로(140)는, 도 1의 (A)에 나타낸 신경망(100)에서의 뉴런(Nj (k))에 입력되는 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))으로부터의 신호(z1 (k-1) 내지 zm (k-1))와 가중 계수(w1 (k-1) j (k) 내지 wm (k-1) j (k))의 적화 연산과, 상기 적화 연산의 결과를 사용한 활성화 함수의 연산을 수행하는 회로에 상당한다. 또한 도 13의 연산 회로(140)의 어레이부(ALP)에 포함되는 회로(MP)는 도 9의 (B)의 회로(MP)가 적용된 것으로 한다.
우선, 연산 회로(140)에서 회로(MP[1, j]) 내지 회로(MP[m, j])에 제 1 데이터(w1 (k-1) j (k) 내지 wm (k-1) j (k))가 설정된다. 제 1 데이터(wi (k-1) j (k))의 설정 방법으로서, 회로(WLD)에 의하여 배선(WLS[1]) 내지 배선(WLS[m])에 순차적으로 소정의 전위를 입력하여, 회로(MP[1, j]) 내지 회로(MP[m, j])를 순차적으로 선택하고, 선택된 회로(MP)에 포함되는 회로(MC) 및 회로(MCr) 각각의 회로(HC) 및 회로(HCr)에 대하여 회로(ILD)로부터 전환 회로(TW[j]), 배선(OL[j]), 배선(OLB[j])을 통하여 제 1 데이터에 따른 전위, 전류 등을 공급한다. 그리고 전위, 전류 등의 공급 후에, 회로(WLD)에 의하여 회로(MP[1, j]) 내지 회로(MP[m, j]) 각각을 비선택으로 함으로써, 회로(MP[1, j]) 내지 회로(MP[m, j]) 각각이 가지는 회로(MC) 및 회로(MCr) 각각의 회로(HC) 및 회로(HCr)에, 제 1 데이터(w1 (k-1) j (k) 내지 wm (k-1) j (k))에 따른 전위, 전류 등을 유지할 수 있다. 일례로서, 제 1 데이터(w1 (k-1) j (k) 내지 wm (k-1) j (k)) 각각이 양의 값인 경우에는 회로(HC)에 그 양의 값에 따른 값을 입력하고, 회로(HCr)에 0에 상당하는 값을 입력한다. 한편, 제 1 데이터(w1 (k-1) j (k) 내지 wm (k-1) j (k)) 각각이 음의 값인 경우에는 회로(HC)에 0에 상당하는 값을 입력하고, 회로(HCr)에 음의 값의 절댓값에 따른 값을 입력한다.
다음으로 회로(XLD)에 의하여, 배선(X1L[1]) 내지 배선(X1L[m]), 배선(X2L[1]) 내지 배선(X2L[m]) 각각에 제 2 데이터(z1 (k-1) 내지 zm (k-1))를 공급한다. 구체적인 일례로서, 배선(X1L[i]) 및 배선(X2L[i])에 제 2 데이터(z1 (k-1))가 공급된다. 또한 배선(X1L[i]) 및 배선(X2L[i])은 도 7에 나타낸 연산 회로(140)의 배선(XLS[i])에 상당한다.
회로(MP[1, j]) 내지 회로(MP[m, j]) 각각에 입력되는 제 2 데이터(z1 (k-1) 내지 zm (k-1))에 따라, 회로(MP[1, j]) 내지 회로(MP[m, j])에 포함되는 회로(MC) 및 회로(MCr)와 배선(OL[j]) 및 배선(OLB[j]) 사이의 도통 상태가 결정된다. 구체적인 예로서, 회로(MP[i, j])는 제 2 데이터(zi (k-1))에 따라, "회로(MC)와 배선(OL[j]) 사이가 도통되고, 회로(MCr)와 배선(OLB[j]) 사이가 도통되는" 상태와, "회로(MC)와 배선(OLB[j]) 사이가 도통되고, 회로(MCr)와 배선(OL[j]) 사이가 도통되는" 상태와, "회로(MC) 및 회로(MCr)는 각각, 배선(OL[j]) 및 배선(OLB[j])과 비도통이 되는" 상태 중 어느 하나가 된다. 일례로서, 제 2 데이터(z1 (k-1))가 양의 값인 경우에는 배선(X1L[1])에, 회로(MC)와 배선(OL[j]) 사이가 도통 상태가 되고, 회로(MCr)와 배선(OLB[j]) 사이가 도통 상태가 될 수 있는 값을 입력한다. 그리고 배선(X2L[1])에는 회로(MC)와 배선(OLB[j]) 사이가 비도통 상태가 되고, 회로(MCr)와 배선(OL[j]) 사이가 비도통 상태가 될 수 있는 값을 입력한다. 그리고 제 2 데이터(z1 (k-1))가 음의 값인 경우에는 배선(X1L[1])에, 회로(MC)와 배선(OLB[j]) 사이가 도통 상태가 되고, 회로(MCr)와 배선(OL[j]) 사이가 도통 상태가 될 수 있는 값을 입력한다. 그리고 배선(X2L[1])에는 회로(MC)와 배선(OL[j]) 사이가 비도통 상태가 되고, 회로(MCr)와 배선(OLB[j]) 사이가 비도통 상태가 될 수 있는 값을 입력한다. 그리고 제 2 데이터(z1 (k-1))가 0의 값인 경우에는 배선(X1L[1])에, 회로(MC)와 배선(OLB[j]) 사이가 비도통 상태가 되고, 회로(MCr)와 배선(OL[j]) 사이가 비도통 상태가 될 수 있는 값을 입력한다. 그리고 배선(X2L[1])에는 회로(MC)와 배선(OL[j]) 사이가 비도통 상태가 되고, 회로(MCr)와 배선(OLB[j]) 사이가 비도통 상태가 될 수 있는 값을 입력한다.
회로(MP[i, j])에 입력되는 제 2 데이터(zi (k-1))에 따라, 회로(MP[i, j])에 포함되는 회로(MC) 및 회로(MCr)와 배선(OL[j]) 및 배선(OLB[j]) 사이의 도통 상태 또는 비도통 상태가 결정되어, 회로(MC) 및 회로(MCr)와 배선(OL[j]) 및 배선(OLB[j]) 사이에서 전류의 입출력이 수행된다. 또한 상기 전류량은 회로(MP[i, j])에 설정된 제 1 데이터(wi (k-1) j (k)) 및/또는 제 2 데이터(zi (k-1))에 따라 결정된다.
예를 들어 회로(MP[i, j])에서 배선(OL[j])으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류를 I[i, j]로 하고, 배선(OLB[j])으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류를 IB[i, j]로 한다. 그리고 회로(ACTF[j])로부터 배선(OL[j])에 흐르는 전류를 Iout[j]로 하고, 배선(OLB[j])으로부터 회로(ACTF[j])에 흐르는 전류를 IBout[j]로 하면, Iout[j] 및 IBout[j]는 다음 식과 같이 나타낼 수 있다.
[수학식 5]
Figure pct00005
회로(MP[i, j])에서, 일례로서 제 1 데이터(wi (k-1) j (k))가 "+1"인 경우, 회로(MC)가 I(+1)를 배출하고, 회로(MCr)가 I(-1)를 배출하는 것으로 하고, 제 1 데이터(wi (k-1) j (k))가 "-1"인 경우, 회로(MC)가 I(-1)를 배출하고, 회로(MCr)가 I(+1)를 배출하는 것으로 하고, 제 1 데이터(wi (k-1) j (k))가 "0"인 경우, 회로(MC)가 I(-1)를 배출하고, 회로(MCr)가 I(-1)를 배출하는 것으로 한다.
또한 회로(MP[i, j])는 제 2 데이터(zi (k-1))가 "+1"인 경우에, "회로(MC)와 배선(OL[j]) 사이가 도통되고, 회로(MCr)와 배선(OLB[j]) 사이가 도통되고, 회로(MC)와 배선(OLB[j]) 사이가 비도통이 되고, 회로(MCr)와 배선(OL[j]) 사이가 비도통이 되는" 상태이고, 제 2 데이터(zi (k-1))가 "-1"인 경우에, "회로(MC)와 배선(OLB[j]) 사이가 도통되고, 회로(MCr)와 배선(OL[j]) 사이가 도통되고, 회로(MC)와 배선(OL[j]) 사이가 비도통이 되고, 회로(MCr)와 배선(OLB[j]) 사이가 비도통이 되는" 상태이고, 제 2 데이터(zi (k-1))가 "0"인 경우에, "회로(MC)와 배선(OL[j]) 사이, 및 회로(MC)와 배선(OLB[j]) 사이가 비도통이 되고, 회로(MCr)와 배선(OL[j]) 사이, 및 회로(MCr)와 OLB[j] 사이가 비도통이 되는" 상태인 것으로 한다.
이때 회로(MP[i, j])에서 배선(OL[j])으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(I[i, j])와, 배선(OLB[j])으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(IB[i, j])는 이하의 표에 나타내는 바와 같다. 또한 경우에 따라서는 I(-1)의 전류량이 0이 되도록 회로(MP[i, j])를 구성하여도 좋다. 또한 전류(I[i, j])는 회로(MC) 또는 회로(MCr)로부터 배선(OL[j])에 흐르는 전류이어도 좋다. 마찬가지로, 전류(IB[i, j])는 회로(MC) 또는 회로(MCr)로부터 배선(OLB[j])에 흐르는 전류이어도 좋다.
[표 1]
Figure pct00006
그리고 배선(OL[j]) 및 배선(OLB[j]) 각각으로부터 흐르는 Iout[j] 및 IBout[j] 각각이 회로(ACTF[j])에 입력됨으로써, 회로(ACTF[j])는 일례로서 Iout[j] 및 IBout[j]의 비교 등을 수행한다. 회로(ACTF[j])는 일례로서 상기 비교 결과에 따라, 뉴런(Nj (k))이 제 (k+1) 층의 뉴런에 송신하는 신호(zj (k))를 출력한다.
도 13의 연산 회로(140)에 의하여, 일례로서 뉴런(Nj (k))에 입력되는 뉴런(N1 (k-1)) 내지 뉴런(Nm (k-1))으로부터의 신호(z1 (k-1) 내지 zm (k-1))와 가중 계수(w1 (k- 1) j (k) 내지 wm (k-1) j (k))의 적화 연산과, 상기 적화 연산의 결과를 사용한 활성화 함수의 연산을 수행할 수 있다. 또한 도 13의 연산 회로의 어레이부(ALP)에서, n열의 회로(MP)를 제공함으로써, 도 7의 연산 회로(140)와 동등한 회로를 구성할 수 있다. 즉 도 7의 연산 회로(140)에 의하여, 뉴런(N1 (k)) 내지 뉴런(Nn (k)) 각각에서의 적화 연산과, 상기 적화 연산의 결과를 사용한 활성화 함수의 연산을 동시에 수행할 수 있다.
<<연산 회로에 포함되는 회로 등의 변경예>>
상술한 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160)는 각각 식(1.2)의 연산이 아니라 식(1.3)의 연산을 수행하는 회로로 변경할 수 있다. 식(1.3)은 식(1.2)의 적화의 결과에 바이어스를 더한 연산에 상당한다. 그러므로 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160)의 각각에서, 배선(OL) 및 배선(OLB)에 바이어스의 값을 공급하는 회로를 제공하여도 좋다.
도 14에 나타낸 연산 회로(170)는 도 11의 연산 회로(150)의 어레이부(ALP)에 회로(BS[1]) 내지 회로(BS[n])가 추가된 회로 구성이다.
회로(BS[j])는 배선(OL[j])과, 배선(OLB[j])과, 배선(WLBS)과, 배선(WXBS)에 전기적으로 접속된다.
배선(WLBS)은, 도 2의 연산 회로(110) 등의 배선(WLS[1]) 내지 배선(WLS[m]), 도 7의 연산 회로(140) 등의 배선(WL[1]) 내지 배선(WL[m])과 마찬가지로, 회로(BS[1]) 내지 회로(BS[n])에 포함되는 기록용 스위칭 소자를 온 상태 또는 오프 상태로 하기 위한 신호를 공급하는 배선으로서 기능한다. 그러므로 배선(WLBS)은 회로(WLD)에 전기적으로 접속됨으로써 회로(WLD)로부터 배선(WLBS)에 대하여 상기 신호를 공급할 수 있다.
배선(WXBS)은, 도 2의 연산 회로(110) 등의 배선(XLS[1]) 내지 배선(XLS[m])과 마찬가지로, 뉴런(Ni (k-1))으로부터 출력된 제 2 데이터(zi (k-1))에 대응하는 정보(예를 들어 전위, 전류값 등)를 회로(BS[1]) 내지 회로(BS[n])에 공급하는 배선으로서 기능한다. 그러므로 배선(WXBS)은 회로(XLD)에 전기적으로 접속됨으로써 회로(XLD)로부터 배선(WXBS)에 대하여 상기 정보를 공급할 수 있다.
또한 배선(WXBS)을, 도 7의 연산 회로(140) 등의 배선(WX1L[1]) 내지 배선(WX1L[n])과 마찬가지로, 회로(BS[1]) 내지 회로(BS[n])에 정보를 기록하기 위한 선택 신호선으로서 겸용하여도 좋다. 도 14의 연산 회로(170)에서는, 배선(WXBS)이 회로(WLD)에 전기적으로 접속되는 예를 나타내었다. 이와 같은 구성을 가지는 경우, 회로(WLD)는 배선(WLBS), 배선(WXBS)의 각각에 회로(BS[1]) 내지 회로(BS[n])에 포함되는 기록용 스위칭 소자를 온 상태 또는 오프 상태로 하기 위한 신호를 공급할 수 있다.
연산 회로(170)의 어레이부(ALP)의 j열에서 회로(MP[1, j]) 내지 회로(MP[m, j])로부터 배선(OL[j]) 또는 배선(OLB[j])에 흐르는 전류의 양은 각각 식(1.5), 식(1.6)과 같이 나타낼 수 있다. 또한 배선(OL[j]), 배선(OLB[j])은 각각 회로(BS[j])에 전기적으로 접속되어 있기 때문에, 회로(BS[j])로부터 배선(OL[j])에 흐르는 전류를 IBIAS[j]로, 회로(BS[j])로부터 배선(OLB[j])에 흐르는 전류를 IBIASB[j]로 하였을 때, 식(1.5), 식(1.6)은 각각 다음 식과 같이 재구성할 수 있다.
[수학식 6]
Figure pct00007
이에 의하여 식(1.3)의 연산으로서 바이어스가 포함되는 Iout[j] 및 IBout[j]를 생성할 수 있다. 또한 바이어스가 포함된 Iout[j] 및 IBout[j]가 회로(ACTF[j])에 입력됨으로써, 바이어스가 더해진, 뉴런(Nj (k))으로부터의 출력 신호(zj (k))를 생성할 수 있다.
도 14의 연산 회로(170)에 있어서, 회로(BS[1]) 내지 회로(BS[n])를 어레이부(ALP)에 대하여 1행 제공한 구성으로 하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 회로(BS[1]) 내지 회로(BS[n])를 어레이부(ALP)에 대하여 2행 이상 제공하여도 좋다.
상술한 어레이부(ALP), 회로(ILD), 회로(WLD), 회로(XLD), 회로(AFP), 회로(MP), 전환 회로(TW) 등의 각각에 포함되는 트랜지스터의 일부 또는 전부는 일례로서 OS 트랜지스터인 것이 바람직하다. 예를 들어 오프 전류를 낮게 하는 것이 바람직한 트랜지스터의 경우, 구체적인 예로서, 용량 소자 등에 축적된 전하를 유지하는 기능을 가지는 트랜지스터를 OS 트랜지스터로 하는 것이 바람직하다. 특히 상기 트랜지스터로서 OS 트랜지스터를 적용하는 경우, OS 트랜지스터는 특히 실시형태 5에 기재하는 트랜지스터의 구조인 것이 더 바람직하다. OS 트랜지스터의 채널 형성 영역에 포함되는 금속 산화물은 예를 들어, 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연에서 선택되는 하나 또는 복수의 재료로 할 수 있다. 특히 인듐, 갈륨, 아연으로 이루어지는 금속 산화물은 밴드 갭이 넓고, 진성(I형이라고도 함) 또는 실질적으로 진성인 반도체이고, 상기 금속 산화물의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더더욱 바람직하고, 1×1012cm-3 미만인 것이 나아가 더더욱 바람직하다. 또한 상기 금속 산화물이 채널 형성 영역에 포함되는 OS 트랜지스터의 오프 전류는 채널 폭 1μm당 10aA(1×10-17A) 이하, 바람직하게는 채널 폭 1μm당 1aA(1×10-18A) 이하, 더 바람직하게는 채널 폭 1μm당 10zA(1×10-20A) 이하, 더욱 바람직하게는 채널 폭 1μm당 1zA(1×10-21A) 이하, 더욱더 바람직하게는 채널 폭 1μm당 100yA(1×10-22A) 이하로 할 수 있다. 또한 상기 OS 트랜지스터는 금속 산화물의 캐리어 농도가 낮기 때문에, OS 트랜지스터의 온도가 변화된 경우에도 오프 전류는 낮게 유지된다. 예를 들어 OS 트랜지스터의 온도가 150℃인 경우에도 오프 전류를 채널 폭 1μm당 100zA로 할 수도 있다.
다만 본 발명의 일 형태는 상기에 한정되지 않고, 어레이부(ALP), 회로(ILD), 회로(WLD), 회로(XLD), 회로(AFP), 회로(MP), 전환 회로(TW) 등에 포함되는 트랜지스터는 OS 트랜지스터가 아니어도 좋다. OS 트랜지스터 외에는, 일례로서 채널 형성 영역에 실리콘을 포함하는 트랜지스터(Si 트랜지스터)로 하여도 좋다. 또한 실리콘으로서는 예를 들어 단결정 실리콘, 비정질 실리콘(수소화 비정질 실리콘이라고 하는 경우가 있음), 미결정 실리콘, 또는 다결정 실리콘 등을 사용할 수 있다. 또한 OS 트랜지스터, Si 트랜지스터 외의 트랜지스터로서는 예를 들어 Ge 등이 채널 형성 영역에 포함되는 한 트랜지스터, ZnSe, CdS, GaAs, InP, GaN, SiGe 등의 화합물 반도체가 채널 형성 영역에 포함되는 트랜지스터, 카본 나노 튜브가 채널 형성 영역에 포함되는 트랜지스터, 유기 반도체가 채널 형성 영역에 포함되는 트랜지스터 등을 사용할 수 있다.
또한 OS 트랜지스터의 반도체층의 금속 산화물에서는, 인듐을 포함하는 금속 산화물(예를 들어 In 산화물) 또는 아연을 포함하는 금속 산화물(예를 들어 Zn 산화물)로 n형 반도체를 제작할 수 있지만, p형 반도체는 이동도 및 신뢰성의 면에서 제작하기 어려운 경우도 있다. 그러므로 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 연산 회로(170)는 어레이부(ALP), 회로(ILD), 회로(WLD), 회로(XLD), 회로(AFP), 회로(MP) 등에 포함되는 n채널형 트랜지스터로서 OS 트랜지스터를 적용하고, p채널형 트랜지스터로서 Si 트랜지스터를 적용한 구성으로 하여도 좋다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 회로(MP)의 구체적인 구성예에 대하여 설명한다.
또한 실시형태 1에서는 회로(MP)의 부호에 어레이부(ALP) 내에서의 위치를 나타내는 [1, 1], [i, j], [m, n] 등을 부기하였지만, 본 실시형태에서는 특별히 언급되지 않는 한, 회로(MP)의 부호에 대한 [1, 1], [i, j], [m, n] 등의 기재를 생략한다.
<구성예 1>
우선, 도 9의 (B)의 회로(MP)에 적용할 수 있는 회로의 구성예에 대하여 설명한다. 도 15의 (A)에 나타낸 회로(MP)는 도 9의 (B)의 회로(MP)의 구성의 일례이고, 도 15의 (A)의 회로(MP)에 포함되는 회로(MC)는 일례로서 트랜지스터(M1) 내지 트랜지스터(M4)와 용량 소자(C1)를 가진다. 또한 예를 들어 트랜지스터(M2)와 용량 소자(C1)로 회로(HC)가 구성된다.
도 15의 (A)의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
도 15의 (A)에 도시된 트랜지스터(M1) 내지 트랜지스터(M4)는, 일례로서 채널의 상하에 게이트를 가지는 멀티 게이트 구조의 n채널형 트랜지스터이고, 트랜지스터(M1) 내지 트랜지스터(M4) 각각은 제 1 게이트와 제 2 게이트를 가진다. 특히 일례로서는 트랜지스터(M3)의 크기와 트랜지스터(M4)의 크기는 같은 것이 바람직하다. 다만 본 명세서 등에서 편의상, 일례로서 제 1 게이트를 게이트(프런트 게이트라고 기재하는 경우가 있음)로서, 제 2 게이트를 백 게이트로서 구별하여 기재하지만, 제 1 게이트와 제 2 게이트는 서로 바꿀 수 있다. 그러므로 본 명세서 등에서 "게이트"라는 용어는 "백 게이트"라는 용어와 바꿔 기재할 수 있다. 마찬가지로, "백 게이트"라는 용어는 "게이트"라는 용어와 바꿔 기재할 수 있다. 구체적인 예로서, "게이트는 제 1 배선에 전기적으로 접속되고, 백 게이트는 제 2 배선에 전기적으로 접속된다"와 같은 접속 구성은 "백 게이트는 제 1 배선에 전기적으로 접속되고, 게이트는 제 2 배선에 전기적으로 접속된다"와 같은 접속 구성으로 바꿀 수 있다. 예를 들어 도 15의 (B)에 나타낸 바와 같이, 트랜지스터(M1)의 백 게이트가 용량 소자(C1)의 제 1 단자와 트랜지스터(M2)의 제 1 단자에 전기적으로 접속되는 구성으로 하여도 좋다.
또한 본 발명의 일 형태의 반도체 장치는, 트랜지스터의 백 게이트의 접속 구성에 의존하지 않는다. 도 15의 (A)에 도시된 트랜지스터(M1) 내지 트랜지스터(M4)에서는, 백 게이트가 도시되고 상기 백 게이트의 접속 구성에 대해서는 도시되지 않았지만, 상기 백 게이트의 전기적인 접속 대상은 설계 단계에서 결정할 수 있다. 예를 들어 백 게이트를 가지는 트랜지스터에서, 그 트랜지스터의 온 전류를 높이기 위하여 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 즉 예를 들어 트랜지스터(M2)의 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 또한 예를 들어 백 게이트를 가지는 트랜지스터에서, 그 트랜지스터의 문턱 전압을 변동시키기 위하여, 또는 그 트랜지스터의 오프 전류를 작게 하기 위하여, 외부 회로 등과 전기적으로 접속되는 배선을 제공하고 상기 외부 회로 등에 의하여 트랜지스터의 백 게이트에 고정 전위 또는 가변 전위를 인가하여도 좋다. 또한 이는 도 15의 (A)뿐만 아니라, 명세서의 다른 부분에 기재되는 트랜지스터 또는 다른 도면에 도시된 트랜지스터에 대해서도 마찬가지이다.
또한 본 발명의 일 형태의 반도체 장치는 상기 반도체 장치에 포함되는 트랜지스터의 구조에 의존하지 않는다. 예를 들어 도 15의 (A)에 도시된 트랜지스터(M1) 내지 트랜지스터(M4)는, 도 15의 (C)에 나타낸 바와 같이 백 게이트를 가지지 않는 구성, 즉 싱글 게이트 구조의 트랜지스터로 하여도 좋다. 또한 일부의 트랜지스터는 백 게이트를 가지는 구성이고, 다른 일부의 트랜지스터는 백 게이트를 가지지 않는 구성이어도 좋다. 또한 이는 도 15의 (A)에 나타낸 회로도뿐만 아니라, 명세서의 다른 부분에 기재되는 트랜지스터 또는 다른 도면에 도시된 트랜지스터에 대해서도 마찬가지이다.
또한 본 명세서 등에서 트랜지스터로서 다양한 구조의 트랜지스터를 사용할 수 있다. 따라서 사용하는 트랜지스터의 종류에 한정은 없다. 트랜지스터의 일례로서는 단결정 실리콘을 가지는 트랜지스터 또는 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스털, 나노 크리스털, 세미 어모퍼스라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 가지는 트랜지스터 등을 사용할 수 있다. 또는 이들 반도체를 박막화한 박막 트랜지스터(TFT) 등을 사용할 수 있다. TFT를 사용하는 경우, 다양한 장점이 있다. 예를 들어 단결정 실리콘의 경우보다 낮은 온도에서 제조할 수 있기 때문에, 제조 비용을 삭감하거나 제조 장치를 대형화할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형 기판 위에 제조할 수 있다. 그러므로 동시에 다수의 표시 장치를 제조할 수 있기 때문에, 낮은 비용으로 제조할 수 있다. 또는 제조 온도가 낮기 때문에, 내열성이 낮은 기판을 사용할 수 있다. 그러므로 투광성을 가지는 기판 위에 트랜지스터를 제조할 수 있다. 또는 투광성을 가지는 기판 위의 트랜지스터를 사용하여, 표시 소자에서의 광의 투과를 제어할 수 있다. 또는 트랜지스터의 막 두께가 얇기 때문에 트랜지스터를 형성하는 막의 일부는 광을 투과시킬 수 있다. 그러므로 개구율을 향상시킬 수 있다.
또한 트랜지스터의 일례로서는 화합물 반도체(예를 들어 SiGe, GaAs 등) 또는 산화물 반도체(예를 들어 Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O(ITO), Sn-O, Ti-O, Al-Zn-Sn-O(AZTO), In-Sn-Zn-O 등) 등을 가지는 트랜지스터를 사용할 수 있다. 또는 이들 화합물 반도체, 또는 이들 산화물 반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이들에 의하여, 제조 온도를 낮출 수 있으므로, 예를 들어 실온에서 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 내열성이 낮은 기판, 예를 들어 플라스틱 기판 또는 필름 기판 등에 직접 트랜지스터를 형성할 수 있다. 또한 이들 화합물 반도체 또는 산화물 반도체를 트랜지스터의 채널 부분에 사용할 뿐만 아니라, 그 외의 용도로 사용할 수도 있다. 예를 들어 이러한 화합물 반도체 또는 산화물 반도체를 배선, 저항 소자, 화소 전극, 또는 투광성을 가지는 전극 등으로서 사용할 수 있다. 이들을 트랜지스터와 동시에 성막 또는 형성하는 것이 가능하기 때문에, 비용을 절감할 수 있다.
또한 트랜지스터의 일례로서는 잉크젯법 또는 인쇄법을 사용하여 형성한 트랜지스터 등을 사용할 수 있다. 이로써 실온에서 제조하거나, 저진공도에서 제조하거나, 또는 대형 기판 위에 제조하는 것이 가능하다. 따라서 마스크(레티클)를 사용하지 않아도 제조가 가능해지기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또는 레지스트를 사용하지 않고 제조하는 것이 가능하므로, 재료비가 저렴해지고 공정 수를 삭감할 수 있다. 또는 필요한 부분에만 막을 부착시키는 것이 가능하므로, 전체면에 성막한 후에 에칭하는 제조 방법보다 재료가 낭비되지 않아 비용을 절감할 수 있다.
또한 트랜지스터의 일례로서는 유기 반도체, 카본 나노 튜브 등을 가지는 트랜지스터를 사용할 수 있다. 이들에 의하여, 휠 수 있는 기판 위에 트랜지스터를 형성할 수 있다. 유기 반도체, 카본 나노 튜브 등을 가지는 트랜지스터를 사용한 장치는, 충격에 강하게 할 수 있다.
또한 트랜지스터로서는 그 외에도 다양한 구조의 트랜지스터를 사용할 수 있다. 예를 들어 트랜지스터로서 MOS형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 사용할 수 있다. 트랜지스터로서 MOS형 트랜지스터를 사용함으로써, 트랜지스터의 크기를 작게 할 수 있다. 따라서 다수의 트랜지스터를 탑재할 수 있다. 트랜지스터로서 바이폴라 트랜지스터를 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서 고속으로 회로를 동작시킬 수 있다. 또한 MOS형 트랜지스터와 바이폴라 트랜지스터를 하나의 기판에 혼재시켜 형성하여도 좋다. 이로써 저소비 전력, 소형화, 고속 동작 등을 실현할 수 있다.
또한 트랜지스터의 일례로서는 활성층의 상하에 게이트 전극이 배치된 구조의 트랜지스터를 적용할 수 있다. 활성층의 상하에 게이트 전극이 배치된 구조로 함으로써, 복수의 트랜지스터가 병렬로 접속된 회로 구성이 된다. 따라서 채널 형성 영역이 증대되기 때문에 전류값을 증가시킬 수 있다. 또는 활성층의 상하에 게이트 전극이 배치된 구조로 함으로써, 공핍층(空乏層)이 생기기 쉬워져 S값을 개선할 수 있다.
또한 트랜지스터의 일례로서는 활성층 위에 게이트 전극이 배치된 구조, 활성층 아래에 게이트 전극이 배치된 구조, 스태거 구조, 역 스태거(inverted staggered) 구조, 채널 영역을 복수의 영역으로 나눈 구조, 활성층이 병렬로 접속된 구조, 또는 활성층이 직렬로 접속된 구조 등의 트랜지스터를 사용할 수 있다. 또는 트랜지스터는 플레이너형, FIN형, TRI-GATE형, 톱 게이트형, 보텀 게이트형, 더블 게이트형(채널의 상하에 게이트가 배치됨) 등 다양한 구성으로 할 수 있다.
또한 트랜지스터의 일례로서는 활성층(또는 그 일부)에 소스 전극 및 드레인 전극 중 적어도 하나가 중첩되는 구조의 트랜지스터를 사용할 수 있다. 활성층(또는 그 일부)에 소스 전극 및 드레인 전극 중 적어도 하나가 중첩되는 구조로 함으로써, 활성층의 일부에 전하가 쌓임으로써 동작이 불안정해지는 것을 방지할 수 있다.
또한 트랜지스터의 일례로서는 LDD 영역을 제공한 구조를 적용할 수 있다. LDD 영역을 제공함으로써, 오프 전류를 저감하거나, 또는 트랜지스터의 내압(신뢰성)을 향상시킬 수 있다. 또는 LDD 영역을 제공함으로써, 포화 영역에서 동작할 때, 드레인과 소스 사이의 전압이 변화되어도, 드레인 전류가 그다지 변화되지 않고, 기울기가 평평한 전압·전류 특성을 얻을 수 있다.
예를 들어 본 명세서 등에서는 다양한 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정의 것에 한정되지 않는다. 그 기판의 일례로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 가지는 기판, 텅스텐 기판, 텅스텐·포일을 가지는 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서는 아크릴 등의 합성 수지 등이 있다. 또는 일례로서는 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등이 있다. 또는 일례로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 또는 종이류 등이 있다. 특히 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제작할 수 있다. 이러한 트랜지스터로 회로를 구성하면, 회로를 저소비 전력화하거나 고집적화할 수 있다.
또한 기판으로서 가요성 기판을 사용하고, 가요성 기판 위에 트랜지스터를 직접 형성하여도 좋다. 또는 기판과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후에 기판으로부터 분리하고 다른 기판에 전재하기 위하여 사용할 수 있다. 이때 트랜지스터를 내열성이 낮은 기판, 가요성 기판 등에도 전재할 수 있다. 또한 상술한 박리층에는, 예를 들어 텅스텐막과 산화 실리콘막과의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉 한 기판을 사용하여 트랜지스터를 형성한 후, 다른 기판으로 트랜지스터를 전치하고, 다른 기판 위에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판의 일례로서는 상술한 트랜지스터가 형성될 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견(絹), 면(綿), 마(麻)), 합성 섬유(나일론, 폴리우레탄, 폴리에스터), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 낮은 트랜지스터의 형성, 파괴되기 어려운 장치의 제작, 내열성의 부여, 경량화, 또는 박형화를 할 수 있다.
또한 소정의 기능을 실현시키기 위하여 필요한 회로 모두를 동일한 기판(예를 들어 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등)에 형성하는 것이 가능하다. 이와 같이 하여, 부품 수의 삭감에 의하여 비용을 절감하거나, 회로 부품과의 접속점의 수의 삭감에 의하여 신뢰성을 향상시킬 수 있다.
또한 소정의 기능을 실현하기 위하여 필요한 회로 모두를 동일한 기판에 형성하지 않는 것이 가능하다. 즉 소정의 기능을 실현하기 위하여 필요한 회로의 일부는 한 기판에 형성하고, 소정의 기능을 실현하기 위하여 필요한 회로의 다른 일부는 다른 기판에 형성하는 것이 가능하다. 예를 들어 소정의 기능을 실현하기 위하여 필요한 회로의 일부는 유리 기판에 형성하고, 소정의 기능을 실현하기 위하여 필요한 회로의 다른 일부는 단결정 기판(또는 SOI 기판)에 형성하는 것이 가능하다. 그리고 소정의 기능을 실현하기 위하여 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC칩이라고도 함)을 COG(Chip On Glass)에 의하여 유리 기판에 접속하고, 유리 기판에 그 IC칩을 배치하는 것이 가능하다. 또는 IC칩을 TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 인쇄 기판 등을 사용하여 유리 기판과 접속하는 것이 가능하다. 이와 같이 회로의 일부가 화소부와 동일한 기판에 형성되어 있는 것에 의하여, 부품 수의 삭감에 의하여 비용을 절감하거나, 회로 부품과의 접속점의 수의 삭감에 의하여 신뢰성을 향상시킬 수 있다. 특히 구동 전압이 큰 부분의 회로, 또는 구동 주파수가 높은 부분의 회로 등은, 소비 전력이 높아지는 경우가 많다. 따라서 이러한 회로를 화소부와는 다른 기판(예를 들어 단결정 기판)에 형성하여, IC칩을 구성한다. 이 IC칩을 사용함으로써, 소비 전력의 증가를 방지할 수 있다.
도 15의 (A)의 회로(MP)에서, 트랜지스터(M1)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1)의 제 2 단자는 트랜지스터(M3)의 제 1 단자와 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M1)의 게이트는 용량 소자(C1)의 제 1 단자와 트랜지스터(M2)의 제 1 단자에 전기적으로 접속된다. 용량 소자(C1)의 제 2 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M2)의 제 2 단자는 배선(OL)에 전기적으로 접속된다. 트랜지스터(M2)의 게이트는 배선(WL)에 전기적으로 접속된다. 트랜지스터(M3)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(WX1L)에 전기적으로 접속된다. 트랜지스터(M4)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속된다.
회로(MCr)에서, 회로(MC)와 상이한 접속 구성에 대하여 설명한다. 트랜지스터(M3r)의 제 2 단자는 배선(OL)이 아니라 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4r)의 제 2 단자는 배선(OLB)이 아니라 배선(OL)에 전기적으로 접속된다. 트랜지스터(M1r)의 제 1 단자와 용량 소자(C1r)의 제 1 단자는 배선(VEr)에 전기적으로 접속된다.
또한 도 16의 (A)에 나타낸 바와 같이, 트랜지스터(M1)의 제 1 단자는 배선(VE)이 아니라 다른 배선으로서 배선(VEm)에 전기적으로 접속되어도 좋다. 또한 마찬가지로, 트랜지스터(M1r)의 제 1 단자는 배선(VEr)이 아니라 다른 배선으로서 배선(VEmr)에 전기적으로 접속되어도 좋다. 또한 도 16의 (A)뿐만 아니라 다른 도면의 회로도에서도, 트랜지스터(M1)의 제 1 단자가 배선(VE)이 아니라 다른 배선(VEm)에 전기적으로 접속되는 구성 및/또는 트랜지스터(M1r)의 제 1 단자가 배선(VEr)이 아니라 다른 배선(VEmr)에 전기적으로 접속되는 구성으로 하여도 좋다.
또한 도 15의 (A)에 나타낸 회로(HC)에서, 트랜지스터(M1)의 게이트와, 용량 소자(C1)의 제 1 단자와, 트랜지스터(M2)의 제 1 단자의 전기적 접속점을 노드(n1)로 하였다.
회로(HC)는 실시형태 1에서 설명한 바와 같이, 일례로서 제 1 데이터에 따른 전위를 유지하는 기능을 가진다. 도 15의 (A)의 회로(MC)에 포함되는 회로(HC)에 대한 상기 전위의 유지는, 트랜지스터(M2) 및 트랜지스터(M3)를 온 상태로 하였을 때, 배선(OL)으로부터 전위를 입력하고 용량 소자(C1)에 기록하고, 그 후에 트랜지스터(M2)를 오프 상태로 함으로써 수행된다. 이로써 노드(n1)의 전위를 제 1 데이터에 따른 전위로서 유지할 수 있다. 이때 배선(OL)으로부터 전류를 입력하고, 그 전류의 크기에 따른 크기의 전위를 용량 소자(C1)에 유지할 수 있다. 그러므로 트랜지스터(M1)의 전류 특성 편차의 영향을 저감할 수 있다.
또한 트랜지스터(M1)로서는 노드(n1)의 전위를 장시간 유지하기 위하여 오프 전류가 작은 트랜지스터를 적용하는 것이 바람직하다. 오프 전류가 작은 트랜지스터로서는 예를 들어 OS 트랜지스터를 사용할 수 있다. 또한 트랜지스터(M1)로서 백 게이트를 가지는 트랜지스터를 적용하고, 백 게이트에 저레벨 전위를 인가하여 문턱 전압을 플러스 측으로 시프트시킴으로써 오프 전류를 작게 하는 구성으로 하여도 좋다.
후술하는 동작예에서, 회로(MP)에 입출력되는 전류에 대하여 간단하게 설명하기 위하여, 도 15의 (A)에 나타낸 배선(OL)의 양쪽 단부를 각각 노드(ina), 노드(outa)로 하고, 배선(OLB)의 양쪽 단부를 각각 노드(inb), 노드(outb)로 한다.
배선(VE)은 일례로서, 정전압을 공급하는 배선으로서 기능한다. 상기 정전압으로서는, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 또는 트랜지스터(M4r)가 n채널형 트랜지스터인 경우, 및/또는 도 8의 (A) 내지 (D)에 있어서 배선(VSO)이 인가하는 전위가 고레벨 전위인 경우에는, 예를 들어 저레벨 전위인 VSS, 접지 전위, 또는 이들 외의 저레벨 전위 등으로 할 수 있다. 또한 배선(VEm), 배선(VEr), 배선(VEmr)은 각각, 배선(VE)과 마찬가지로, 정전압을 공급하는 전압선으로서 기능하고, 상기 정전압으로서는 저레벨 전위인 VSS, VSS 이외의 저레벨 전위, 접지 전위 등으로 할 수 있다. 또한 상기 정전압으로서는 고레벨 전위인 VDD로 하여도 좋다. 이 경우, 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160)의 회로(ACTF[1]) 내지 회로(ACTF[n])로서 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (D), (F) 중 어느 것을 적용한 경우, 회로(ACTF[1]) 내지 회로(ACTF[n])에 전기적으로 접속된 배선(VAL)이 인가하는 정전압은 배선(VE), 배선(VEr)이 인가하는 전위(VDD)보다 높은 전위로 하는 것이 바람직하다.
또한 배선(VE), 배선(VEm), 배선(VEr), 및 배선(VEmr)의 각각이 공급하는 정전압은 서로 달라도 좋고, 일부 또는 모두가 동일하여도 좋다. 또한 배선 각각이 공급하는 전압이 동일한 경우에는, 그 배선들을 선택하여 동일한 배선으로 하여도 좋다. 예를 들어 배선(VE), 배선(VEm), 배선(VEr), 및 배선(VEmr)의 각각이 인가하는 정전압이 거의 같은 경우에는, 도 16의 (B)의 회로(MP)와 같이, 배선(VEm), 배선(VEr), 및 배선(VEmr)은 배선(VE)과 동일한 배선으로 할 수 있다. 또는 예를 들어, 배선(VE) 및 배선(VEr)의 각각이 인가하는 정전압이 거의 같은 경우, 배선(VE)과 배선(VEr)을 하나의 동일한 배선으로 할 수 있다. 또는 예를 들어, 배선(VEm), 배선(VEmr)의 각각이 인가하는 정전압이 거의 같은 경우, 배선(VEm)과 배선(VEmr)을 하나의 동일한 배선으로 할 수 있다. 마찬가지로 도 16의 (A)에서도, 예를 들어, 배선(VE)과 배선(VEr)을 하나의 동일한 배선으로 하고, 배선(VEm)과 배선(VEmr)을 하나의 동일한 배선으로 하여도 좋다. 또는 예를 들어, 배선(VE)과 배선(VEmr)을 하나의 동일한 배선으로 하고, 배선(VEm)과 배선(VEr)을 하나의 동일한 배선으로 하여도 좋다.
또한 도 15의 (A)의 회로(MP)의 구성은 상황에 따라 변경할 수 있다. 예를 들어 도 17의 (A)에 나타낸 바와 같이, 도 15의 (A)의 회로(MP)의 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)를 각각 p채널형 트랜지스터인 트랜지스터(M1p), 트랜지스터(M1pr), 트랜지스터(M3p), 트랜지스터(M3pr), 트랜지스터(M4p), 트랜지스터(M4pr)로 바꿔도 좋다. 트랜지스터(M3p), 트랜지스터(M3pr), 트랜지스터(M4p), 트랜지스터(M4pr)로서는 일례로서, SOI(Silicon On Insulator) 구조의 p채널형 트랜지스터를 적용할 수 있다. 또한 이 경우, 배선(VE) 및 배선(VEr)이 인가하는 정전압은 고레벨 전위인 VDD로 하는 것이 바람직하다. 또한 이 경우에 더하여, 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 및 연산 회로(160)의 회로(ACTF[1]) 내지 회로(ACTF[n])로서, 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (D), (F) 중 어느 것이 적용된 경우, 회로(ACTF[1]) 내지 회로(ACTF[n])에 전기적으로 접속된 배선(VAL)이 인가하는 정전압은 접지 전위 또는 VSS로 하는 것이 바람직하다. 이와 같이, 배선의 전위를 변경한 경우에는 전류가 흐르는 방향도 변경된다.
또한 마찬가지로, 트랜지스터(M2)도 p채널형 트랜지스터로 바꿔도 좋다(도시하지 않았음).
또한 예를 들어, 도 17의 (B)에 나타낸 바와 같이, 도 15의 (A)의 회로(MP)의 트랜지스터(M4), 트랜지스터(M4r)를 각각 p채널형 트랜지스터인 트랜지스터(M4p), 트랜지스터(M4pr)로 바꿔도 좋다. 또한 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4p), 트랜지스터(M4pr) 각각의 게이트에 접속되는 배선을 배선(WXL)으로서 하나로 통합함으로써, 회로(MP)는 0 이외의 제 1 데이터(예를 들어 가중 계수 등)를 유지할 수 있다.
또한 예를 들어, 도 17의 (C)에 나타낸 바와 같이, 도 15의 (A)의 회로(MP)의 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)를 각각 아날로그 스위치(AS3), 아날로그 스위치(AS4), 아날로그 스위치(AS3r), 아날로그 스위치(AS4r)로 바꿔도 좋다. 또한 도 17의 (C)에는 아날로그 스위치(AS3), 아날로그 스위치(AS4), 아날로그 스위치(AS3r), 및 아날로그 스위치(AS4r)를 동작시키기 위하여 배선(WX1LB) 및 배선(X2LB)도 도시하였다. 배선(WX1LB)은 아날로그 스위치(AS3) 및 아날로그 스위치(AS3r)에 전기적으로 접속되고, 배선(X2LB)은 아날로그 스위치(AS4) 및 아날로그 스위치(AS4r)에 전기적으로 접속된다. 배선(WX1LB)에는 배선(WX1L)에 입력되는 신호의 반전 신호가 입력되고, 배선(X2LB)에는 배선(X2L)에 입력되는 신호의 반전 신호가 입력된다. 또한 배선(WX1L)과 배선(X2L)을 하나의 배선으로서 통합하고, 또한 배선(WX1LB)과 배선(X2LB)을 하나의 배선으로서 통합하여도 좋다(도시하지 않았음). 또한 일례로서는, 아날로그 스위치(AS3), 아날로그 스위치(AS4), 아날로그 스위치(AS3r), 및 아날로그 스위치(AS4r)는 n채널형 트랜지스터와 p채널형 트랜지스터를 사용한 CMOS 구성으로 하여도 좋다.
또한 도 15의 (A) 내지 (C), 도 16의 (A) 및 (B)에 나타낸 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 크기, 예를 들어 채널 길이 및 채널 폭은 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다. 또한 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)에 흐르는 전류를 일치시킬 수 있을 가능성이 있다. 또한 마찬가지로, 도 15의 (A) 내지 (C), 도 16의 (A) 및 (B)에 나타낸 트랜지스터(M1)와 트랜지스터(M1r)의 크기는 같은 것이 바람직하다. 또한 마찬가지로, 도 15의 (A) 내지 (C), 도 16의 (A) 및 (B)에 나타낸 트랜지스터(M2)와 트랜지스터(M2r)의 크기는 같은 것이 바람직하다. 또한 마찬가지로, 도 17의 (A)에 나타낸 트랜지스터(M1p)와 트랜지스터(M1pr)의 크기는 같은 것이 바람직하다. 또한 마찬가지로, 도 17의 (A)에 나타낸 트랜지스터(M3p)와, 트랜지스터(M3pr)와, 트랜지스터(M4p), 및 트랜지스터(M4pr)의 크기는 같은 것이 바람직하다.
<<동작예>>
다음으로 도 15의 (A)에 나타낸 회로(MP)의 동작예에 대하여 설명한다. 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C)는 회로(MP)의 동작예를 나타낸 타이밍 차트이고, 각각 배선(WL), 배선(WX1L), 배선(X2L), 노드(n1), 노드(n1r)의 전위의 변동을 나타낸다. 또한 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C)에 기재된 high는 고레벨 전위를 나타내고, low는 저레벨 전위를 나타낸다. 또한 본 동작예에 있어서, 배선(OL)으로부터 노드(outa)에(또는 노드(outa)로부터 배선(OL)에) 출력되는 전류량을 IOL로 하였다. 또한 배선(OLB)으로부터 노드(outb)에(또는 노드(outb)로부터 배선(OLB)에) 출력되는 전류량을 IOLB로 하였다. 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C)에 나타낸 타이밍 차트에는 IOL, IOLB의 변화량도 도시하였다.
또한 본 동작예에서는 배선(VE) 및 배선(VEr)이 인가하는 정전압은 VSS(저레벨 전위)로 한다. 이 경우 도 8의 (A) 내지 (D)에 있어서, 배선(VSO)에는 고레벨 전위가 인가되고, 배선(VSO)으로부터 전환 회로(TW), 배선(OL)을 통하여 배선(VE) 또는 배선(VEr)에 전류가 흐르게 된다. 마찬가지로, 배선(VSO)으로부터 전환 회로(TW), 배선(OLB)을 통하여 배선(VE) 또는 배선(VEr)에 전류가 흐르게 된다.
또한 본 동작예에서는 도 8의 (A)에 있어서, 배선(VCN)이 인가하는 전위를 VSS로 한다. 배선(VCN)과 트랜지스터(M1)의 제 2 단자 사이를 도통 상태로 함으로써 트랜지스터(M1)의 제 2 단자에는 VSS가 인가된다. 자세한 사항에 대해서는 후술하지만, 이때 트랜지스터(M1)의 게이트의 전위도 VSS가 되기 때문에 트랜지스터(M1)는 오프 상태가 된다. 마찬가지로 배선(VCN)과 트랜지스터(M1r)의 제 2 단자 사이를 도통 상태로 함으로써 트랜지스터(M1r)의 제 2 단자와 게이트의 전위는 VSS가 되기 때문에 트랜지스터(M1r)는 오프 상태가 된다.
도 15의 (A)에 나타낸 회로(MP)에 있어서, 트랜지스터(M2) 및 트랜지스터(M3)가 온 상태일 때, 트랜지스터(M1)는 다이오드 접속의 구성이 된다. 그러므로 배선(OL)으로부터 회로(MC)에 전류가 흐를 때, 트랜지스터(M1)의 제 2 단자의 전위와 트랜지스터(M1)의 게이트의 전위는 거의 같게 된다. 상기 전위는 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양과 트랜지스터(M1)의 제 1 단자의 전위(여기서는 VSS) 등에 따라 결정된다. 여기서, 트랜지스터(M1)의 게이트의 전위를 용량 소자(C1)에 유지하고, 그 후에 트랜지스터(M2)를 오프 상태로 함으로써, 트랜지스터(M1)는 트랜지스터(M1)의 게이트의 전위에 따른 전류를 흘리는 전류원으로서 기능한다. 그러므로 트랜지스터(M1)의 전류 특성 편차의 영향을 저감할 수 있다.
예를 들어 트랜지스터(M2) 및 트랜지스터(M3)가 온인 상태에서 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 절류량 I1의 전류가 흘렀을 때, 트랜지스터(M1)의 게이트(노드(n1))의 전위는 V1이 되는 것으로 한다. 여기서, 트랜지스터(M2)를 오프 상태로 함으로써 V1은 회로(HC)에 의하여 유지된다. 이에 의하여 트랜지스터(M1)는 트랜지스터(M1)의 제 1 단자의 전위(VSS)와 트랜지스터(M1)의 게이트의 전위(V1)에 따른 전류량인 I1을 트랜지스터(M1)의 소스-드레인 사이에 흘릴 수 있다. 본 명세서 등에서는 이와 같은 동작을, "트랜지스터(M1)는, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양이 I1로 설정되었다", "트랜지스터(M1)는, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양이 I1로 프로그래밍되었다" 등이라고 기재한다.
본 동작예에서는 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양을 0, I1, I2의 3가지로 한다. 그러므로 트랜지스터(M1)에 설정되는 전류량은 0, I1, I2의 3가지가 된다. 예를 들어 회로(HC)에 유지된, 트랜지스터(M1)의 게이트의 전위가 VSS일 때, 트랜지스터(M1)의 제 1 단자, 제 2 단자 각각의 전위도 VSS이기 때문에, 트랜지스터(M1)의 문턱 전압이 0보다 높으면 트랜지스터(M1)는 오프 상태가 된다. 그러므로 트랜지스터(M1)의 소스-드레인 사이에 전류는 흐르지 않기 때문에, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양은 0으로 설정되어 있다고 할 수 있다. 또한 예를 들어 회로(HC)에 유지된, 트랜지스터(M1)의 게이트의 전위가 V1일 때, 트랜지스터(M1)의 문턱 전압이 V1-VSS보다 낮으면 트랜지스터(M1)는 온 상태가 된다. 이때 트랜지스터(M1)에 흐르는 전류의 양을 I1로 한다. 그러므로 트랜지스터(M1)의 게이트의 전위가 V1일 때, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양은 I1로 설정되어 있다고 할 수 있다. 또한 예를 들어 회로(HC)에 유지된, 트랜지스터(M1)의 게이트의 전위가 V2일 때, 트랜지스터(M1)의 문턱 전압이 V2-VSS보다 낮으면 트랜지스터(M1)는 온 상태가 된다. 이때 트랜지스터(M1)에 흐르는 전류의 양을 I2로 한다. 그러므로 트랜지스터(M1)의 게이트의 전위가 V2일 때, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양은 I2로 설정되어 있다고 할 수 있다.
또한 I1의 전류량은 0보다 크고 I2보다 작은 것으로 한다. 또한 전위(V1)는 VSS보다 높고 V2보다 낮은 것으로 한다. 또한 트랜지스터(M1)의 문턱 전압은 0보다 높고 V1-VSS보다 낮은 것으로 한다. 또한 I1은 예를 들어 도 8의 (A)의 설명에서의 정전류원 회로(ISC1)가 생성하는 Iut로 바꿀 수 있고, I2는 예를 들어 도 8의 (A)의 설명에서의 정전류원 회로(ISC2)가 생성하는 2Iut로 바꿀 수 있다.
또한 동작예를 설명하기 전에, 회로(MP)가 유지하는 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 다음과 같이 정의한다. 회로(HC)의 노드(n1)에 VSS가 유지되고 회로(HCr)의 노드(n1r)에 VSS가 유지되어 있을 때, 회로(MP)는 제 1 데이터(가중 계수)로서 "0"을 유지하는 것으로 한다. 회로(HC)의 노드(n1)에 V1이 유지되고 회로(HCr)의 노드(n1r)에 VSS가 유지되어 있을 때, 회로(MP)는 제 1 데이터(가중 계수)로서 "+1"을 유지하는 것으로 한다. 회로(HC)의 노드(n1)에 V2가 유지되고 회로(HCr)의 노드(n1r)에 VSS가 유지되어 있을 때, 회로(MP)는 제 1 데이터(가중 계수)로서 "+2"를 유지하는 것으로 한다. 회로(HC)의 노드(n1)에 VSS가 유지되고 회로(HCr)의 노드(n1r)에 V1이 유지되어 있을 때, 회로(MP)는 제 1 데이터(가중 계수)로서 "-1"을 유지하는 것으로 한다. 회로(HC)의 노드(n1)에 VSS가 유지되고 회로(HCr)의 노드(n1r)에 V2가 유지되어 있을 때, 회로(MP)는 제 1 데이터(가중 계수)로서 "-2"를 유지하는 것으로 한다.
또한 회로(MP)에 입력되는 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값(연산값)으로 함)을 일례로서 다음과 같이 정의한다. 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 인가되어 있을 때, 회로(MP)에는 제 2 데이터(뉴런의 신호의 값)로서 "+1"이 입력되는 것으로 한다. 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위가 인가되어 있을 때, 회로(MP)에는 제 2 데이터(뉴런의 신호의 값)로서 "-1"이 입력되는 것으로 한다. 배선(WX1L)에 저레벨 전위, 배선(X2L)에 저레벨 전위가 인가되어 있을 때, 회로(MP)에는 제 2 데이터(뉴런의 신호의 값)로서 "0"이 입력되는 것으로 한다. 또한 일례로서 고레벨 전위는, VDD 혹은 VDD보다 10% 이상 또는 20% 이상 높은 전위로 한다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M1) 및 트랜지스터(M1r)는 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1) 및 트랜지스터(M1r)는 선형 영역에서 동작하여도 좋다. 또한, 트랜지스터(M1) 및 트랜지스터(M1r)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1) 및 트랜지스터(M1r)는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 트랜지스터(M1) 및 트랜지스터(M1r)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(가중 계수)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1) 및 트랜지스터(M1r)는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1) 및 트랜지스터(M1r)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작시켜도 좋다. 또는 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
이하에서, 제 1 데이터(예를 들어 이하에서는 가중 계수로 함) 및 제 2 데이터(예를 들어 이하에서는 뉴런의 신호의 값(연산값) 등)가 각각 가질 수 있는 값의 조합마다 회로(MP)의 동작예를 설명한다.
[조건 1]
우선 일례로서, 제 1 데이터(가중 계수)가 "0"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "+1"인 경우에 대하여 생각한다. 도 18의 (A)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T2까지 사이에서는, 회로(HC) 및 회로(HCr)에 초기의 전위가 유지된다. 도 18의 (A)에서는, 예를 들어 노드(n1), 노드(n1r)에 초기의 전위로서 전위(VSS)보다 높은 전위가 유지되는 것으로 한다.
또한 배선(WL), 배선(WX1L), 배선(X2L)에는 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r) 각각의 게이트에는 저레벨 전위가 입력되기 때문에, 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 각각 오프 상태가 된다.
시각 T2부터 시각 T3까지 사이에서는, 배선(WL)과 배선(WX1L)에는 고레벨 전위가 인가된다. 이에 의하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r) 각각의 게이트에는 고레벨 전위가 입력되기 때문에, 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r)는 각각 온 상태가 된다.
또한 도 18의 (A)에는 도시하지 않았지만, 배선(OL) 및 배선(OLB)의 각각에는 초기화 전위로서 Vini가 인가된다. 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r)는 각각 온 상태이기 때문에, 회로(HC)의 노드(n1) 및 회로(HCr)의 노드(n1r) 각각의 전위는 Vini가 된다. 즉 시각 T2부터 시각 T3까지 사이에서는 회로(HC)의 노드(n1) 및 회로(HCr)의 노드(n1r) 각각의 전위의 초기화가 수행된다.
또한 초기화 전위의 Vini는 예를 들어 접지 전위로 하는 것이 바람직하다. 또한 초기화 전위의 Vini는 VSS, 접지 전위보다 높은 전위, 또는 접지 전위보다 낮은 전위로 하여도 좋다. 또한 배선(OL) 및 배선(OLB)의 각각에 인가하는 초기화 전위(Vini)는 서로 다른 전위로 하여도 좋다. 또한 배선(OL) 및 배선(OLB)의 각각에 초기화 전위(Vini)를 입력하지 않아도 된다. 또한 반드시 시각 T2부터 시각 T3까지 기간을 제공할 필요는 없다. 또는 반드시 시각 T2부터 시각 T3까지에서 초기화를 수행할 필요는 없다.
시각 T3부터 시각 T4까지 사이에서는, 배선(OL)으로부터 회로(MC)에 전위(VSS)가 입력되고, 배선(OLB)으로부터 회로(MCr)에 전위(VSS)가 입력된다. 이는 도 8의 (A)에 있어서, 스위치(SWL) 및 스위치(SWLB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 함으로써 수행된다. 이에 의하여 회로(HC)의 노드(n1)의 전위는 VSS가 되고, 회로(HCr)의 노드(n1r)의 전위는 VSS가 된다. 이에 의하여 회로(MC)에 있어서, 트랜지스터(M1)는 전류량으로서 0이 흐르도록 설정되기 때문에, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다. 또한 회로(MCr)에 있어서, 트랜지스터(M1r)는 전류량으로서 0이 흐르도록 설정되기 때문에, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면 시각 T3부터 시각 T4까지 사이에서, 트랜지스터(M1), 트랜지스터(M1r)는 오프 상태가 되기 때문에, 배선(OL)과 배선(VE) 사이는 비도통 상태가 되고, 배선(OLB)과 배선(VEr) 사이는 비도통 상태가 된다.
시각 T4부터 시각 T5까지 사이에서는, 배선(WL)과 배선(WX1L)에는 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r) 각각의 게이트에는 저레벨 전위가 입력되기 때문에, 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 트랜지스터(M3r)는 각각 오프 상태가 된다. 트랜지스터(M2), 트랜지스터(M2r)가 오프 상태가 됨으로써, 회로(HC)의 노드(n1)의 전위(VSS)가 유지되고, 회로(HCr)의 노드(n1r)의 전위(VSS)가 유지된다. 또한 트랜지스터(M3)가 오프 상태가 됨으로써 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않게 된다. 또한 마찬가지로, 트랜지스터(M3r)가 오프 상태가 됨으로써 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않게 된다.
시각 T1부터 시각 T5까지의 동작에 의하여, 회로(MP)의 제 1 데이터(가중 계수)로서 "0"이 설정된다. 또한 회로(MP)에 제 1 데이터(가중 계수)가 설정된 후에는, 도 8의 (A)에 있어서 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 및 스위치(SWLB)를 오프 상태로 하여도 좋다. 또한 회로(MP)에 가중 계수가 설정된 후(예를 들어 시각 T4부터 시각 T5까지 사이 등)에, 스위치(SWH) 및 스위치(SWHB)를 온 상태로 하여, 배선(OL) 및 배선(OLB)의 전위를 배선(VCN2)이 인가하는 전위(예를 들어 고레벨 전위로 할 수 있음)로 프리차지하여도 좋다. 배선(OL) 및 배선(OLB)을 고레벨 전위로 프리차지한 후에는, 스위치(SWH) 및 스위치(SWHB)를 오프 상태로 하여도 좋다.
시각 T5 이후에 있어서, 회로(MP)로의 뉴런의 신호(연산값) "+1"의 입력으로서, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 고레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 온 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 또한 트랜지스터(M1)는 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 회로(MC)에 있어서 배선(OL), 및 배선(OLB)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 마찬가지로 트랜지스터(M1r)는 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 회로(MCr)에 있어서 배선(OL), 및 배선(OLB)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 이러한 식으로 함으로써, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 전후로 변화되지 않는다. 그러므로 회로(AFP)와 배선(OL) 사이에 전류(IOL)는 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "0"으로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "+1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "0"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL) 및 전류(IOLB)가 각각 변화되지 않는 경우에 대응한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
또한 제 1 데이터(예를 들어 가중 계수 등)는 한번 입력하고 나면 그 값을 갱신하지 않고, 제 2 데이터(뉴런의 신호의 값 또는 연산값 등)만을 변경함으로써, 복수의 적화 연산 처리를 수행할 수 있다. 이 경우 제 1 데이터(가중 계수)의 갱신이 불필요하게 되기 때문에 소비 전력을 저감할 수 있다. 또한 제 1 데이터(가중 계수)의 갱신을 줄이기 위해서는 제 1 데이터(가중 계수)를 장기간 유지할 필요가 있다. 이때 예를 들어 OS 트랜지스터를 사용하면, 오프 전류가 작은 것을 이용하여 제 1 데이터(가중 계수)를 장기간 유지할 수 있게 된다.
[조건 2]
다음으로 일례로서 제 1 데이터(가중 계수)가 "+1"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "+1"인 경우에 대하여 생각한다. 도 18의 (B)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T3까지 사이의 동작에 대해서는 조건 1의 시각 T1부터 시각 T3까지 사이의 동작과 같기 때문에 조건 1의 시각 T1부터 시각 T3까지 사이의 동작에 대한 설명을 참조한다.
시각 T3부터 시각 T4까지 사이에서는, 배선(OL)으로부터 회로(MC)에 전류량으로서 I1이 입력되고, 배선(OLB)으로부터 회로(MCr)에 전위(VSS)가 입력된다. 이는 도 8의 (A)에 있어서, 스위치(SWI) 및 스위치(SWLB)를 온 상태로 하고, 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 함으로써 수행된다. 이에 의하여 회로(HC)의 노드(n1)의 전위는 V1이 되고, 회로(HCr)의 노드(n1r)의 전위는 VSS가 된다. 이에 의하여 회로(MC)에 있어서, 트랜지스터(M1)는 전류량으로서 I1이 흐르도록 설정되기 때문에, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 I1이 흐른다. 또한 회로(MCr)에 있어서, 트랜지스터(M1r)는 전류량으로서 0이 흐르도록 설정되기 때문에, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
시각 T4부터 시각 T5까지 사이에서는, 배선(WL)과 배선(WX1L)에는 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r) 각각의 게이트에는 저레벨 전위가 입력되기 때문에, 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r)는 각각 오프 상태가 된다. 트랜지스터(M2) 및 트랜지스터(M2r)가 오프 상태가 됨으로써, 회로(HC)의 노드(n1)의 전위(V1)가 유지되고, 회로(HCr)의 노드(n1r)의 전위(VSS)가 유지된다. 또한 트랜지스터(M3)가 오프 상태가 됨으로써 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않게 된다. 또한 마찬가지로, 트랜지스터(M3r)가 오프 상태가 됨으로써 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않게 된다.
시각 T1부터 시각 T5까지의 동작에 의하여, 회로(MP)의 제 1 데이터(가중 계수)로서 "+1"이 설정된다. 또한 회로(MP)에 제 1 데이터(가중 계수)가 설정된 후에는, 도 8의 (A)에 있어서 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB)를 오프 상태로 하여도 좋다. 또한 회로(MP)에 제 1 데이터(가중 계수)가 설정된 후에, 스위치(SWH) 및 스위치(SWHB)를 온 상태로 하여, 배선(OL) 및 배선(OLB)을 배선(VCN2)이 인가하는 전위(예를 들어 고레벨 전위로 할 수 있음)로 프리차지하여도 좋다. 배선(OL) 및 배선(OLB)을 고레벨 전위로 프리차지한 후에는, 스위치(SWH) 및 스위치(SWHB)를 오프 상태로 하여도 좋다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "+1"의 입력으로서, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 고레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 온 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 회로(MC)에 있어서, 트랜지스터(M3)가 온 상태이고, 또한 트랜지스터(M1)가 온 상태가 되기 때문에(전류량으로서 I1이 흐르도록 설정되어 있고, 또한 트랜지스터(M1)의 제 2 단자에 배선(OL)의 전위가 입력되기 때문에), 배선(OL)으로부터 배선(VE)까지 사이에 전류가 흐른다. 또한 회로(MC)에 있어서, 트랜지스터(M4)가 오프 상태이기 때문에, 배선(OLB)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 한편, 회로(MCr)에 있어서, 트랜지스터(M3r)가 온 상태이지만, 트랜지스터(M1r)가 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 배선(OLB)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 또한 회로(MCr)에 있어서, 트랜지스터(M4r)가 오프 상태이기 때문에, 배선(OL)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 이러한 식으로 함으로써, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL)는 시각 T5 이후에 I1 증가되고, 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 전후로 변화되지 않는다. 그러므로 회로(AFP)와 배선(OL) 사이에 전류량(I1)의 전류(IOL)가 흐르고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "+1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 "+1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "+1"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+1"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 I1 증가하고, 전류(IOLB)가 변화되지 않는 경우에 대응한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+1"이 되는 결과는, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
또한 본 조건의 시각 T3부터 시각 T4까지 사이에서, 예를 들어 배선(OL)으로부터 회로(MC)에 흐르는 전류를 I1이 아니라 I2로 설정함으로써 회로(HC)에 V2를 유지할 수 있다. 이에 의하여 회로(MP)의 제 1 데이터(가중 계수)로서 "+2"가 설정된다. 제 1 데이터(가중 계수)를 "+2"로 하고, 회로(MP)에 입력되는 뉴런의 신호를 "+1"로 함으로써, 식(1.1)에서 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "+2"가 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+2"가 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 I2 증가하고, 전류(IOLB)가 변화되지 않는 경우에 대응한다. 이러한 식으로, 회로(MCr)에 있어서 회로(HCr)에 VSS를 유지하고, 또한 회로(MC)에 있어서 전류량(I1) 이외를 설정함으로써, 회로(MP)의 제 1 데이터(가중 계수)로서 "+1" 이외의 양의 값을 설정할 수 있다.
[조건 3]
다음으로 일례로서 제 1 데이터(가중 계수)가 "-1"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "+1"인 경우에 대하여 생각한다. 도 18의 (C)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T3까지 사이의 동작에 대해서는 조건 1의 시각 T1부터 시각 T3까지 사이의 동작과 같기 때문에 조건 1의 시각 T1부터 시각 T3까지 사이의 동작에 대한 설명을 참조한다.
시각 T3부터 시각 T4까지 사이에서는, 배선(OL)으로부터 회로(MC)에 전위(VSS)가 입력되고, 배선(OLB)으로부터 회로(MCr)에 전류량으로서 I1이 입력된다. 이는 도 8의 (A)에 있어서, 스위치(SWIB) 및 스위치(SWL)를 온 상태로 하고, 스위치(SWI), 스위치(SWO), 스위치(SWOB), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 함으로써 수행된다. 이에 의하여 회로(HC)의 노드(n1)의 전위는 VSS가 되고, 회로(HCr)의 노드(n1r)의 전위는 V1이 된다. 이에 의하여 회로(MC)에 있어서, 트랜지스터(M1)는 전류량으로서 0이 흐르도록 설정되기 때문에, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다. 또한 회로(MCr)에 있어서, 트랜지스터(M1r)는 전류량으로서 I1이 흐르도록 설정되기 때문에, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류량으로서 I1이 흐른다.
시각 T4부터 시각 T5까지 사이에서는, 배선(WL)과 배선(WX1L)에는 저레벨 전위가 인가된다. 이에 의하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r) 각각의 게이트에는 저레벨 전위가 입력되기 때문에, 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M3), 및 트랜지스터(M3r)는 각각 오프 상태가 된다. 트랜지스터(M2) 및 트랜지스터(M2r)가 오프 상태가 됨으로써, 회로(HC)의 노드(n1)의 전위(VSS)가 유지되고, 회로(HCr)의 노드(n1r)의 전위(V1)가 유지된다. 또한 트랜지스터(M3)가 오프 상태가 됨으로써 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않게 된다. 또한 마찬가지로, 트랜지스터(M3r)가 오프 상태가 됨으로써 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않게 된다.
시각 T1부터 시각 T5까지의 동작에 의하여, 회로(MP)의 제 1 데이터(가중 계수)로서 "-1"이 설정된다. 또한 회로(MP)에 제 1 데이터(가중 계수)가 설정된 후에는, 도 8의 (A)에 있어서 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 및 스위치(SWLB)를 오프 상태로 하여도 좋다. 또한 회로(MP)에 제 1 데이터(가중 계수)가 설정된 후에, 스위치(SWH) 및 스위치(SWHB)를 온 상태로 하여, 배선(OL) 및 배선(OLB)을 배선(VCN2)이 인가하는 전위(예를 들어 고레벨 전위로 할 수 있음)로 프리차지하여도 좋다. 배선(OL) 및 배선(OLB)을 고레벨 전위로 프리차지한 후에는, 스위치(SWH) 및 스위치(SWHB)를 오프 상태로 하여도 좋다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "+1"의 입력으로서, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 고레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 온 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 회로(MC)에 있어서, 트랜지스터(M3)가 온 상태이지만, 트랜지스터(M1)가 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 배선(OL)으로부터 배선(VE)까지 사이에 전류가 흐르지 않는다. 또한 회로(MC)에 있어서, 트랜지스터(M4)가 오프 상태이기 때문에, 배선(OLB)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 한편, 회로(MCr)에 있어서, 트랜지스터(M3r)가 온 상태이고, 또한 트랜지스터(M1r)가 온 상태이기 때문에(전류량으로서 I1이 흐르도록 설정되어 있고, 또한 트랜지스터(M1r)의 제 2 단자에 배선(OLB)의 전위가 입력되기 때문에), 배선(OLB)으로부터 배선(VEr)까지 사이에 전류가 흐른다. 또한 회로(MCr)에 있어서, 트랜지스터(M4r)가 오프 상태이기 때문에, 배선(OL)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 이러한 식으로 함으로써, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL)는 시각 T5 전후로 변화되지 않고, 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 이후에 I1 증가한다. 그러므로 회로(AFP)와 배선(OL) 사이를 전류 IOL은 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이를 전류량 I1의 전류 IOLB가 흐른다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "-1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "+1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "-1"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-1"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되지 않고, 전류(IOLB)는 I1 증가되는 경우에 대응한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-1"이 되는 결과는, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
또한 본 조건의 시각 T3부터 시각 T4까지 사이에서, 예를 들어 배선(OLB)으로부터 회로(MCr)에 흐르는 전류를 I1이 아니라 I2로 설정함으로써 회로(HCr)에 V2를 유지할 수 있다. 이에 의하여 회로(MP)의 제 1 데이터(가중 계수)로서 "-2"가 설정된다. 제 1 데이터(가중 계수)를 "-2"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 "+1"로 함으로써, 식(1.1)에서 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "-2"가 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-2"가 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되지 않고, 전류(IOLB)가 I2 증가되는 경우에 대응한다. 이러한 식으로, 회로(MC)에 있어서 회로(HC)에 VSS를 유지하고, 또한 회로(MCr)에 있어서 전류량으로서 I1 이외를 설정함으로써, 회로(MP)의 가중 계수로서 "-1" 이외의 음의 값을 설정할 수 있다.
[조건 4]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)를 "0"으로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하는 경우의 회로(MP)의 동작에 대하여 생각한다. 도 19의 (A)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 1의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 1의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "-1"의 입력으로서, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 저레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 고레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 오프 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 온 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 비도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 및 스위치(SWLB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 또한 트랜지스터(M1)는 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 회로(MC)에 있어서 배선(OL), 및 배선(OLB)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 즉 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 전후로 변화되지 않는다. 마찬가지로 트랜지스터(M1r)는 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 회로(MCr)에 있어서 배선(OL), 및 배선(OLB)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 즉 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)도 시각 T5 전후로 변화되지 않는다. 그러므로 회로(AFP)와 배선(OL) 사이에 전류(IOL)는 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "0"으로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "0"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL) 및 전류(IOLB)가 각각 변화되지 않는 경우에 대응하고, 이는 조건 1의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는 조건 1과 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
[조건 5]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)를 "+1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하는 경우의 회로(MP)의 동작에 대하여 생각한다. 도 19의 (B)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 2의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 2의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "-1"의 입력으로서, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 저레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 고레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 오프 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 온 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 비도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 회로(MC)에 있어서, 트랜지스터(M3)가 오프 상태이기 때문에, 배선(OL)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 또한 회로(MC)에 있어서, 트랜지스터(M4)가 온 상태이고, 또한 트랜지스터(M1)가 온 상태이기 때문에(전류량으로서 I1이 흐르도록 설정되어 있고, 또한 트랜지스터(M1)의 제 2 단자에 배선(OL)의 전위가 입력되기 때문에), 배선(OLB)으로부터 배선(VE)까지 사이에 전류가 흐른다. 한편, 회로(MCr)에 있어서, 트랜지스터(M3r)가 오프 상태이기 때문에, 배선(OLB)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 또한 회로(MCr)에 있어서, 트랜지스터(M4r)는 온 상태이지만, 트랜지스터(M1r)가 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 배선(OL)으로부터 배선(VEr)까지 사이에 전류가 흐르지 않는다. 이러한 식으로 함으로써, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL)는 시각 T5 전후로 변화되지 않고, 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 이후에 I1 증가한다. 그러므로 회로(AFP)와 배선(OL) 사이를 전류 IOL은 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이를 전류량 I1의 전류 IOLB가 흐른다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "+1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "-1"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-1"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되지 않고, 전류(IOLB)는 I1 증가되는 경우에 대응하고, 이는 조건 3의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-1"이 되는 결과는 조건 3과 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
또한 조건 2에서도 기재한 바와 같이, 본 조건의 시각 T3부터 시각 T4까지 사이에서, 예를 들어 배선(OL)으로부터 회로(MC)에 흐르는 전류를 I1이 아니라 I2로 설정하여, 회로(HC)에 V2를 유지하여도 좋다. 이에 의하여 회로(MP)의 제 1 데이터(가중 계수)로서 "+2"가 설정된다. 제 1 데이터(가중 계수)를 "+2"로 하고, 회로(MP)에 입력되는 뉴런의 신호를 "-1"로 함으로써, 식(1.1)에서 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "-2"가 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "-2"가 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되지 않고, 전류(IOLB)가 I2 증가되는 경우에 대응한다. 이러한 식으로, 회로(MCr)에 있어서 회로(HCr)에 VSS를 유지하고, 또한 회로(MC)에 있어서 전류량(I1) 이외를 설정함으로써, 회로(MP)의 가중 계수로서 "+1" 이외의 양의 값을 설정할 수 있다.
[조건 6]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)를 "-1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하는 경우의 회로(MP)의 동작에 대하여 생각한다. 도 19의 (C)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 3의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 3의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "-1"의 입력으로서, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위가 입력된다. 이때 트랜지스터(M3) 및 트랜지스터(M3r) 각각의 게이트에 저레벨 전위가 입력되고, 트랜지스터(M4) 및 트랜지스터(M4r) 각각의 게이트에 고레벨 전위가 입력된다. 그러므로 트랜지스터(M3) 및 트랜지스터(M3r)는 각각 오프 상태가 되고, 트랜지스터(M4) 및 트랜지스터(M4r)는 각각 온 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 및 회로(MCr)와 배선(OLB) 사이가 비도통 상태가 되고, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 도통 상태가 된다.
이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 한다. 회로(MC)에 있어서, 트랜지스터(M3)가 오프 상태이기 때문에, 배선(OL)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 또한 회로(MC)에 있어서, 트랜지스터(M4)가 온 상태이지만, 트랜지스터(M1)가 오프 상태이기 때문에(전류량으로서 0이 흐르도록 설정되어 있기 때문에), 배선(OLB)으로부터 배선(VE)까지 사이에 전류는 흐르지 않는다. 한편, 회로(MCr)에 있어서, 트랜지스터(M3r)가 오프 상태이기 때문에, 배선(OLB)으로부터 배선(VEr)까지 사이에 전류는 흐르지 않는다. 또한 회로(MCr)에 있어서, 트랜지스터(M4r)가 온 상태이고, 트랜지스터(M1r)가 온 상태이기 때문에(전류량으로서 I1이 흐르도록 설정되어 있고, 또한 트랜지스터(M1r)의 제 2 단자에 배선(OLB)의 전위가 입력되기 때문에), 배선(OL)으로부터 배선(VEr)까지 사이에 전류가 흐른다. 이러한 식으로 함으로써, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL)는 시각 T5 이후에 I1 증가되고, 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 시각 T5 전후로 변화되지 않는다. 그러므로 회로(AFP)와 배선(OL) 사이에 전류량(I1)의 전류(IOL)가 흐르고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "-1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "-1"로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "+1"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+1"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되고, 전류(IOLB)가 변화되지 않는 경우에 대응하고, 이는 조건 2의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+1"이 되는 결과는 조건 2와 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
또한 조건 3에서도 기재한 바와 같이, 본 조건의 시각 T3부터 시각 T4까지 사이에서, 예를 들어 배선(OLB)으로부터 회로(MCr)에 흐르는 전류를 I1이 아니라 I2로 설정하여, 회로(HCr)에 V2를 유지하여도 좋다. 이에 의하여 회로(MP)의 제 1 데이터(가중 계수)로서 "-2"가 설정된다. 제 1 데이터(가중 계수)를 "-2"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 "-1"로 함으로써, 식(1.1)으로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "+2"가 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "+2"가 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL)가 변화되지 않고, 전류(IOLB)가 I2 증가되는 경우에 대응한다. 이러한 식으로, 회로(MC)에 있어서 회로(HC)에 VSS를 유지하고, 또한 회로(MCr)에 있어서 전류량(I1) 이외를 설정함으로써, 회로(MP)의 가중 계수로서 "-1" 이외의 음의 값을 설정할 수 있다.
[조건 7]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)가 "0"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "0"인 경우를 조건 7로 하고, 회로(MP)의 동작에 대하여 생각한다. 도 20의 (A)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 1의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 1의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "0"의 입력으로서, 배선(WX1L)에 저레벨 전위가 입력되고, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 이 동작에 의하여, 회로(MC)와 배선(OL) 사이, 회로(MCr)와 배선(OLB) 사이, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
그러므로 회로(MC)에 있어서, 트랜지스터(M1)에 흐르는 설정된 전류량에 상관없이, 배선(OL)으로부터 배선(VE) 및 배선(VEr) 중 한쪽까지 사이에 전류는 흐르지 않는다. 마찬가지로 회로(MCr)에 있어서, 트랜지스터(M1r)에 흐르는 설정된 전류량에 상관없이, 배선(OLB)으로부터 배선(VE) 및 배선(VEr) 중 다른 쪽까지 사이에도 전류는 흐르지 않는다. 즉 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 각각 시각 T5 전후로 변화되지 않는다.
또한 이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 함으로써, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 하여도, 상술한 바와 같이 회로(AFP)와 배선(OL) 사이에 전류(IOL)는 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "0"으로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "0"으로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "0"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL) 및 전류(IOLB)가 각각 변화되지 않는 경우에 대응하고, 이는 조건 1, 조건 4의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는 조건 1, 조건 4와 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
[조건 8]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)가 "+1"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "0"인 경우를 조건 8로 하고, 회로(MP)의 동작에 대하여 생각한다. 도 20의 (B)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 2의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 2의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값))"0"의 입력으로서, 배선(WX1L)에 저레벨 전위가 입력되고, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 조건 7과 마찬가지로, 이 동작에 의하여, 트랜지스터(M1) 및 트랜지스터(M1r)의 각각에 흐르는 설정된 전류량에 상관없이, 회로(MC)와 배선(OL) 사이, 회로(MCr)와 배선(OLB) 사이, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다. 그러므로 배선(OL)으로부터 배선(VE) 및 배선(VEr) 중 한쪽까지 사이에 전류는 흐르지 않고, 또한 배선(OLB)으로부터 배선(VE) 및 배선(VEr) 중 다른 쪽까지에도 전류는 흐르지 않기 때문에, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 각각 시각 T5 전후로 변화되지 않는다.
또한 이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 및 스위치(SWLB)를 오프 상태로 함으로써, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 하여도, 상술한 바와 같이 회로(AFP)와 배선(OL) 사이에 전류(IOL)는 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "+1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "0"으로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "0"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL) 및 전류(IOLB)가 각각 변화되지 않는 경우에 대응하고, 이는 조건 1, 조건 4, 조건 7의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는 조건 1, 조건 4, 조건 7과 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
[조건 9]
본 조건에서는 일례로서, 제 1 데이터(가중 계수)가 "-1"이고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))가 "0"인 경우를 조건 9로 하고, 회로(MP)의 동작에 대하여 생각한다. 도 20의 (C)는 이 경우에서의 회로(MP)의 타이밍 차트이다.
시각 T1부터 시각 T5까지 사이의 동작에 대해서는 조건 3의 시각 T1부터 시각 T5까지 사이의 동작과 같기 때문에 조건 3의 시각 T1부터 시각 T5까지 사이의 동작에 대한 설명을 참조한다.
시각 T5 이후에 있어서, 회로(MP)로의 제 2 데이터(뉴런의 신호의 값(연산값)) "0"의 입력으로서, 배선(WX1L)에 저레벨 전위가 입력되고, 배선(X2L)에 저레벨 전위가 입력된다. 이때 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r) 각각의 게이트에 저레벨 전위가 입력된다. 그러므로 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)는 각각 오프 상태가 된다. 즉 조건 7과 마찬가지로, 이 동작에 의하여, 트랜지스터(M1) 및 트랜지스터(M1r)의 각각에 흐르는 설정된 전류량에 상관없이, 회로(MC)와 배선(OL) 사이, 회로(MCr)와 배선(OLB) 사이, 회로(MC)와 배선(OLB) 사이, 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다. 그러므로 배선(OL)으로부터 배선(VE) 및 배선(VEr) 중 한쪽까지 사이에 전류는 흐르지 않고, 또한 배선(OLB)으로부터 배선(VE) 및 배선(VEr) 중 다른 쪽까지에도 전류는 흐르지 않기 때문에, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL) 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)는 각각 시각 T5 전후로 변화되지 않는다.
또한 이때 도 8의 (A)에 있어서, 스위치(SWO) 및 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 및 스위치(SWHB)를 오프 상태로 함으로써, 배선(OL) 및 배선(OLB)의 각각과 회로(AFP) 사이를 도통 상태로 하여도, 상술한 바와 같이 회로(AFP)와 배선(OL) 사이에 전류(IOL)는 흐르지 않고, 또한 회로(AFP)와 배선(OLB) 사이에 전류(IOLB)는 흐르지 않는다.
또한 본 조건에서는, 제 1 데이터(가중 계수)를 "-1"로 하고, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값(연산값))를 "0"으로 하였기 때문에, 식(1.1)을 사용하면, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱은 "0"이 된다. 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는, 회로(MP)의 동작에 있어서 시각 T5 이후에 전류(IOL) 및 전류(IOLB)가 각각 변화되지 않는 경우에 대응하고, 이는 조건 1, 조건 4, 조건 7, 조건 8의 회로 동작의 결과와 일치한다. 또한 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 "0"이 되는 결과는 조건 1, 조건 4, 조건 7, 조건 8과 마찬가지로, 도 8의 (A)에 있어서 회로(AFP)로부터 신호(zj (k))로서 출력된다.
상술한 조건 1 내지 조건 9의 동작예의 결과를 이하의 표에 정리하였다. 또한 이하의 표에서는 고레벨 전위를 high라고 기재하고, 저레벨 전위를 low라고 기재한다.
[표 2]
Figure pct00008
여기서는, 배선(OL) 및 배선(OLB)에 회로(MC), 회로(MCr)가 하나씩 접속되는 경우를 일례로서 나타내었다. 이에 대하여 도 2, 도 3, 도 4, 도 7, 도 11, 도 12, 도 14 등에 나타낸 바와 같이, 배선(OL) 및 배선(OLB)에 회로(MC), 회로(MCr)가 복수 개씩 접속되는 경우에는 회로(MC), 회로(MCr) 각각으로부터 출력되는 전류가 키르히호프의 전류 법칙에 기초하여 합쳐진다. 그 결과, 합의 연산이 수행된다. 즉 회로(MC), 회로(MCr)에서 곱의 연산이 수행되고, 복수의 회로(MC), 복수의 회로(MCr)로부터의 전류를 합침으로써 합의 연산이 수행된다. 이상의 결과, 적화 연산 처리가 수행된다.
또한 회로(MP)의 동작에서, 제 1 데이터(가중 계수)를 "+1", "-1"의 2치만으로 하고, 제 2 데이터(뉴런의 신호의 값)를 "+1", "-1"의 2치만으로 하여 계산을 수행함으로써, 회로(MP)는 배타적 논리합의 부정 회로(일치 회로)와 같은 동작을 수행할 수 있다.
또한 회로(MP)의 동작에서, 제 1 데이터(가중 계수)를 "+1", "0"의 2치만으로 하고, 제 2 데이터(뉴런의 신호의 값)를 "+1", "0"의 2치만으로 하여 계산을 수행함으로써, 회로(MP)는 논리곱 회로와 같은 동작을 수행할 수 있다.
또한 본 동작예에서는 회로(MP)의 회로(MC) 및 회로(MCr)가 각각 가지는 회로(HC), 회로(HCr)에 유지되는 전위를 VSS, V1, V2 등과 같이 다치로 하였지만 회로(HC), 회로(HCr)에는 2치 또는 아날로그값을 나타내는 전위를 유지하여도 좋다. 예를 들어 제 1 데이터(가중 계수)가 "양의 아날로그값"인 경우에는, 회로(HC)의 노드(n1)에 고레벨의 아날로그 전위가 유지되고, 회로(HCr)의 노드(n1r)에 저레벨 전위가 유지된다. 제 1 데이터(가중 계수)가 "음의 아날로그값"인 경우에는, 예를 들어 회로(HC)의 노드(n1)에 저레벨 전위가 유지되고, 회로(HCr)의 노드(n1r)에 고레벨의 아날로그 전위가 유지된다. 그래서 전류(IOL) 및 전류(IOLB)의 전류 크기는 아날로그 전위에 따른 크기가 된다. 또한 회로(HC), 회로(HCr)에 아날로그값을 나타내는 전위를 유지하는 것은, 도 15의 (A)의 회로(MP)의 동작예에 한정되지 않고, 본 명세서 등에 나타내는 다른 회로(MP)에 대하여 수행하여도 좋다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 2>
다음으로 도 15의 (A) 내지 (C), 도 16의 (A), (B) 각각의 회로 구성과는 다른, 도 9의 (B)에 도시된 회로(MP)에 적용할 수 있는 회로의 구성예에 대하여 설명한다.
도 21의 (A)에 나타낸 회로(MP)는 도 9의 (B)의 회로(MP)의 구성예를 나타낸 것이고, 도 15의 (A)의 회로(MP)와의 차이는 트랜지스터(M2)의 제 2 단자가 배선(OL)이 아니라 트랜지스터(M1)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속되는 점과, 트랜지스터(M2r)의 제 2 단자가 배선(OLB)이 아니라 트랜지스터(M1r)의 제 2 단자와, 트랜지스터(M3r)의 제 1 단자와, 트랜지스터(M4r)의 제 1 단자에 전기적으로 접속되는 점이다.
도 21의 (A)의 회로(MP)는 도 15의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 도 9의 (B)에 도시된 회로(MP)에 적용할 수 있는, 도 21의 (A)와는 다른 회로의 구성예에 대하여 설명한다. 도 21의 (B)에 나타낸 회로(MP)는 도 9의 (B)의 회로(MP)의 구성예를 나타낸 것이고, 도 15의 (A)의 회로(MP)와의 차이는 회로(MC)에 트랜지스터(M1c)가 포함되고, 또한 트랜지스터(M4)의 제 1 단자가 트랜지스터(M1)의 제 2 단자와 트랜지스터(M3)의 제 2 단자가 아니라 트랜지스터(M1c)에 전기적으로 접속되는 점과, 회로(MCr)에 트랜지스터(M1cr)가 포함되고, 또한 트랜지스터(M4r)의 제 1 단자가 트랜지스터(M1r)의 제 2 단자와 트랜지스터(M3r)의 제 2 단자가 아니라 트랜지스터(M1cr)에 전기적으로 접속되는 점이다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M1c) 및 트랜지스터(M1cr)는 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1c) 및 트랜지스터(M1cr)는 선형 영역에서 동작하여도 좋다. 또는 트랜지스터(M1c) 및 트랜지스터(M1cr)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1c) 및 트랜지스터(M1cr)는 서브스레숄드 영역에서 동작하여도 좋다. 또는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1c) 및 트랜지스터(M1cr)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋다. 또는 트랜지스터(M1c) 및 트랜지스터(M1cr)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
도 21의 (B)의 회로(MP)에서, 트랜지스터(M1c)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 또한 트랜지스터(M1c)의 게이트는 트랜지스터(M1)의 게이트와, 트랜지스터(M2)의 제 1 단자와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다. 또한 트랜지스터(M1c)의 제 2 단자는 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다.
또한 도 21의 (B)의 회로(MP)에 있어서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
또한 도 21의 (B)의 회로(MP)와 도 15의 (A)의 회로(MP)에서 접속 구성이 같은 부분에 대해서는 설명을 생략한다.
도 21의 (B)의 회로(MP)에서, 트랜지스터(M3) 및 트랜지스터(M4)에 흐르는 전류는 각각 트랜지스터(M1) 및 트랜지스터(M1c)의 게이트의 전위에 따라 결정된다. 또한 일례로서, 트랜지스터(M1) 및 트랜지스터(M1c)의 크기, 예를 들어 채널 길이 및 채널 폭은 서로 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다. 또한 트랜지스터(M3) 및 트랜지스터(M4)에 흐르는 전류를 일치시킬 수 있을 가능성이 있다.
도 21의 (B)의 회로(MP)는 도 15의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 3>
다음으로 도 9의 (E)에 도시된 회로(MP)에 적용할 수 있는 회로의 구성예에 대하여 설명한다.
도 22의 (A)에 나타낸 회로(MP)는 도 9의 (E)의 회로(MP)의 구성예를 나타낸 것이고, 도 15의 (A)의 회로(MP)와의 차이는 회로(MC)에 트랜지스터(M5)가 포함되고, 또한 회로(MCr)에 트랜지스터(M5r)가 포함되는 점과, 회로(MP)가 배선(IL)과 배선(ILB)에 전기적으로 접속되는 점이다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M5) 및 트랜지스터(M5r)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(M5) 및 트랜지스터(M5r)는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M5) 및 트랜지스터(M5r)는 예를 들어 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M5) 및 트랜지스터(M5r)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋다.
도 22의 (A)의 회로(MP)에서, 트랜지스터(M5)의 제 1 단자는 트랜지스터(M2)의 제 2 단자와, 배선(IL)에 전기적으로 접속된다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M1)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M5)의 게이트는 배선(WL)에 전기적으로 접속된다.
또한 도 22의 (A)의 회로(MP)에 있어서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
또한 도 22의 (A)의 회로(MP)와 도 15의 (A)의 회로(MP)에서 접속 구성이 같은 부분에 대해서는 설명을 생략한다.
도 22의 (A)의 회로(MP)에서, 구성예 1, 구성예 2와 마찬가지로, 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3), 및 트랜지스터(M4)의 크기, 예를 들어 채널 길이 및 채널 폭은 각각 트랜지스터(M1r), 트랜지스터(M2r), 트랜지스터(M3r), 및 트랜지스터(M4r)의 크기와 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다. 이에 더하여, 트랜지스터(M5)와 트랜지스터(M5r)의 크기는 같은 것이 바람직하다.
회로(MC) 및 회로(MCr)에 대한 전류의 설정은, 배선(WL)에 고레벨 전위를 인가하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M5), 및 트랜지스터(M5r)를 온 상태로 함으로써 수행된다. 또한 회로(MC) 및 회로(MCr)에 전류를 설정한 후에는 설정된 전위를 회로(HC) 및 회로(HCr)에 유지하기 위하여, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M2), 트랜지스터(M2r), 트랜지스터(M5), 및 트랜지스터(M5r)를 오프 상태로 하면 좋다.
구성예 1, 구성예 2에서 설명한 회로(MP)에서는, 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 송신하는 배선과, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)에 따른 정보(예를 들어 전압, 전류 등)를 공급 또는 유지하기 위한 배선을 통합하여 배선(WX1L)으로 하였지만, 도 22의 (A)의 회로(MP)의 구성으로 함으로써, 제 2 데이터(뉴런의 신호의 값)를 송신하는 배선을 배선(X1L)으로 하고, 회로(MP)에 제 1 데이터(가중 계수)에 따른 정보(예를 들어 전압, 전류 등)를 공급 또는 유지하기 위한 배선을 배선(WL)으로 할 수 있다. 즉 도 22의 (A)의 회로(MP)는 구성예 1, 구성예 2의 회로(MP)의 배선(WX1L)을 기능마다 나눈 구성이라고 할 수 있다.
또한 도 22의 (A)의 회로(MP)와 상이한 회로 구성을 도 22의 (B)에 나타내었다.
도 22의 (B)에 나타낸 회로(MP)는 도 22의 (A)의 회로(MP)의 트랜지스터(M5) 및 트랜지스터(M5r) 각각의 제 1 단자의 전기적인 접속을 변경한 구성이다. 구체적으로는 도 22의 (B)의 회로(MP)에서 트랜지스터(M5)의 제 1 단자는 트랜지스터(M2)의 제 1 단자와, 트랜지스터(M1)의 게이트와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다.
회로(MP)는 도 22의 (B)에 나타낸 구성으로 함으로써, 도 22의 (A)의 회로(MP)와 거의 같은 식으로 동작한다.
또한 도 22의 (A) 및 (B)의 각각에 나타낸 회로(MP)에 있어서, 배선(IL)을 배선(OL)에 통합하고, 또한 배선(ILB)을 배선(OLB)에 통합한 구성으로 하여도 좋다. 예를 들어 도 22의 (A)에 나타낸 회로(MP)에 있어서, 배선(IL)을 배선(OL)에 통합하고, 또한 배선(ILB)을 배선(OLB)에 통합함으로써, 도 23의 (A)에 나타낸 회로(MP)의 구성으로 할 수 있다. 또한 예를 들어 도 22의 (B)에 나타낸 회로(MP)에 있어서, 배선(IL)을 배선(OL)에 통합하고, 또한 배선(ILB)을 배선(OLB)에 통합함으로써, 도 23의 (B)에 나타낸 회로(MP)의 구성으로 할 수 있다. 또한 도 23의 (A) 및 (B) 각각의 회로(MP)는 도 9의 (A)에 도시된 회로(MP)에 적용할 수 있는 회로 구성이고, 도 23의 (A) 및 (B) 각각의 회로(MP)의 동작에 대해서는 도 15의 (A)의 회로(MP)의 동작에 대한 설명을 참조한다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 4>
도 24에 나타낸 회로(MP)는 도 15의 (A)의 회로(MP)와 달리, 회로(HC) 및 회로(HCr)뿐만 아니라 회로(HCs) 및 회로(HCsr)도 가지는 회로의 일례이다.
도 24의 회로(MP)에 포함되는 회로(MC)는 도 21의 (A)의 회로(MP)가 가지는 회로 소자에 더하여, 트랜지스터(M1s), 트랜지스터(M2s), 트랜지스터(M6), 트랜지스터(M6s), 및 용량 소자(C1s)를 가진다. 또한 도 24의 회로(MP)에 포함되는 회로(MCr)는 회로(MC)와 같은 회로 소자를 가지기 때문에, 회로(MC)의 트랜지스터(M1s), 트랜지스터(M2s), 트랜지스터(M6), 트랜지스터(M6s), 및 용량 소자(C1s)의 각각에 대응하는 트랜지스터(M1sr), 트랜지스터(M2sr), 트랜지스터(M6r), 트랜지스터(M6sr), 및 용량 소자(C1sr)를 가진다. 또한 트랜지스터(M2s)와 용량 소자(C1s)는 회로(HCs)에 포함되고, 트랜지스터(M2sr)와 용량 소자(C1sr)는 회로(HCsr)에 포함된다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M1s) 및 트랜지스터(M1sr)는 트랜지스터(M1) 및 트랜지스터(M1r)와 마찬가지로, 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1s) 및 트랜지스터(M1sr)는 선형 영역에서 동작하여도 좋다. 또한 트랜지스터(M1s) 및 트랜지스터(M1sr)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1s) 및 트랜지스터(M1sr)는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(가중 계수)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1s) 및 트랜지스터(M1sr)는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1s) 및 트랜지스터(M1sr)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M2s), 트랜지스터(M2sr), 트랜지스터(M6), 트랜지스터(M6s), 트랜지스터(M6r), 및 트랜지스터(M6sr)는, 트랜지스터(M2), 트랜지스터(M3), 트랜지스터(M4) 등과 마찬가지로, 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M2s), 트랜지스터(M2sr), 트랜지스터(M6), 트랜지스터(M6s), 트랜지스터(M6r), 및 트랜지스터(M6sr)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M2s), 트랜지스터(M2sr), 트랜지스터(M6), 트랜지스터(M6s), 트랜지스터(M6r), 및 트랜지스터(M6sr)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M2s), 트랜지스터(M2sr), 트랜지스터(M6), 트랜지스터(M6s), 트랜지스터(M6r), 및 트랜지스터(M6sr)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
다음으로 도 24의 회로(MP)의 구성에 대하여 설명한다. 또한 도 24의 회로(MP)와 도 21의 (A)의 회로(MP)에서 구성이 같은 부분에 대해서는 설명을 생략한다.
도 24의 회로(MP)에서, 트랜지스터(M1)의 제 2 단자는 트랜지스터(M2)의 제 2 단자와 트랜지스터(M6)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M6)의 제 2 단자는 트랜지스터(M3)의 제 1 단자와 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M6)의 게이트는 배선(S1L)에 전기적으로 접속된다. 트랜지스터(M1s)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1s)의 제 2 단자는 트랜지스터(M6s)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M1s)의 게이트는 용량 소자(C1s)의 제 1 단자와 트랜지스터(M2s)의 제 1 단자에 전기적으로 접속된다. 용량 소자(C1s)의 제 2 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M2s)의 제 2 단자는 트랜지스터(M1s)의 제 2 단자와 트랜지스터(M6s)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M6s)의 제 2 단자는 트랜지스터(M3)의 제 1 단자와 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M6s)의 게이트는 배선(S2L)에 전기적으로 접속된다.
도 24의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
배선(S1L)은 트랜지스터(M6) 및 트랜지스터(M6r)를 온 상태 또는 오프 상태로 하기 위한 전위를 공급하는 전압선으로서 기능하고, 배선(S2L)은 트랜지스터(M6s) 및 트랜지스터(M6sr)를 온 상태 또는 오프 상태로 하기 위한 전위를 공급하는 전압선으로서 기능한다.
도 24의 회로(MP)에서, 트랜지스터(M6), 트랜지스터(M6s), 트랜지스터(M6r), 및 트랜지스터(M6sr)의 크기, 예를 들어 채널 길이 및 채널 폭은 서로 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다.
예를 들어 도 11에 나타낸 연산 회로(150)에, 도 24의 회로(MP)에 나타낸 구성을 적용함으로써, 연산 회로(150)의 회로(MP)는 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 2개 유지할 수 있다. 구체적으로는 도 24의 회로(MP)에 있어서, 첫 번째 제 1 데이터(가중 계수)에 따른 전위를 회로(MC)의 회로(HC)와 회로(MCr)의 회로(HCr)에 유지하고, 두 번째 제 1 데이터(가중 계수)에 따른 전위를 회로(MC)의 회로(HCs)와 회로(MCr)의 회로(HCsr)에 유지할 수 있다. 또한 도 24의 회로(MP)에 있어서, 배선(S1L) 및 배선(S2L)으로부터 인가되는 전위에 따라, 연산에 사용하는 제 1 데이터(가중 계수)를 전환할 수 있다. 예를 들어 연산 회로(150)의 회로(MP[1, j]) 내지 회로(MP[m, j])에 포함되는 각각의 회로(HC) 및 회로(HCr)에 제 1 데이터(가중 계수)(w1 (k-1) j (k) 내지 wm (k-1) j (k))에 상당하는 전위를 유지하고, 연산 회로(150)의 회로(MP[1, j]) 내지 회로(MP[m, j])에 포함되는 각각의 회로(HCs) 및 회로(HCsr)에 제 1 데이터(가중 계수)(w1 (k-1) h (k) 내지 wm (k-1) h (k))(여기서 h는 1 이상이며 j가 아닌 정수로 함)에 상당하는 전위를 유지하여, 배선(XLS[1]) 내지 배선(XLS[m])(도 24의 회로(MP)에서의 배선(WX1L) 및 배선(X2L))에 신호(z1 (k-1) 내지 zm (k-1))에 따른 전위를 입력한다. 이때 배선(S1L)에 고레벨 전위를 인가하여 트랜지스터(M6) 및 트랜지스터(M6r)를 온 상태로 하고, 배선(S2L)에 저레벨 전위를 인가하여 트랜지스터(M6s) 및 트랜지스터(M6sr)를 오프 상태로 함으로써, 연산 회로(150)의 회로(MP[1, j]) 내지 회로(MP[m, j])는 가중 계수(w1 (k-1) j (k) 내지 wm (k-1) j (k))와 신호(z1 (k-1) 내지 zm (k-1))의 적화와 활성화 함수의 연산을 수행할 수 있다. 또한 배선(S1L)에 저레벨 전위를 인가하여 트랜지스터(M6) 및 트랜지스터(M6r)를 오프 상태로 하고, 배선(S2L)에 고레벨 전위를 인가하여 트랜지스터(M6s) 및 트랜지스터(M6sr)를 온 상태로 함으로써, 연산 회로(150)의 회로(MP[1, j]) 내지 회로(MP[m, j])는 가중 계수(w1 (k-1) h (k) 내지 wm (k-1) h (k))와 신호(z1 (k-1) 내지 zm (k-1))의 적화와 활성화 함수의 연산을 수행할 수 있다.
상술한 바와 같이, 연산 회로(150)에 도 24의 회로(MP)를 적용함으로써, 가중 계수를 2개 유지할 수 있고, 상기 가중 계수를 전환하여 적화와 활성화 함수의 연산을 수행할 수 있다. 도 24의 회로(MP)를 구성한 연산 회로(150)는, 예를 들어 제 k 층의 뉴런의 수가 n보다 많은 경우, 제 k 층과 다른 중간층에서의 연산을 수행하는 경우 등에 유효하다. 또한 도 24의 회로(MP)에서는, 회로(MC) 및 회로(MCr)가 가지는 유지부는 각각 2개로 하였지만 회로(MC) 및 회로(MCr)는 각각 상황에 따라 3개 이상의 유지부를 가져도 좋다.
또한 본 발명의 일 형태의 반도체 장치에 포함되는 회로(MP)는 도 24의 회로(MP)에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치의 회로(MP)는, 상황에 따라 도 24의 회로(MP)의 회로 구성을 변경한 것으로 할 수 있다.
예를 들어 도 25에 나타낸 회로(MP)는 도 24의 회로(MP)를 변경한 회로 구성이다. 구체적으로 도 25의 회로(MP)는, 도 24의 회로(MP)에 트랜지스터(M3s), 트랜지스터(M4s), 트랜지스터(M3sr), 및 트랜지스터(M4sr)가 추가된 것이고, 또한 전기적인 접속이 변경되어 있다. 트랜지스터(M3s)의 제 1 단자는 트랜지스터(M6s)의 제 2 단자와 트랜지스터(M4s)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(M3s)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3s)의 게이트는 배선(WX1L)에 전기적으로 접속된다. 트랜지스터(M4s)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4s)의 게이트는 배선(X2L)에 전기적으로 접속된다.
또한 도 25의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 회로(MCr)에 있어서, 트랜지스터(M3sr)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4sr)의 제 2 단자는 배선(OL)에 전기적으로 접속된다.
도 25의 회로(MP)에서, 트랜지스터(M3), 트랜지스터(M3s), 트랜지스터(M3r), 트랜지스터(M3sr), 트랜지스터(M4), 트랜지스터(M4s), 트랜지스터(M4r), 및 트랜지스터(M4sr)의 크기, 예를 들어 채널 길이 및 채널 폭은 서로 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다.
도 25의 회로(MP)는 도 24의 회로(MP)와 같은 동작을 수행함으로써, 제 1 데이터(가중 계수)를 2개 유지할 수 있고, 상기 제 1 데이터(가중 계수)를 전환하여 적화와 활성화 함수의 연산을 수행할 수 있다. 또한 도 25의 회로(MP)에서는, 회로(MC) 및 회로(MCr)가 가지는 유지부는 각각 2개로 하였지만 회로(MC) 및 회로(MCr)는 각각 상황에 따라 3개 이상의 유지부를 가져도 좋다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 5>
도 26에 나타낸 회로(MP)는, 도 21의 (A)의 회로(MP)와 달리, 회로(MC)에서 채널 폭(이하 W길이라고 부름)과 채널 길이(이하 L길이라고 부름)의 비가 다른 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)를 일례로서 가진다. 또한 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)뿐만 아니라, 더 많은 트랜지스터를 가져도 좋고, 트랜지스터(M1-3b), 트랜지스터(M1-2b) 등을 가지지 않아도 된다.
도 26의 회로(MP)에 포함되는 회로(MC)는 도 21의 (A)의 회로(MP)가 가지는 회로 소자에 더하여, 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M3-3b), 및 트랜지스터(M4-3b)를 더 가진다.
본 명세서 등에서, 트랜지스터(M1)와 마찬가지로, 특별히 언급되지 않는 한 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)는 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)는 선형 영역에서 동작하여도 좋다. 또한, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M3-3b), 및 트랜지스터(M4-3b)는 트랜지스터(M3) 및 트랜지스터(M4)와 마찬가지로, 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M3-3b), 및 트랜지스터(M4-3b)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M3-3b), 및 트랜지스터(M4-3b)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M3-3b), 및 트랜지스터(M4-3b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
다음으로 도 26의 회로(MP)의 구성에 대하여 설명한다. 또한 도 26의 회로(MP)와 도 21의 (A)의 회로(MP)에서 구성이 같은 부분에 대해서는 설명을 생략한다.
도 26의 회로(MP)의 회로(MC)에서, 트랜지스터(M1-2b)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1-2b)의 제 2 단자는 트랜지스터(M3-2b)의 제 1 단자와, 트랜지스터(M4-2b)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M1-2b)의 게이트는 트랜지스터(M2)의 제 1 단자와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M3-2b)의 제 2 단자는 배선(OL)에 전기적으로 접속된다. 트랜지스터(M3-2b)의 게이트는 배선(X1L2b)에 전기적으로 접속된다. 트랜지스터(M4-2b)의 제 2 단자는 배선(OLB)에 전기적으로 접속된다. 트랜지스터(M4-2b)의 게이트는 배선(X2L2b)에 전기적으로 접속된다. 트랜지스터(M1-3b)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1-3b)의 제 2 단자는 트랜지스터(M3-3b)의 제 1 단자와, 트랜지스터(M4-3b)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M1-3b)의 게이트는 트랜지스터(M2)의 제 1 단자와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M3-3b)의 제 2 단자는 배선(OL)에 전기적으로 접속된다. 트랜지스터(M3-3b)의 게이트는 배선(X1L3b)에 전기적으로 접속된다. 트랜지스터(M4-3b)의 제 2 단자는 배선(OLB)에 전기적으로 접속된다. 트랜지스터(M4-3b)의 게이트는 배선(X2L3b)에 전기적으로 접속된다.
또한 도 26의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3-2br)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4-2br)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3-3br)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4-3br)의 제 2 단자는 배선(OL)에 전기적으로 접속된다.
도 26의 회로(MP)에서, 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b), 트랜지스터(M3r), 트랜지스터(M3-2br), 트랜지스터(M3-3br), 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b), 트랜지스터(M4r), 트랜지스터(M4-2br), 및 트랜지스터(M4-3br)의 크기, 예를 들어 채널 길이 및 채널 폭은 서로 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다.
배선(X1L2b)은 트랜지스터(M3-2b) 및 트랜지스터(M3-2br)의 온 상태와 오프 상태를 전환하기 위한 배선이고, 배선(X2L2b)은 트랜지스터(M4-2b) 및 트랜지스터(M4-2br)의 온 상태와 오프 상태를 전환하기 위한 배선이고, 배선(X1L3b)은 트랜지스터(M3-3b) 및 트랜지스터(M3-3br)의 온 상태와 오프 상태를 전환하기 위한 배선이고, 배선(X2L3b)은 트랜지스터(M4-3b) 및 트랜지스터(M4-3br)의 온 상태와 오프 상태를 전환하기 위한 배선이다.
트랜지스터(M1)의 W길이와 L길이의 비를 W/L로 하였을 때, 트랜지스터(M1-2b)의 W길이와 L길이의 비는 2×W/L로 하는 것이 바람직하고, 트랜지스터(M1-3b)의 W길이와 L길이의 비는 4×W/L로 하는 것이 바람직하다. 트랜지스터의 소스-드레인 사이에 흐르는 전류는 채널 폭/채널 길이에 비례하기 때문에, 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 채널 폭/채널 길이 외의 구조, 구성 조건 등이 같은 경우, 트랜지스터(M1-2b)에 흐르는 전류는 트랜지스터(M1)에 흐르는 전류의 대략 2배가 되고, 트랜지스터(M1-3b)에 흐르는 전류는 트랜지스터(M1)에 흐르는 전류의 대략 4배가 된다. 즉 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)에 흐르는 전류의 양의 비는 대략 1:2:4가 된다. 또한 도 26의 회로(MP)에 포함되는 회로(MC)가 트랜지스터(M1)에 상당하는 트랜지스터를, 예를 들어 Q개(Q는 4 이상의 정수로 함) 가지는 경우에 대하여 생각한다. 첫 번째 트랜지스터를 트랜지스터(M1)로 하고, 두 번째 트랜지스터를 트랜지스터(M1-2b)로 하고, 세 번째 트랜지스터를 트랜지스터(M1-3b)로 하고, q번째(q는 4 이상 Q 이하의 정수로 함) 트랜지스터의 W길이와 L길이의 비를 트랜지스터(M1)의 W길이와 L길이의 비의 2(q-1)배로 하면, 첫 번째 트랜지스터, 두 번째 트랜지스터, 세 번째 트랜지스터, q번째 트랜지스터의 각각에 흐르는 전류의 양의 비는 1:2:4:2(q-1)가 된다. 즉 도 26의 회로(MP)에 포함되는 회로(MC)는 Q개의 트랜지스터를, 각각에 흐르는 전류의 양이 2의 거듭제곱의 비가 되도록 가져도 좋다.
예를 들어 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 하였을 때, 상술한 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 채널 폭/채널 길이에서, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b)에 흐르는 전류의 양은 각각 2Iut, 4Iut가 된다.
또한 트랜지스터(M1r)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비와 같은 것이 바람직하고, 트랜지스터(M1-2br)의 W길이와 L길이의 비는 트랜지스터(M1-2b)의 W길이와 L길이의 비와 같은 것이 바람직하고, 트랜지스터(M1-3br)의 W길이와 L길이의 비는 트랜지스터(M1-3b)의 W길이와 L길이의 비와 같은 것이 바람직하다.
여기서 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양에 대하여 생각한다. 이 경우, 회로(MP)에 양의 제 1 데이터(양의 가중 계수)가 설정되고, 또한 트랜지스터(M3), 트랜지스터(M3-2b), 및 트랜지스터(M3-3b) 중 적어도 하나를 온 상태로 하고, 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 하면 좋다. 이때 트랜지스터(M3), 트랜지스터(M3-2b), 및 트랜지스터(M3-3b) 각각의 온 상태, 오프 상태의 조합에 따라, 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양이 변화된다.
예를 들어, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 설정하였을 때, 트랜지스터(M1-2b)에 흐르는 전류의 양은 2Iut가 되고, 트랜지스터(M1-3b)에 흐르는 전류의 양은 4Iut가 된다. 여기서 배선(WX1L)에 고레벨 전위를 인가하고, 배선(X2L)에 저레벨 전위를 인가하고, 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b)에 저레벨 전위를 인가함으로써, 트랜지스터(M3)를 온 상태로, 트랜지스터(M3-2b), 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있다. 이때 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 Iut가 된다. 또한 예를 들어 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 설정하고, 또한 배선(WX1L) 및 배선(X1L2b)에 고레벨 전위를 인가하고, 배선(X2L) 및 배선(X2L2b)에 저레벨 전위를 인가하고, 배선(X1L3b) 및 배선(X2L3b)에 저레벨 전위를 인가한다. 이때 트랜지스터(M3) 및 트랜지스터(M3-2b)를 온 상태로, 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있어, 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 3Iut가 된다. 또한 예를 들어 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 설정하고, 또한 배선(X1L2b) 및 배선(X1L3b)에 고레벨 전위를 인가하고, 배선(X2L2b) 및 배선(X2L3b)에 저레벨 전위를 인가하고, 배선(WX1L) 및 배선(X2L)에 저레벨 전위를 인가한다. 이때 트랜지스터(M3-2b), 트랜지스터(M3-3b)를 온 상태로, 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있어, 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 6Iut가 된다.
또한 예를 들어, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 2Iut로 설정하였을 때, 트랜지스터(M1-2b)에 흐르는 전류의 양은 4Iut가 되고, 트랜지스터(M1-3b)에 흐르는 전류의 양은 8Iut가 된다. 여기서 배선(WX1L)에 고레벨 전위를 인가하고, 배선(X2L)에 저레벨 전위를 인가하고, 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b)에 저레벨 전위를 인가함으로써, 트랜지스터(M3)를 온 상태로, 트랜지스터(M3-2b), 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있다. 이때 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 2Iut가 된다. 또한 예를 들어 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 2Iut로 설정하고, 또한 배선(WX1L) 및 배선(X1L2b)에 고레벨 전위를 인가하고, 배선(X2L) 및 배선(X2L2b)에 저레벨 전위를 인가하고, 배선(X1L3b) 및 배선(X2L3b)에 저레벨 전위를 인가한다. 이때 트랜지스터(M3) 및 트랜지스터(M3-2b)를 온 상태로, 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있어, 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 6Iut가 된다. 또한 예를 들어 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 2Iut로 설정하고, 또한 배선(X1L2b) 및 배선(X1L3b)에 고레벨 전위를 인가하고, 배선(X2L2b) 및 배선(X2L3b)에 저레벨 전위를 인가하고, 배선(WX1L) 및 배선(X2L)에 저레벨 전위를 인가한다. 이때 트랜지스터(M3-2b) 및 트랜지스터(M3-3b)를 온 상태로, 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)를 오프 상태로 할 수 있어, 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양은 12Iut가 된다.
즉 도 26의 회로(MP)는, 트랜지스터(M1)의 소스-드레인 사이에 설정된 전류를, 배선(WX1L), 배선(X1L2b), 및 배선(X1L3b) 각각의 전위에 따라 대략 정수배하고, 정수배한 전류를 배선(OL)으로부터 회로(MC)에 흘리는 기능을 가진다. 또한 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 W길이와 L길이의 비를 변경함으로써, 트랜지스터(M1)의 소스-드레인 사이에 설정된 전류를 정수배가 아니라 실수배하고 배선(OL)으로부터 회로(MC)에 흘릴 수 있다.
상술한 예에서는 배선(OL)으로부터 회로(MC)에 흐르는 전류의 양에 대하여 설명하였지만, 배선(OLB)으로부터 회로(MC)에 흐르는 전류의 양에 대해서도 마찬가지로 생각할 수 있다. 이 경우, 회로(MP)에는 양의 제 1 데이터(양의 가중 계수)가 설정되고, 또한 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b) 중 적어도 하나를 온 상태로 하고, 트랜지스터(M3), 트랜지스터(M3-2b), 및 트랜지스터(M3-3b)를 오프 상태로 하면 좋다. 이때 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b) 각각의 온 상태, 오프 상태의 조합에 따라, 배선(OLB)으로부터 회로(MC)에 흐르는 전류의 양이 변화된다. 또한 배선(OLB)으로부터 회로(MCr)에 흐르는 전류에 대해서도 마찬가지로 생각할 수 있다. 이 경우, 회로(MP)에는 음의 제 1 데이터(음의 가중 계수)가 설정되고, 또한 트랜지스터(M3r), 트랜지스터(M3-2br), 및 트랜지스터(M3-3br) 중 적어도 하나를 온 상태로 하고, 트랜지스터(M4r), 트랜지스터(M4-2br), 및 트랜지스터(M4-3br)를 오프 상태로 하면 좋다. 이때 트랜지스터(M3r), 트랜지스터(M3-2br), 및 트랜지스터(M3-3br) 각각의 온 상태, 오프 상태의 조합에 따라, 배선(OLB)으로부터 회로(MCr)에 흐르는 전류의 양이 변화된다. 또한 배선(OL)으로부터 회로(MCr)에 흐르는 전류에 대해서도 마찬가지로 생각할 수 있다. 이 경우, 회로(MP)에는 음의 제 1 데이터(음의 가중 계수)가 설정되고, 또한 트랜지스터(M4r), 트랜지스터(M4-2br), 및 트랜지스터(M4-3br) 중 적어도 하나를 온 상태로 하고, 트랜지스터(M3r), 트랜지스터(M3-2br), 및 트랜지스터(M3-3br)를 오프 상태로 하면 좋다. 이때 트랜지스터(M4r), 트랜지스터(M4-2br), 및 트랜지스터(M4-3br) 각각의 온 상태, 오프 상태의 조합에 따라, 배선(OL)으로부터 회로(MCr)에 흐르는 전류의 양이 변화된다.
상술한 바와 같이, 도 26의 회로(MP)는 설정된 전류량을, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b) 각각의 전위에 따라 정수배(실수배)하고, 그 전류를 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에, 혹은 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 흘릴 수 있다. 여기서, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b) 각각의 전위의 조합에 따라 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 결정함으로써, 제 2 데이터(뉴런의 신호의 값)를 다치(도 26의 회로(MP)의 구성에서는 15치)로서 취급할 수 있다. 즉 도 26의 회로(MP)는 다치의 제 1 데이터(가중 계수)와 다치의 제 2 데이터(뉴런의 신호)의 곱을 계산할 수 있는 회로로 할 수 있다.
회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 하고(트랜지스터(M1)의 소스-드레인 사이에 설정되는 전류량을 Iut로, 트랜지스터(M1r)의 소스-드레인 사이에 설정되는 전류량을 0으로 함. 또한 회로(HC)의 노드(n1)의 전위를 V1로 하고, 회로(HCr)의 노드(n1r)의 전위를 VSS로 함), 제 2 데이터(뉴런의 신호의 값)에 따른 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b)의 전위를 회로(MP)에 입력하였을 때의, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(IOL)와, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(IOLB)의, 전류량의 변화를 이하의 표에 나타내었다. 또한 이하의 표에서는 고레벨 전위를 high라고 기재하고, 저레벨 전위를 low라고 기재한다.
[표 3]
Figure pct00009
또한 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 하고(트랜지스터(M1)의 소스-드레인 사이에 설정되는 전류량을 0으로 하고, 트랜지스터(M1r)의 소스-드레인 사이에 설정되는 전류량을 Iut로 함. 또한 회로(HC)의 노드(n1)의 전위를 VSS로 하고, 회로(HCr)의 노드(n1r)의 전위를 V1로 함), 제 2 데이터(뉴런의 신호의 값)에 따른 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b)의 전위를 회로(MP)에 입력하였을 때의, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(IOL)와, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전류(IOLB)의, 전류량의 변화를 이하의 표에 나타내었다. 또한 이하의 표에서는 고레벨 전위를 high라고 기재하고, 저레벨 전위를 low라고 기재한다.
[표 4]
Figure pct00010
또한 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 0으로 하였을 때, 노드(n1)의 전위는 예를 들어 VSS로 하면 좋다. 이에 의하여, 트랜지스터(M1)에 더하여, 트랜지스터(M1-2b) 및 트랜지스터(M1-3b) 각각의 소스-드레인 사이에 흐르는 전류의 양도 0으로 할 수 있다. 이로써 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 및 트랜지스터(M4-3b)가 온 상태인지 오프 상태인지에 상관없이, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)에는 전류가 흐르지 않는다.
이와 같이 도 26의 회로(MP)는, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b)의 각각을 저레벨 전위 또는 고레벨 전위로 함으로써 제 2 데이터(뉴런의 신호의 값)를 15치로서 표현할 수 있어, 다치의 제 1 데이터(가중 계수)와, 다치의 제 2 데이터(뉴런의 신호의 값)의 곱을 계산할 수 있다.
또한 본 발명의 일 형태의 반도체 장치에 포함되는 회로(MP)는 도 26의 회로(MP)에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치의 회로(MP)는, 상황에 따라 도 26의 회로(MP)의 회로 구성을 변경한 것으로 할 수 있다.
예를 들어 도 27에 나타낸 회로(MP)는 도 26의 회로(MP)를 변경한 회로 구성이다. 구체적으로 도 27의 회로(MP)는 도 26의 회로(MP)에 회로(HC-2b), 회로(HC-3b), 회로(HC-2br), 및 회로(HC-3br)가 추가된 구성이다. 회로(HC-2b), 회로(HC-3b), 회로(HC-2br), 및 회로(HC-3br)의 구성은 회로(HC) 및 회로(HCr)와 같은 구성이기 때문에, 회로(HC) 및 회로(HCr)의 설명을 참조한다.
회로(MC)에 있어서, 트랜지스터(M1-2b), 트랜지스터(M3-2b), 및 트랜지스터(M4-2b), 및 회로(HC-2b) 주변의 전기적인 접속 구성은 트랜지스터(M1), 트랜지스터(M3), 트랜지스터(M4), 및 회로(HC)의 주변의 전기적인 접속 구성과 같다. 또한 트랜지스터(M1-3b), 트랜지스터(M3-3b), 트랜지스터(M4-3b), 및 회로(HC-3b) 주변의 전기적인 접속 구성은 트랜지스터(M1), 트랜지스터(M3), 트랜지스터(M4), 및 회로(HC)의 주변의 전기적인 접속 구성과 같다. 또한 회로(MCr)에 있어서, 트랜지스터(M1-2br), 트랜지스터(M3-2br), 트랜지스터(M4-2br), 및 회로(HC-2br) 주변의 전기적인 접속 구성은 트랜지스터(M1r), 트랜지스터(M3r), 트랜지스터(M4r), 및 회로(HCr)의 주변의 전기적인 접속 구성과 같다. 또한 트랜지스터(M1-3br), 트랜지스터(M3-3br), 트랜지스터(M4-3br), 및 회로(HC-3br) 주변의 전기적인 접속 구성은 트랜지스터(M1r), 트랜지스터(M3r), 트랜지스터(M4r), 및 회로(HCr)의 주변의 전기적인 접속 구성과 같다.
또한, 회로(HC-2b)는 배선(WL2b)에 전기적으로 접속되고, 회로(HC-3b)는 배선(WL3b)에 전기적으로 접속되고, 회로(HC-2br)는 배선(WL2b)에 전기적으로 접속되고, 회로(HC-3br)는 배선(WL3b)에 전기적으로 접속된다.
도 27의 회로(MP)는, 예를 들어 도 26의 회로(MP)와 마찬가지로, 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 W길이와 L길이의 비를 각각 W/L, 2×W/L, 4×W/L로 하고, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양이 Iut로 설정되는 전위를 회로(HC)에 유지하고, 또한 이 전위와 거의 같은 전위를 회로(HC-2b) 및 회로(HC-3b)에 유지함으로써, 도 26의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 회로(HC), 회로(HC-2b), 및 회로(HC-3b)에는 거의 같은 전위를 기록하면 되기 때문에, 배선(WL), 배선(WL2b), 및 배선(WL3b)을 하나의 배선으로서 통합하여도 좋다(도시하지 않았음).
또한 예를 들어, 트랜지스터(M1)의 W길이와 L길이의 비와, 트랜지스터(M1-2b)의 W길이와 L길이의 비와, 트랜지스터(M1-3b)의 W길이와 L길이의 비를 같게 하고, 또한 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 I로 설정한 경우, 트랜지스터(M1-2b)의 소스-드레인 사이에 흐르는 전류의 양을 2I로 설정하고, 트랜지스터(M1-3b)의 소스-드레인 사이에 흐르는 전류의 양을 4I로 설정함으로써, 도 26의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 도 27의 회로(MP)와 다른, 도 26의 회로(MP)를 변경한 회로 구성으로서 예를 들어 도 28에 나타낸 회로(MP)로 하여도 좋다. 도 28의 회로(MP)는 도 26의 회로(MP)에 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M2-2br), 및 트랜지스터(M2-3br)가 추가된 구성이다. 또한 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 W길이와 L길이의 비는 일례로서, 도 26과 마찬가지로, 각각 W/L, 2×W/L, 4×W/L로 한다. 다만 전류량은 설정되었을 때의 크기에 따라 결정되고 W길이나 L길이에는 의존하지 않는 경우가 있다. 그러므로 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 W길이와 L길이의 비를 모두 같게 하여도 좋다. 다만 이 경우에는 전류량에 따라 각 트랜지스터의 게이트의 전위가 달라지는 경우가 있다. 각 트랜지스터의 게이트의 전위를 대략 같게 하고자 하는 경우에는, W길이와 L길이의 비를 W/L, 2×W/L, 4×W/L로 하는 것이 바람직하다.
또한 본 명세서 등에서, 트랜지스터(M2) 및 트랜지스터(M2r)와 마찬가지로, 특별히 언급되지 않는 한 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M2-2br), 및 트랜지스터(M2-3br)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M2-2br), 및 트랜지스터(M2-3br)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M2-2br), 및 트랜지스터(M2-3br)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M2-2br), 및 트랜지스터(M2-3br)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
회로(MC)에서, 트랜지스터(M2-2b)의 제 1 단자는 트랜지스터(M2-3b)의 제 1 단자와, 트랜지스터(M2)의 제 1 단자와, 트랜지스터(M1)의 게이트와, 트랜지스터(M1-2b)의 게이트와, 트랜지스터(M1-3b)의 게이트와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-2b)의 제 2 단자는 트랜지스터(M1-2b)의 제 2 단자와, 트랜지스터(M3-2b)의 제 1 단자와, 트랜지스터(M4-2b)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-3b)의 제 2 단자는 트랜지스터(M1-3b)의 제 2 단자와, 트랜지스터(M3-3b)의 제 1 단자와, 트랜지스터(M4-3b)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-2b)의 게이트와 트랜지스터(M2-3b)의 게이트는 배선(WL)에 전기적으로 접속된다.
또한 마찬가지로, 회로(MCr)에서, 트랜지스터(M2-2br)의 제 1 단자는 트랜지스터(M2-3br)의 제 1 단자와, 트랜지스터(M2r)의 제 1 단자와, 트랜지스터(M1r)의 게이트와, 트랜지스터(M1-2br)의 게이트와, 트랜지스터(M1-3br)의 게이트와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-2br)의 제 2 단자는 트랜지스터(M1-2br)의 제 2 단자와, 트랜지스터(M3-2br)의 제 1 단자와, 트랜지스터(M4-2br)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-3br)의 제 2 단자는 트랜지스터(M1-3br)의 제 2 단자와, 트랜지스터(M3-3br)의 제 1 단자와, 트랜지스터(M4-3br)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M2-2br)의 게이트와 트랜지스터(M2-3br)의 게이트는 배선(WL)에 전기적으로 접속된다.
또한, 도 28에 나타낸 배선(WX1L2b) 및 배선(WX1L3b) 각각은 도 26의 회로(MP)에 있어서의 배선(X1L2b) 및 배선(X1L3b)에 상당한다.
트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b), 트랜지스터(M1r), 트랜지스터(M1-2br), 및 트랜지스터(M1-3br)의 각각에 흐르는 전류를 설정할 때, 배선(WL)과, 배선(WX1L)과, 배선(WX1L2b)과, 배선(WX1L3b)에 고레벨 전위를 입력하여 트랜지스터(M2), 트랜지스터(M2-2b), 트랜지스터(M2-3b), 트랜지스터(M3), 트랜지스터(M3-2b), 및 트랜지스터(M3-3b)를 각각 온 상태로 한다. 또한 배선(X2L), 배선(X2L2b), 및 배선(X2L3b)에 저레벨 전위를 입력하여 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b), 트랜지스터(M4r), 트랜지스터(M4-2br), 및 트랜지스터(M4-3br)를 오프 상태로 한다.
이때 배선(OL)으로부터 회로(MC)에, 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 각각에 설정하는 전류의 총합, 예를 들어 7Iut를 흘림으로써, 회로(HC)의 노드(n1)는 소정의 전위가 된다. 여기서 배선(WL)에 저레벨 전위를 입력하여 트랜지스터(M2)를 오프 상태로 함으로써, 회로(HC)의 노드(n1)에 소정의 전위를 유지한다. 이로써 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 소스-드레인 사이에는 Iut, 2Iut, 4Iut의 전류가 흐르도록 설정된다.
또한 마찬가지로, 배선(OLB)으로부터 회로(MCr)에, 트랜지스터(M1r), 트랜지스터(M1-2br), 및 트랜지스터(M1-3br)의 각각에 설정하는 전류의 총합, 예를 들어 7Iut를 흘림으로써, 회로(HCr)의 노드(n1r)는 소정의 전위가 된다. 그리고 배선(WL)에 저레벨 전위를 입력하여, 회로(HCr)의 노드(n1r)에 소정의 전위를 유지함으로써, 트랜지스터(M1r), 트랜지스터(M1-2br), 및 트랜지스터(M1-3br) 각각의 소스-드레인 사이에는 Iut, 2Iut, 4Iut의 전류가 흐르도록 설정된다.
회로(MP)를 도 28에 나타낸 구성으로 함으로써, 도 26의 회로(MP)와 같은 동작을 수행할 수 있다. 회로(MP)를 도 28에 나타낸 구성으로 함으로써, 회로(MC)에 있어서, 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 형성 시에 발생하는 구조의 편차로 인한 영향을 적게 할 수 있다. 또한 마찬가지로, 회로(MCr)에 있어서, 트랜지스터(M1r), 트랜지스터(M1-2br), 및 트랜지스터(M1-3br)의 형성 시에 발생하는 구조의 편차로 인한 영향을 적게 할 수 있다.
또한 도 26의 회로(MP)의 변경예로서, 회로(HC) 및 회로(HCr)를 다른 구성으로 하여도 좋다. 도 29에 나타낸 회로(MP)는 도 26의 회로(MP)에 포함되는 회로(HC) 및 회로(HCr)를 각각 회로(HCS) 및 회로(HCSr)로 바꾼 구성이다. 또한 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 W길이와 L길이의 비는 도 26과 마찬가지로, 각각 W/L, 2×W/L, 4×W/L로 한다.
회로(HCS)는 예를 들어 배선(OL)과 배선(OLB)에 전기적으로 접속된다. 회로(HCS)는 배선(OL) 및 배선(OLB) 중 한쪽 또는 양쪽으로부터 입력되는 정보(전위, 전류 등)를 받아, 이 정보에 따른 전위를 유지하는 기능을 가진다. 또한 회로(HCS)는 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 게이트에 전기적으로 접속된다. 회로(HCS)는 유지한 상기 전위를 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b) 각각의 게이트에 인가하는 기능을 가진다. 따라서 트랜지스터(M1), 트랜지스터(M1-2b), 및 트랜지스터(M1-3b)의 각각에는 회로(HCS)로부터 인가된 전위와, W길이와 L길이의 비에 따른 소스-드레인 전류가 흐른다. 또한 회로(HCSr)는 회로(HCS)와 같은 기능을 가지고, 트랜지스터(M1r), 트랜지스터(M1-2br), 및 트랜지스터(M1-3br)의 각각에는 회로(HCSr)로부터 인가된 전위와, W길이와 L길이의 비에 따른 소스-드레인 전류가 흐른다.
도 29에 나타낸 회로(MP)에 포함되는 회로(HCS) 및 회로(HCSr)의 구체적인 예를 도 30의 (A)에 도시하였다. 도 30의 (A)에 나타낸 회로(HCS) 및 회로(HCSr)는 일례로서 SRAM(Static Random Access Memory)을 가지는 구성이 되어 있다. 또한 도 30의 (A)에는 회로(HCS) 및 회로(HCSr)가 가지는 회로 소자의 전기적인 접속 구성을 나타내기 위하여 회로(MP) 전체를 나타내었다.
또한 회로(HCS) 및 회로(HCSr)가 SRAM을 가지는 구성인 경우, SRAM은 고레벨 전위 및 저레벨 전위 중 한쪽을 유지하기 때문에, 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 예를 들어 2치("-1", "+1"의 조합 등), 3치("-1", "0", "+1"의 조합 등) 등에 한정된다. 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 때, 회로(HCS)에는 고레벨 전위를 유지하고, 회로(HCSr)에는 저레벨 전위를 유지하면 좋다. 또한 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 때, 회로(HCS)에는 저레벨 전위를 유지하고, 회로(HCSr)에는 고레벨 전위를 유지하면 좋다. 또한 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 때, 회로(HCS)에는 저레벨 전위를 유지하고, 회로(HCSr)에는 저레벨 전위를 유지하면 좋다.
회로(HCS)는 트랜지스터(M7), 트랜지스터(M7s), 인버터 루프 회로(IVR)를 가진다. 인버터 루프 회로(IVR)는 인버터 회로(IV1)와 인버터 회로(IV2)를 가진다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M7) 및 트랜지스터(M7s)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 트랜지스터(M7) 및 트랜지스터(M7s)는 온 상태일 때에는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 트랜지스터(M7) 및 트랜지스터(M7s)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는 트랜지스터(M7) 및 트랜지스터(M7s)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
인버터 회로(IV1)와 인버터 회로(IV2)는 각각 입력 단자에 입력 신호가 입력되었을 때 상기 입력 신호의 반전 신호를 출력 단자로부터 출력하는 기능을 가진다. 그러므로 인버터 회로(IV1)와 인버터 회로(IV2) 각각으로서 예를 들어 인버터 회로를 사용할 수 있다. 또한 인버터 회로(IV1) 및 인버터 회로(IV2)의 구성예를 도 30의 (B)에 나타내었다. 도 30의 (B)에 나타낸 바와 같이, 인버터 회로(IV1) 및 인버터 회로(IV2)를 CMOS(Complementary MOS) 회로로서 구성할 수 있다. 다만 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 CMOS 회로가 아니라 n채널형 트랜지스터만 또는 p채널형 트랜지스터만의 단극성 회로로 구성하여도 좋다.
또한 인버터 회로(IV1) 및 인버터 회로(IV2)로서는 예를 들어 NAND 회로, NOR 회로, XOR 회로, 이들을 조합한 회로 등으로 할 수 있다. 구체적으로는 인버터 회로를 NAND 회로로 변경하는 경우, NAND 회로의 2개의 입력 단자 중 한쪽에 고정 전위로서 고레벨 전위를 입력함으로써 NAND 회로를 인버터 회로로서 기능시킬 수 있다. 또한 인버터 회로를 NOR 회로로 변경하는 경우, NOR 회로의 2개의 입력 단자 중 한쪽에 고정 전위로서 저레벨 전위를 입력함으로써 NOR 회로를 인버터 회로로서 기능시킬 수 있다. 또한 인버터 회로를 XOR 회로로 변경하는 경우, XOR 회로의 2개의 입력 단자 중 한쪽에 고정 전위로서 고레벨 전위를 입력함으로써 XOR 회로를 인버터 회로로서 기능시킬 수 있다.
상술한 바와 같이, 본 명세서 등에 기재된 인버터 회로를, NAND 회로, NOR 회로, XOR 회로, 또는 이들을 조합한 회로 등의 논리 회로로 변경할 수 있다. 그러므로 본 명세서 등에서 "인버터 회로"라는 용어는 "논리 회로"라고 부를 수 있다.
트랜지스터(M7)의 제 1 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M7)의 제 2 단자는 인버터 회로(IV1)의 입력 단자와, 인버터 회로(IV2)의 출력 단자와, 트랜지스터(M1)의 게이트와, 트랜지스터(M1-2b)의 게이트와, 트랜지스터(M1-3b)의 게이트에 전기적으로 접속되고, 트랜지스터(M7)의 게이트는 배선(WL)에 전기적으로 접속된다. 트랜지스터(M7s)의 제 1 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M7s)의 제 2 단자는 인버터 회로(IV1)의 출력 단자와 인버터 회로(IV2)의 입력 단자에 전기적으로 접속되고, 트랜지스터(M7s)의 게이트는 배선(WL)에 전기적으로 접속된다. 인버터 회로(IV1) 및 인버터 회로(IV2)의 고전원 전위 입력 단자에는 배선(VEH)이 전기적으로 접속되고, 인버터 회로(IV1) 및 인버터 회로(IV2)의 저전원 전위 입력 단자에는 배선(VE)이 전기적으로 접속된다.
배선(VEH)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 상기 정전압으로서는 예를 들어 고레벨 전위인 VDD, 또는 저레벨 전위(VSS)보다 높고 VDD보다 낮은 전위(VDDL) 등으로 할 수 있다. 또한 상기 정전압은 회로(MP)의 구성에 따라 적절히 설정하는 것이 바람직하다. 또한 예를 들어 배선(VAL)에는 정전압이 아니라 펄스 신호가 공급되어도 좋다. 또한 본 구성예의 설명에서는, 배선(VEH)은 전위(VDD)를 인가하는 배선으로서 기능하는 것으로 한다.
또한 도 30의 (A)의 회로(MP)에서, 회로(HCS)는 회로(HCSr)와 거의 같은 회로 구성이다. 그러므로 회로(HCSr)가 가지는 회로 소자에서는 회로(HCS)가 가지는 회로 소자와 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M7r)의 제 1 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M7sr)의 제 1 단자는 배선(OL)에 전기적으로 접속된다.
회로(HCS) 및 회로(HCSr)에 정보(예를 들어 전위, 전류 등)를 기록할 때, 배선(WL)에 고레벨 전위를 인가하여 트랜지스터(M7), 트랜지스터(M7s), 트랜지스터(M7r), 트랜지스터(M7sr)를 온 상태로 한다. 그 후, 배선(OL)에 고레벨 전위 및 저레벨 전위 중 한쪽을 입력하고, 배선(OLB)에 고레벨 전위 및 저레벨 전위 중 다른 쪽을 입력한다. 특히 고레벨 전위는 배선(VEH)이 인가하는 전위와 거의 같은 것이 바람직하다. 여기서는 예를 들어 고레벨 전위를 전위(VDDL)로, 저레벨 전위를 전위(VSS)로 하여 설명한다.
회로(HCS)에 VDDL 및 VSS 중 한쪽이 기록되고, 회로(HCSr)에 VDDL 및 VSS 중 다른 쪽이 기록된 후에는, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M7), 트랜지스터(M7s), 트랜지스터(M7r), 및 트랜지스터(M7sr)를 오프 상태로 한다. 이로써, 회로(HCS)는 VDDL 및 VSS 중 한쪽을 인버터 루프 회로(IVR)에 유지하고, 회로(HCSr)는 VDDL 및 VSS 중 다른 쪽을 인버터 루프 회로(IVRr)에 유지할 수 있다.
회로(HCS) 및 회로(HCSr)의 각각에 소정의 전위를 유지한 후에는, 도 26의 회로(MP)와 마찬가지로, 배선(X1L)(도 26에서는 배선(WX1L)), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b) 각각에 입력되는 전위의 조합에 따라 회로(MC) 또는 회로(MCr)로부터 배선(OL) 또는 배선(OLB)에 흐르는 전류의 양을, 2치 또는 3치의 제 1 데이터(가중 계수)와 다치(도 30의 (A)의 구성예에서는 15치)의 제 2 데이터(뉴런의 신호의 값)의 곱으로서 취급할 수 있다.
또한 도 30의 (A)의 회로(MP)는 예를 들어, 도 31에 나타낸 회로(MP)로 변형할 수 있다. 도 31의 회로(MP)는 도 30의 (A)의 회로(MP)에서 회로(HCSr)를 제외한 구성이다. 구체적인 구성으로서, 인버터 루프 회로(IVR)에 포함되는 인버터 회로(IV1)의 출력 단자는 회로(MCr)의 트랜지스터(M1r)의 게이트와, 회로(MCr)의 트랜지스터(M1-2br)의 게이트와, 회로(MCr)의 트랜지스터(M1-3br)의 게이트에 전기적으로 접속된다.
회로(MP)를 도 31의 구성으로 함으로써, 도 30의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다. 또한 도 31의 회로(MP)는 도 30의 (A)의 회로(MP)에서 회로(HCSr)를 제외한 구성이기 때문에, 도 30의 (A)의 회로(MP)보다 소비 전력을 낮게 할 수 있다.
또한 도 30의 (A)의 회로(MP)는 예를 들어, 도 32에 나타낸 회로(MP)로 변형할 수 있다. 도 32의 회로(MP)는, 도 22의 (A) 및 (B)의 회로(MP)와 마찬가지로, 도 30의 (A)의 회로(MP)에 배선(IL)과 배선(ILB)이 추가된 구성이다.
도 32의 회로(MP)는 도 30의 (A)의 회로(MP)의 배선(OL) 및 배선(OLB)이 가지는 기능을 분리한 구성이다.
구체적으로 도 30의 (A)의 회로(MP)의 배선(OL)은, 회로(HCS)에 고레벨 전위 또는 저레벨 전위를 입력하기 위한 배선으로서 기능하고, 또한 회로(MC)를 통하여 배선(VE)에 전류를 공급하기 위한 배선으로서 기능하고, 또한 회로(MCr)를 통하여 배선(VEr)에 전류를 공급하기 위한 배선으로서 기능한다. 또한 도 30의 (A)의 회로(MP)의 배선(OLB)은, 회로(HCSr)에 고레벨 전위 또는 저레벨 전위를 입력하기 위한 배선으로서 기능하고, 또한 회로(MC)를 통하여 배선(VE)에 전류를 공급하기 위한 배선으로서 기능하고, 또한 회로(MCr)를 통하여 배선(VEr)에 전류를 공급하기 위한 배선으로서 기능한다.
한편 도 32의 회로(MP)의 배선(OL)은, 회로(MC)를 통하여 배선(VE)에 전류를 공급하기 위한 배선으로서 기능하고, 또한 회로(MCr)를 통하여 배선(VEr)에 전류를 공급하기 위한 배선으로서 기능한다. 또한 도 32의 회로(MP)의 배선(OLB)은, 회로(MC)를 통하여 배선(VE)에 전류를 공급하기 위한 배선으로서 기능하고, 또한 회로(MCr)를 통하여 배선(VEr)에 전류를 공급하기 위한 배선으로서 기능한다. 또한 도 32의 회로(MP)의 배선(IL)은 회로(HCS)에 고레벨 전위 및 저레벨 전위 중 한쪽을 입력하기 위한 배선으로서 기능하고, 도 32의 회로(MP)의 배선(ILB)은 회로(HCSr)에 고레벨 전위 및 저레벨 전위 중 다른 쪽을 입력하기 위한 배선으로서 기능한다.
회로(MP)를 도 32의 구성으로 함으로써, 도 30의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 도 32의 회로(MP)의 구성을 도 2의 연산 회로(110), 도 3의 연산 회로(120)에 적용하는 경우, 도 32의 회로(MP)는 예를 들어 도 33에 나타낸 회로(MP)와 같이 트랜지스터(M7s) 및 트랜지스터(M7sr)를 제외한 구성으로 하여도 좋다. 도 33의 회로(MP)의 구성으로 함으로써, 도 30의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 도 30의 (A)와는 다른, 도 29에 나타낸 회로(MP)에 포함되는 회로(HCS) 및 회로(HCSr)의 구체적인 예를 도 34에 나타내었다. 도 34에 나타낸 회로(MP)는 NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)(등록 상표)이라고 불리는 기억 회로를 가지는 구성이 되어 있다. 또한 도 34에는 회로(HCS) 및 회로(HCSr)가 가지는 회로 소자의 전기적인 접속 구성을 나타내기 위하여 회로(MP) 전체를 나타내었다.
회로(HCS)는 트랜지스터(M8), 용량 소자(C2)를 가진다.
본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M8)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 트랜지스터(M8)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M8)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는 트랜지스터(M8)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
트랜지스터(M8)의 제 1 단자는 배선(IL)에 전기적으로 접속되고, 트랜지스터(M8)의 제 2 단자는 용량 소자(C2)의 제 1 단자와, 트랜지스터(M1)의 게이트와, 트랜지스터(M1-2b)의 게이트와, 트랜지스터(M1-3b)의 게이트에 전기적으로 접속되고, 트랜지스터(M8)의 게이트는 배선(WL)에 전기적으로 접속된다. 용량 소자(C2)의 제 2 단자는 배선(VE)에 전기적으로 접속된다.
또한 도 34에 나타낸 회로(HCS)에서, 트랜지스터(M8)의 제 2 단자와 용량 소자(C2)의 제 1 단자의 전기적 접속점을 노드(n2)로 하였다.
또한 도 34의 회로(MP)에서, 회로(HCSr)는 회로(HCS)와 거의 같은 회로 구성이다. 그러므로 회로(HCSr)가 가지는 회로 소자 등에서는 회로(HCS)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M8r)의 제 1 단자는 배선(ILB)에 전기적으로 접속된다.
또한 회로(HCS) 및 회로(HCSr)가 NOSRAM을 가지는 구성인 경우, 회로(HCS) 및 회로(HCSr)의 각각에는 고레벨 전위 및 저레벨 전위 중 한쪽을 유지할 수 있다. 그러므로 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 예를 들어 2치("-1", "+1" 등), 3치("-1", "0", "+1" 등) 등에 한정된다. 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 때, 회로(HCS)에는 고레벨 전위를 유지하고, 회로(HCSr)에는 저레벨 전위를 유지하면 좋다. 또한 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 때, 회로(HCS)에는 저레벨 전위를 유지하고, 회로(HCSr)에는 고레벨 전위를 유지하면 좋다. 또한 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 때, 회로(HCS)에는 저레벨 전위를 유지하고, 회로(HCSr)에는 저레벨 전위를 유지하면 좋다. 또한 회로(HCS), 회로(HCSr)에는 고레벨 전위 또는 저레벨 전위의 2치(디지털값)가 아니라 3치 이상의 디지털값, 또는 아날로그값을 유지하여도 좋다.
회로(HCS) 및 회로(HCSr)에 정보(여기서는 전위로 함)를 기록할 때, 배선(WL)에 고레벨 전위를 인가하여 트랜지스터(M8) 및 트랜지스터(M8r)를 온 상태로 한다. 그 후, 배선(IL)에 고레벨 전위 및 저레벨 전위 중 한쪽을 입력하고, 배선(ILB)에 고레벨 전위 및 저레벨 전위 중 다른 쪽을 입력한다. 여기서는 예를 들어 고레벨 전위를 전위(VDDL)로, 저레벨 전위를 전위(VSS)로 하여 설명한다.
회로(HCS)의 용량 소자(C2)의 제 1 단자에 VDDL 및 VSS 중 한쪽이 기록되고, 회로(HCSr)의 용량 소자(C2r)의 제 1 단자에 VDDL 및 VSS 중 다른 쪽이 기록된 후에는, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M8) 및 트랜지스터(M8r)를 오프 상태로 한다. 이로써, 회로(HCS)는 VDDL 및 VSS 중 한쪽을 노드(n2)에 유지하고, 회로(HCSr)는 VDDL 및 VSS 중 다른 쪽을 노드(n2r)에 유지할 수 있다.
회로(HCS) 및 회로(HCSr) 각각에 소정의 전위를 유지한 후에는 도 26의 회로(MP)와 마찬가지로, 배선(X1L)(도 26에서는 배선(WX1L)), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 및 배선(X2L3b) 각각에 입력되는 전위의 조합에 따라 회로(MC) 또는 회로(MCr)로부터 배선(OL) 또는 배선(OLB)에 흐르는 전류의 양을 3비트의 데이터로서 취급할 수 있다.
회로(MP)를 도 34의 구성으로 함으로써, 도 30의 (A)의 회로(MP)와 같은 식으로 동작할 수 있다.
도 29 내지 도 34의 각각에 나타낸 회로(MP)는 회로(HCS) 및 회로(HCSr)를 각각 1개씩 가지는 구성이지만 회로(MP)는 회로(HCS) 및 회로(HCSr)를 복수 개씩 가지는 구성이어도 좋다.
도 35에 나타낸 회로(MP)는, 회로(HCS)와 같은 기능을 가지는 회로(HCS-2b)와 회로(HCS-3b) 및 회로(HCSr)와 같은 기능을 가지는 회로(HCS-2br)와 회로(HCS-3br)를 가진다. 구체적으로는, 회로(HCS-2b), 회로(HCS-3b), 회로(HCS-2br), 및 회로(HCS-3br)는 배선(OL) 및 배선(OLB) 중 한쪽 또는 양쪽으로부터 입력되는 정보(전위, 전류 등)를 받고, 상기 정보에 따른 전위를 유지하는 기능을 가진다. 특히, 회로(HCS-2b)는 트랜지스터(M1-2b)의 게이트에 유지된 전위를 인가하는 기능을 가지고, 회로(HCS-3b)는 트랜지스터(M1-3b)의 게이트에 유지된 전위를 인가하는 기능을 가지고, 회로(HCS-2br)는 트랜지스터(M1-2br)의 게이트에 유지된 전위를 인가하는 기능을 가지고, 회로(HCS-3br)는 트랜지스터(M1-3br)의 게이트에 유지된 전위를 인가하는 기능을 가진다.
또한 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 및 회로(HCS-3br)는 예를 들어 모두가 SRAM을 가지는 구성으로 하여도 좋고, NOSRAM을 가지는 구성으로 하여도 좋다. 또한 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 및 회로(HCS-3br)에서 선택된 하나 이상의 회로는 SRAM을 가지는 구성으로 하고, 나머지 회로는 NOSRAM을 가지는 구성으로 하여도 좋다.
또한 도 35의 회로(MP)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 및 회로(HCS-3br)는 각각 배선(OL) 및 배선(OLB)에 전기적으로 접속되어 있지만 본 발명의 일 형태에 따른 회로(MP)의 구성은 이에 한정되지 않는다. 예를 들어 도 35의 회로(MP)는 도 32의 회로(MP)와 마찬가지로, 배선(IL) 및 배선(ILB)을 제공하여 회로(HCS), 회로(HCS-2b), 및 회로(HCS-3b)를 배선(IL)과 배선(ILB)에 전기적으로 접속하여도 좋다. 또한 예를 들어 도 35의 회로(MP)는 도 33, 도 34의 회로(MP)와 마찬가지로, 배선(IL) 및 배선(ILB)을 제공하여 회로(HCS), 회로(HCS-2b), 및 회로(HCS-3b)를 배선(IL)에 전기적으로 접속하고, 회로(HCSr), 회로(HCS-2br), 및 회로(HCS-3br)를 배선(ILB)에 전기적으로 접속하여도 좋다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 6>
도 36에 나타낸 회로(MP)는 복수의 유지부로서, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)를 가지며, 도 35의 회로(MP)와 상이한 회로 구성의 일례이다.
도 36의 회로(MP)에 포함되는 트랜지스터(M1)의 W길이와 L길이의 비를 W/L로 하였을 때, 트랜지스터(M1-2b)의 W길이와 L길이의 비는 2×W/L로 하는 것이 바람직하고, 트랜지스터(M1-3b)의 W길이와 L길이의 비는 4×W/L로 하는 것이 바람직하다. 또한, 트랜지스터(M1r)와 트랜지스터(M1)의 크기는 같은 것이 바람직하고, 트랜지스터(M1-2br)와 트랜지스터(M1-2b)의 크기는 같은 것이 바람직하고, 트랜지스터(M1-3br)와 트랜지스터(M1-3b)의 크기는 같은 것이 바람직하다.
회로(HCS)는 배선(OL)과 트랜지스터(M1)의 게이트에 전기적으로 접속되고, 회로(HCS-2b)는 배선(OL)과 트랜지스터(M1-2b)의 게이트에 전기적으로 접속되고, 회로(HCS-3b)는 배선(OL)과 트랜지스터(M1-3b)의 게이트에 전기적으로 접속된다.
트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b) 각각의 제 1 단자는 배선(VE)에 전기적으로 접속되고, 트랜지스터(M3)의 제 1 단자는 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b) 각각의 제 2 단자에 전기적으로 접속된다. 트랜지스터(M3)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(X1L)에 전기적으로 접속된다. 트랜지스터(M4)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속된다.
도 36의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3r)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4r)의 제 2 단자는 배선(OL)에 전기적으로 접속된다.
회로(MCr)에 포함되는 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)에 저레벨 전위, 예를 들어 VSS를 유지함으로써 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)를 각각 오프 상태로 할 수 있다. 이때 회로(MC)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 고레벨 전위 또는 저레벨 전위를 유지함으로써, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 유지된 전위에 따라, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각에 흐르는 전류의 양이 결정된다. 그 후, 트랜지스터(M3)를 온 상태로 하고 트랜지스터(M4)를 오프 상태로 함으로써 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 상기 전류를 흘릴 수 있다. 또한 트랜지스터(M3)를 오프 상태로 하고 트랜지스터(M4)를 온 상태로 함으로써 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 상기 전류를 흘릴 수 있다.
또한 회로(MC)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)에 저레벨 전위, 예를 들어 VSS를 유지함으로써 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)를 각각 오프 상태로 할 수 있다. 이때 회로(MCr)에 포함되는 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 고레벨 전위 또는 저레벨 전위를 유지함으로써, 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 유지된 전위에 따라, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각에 흐르는 전류의 양이 결정된다. 그 후, 트랜지스터(M3r)를 온 상태로 하고 트랜지스터(M4r)를 오프 상태로 함으로써 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 상기 전류를 흘릴 수 있다. 또한 트랜지스터(M3r)를 오프 상태로 하고 트랜지스터(M4r)를 온 상태로 함으로써 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 상기 전류를 흘릴 수 있다.
도 36의 회로(MP)에, 예를 들어 양의 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 유지하는 경우, 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)에 저레벨 전위를 유지하고, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 양의 제 1 데이터(가중 계수)에 따른 전위의 조합을 유지하는 것으로 한다. 또한 도 36의 회로(MP)에, 예를 들어 음의 제 1 데이터(가중 계수)를 유지하는 경우, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)에 저레벨 전위를 유지하고, 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 음의 제 1 데이터(가중 계수)에 따른 전위의 조합을 유지하는 것으로 한다.
도 36에 나타낸 회로(MP)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 구체적인 예를 도 37에 도시하였다. 도 37에 나타낸 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)는 SRAM을 가지는 구성이 되어 있다. 또한 도 37에서는 인버터 회로(IV1), 인버터 회로(IV2) 각각의 고전원 전위 입력 단자, 저전원 전위 입력 단자의 기재를 생략하였다. 또한 도 37에 나타낸 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 구성에 대해서는 도 30의 (A)의 회로(MP)에 포함되는 회로(HCS), 회로(HCSr)에 대한 설명을 참조한다.
또한 도 37과는 다른 구체적인 예로서, 도 36에 나타낸 회로(MP)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)는 도 38에 나타낸 바와 같이 NOSRAM을 가지는 구성으로 하여도 좋다. 또한 도 38에 나타낸 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 구성에 대해서는 도 34의 회로(MP)에 포함되는 회로(HCS), 회로(HCSr)에 대한 설명을 참조한다.
또한 도 36의 회로(MP)는 일례로서, 도 39에 나타낸 회로(MP)로 변형할 수 있다. 도 39의 회로(MP)는, 도 26 내지 도 35에 나타낸 회로(MP)와 같이, 다치의 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값(연산값)으로 함)를 취급할 수 있는 회로이다. 도 39의 회로(MP)는 도 36의 회로(MP)에 포함되는 회로(MC)에 트랜지스터(M3-2x), 트랜지스터(M4-2x), 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b)가 추가된 구성이다. 또한 도 39의 회로(MP)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)는 일례로서 도 37에 나타낸 바와 같이 SRAM을 가지는 구성이 되어 있다.
또한 본 명세서 등에서, 트랜지스터(M1)와 마찬가지로, 특별히 언급되지 않는 한 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b)는 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b)는 선형 영역에서 동작하여도 좋다. 또한, 트랜지스터(M1x), 트랜지스터(M1x-2b), 및 트랜지스터(M1x-3b)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1x), 트랜지스터(M1x-2b), 및 트랜지스터(M1x-3b)는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M1x), 트랜지스터(M1x-2b), 및 트랜지스터(M1x-3b)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(가중 계수)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 트랜지스터(M3), 트랜지스터(M4)와 마찬가지로, 특별히 언급되지 않는 한 트랜지스터(M3-2x), 트랜지스터(M4-2x)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M3-2x), 트랜지스터(M4-2x)는 온 상태일 때 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 트랜지스터(M3-2x), 트랜지스터(M4-2x)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M3-2x), 트랜지스터(M4-2x)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는, 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
도 39의 회로(MP)에 포함되는 트랜지스터(M1x)의 W길이와 L길이의 비는 2×W/L로 하는 것이 바람직하다. 또한 트랜지스터(M1x-2b)의 W길이와 L길이의 비는 4×W/L로 하는 것이 바람직하다. 또한 트랜지스터(M1x-3b)의 W길이와 L길이의 비는 8×W/L로 하는 것이 바람직하다. 트랜지스터를 더 많이 배치하는 경우에도 마찬가지로, W길이와 L길이의 비를 2의 거듭제곱으로 크게 하면 좋다.
트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b) 각각의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1x)의 게이트는 회로(HCS)에 전기적으로 접속되고, 트랜지스터(M1x-2b)의 게이트는 회로(HCS-2b)에 전기적으로 접속되고, 트랜지스터(M1x-3b)의 게이트는 회로(HCS-3b)에 전기적으로 접속된다. 트랜지스터(M3-2x)의 제 1 단자는 트랜지스터(M4-2x)의 제 1 단자와, 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b) 각각의 제 2 단자에 전기적으로 접속된다. 트랜지스터(M3-2x)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3-2x)의 게이트는 배선(X1L2x)에 전기적으로 접속된다. 트랜지스터(M4-2x)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4-2x)의 게이트는 배선(X2L2x)에 전기적으로 접속된다.
또한 도 39의 회로(MP)에서, 회로(HCSr)는 회로(HCS)와 거의 같은 회로 구성이다. 그러므로 회로(HCSr)가 가지는 회로 소자 등에서는 회로(HCS)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3-2xr)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4-2xr)의 제 2 단자는 배선(OL)에 전기적으로 접속된다.
배선(X1L2x)은 트랜지스터(M3-2x), 트랜지스터(M3-2xr)의 온 상태와 오프 상태를 전환하기 위한 배선이고, 배선(X2L2x)은 트랜지스터(M4-2x), 트랜지스터(M4-2xr)의 온 상태와 오프 상태를 전환하기 위한 배선이다.
회로(HCS)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1)의 소스-드레인 사이에는 전류량으로서 Iut가 흐르는 것으로 한다. 이때 회로(HCS-2b)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1-2b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에, 트랜지스터(M1-2b)의 소스-드레인 사이에 전류량으로서 2Iut가 흐른다. 또한 회로(HCS-3b)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1-3b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 4배이기 때문에, 트랜지스터(M1-3b)의 소스-드레인 사이에 전류량으로서 4Iut가 흐른다.
즉 트랜지스터(M3)의 제 1 단자와 트랜지스터(M4)의 제 1 단자의 전기적 접속점으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전류는, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 유지되어 있는 전위에 따라 0으로부터 Iut씩 7Iut까지 변화한다. 여기서는 상기 전류량을 IX1이라고 부른다.
또한 회로(HCS)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1x)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에, 트랜지스터(M1x)의 소스-드레인 사이에 전류량으로서 2Iut가 흐른다. 또한 회로(HCS-2b)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1x-2b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 4배이기 때문에, 트랜지스터(M1x-2b)의 소스-드레인 사이에 전류량으로서 4Iut가 흐른다. 또한 회로(HCS-3b)에 고레벨 전위, 예를 들어 VDDL이 유지되어 있을 때, 트랜지스터(M1x-3b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 8배이기 때문에, 트랜지스터(M1x-3b)의 소스-드레인 사이에 전류량으로서 8Iut가 흐른다.
즉 트랜지스터(M3-2x)의 제 1 단자와 트랜지스터(M4-2x)의 제 1 단자의 전기적 접속점으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전류는, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 유지되어 있는 전위에 따라 0으로부터 2Iut씩 14Iut까지 변화한다. 여기서는 상기 전류량을 IX2라고 부른다. 즉 IX2=2IX1이 성립된다.
여기서, 도 39의 회로(MP)에 양의 제 1 데이터(가중 계수)가 설정되어 있을 때에 있어서, 배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)의 각각에 고레벨 전위 또는 저레벨 전위가 인가되는 경우에 대하여 생각한다.
배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M4), 트랜지스터(M4-2x)는 오프 상태가 된다. 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다.
배선(X1L)에 고레벨 전위를 인가하고, 배선(X2L), 배선(X1L2x), 배선(X2L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M3)는 온 상태가 되고, 트랜지스터(M3-2x), 트랜지스터(M4), 트랜지스터(M4-2x)는 오프 상태가 된다. 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX1이 흐른다.
또한 배선(X2L)에 고레벨 전위를 인가하고, 배선(X1L), 배선(X1L2x), 배선(X2L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M4)는 온 상태가 되고, 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M4-2x)는 오프 상태가 된다. 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX1이 흐른다.
또한 배선(X1L2x)에 고레벨 전위를 인가하고, 배선(X1L), 배선(X2L), 배선(X2L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M3-2x)는 온 상태가 되고, 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M4-2x)는 오프 상태가 된다. 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX2=2IX1이 흐른다.
또한 배선(X2L2x)에 고레벨 전위를 인가하고, 배선(X1L), 배선(X1L2x), 배선(X2L)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M4-2x)는 온 상태가 되고, 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M3-2x)는 오프 상태가 된다. 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX2=2IX1이 흐른다.
그리고, 배선(X1L), 배선(X1L2x)에 고레벨 전위를 인가하고, 배선(X2L), 배선(X2L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M3), 트랜지스터(M3-2x)는 온 상태가 되고, 트랜지스터(M4), 트랜지스터(M4-2x)는 오프 상태가 된다. 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX1+IX2=3IX1이 흐른다.
마찬가지로, 배선(X2L), 배선(X2L2x)에 고레벨 전위를 인가하고, 배선(X1L), 배선(X1L2x)의 각각에 저레벨 전위를 인가하였을 때, 회로(MC)에 있어서 트랜지스터(M4), 트랜지스터(M4-2x)는 온 상태가 되고, 트랜지스터(M3), 트랜지스터(M3-2x)는 오프 상태가 된다. 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류량으로서 IX1+IX2=3IX1이 흐른다.
상술한 바와 같이, 도 39의 회로(MP)에 포함되는 회로(MC)는, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 유지되어 있는 전위에 따른 전류를 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흘리고, 또한 배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)에 입력되는 전위에 따라 상기 전류를 0배, 1배, 2배, 3배로 하여 출력할 수 있다.
앞에서는, 도 39의 회로(MP)에 양의 제 1 데이터(가중 계수)를 설정한 예에 대하여 설명하였지만, 도 39의 회로(MP)에 음의 제 1 데이터(가중 계수)를 설정한 경우에도 마찬가지로, 회로(MP)는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류를 흘리고, 또한 배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)에 입력되는 전위에 따라 상기 전류를 0배, 1배, 2배, 3배로 하여 출력할 수 있다.
또한 도 39의 회로(MP)에 0의 제 1 데이터(가중 계수)를 설정한 경우에는, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 저레벨 전위, 예를 들어 VSS를 인가하면 좋다. 이로써, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b), 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br), 트랜지스터(M1x), 트랜지스터(M1x-2b), 트랜지스터(M1x-3b), 트랜지스터(M1xr), 트랜지스터(M1x-2br), 트랜지스터(M1x-3br) 각각의 소스-드레인 사이에 흐르는 전류의 양을 0으로 설정할 수 있다. 그러므로 배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)이 인가하는 전위에 상관없이, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류는 흐르지 않고, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류는 흐르지 않는다.
상술한 바와 같이, 도 39의 회로(MP)에 있어서 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각에 유지되어 있는 전위를 제 1 데이터(가중 계수)에 따른 전위로 하고, 배선(X1L), 배선(X2L), 배선(X1L2x), 배선(X2L2x)에 입력되는 전위를 제 2 데이터(뉴런의 신호의 값)에 따른 전위로 함으로써, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전류의 양을, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱으로서 취급할 수 있다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 7>
구성예 1 내지 구성예 6에서는, 회로(MP)가 유지하는 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 "양의 다치", "0", "음의 다치"로 하고, 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)과의 곱을 계산할 수 있는 회로(MP)에 대하여 설명하였지만, 본 구성예에서는 일례로서 제 1 데이터(가중 계수)를 "양의 다치", "0", "음의 다치"로 하고, 제 2 데이터(뉴런의 신호의 값)를 "+1", "0"의 2치로 하여, 이들의 곱을 계산할 수 있는 회로(MP)에 대하여 설명한다.
도 40에 나타낸 회로(MP)는 도 16의 (A)의 회로(MP)에서 트랜지스터(M4), 트랜지스터(M4r)를 제외한 회로이다. 또한 트랜지스터(M4), 트랜지스터(M4r)를 제외하였기 때문에, 도 40에서는 트랜지스터(M4), 트랜지스터(M4r) 각각의 게이트에 전위를 입력하기 위한 배선(X2L)도 제외하였다. 또한 배선(X1L)에 상당하는 배선은 도 40에서는 배선(WXL)이라고 기재하였다. 또한, 도 40에서는 회로(MC)와 회로(MCr)를 배치한 경우의 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 가중치로서 음의 값을 사용하지 않는 경우, 또는 양의 값을 사용하지 않는 경우 등에 있어서, 회로(MC) 및 회로(MCr) 중 적어도 하나를 제공하지 않아도 된다. 또한 여기서는 도 16의 (A)에 적용한 경우의 예를 나타내지만, 본 발명의 일 형태는 이에 한정되지 않는다. 다른 도면에서도 마찬가지로 트랜지스터(M4), 트랜지스터(M4r)를 제외할 수 있다.
도 40의 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 도 15의 (A)의 회로(MP)에 설정되는 제 1 데이터(가중 계수)와 같은 것으로 한다. 그러므로 도 40의 회로(MP)에 설정되는 제 1 데이터(가중 계수)에 대해서는 도 15의 (A)의 회로(MP)에 대한 설명을 참조한다. 상기 제 1 데이터(가중 계수)로서는 예를 들어, "-2", "-1", "0", "+1", "+2"로 할 수 있다.
또한 도 40의 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)는 배선(WXL)에 고레벨 전위가 인가되는 경우에 "+1"로 하고, 배선(WXL)에 저레벨 전위가 인가되는 경우에 "0"으로 한다.
또한 도 40의 회로(MP)의 동작에 대해서는 구성예 1의 동작예에 대한 설명을 참조한다.
도 40의 회로(MP)에서 상술한 바와 같이 제 1 데이터(가중 계수)와 입력되는 제 2 데이터(뉴런의 신호의 값)를 정의하였을 때, 각 가중 계수에 있어서, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)가 입력되는 것에 의한, 배선(OL)의 노드(outa)로부터 출력되는 전류(IOL)의 변화의 유무 및 배선(OLB)의 노드(outb)로부터 출력되는 전류(IOLB)의 변화의 유무는 이하의 표와 같다. 또한 이하의 표에서는 고레벨 전위를 high라고 기재하고, 저레벨 전위를 low라고 기재한다.
[표 5]
Figure pct00011
상기 표와 같이 도 40의 회로(MP)는, 양의 다치 또는 음의 다치인 제 1 데이터(가중 계수)와, "+1", "0"의 2치인 제 2 데이터(뉴런의 신호의 값)의 곱을 계산할 수 있다. 또한 제 1 데이터(가중 계수)는 5치가 아니라 2치이어도 좋고, 5치 이외의 다치이어도 좋다. 2치로서는 예를 들어, "+1", "0"의 2치, 또는 "+1", "-1"의 2치이어도 좋다. 또한 제 1 데이터(가중 계수)는 예를 들어, 아날로그값이어도 좋고, 다중 비트(다치)의 디지털값이어도 좋다.
또한 본 동작예에서는 회로(MP)의 회로(MC), 회로(MCr) 각각의 회로(HC), 회로(HCr)에 있어서, 각각에서 설정하는 전류는 다치로 하였지만 설정하는 전류는 아날로그값이어도 좋다. 예를 들어 제 1 데이터(가중 계수)가 "양의 아날로그값"인 경우에는, 회로(HC)의 노드(n1)에서 아날로그값의 전류가 설정되고, 노드(n1)에 상기 전류에 따른 전위가 유지되고, 회로(HCr)의 노드(n1r)에 저레벨 전위가 유지된다. 제 1 데이터(가중 계수)가 "음의 아날로그값"인 경우에는, 예를 들어 회로(HC)의 노드(n1)에 저레벨 전위가 유지되고, 회로(HCr)의 노드(n1r)에서 아날로그값의 전류가 설정되고, 노드(n1r)에 상기 전류에 따른 전위가 유지된다. 그래서 전류(IOL) 및 전류(IOLB)의 전류 크기는 아날로그 전위에 따른 크기가 된다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 8>
다음으로 회로(ILD)에 포함되는 트랜지스터와 회로(MP)에 포함되는 트랜지스터가 같은 극성인 경우의 회로(MP)의 구성예에 대하여 설명한다.
여기서는 회로(ILD)의 전류원 회로(ISC)에 포함되는 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))가 도 8의 (C)의 n채널형 트랜지스터를 가지는 구성인 경우에서, 포함되는 트랜지스터를 모두 n채널형 트랜지스터로 한 회로(MP)의 구성예에 대하여 설명한다.
도 41의 (A)에 나타낸 회로(MP)는 도 21의 (A)의 회로(MP)의 구성을 변경한 회로이고, 도 41의 (A)의 회로(MP)는 회로(HC)의 구성과 트랜지스터(M1)의 백 게이트의 접속 대상에서 도 21의 (A)의 회로(MP)와 상이하다. 그러므로 도 21의 (A)의 회로(MP)와 도 41의 (A)의 회로(MP)에서 접속 구성이 같은 부분에 대해서는 설명을 생략한다.
도 41의 (A)의 회로(MP)에서, 회로(HC)는 트랜지스터(M9)와 용량 소자(C3)를 가진다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M9)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 트랜지스터(M9)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M9)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
트랜지스터(M1)의 게이트는 트랜지스터(M9)의 제 1 단자와, 용량 소자(C3)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M9)의 제 2 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1)의 백 게이트는 트랜지스터(M1)의 제 2 단자와, 용량 소자(C3)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속된다.
트랜지스터(M1)의 백 게이트와 트랜지스터(M1)의 제 2 단자를 전기적으로 접속하고 트랜지스터(M1)의 제 1 단자에 고레벨 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 높일 수 있는 경우가 있다. 또한 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, 예를 들어 도 41의 (A)의 회로(MP)에서 트랜지스터(M1)의 백 게이트가 저레벨 전위를 인가하는 배선 등에 전기적으로 접속되는 구성으로 하여도 좋다. 또한 예를 들어 도 41의 (A)의 회로(MP)에서 트랜지스터(M1)가 백 게이트를 가지지 않는 구성으로 하여도 좋다.
또한 도 41의 (A)에 나타낸 회로(HC)에서, 트랜지스터(M1)의 게이트와, 트랜지스터(M9)의 제 1 단자와, 용량 소자(C3)의 제 1 단자의 전기적 접속점을 노드(n3)로 하였다.
도 41의 (A)의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
도 41의 (A)의 회로(MP)에서, 배선(VE), 배선(VEr)이 인가하는 전위는 예를 들어 고레벨 전위인 것이 바람직하다. 도 8의 (C)에 나타낸 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))에서 배선(VSO)이 저레벨 전위가 되어 있기 때문에, 배선(VE), 배선(VEr)이 인가하는 전위를 고레벨 전위로 함으로써, 회로(MC) 또는 회로(MCr)로부터 배선(OL), 배선(OLB)을 통하여 회로(ILD)에 전류를 흘릴 수 있다. 여기서는 배선(VE), 배선(VEr)이 인가하는 전위를 VDD로 하여 설명한다.
도 41의 (A)의 회로(MC)에서, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류를 설정할 때(제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정할 때), 배선(WX1L), 배선(WL)에 고레벨 전위를 인가하여 트랜지스터(M3), 트랜지스터(M9)를 온 상태로 한다. 이로써 회로(HC)의 노드(n3)의 전위는 VDD가 된다. 그 후, 도 8의 (A)의 전류원 회로(ISC)에서 전류를 생성함으로써, 배선(VE)으로부터 트랜지스터(M1)의 소스-드레인 사이와, 회로(MC)의 트랜지스터(M3)의 소스-드레인 사이와, 배선(OL)을 통하여 전류원 회로(ISC)에 상기 전류가 흐른다. 이때 용량 소자(C3)의 제 2 단자의 전위(트랜지스터(M1)의 제 2 단자의 전위)는 상기 전류에 따라 결정된다. 여기서, 배선(WX1L), 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M3), 트랜지스터(M9)를 오프 상태로 함으로써, 용량 소자(C3)에 의하여 트랜지스터(M1)의 게이트와 트랜지스터(M1)의 제 2 단자 사이의 전압을 유지할 수 있다. 이로써 트랜지스터(M1)의 소스-드레인 사이에 상기 전류를 설정할 수 있다. 그 후에 배선(WX1L), 배선(X2L)의 각각에 소정의 전위를 인가하여, 트랜지스터(M3) 및 트랜지스터(M4) 중 한쪽을 온 상태로, 트랜지스터(M3) 및 트랜지스터(M4) 중 다른 쪽을 오프 상태로 함으로써, 배선(VE)으로부터 회로(MC)를 통하여 배선(OL) 또는 배선(OLB)에 설정된 전류를 흘릴 수 있다.
또한 도 41의 (A)의 회로(MP)의 구성의 변경예를 도 41의 (B)에 나타내었다. 도 41의 (B)의 회로(MP)는 트랜지스터(M9)의 제 2 단자가 배선(VE)이 아니라 배선(VA)에 전기적으로 접속되는 점과, 트랜지스터(M9r)의 제 2 단자가 배선(VEr)이 아니라 배선(VAr)에 전기적으로 접속되는 점에서 도 41의 (A)의 회로(MP)와 상이하다.
배선(VA)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 특히 상기 정전압으로서는 접지 전위, 저레벨 전위, VSS보다 높고 배선(VE)이 인가하는 고레벨 전위, VDD보다 낮은 전위가 바람직하다. 여기서 배선(VA)이 인가하는 정전압을 VM으로 하고, 전위(VM)는 접지 전위, 저레벨 전위, VSS보다 높고 배선(VE)이 인가하는 고레벨 전위, VDD보다 낮은 전위인 것으로 한다.
도 41의 (B)의 회로(MP)에서, 트랜지스터(M1)의 제 2 단자의 전위를 VS로 하였을 때, 트랜지스터(M1)의 소스-드레인 간 전압은 VDD-VS가 된다. 또한 트랜지스터(M1)의 게이트에 VM이 입력되어 있는 경우, 트랜지스터(M1)의 게이트-소스 간 전압은 VM-VS가 된다. 트랜지스터(M1)가 포화 영역에서 동작하기 위해서는, 트랜지스터(M1)의 문턱 전압을 Vth로 하였을 때, VDD-VS>VM-VS-Vth의 관계를 만족시키면 좋다. 또한 트랜지스터(M1)가 노멀리 온 특성이면, 게이트-소스 간 전압(VM-VS)이 음의 값이 되어도, 게이트-소스 간 전압(VDD-VS)이 양의 값이 되기 때문에, 트랜지스터(M1)는 포화 영역에서 동작할 수 있다.
또한 노멀리 온 특성이란, 트랜지스터의 게이트에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 상태를 말한다.
또한 도 41의 (B)의 회로(MP)에서, 배선(VA)과 배선(VAr)은 하나의 배선으로서 통합되어도 좋다. 예를 들어 도 41의 (C)에 나타낸 회로(MP)와 같이, 배선(VA)과 배선(VAr)을 배선(VA)으로서 하나로 통합하고 열 방향을 따라 제공하여도 좋다. 또한 배선(VA)은 열 방향이 아니라 행 방향을 따라 제공되어도 좋다(도시하지 않았음).
다음으로 도 41의 (A) 내지 (C)와는 다른, 정전류원 회로(ISC1)(정전류원 회로(ISC2), 정전류원 회로(ISC3))과 회로(MP)를 n채널형 트랜지스터의 단극성 회로로 한 경우의 회로(MP)의 구성예에 대하여 설명한다.
도 42에 나타낸 회로(MP)는 도 41의 (A)의 회로(MP)를, 다치의 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값(연산값)으로 함)를 취급할 수 있도록 변형한 회로이다.
도 42의 회로(MP)에 포함되는 회로(MC)는 도 41의 (A)의 회로(MP)가 가지는 회로 소자에 더하여, 트랜지스터(M1-2b), 트랜지스터(M3-2b), 트랜지스터(M4-2b), 트랜지스터(M10), 회로(HC-2b)를 가진다.
본 명세서 등에서, 트랜지스터(M1)와 마찬가지로, 특별히 언급되지 않는 한 트랜지스터(M1-2b)는 온 상태일 때 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 트랜지스터(M1-2b)는 선형 영역에서 동작하여도 좋다. 또한, 트랜지스터(M1-2b)에 흐르는 전류의 양을 작게 하기 위하여, 트랜지스터(M1-2b)는 서브스레숄드 영역에서 동작하여도 좋다. 또는 트랜지스터(M1-2b)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(가중 계수)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 트랜지스터(M1-2b)는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1-2b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M3-2b), 트랜지스터(M4-2b), 및 트랜지스터(M10)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M3-2b), 트랜지스터(M4-2b), 및 트랜지스터(M10)는 온 상태일 때 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M3-2b), 트랜지스터(M4-2b), 및 트랜지스터(M10)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는, 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
다음으로 도 42의 회로(MP)의 구성에 대하여 설명한다. 또한 도 42의 회로(MP)와 도 41의 (A)의 회로(MP)에서 구성이 같은 부분에 대해서는 설명을 생략한다.
회로(HC-2b)는 회로(HC)와 같은 구성이다. 그러므로 회로(HC-2b)에 포함되는 회로 소자 등을 설명할 때는, 회로(HC)에 포함되는 회로 소자의 부호를 사용하여 설명하는 경우가 있다.
도 42의 회로(MP)의 회로(MC)에서, 트랜지스터(M1-2b)의 제 1 단자는 배선(VE)에 전기적으로 접속된다. 트랜지스터(M1-2b)의 제 2 단자는 트랜지스터(M1-2b)의 백 게이트와, 트랜지스터(M3-2b)의 제 1 단자와, 트랜지스터(M4-2b)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(M1-2b)의 게이트는 회로(HC-2b)의 트랜지스터(M9)의 제 1 단자와, 회로(HC-2b)의 용량 소자(C3)의 제 1 단자에 전기적으로 접속된다. 회로(HC-2b)의 용량 소자(C3)의 제 2 단자는 트랜지스터(M10)의 제 1 단자와 트랜지스터(M1-2b)의 제 2 단자에 전기적으로 접속된다. 트랜지스터(M3-2b)의 제 2 단자는 배선(OL)에 전기적으로 접속된다. 트랜지스터(M3-2b)의 게이트는 배선(X1L2b)에 전기적으로 접속된다. 트랜지스터(M4-2b)의 제 2 단자는 배선(OLB)에 전기적으로 접속된다. 트랜지스터(M4-2b)의 게이트는 배선(X2L2b)에 전기적으로 접속된다. 트랜지스터(M10)의 제 2 단자는 트랜지스터(M1)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자와, 회로(HC)의 용량 소자(C3)의 제 2 단자에 전기적으로 접속된다. 회로(HC-2b)의 트랜지스터(M9)의 제 2 단자는 회로(HC)의 트랜지스터(M9)의 제 1 단자에 전기적으로 접속된다. 회로(HC-2b)의 트랜지스터(M9)의 게이트와, 트랜지스터(M10)의 게이트는 배선(WL)에 전기적으로 접속된다.
또한 도 42의 회로(MP)의 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3-2br)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4-2br)의 제 2 단자는 배선(OL)에 전기적으로 접속된다.
도 42의 회로(MP)에서, 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3r), 트랜지스터(M3-2br), 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4r), 트랜지스터(M4-2br)의 크기, 예를 들어 채널 길이 및 채널 폭은 서로 같은 것이 바람직하다. 이와 같은 회로 구성으로 함으로써 효율적으로 레이아웃할 수 있을 가능성이 있다.
또한 도 42의 회로(MP)에서, 회로(HCr), 회로(HC-2br)에 포함되는 각 트랜지스터(M9r)의 크기, 예를 들어 채널 길이 및 채널 폭은 회로(HC), 회로(HC-2b)에 포함되는 각 트랜지스터(M9)의 크기와 같은 것이 바람직하다. 또한 트랜지스터(M10r)와 트랜지스터(M10)의 크기는 같은 것이 바람직하다.
또한 트랜지스터(M1)의 W길이와 L길이의 비를 W/L로 하였을 때, 트랜지스터(M1-2b)의 W길이와 L길이의 비는 2W/L로 하는 것이 바람직하다. 또한 트랜지스터(M1r)와 트랜지스터(M1)의 크기는 같은 것이 바람직하고, 트랜지스터(M1-2br)와 트랜지스터(M1-2b)의 크기는 같은 것이 바람직하다.
배선(X1L2b)은 트랜지스터(M3-2b), 트랜지스터(M3-2br)의 온 상태와 오프 상태를 전환하기 위한 배선이고, 배선(X2L2b)은 트랜지스터(M4-2b), 트랜지스터(M4-2br)의 온 상태와 오프 상태를 전환하기 위한 배선이다.
다음으로 도 42의 회로(MP)에서의 전류의 설정 방법(제 1 데이터(가중 계수)의 설정 방법)에 대하여 설명한다.
우선, 배선(WX1L), 배선(WL)에 고레벨 전위를 인가하여 트랜지스터(M3), 트랜지스터(M10), 회로(HC)의 트랜지스터(M9), 회로(HC-2b)의 트랜지스터(M9)를 온 상태로 한다. 이로써, 회로(HC)의 노드(n3)의 전위는 VDD가 되고, 회로(HC-2b)의 노드(n3)의 전위는 VDD가 된다. 그 후, 도 8의 (A)의 전류원 회로(ISC)에서 전류량으로서 3Iut의 전류를 생성함으로써, 배선(VE)으로부터, 트랜지스터(M1)의 소스-드레인 사이와 트랜지스터(M1-2b)의 소스-드레인 사이에 상이한 전류가 흐른다. 구체적으로는 트랜지스터(M1-2b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양은 Iut가 되고, 트랜지스터(M1-2b)의 소스-드레인 사이에 흐르는 전류의 양은 2Iut가 된다. 트랜지스터(M1)와 트랜지스터(M1-2b) 각각의 소스-드레인 사이에 흐르는 전류는 트랜지스터(M3)의 소스-드레인 사이와, 배선(OL)을 통하여 전류원 회로(ISC)에 흐른다. 이때 회로(HC)의 용량 소자(C3)의 제 2 단자의 전위(트랜지스터(M1)의 제 2 단자의 전위)는 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류에 따라 결정되고, 회로(HC-2b)의 용량 소자(C3)의 제 2 단자의 전위(트랜지스터(M1-2b)의 제 2 단자의 전위)는 트랜지스터(M1-2b)의 소스-드레인 사이에 흐르는 전류에 따라 결정된다. 여기서, 배선(WX1L), 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M3), 트랜지스터(M10), 회로(HC)의 트랜지스터(M9), 회로(HC-2b)의 트랜지스터(M9)를 오프 상태로 함으로써, 회로(HC)의 용량 소자(C3)에 의하여 트랜지스터(M1)의 게이트와 트랜지스터(M1)의 제 2 단자 사이의 전압을 유지할 수 있고, 회로(HC-2b)의 용량 소자(C3)에 의하여 트랜지스터(M1-2b)의 게이트와 트랜지스터(M1-2b)의 제 2 단자 사이의 전압을 유지할 수 있다. 이로써, 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 설정할 수 있고, 트랜지스터(M1-2b)의 소스-드레인 사이에 흐르는 전류의 양을 2Iut로 설정할 수 있다.
그 후에 제 2 데이터(뉴런의 신호의 값)에 따라 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b)의 각각에 소정의 전위를 인가함으로써, 회로(MP)에 있어서 설정된 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 계산할 수 있다. 또한 다치의 제 1 데이터(가중 계수)와, 다치의 제 2 데이터(뉴런의 신호의 값)의 곱의 계산에 대해서는 구성예 5에서 자세히 설명하였다.
또한 도 42의 회로(MP)는 도 43의 회로(MP)로 구성을 변경할 수 있다. 도 43의 회로(MP)는, 도 42의 회로(MP)에서 회로(HC-2b)의 트랜지스터(M9)의 제 2 단자의 접속 대상을 회로(HC)의 트랜지스터(M9)의 제 1 단자에서 배선(VE)으로 변경하고, 회로(HC-2br)의 트랜지스터(M9r)의 제 2 단자의 접속 대상을 회로(HCr)의 트랜지스터(M9r)의 제 1 단자에서 배선(VEr)으로 변경한 구성에 상당한다. 도 43의 회로(MP)는 도 42의 회로(MP)와 같은 식으로 동작할 수 있다.
또한 도 42의 회로(MP)와 도 43의 회로(MP)에서는, 도 41의 (B)의 회로(MP)와 같이, 배선(VE)을 배선(VE)과 배선(VA)으로 분리하고, 배선(VEr)을 배선(VEr)과 배선(VAr)으로 분리하여도 좋다. 도 44에 나타낸 회로(MP)는, 도 42의 회로(MP)에서 배선(VE)을 배선(VE)과 배선(VA)으로 분리한 구성이고, 도 45에 나타낸 회로(MP)는, 도 43의 회로(MP)에서 배선(VE)을 배선(VE)과 배선(VA)으로 분리한 구성이다.
도 44의 회로(MP), 도 45의 회로(MP)는 각각 도 42의 회로(MP), 도 43의 회로(MP)와 같은 식으로 동작할 수 있다. 또한 도 42 내지 도 45 등에 나타낸 바와 같이, 용량 소자(C3)가 트랜지스터(M1) 등의 소스 단자에 접속되고, 그 소스 단자가 전원선 등에 접속되지 않고, 그 드레인 단자가 전원선 등에 접속되어 있는 경우에서, 회로(ILD)로부터 전환 회로(TW[j])를 통하여 배선(OL) 또는 배선(OLB)에 양의 전류를 공급하는 경우, 배선(VCN)이 인가하는 정전압으로서는 배선(VE), 배선(VA) 등에 공급되어 있는 전압, 예를 들어 고레벨 전위(예를 들어 VDD 등)로 하는 것이 바람직하다. 즉 배선(VCN)으로부터 정전압을 공급할 때, 용량 소자(C3)의 양쪽 단자의 전위차가 0에 가까워지도록 하는 것이 바람직하다. 즉 트랜지스터(M1)가 오프 상태가 되도록 하는 것이 바람직하다. 바꿔 말하면 회로(MC)로부터 전류가 출력되지 않게 되는 전위를 배선(VCN)에 공급하는 것이 바람직하다. 한편, 배선(VCN2)은 VSS, 접지 전위 등의 저레벨 전위로 하는 것이 바람직하다. 배선(VCN) 및 배선(VCN2)이 인가하는 전위를 적절하게 함으로써, 회로(MP)에서 배선(OL) 및/또는 배선(OLB)으로 전류를 흘릴 수 있다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 9>
도 46에는 도 14의 연산 회로(170)에 적용할 수 있는 회로(BS)와 회로(MP)의 일례를 나타내었다.
회로(BS)로서는 예를 들어 도 46에 나타낸 바와 같이 도 40의 회로(MP)를 적용할 수 있다. 회로(BMC)는 도 40의 회로(MP)의 회로(MC)에 상당하고, 회로(BMCr)는 도 40의 회로(MP)의 회로(MCr)에 상당한다. 트랜지스터(M11)는 도 40의 회로(MP)의 트랜지스터(M1)에 상당하고, 트랜지스터(M12)는 도 40의 회로(MP)의 트랜지스터(M2)에 상당하고, 트랜지스터(M13)는 도 40의 회로(MP)의 트랜지스터(M3)에 상당하고, 용량 소자(C4)는 도 40의 회로(MP)의 용량 소자(C1)에 상당하고, 노드(n4)는 도 40의 회로(MP)의 노드(n1)에 상당한다. 또한 배선(WXBS)은 도 40의 회로(MP)의 배선(WXL)에 상당하고, 배선(WLBS)은 도 40의 회로(MP)의 배선(WL)에 상당하고, 배선(VF)은 도 40의 회로(MP)의 배선(VE)에 상당한다. 그러므로 도 46에 나타낸 회로(BS)의 구성에 대해서는 도 40의 회로(MP)에 대한 설명을 참조한다.
회로(MP)로서는 예를 들어 도 46에 나타낸 바와 같이 도 15의 (A)의 회로(MP)를 적용할 수 있다. 그러므로 도 46에 나타낸 회로(MP)의 구성에 대해서는 도 15의 (A)의 회로(MP)에 대한 설명을 참조한다.
도 46의 회로(BS)에서, 회로(BMCr)는 회로(BMC)와 거의 같은 회로 구성이다. 또한 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(BMCr)가 가지는 회로 소자 등에서는 회로(BMC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙이고, 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다.
회로(BS)에 "양의 바이어스"를 설정할 때는, 도 40의 회로(MP)의 동작과 마찬가지로, 배선(WXBS), 배선(WLBS)에 고레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 온 상태로 하면 좋다. 그 후에 도 8의 (A)의 전류원 회로(ISC)에서, 상기 바이어스에 따른 전류를 선택하고, 배선(OL)과 전류원 회로(ISC) 사이를 도통 상태로 한다. 이로써 전류원 회로(ISC)로부터 배선(OL) 및 회로(BMC)를 통하여 배선(VF)에 상기 전류가 흐르고, 노드(n4)의 전위는 상기 전류에 따른 전위가 된다. 또한 이때 배선(OLB)과 배선(VCN) 사이를 도통 상태로 함으로써, 회로(BMCr) 측의 노드(n4r)에는 배선(VCN)으로부터의 전위(VSS)가 인가되기 때문에 노드(n4r)의 전위는 VSS가 된다. 그 후, 배선(WXBS), 배선(WLBS)에 저레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 오프 상태로 함으로써, 노드(n4), 노드(n4r)의 전위를 유지할 수 있다. 이러한 식으로 함으로써, 회로(BS)에 "양의 바이어스"를 설정할 수 있다.
또한 회로(BS)에 "음의 바이어스"를 설정할 때는, 배선(WXBS), 배선(WLBS)에 고레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 온 상태로 한다. 그 후에 도 8의 (A)의 전류원 회로(ISC)에서, 상기 바이어스에 따른 전류를 선택하고, 배선(OLB)과 전류원 회로(ISC) 사이를 도통 상태로 한다. 이로써 전류원 회로(ISC)로부터 배선(OLB) 및 회로(BMCr)를 통하여 배선(VFr)에 상기 전류가 흐르고, 노드(n4r)의 전위는 상기 전류에 따른 전위가 된다. 또한 이때 배선(OL)과 배선(VCN) 사이를 도통 상태로 함으로써, 회로(BMC) 측의 노드(n4)에는 배선(VCN)으로부터의 전위(VSS)가 인가되기 때문에 노드(n4)의 전위는 VSS가 된다. 그 후, 배선(WXBS), 배선(WLBS)에 저레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 오프 상태로 함으로써, 노드(n4), 노드(n4r)의 전위를 유지할 수 있다. 이러한 식으로 함으로써, 회로(BS)에 "음의 바이어스"를 설정할 수 있다.
또한 회로(BS)에 "0의 바이어스"를 설정할 때는, 배선(WXBS), 배선(WLBS)에 고레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 온 상태로 하고, 배선(OL) 및 배선(OLB)과 배선(VCN) 사이를 도통 상태로 하여, 노드(n4) 및 노드(n4r)의 전위를 VSS로 한다. 그 후, 배선(WXBS), 배선(WLBS)에 저레벨 전위를 인가하여 트랜지스터(M12), 트랜지스터(M13), 트랜지스터(M12r), 트랜지스터(M13r)를 오프 상태로 하여, 노드(n4), 노드(n4r) 각각의 전위(VSS)를 유지함으로써, 회로(BS)에 "0의 바이어스"를 설정할 수 있다.
또한 경우에 따라서는, 회로(BS)에 바이어스를 설정할 때, 노드(n4) 및 노드(n4r)의 각각에 VSS 이외의 전위를 인가하여도 좋다.
회로(BS)에 바이어스를 설정한 후에는, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 유지하고, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 인가하면 좋다. 구체적으로는 회로(MP)에 상기 가중 계수에 따른 전류를 설정하고, 회로(MP)에 배선(WX1L), 배선(X2L)의 각각으로부터 제 2 데이터(뉴런의 신호의 값)에 따른 전위를 인가한다. 이에 더하여, 회로(BS)에서 배선(WXBS)을 고레벨 전위로 함으로써, 회로(MP)에서 계산된 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱에, 회로(BS)에 설정된 바이어스를 더할 수 있다.
또한 먼저 회로(MP)에 제 1 데이터(가중 계수)를 유지하고, 한번 회로(MP)에서 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 계산한 후에, 그 계산 결과에 따라 회로(BS)에 바이어스를 설정하고, 다시 연산을 수행하여도 좋다. 즉 연산 결과에 따라 적절히 바이어스를 변경하는 동작을 수행하여도 좋다.
또한 도 46의 구성예에서는 배선(VF), 배선(VFr), 배선(VE), 배선(VEr)을 도시하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 46의 구성에 있어서, 배선(VF)과 배선(VE)을 하나의 배선으로서 통합하고, 배선(VFr)과 배선(VEr)을 하나의 배선으로서 통합하여도 좋다. 또한 예를 들어 도 16의 (B)의 회로(MP)와 같이, 도 46의 구성에 있어서, 배선(VF)과 배선(VFr)을 하나의 배선으로서 통합하고, 배선(VE)과 배선(VEr)을 하나의 배선으로서 통합하여도 좋다. 또한 예를 들어 도 46의 구성에 있어서, 배선(VF), 배선(VFr), 배선(VE), 배선(VEr)을 하나의 배선으로서 통합하여도 좋다. 예를 들어 도 46의 구성에 있어서, 배선(VF), 배선(VFr), 배선(VE), 배선(VEr)에서 선택된 2개 이상의 배선을 하나의 배선으로서 통합하여도 좋다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
<구성예 10>
다음으로 도 10의 (B)에 도시된 회로(MP)에 적용할 수 있는 회로의 구성예에 대하여 설명한다.
도 47의 (A)에 나타낸 회로(MP)는, 예를 들어 도 7의 연산 회로(140)에 적용할 수 있는 도 10의 (B)의 회로(MP)의 구성예를 나타낸 것이다. 또한 도 47의 (A)의 회로(MP)는, 도 40에 나타낸 회로(MP)에서 트랜지스터(M3)와 트랜지스터(M3r)를 하나의 트랜지스터로서 통합하고, 배선(VE)과 배선(VEr)을 하나의 배선으로서 통합한 회로에 상당한다. 구체적으로는 도 40에 나타낸 회로(MP)의 트랜지스터(M3) 및 트랜지스터(M3r)는 도 47의 (A)의 회로(MP)에서 트랜지스터(MZ)로서 통합되고, 도 40에 나타낸 회로(MP)의 배선(VE) 및 배선(VEr)은 도 47의 (A)의 회로(MP)에서 배선(VL)으로서 통합되어 있다.
또한 도 47의 (A)의 회로(MP)의 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자에서는 회로(MC)가 가지는 회로 소자와 구별하기 위하여 부호에 "r"를 붙였다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(MZ)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 트랜지스터(MZ)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는 트랜지스터(MZ)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 회로(MC)는 회로(HC)와 트랜지스터(M20)를 가지고, 회로(MCr)는 회로(HCr)와 트랜지스터(M20r)를 가진다.
트랜지스터(M20)의 제 1 단자는 트랜지스터(MZ)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(M20)의 게이트는 트랜지스터(M2)의 제 2 단자와, 용량 소자(C1)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(M20)의 제 2 단자는 배선(OL)에 전기적으로 접속된다. 용량 소자(C1)의 제 2 단자는 배선(VL)에 전기적으로 접속된다. 트랜지스터(M2)의 제 1 단자는 배선(OL)에 전기적으로 접속된다.
또한 트랜지스터(M20r)의 제 1 단자는 트랜지스터(MZ)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(M20r)의 게이트는 트랜지스터(M2r)의 제 2 단자와, 용량 소자(C1r)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(M20r)의 제 2 단자는 배선(OLB)에 전기적으로 접속된다. 용량 소자(C1r)의 제 2 단자는 배선(VL)에 전기적으로 접속된다. 트랜지스터(M2r)의 제 1 단자는 배선(OLB)에 전기적으로 접속된다.
배선(VL)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 상기 정전압으로서는 예를 들어 저레벨 전위인 VSS, 접지 전위(GND) 등으로 할 수 있다.
도 47의 (A)의 회로(MP)에 포함되는 회로(HC), 회로(HCr)는, 도 15의 (A) 등에 나타내어진 회로(MP)에 포함되는 회로(HC), 회로(HCr)와 마찬가지로, 가중 계수에 상당하는 전류량을 설정할 수 있다. 구체적으로는, 예를 들어 회로(MP)에 있어서, 배선(XL)에 소정의 전위를 인가하여 트랜지스터(MZ)를 온 상태로 하고, 배선(W1L)에 소정의 전위를 인가하여 트랜지스터(M2)를 온 상태로 함으로써, 배선(OL)으로부터 용량 소자(C1)의 제 1 단자 및 트랜지스터(M20)의 제 2 단자에 가중 계수에 상당하는 양의 전류를 흘린다. 이때 트랜지스터(M20)는 다이오드 접속이 되어 있기 때문에, 트랜지스터(M20)의 게이트-소스 간 전압은 상기 전류량(소스-드레인 사이에 흐르는 전류의 양)에 따라 결정된다. 이때 트랜지스터(M20)의 소스의 전위를 배선(VL)이 인가하는 전위로 하면 트랜지스터(M20)의 게이트의 전위가 결정된다. 여기서, 트랜지스터(M2)를 오프 상태로 함으로써 트랜지스터(M20)의 게이트의 전위를 유지할 수 있다. 또한 회로(HCr)에 대해서도 마찬가지로, 배선(OLB)으로부터 용량 소자(C1r)의 제 1 단자 및 트랜지스터(M20r)의 제 2 단자에 가중 계수에 상당하는 양의 전류를 흘림으로써, 상기 전류량에 따른 전위를 트랜지스터(M20r)의 게이트에 유지할 수 있다.
여기서 예를 들어 도 47의 (A)의 회로(MP)에 설정되는 가중 계수는, 회로(MC)의 트랜지스터(M20)에 Iut의 전류가 설정되고 회로(MCr)의 트랜지스터(M20r)에 전류가 흐르지 않도록 설정되었을 때 "+1"로 하고, 회로(MC)의 트랜지스터(M20)에 전류가 흐르지 않도록 설정되고 회로(MCr)의 트랜지스터(M20r)에 Iut의 전류가 설정되었을 때 "-1"로 하고, 회로(MC), 회로(MCr) 각각의 트랜지스터(M20), 트랜지스터(M20r)에 전류가 흐르지 않도록 설정되었을 때 "0"으로 한다.
회로(HC) 및 회로(HCr)의 각각에 가중 계수에 따른 전류가 설정됨으로써, 트랜지스터(M20) 및 트랜지스터(M20r)의 각 게이트의 전위가 결정된다. 여기서 배선(XL)에 예를 들어 뉴런의 신호의 값에 따른 전위를 인가함으로써, 배선(OL) 및/또는 배선(OLB)과 회로(MP) 사이에 흐르는 전류가 결정된다. 예를 들어, 배선(XL)에 "+1"의 제 2 데이터로서 고레벨 전위가 인가되었을 때, 배선(VL)이 인가하는 정전압이 트랜지스터(M20)의 제 1 단자와 트랜지스터(M20r)의 제 1 단자에 인가된다. 또한 예를 들어 배선(XL)에 "0"의 제 2 데이터로서 저레벨 전위가 인가되었을 때, 배선(VL)이 인가하는 정전압은 트랜지스터(M20)의 제 1 단자와 트랜지스터(M20r)의 제 1 단자에 인가되지 않는다. 즉 트랜지스터(M20) 및 트랜지스터(M20r)에는 전류가 흐르지 않는다.
여기서, 트랜지스터(M20)에 전류량으로서 Iut가 설정되어 있을 때, 트랜지스터(M20)의 소스에 배선(VL)으로부터의 전위가 인가됨으로써, 트랜지스터(M20)의 제 1 단자와 제 2 단자 사이에 전류량으로서 Iut가 흐른다. 또한 트랜지스터(M20)에 전류가 흐르지 않도록 설정되어 있을 때, 트랜지스터(M20)의 소스에 배선(VL)으로부터의 전위가 인가되어도, 트랜지스터(M20)의 제 1 단자와 제 2 단자 사이에는 전류가 흐르지 않는다. 마찬가지로, 트랜지스터(M20r)에 전류량으로서 Iut가 설정되어 있을 때, 트랜지스터(M20r)의 소스에 배선(VL)으로부터의 전위가 인가됨으로써, 트랜지스터(M20r)의 제 1 단자와 제 2 단자 사이에 전류량으로서 Iut가 흐른다. 또한 트랜지스터(M20r)에 전류가 흐르지 않도록 설정되어 있을 때, 트랜지스터(M20r)의 소스에 배선(VL)으로부터의 전위가 인가되어도, 트랜지스터(M20r)의 제 1 단자와 제 2 단자 사이에는 전류가 흐르지 않는다.
즉 상기 내용을 정리하면, 가중 계수와 뉴런의 신호의 값의 곱이 "+1"인 경우, 회로(MC)와 배선(OL) 사이에 Iut의 전류가 흐르고, 회로(MCr)와 배선(OLB) 사이에 전류가 흐르지 않는다. 또한 가중 계수와 뉴런의 신호의 값의 곱이 "-1"인 경우, 회로(MCr)와 배선(OLB) 사이에 Iut의 전류가 흐르고, 회로(MC)와 배선(OL) 사이에 전류가 흐르지 않는다. 또한 가중 계수와 뉴런의 신호의 값의 곱이 "0"인 경우, 회로(MC)와 배선(OL) 사이에 전류가 흐르지 않고, 회로(MCr)와 배선(OLB) 사이에 전류가 흐르지 않는다.
상술한 바와 같이, 도 47의 (A)의 회로(MP)는 "+1", "-1", "0"의 3치인 가중 계수와, "+1", "0"의 2치인 뉴런의 신호(연산값)의 곱을 계산할 수 있다. 또한 도 47의 (A)의 회로(MP)는, 구성예 7에서 설명한 회로(MP)와 마찬가지로, 일례로서 트랜지스터(M20) 및 트랜지스터(M20r)에 설정하는 전류량을 변경함으로써 "양의 다치", "0", "음의 다치"인 제 1 데이터(가중 계수)와, "+1", "0"의 2치인 제 2 데이터(뉴런의 신호의 값)의 곱을 계산할 수 있다.
또한 도 47의 (A)에 나타낸 회로(MP)는 예를 들어 도 47의 (B)에 나타낸 회로(MP)로 변경하여도 좋다. 도 47의 (B)에 나타낸 회로(MP)는 용량 소자(C1)의 제 2 단자와 용량 소자(C1r)의 제 2 단자가 배선(VL)이 아니라 배선(CVL)에 전기적으로 접속되는 점에서 도 47의 (A)의 회로(MP)와 상이하다. 또한, 용량 소자(C1)의 제 2 단자는 트랜지스터(M20)의 제 1 단자 또는 트랜지스터(MZ)의 제 1 단자와 접속되어도 좋다. 마찬가지로, 용량 소자(C1r)의 제 2 단자는 트랜지스터(M20r)의 제 1 단자 또는 트랜지스터(MZ)의 제 1 단자와 접속되어도 좋다. 또한, 도 48에서는 용량 소자(C1)의 제 2 단자가 트랜지스터(M20)의 제 1 단자에 전기적으로 접속되고, 용량 소자(C1r)의 제 2 단자가 트랜지스터(M20r)의 제 1 단자에 전기적으로 접속되어 있는 회로(MP)를 도시하였다.
배선(CVL)은 일례로서, 정전압을 인가하는 배선으로서 기능한다. 상기 정전압으로서는 예를 들어 고레벨 전위, 저레벨 전위, 접지 전위 등으로 할 수 있다.
또한 본 구성예는 본 명세서에서 나타내는 다른 구성예 등과 적절히 조합할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 다치의 제 1 데이터(예를 들어 가중 계수 및 뉴런의 신호 중 한쪽 등)와 다치의 제 2 데이터(예를 들어 가중 계수 및 뉴런의 신호(연산값) 중 다른 쪽 등)의 적화 연산을 할 수 있는 반도체 장치 또는 상기 반도체 장치의 동작 방법에 대하여 설명한다.
<동작 방법예 1>
우선, 앞의 실시형태에서 설명한 반도체 장치 등을 사용하여 다치의 제 1 데이터(예를 들어 가중 계수 및 뉴런의 신호 중 한쪽 등)와 다치의 제 2 데이터(예를 들어 가중 계수 및 뉴런의 신호(연산값) 중 다른 쪽 등)의 적화 연산을 하는 동작 방법의 일례에 대하여 설명한다.
일례로서, 도 21의 (A)의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법을 생각한다. 또한, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 적분 회로를 가지는 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
[0606]
도 49의 (A)는 상기 동작 방법의 예를 나타낸 타이밍 차트이다. 구체적으로는, 도 49의 (A)의 각각은 시각 T11부터 시각 T14까지 사이 및 그 근방의 시각에서의 회로(HC)의 노드(n1)의 전위와, 회로(HCr)의 노드(n1r)의 전위와, 배선(WX1L)의 전위와, 배선(OL)에 흐르는 전류(IOL)의 전류량과, 배선(OLB)에 흐르는 전류(IOLB)의 전류량과, 회로(ACTF)의 적분 회로의 용량 소자에 축적되는 전하량의 변화를 나타낸 것이다. 특히 도 49의 (A)에 있어서, 배선(OL)으로부터 부하 소자(LEa)에 포함되는 용량 소자에 흐르는 전류에 의하여 축적되는 전하량을 QOL이라고 기재하고, 배선(OLB)으로부터 부하 소자(LEb)에 포함되는 용량 소자에 흐르는 전류에 의하여 축적되는 전하량을 QOLB라고 기재한다.
또한, 도 49의 (A)에 나타낸 타이밍 차트는 각각 시각 T11보다 전의 시각에서 다치의 제 1 데이터(예를 들어 여기서는 가중 계수로 함)에 따른 전류가 설정된 것으로 한다. 또한, 상기 전류의 설정 방법에 대해서는 실시형태 2의 설명을 참조한다.
도 49의 (A)의 타이밍 차트의 동작예에서는 미리 회로(MP)에 "+1"의 가중 계수가 설정되어 있는 것으로 한다. 구체적으로는 시각 T11보다 전의 시각에서 트랜지스터(M1)에 전류량(I1)이 흐르도록 설정되고, 트랜지스터(M1r)에는 전류가 흐르지 않도록 설정된다. 또한 회로(HC)의 노드(n1)에는 V1이 유지되고, 회로(HCr)의 노드(n1r)에는 VSS가 유지되어 있는 것으로 한다. 또한, 전위(V1)는 VSS보다 높은 전위로 한다. 또한, 도 8의 (A)에서 미리 스위치(SWH), 스위치(SWHB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB)를 오프 상태로 하고, 배선(OL) 및 배선(OLB)과 배선(VCN2) 사이를 도통 상태로 하여 배선(OL), 배선(OLB)의 전위를 고레벨 전위로 한다.
시각 T11 이후에서는 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 하기 위하여, 도 8의 (A)에서 스위치(SWO), 스위치(SWOB)는 온 상태가 되고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)는 오프 상태가 되는 것으로 한다.
시각 T12부터 시각 T13까지 사이에서, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)가 입력된다. 또한, 시각 T12부터 시각 T13까지 사이의 입력 시간을 tut로 한다. 이 입력 시간의 길이가 뉴런의 신호의 값의 크기에 대응한다. 즉, 이 입력 시간의 길이를 바꿈으로써 연산 결과를 바꿀 수 있다.
도 49의 (A)의 동작예에서는 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 트랜지스터(M3), 트랜지스터(M3r)의 각각의 게이트에 고레벨 전위가 입력되고, 트랜지스터(M4), 트랜지스터(M4r)의 각각의 게이트에 저레벨 전위가 입력되고, 트랜지스터(M3), 트랜지스터(M3r)의 각각은 온 상태가 되고, 트랜지스터(M4), 트랜지스터(M4r)의 각각은 오프 상태가 된다. 이 동작에 의하여, 회로(MC)와 배선(OL) 사이 및 회로(MCr)와 배선(OLB) 사이가 도통 상태가 되고, 회로(MC)와 배선(OLB) 사이 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
이때, 트랜지스터(M1)는 전류량이 I1인 전류를 흘리도록 설정되어 있기 때문에 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류량(I1)의 전류가 흐른다. 또한, 트랜지스터(M1r)는 오프 상태가 되어 있기 때문에(전류량으로서 0을 흘리도록 설정되어 있기 때문에) 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 시각 T12부터 시각 T13까지 사이에 제 2 데이터(뉴런의 신호의 값)가 입력되므로, 배선(OL)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEa))에는 시각 T12부터 시각 T13까지 사이에 전하가 계속 축적된다. 이상적으로는 시각 T13의 시점에서 상기 용량 소자에 tut×I1의 전하가 축적된다. 또한, 도 49의 (A)의 타이밍 차트에서는 시각 T12부터 시각 T13까지 사이에 상기 용량 소자에 축적된 전하량을 Q1이라고 기재하였다. 한편, 배선(OLB)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEb))에는 전하의 축적은 일어나지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 Q1과 배선(OLB)에 흐른 전하량 0에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
다음으로, 도 49의 (A)의 타이밍 차트에서 회로(MP)로의 뉴런의 신호의 입력 시간을 tut에서 2tut로 변화시킨 경우를 생각한다. 도 49의 (B)에 나타낸 타이밍 차트는 도 49의 (A)의 타이밍 차트에서 회로(MP)로의 뉴런의 신호의 입력 시간을 tut에서 2tut로 변화시킨 경우의 동작예를 나타낸 것이다.
도 49의 (B)의 타이밍 차트의 시각 T12보다 전의 동작에 대해서는 도 49의 (A)의 타이밍 차트의 시각 T12보다 전의 동작예와 마찬가지이다. 그러므로, 도 49의 (B)의 타이밍 차트의 시각 T12보다 전의 동작에 대해서는 도 49의 (A)의 타이밍 차트의 시각 T12보다 전의 동작의 설명을 참조한다.
도 49의 (B)의 동작예의 시각 T12부터 시각 T14까지 사이에서, 회로(MP)로 뉴런의 신호가 입력된다. 상술한 바와 같이, 시각 T12부터 시각 T14까지 사이의 입력 시간을 2tut로 하였다.
도 49의 (B)의 동작예에서는 도 49의 (A)의 동작예와 마찬가지로 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류량(I1)의 전류가 흐른다. 또한, 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
시각 T12부터 시각 T14까지 사이에 제 2 데이터(뉴런의 신호의 값)가 입력되므로, 배선(OL)과 도통된 상태인 적분 회로의 용량 소자(부하 소자(LEa))에는 시각 T12부터 시각 T14까지 사이에 전하가 계속 축적된다. 이상적으로는 시각 T14의 시점에서 상기 용량 소자에 2tut×I1(=2Q1)의 전하가 축적된다. 또한, 도 49의 (B)의 타이밍 차트에서는 시각 T12부터 시각 T14까지 사이에 상기 용량 소자에 축적된 전하량을 Q2라고 기재하였다. 한편, 배선(OLB)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEb))에는 전하가 축적되지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 Q2와 배선(OLB)에 흐른 전하량 0에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
다음으로, 도 49의 (A)의 타이밍 차트에서 회로(MP)에 설정되어 있는 가중 계수를 "+1"에서 "-2"로 변경한 경우를 생각한다. 구체적으로는 도 49의 (C)에 나타낸 타이밍 차트는 미리 시각 T11보다 전의 시각에서 트랜지스터(M1)에는 전류가 흐르지 않도록 설정되고, 트랜지스터(M1r)에 전류(I2(=2I1))가 흐르도록 설정된다. 또한 회로(HCr)의 노드(n1r)에는 V2가 유지되고, 회로(HC)의 노드(n1)에는 VSS가 유지되어 있는 것으로 한다. 또한 전위(V2)는 전위(V1) 및 전위(VSS)보다 높은 전위로 한다.
도 49의 (C)의 타이밍 차트의 시각 T12보다 전의 동작에는 도 49의 (A)의 타이밍 차트의 시각 T12보다 전의 동작예와 마찬가지이다. 그러므로, 도 49의 (C)의 타이밍 차트의 시각 T12보다 전의 동작에 대해서는 도 49의 (A)의 타이밍 차트의 시각 T12보다 전의 동작의 설명을 참조한다.
도 49의 (C)의 동작예의 시각 T12부터 시각 T13까지 사이에서, 회로(MP)로 뉴런의 신호가 입력된다. 상술한 바와 같이, 시각 T12부터 시각 T13까지 사이의 입력 시간을 tut로 하였다.
도 49의 (C)의 동작예에서는 도 49의 (A)의 동작예와 마찬가지로 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류량(I2)의 전류가 흐른다. 또한, 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다.
시각 T12부터 시각 T13까지 사이에 제 2 데이터(뉴런의 신호의 값)가 입력되므로, 배선(OLB)과 도통된 상태인 적분 회로의 용량 소자(부하 소자(LEb))에는 시각 T12부터 시각 T13까지 사이에 전하가 계속 축적된다. 이상적으로는 시각 T13의 시점에서 상기 용량 소자에 tut×I2(=2tut×I1=2Q1)의 전하가 축적된다. 또한, 도 49의 (C)의 타이밍 차트에서는 시각 T12부터 시각 T13까지 사이에 상기 용량 소자에 축적된 전하량을 Q2라고 기재하였다. 한편, 배선(OL)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEa))에는 전하의 축적은 일어나지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 0과 배선(OLB)에 흐른 전하량 Q2에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
도 49의 (A) 내지 (C)에 나타낸 동작예와 같이, 제 2 데이터(뉴런의 신호의 값)는 회로(MP)로의 제 2 데이터의 입력 기간에 따라 결정할 수 있고, 입력 기간의 길이에 따라 회로(ACTF)로부터 출력되는 연산 결과가 결정된다. 그러므로, 제 2 데이터(뉴런의 신호의 값)를 입력 기간의 길이 및 배선(WX1L), 배선(X2L)에 인가하는 전위에 따라 정의함으로써, 회로(MP)는 3치 이상의 제 2 데이터(뉴런의 신호의 값)를 취급할 수 있고, 다치의 제 1 데이터(가중 계수)와 3치 이상의 제 2 데이터(뉴런의 신호의 값)의 적화 연산 및/또는 활성화 함수의 연산을 수행할 수 있다.
본 동작예에 있어서, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)는 일례로서 다음과 같이 정의할 수 있다. 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하며 입력 기간을 tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+1"로 하고, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하며 입력 기간을 2tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+2"로 하고, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하며 입력 기간을 3tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+3"으로 한다. 또한, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하며 입력 기간을 tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-1"로 하고, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하며 입력 기간을 2tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-2"로 하고, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하며 입력 기간을 3tut로 하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-3"으로 한다. 또한, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "0"으로 한다.
회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의함으로써, 도 49의 (A)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "+1"과 제 2 데이터(뉴런의 신호의 값) "+1"의 곱으로서 "+1"을 산출할 수 있다. 또한, 도 49의 (B)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "+1"과 제 2 데이터(뉴런의 신호의 값) "+2"의 곱으로서 "+2"를 산출할 수 있다. 또한, 도 49의 (C)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "-2"와 제 2 데이터(뉴런의 신호의 값) "+1"의 곱으로서 "-2"를 산출할 수 있다. 본 동작예에 있어서, 제 1 데이터(가중 계수)를 "-2", "-1", "0", "+1", "+2" 중 어느 하나로 하고, 제 2 데이터(뉴런의 신호의 값)를 "-2", "-1", "0", "+1", "+2" 중 어느 하나로 하였을 때 배선(OL)에 흐르는 전하량 QOL과 배선(OLB)에 흐르는 전하량 QOLB를 이하의 표에 나타내었다. 또한 이하의 표에서는 고레벨 전위를 high라고 기재하고, 저레벨 전위를 low라고 기재한다.
[표 6]
Figure pct00012
또한, 본 발명의 일 형태는 상술한 정의에 한정되지 않는다. 위에서는, 제 2 데이터(뉴런의 신호의 값)로서 양의 다치, 음의 다치, 0을 정의하였지만, 입력 기간을 이산적인 값이 아니라 연속적인 값으로 함으로써(a를 양의 실수로 하여 입력 기간을 a×tut로 함으로써) 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
또한, 도 49의 (A), (B)에 나타낸 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "+1"로 하고, 도 49의 (C)에 나타낸 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "-2"로 하였지만, "+1", "-2" 이외의 제 1 데이터(가중 계수)를 사용하여 계산하여도 좋다. 실시형태 1 및 실시형태 2에서 설명한 바와 같이, 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 아날로그값 등을 설정할 수 있으므로, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적되는 전하량도 아날로그값 등으로 하는 제 1 데이터(가중 계수)에 따라 산출할 수 있다.
또한, 도 49의 (A) 내지 (C)에 나타낸 동작예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다. 또한, 도 49의 (A) 내지 (C)에서는 시각 T12부터 배선(WX1L)의 전위가 변화하기 시작된다. 즉, 도 49의 (A) 내지 (C)의 각각에서는 배선(WX1L)의 전위가 고레벨 전위가 되는 기간이 상이한 경우에도 저레벨 전위로부터 고레벨 전위로 변화되는 시각이 같지만(시각 T12), 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 49의 (A) 내지 (C)의 각각의 배선(WX1L)의 전위가 고레벨 전위가 되는 기간이 상이한 경우에도 고레벨 전위로부터 저레벨 전위로 변화되는 시각이 같게 되도록 동작시켜도 좋다. 또는, 도 49의 (A) 내지 (C)의 각각의 배선(WX1L)의 전위가 고레벨 전위가 되는 기간이 상이한 경우에도 고레벨 전위가 되는 기간의 중심이 될 시각이 같게 되도록 동작시켜도 좋다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다. 예를 들어, 도 47의 (B)의 회로(MP)를 도 7의 연산 회로(140)에 적용하고, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각이 적분 회로의 구성(또는 전류 전하(IQ) 변환 회로)을 가지는 경우를 생각한다. 이 경우의 회로 구성에서도, 제 1 데이터(가중 계수)에 따라 트랜지스터(M20) 및 트랜지스터(M20r) 각각에 흐르는 전류의 양을 설정하고, 제 2 데이터(뉴런의 신호의 값)에 따라 배선(XL)에 고레벨 전위를 인가하는 기간을 설정함으로써 본 동작예와 마찬가지로 "양의 다치", "음의 다치", "0" 중 어느 하나인 제 1 데이터와, "양의 다치" 또는 "0"인 제 2 데이터의 곱을 계산할 수 있다. 또한, 제 1 데이터 및/또는 제 2 데이터를 아날로그값으로 하여 계산하여도 좋다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 2>
다음으로, 도 49의 (A) 내지 (C)에 나타낸 동작예와 상이한, 다른 동작 방법의 예에 대하여 설명한다.
일례로서, 도 49의 (A) 내지 (C)와 마찬가지로, 도 21의 (A)의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법을 생각한다. 또한, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 적분 회로는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 50의 (A)는 상기 동작 방법의 예를 나타낸 타이밍 차트이다. 구체적으로는, 도 50의 (A)의 각각은 시각 T21부터 시각 T25까지 사이 및 그 근방의 시각에서의 회로(HC)의 노드(n1)의 전위와, 회로(HCr)의 노드(n1r)의 전위와, 배선(WX1L)의 전위와, 배선(OL)에 흐르는 전류(IOL)의 전류량과, 배선(OLB)에 흐르는 전류(IOLB)의 전류량과, 회로(ACTF)의 적분 회로의 용량 소자에 축적되는 전하량의 변화를 나타낸 것이다. 특히 도 50의 (A)에 있어서, 배선(OL)으로부터 부하 소자(LEa)에 포함되는 용량 소자에 흐르는 전류에 의하여 축적되는 전하량을 QOL이라고 기재하고, 배선(OLB)으로부터 부하 소자(LEb)에 포함되는 용량 소자에 흐르는 전류에 의하여 축적되는 전하량을 QOLB라고 기재한다.
또한, 도 50의 (A)에 나타낸 타이밍 차트는 각각 시각 T21보다 전의 시각에서 다치의 제 1 데이터(예를 들어 여기서는 가중 계수로 함)에 따른 전류가 설정된 것으로 한다. 또한, 상기 전류의 설정 방법에 대해서는 실시형태 2의 설명을 참조한다.
도 50의 (A)의 타이밍 차트의 동작예에서는 미리 회로(MP)에 "+1"의 제 1 데이터(여기서는 예를 들어 가중 계수로 함)가 설정되어 있는 것으로 한다. 구체적으로는 시각 T21보다 전의 시각에서 트랜지스터(M1)에 전류량(I1)이 흐르도록 설정되고, 트랜지스터(M1r)에는 전류가 흐르지 않도록 설정된다. 또한 회로(HC)의 노드(n1)에는 V1이 유지되고, 회로(HCr)의 노드(n1r)에는 VSS가 유지되어 있는 것으로 한다. 또한, 전위(V1)는 VSS보다 높은 전위로 한다. 또한, 도 8의 (A)에서 미리 스위치(SWH), 스위치(SWHB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWO), 스위치(SWOB), 스위치(SWL), 스위치(SWLB)를 오프 상태로 하고, 배선(OL) 및 배선(OLB)과 배선(VCN2) 사이를 도통 상태로 하여 배선(OL), 배선(OLB)의 전위를 고레벨 전위로 한다.
시각 T21 이후에서는 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 하기 위하여, 도 8의 (A)에서 스위치(SWO), 스위치(SWOB)는 온 상태가 되고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)는 오프 상태가 되는 것으로 한다.
시각 T22 이후에 회로(MP)로 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)가 입력된다. 또한, 도 50의 (A)의 동작예에서는 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력은 시각 T22부터 시각 T23까지의 사이와, 시각 T23부터 시각 T24까지의 사이와, 시각 T24부터 시각 T25까지의 사이로 나누어 수행된다. 구체적으로는, 시각 T22부터 시각 T23까지 사이의 입력 시간을 tut로 하고, 시각 T23부터 시각 T24까지 사이의 입력 시간을 2tut로 하고, 시각 T24부터 시각 T25까지 사이의 입력 시간을 4tut로 한다. 또한, 본 명세서 등에서는 각각의 기간을 제 1 서브 기간, 제 2 서브 기간, 제 3 서브 기간이라고 한다. 또한, 제 2 서브 기간의 길이는 제 1 서브 기간의 길이의 1.8배 이상 또는 1.9배 이상으로 하는 것이 바람직하고, 또한 2.1배 이하 또는 2.2배 이하로 하는 것이 바람직하다. 또한, 제 3 서브 기간의 길이는 제 1 서브 기간의 길이의 3.6배 이상 또는 3.8배 이상으로 하는 것이 바람직하고, 또한 4.2배 이하 또는 4.4배 이하로 하는 것이 바람직하다. 또한, 상술한 하한값과 상한값은 각각 서로 조합할 수 있는 것으로 한다.
도 50의 (A)의 동작예에서는 제 1 서브 기간과 제 3 서브 기간에서 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 트랜지스터(M3), 트랜지스터(M3r)의 각각의 게이트에 고레벨 전위가 입력되고, 트랜지스터(M4), 트랜지스터(M4r)의 각각의 게이트에 저레벨 전위가 입력되고, 트랜지스터(M3), 트랜지스터(M3r)의 각각은 온 상태가 되고, 트랜지스터(M4), 트랜지스터(M4r)의 각각은 오프 상태가 된다. 이 동작에 의하여, 회로(MC)와 배선(OL) 사이 및 회로(MCr)와 배선(OLB) 사이가 도통 상태가 되고, 회로(MC)와 배선(OLB) 사이 및 회로(MCr)와 배선(OL) 사이가 비도통 상태가 된다.
이때, 트랜지스터(M1)는 전류량으로서 I1를 흘리도록 설정되어 있기 때문에 제 1 서브 기간과 제 3 서브 기간에서, 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류량(I1)의 전류가 흐른다. 또한, 제 2 서브 기간에서는, 배선(WX1L), 배선(X2L)에 저레벨 전위가 입력되고 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 각각의 게이트에 저레벨 전위가 입력되기 때문에 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 각각은 오프 상태가 되므로 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다.
또한, 제 1 서브 기간과, 제 2 서브 기간과, 제 3 서브 기간에서, 트랜지스터(M1r)는 오프 상태가 되어 있기 때문에(전류량으로서 0을 흘리도록 설정되어 있기 때문에) 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 시각 T22 이후에 제 2 데이터(뉴런의 신호)가 입력되므로, 배선(OL)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEa))에는 시각 T22 이후에 전하가 계속 축적된다. 이상적으로는 제 1 서브 기간에서 상기 용량 소자에 tut×I1의 전하가 축적되고, 제 3 서브 기간에서 4tut×I1의 전하가 축적된다. 또한, 도 50의 (A)의 타이밍 차트에서는 제 1 서브 기간에서 상기 용량 소자에 축적된 전하량을 Q1로 하고, 제 3 서브 기간에서 상기 용량 소자에 축적된 전하량을 Q4로 하였다. 그러므로, 시각 T25 이후에 상기 용량 소자에 축적된 전하량을 Q1+Q4라고 기재하였다. 한편, 배선(OLB)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEb))에는 전하의 축적은 일어나지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 Q1+Q4(=5Q1)와 배선(OLB)에 흐른 전하량 0에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
다음으로, 도 50의 (A)의 타이밍 차트에서 회로(MP)로의 뉴런의 신호의 입력을 제 1 서브 기간 및 제 3 서브 기간에서 제 2 서브 기간으로 변경한 경우를 생각한다. 도 50의 (B)에 나타낸 타이밍 차트는 도 50의 (A)의 타이밍 차트에서 회로(MP)로의 뉴런의 신호의 입력을 제 1 서브 기간 및 제 3 서브 기간에서 제 2 서브 기간으로 변경한 경우의 동작예를 나타낸 것이다.
도 50의 (B)의 타이밍 차트의 시각 T22보다 전의 동작에 대해서는 도 50의 (A)의 타이밍 차트의 시각 T22보다 전의 동작예와 마찬가지이다. 그러므로, 도 50의 (B)의 타이밍 차트의 시각 T22보다 전의 동작에 대해서는 도 50의 (A)의 타이밍 차트의 시각 T22보다 전의 동작의 설명을 참조한다.
도 50의 (B)의 동작예의 시각 T22 이후에 회로(MP)로 뉴런의 신호가 입력된다. 구체적으로는, 상술한 바와 같이 회로(MP)로의 뉴런의 신호의 입력은 제 2 서브 기간에 수행된다.
도 50의 (B)의 동작예에서는 제 2 서브 기간에 회로(MP)로의 뉴런의 신호(연산값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 제 2 서브 기간에서는 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류량(I1)의 전류가 흐른다. 또한, 제 1 서브 기간과 제 3 서브 기간에서는 배선(WX1L), 배선(X2L)에 저레벨 전위가 입력되어 있기 때문에 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 각각은 오프 상태가 되므로 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다.
또한, 제 1 서브 기간과, 제 2 서브 기간과, 제 3 서브 기간에서, 트랜지스터(M1r)는 오프 상태가 되어 있기 때문에(전류량으로서 0을 흘리도록 설정되어 있기 때문에) 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
시각 T22 이후에 제 2 데이터(뉴런의 신호)가 입력되므로, 배선(OL)과 도통된 상태인 적분 회로의 용량 소자(부하 소자(LEa))에는 시각 T22 이후에 전하가 계속 축적된다. 이상적으로는 시각 T25의 시점에서 상기 용량 소자에 2tut×I1의 전하가 축적된다. 또한, 도 50의 (B)의 타이밍 차트에서는 시각 T22 이후에 상기 용량 소자에 축적된 전하량을 Q2라고 기재하였다. 한편, 배선(OLB)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEb))에는 전하의 축적은 일어나지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 Q2(=2Q1)와 배선(OLB)에 흐른 전하량 0에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
다음으로, 도 50의 (A)의 타이밍 차트에서 회로(MP)에 설정되어 있는 가중 계수를 "+1"에서 "-2"로 변경하며 제 2 데이터(뉴런의 신호)의 입력을 제 1 서브 기간 및 제 3 서브 기간에서 제 1 서브 기간 및 제 2 서브 기간으로 변경한 경우를 생각한다.
도 50의 (C)에 나타낸 타이밍 차트는 미리 시각 T21보다 전의 시각에서 트랜지스터(M1)에는 전류가 흐르지 않도록 설정되고, 트랜지스터(M1r)에는 전류(I2(=2I1))가 흐르도록 설정되어 있다. 또한 회로(HC)의 노드(n1)에는 VSS가 유지되고, 회로(HCr)의 노드(n1r)에는 V2가 유지되어 있는 것으로 한다. 또한 전위(V2)는 전위(V1) 및 전위(VSS)보다 높은 전위로 한다.
도 50의 (C)의 타이밍 차트의 시각 T22보다 전의 동작은 도 50의 (A)의 타이밍 차트의 시각 T22보다 전의 동작예와 마찬가지이다. 그러므로, 도 50의 (C)의 타이밍 차트의 시각 T22보다 전의 동작에 대해서는 도 50의 (A)의 타이밍 차트의 시각 T22보다 전의 동작의 설명을 참조한다.
도 50의 (C)의 동작예의 시각 T22 이후에 회로(MP)로 뉴런의 신호가 입력된다. 상술한 바와 같이 회로(MP)로의 뉴런의 신호의 입력은 제 1 서브 기간 및 제 2 서브 기간에 수행된다.
도 50의 (C)의 동작예에서는 제 1 서브 기간 및 제 2 서브 기간에 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력으로서 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력된다. 그러므로, 제 1 서브 기간 및 제 2 서브 기간에서는 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류량(I2)의 전류가 흐른다. 또한, 제 3 서브 기간에서는 배선(WX1L), 배선(X2L)에 저레벨 전위가 입력되어 있기 때문에 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 각각은 오프 상태가 되므로 회로(ACTF)로부터 전환 회로(TW), 배선(OLB), 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다.
또한, 제 1 서브 기간과, 제 2 서브 기간과, 제 3 서브 기간에서, 트랜지스터(M1)는 오프 상태가 되어 있기 때문에(전류량으로서 0을 흘리도록 설정되어 있기 때문에) 회로(ACTF)로부터 전환 회로(TW), 배선(OL), 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않는다.
시각 T22 이후에 제 2 데이터(뉴런의 신호)가 입력되므로, 배선(OLB)과 도통된 상태인 적분 회로의 용량 소자(부하 소자(LEb))에는 시각 T22 이후에 전하가 계속 축적된다. 이상적으로는 시각 T25의 시점에서 상기 용량 소자에 6tut×I1(=tut×2I1+2tut×2I1)의 전하가 축적된다. 또한, 도 50의 (C)의 타이밍 차트에서는 시각 T25 이후에 상기 용량 소자에 축적된 전하량을 2(Q1+Q2)라고 기재하였다. 한편, 배선(OL)과 도통된 상태인 회로(ACTF)에 포함되는 적분 회로의 용량 소자(부하 소자(LEa))에는 전하의 축적은 일어나지 않는다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 0과 배선(OLB)에 흐른 전하량 2(Q1+Q2)(=6Q1)에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
도 50의 (A) 내지 (C)에 나타낸 동작예와 같이, 제 2 데이터(뉴런의 신호의 값)는 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력이 가능한 기간에 복수의 서브 기간을 제공하고 이 복수의 서브 기간에서 선택된 하나 이상의 기간에 따라 결정할 수 있고, 선택된 기간에 따라 회로(ACTF)로부터 출력되는 연산 결과가 결정된다. 그러므로, 제 2 데이터(뉴런의 신호의 값)를 선택된 서브 기간 및 배선(WX1L), 배선(X2L)에 인가하는 전위에 따라 정의함으로써, 회로(MP)는 3치 이상의 제 2 데이터(뉴런의 신호의 값)를 취급할 수 있고, 다치의 제 1 데이터(가중 계수)와 3치 이상의 제 2 데이터(뉴런의 신호의 값)의 적화 연산 및/또는 활성화 함수의 연산을 수행할 수 있다.
본 동작예에 있어서, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)는 일례로서 다음과 같이 정의할 수 있다. 제 1 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+1"로 하고, 제 2 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+2"로 하고, 제 3 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+4"로 한다. 제 1 서브 기간에만 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-1"로 하고, 제 2 서브 기간에만 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-2"로 하고, 제 3 서브 기간에만 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "-4"로 한다. 또한, 제 1 서브 기간, 제 2 서브 기간, 제 3 서브 기간에서, 배선(WX1L)에 저레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "0"으로 한다.
또한, 제 2 데이터(뉴런의 신호의 값)를 "+3"으로 하고자 하는 경우, 제 1 서브 기간 및 제 2 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하면 좋고, 또한 제 2 데이터(뉴런의 신호의 값)를 "+5"로 하고자 하는 경우, 제 1 서브 기간 및 제 3 서브 기간에 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하면 좋다. 또한, 제 2 데이터(뉴런의 신호의 값)를 "-6"으로 하고자 하는 경우, 제 2 서브 기간 및 제 3 서브 기간에만 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하면 좋고, 또한 제 2 데이터(뉴런의 신호의 값)를 "-7"로 하고자 하는 경우, 제 1 서브 기간, 제 2 서브 기간, 및 제 3 서브 기간에 배선(WX1L)에 저레벨 전위, 배선(X2L)에 고레벨 전위를 입력하면 좋다.
회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의함으로써, 도 50의 (A)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "+1"과 제 2 데이터(뉴런의 신호의 값) "+5"의 곱으로서 "+5"를 산출할 수 있다. 또한, 도 50의 (B)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "+1"과 제 2 데이터(뉴런의 신호의 값) "+2"의 곱으로서 "+2"를 산출할 수 있다. 또한, 도 50의 (C)에 나타낸 동작예에서는 제 1 데이터(가중 계수) "-2"와 제 2 데이터(뉴런의 신호의 값) "+3"의 곱으로서 "-6"을 산출할 수 있다.
또한, 본 발명의 일 형태는 상술한 정의에 한정되지 않는다. 위에서는, 제 2 데이터(뉴런의 신호의 값)의 입력이 가능한 기간으로서 제 1 서브 기간, 제 2 서브 기간, 제 3 서브 기간을 제공하였지만, 4개 이상의 서브 기간을 제공하여도 좋다. 예를 들어, 제 2 데이터(뉴런의 신호의 값)의 입력이 가능한 기간을 제 1 서브 기간 내지 제 T 서브 기간(T는 4 이상의 정수임)으로 나누고, 제 s 서브 기간(s는 4 이상 T 이하의 정수임)의 길이를 2(s-1)×tut로 결정하면 좋다. 또한, 예를 들어 제 2 데이터(뉴런의 신호의 값)의 입력이 가능한 기간을 제 1 서브 기간 내지 제 T 서브 기간(T는 4 이상의 정수임)으로 나누고, 제 s 서브 기간(s는 4 이상 T 이하의 정수임)의 길이를 s×tut로 결정하여도 좋다. 또한, 예를 들어 제 1 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+0.1"로 하고, 제 2 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+0.2"로 하고, 제 3 서브 기간에만 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 입력하였을 때의 제 2 데이터(뉴런의 신호의 값)를 "+0.4"로 하는 등, 제 2 데이터(뉴런의 신호의 값)를 실수(實數)로 정의하여도 좋다.
또한, 도 50의 (A), (B)에 나타낸 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "+1"로 하고, 도 50의 (C)에 나타낸 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "+2"로 하였지만, "+1", "+2" 이외의 제 1 데이터(가중 계수)를 사용하여 계산하여도 좋다. 실시형태 1 및 실시형태 2에서 설명한 바와 같이, 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 음의 값, 다치, 아날로그값 등을 설정할 수 있으므로, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적되는 전하량도 음의 값, 다치, 아날로그값 등으로 하는 제 1 데이터(가중 계수)에 따라 산출할 수 있다.
또한, 도 50의 (A) 내지 (C)에 나타낸 동작예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 도 50의 (A) 내지 (C)의 동작예와 같이, 제 2 데이터(뉴런의 신호의 값)의 입력이 가능한 기간으로서 복수의 서브 기간을 제공하고, 복수의 서브 기간에서 하나 이상의 기간을 선택하고, 선택된 기간에 신호를 입력하는 구성으로서는, 예를 들어 각각의 서브 기간의 길이를 회로 설계의 단계에서 미리 결정하는 것이 바람직하다. 이와 같은 회로 구성으로 함으로써, 도 49의 (A) 내지 (C)의 동작예에 요구되는 회로 구성보다 연산 회로를 간이하게 및/또는 효율적으로 레이아웃할 수 있는 경우가 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 3>
여기서는, 도 51의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 및 동작 방법예 2와 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 51은 도 26에 나타낸 회로(MP)와 같은 회로 구성을 나타낸 것이다. 다만, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 크기, 예를 들어 W길이와 L길이는 같은 것이 바람직하다. 또한, 본 동작 방법의 예는 실시형태 2에서 설명한 도 26의 회로(MP)의 동작예와 다르다.
구체적으로는, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 입력할 경우에 배선(WX1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하였을 때, 배선(X1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하고, 배선(X1L3b) 및 배선(X2L3b) 중 한쪽으로의 고레벨 전위의 입력 시간은 4tut로 하여 동작시키는 것으로 한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하였을 때, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간이 2tut가 되고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간이 4tut가 되도록 동작시킨다. 또한, 도 51의 회로(MP)에는 도 26의 회로(MP)와 동작이 상이한 것을 나타내기 위하여, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)의 부호 부근에 펄스 전압의 모식도와 입력 시간을 도시하였다.
동작 방법예 1, 동작 방법예 2에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
마찬가지로, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-2b), 트랜지스터(M3-2br), 트랜지스터(M4-2b), 트랜지스터(M4-2br)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다. 또한, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-3b), 트랜지스터(M3-3br), 트랜지스터(M4-3b), 트랜지스터(M4-3br)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다.
그러므로, 다음의 표와 같이 회로(MP)에 설정하는 제 2 데이터(뉴런의 신호의 값)를 정의할 수 있다.
[표 7]
Figure pct00013
여기서, 예를 들어 회로(MP)에는 미리 "+1"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다. 구체적으로는, 트랜지스터(M1)에는 전류량(I1)이 흐르도록 설정되어 있는 것으로 하고 또한 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)는 오프 상태인 것으로 한다.
회로(MC)에 있어서, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 크기가 같고, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 게이트가 회로(HC)의 노드(n1)에 전기적으로 접속되고 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 제 1 단자가 배선(VE)에 전기적으로 접속되어 있기 때문에, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 소스-드레인 사이에는 거의 같은 전류가 흐른다. 상기 전류의 양을 Iut로 한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 또한, 마찬가지로 트랜지스터(M3-2b)가 시간 2tut에만 온 상태가 되고, 트랜지스터(M4-2b)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량은 2tut×Iut=2Qut가 되고, 트랜지스터(M3-3b)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M4-3b)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량은 4tut×Iut=4Qut가 된다. 그러므로, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 Qut+2Qut+4Qut=7Qut가 된다. 한편, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 Qut+2Qut+4Qut=7Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
또한, 예를 들어 회로(MP)에는 미리 "-1"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다. 구체적으로는, 트랜지스터(M1r)에는 전류량(I1)이 흐르도록 설정되어 있는 것으로 하며 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)는 오프 상태인 것으로 한다.
회로(MCr)에 있어서, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 크기가 같고, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 게이트가 회로(HCr)의 노드(n1r)에 전기적으로 접속되고 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 제 1 단자가 배선(VEr)에 전기적으로 접속되어 있기 때문에, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 소스-드레인 사이에는 거의 같은 전류가 흐른다. 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류와 마찬가지로 상기 전류의 양을 Iut로 한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3r)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4r)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량은 tut×Iut=Qut가 된다. 또한, 마찬가지로 트랜지스터(M3-2br)가 시간 2tut에만 온 상태, 트랜지스터(M4-2br)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×Iut=2Qut가 되고, 트랜지스터(M3-3br)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M4-3br)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량은 4tut×Iut=4Qut가 된다. 그러므로, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 Qut+2Qut+4Qut=7Qut가 된다. 한편, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 Qut+2Qut+4Qut=7Qut가 되고, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 0이 된다.
그러므로, 회로(MP)에 "+1"의 제 1 데이터(가중 계수)를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 "-1"의 제 1 데이터(가중 계수)를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M3r), 트랜지스터(M3-2br), 트랜지스터(M3-3br)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 회로(MP)에 "+1"의 제 1 데이터(가중 계수)를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 "-1"의 제 1 데이터(가중 계수)를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M4r), 트랜지스터(M4-2br), 트랜지스터(M4-3br)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 예를 들어 회로(MP)에 설정되어 있는 제 1 데이터(가중 계수)를 "+1"에서 양의 정수인 "A"로 변경하였다고 가정한다. 구체적으로는, 트랜지스터(M1)에는 전류량(IA(=AI1))이 흐르도록 설정되어 있는 것으로 하고 또한 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)는 오프 상태인 것으로 한다. 이때, 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 소스-드레인 사이에 흐르는 전류의 양도 IA가 된다. 그러므로, 제 2 데이터(뉴런의 신호의 값)에 따라, 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b)로부터, 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 AQut, 2AQut, 3QAut, 4AQut, 5AQut, 6AQut, 7AQut 중 어느 하나가 된다. 또한, "A"를 음의 정수로 하였을 때, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 AQut, 2AQut, 3QAut, 4AQut, 5AQut, 6AQut, 7AQut 중 어느 하나의 전하량이 흐르게 된다.
또한, 회로(MP)에 미리 "0"의 제 1 데이터(가중 계수)가 설정되어 있는 경우, 트랜지스터(M1), 트랜지스터(M1r)의 각각은 오프 상태인 것으로 한다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 동작예로부터, 제 1 데이터(가중 계수)를 "+1" 또는 "-1"로 하고, 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의한 경우의 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB를 이하의 표에 기재하였다.
[표 8]
Figure pct00014
[표 9]
Figure pct00015
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과에 따라, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전하량 QOL 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 흐르는 전하량 QOLB가 결정된다. 또한, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 양의 값인 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르고, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 음의 값인 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐른다. 즉, 전하량 QOL 및 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 산출할 수 있다. 예를 들어, 제 1 데이터(가중 계수)를 "-1" 또는 "+1"로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 양의 수인 경우, 상기 표에 있어서, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL에서 Qut를 "+1"로 치환함으로써 전하량 QOL로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다. 또한, 예를 들어 제 1 데이터(가중 계수)를 "-1" 또는 "+1"로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 음의 수인 경우, 상기 표에 있어서, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB에서 Qut를 "-1"로 치환함으로써 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다.
또한, 상술한 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "+1", "-1"로 하였지만, "0", 아날로그값 등의 제 1 데이터(가중 계수)를 사용하여 계산하여도 좋다. 이에 의하여, 회로(MP)는 2치, 다치, 아날로그값 등의 제 1 데이터(가중 계수)와 다치의 제 2 데이터(뉴런의 신호의 값)의 적화 연산 및/또는 활성화 함수의 연산을 수행할 수 있다.
또한, 본 발명의 일 형태는 상술한 정의에 한정되지 않는다. 위에서는, 제 2 데이터(뉴런의 신호의 값)로서 양의 다치, 음의 다치, 0을 정의하였지만, 예를 들어 입력 기간을 이산적인 값이 아니라 연속적인 값으로 함으로써(a를 양의 실수로 하여 입력 기간을 a×tut로 함으로써) 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
또한, 예를 들어 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하고, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간을 2tut로 하고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간을 4tut로 하였을 때, 배선(WX1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력되며 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)에 저레벨 전위가 입력되었을 때의 제 2 데이터(뉴런의 신호의 값)를 "+1"이 아니라 "+0.1" 등의 실수로 정의하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치는 도 51의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 51의 회로(MP)에서는 전류량을 설정하는 트랜지스터로서 회로(MC) 내는 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 3개로 하고 회로(MCr) 내는 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 3개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 전류량을 설정하는 트랜지스터는 2개이어도 좋고, 4개 이상으로 하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치 및 상기 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 위에서는, 도 51의 회로(MP)의 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 크기가 같은 것으로 하여 설명하였지만, 예를 들어 트랜지스터(M1), 트랜지스터(M1r)의 W길이와 L길이의 비를 W/L로 하고, 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 W길이와 L길이의 비를 2W/L로 하여도 좋다. 이때, 트랜지스터(M1)의 소스-드레인 사이에 전류량으로서 I1의 전류가 흐르도록 설정함으로써, 트랜지스터(M1-2b)의 W길이와 L길이의 비와, 트랜지스터(M1-3b)의 W길이와 L길이의 비는 각각 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에 트랜지스터(M1-2b), 트랜지스터(M1-3b) 각각의 소스-드레인 사이에는 전류량으로서 2I1이 흐른다. 마찬가지로, 트랜지스터(M1r)의 소스-드레인 사이에 전류량으로서 I1의 전류가 흐르도록 설정함으로써, 트랜지스터(M1-2br)의 W길이와 L길이의 비와, 트랜지스터(M1-3br)의 W길이와 L길이의 비의 각각은 트랜지스터(M1r)의 W길이와 L길이의 비의 2배이기 때문에 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 소스-드레인 사이에는 전류량으로서 2I1이 흐른다.
여기서, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하고, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간을 2tut로 하고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간을 2tut로 한다. 즉, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)를 입력할 경우에 배선(WX1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하고, 배선(X1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하고, 배선(X1L3b) 및 배선(X2L3b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 한다. 도 52의 회로(MP)에는 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)의 부호 부근에 도 51과는 다른 펄스 전압의 모식도와 입력 시간을 나타내었다.
트랜지스터(M1)의 소스-드레인 사이에 전류량으로서 Iut의 전류가 흐르도록 설정되었을 때, 트랜지스터(M3-3b) 및 트랜지스터(M4-3b) 중 한쪽이 시간 2tut에만 온 상태가 되고, 트랜지스터(M3-3b) 및 트랜지스터(M4-3b) 중 다른 쪽이 오프 상태가 됨으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량은 2tut×2Iut=4Qut가 된다. 또한, 배선(OL)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량에 대해서는 상술한 동작예와 조건이 같으므로, 설명을 생략한다.
또한, 트랜지스터(M1r)의 소스-드레인 사이에 전류량으로서 Iut의 전류가 흐르도록 설정되었을 때, 트랜지스터(M3-3br) 및 트랜지스터(M4-3br) 중 한쪽이 시간 2tut에만 온 상태가 되고, 트랜지스터(M3-3br) 및 트랜지스터(M4-3br) 중 다른 쪽이 오프 상태가 됨으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×2Iut=4Qut가 된다. 또한, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서는 상술한 동작예와 조건이 같으므로, 설명을 생략한다.
상술한 바와 같이, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br) 각각의 크기와, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b) 각각으로의 고레벨 전위의 입력 시간을 적절히 변경함으로써 도 51에 나타낸 회로(MP)의 동작예와 같이 동작할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 도 51, 도 52의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 51의 회로(MP)에서는 전류량을 설정하는 트랜지스터로서 회로(MC) 내는 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 3개로 하고 회로(MCr) 내는 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 3개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 전류량을 설정하는 트랜지스터는 2개 또는 4개 이상으로 하여도 좋다. 또한, 상기 트랜지스터에 따라 유지부의 개수, 배선의 개수를 늘리거나 줄여도 좋다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 동작 방법에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 배선(WX1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b) 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 4>
여기서는, 도 53의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 3과 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1]) 내지 회로(ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 회로(ACTF)는 예를 들어, 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 53은 도 27에 나타낸 회로(MP)에서 트랜지스터(M1-3b), 트랜지스터(M1-3br), 트랜지스터(M3-3b), 트랜지스터(M3-3br), 트랜지스터(M4-3b), 트랜지스터(M4-3br), 회로(HC-3b), 회로(HC-3br)를 제공하지 않은 구성이다. 또한, 이 때문에 도 53의 회로(MP)에는 배선(WX1L3b), 배선(X2L3b), 배선(WL3b)도 제공되지 않는다. 또한 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br)의 크기, 예를 들어 W길이와 L길이는 같은 것이 바람직하다. 또한, 본 동작 방법의 예는 실시형태 2에서 설명한 도 27의 회로(MP)의 동작예와 다르다.
구체적으로는, 회로(AFP)로부터 회로(MP)에 전류가 흐를 경우에 배선(WX1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하고, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하여 동작시키는 것으로 한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하였을 때, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간이 2tut가 되도록 동작시킨다. 그러므로, 도 53의 회로(MP)에는 도 27의 회로(MP)와 동작이 상이한 것을 나타내기 위하여 배선(WX1L), 배선(X2L), 배선(WX1L2b), 배선(X2L2b)의 부호 부근에 펄스 전압의 모식도와 입력 시간을 도시하였다.
동작 방법예 1, 동작 방법예 2에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
마찬가지로, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-2b), 트랜지스터(M3-2br), 트랜지스터(M4-2b), 트랜지스터(M4-2br)의 각각이 온 상태가 되는 시간을 정함으로써 결정된다.
또한, 도 53의 회로(HC), 회로(HC-2b) 각각에는 디지털값(2치)으로서, VSS 또는 V1이 유지되는 것으로 한다. 도 8의 (A)에서의 배선(VCN)과, 도 53의 회로(HC)의 노드(n1) 및/또는 회로(HC-2b)의 노드(n1)를 도통 상태로 함으로써 회로(HC), 회로(HC-2b) 각각에 전위(VSS)가 유지된다. 또한, 트랜지스터(M1) 및/또는 트랜지스터(M1-2b)의 소스-드레인 사이의 전류를 전류량(I1)으로 설정함으로써 회로(HC), 회로(HC-2b) 각각에 전위(V1)가 유지된다. 또한, 트랜지스터(M1), 트랜지스터(M1-2b) 각각을 전류량(I1)으로 설정하였을 때, 트랜지스터(M1), 트랜지스터(M1-2b)의 제작 공정 등에 기인하는 트랜지스터 특성의 편차로 인하여 회로(HC), 회로(HC-2b) 각각에 유지되어 있는 전압이 상이한 경우가 있다.
회로(HCr), 회로(HC-2br) 각각에는 상술한 바와 같이 디지털값(2치)으로서, VSS 또는 V1이 유지되는 것으로 한다.
여기서, 회로(MP)에 설정되는 제 1 데이터(가중 계수)에 대하여 정의한다.
일례로서, 회로(MP)에 제 1 데이터(가중 계수)로서 "+1"을 설정하는 경우, 트랜지스터(M1)에서 전류량(I1)이 흐르도록 설정하고, 회로(HC-2b), 회로(HCr), 회로(HC-2br)에는 VSS가 유지되는 것으로 한다. 트랜지스터(M1)의 제 1 단자는 트랜지스터(M3)를 통하여 배선(OL)에 전기적으로 접속되고 트랜지스터(M4)를 통하여 배선(OLB)에 전기적으로 접속되어 있기 때문에, 배선(WX1L) 및 배선(X2L) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 tut×I1이 된다. 여기서, tut×I1=Qut로 한다. 또한, 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br)는 오프 상태가 되므로, 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 회로(MP)에 제 1 데이터(가중 계수)로서 "+2"를 설정하는 경우, 트랜지스터(M1-2b)에서 전류량(I1)이 흐르도록 설정하고, 회로(HC), 회로(HCr), 회로(HC-2br)에는 VSS가 유지되는 것으로 한다. 트랜지스터(M1-2b)의 제 1 단자는 트랜지스터(M3-2b)를 통하여 배선(OL)에 전기적으로 접속되고 트랜지스터(M4-2b)를 통하여 배선(OLB)에 전기적으로 접속되어 있기 때문에, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량은 2tut×I1=2Qut가 된다. 또한, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2br)는 오프 상태가 되므로, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2br) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 회로(MP)에 제 1 데이터(가중 계수)로서 "+3"을 설정하는 경우, 트랜지스터(M1), 트랜지스터(M1-2b)에서 전류량(I1)이 흐르도록 설정하고, 회로(HCr), 회로(HC-2br)에는 VSS가 유지되는 것으로 한다. 상술한 것으로부터, 배선(WX1L) 및 배선(X2L) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 tut×I1이 되고, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 2tut×I1이 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 tut×I1+2tut×I1=3Qut가 된다. 또한, 트랜지스터(M1r), 트랜지스터(M1-2br)는 오프 상태가 되므로, 트랜지스터(M1r), 트랜지스터(M1-2br) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 제 1 데이터(가중 계수)를 "-1"로 하는 경우, 트랜지스터(M1r)에서 전류량(I1)이 흐르도록 설정하고, 회로(HC), 회로(HC-2b), 회로(HC-2br)에는 VSS가 유지되는 것으로 한다. 트랜지스터(M1r)의 제 1 단자는 트랜지스터(M3r)를 통하여 배선(OLB)에 전기적으로 접속되고 트랜지스터(M4r)를 통하여 배선(OL)에 전기적으로 접속되어 있기 때문에, 배선(WX1L) 및 배선(X2L) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량은 tut×I1이 된다. 여기서, tut×I1=Qut로 한다. 또한, 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br)는 오프 상태가 되므로, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-2br) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 회로(MP)에 제 1 데이터(가중 계수)로서 "-2"를 설정하는 경우, 트랜지스터(M1-2br)에서 전류량(I1)이 흐르도록 설정하고, 회로(HC), 회로(HCr), 회로(HC-2b)에는 VSS가 유지되는 것으로 한다. 트랜지스터(M1-2br)의 제 1 단자는 트랜지스터(M3-2br)를 통하여 배선(OLB)에 전기적으로 접속되고 트랜지스터(M4-2br)를 통하여 배선(OL)에 전기적으로 접속되어 있기 때문에, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×I1=2Qut가 된다. 또한, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b)는 오프 상태가 되므로 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 회로(MP)에 제 1 데이터(가중 계수)로서 "-3"을 설정하는 경우, 트랜지스터(M1r), 트랜지스터(M1-2br)에서 전류량(I1)이 흐르도록 설정하고, 회로(HC), 회로(HC-2b)에는 VSS가 유지되는 것으로 한다. 상술한 것으로부터, 배선(WX1L) 및 배선(X2L) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량은 tut×I1이 되고, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽에 고레벨 전위가 입력되어 있는 경우, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r-2br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×I1이 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 tut×I1+2tut×I1=3Qut가 된다. 또한, 트랜지스터(M1), 트랜지스터(M1-2b)는 오프 상태가 되므로 트랜지스터(M1), 트랜지스터(M1-2b) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
또한, 제 1 데이터(가중 계수)를 "0"으로 하는 경우, 회로(HC), 회로(HCr), 회로(HC-2b), 회로(HC-2br)에는 VSS가 유지되는 것으로 한다. 그러므로, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br) 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
즉, 회로(HC), 회로(HCr), 회로(HC-2b), 회로(HC-2br)에 디지털값(2치)를 유지하고, 배선(WX1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 기간을 tut로 하고, 배선(WX1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 기간을 2tut로 함으로써, 다치(본 동작예에서는 "-3", "-2", "-1", "0", "+1", "+2", "+3"의 7치)의 제 1 데이터(가중 계수)를 나타낼 수 있다.
또한, 본 동작예에서는 회로(MP)에 입력되는 제 2 데이터(여기서는, 예를 들어 뉴런의 신호로 함)의 정의로서, 일례로서 제 2 데이터가 "+1"일 때는 배선(WX1L), 배선(X1L2b)에 고레벨 전위가 입력되며 배선(X2L), 배선(X2L2b)에 저레벨 전위가 입력되는 것으로 하고, 제 2 데이터가 "-1"일 때는 배선(WX1L), 배선(X1L2b)에 저레벨 전위가 입력되며 배선(X2L), 배선(X2L2b)에 고레벨 전위가 입력되는 것으로 하고, 제 2 데이터가 "0"일 때는 배선(WX1L), 배선(X1L2b), 배선(X2L), 배선(X2L2b) 각각에 저레벨 전위가 입력되는 것으로 한다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 동작예로부터, 제 1 데이터(가중 계수)를 "+3", "+2", "+1", "0", "-1", "-2", "-3" 중 어느 하나로 설정하고, 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의한 경우의 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB를 이하의 표에 기재한다.
[표 10]
Figure pct00016
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과에 따라, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB가 결정된다. 또한, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 양의 값인 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르고, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 음의 값인 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐른다. 즉, 전하량 QOL 및 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 산출할 수 있다. 예를 들어, 제 1 데이터(가중 계수)를 "-3" 내지 "+3"으로 하고 제 2 데이터(뉴런의 신호의 값)를 "-1", "0", "+1" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 양의 수인 경우, 상기 표에 있어서, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL에서 Qut를 "+1"로 치환함으로써 전하량 QOL로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다. 또한, 예를 들어 제 1 데이터(가중 계수)를 "-1" 또는 "+1"로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 음의 수인 경우, 상기 표에 있어서, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB에서 Qut를 "-1"로 치환함으로써 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다.
또한, 상술한 동작예에서는 회로(MP)에 설정된 제 1 데이터(가중 계수)를 "+3", "+2", "+1", "0", "-1", "-2", "-3"으로 하였지만, 배선(WX1L), 배선(X2L), 배선(WX1L2b), 배선(X2L2b)으로의 고레벨 전위의 입력 시간을 조절하여 제 1 데이터(가중 계수)를 아날로그값 등으로서 사용하여도 좋다. 이에 의하여, 회로(MP)는 아날로그값 등의 제 1 데이터(가중 계수)와 다치의 제 2 데이터(뉴런의 신호의 값)의 적화 연산 및/또는 활성화 함수의 연산을 수행할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 도 53의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 53의 회로(MP)에서는 전류량을 설정하는 트랜지스터로서 회로(MC) 내는 트랜지스터(M1), 트랜지스터(M1-2b)의 2개로 하고 회로(MCr) 내는 트랜지스터(M1r), 트랜지스터(M1-2br)의 2개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 전류량을 설정하는 트랜지스터는 3개 이상으로 하여도 좋다. 또한, 상기 트랜지스터에 따라 유지부의 개수, 배선의 개수를 늘리거나 줄여도 좋다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 배선(WX1L), 배선(X2L), 배선(WX1L2b), 배선(X2L2b) 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋고, 짧게 하거나 또는 길게 하여도 좋다. 후자에 있어서, 구체적으로는 예를 들어 상기 동작예에서 배선(WX1L) 및 배선(X2L)에 입력되는 신호의 입력 시간을 Atut(A는 0보다 큰 실수로 함), 배선(WX1L2b) 및 배선(X2L2b)에 입력되는 신호의 입력 시간을 2Atut로 함으로써, 제 2 데이터(뉴런의 신호의 값)를 "-1", "0", "+1"의 3치가 아니라, 3치 이외의 다치 또는 아날로그값으로 하여 제 1 데이터와 제 2 데이터의 적화 연산을 수행할 수 있다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 5>
여기서는, 도 54의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 4와 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1]) 내지 회로(ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 54는 도 29에 나타낸 회로(MP)에서 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br), 트랜지스터(M3-2b), 트랜지스터(M3-2br), 트랜지스터(M3-3b), 트랜지스터(M3-3br), 트랜지스터(M4-2b), 트랜지스터(M4-2br), 트랜지스터(M4-3b), 트랜지스터(M4-3br), 회로(HC-2b), 회로(HC-2br), 회로(HC-3b), 회로(HC-3br)를 제공하지 않은 구성이다. 또한, 이 때문에 도 54의 회로(MP)에는 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)을 제공하지 않았다. 또한, 본 동작 방법의 예는 실시형태 2에서 설명한 도 29의 회로(MP)의 동작예와 다르다.
구체적으로는, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 입력할 때, 제 2 데이터(뉴런의 신호의 값)에 따라 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 설정한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 설정한다.
동작 방법예 1에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
일례로서, 제 2 데이터(뉴런의 신호의 값)가 "+1"일 때는 배선(X1L)으로의 고레벨 전위의 입력 기간을 tut로 하고, 배선(X1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위를 인가하는 것으로 하였을 때, 다른 제 2 데이터(뉴런의 신호의 값)를 다음의 표와 같이 정의할 수 있다. 또한, 이하의 표에서는 "-3" 내지 "+3"의 정수만을 나타내었다.
[표 11]
Figure pct00017
또한, 회로(HCS), 회로(HCSr)로서는, 실시형태 2의 구성예 5에서 설명한 바와 같이, SRAM을 가지는 구성 또는 NOSRAM을 가지는 구성으로 할 수 있다. 여기서는, 회로(HCS), 회로(HCSr)에 2치(디지털값)의 전위가 유지되는 것으로 한다. 그러므로, 일례로서 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 때, 회로(HCS)에 고레벨 전위(여기서는, 예를 들어 VDDL로 함), 회로(HCSr)에 저레벨 전위(여기서는, 예를 들어 VSS로 함)가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 때, 회로(HCS)에 저레벨 전위, 회로(HCSr)에 고레벨 전위가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 때, 회로(HCS)에 저레벨 전위, 회로(HCSr)에 저레벨 전위가 유지되어 있는 것으로 한다.
또한, 회로(HCS)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1)에 흐르는 전류의 양을 I1로 한다. 또한, 회로(HCS)에 전압(VSS)이 유지되어 있는 경우에는 트랜지스터(M1)에 흐르는 전류의 양을 0으로 한다. 마찬가지로, 회로(HCSr)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1r)에 흐르는 전류의 양을 I1로 하고, 회로(HCSr)에 전압(VSS)이 유지되어 있는 경우에는 트랜지스터(M1r)에 흐르는 전류의 양을 0으로 한다.
다음으로, 도 54의 회로(MP)의 구체적인 동작예에 대하여 설명한다.
회로(MP)에는 예를 들어 미리 "+1"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+3"이 입력되어 있는 경우, 트랜지스터(M3)가 시간 3tut에만 온 상태가 되고, 트랜지스터(M4)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 3tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 한편, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 트랜지스터(M1r)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-3"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 3tut×Iut=3Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
또한, 회로(MP)에 예를 들어 미리 "-1"의 제 1 데이터(가중 계수)가 설정되어 있는 경우를 생각한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+3"이 입력되어 있는 경우, 트랜지스터(M3r)가 시간 3tut에만 온 상태가 되고, 트랜지스터(M4r)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량은 3tut×Iut=3Qut가 된다. 한편, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 트랜지스터(M1)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-3"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 3tut×Iut=3Qut가 되고, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 0이 된다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 동작예로부터, 제 1 데이터(가중 계수)를 "+1" 또는 "-1"로 하고, 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의한 경우의 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB를 이하의 표에 기재하였다.
[표 12]
Figure pct00018
또한, 제 2 데이터(뉴런의 신호의 값)를 "-3", "-2", "-1", "0", "+1", "+2", "+3" 이외의 정수 또는 실수로 할 때, 정수 또는 실수에 따라 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 설정하면 좋다. 예를 들어, a를 양의 실수로 하고 입력 기간을 a×tut로 함으로써 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
이에 의하여, 동작 방법예 1 내지 동작 방법예 3과 마찬가지로 제 2 데이터(뉴런의 신호의 값)를 다치로 하여 회로(MP)에 공급할 수 있다.
또한, 상술한 바와 같이, 도 54의 회로(MP)에 포함되는 회로(HCS), 회로(HCSr)는 SRAM을 가지는 구성으로 할 수 있다. 도 55의 (A)는 회로(HCS), 회로(HCSr)가 SRAM을 가지는 구성으로 하여 도 54의 회로(MP)의 자세한 사항을 나타낸 구체적인 예를 나타낸 것이다. 또한, 도 55의 (A)에 기재된 부호, 제 1 데이터(가중 데이터)의 유지 방법 등에 대해서는, 도 30의 회로(MP)에 대한 설명을 참조한다.
또한, 도 55의 (A)의 회로(MP)에 있어서, 회로(HCS)에 유지되어 있는 전위를 저레벨 전위 및 고레벨 전위 중 한쪽으로 하고, 회로(HCSr)에 유지되어 있는 전위를 저레벨 전위 및 고레벨 전위 중 다른 쪽으로 하는 경우, 즉 회로(HCS)와 회로(HCSr)에 같은 전위가 유지되지 않아도 되는 경우, 도 55의 (A)의 회로(MP)는 도 55의 (B)의 회로(MP)로 구성을 변경할 수 있다. 도 55의 (B)의 회로(MP)는 회로(MC)에 회로(HCS)를 가지고, 회로(HCS)에 포함되는 인버터 루프 회로(IVR)에 의하여, 트랜지스터(M1)의 게이트에 인가하는 신호의 반전 신호를 트랜지스터(M1r)에 인가하는 구성이 되어 있다. 또한, 이 경우, 일례로서 트랜지스터(M1)의 게이트에 고레벨 전위가 인가될 때(트랜지스터(M1r)의 게이트에 저레벨 전위가 인가될 때), 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 수 있고, 트랜지스터(M1)의 게이트에 저레벨 전위가 인가될 때(트랜지스터(M1r)의 게이트에 고레벨 전위가 인가될 때), 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 수 있다.
또한, 회로(HCS), 회로(HCSr)에 인버터 루프 회로(IVR)를 가지며 도 55의 (A)의 회로(MP)와는 다른 구성예를 도 56의 (A)에 나타내었다. 도 56의 (A)에 나타낸 회로(MP)는 회로(MC)에서 인버터 루프 회로(IVR)를 포함하는 회로(HCS)와, 트랜지스터(M3), 트랜지스터(M4)를, 회로(MCr)에서 인버터 루프 회로(IVRr)를 포함하는 회로(HCSr)와, 트랜지스터(M3r), 트랜지스터(M4r)를 가진다. 인버터 루프 회로(IVR)는 인버터 회로(IV1)와 인버터 회로(IV2)를 가지고, 인버터 루프 회로(IVRr)는 인버터 회로(IV1r)와 인버터 회로(IV2r)를 가진다.
인버터 회로(IV1)의 출력 단자는 인버터 회로(IV2)의 입력 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속되고, 인버터 회로(IV2)의 출력 단자는 인버터 회로(IV1)의 입력 단자에 전기적으로 접속되어 있다. 트랜지스터(M3)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(WX1L)에 전기적으로 접속되어 있다. 트랜지스터(M4)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속된다. 인버터 회로(IV1r)의 출력 단자는 인버터 회로(IV2r)의 입력 단자와, 트랜지스터(M3r)의 제 1 단자와, 트랜지스터(M4r)의 제 1 단자에 전기적으로 접속되고, 인버터 회로(IV2r)의 출력 단자는 인버터 회로(IV1r)의 입력 단자에 전기적으로 접속되어 있다. 트랜지스터(M3r)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M3r)의 게이트는 배선(WX1L)에 전기적으로 접속되어 있다. 트랜지스터(M4r)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M4r)의 게이트는 배선(X2L)에 전기적으로 접속되어 있다.
회로(HCS)는 인버터 루프 회로(IVR)에 의하여 인버터 회로(IV1)의 출력 단자에 고레벨 전위 및 저레벨 전위 중 한쪽을 유지하는 기능을 가지고, 회로(HCSr)는 인버터 루프 회로(IVRr)에 의하여 인버터 회로(IV1r)의 출력 단자에 고레벨 전위 및 저레벨 전위 중 한쪽을 유지하는 기능을 가진다. 그러므로, 도 54, 도 55의 (A)와 마찬가지로, 일례로서 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 때, 인버터 회로(IV1)의 출력 단자에 고레벨 전위(여기서는, 예를 들어 VDDL로 함), 인버터 회로(IV1r)의 출력 단자에 저레벨 전위(여기서는, 예를 들어 VSS로 함)가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 때, 인버터 회로(IV1)의 출력 단자에 저레벨 전위, 인버터 회로(IV1r)의 출력 단자에 고레벨 전위가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 때, 인버터 회로(IV1)의 출력 단자에 저레벨 전위, 인버터 회로(IV1r)의 출력 단자에 저레벨 전위가 유지되어 있는 것으로 한다.
또한, 도 56의 (A)의 회로(MP)로의 제 2 데이터(뉴런의 신호의 값)의 입력은, 도 54, 도 55의 (A)와 마찬가지로 배선(WX1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 설정하면 좋다.
도 56의 (A)의 회로(MP)는 도 54, 도 55의 (A) 및 (B)의 각각의 회로(MP)와 달리 회로(HCS)의 인버터 루프 회로(IVR)에 포함되는 트랜지스터를 사용하여 배선(OL) 또는 배선(OLB)으로부터 회로(MC)에 전류를 흘리고 회로(HCSr)의 인버터 루프 회로(IVRr)에 포함되는 트랜지스터를 사용하여 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)에 전류를 흘리는 구성이 되어 있다.
또한, 도 56의 (A)의 회로(MP)는 도 56의 (B)에 나타낸 회로(MP)로 구성으로 변경할 수 있다. 도 56의 (B)의 회로(MP)는 도 56의 (A)의 회로(MP)에 포함되는 회로(MCr)를 제공하지 않은 구성이다. 즉, 회로(HCS)의 인버터 루프 회로(IVR)에 포함되는 트랜지스터를 사용하여 배선(OL) 또는 배선(OLB)으로부터 회로(MC)에 전류를 흘리는 구성이 되어 있다. 또한, 이 경우, 일례로서 인버터 회로(IV1)의 출력 단자에 고레벨 전위가 인가될 때, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 수 있고, 인버터 회로(IV1)의 출력 단자에 저레벨 전위가 인가될 때, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 수 있다.
또한, 도 56의 (C)의 회로(MP)는 도 56의 (B)의 회로(MP)에서 배선(X2L)을 제공하지 않으며 트랜지스터(M4)의 제 1 단자가 인버터 회로(IV1)의 입력 단자와, 인버터 회로(IV2)의 출력 단자에 전기적으로 접속되어 있는 구성이 되어 있다. 배선(WX1L)의 전위가 고레벨 전위일 때, 배선(OL) 또는 배선(OLB)에는 반대의 신호가 출력된다. 이 경우, 일례로서 인버터 회로(IV1)의 출력 단자에 고레벨 전위가 인가될 때, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 수 있고, 인버터 회로(IV1)의 출력 단자에 저레벨 전위가 인가될 때, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 수 있다. 또한, 일례로서 회로(MP)로부터 회로(AFP)에 정보(예를 들어 전류, 전압 등)를 공급할 경우, 배선(WX1L)에 고레벨 전위가 입력될 때, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 "+1"로 하고, 배선(WX1L)에 저레벨 전위가 입력될 때, 회로(MP)에 입력되는 제 2 데이터(뉴런의 신호의 값)를 "0"으로 할 수 있다.
또한, 도 56의 (A) 내지 (C)의 회로(MP)는 예를 들어 도 7에 나타낸 연산 회로(140)의 회로(MP)에 적용할 수 있다.
또한, 상술한 바와 같이, 도 54의 회로(MP)에 포함되는 회로(HCS), 회로(HCSr)는 NOSRAM을 가지는 구성으로 할 수 있다. 도 57의 (A)는 회로(HCS), 회로(HCSr)가 NOSRAM을 가지는 구성으로 하여 도 54의 회로(MP)의 자세한 사항을 나타낸 구체적인 예를 나타낸 것이다. 다만, 도 54의 회로(MP)에서는 회로(HCS)는 배선(OL) 및 배선(OLB)에 전기적으로 접속되고, 회로(HCSr)는 배선(OL) 및 배선(OLB)에 전기적으로 접속되어 있는 구성을 나타내지만, 도 57의 (A)의 회로(MP)는 도 54의 회로(MP)에 대하여 배선(IL) 및 배선(ILB)이 제공되어 있고, 회로(HCS)는 배선(IL)에 전기적으로 접속되고, 회로(HCSr)는 배선(ILB)에 전기적으로 접속되어 있는 구성이 되어 있다. 또한, 도 57의 (A)에 기재된 부호, 제 1 데이터(가중 데이터)의 유지 방법 등에 대해서는, 도 34의 회로(MP)에 대한 설명을 참조한다.
또한, 도 57의 (A)의 회로(MP)에서, 배선(IL)과 배선(OL)을 하나의 배선으로 통합 및/또는 배선(ILB)과 배선(OLB)을 하나의 배선으로 통합하여도 좋다. 도 57의 (B)의 회로(MP)는 배선(IL)과 배선(OL)을 배선(OL)으로서 하나의 배선으로 통합하고, 배선(ILB)과 배선(OLB)을 배선(OLB)으로서 하나의 배선으로 통합한 구성이 되어 있다.
또한, 도 57의 (A)의 회로(MP)에 있어서, 배선(IL)과 배선(ILB)을 하나의 배선으로 통합하여도 좋다. 도 58의 회로(MP)는 배선(IL)과 배선(ILB)을 배선(IL)으로서 하나로 통합한 구성이 되어 있다. 다만, 도 58에 나타낸 회로(MP)에는 도 57의 회로(MP)의 배선(WL)에 상당하는 배선으로서, 배선(W1L) 및 배선(W2L)이 전기적으로 접속되어 있다. 구체적으로는, 회로(MC)의 트랜지스터(M8)의 게이트에는 배선(W1L)이 전기적으로 접속되고, 회로(MCr)의 트랜지스터(M8r)의 게이트에는 배선(W2L)이 전기적으로 접속되어 있다. 배선(W1L) 및 배선(W2L)은 배선(IL)으로부터 회로(MC) 및 회로(MCr) 중 한쪽에 데이터를 기록할 때에 회로(MC) 및 회로(MCr) 중 한쪽을 선택하는 신호선으로서 기능한다. 또한, 트랜지스터(M8)를 n채널형 트랜지스터 및 p채널형 트랜지스터 중 한쪽으로 하고, 트랜지스터(M8r)를 n채널형 트랜지스터 및 p채널형 트랜지스터 중 다른 쪽으로 함으로써, 배선(W1L) 및 배선(W2L)은 하나의 배선으로서 통합하여도 좋은 경우가 있다(도시하지 않았음).
또한, 도 57의 (A)의 회로(MP)에 있어서, 용량 소자(C2)의 제 2 단자와 트랜지스터(M1)의 제 1 단자 각각에 상이한 전압을 인가하고자 하는 경우에는 도 57의 (A)의 회로(MP)를 도 59의 (A)에 나타낸 회로(MP)의 구성으로 변경하면 좋다. 도 59의 (A)의 회로(MP)는 도 16의 (A)의 회로(MP)와 마찬가지로 용량 소자(C2)의 제 2 단자에 배선(VE)이 전기적으로 접속되고, 트랜지스터(M1)의 제 1 단자에 배선(VEm)이 전기적으로 접속되고, 용량 소자(C2r)의 제 2 단자에 배선(VEr)이 전기적으로 접속되고, 트랜지스터(M1)의 제 1 단자에 배선(VEmr)이 전기적으로 접속된 구성이 되어 있다. 이 구성에 의하여, 트랜지스터(M1)의 제 1 단자, 용량 소자(C2)의 제 2 단자, 트랜지스터(M1r)의 제 1 단자, 및 용량 소자(C2r)의 제 2 단자 각각에 상이한 전위를 인가할 수 있다. 또한, 도 57의 (B)의 회로(MP)에 있어서도 마찬가지로 용량 소자(C2)의 제 2 단자와 트랜지스터(M1)의 제 1 단자 각각에 상이한 전압을 인가하고자 하는 경우에는, 도 59의 (B)에 나타낸 회로(MP)의 구성으로 변경하면 좋다. 또한, 도 59의 (B)의 회로(MP)의 회로 구성은 도 16의 (A)의 회로(MP)와 같은 구성이 되는 경우가 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 도 54 내지 도 58의 회로(MP)에 있어서, 배선(X1L)(도 56의 (A), (B)에서는 배선(WX1L)), 배선(X2L)의 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 6>
여기서는, 도 60의 (A)의 회로(MP)를 적용한 도 3의 연산 회로(120)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 5와 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE)은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1]) 내지 회로(ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 60의 (A)는 회로(MP)에 포함되는 회로(MC)가 트랜지스터(M3)와, 트랜지스터(M4)와, 회로(HCS)를 가지는 구성이 되어 있다. 구체적으로는, 트랜지스터(M3)의 제 1 단자는 트랜지스터(M4)의 제 1 단자와 회로(HCS)에 전기적으로 접속된 구성이 되어 있다. 또한, 트랜지스터(M3)의 게이트는 배선(X1L)에 전기적으로 접속되고, 트랜지스터(M3)의 백 게이트는 회로(HCS)에 전기적으로 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(OL)에 전기적으로 접속되어 있다. 또한, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속되고, 트랜지스터(M4)의 백 게이트는 회로(HCS)에 전기적으로 접속되고, 트랜지스터(M4)의 제 2 단자는 배선(OLB)에 전기적으로 접속되어 있다. 또한, 회로(HCS)는 배선(IL)과 배선(WL)에 전기적으로 접속되어 있다.
또한, 도 60의 (A)의 회로(MP)에서, 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3r)는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4r)는 배선(OL)에 전기적으로 접속된다.
트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M3r), 및 트랜지스터(M4r) 각각의 구성에 대해서는 다른 부분에 기재된 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M3r), 및 트랜지스터(M4r)에 대한 설명을 참조한다.
회로(HCS) 및 회로(HCSr)는 예를 들어 도 29의 회로(MP)가 가지는 회로(HCS) 및 회로(HCSr)와 마찬가지로 SRAM, NOSRAM 등으로 할 수 있다. 또한, 회로(HCS) 및 회로(HCSr)는 회로(MP)에 설정되는 제 1 데이터(예를 들어 가중 계수 등)에 따른 전위를 유지하는 기능을 가진다.
구체적인 예로서, 회로(HCS) 및 회로(HCSr) 각각에 NOSRAM을 적용한 경우의 회로 구성을 도 60의 (B)에 나타내었다. 회로(HCS)는 트랜지스터(M8)와 용량 소자(C3)를 가진다. 트랜지스터(M8)의 제 1 단자는 배선(IL)에 전기적으로 접속되고, 트랜지스터(M8)의 제 2 단자는 용량 소자(C3)의 제 1 단자와, 트랜지스터(M3)의 백 게이트와, 트랜지스터(M4)의 백 게이트에 전기적으로 접속되고, 트랜지스터(M8)의 게이트는 배선(WL)에 전기적으로 접속된다. 또한 용량 소자(C3)의 제 2 단자는 배선(VE)에 전기적으로 접속된다.
도 60의 (A) 및 (B)에 나타낸 배선(X1L) 및 배선(X2L)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(X1L[i]) 및 배선(X2L[i])으로 할 수 있다. 또한, 도 60의 (A) 및 (B)에 나타낸 배선(WL)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(WLS[i])으로 할 수 있다. 또한, 도 60의 (A) 및 (B)에 나타낸 배선(IL) 및 배선(ILB)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(IL[j]) 및 배선(IL[j])으로 할 수 있다. 또한, 도 60의 (A) 및 (B)에 나타낸 배선(OL) 및 배선(OLB)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(OL[j]) 및 배선(OLB[j])으로 할 수 있다.
배선(VE)은 정전압을 공급하는 배선으로서 기능한다. 상기 정전압으로서는, 예를 들어 접지 전위, 저레벨 전위 등으로 할 수 있다.
여기서, 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 동작 특성에 대하여 설명한다. 도 61의 (A)는 도 60의 (A)의 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r) 중 어느 하나의 트랜지스터의 게이트-소스 간 전압과 드레인 전류의 특성을 간이적으로 나타낸 그래프이다. 가로축은 상기 트랜지스터의 게이트-소스 간 전압 Vgs를 나타내고, 세로축은 상기 트랜지스터의 드레인 전류 Id를 나타낸다. 또한, 도 60의 (A)에 나타낸 세로축은 선형 스케일로 하였다.
또한, 도 60의 (A)에서 일례로서 상기 트랜지스터의 게이트에 인가되는 전위를 Vg로 하고, 상기 트랜지스터의 백 게이트에 인가되는 전위를 Vbg로 한다. 또한, 상기 트랜지스터의 소스에 인가되는 정전위를 일례로서 0V로 한다.
도 61의 (A)에는 2개의 곡선을 나타내고, 한쪽 곡선은 상기 트랜지스터의 Vbg가 고레벨 전위(도 61의 (A)에서는 High라고 도시하였음)인 경우의 게이트-소스 간 전압 Vgs와 드레인 전류 Id의 특성을 나타내고, 다른 쪽 곡선은 상기 트랜지스터의 Vbg가 저레벨 전위(도 61의 (A)에서는 Low라고 도시하였음)인 경우의 게이트-소스 간 전압 Vgs와 드레인 전류 Id의 특성을 나타낸다. 도 61의 (A)로부터, Vbg가 고레벨 전위일 때의 상기 트랜지스터의 문턱 전압(Vth2)은 Vbg가 저레벨 전위일 때의 상기 트랜지스터의 문턱 전압(Vth1)보다 낮아지는 것을 알 수 있다. 즉, 상기 트랜지스터의 Vbg를 변동시킴으로써, 상기 트랜지스터를 온 상태로 하는 데 필요한 Vgs(소스의 전위를 0V로 하였기 때문에 Vg라고 바꿔 말할 수 있음)를 변화시킬 수 있다.
여기서, 상기 트랜지스터의 Vbg가 고레벨 전위일 때 상기 트랜지스터가 온 상태가 되고, 또한 상기 트랜지스터의 Vbg가 저레벨 전위일 때 상기 트랜지스터가 오프 상태가 되도록 상기 트랜지스터의 Vg를 정한다. 도 61의 (A)에서는 그 트랜지스터의 Vg를 Vg1이라고 도시하였다. 즉, Vg1은 Vbg가 고레벨 전위인 상기 트랜지스터의 문턱 전압(Vth2)보다 높고, Vbg가 저레벨 전위인 상기 트랜지스터의 문턱 전압(Vth1)보다 낮은 전위로 하면 좋다.
또한, 상기 트랜지스터의 Vbg가 고레벨 전위일 때 상기 트랜지스터가 오프 상태가 되고, 또한 상기 트랜지스터의 Vbg가 저레벨 전위일 때 상기 트랜지스터가 오프 상태가 되도록 상기 트랜지스터의 Vg를 정한다. 도 61의 (A)에서는 그 트랜지스터의 Vg를 Vg2라고 도시하였다. 즉, Vg2는 Vbg가 고레벨 전위인 트랜지스터(M3)(트랜지스터(M4))의 문턱 전압(Vth2)보다 낮은 전위로 하면 좋다.
또한, 예를 들어 도 60의 (A)에서 트랜지스터(M3), 트랜지스터(M3r)의 게이트의 전위(Vg)는 배선(X1L)으로부터 인가된다. 그러므로, Vg1, Vg2는 배선(X1L)으로부터 인가되는 전위로 할 수 있다. 또한, 마찬가지로 트랜지스터(M4), 트랜지스터(M4r)의 게이트의 전위(Vg)는 배선(X2L)으로부터 인가된다. 그러므로, Vg1, Vg2는 배선(X2L)으로부터 인가되는 전위로 할 수 있다. 본 명세서 등에서 Vg1, Vg2는 각각 고레벨 전위, 저레벨 전위라고 바꿔 말할 수 있는 것으로 한다.
본 명세서 등에서, "저레벨 전위", "고레벨 전위"라는 용어는 특정의 전위를 의미하는 것은 아니고, 배선이 상이하면 구체적인 전위도 상이할 경우가 있다. 그러므로, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 백 게이트에 인가되는 고레벨 전위는 배선(X1L), 배선(X2L)에 인가되는 고레벨 전위(Vg1)와 다른 전위이어도 좋다. 마찬가지로, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 백 게이트에 인가되는 저레벨 전위는 배선(X1L), 배선(X2L)에 인가되는 저레벨 전위(Vg2)와 다른 전위이어도 좋다. 예를 들어 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트에 인가되는 고레벨 전위는 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 소스 전위와 같게 하여도 좋다. 또한, 예를 들어 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트에 인가되는 저레벨 전위는 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 소스 전위보다 낮은 전위로 하여도 좋다. 그러므로, 예를 들어 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 소스 전위가 0V인 경우에는 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트에 인가되는 저레벨 전위는 마이너스의 전위이고, 예를 들어 -11V 이상 -2V 이하, 더 바람직하게는 -3V 정도이어도 좋다.
또한, 상기 동작예에서는 배선(X1L), 배선(X2L)에 인가되는 전위(Vg1 또는 Vg2)와, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트의 전위는 2치(디지털값)로서 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 61의 (B)에 나타낸 바와 같이, 트랜지스터의 게이트를 Vga1로 한 경우에 트랜지스터의 백 게이트의 전위를 Vbg1, Vbg2, Vbg3 중 어느 하나로 변동시킴으로써, 트랜지스터의 드레인 전류 Id를 늘리거나 줄일 수 있다. 여기서, 도 60의 (A)의 회로(MP)의 경우를 생각한다. 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 게이트의 전위를 일정하게 하고, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트의 전위를 변동시켜 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 드레인 전류 Id를 변화시킴으로써, 배선(OL), 배선(OLB)에 흐르는 전류의 양을 늘리거나 줄일 수 있다. 즉, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트의 전위를 아날로그값으로서 변동시킴으로써, 회로(MP)는 아날로그값을 이용한 연선을 수행할 수 있다.
도 60의 (A) 및 (B)로부터, 트랜지스터(M3) 및 트랜지스터(M4)의 백 게이트에 인가되는 전위는 회로(HCS)에서 유지된 전위로 할 수 있다. 또한, 트랜지스터(M3r) 및 트랜지스터(M4r)의 백 게이트에 인가되는 전위는 회로(HCSr)에서 유지된 전위로 할 수 있다. 즉, 회로(HCS) 및 회로(HCSr) 각각에는 회로(MP)에 설정되는 제 1 데이터(예를 들어 가중 계수 등)에 따른 전위를 유지하면 좋다.
또한, 예를 들어 도 61의 (B)에 나타낸 바와 같이 트랜지스터의 백 게이트의 전위를 Vbg1, Vbg2, Vbg3 중 어느 하나로 정한 경우, 상기 트랜지스터의 게이트의 전위를 Vga1, Vga2, Vga3 중 어느 하나로 변동시킴으로써, 상기 트랜지스터의 드레인 전류 Id를 늘리거나 줄일 수 있다. 도 60의 (A)의 회로(MP)의 경우를 생각하였을 때, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 백 게이트의 전위를 일정하게 하고, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 게이트의 전위를 변동시켜 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 드레인 전류 Id를 변화시킴으로써, 배선(OL), 배선(OLB)에 흐르는 전류의 양을 늘리거나 줄일 수 있다. 즉, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 게이트의 전위를 아날로그값으로서 변동시킴으로써, 회로(MP)는 아날로그값을 이용한 연산을 수행할 수 있다. 또한, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 게이트 및 백 게이트의 전위를 일정하게 하고, 소스 전극의 전위를 아날로그값으로서 변동시켜, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r)의 드레인 전류 Id를 변화시키는 구성으로 하여도 좋다(도시하지 않았음).
또는, 도 60의 (A)의 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 입력할 때 상술한 동작 방법예와 마찬가지로 제 2 데이터(뉴런의 신호의 값)에 따라 배선(X1L) 및 배선(X2L) 중 한쪽에 고레벨 전위를 입력하고, 배선(X1L) 및 배선(X2L) 중 다른 쪽에는 저레벨 전위를 입력하고, 또한 배선(X1L) 및 배선(X2L) 중 한쪽에 입력되는 고레벨 전위의 입력 시간을 설정하여도 좋다. 또한, 예를 들어 고레벨 전위의 입력 기간을 복수의 서브 기간으로 나누어도 좋다. 이 방법으로도 제 2 데이터를 다치 또는 아날로그값으로서 취급할 수 있기 때문에, 2치, 다치, 또는 아날로그값의 제 1 데이터와, 2치, 다치, 또는 아날로그값의 제 2 데이터의 곱을 계산할 수 있다.
또한, 도 60의 (B)에서 배선(VE)은 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자와, 트랜지스터(M3r)의 제 1 단자와, 트랜지스터(M4r)의 제 1 단자와, 용량 소자(C3)의 제 2 단자와, 용량 소자(C3r)의 제 2 단자에 전기적으로 접속되어 있지만, 각각의 회로 소자에 상이한 전위를 인가하고자 하는 경우에는 도 59의 (A), (B) 등의 배선(VE), 배선(VEm), 배선(VEr), 배선(VEmr) 등과 같이 각각의 회로 소자에 상이한 배선을 전기적으로 접속하면 좋다.
또한, 도 59의 (A), (B)에서 트랜지스터(M3)의 게이트와 백 게이트는 서로 바꿔도 상기와 같은 동작을 할 수 있는 경우가 있다. 또한, 트랜지스터(M3r), 트랜지스터(M4), 및 트랜지스터(M4r) 각각에 대해서도 게이트와 백 게이트를 서로 바꿔도 상기와 같은 동작을 할 수 있는 경우가 있다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 3의 연산 회로(120)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 3의 연산 회로(120)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다. 예를 들어, 도 59의 (A), (B)의 회로(MP)는 배선(IL)과 배선(OL)을 하나의 배선(OL)으로서 통합하고, 배선(ILB)과 배선(OLB)을 하나의 배선(OLB)으로서 통합함으로써, 도 7의 연산 회로(140), 도 11의 연산 회로(150) 등에도 적용할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 7>
여기서는, 도 62의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 6과 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 62는 도 36에 나타낸 회로(MP)와 같은 회로 구성을 나타낸 것이다. 또한, 도 62의 회로(MP)에서 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각은 배선(OLB)에 전기적으로 접속되고, 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각은 배선(OL)에 전기적으로 접속되어 있는 구성이 되어 있다. 또한, 본 동작 방법의 예는 실시형태 2에서 설명한 도 36의 회로(MP)의 동작예와 다르다.
구체적으로는, 동작 방법예 5와 마찬가지로, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)에 따라 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 설정한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 설정한다.
동작 방법예 1에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
또한 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량도, 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)의 각각이 온 상태가 되는 시간을 정함으로써 결정된다.
그러므로, 도 62의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)는, 도 54의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)의 정의와 같은 것으로 할 수 있다.
또한, 도 62에 나타낸 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)로서는, 실시형태 2의 구성예 6에서 설명한 바와 같이, 일례로서 SRAM을 가지는 구성 또는 NOSRAM을 가지는 구성으로 할 수 있다. 여기서는, 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)에는 2치(디지털값)의 전위가 유지되는 것으로 한다.
또한, 트랜지스터(M1), 트랜지스터(M1r)의 W길이와 L길이의 비를 W/L로 할 때, 트랜지스터(M1-2b), 트랜지스터(M1-2br)의 W길이와 L길이의 비를 2W/L로 하고, 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 W길이와 L길이의 비를 4W/L로 한다.
그러므로, 회로(MP)에 설정되는 제 1 데이터(여기서는, 예를 들어 가중 계수로 함)에 대해서는 실시형태 2의 구성예 6의 내용을 참조할 수 있다. 구체적으로는, 예를 들어 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 각각에 흐르는 전류에 따라 결정된다. 바꿔 말하면, 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 유지되는 전위에 따라 결정된다. 상술한 것으로부터, 일례로서 다음의 표와 같이 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 전위가 유지됨으로써, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 설정할 수 있다.
[표 13]
Figure pct00019
또한, 회로(HCS)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1)에 흐르는 전류의 양을 I1로 한다. 또한, 트랜지스터(M1-2b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에 회로(HCS-2b)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1-2b)에 흐르는 전류의 양은 2I1이 된다. 또한, 트랜지스터(M1-3b)의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 4배이기 때문에 회로(HCS-3b)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1-3b)에 흐르는 전류의 양은 4I1이 된다. 또한, 마찬가지로 회로(HCSr)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1r)에 흐르는 전류의 양은 I1이 되고, 회로(HCS-2br)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1-2br)에 흐르는 전류의 양은 2I1이 되고, 회로(HCS-3br)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1-3br)에 흐르는 전류의 양은 4I1이 된다. 또한, 회로(HCS), 회로(HCSr), 회로(HCS-2b), 회로(HCS-2br), 회로(HCS-3b), 회로(HCS-2br)의 각각에 전압(VSS)이 유지되어 있는 경우에는 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)에 흐르는 전류의 양을 0으로 한다.
다음으로, 도 62의 회로(MP)의 구체적인 동작예에 대하여 설명한다.
회로(MP)에는 예를 들어 미리 "+7"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다. 이때, 트랜지스터(M1)의 소스-드레인 사이에는 전류(Iut)가 흐르고, 트랜지스터(M1-2b)의 소스-드레인 사이에는 전류(2Iut)가 흐르고, 트랜지스터(M1-3b)의 소스-드레인 사이에는 전류(4Iut)가 흐른다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+3"이 입력되어 있는 경우, 트랜지스터(M3)가 시간 3tut에만 온 상태가 되고, 트랜지스터(M4)가 오프 상태가 됨으로써, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 3tut×Iut+3tut×2Iut+3tut×4Iut=21tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 즉, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 21tut×Iut=21Qut가 된다. 한편, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-3"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 21tut×Iut=21Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
또한, 회로(MP)에 예를 들어 미리 "-7"의 제 1 데이터(가중 계수)가 설정되어 있는 경우를 생각한다. 이때, 트랜지스터(M1r)의 소스-드레인 사이에는 전류(I1)가 흐르고, 트랜지스터(M1-2br)의 소스-드레인 사이에는 전류(2I1)가 흐르고, 트랜지스터(M1-3br)의 소스-드레인 사이에는 전류(4I1)가 흐른다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+3"이 입력되어 있는 경우, 트랜지스터(M3r)가 시간 3tut에만 온 상태가 되고, 트랜지스터(M4r)가 오프 상태가 됨으로써, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 3tut×Iut+3tut×2Iut+3tut×4Iut=21tut×Iut가 된다. 즉, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 21tut×Iut=21Qut가 된다. 한편, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-3"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 21tut×Iut=21Qut가 되고, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 0이 된다.
또한, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 변경함으로써 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 유지되는 전위의 조합이 변화되므로, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 각각에 흐르는 전류의 양이 변화된다. 따라서, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량과, 제 1 데이터(가중 계수)에 따라 결정할 수 있다.
또한, 회로(MP)에 미리 "0"의 제 1 데이터(가중 계수)가 설정되어 있는 경우, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 각각은 오프 상태가 되어 있다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "0"이 입력되어 있는 경우, 배선(X1L), 배선(X2L)의 각각에는 저레벨 전위가 입력되어 있기 때문에 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)는 오프 상태가 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL), 배선(OLB)의 각각에 흐른 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과에 따라, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB가 결정된다. 또한, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 양의 값인 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르고, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 음의 값인 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐른다. 즉, 전하량 QOL 및 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 산출할 수 있다. 예를 들어, 제 1 데이터(가중 계수)를 "+7"로 하고, 제 2 데이터(뉴런의 신호의 값)를 "+3"으로 할 때, QOL=21Qut, QOLB=0이 된다. 이 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르기 때문에 곱의 결과는 양의 값이 된다. 그러므로, 일례로서 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL에서 Qut를 "+1"로 치환함으로써 전하량 QOL로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과로서, "+21"을 구할 수 있다. 또한 예를 들어, 제 1 데이터(가중 계수)를 "-7"로 하고, 제 2 데이터(뉴런의 신호의 값)를 "+3"으로 할 때, QOL=0, QOLB=21Qut가 된다. 이 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르기 때문에 곱의 결과는 음의 값이 된다. 그러므로, 일례로서 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB에서 Qut를 "-1"로 치환함으로써 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과로서, "-21"을 구할 수 있다.
또한, 제 2 데이터(뉴런의 신호의 값)를 "-3", "-2", "-1", "0", "+1", "+2", "+3" 이외의 정수 또는 실수로 할 때, 정수 또는 실수에 따라 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 설정하면 좋다. 예를 들어, a를 양의 실수로 하고 입력 기간을 a×tut로 함으로써 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
이에 의하여, 동작 방법예 1 내지 동작 방법예 3, 동작 방법 5와 마찬가지로 제 2 데이터(뉴런의 신호의 값)를 다치로 하여 회로(MP)에 인가할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 도 62의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 62의 회로(MP)에서는 전류량을 설정하는 트랜지스터로서 회로(MC) 내는 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 3개로 하고 회로(MCr) 내는 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 3개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 전류량을 설정하는 트랜지스터는 2개 또는 4개 이상으로 하여도 좋다. 또한, 상기 트랜지스터에 따라 유지부의 개수, 배선의 개수를 늘려도 좋다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 도 62의 회로(MP)에 있어서, 배선(X1L), 배선(X2L)의 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 8>
여기서는, 도 63의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 7과 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1] 내지 ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다.
도 63은 도 29에 나타낸 회로(MP)와 같은 회로 구성을 나타낸 것이다. 다만, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 크기, 예를 들어 W길이와 L길이는 같은 것이 바람직하다. 또한, 본 동작 방법의 예는 실시형태 2에서 설명한 도 29의 회로(MP)의 동작예와 다르다.
구체적으로는, 도 51의 회로(MP)와 마찬가지로, 회로(MP)에 제 2 데이터(예를 들어 여기서는 뉴런의 신호의 값으로 함)를 입력할 경우에 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하였을 때, 배선(X1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하고, 배선(X1L3b) 및 배선(X2L3b) 중 한쪽으로의 고레벨 전위의 입력 시간은 4tut로 하여 동작시키는 것으로 한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하였을 때, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간이 2tut가 되고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간이 4tut가 되도록 동작시킨다. 그러므로, 도 63의 회로(MP)에는 도 29의 회로(MP)와 동작이 상이한 것을 나타내기 위하여, 배선(X1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)의 부호 부근에 펄스 전압의 모식도와 입력 시간을 도시하였다.
동작 방법예 1, 동작 방법예 2에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
마찬가지로, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-2b), 트랜지스터(M3-2br), 트랜지스터(M4-2b), 트랜지스터(M4-2br)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다. 또한, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-3b), 트랜지스터(M3-3br), 트랜지스터(M4-3b), 트랜지스터(M4-3br)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다.
그러므로, 도 63의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)에 대해서는, 일례로서 동작 방법예 3에서 설명한 도 51의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)의 정의와 같은 것으로 할 수 있다.
또한, 도 63에 나타낸 회로(HCS), 회로(HCSr)로서는, 실시형태 2의 구성예 5에서 설명한 바와 같이, 일례로서 SRAM을 가지는 구성 또는 NOSRAM을 가지는 구성으로 할 수 있다. 여기서는, 회로(HCS), 회로(HCSr)에 2치(디지털값)의 전위가 유지되는 것으로 한다. 그러므로, 일례로서 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "+1"로 할 때, 회로(HCS)에 고레벨 전위(여기서는, 예를 들어 VDDL로 함), 회로(HCSr)에 저레벨 전위(여기서는, 예를 들어 VSS로 함)가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "-1"로 할 때, 회로(HCS)에 저레벨 전위, 회로(HCSr)에 고레벨 전위가 유지되어 있는 것으로 하고, 회로(MP)에 설정되는 제 1 데이터(가중 계수)를 "0"으로 할 때, 회로(HCS)에 저레벨 전위, 회로(HCSr)에 저레벨 전위가 유지되어 있는 것으로 한다.
또한, 회로(HCS)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1)에 흐르는 전류의 양을 I1로 한다. 또한, 회로(HCS)에 전압(VSS)이 유지되어 있는 경우에는 트랜지스터(M1)에 흐르는 전류의 양을 0으로 한다. 마찬가지로, 회로(HCSr)에 전압(VDDL)이 유지되어 있는 경우에는 트랜지스터(M1r)에 흐르는 전류의 양을 Iut로 하고, 회로(HCSr)에 전압(VSS)이 유지되어 있는 경우에는 트랜지스터(M1r)에 흐르는 전류의 양을 0으로 한다.
또한, 회로(MC)에 있어서, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 크기는 서로 같고, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 게이트가 회로(HCS)에 전기적으로 접속되고 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 제 1 단자가 배선(VE)에 전기적으로 접속되어 있기 때문에, 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 소스-드레인 사이에는 거의 같은 전류가 흐른다. 그러므로, 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 트랜지스터(M1)와 같은 Iut가 된다. 또한, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각은 트랜지스터(M1)의 크기와 같고, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 게이트가 회로(HCSr)에 전기적으로 접속되고 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 제 1 단자가 배선(VEr)에 전기적으로 접속되어 있기 때문에, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 소스-드레인 사이에 흐르는 전류는 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류와 같게 된다. 그러므로, 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 트랜지스터(M1)와 같은 Iut가 된다.
다음으로, 도 63의 회로(MP)의 구체적인 동작예에 대하여 설명한다.
회로(MP)에는 예를 들어 미리 "+1"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량은 tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 또한, 마찬가지로 트랜지스터(M3-2b)가 시간 2tut에만 온 상태가 되고, 트랜지스터(M4-2b)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량은 2tut×Iut=2Qut가 되고, 트랜지스터(M3-3b)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M4-3b)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량은 4tut×Iut=4Qut가 된다. 그러므로, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 Qut+2Qut+4Qut=7Qut가 된다. 한편, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 Qut+2Qut+4Qut=7Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
또한, 회로(MP)에 예를 들어 미리 "-1"의 제 1 데이터(가중 계수)가 설정되어 있는 경우를 생각한다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3r)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4r)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량은 tut×Iut=Qut가 된다. 또한, 마찬가지로 트랜지스터(M4-2br)가 시간 2tut에만 온 상태가 되고, 트랜지스터(M3-2br)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×Iut=2Qut가 되고, 트랜지스터(M4-3br)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M3-3br)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량은 4tut×Iut=4Qut가 된다. 그러므로, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 Qut+2Qut+4Qut=7Qut가 된다. 한편, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)가 오프 상태이므로 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 Qut+2Qut+4Qut=7Qut가 되고, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 0이 된다.
그러므로, 회로(MP)에 "+1"의 제 1 데이터(가중 계수)를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 "-1"의 제 1 데이터(가중 계수)를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M3r), 트랜지스터(M3-2br), 트랜지스터(M3-3br)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 회로(MP)에 "+1"의 제 1 데이터(가중 계수)를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 "-1"의 제 1 데이터(가중 계수)를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라 회로(MP)에 포함되는 트랜지스터(M4r), 트랜지스터(M4-2br), 트랜지스터(M4-3br)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut, 2Qut, 3Qut, 4Qut, 5Qut, 6Qut, 7Qut 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 회로(MP)에 미리 "0"의 제 1 데이터(가중 계수)가 설정되어 있는 경우, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 각각은 오프 상태가 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
또한, 회로(MP)에 "0"의 제 2 데이터(뉴런의 신호의 값)가 입력되는 경우, 트랜지스터(M3), 트랜지스터(M3-2b), 트랜지스터(M3-3b), 트랜지스터(M4), 트랜지스터(M4-2b), 트랜지스터(M4-3b), 트랜지스터(M3r), 트랜지스터(M3-2br), 트랜지스터(M3-3br), 트랜지스터(M4r), 트랜지스터(M4-2br), 트랜지스터(M4-3br)의 각각은 오프 상태가 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 동작예로부터, 제 1 데이터(가중 계수)를 "+1" 또는 "-1"로 하고, 제 2 데이터(뉴런의 신호의 값)를 상술한 바와 같이 정의한 경우의 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB를 이하의 표에 기재하였다.
[표 14]
Figure pct00020
[표 15]
Figure pct00021
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과에 따라, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB가 결정된다. 또한, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 양의 값인 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르고, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 음의 값인 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐른다. 즉, 전하량 QOL 및 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 산출할 수 있다. 예를 들어, 제 1 데이터(가중 계수)를 "-1" 또는 "+1"로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 양의 수인 경우, 상기 표에 있어서, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL에서 Qut를 "+1"로 치환함으로써 전하량 QOL로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다. 또한, 예를 들어 제 1 데이터(가중 계수)를 "-1" 또는 "+1"로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 음의 수인 경우, 상기 표에 있어서, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB에서 Qut를 "-1"로 치환함으로써 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다.
또한, 본 발명의 일 형태는 상술한 정의에 한정되지 않는다. 위에서는, 제 2 데이터(뉴런의 신호의 값)로서 양의 다치, 음의 다치, 0을 정의하였지만, 예를 들어 입력 기간을 이산적인 값이 아니라 연속적인 값으로 함으로써(a를 양의 실수로 하여 입력 기간을 a×tut로 함으로써) 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
또한, 예를 들어 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하고, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간을 2tut로 하고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간을 4tut로 하였을 때, 배선(X1L)에 고레벨 전위, 배선(X2L)에 저레벨 전위가 입력되며 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)에 저레벨 전위가 입력되었을 때의 제 2 데이터(뉴런의 신호의 값)를 "+1"이 아니라 "+0.1" 등의 실수로 정의하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치는 도 63의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 63의 회로(MP)에서는 전류량을 설정하는 트랜지스터로서 회로(MC) 내는 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 3개로 하고 회로(MCr) 내는 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 3개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 전류량을 설정하는 트랜지스터는 2개이어도 좋고, 4개 이상으로 하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치 및 상기 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 위에서는, 도 63의 회로(MP)의 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br) 각각의 크기를 같은 것으로서 설명하였지만, 예를 들어 도 52의 회로(MP)와 같이, 트랜지스터(M1), 트랜지스터(M1r)의 W길이와 L길이의 비를 W/L로 하고, 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br)의 W길이와 L길이의 비를 2W/L로 하여도 좋다. 회로(HCS)에 전위(VDDL)가 유지되어 있는 경우에 트랜지스터(M1)의 소스-드레인 사이에 전류량으로서 I1의 전류가 흐르는 것으로 하면, 트랜지스터(M1-2b)의 W길이와 L길이의 비와, 트랜지스터(M1-3b)의 W길이와 L길이의 비의 각각은 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에 트랜지스터(M1-2b), 트랜지스터(M1-3b) 각각의 소스-드레인 사이에는 전류량으로서 2I1이 흐른다. 마찬가지로, 회로(HCSr)에 전위(VDDL)가 유지되어 있는 경우에 트랜지스터(M1r)의 소스-드레인 사이에 전류량으로서 I1의 전류가 흐르는 것으로 하면, 트랜지스터(M1-2br)의 W길이와 L길이의 비와, 트랜지스터(M1-3br)의 W길이와 L길이의 비의 각각은 트랜지스터(M1r)의 W길이와 L길이의 비의 2배이기 때문에 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각의 소스-드레인 사이에는 전류량으로서 2I1이 흐른다.
여기서, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하고, 트랜지스터(M3-2b), 트랜지스터(M3-2br)가 온 상태가 되는 시간 또는 트랜지스터(M4-2b), 트랜지스터(M4-2br)가 온 상태가 되는 시간을 2tut로 하고, 트랜지스터(M3-3b), 트랜지스터(M3-3br)가 온 상태가 되는 시간 또는 트랜지스터(M4-3b), 트랜지스터(M4-3br)가 온 상태가 되는 시간을 2tut로 한다. 즉, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)를 입력할 경우에 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하고, 배선(X1L2b) 및 배선(X2L2b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하고, 배선(X1L3b) 및 배선(X2L3b) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 한다. 도 64의 회로(MP)에는 배선(X1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b)의 부호 부근에 도 63과는 다른 펄스 전압의 모식도와 입력 시간을 나타내었다.
회로(HCS)에 전위(VDDL)가 유지되고 트랜지스터(M1)의 소스-드레인 사이에 전류량으로서 Iut의 전류가 흐를 때, 트랜지스터(M3-3b) 및 트랜지스터(M4-3b) 중 한쪽이 시간 2tut에만 온 상태가 되고, 트랜지스터(M3-3b) 및 트랜지스터(M4-3b) 중 다른 쪽이 오프 상태가 됨으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량은 2tut×2Iut=4Qut가 된다. 또한, 배선(OL)으로부터 트랜지스터(M1)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL)으로부터 트랜지스터(M1-2b)를 통하여 배선(VE)에 흐르는 전하량에 대해서는 상술한 동작예와 조건이 같으므로, 설명을 생략한다.
회로(HCSr)에 전위(VDDL)가 유지되고 트랜지스터(M1r)의 소스-드레인 사이에 전류량으로서 I1의 전류가 흐를 때, 트랜지스터(M3-3br) 및 트랜지스터(M4-3br) 중 한쪽이 시간 2tut에만 온 상태가 되고, 트랜지스터(M3-3br) 또는 트랜지스터(M4-3br)가 오프 상태가 됨으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량은 2tut×2Iut=4Qut가 된다. 또한, 배선(OLB)으로부터 트랜지스터(M1r)를 통하여 배선(VEr)에 흐르는 전하량과, 배선(OLB)으로부터 트랜지스터(M1-2br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서는 상술한 동작예와 조건이 같으므로, 설명을 생략한다.
상술한 바와 같이, 트랜지스터(M1), 트랜지스터(M1r), 트랜지스터(M1-2b), 트랜지스터(M1-2br), 트랜지스터(M1-3b), 트랜지스터(M1-3br) 각각의 크기와, 배선(X1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b) 각각으로의 고레벨 전위의 입력 시간을 적절히 변경함으로써 도 63에 나타낸 회로(MP)의 동작예와 같이 동작시킬 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 도 63, 도 64의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 63의 회로(MP)에서는 회로(HCS)에 유지되어 있는 전위에 따른 전류를 흘리는 트랜지스터를 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 3개로 하고 회로(HCSr)에 유지되어 있는 전위에 따른 전류를 흘리는 트랜지스터를 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 3개로 하였지만, 회로(MC), 회로(MCr)의 각각에 있어서 유지되어 있는 전위에 따른 전류량을 설정하는 트랜지스터는 2개, 또는 4개 이상으로 하여도 좋다. 또한, 상기 트랜지스터에 따라 유지부의 개수, 배선의 개수를 늘리거나 줄여도 좋다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 도 63, 도 64의 회로(MP)에 있어서, 배선(X1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b) 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
<동작 방법예 9>
여기서는, 도 65의 회로(MP)를 적용한 도 11의 연산 회로(150)의 동작 방법에 대하여 설명한다.
동작 방법예 1 내지 동작 방법예 8과 마찬가지로, 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에 흐르는 전류는 배선(OL), 배선(OLB)에 전기적으로 접속되어 있는 하나의 회로(MP)만에 의하여 변화되는 것으로 한다. 또한, 회로(MP)에 전기적으로 접속되어 있는 배선(VE), 배선(VEr)의 각각은 회로(MP)에 대하여 정전압으로서 VSS를 인가하는 것으로 한다. 또한, 회로(AFP)에 포함되는 회로(ACTF[1]) 내지 회로(ACTF[n])의 각각은 일례로서 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가진 회로(ACTF)로 한다. 예를 들어, 회로(ACTF)는 도 6의 (E)의 회로(ACTF[j])에 있어서 부하 소자(LEa), 부하 소자(LEb)를 용량 소자 등으로 한 구성으로 하여도 좋다. 또한, 예를 들어 하나의 유지부(예를 들어 회로(HCS))에 접속된 트랜지스터는 3개(예를 들어 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 3개)인 경우를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 각 유지부에는 임의의 개수의 트랜지스터를 배치하여도 좋다. 마찬가지로, 회로(MC)에 포함되고 배선(OL(OLB))에 전기적으로 접속되어 있는 트랜지스터도 3개(트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x) 및 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x))인 경우를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 임의의 개수의 트랜지스터를 배치하여도 좋다. 또한 유지부는 3개(예를 들어 회로(HCS), 회로(HCS-2b), 회로(HCS-3b))인 경우를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 임의의 개수의 유지부를 배치하여도 좋다.
도 65의 회로(MP)에서 회로(MC)는 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-2b), 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x), 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x), 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)를 가진다.
또한 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 크기, 예를 들어 W길이와 L길이는 서로 같은 것이 바람직하다. 또한 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 크기는 서로 같은 것이 바람직하다. 또한 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 크기는 서로 같은 것이 바람직하다.
또한, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 각각의 W길이와 L길이의 비를 W/L로 할 때, 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 각각의 W길이와 L길이의 비를 2W/L로 하고 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 각각의 W길이와 L길이의 비를 4W/L로 하는 것이 바람직하다. 즉, 유지부(예를 들어 회로(HCS), 회로(HCS-2b), 회로(HCS-3b) 등)와 게이트에 전기적으로 접속되어 있는 트랜지스터(예를 들어 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b) 등)의 W길이와 L길이의 비 W/L는 유지부의 개수에 따라 2의 거듭제곱으로 크게 하면 좋다.
또한, 본 명세서 동에서 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 및 트랜지스터(M1-3x-3b)는 특별히 언급되지 않는 경우에는 온 상태일 때에는 최종적으로 포화 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 공급되는 전압의 진폭값을 작게 하기 위하여, 이들 트랜지스터는 선형 영역에서 동작하여도 좋다. 또한, 이들 트랜지스터에 흐르는 전류의 양을 작게 하기 위하여, 상술한 트랜지스터는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 및 트랜지스터(M1-3x-3b)는 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또한 제 1 데이터(가중 계수)를 아날로그값으로 하는 경우에는, 제 1 데이터(가중 계수)의 크기에 따라, 예를 들어 상술한 트랜지스터는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다. 또는, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 및 트랜지스터(M1-3x-3b)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
또한 본 명세서 등에서, 특별히 언급되지 않는 한 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x), 트랜지스터(M4), 트랜지스터(M4-2x), 및 트랜지스터(M4-3x)는 온 상태일 때 최종적으로 선형 영역에서 동작하는 경우를 포함하는 것으로 한다. 즉 상술한 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로 적절히 바이어스되어 있는 경우를 포함하는 것으로 한다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x), 트랜지스터(M4), 트랜지스터(M4-2x), 및 트랜지스터(M4-3x)는 온 상태일 때는 포화 영역에서 동작하여도 좋고, 또는 서브스레숄드 영역에서 동작하여도 좋다. 또는, 포화 영역과 서브스레숄드 영역의 경계 부근에서 동작시켜도 좋다. 또는, 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x), 트랜지스터(M4), 트랜지스터(M4-2x), 및 트랜지스터(M4-3x)는 선형 영역에서 동작하는 경우와 포화 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 포화 영역에서 동작하는 경우와 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 서브스레숄드 영역에서 동작하는 경우와 선형 영역에서 동작하는 경우가 혼재되어도 좋고, 또는 선형 영역에서 동작하는 경우와, 포화 영역에서 동작하는 경우와, 서브스레숄드 영역에서 동작하는 경우가 혼재되어도 좋다.
회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각은 도 29의 회로(MP)에 포함되는 회로(HCS)와 마찬가지로 배선(OL) 및 배선(OLB) 중 한쪽 또는 양쪽으로부터 입력되는 정보(전위, 전류 등)를 받고, 상기 정보에 따른 전위를 유지하는 기능을 가진다. 또한 회로(HCS)는 전기적으로 접속되어 있는 트랜지스터의 게이트에 유지된 상기 전위를 인가하는 기능을 가진다. 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)로서는 예를 들어 SRAM을 가지는 구성 또는 NOSRAM을 가지는 구성으로 할 수 있다. 도 65의 회로(MP)에 포함되는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b)의 각각은 디지털값(2치)으로서, 고레벨 전위(여기서는, 예를 들어 VDDL) 및 저레벨 전위(여기서는, 예를 들어 VSS) 중 한쪽을 유지하는 것으로 한다.
또한 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 각각의 게이트는 회로(HCS-2b)에 전기적으로 접속되어 있다. 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-2b)의 각각의 게이트는 회로(HCS-3b)에 전기적으로 접속되어 있다.
트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 각각의 게이트에, 회로(HCS)에 유지되어 있는 VDDL이 입력되었을 때, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 각각의 소스-드레인 사이에 흐르는 전류의 양을 Iut로 한다. 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 각각의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 2배이기 때문에 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 게이트에, 회로(HCS-2b)에 유지되어 있는 VDDL가 입력되었을 때, 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 2Iut가 된다. 또한 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 각각의 W길이와 L길이의 비는 트랜지스터(M1)의 W길이와 L길이의 비의 4배이기 때문에 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 게이트에, 회로(HCS-3b)에 유지되어 있는 VDDL가 입력되었을 때, 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 4Iut가 된다.
트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-2b)의 각각의 제 1 단자는 배선(VE)에 전기적으로 접속되어 있다. 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 각각의 게이트는 회로(HCS)에 전기적으로 접속되어 있다.
트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각의 제 2 단자는 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M1-2x), 트랜지스터(M1-2x-2b), 트랜지스터(M1-2x-3b)의 각각의 제 2 단자는 트랜지스터(M3-2x)의 제 1 단자와, 트랜지스터(M4-2x)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(M1-3x), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3x-3b)의 각각의 제 2 단자는 트랜지스터(M3-3x)의 제 1 단자와, 트랜지스터(M4-3x)의 제 1 단자에 전기적으로 접속되어 있다.
트랜지스터(M3)의 게이트는 배선(X1L)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속되어 있다. 트랜지스터(M3-2x)의 게이트는 배선(X1L2x)에 전기적으로 접속되고, 트랜지스터(M4-2x)의 게이트는 배선(X2L2x)에 전기적으로 접속되어 있다. 트랜지스터(M3-3x)의 게이트는 배선(X1L3x)에 전기적으로 접속되고, 트랜지스터(M4-3x)의 게이트는 배선(X2L3x)에 전기적으로 접속되어 있다.
트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x)의 각각의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x)의 각각의 제 2 단자는 배선(OLB)에 전기적으로 접속되어 있다.
또한, 도 65의 회로(MP)에서 회로(MCr)는 회로(MC)와 거의 같은 회로 구성이다. 그러므로 회로(MCr)가 가지는 회로 소자 등에서는 회로(MC)가 가지는 회로 소자 등과 구별하기 위하여 부호에 "r"를 붙였다. 또한 트랜지스터(M3r), 트랜지스터(M3-2xr), 트랜지스터(M3-3xr)의 각각의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x)의 각각의 제 2 단자는 배선(OL)에 전기적으로 접속되어 있다.
도 65의 회로(MP)에 설정되는 제 1 데이터(여기서는, 예를 들어 가중 계수로 함)에 대하여 설명한다. 도 65의 회로(MP)에 설정되는 제 1 데이터(가중 계수)는 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 유지되어 있는 전위의 조합에 의하여 정의할 수 있다. 구체적으로는, 동작 방법예 7에서 설명한 도 62의 회로(MP)와 같이 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 각각에 소정의 전위를 유지하여 제 1 데이터(가중 계수)를 설정하면 좋다. 이상으로부터, 도 65의 회로(MP)에서의 제 1 데이터(가중 계수)는, 일례로서 동작 방법예 7에서 설명한 도 62의 회로(MP)에서의 제 1 데이터(가중 계수)의 정의와 같은 것으로 할 수 있다.
다음으로, 회로(MP)에 입력되는 제 2 데이터(여기서는, 예를 들어 뉴런의 신호의 값으로 함)에 대하여 설명한다. 전제로서, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)를 입력할 경우에 배선(X1L) 및 배선(X2L) 중 한쪽으로의 고레벨 전위의 입력 시간을 tut로 하였을 때, 배선(X1L2x) 및 배선(X2L2x) 중 한쪽으로의 고레벨 전위의 입력 시간은 2tut로 하고, 배선(X1L3x) 및 배선(X2L3x) 중 한쪽으로의 고레벨 전위의 입력 시간은 4tut로 하여 동작시키는 것으로 한다. 즉, 트랜지스터(M3), 트랜지스터(M3r)가 온 상태가 되는 시간 또는 트랜지스터(M4), 트랜지스터(M4r)가 온 상태가 되는 시간을 tut로 하였을 때, 트랜지스터(M3-2x), 트랜지스터(M3-2xr)가 온 상태가 되는 시간 또는 트랜지스터(M4-2x), 트랜지스터(M4-2xr)가 온 상태가 되는 시간을 2tut로 하고, 트랜지스터(M3-3x), 트랜지스터(M3-3xr)가 온 상태가 되는 시간 또는 트랜지스터(M4-3x), 트랜지스터(M4-3xr)가 온 상태가 되는 시간을 4tut로 하도록 동작시킨다.
동작 방법예 1, 동작 방법예 2에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(예를 들어 여기서는 가중 계수로 함)를 설정하며 트랜지스터(M3) 또는 트랜지스터(M4)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)를 통하여 배선(VE)에 흐르는 전하량이 결정된다. 또한, 회로(MP)에 제 1 데이터(가중 계수)를 설정하고 트랜지스터(M3r) 또는 트랜지스터(M4r)가 온 상태가 되는 시간을 정함으로써, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)를 통하여 배선(VEr)에 흐르는 전하량이 결정된다.
마찬가지로, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2x), 트랜지스터(M1-2x-2b), 트랜지스터(M1-2x-3b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-2xr), 트랜지스터(M1-2x-2br), 트랜지스터(M1-2x-3br)를 통하여 배선(VEr)에 흐르는 전하량에 대해서도, 트랜지스터(M3-2x), 트랜지스터(M3-2xr), 트랜지스터(M4-2x), 트랜지스터(M4-2xr)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다. 또한, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3x), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3x-3b)를 통하여 배선(VE)에 흐르는 전하량과, 배선(OL) 또는 배선(OLB)으로부터 트랜지스터(M1-3xr), 트랜지스터(M1-3x-2br), 트랜지스터(M1-3x-3br)를 통하여 배선(VEr)에 흐르는 전하량도, 트랜지스터(M3-3x), 트랜지스터(M3-3xr), 트랜지스터(M4-3x), 트랜지스터(M4-3xr)의 각각에서 온 상태가 되는 시간을 정함으로써 결정된다.
그러므로, 도 65의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)는, 일례로서 동작 방법예 3에서 설명한 도 51의 회로(MP)에서의 제 2 데이터(뉴런의 신호의 값)의 정의와 같은 것으로 할 수 있다.
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량으로 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 표현할 수 있다.
다음으로, 도 65의 회로(MP)의 구체적인 동작예에 대하여 설명한다.
회로(MP)에는 예를 들어 미리 "+7"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다. 이때, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x)의 소스-드레인 사이에는 전류(Iut)가 흐르고, 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b)의 소스-드레인 사이에는 전류(2Iut)가 흐르고, 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 소스-드레인 사이에는 전류(4Iut)가 흐른다. 한편, 트랜지스터(M1r), 트랜지스터(M1-2xr), 트랜지스터(M1-3xr), 트랜지스터(M1-2br), 트랜지스터(M1-2x-2br), 트랜지스터(M1-3x-2br), 트랜지스터(M1-3br), 트랜지스터(M1-2x-3br), 트랜지스터(M1-3x-3br)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1), 트랜지스터(M1-2b), 트랜지스터(M1-3b)의 각각을 통하여 배선(VE)에 흐르는 전하량은 tut×Iut+tut×2Iut+tut×4Iut=7tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 또한, 트랜지스터(M3-2x)가 시간 2tut에만 온 상태가 되고, 트랜지스터(M4-2x)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-2x), 트랜지스터(M1-2x-2b), 트랜지스터(M1-2x-3b)의 각각을 통하여 배선(VE)에 흐르는 전하량은 2tut×Iut+2tut×2Iut+2tut×4Iut=14tut×Iut가 된다. 또한, 트랜지스터(M3-3x)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M4-3x)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-3x), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3x-3b)의 각각을 통하여 배선(VE)에 흐르는 전하량은 4tut×Iut+4tut×2Iut+4tut×4Iut=28tut×Iut가 된다. 그러므로, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 7Qut+14Qut+28Qut=49Qut가 된다. 한편, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 트랜지스터(M1r), 트랜지스터(M1-2xr), 트랜지스터(M1-3xr), 트랜지스터(M1-2br), 트랜지스터(M1-2x-2br), 트랜지스터(M1-3x-2br), 트랜지스터(M1-3br), 트랜지스터(M1-2x-3br), 트랜지스터(M1-3x-3br)의 각각이 오프 상태이기 때문에 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 7Qut+14Qut+28Qut=49Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
또한 회로(MP)에는 예를 들어 미리 "-7"의 제 1 데이터(가중 계수)가 설정되어 있는 것으로 한다. 이때, 트랜지스터(M1r), 트랜지스터(M1-2xr), 트랜지스터(M1-3xr)의 소스-드레인 사이에는 전류(Iut)가 흐르고, 트랜지스터(M1-2br), 트랜지스터(M1-2x-2br), 트랜지스터(M1-3x-2br)의 소스-드레인 사이에는 전류(2Iut)가 흐르고, 트랜지스터(M1-3br), 트랜지스터(M1-2x-3br), 트랜지스터(M1-3x-3br)의 소스-드레인 사이에는 전류(4Iut)가 흐른다. 한편, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 각각의 소스-드레인 사이에 흐르는 전류의 양은 0이 된다.
회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "+7"이 입력되어 있는 경우, 트랜지스터(M3r)가 시간 tut에만 온 상태가 되고, 트랜지스터(M4r)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1r), 트랜지스터(M1-2br), 트랜지스터(M1-3br)의 각각을 통하여 배선(VEr)에 흐르는 전하량은 tut×Iut+tut×2Iut+tut×4Iut=7tut×Iut가 된다. 또한, 여기서, tut×Iut=Qut로 한다. 또한, 트랜지스터(M3-2xr)가 시간 2tut에만 온 상태가 되고, 트랜지스터(M4-2xr)가 오프 상태가 됨으로써, 배선(OL)으로부터 트랜지스터(M1-2xr), 트랜지스터(M1-2x-2br), 트랜지스터(M1-2x-3br)의 각각을 통하여 배선(VEr)에 흐르는 전하량은 2tut×Iut+2tut×2Iut+2tut×4Iut=14tut×Iut가 된다. 또한, 트랜지스터(M3-3xr)가 시간 4tut에만 온 상태가 되고, 트랜지스터(M4-3xr)가 오프 상태가 됨으로써, 배선(OLB)으로부터 트랜지스터(M1-3xr), 트랜지스터(M1-3x-2br), 트랜지스터(M1-3x-3br)의 각각을 통하여 배선(VEr)에 흐르는 전하량은 4tut×Iut+4tut×2Iut+4tut×4Iut=28tut×Iut가 된다. 그러므로, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 7Qut+14Qut+28Qut=49Qut가 된다. 한편, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b)의 각각이 오프 상태이기 때문에 0이 된다.
또한, 회로(MP)에 제 2 데이터(뉴런의 신호의 값)로서 "-7"이 입력되어 있는 경우, 배선(OLB)과 회로(MC) 사이, 배선(OL)과 회로(MCr) 사이가 각각 도통 상태가 되고, 배선(OLB)과 회로(MCr) 사이, 배선(OL)과 회로(MC) 사이가 비도통 상태가 되므로, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량이 7Qut+14Qut+28Qut=49Qut가 되고, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량이 0이 된다.
상술한 것으로부터, 회로(MP)에 양의 제 1 데이터(가중 계수)로서 "+1" 내지 "+7"의 7치 중 어느 하나를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라, 회로(MP)에 포함되는 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x)로부터, 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut 단위로 "Qut" 내지 "49Qut" 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 음의 제 1 데이터(가중 계수)로서 "-7" 내지 "-1"의 7치 중 어느 하나를 설정하고, 양의 제 2 데이터(뉴런의 신호의 값)에 따라, 회로(MP)에 포함되는 트랜지스터(M3r), 트랜지스터(M3-2xr), 트랜지스터(M3-3xr)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut 단위로 "Qut" 내지 "49Qut" 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 회로(MP)에 양의 제 1 데이터(가중 계수)로서 "+1" 내지 "+7"의 7치 중 어느 하나를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라, 회로(MP)에 포함되는 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량을 Qut 단위로 "Qut" 내지 "49Qut" 중 어느 하나로 할 수 있다. 또한, 이때 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량은 0이 된다. 또한, 회로(MP)에 음의 제 1 데이터(가중 계수)로서 "-7" 내지 "-1"의 7치 중 어느 하나를 설정하고, 음의 제 2 데이터(뉴런의 신호의 값)에 따라, 회로(MP)에 포함되는 트랜지스터(M4r), 트랜지스터(M4-2xr), 트랜지스터(M4-3xr)로부터 온 상태로 하는 트랜지스터를 하나 이상 선택함으로써, 배선(OL)으로부터 회로(MCr)를 통하여 배선(VEr)에 흐르는 전하량을 Qut 단위로 "Qut" 내지 "49Qut" 중 어느 하나로 할 수 있다. 또한, 이때 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 흐르는 전하량은 0이 된다.
또한, 회로(MP)에 미리 "0"의 제 1 데이터(가중 계수)가 설정되어 있는 경우, 트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x), 트랜지스터(M1-2b), 트랜지스터(M1-2x-2b), 트랜지스터(M1-3x-2b), 트랜지스터(M1-3b), 트랜지스터(M1-2x-3b), 트랜지스터(M1-3x-3b), 트랜지스터(M1r), 트랜지스터(M1-2xr), 트랜지스터(M1-3xr), 트랜지스터(M1-2br), 트랜지스터(M1-2x-2br), 트랜지스터(M1-3x-2br), 트랜지스터(M1-3br), 트랜지스터(M1-2x-3br), 트랜지스터(M1-3x-3br)의 각각은 오프 상태가 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
또한, 회로(MP)에 "0"의 제 2 데이터(뉴런의 신호의 값)가 입력되는 경우, 트랜지스터(M3), 트랜지스터(M3-2x), 트랜지스터(M3-3x), 트랜지스터(M4), 트랜지스터(M4-2x), 트랜지스터(M4-3x), 트랜지스터(M3r), 트랜지스터(M3-2xr), 트랜지스터(M3-3xr), 트랜지스터(M4r), 트랜지스터(M4-2xr), 트랜지스터(M4-3xr)의 각각은 오프 상태가 된다. 그러므로, 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류는 흐르지 않고, 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류는 흐르지 않는다. 바꿔 말하면, 배선(OL), 배선(OLB)의 각각에 흐르는 전하량은 0이라고 할 수 있다.
여기서, 회로(ACTF)의 적분 회로에 착안한다. 배선(OL) 또는 배선(OLB)으로부터 회로(MC)를 통하여 배선(VE)에 전류가 흐를 때, 또는 배선(OL) 또는 배선(OLB)으로부터 회로(MCr)를 통하여 배선(VEr)에 전류가 흐를 때, 도 8의 (A)에 있어서, 스위치(SWO), 스위치(SWOB)를 온 상태로 하고, 스위치(SWI), 스위치(SWIB), 스위치(SWL), 스위치(SWLB), 스위치(SWH), 스위치(SWHB)를 오프 상태로 하여, 배선(OL) 및 배선(OLB)과 회로(AFP) 사이를 도통 상태로 함으로써, 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 배선(OL), 배선(OLB)에 흐르는 전하량을 축적시킬 수 있다. 이 결과, 회로(ACTF)는 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
상술한 동작예에서의, 제 1 데이터(가중 계수)를 "0"을 제외한 "-7" 내지 "+7" 중 어느 하나로 하고 제 2 데이터(뉴런의 신호의 값)를 "0"을 제외한 "-7" 내지 "+7" 중 어느 하나로 한 경우의, 배선(OL)에 흐른 전하량 QOL과 배선(OLB)에 흐른 전하량 QOLB를 이하의 표에 기재하였다. 또한, 제 1 데이터(가중 계수) 및 제 2 데이터(뉴런의 신호의 값) 중 적어도 한쪽이 "0"일 때는 QOL=0, QOLB=0이 된다.
[표 16]
Figure pct00022
[표 17]
Figure pct00023
[표 18]
Figure pct00024
[표 19]
Figure pct00025
상술한 바와 같이, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)를 정함으로써, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과에 따라, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL 및 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB가 결정된다. 또한, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 양의 값인 경우, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르고, 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱의 결과가 음의 값인 경우, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐른다. 즉, 전하량 QOL 및 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 산출할 수 있다. 예를 들어, 제 1 데이터(가중 계수)를 "-7" 내지 "+7" 중 어느 하나로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 양의 수인 경우, 상기 표에 있어서, 배선(OL)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOL에서 Qut를 "+1"로 치환함으로써 전하량 QOL로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다. 또한, 예를 들어 제 1 데이터(가중 계수)를 "-7" 내지 "+7" 중 어느 하나로 하고 제 2 데이터(뉴런의 신호의 값)를 "-7" 내지 "+7" 중 어느 하나로 하며 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱이 음의 수인 경우, 상기 표에 있어서, 배선(OLB)으로부터 회로(MC) 또는 회로(MCr)에 전류가 흐르는 전하량 QOLB에서 Qut를 "-1"로 치환함으로써 전하량 QOLB로부터 제 1 데이터(가중 계수)와 제 2 데이터(뉴런의 신호의 값)의 곱을 구할 수 있다.
또한, 본 발명의 일 형태는 상술한 정의에 한정되지 않는다. 위에서는, 제 2 데이터(뉴런의 신호의 값)로서 양의 다치, 음의 다치, 0을 정의하였지만, 예를 들어 입력 기간을 이산적인 값이 아니라 연속적인 값으로 함으로써(a를 양의 실수로 하여 입력 기간을 a×tut로 함으로써) 제 2 데이터(뉴런의 신호의 값)를 아날로그값으로서 취급할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 도 65의 회로(MP)의 구성에 한정되지 않는다. 예를 들어, 도 65의 회로(MP)에서는 전위가 유지되는 회로를 회로(HCS), 회로(HCS-2b), 회로(HCS-3b), 회로(HCSr), 회로(HCS-2br), 회로(HCS-3br)의 6개로 하고, 각각의 회로에 게이트가 전기적으로 접속되어 있는 트랜지스터(트랜지스터(M1), 트랜지스터(M1-2x), 트랜지스터(M1-3x))의 개수를 3개로 하였지만, 제 1 데이터(가중 계수) 및 제 2 데이터(뉴런의 신호의 값)가 취할 수 있는 값에 따라 전위가 유지되는 회로 및 상기 트랜지스터의 개수를 늘리거나 줄여도 좋다. 또한, 상기 트랜지스터에 따라 유지부의 개수, 배선의 개수를 늘리거나 줄여도 좋다.
또한 본 발명의 일 형태의 반도체 장치의 동작 방법은 상술한 것에 한정되지 않는다. 예를 들어, 동작 방법예 2에서 설명한 바와 같이, 도 65의 회로(MP)에 있어서, 배선(X1L), 배선(X2L), 배선(X1L2b), 배선(X2L2b), 배선(X1L3b), 배선(X2L3b) 각각에 입력되는 신호의 입력 기간을 복수의 서브 기간으로 나누어도 좋다.
또한, 본 동작 방법예에서는 설명이 복잡해지는 것을 피하기 위하여 배선(OL), 배선(OLB)에는 하나의 회로(MP)만이 전기적으로 접속되어 있는 경우를 생각하였지만, 도 11의 연산 회로(150)와 같이, 배선(OL), 배선(OLB)에는 복수의 회로(MP)를 전기적으로 접속하여도 좋다. 이에 의하여, 배선(OL), 배선(OLB)의 각각으로부터 복수의 회로(MP)에 입력된 전하량의 합계를 회로(ACTF)에 포함되는 적분 회로의 용량 소자에 축적할 수 있고, 회로(ACTF)는 배선(OL), 배선(OLB)에 흐른 각각의 전하량에 따른 뉴런의 신호(zj (k))를 출력할 수 있다.
또한, 본 동작예에서는 도 11의 연산 회로(150)를 예로 들었지만, 상황에 따라 다른 연산 회로로 변경하는 것으로도 본 동작예와 같은 동작을 수행할 수 있다.
또한, 본 동작 방법예는 본 명세서에 나타낸 다른 동작 방법예 등과 적절히 조합할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 일례로서 합성곱 신경망(CNN)으로 수행되는 연산을 수행하기 위한 반도체 장치의 구성예에 대하여 설명한다. 또한, 상기 반도체 장치로서는 앞의 실시형태에서 설명한 반도체 장치를 사용할 수 있다.
<합성곱 신경망>
CNN은 화상 등에 대하여 특징 추출을 수행하는 경우에서 사용되는 계산 모델의 하나이다. 도 66에 CNN의 구성예를 나타내었다. CNN은 합성곱층(CL), 풀링층(PL), 전결합층(FCL) 등으로 구성되어 있다. CNN은 화상 데이터(IPD)가 입력됨으로써 화상 데이터(IPD)에 대한 특징 추출을 수행한다.
합성곱층(CL)은 화상 데이터에 대하여 합성곱 처리를 수행하는 기능을 가진다. 합성곱 처리는 화상 데이터의 일부의 영역과 가중치 필터의 필터값의 적화 연산을 반복함으로써 수행된다. 합성곱층(CL)에서의 합성곱 처리에 의하여 화상의 특징이 추출된다.
합성곱 처리에는 하나 또는 복수의 가중치 필터를 사용할 수 있다. 복수의 가중치 필터를 사용하는 경우, 화상 데이터에 포함되는 복수의 특징을 추출할 수 있다. 도 66에는 가중치 필터로서 3개의 필터(필터(fila), 필터(filb), 필터(filc))가 사용되는 예를 나타내었다. 합성곱층(CL)에 입력된 화상 데이터에는 필터(fila, filb, filc)를 사용한 필터 처리가 수행되고, 화상 데이터(Da, Db, Dc)가 생성된다.
합성곱 처리가 실시된 화상 데이터(Da, Db, Dc)는 예를 들어 활성화 함수에 의한 연산이 수행되어도 좋다. 활성화 함수로서는, 일례로서 ReLU(Rectified Linear Units) 등을 사용할 수 있다. ReLU는 입력 값이 음인 경우에는 "0"을 출력하고, 입력 값이 "0" 이상인 경우에는 입력 값을 그대로 출력하는 함수이다. 또한, 다른 활성화 함수로서, 시그모이드 함수, tanh 함수 등을 사용할 수도 있다.
합성곱 처리가 실시된 화상 데이터(Da, Db, Dc)(활성화 함수에 의한 연산이 수행되었는지 여부는 불문함)는 예를 들어 풀링층(PL)에 출력된다. 풀링층(PL)은 합성곱층(CL)으로부터 입력된 화상 데이터에 대하여 풀링을 수행하는 기능을 가진다. 풀링은 화상 데이터를 복수의 영역으로 분할하고, 상기 영역마다 소정의 데이터를 추출하여 매트릭스상으로 새로 배치하는 처리이다. 풀링에 의하여, 합성곱층(CL)에 의하여 추출된 특징을 남기면서 화상 데이터를 축소할 수 있다. 또한, 풀링으로서는 최대 풀링, 평균 풀링, Lp 풀링 등을 사용할 수 있다.
CNN에서는, 예를 들어 상기 합성곱 처리, 풀링 처리 등에 의하여 특징 추출을 수행한다. 또한, CNN은 복수의 합성곱층(CL) 및/또는 복수의 풀링층(PL)을 가져도 좋다. 도 66에서는, 일례로서 합성곱층(CL)과 풀링층(PL)을 가지는 층(L)이 z층(여기서 z는 1 이상의 정수임) 제공되고(층(L1) 내지 층(Lz)), 합성곱 처리 및 풀링 처리가 z 번 수행되는 구성을 나타내었다. 이에 의하여, 각 층(L)에 있어서 특징 추출을 수행할 수 있어, 더 고도한 특징 추출이 가능하게 되는 경우가 있다. 또한, 도 66에는 층(L1), 층(L2), 층(Lz)을 도시하고, 이 외의 층(L)은 생략하였다.
또한, 도 66에서는 층(L1) 내지 층(Lz) 각각은 합성곱층(CL)과 풀링층(PL)을 가지는 예를 나타내었지만, CNN의 구성은 이에 한정되지 않는다. 예를 들어 CNN에 포함되는 층(L1) 내지 층(Lz)에서 선택된 하나 이상의 층은 합성곱층(CL) 및 풀링층(PL) 중 어느 한쪽만을 가지는 구성으로 하여도 좋다. 예를 들어 CNN은 합성곱층(CL)이 연속적으로 제공되어 있어도 좋고, 풀링층(PL)이 연속적으로 제공되어 있어도 좋다.
전결합층(FCL)은, 예를 들어 합성곱 처리 및 풀링이 수행된 화상 데이터를 사용하여, 화상의 판정을 수행하는 기능을 가진다. 전결합층(FCL)은 어떤 층의 모든 노드가 다음 층의 모든 노드와 접속된 구성을 가진다. 합성곱층(CL) 또는 풀링층(PL)으로부터 출력된 화상 데이터는 2차원의 특징맵이고, 전결합층(FCL)에 입력되면 1차원으로 전개된다. 그리고, 전결합층(FCL)에 의한 추론에 의하여 얻어진 데이터(OPD)가 출력된다.
또한, CNN의 구성은 도 66의 구성에 한정되지 않는다. 예를 들어 풀링층(PL)이 복수의 합성곱층(CL)마다 제공되어도 좋다. 또한 추출된 특징의 위치 정보를 가능한 한 잔존시키고자 하는 경우에는 풀링층(PL)의 수를 줄이면 좋다.
또한, 전결합층(FCL)의 출력 데이터로부터 화상의 분류를 수행하는 경우에는, 전결합층(FCL)에 전기적으로 접속된 출력층이 제공되어 있어도 좋다. 출력층은, 우도 함수로서 소프트맥스 함수 등을 사용하여, 분류 클래스를 출력할 수 있다.
또한, CNN은 화상 데이터를 학습 데이터 및 교사 데이터로서 사용한 지도 학습을 수행할 수 있다. 지도 학습에는 예를 들어 오차 역전파법을 사용할 수 있다. CNN의 학습에 의하여 가중치 필터의 필터값, 전결합층의 가중 계수 등을 최적화할 수 있다.
<합성곱 처리>
다음으로, 합성곱층(CL)에서 수행되는 합성곱 처리의 구체적인 예에 대하여 설명한다.
도 67의 (A)에 매트릭스상으로 배치된 n행 m열(여기서 n, m 각각은 1 이상의 정수임)의 복수의 화소(pix)를 나타내었다. 화소(pix[1, 1] 내지 pix[n, m])에는 각각 화상 데이터로서 g[1, 1] 내지 g[n, m]이 입력된다.
합성곱 처리는 화상 데이터(g)와 가중치 필터의 필터값의 적화 연산에 의하여 수행된다. 도 67의 (B)에 t행 s열(여기서 t는 1 이상 n 이하의 정수이고, s는 1 이상 m 이하의 정수임)의 필터(fila)를 나타내었다. 필터(fila) 각각의 어드레스에는 필터값(fa[1,1]) 내지 필터값(fa[t,s])이 할당되어 있다.
합성곱 처리에 의하여 특징 추출을 수행하는 경우, 필터값(fa[1,1]) 내지 필터값(fa[t,s])으로서, 소정의 특징을 나타내는 데이터(특징 데이터라고 부름)를 저장할 수 있다. 그리고, 특징 추출 시에는 상기 데이터와 화상 데이터의 비교가 수행된다. 또한, 합성곱 처리에 의하여 에지 처리 또는 블러 처리 등의 화상 처리를 수행하는 경우, 필터값(fa[1,1]) 내지 필터값(fa[t,s])으로서, 화상 처리에 필요한 파라미터를 저장할 수 있다. 이하에서는, 일례로서 특징 추출을 수행하는 경우의 동작의 자세한 내용에 대하여 설명한다.
도 68의 (A)는 화소(pix[1,1]), 화소(pix[1,s]), 화소(pix[t,1]), 및 화소(pix[t,s])가 모서리 부분에 있는 화소 영역(P[1,1])에 대하여 필터(fila)를 사용한 필터 처리를 수행함으로써, 데이터(Da[1, 1])를 취득하는 상태를 나타낸 것이다. 이 필터 처리는 도 67의 (B)에 나타낸 바와 같이, 화소 영역(P[1, 1])이 가지는 하나의 화소(pix)의 화상 데이터와 상기 화소(pix)의 어드레스에 대응하는 필터(fila)의 필터값(fa)을 곱하고, 각 화소(pix)에서의 승산 결과를 더하는 처리이다. 즉, 화소 영역(P[1,1])이 가지는 모든 화소(pix)에 있어서, 화상 데이터(g[v,w])(여기서 v는 1 이상 t 이하의 정수이고, w는 1 이상 s 이하의 정수임)와 필터값(fa[v,w])을 사용한 적화 연산이 수행된다. 데이터(Da[1, 1])는 다음의 수학식으로 나타낼 수 있다.
[수학식 7]
Figure pct00026
그 후, 다른 화소 영역에 대해서도 상기 적화 연산이 순차적으로 수행된다. 구체적으로는, 예를 들어 도 69에 나타낸 바와 같이 화소(pix[1, 2]), 화소(pix[1, s+1]), 화소(pix[t, 2]), 및 화소(pix[t, s+1])가 모서리 부분에 있는 화소 영역(P[1, 2])에 대하여 필터 처리를 수행하여, 데이터(Da[1, 2])를 취득한다. 이후도 마찬가지로, 화소 영역(P)을 화소 1열분씩 이동시켜, 각 화소 영역(P)에 있어서 데이터(Da)를 취득한다.
그리고, 화소(pix[1, m-s+1]), 화소(pix[1, m]), 화소(pix[t, m-s+1]), 및 화소(pix[t, m])가 모서리 부분에 있는 화소 영역(P[1, m-s+1])으로부터 데이터(Da[1, m-s+1])를 취득한다. 1행분의 화소 영역, 즉 화소 영역(P[1, 1]) 내지 화소 영역(P[1, m-s+1])의 각각에 있어서 데이터(Da)의 취득이 완료된 후에는 일례로서 화소 영역(P)을 화소 1행분 이동시키고, 마찬가지로 1행분의 데이터(Da)를 순차적으로 취득한다. 도 69에는 화소 영역(P[2, 1]) 내지 화소 영역(P[2, m-s+1])으로부터 데이터(Da[2, 1]) 내지 데이터(Da[2, m-s+1])가 취득되는 상태를 나타내었다.
이상의 동작을 반복하여, 화소(pix[n-t+1, m-s+1]), 화소(pix[n-t+1, m]), 화소(pix[n, m-s+1]), 및 화소(pix[n, m])가 모서리 부분에 있는 화소 영역(P[n-t+1, m-s+1])으로부터 데이터(Da[n-t+1, m-s+1])가 취득되면, 모든 화소 영역(P)에 대한 필터(fila)를 사용한 필터 처리가 종료된다.
이와 같이, 화소(pix[1, 1]) 내지 화소(pix[n, m])로부터, t행 s열의 매트릭스상의 화소 영역(P)이 선택되고, 상기 화소 영역(P)에 대하여 필터(fila)를 사용한 필터 처리가 수행된다. 화소(pix[x, y])(여기서 x는 1 이상 n-t+1 이하의 정수이고, y는 1 이상 m-s+1 이하의 정수임), 화소(pix[x, y+s-1]), 화소(pix[x+t-1, y]), 및 화소(pix[x+t-1, y+s-1])가 모서리 부분에 있는 화소 영역(P)에 대하여 필터(fila)를 사용한 필터 처리를 수행함으로써 얻어지는 데이터(Da[x, y])는 다음의 수학식으로 나타낼 수 있다.
[수학식 8]
Figure pct00027
상술한 바와 같이, 화소(pix[1, 1]) 내지 화소(pix[n, m])로부터 선택할 수 있는 t행 s열의 화소 영역(P) 모두에 대하여 필터(fila)를 사용한 필터 처리를 수행함으로써, 데이터(Da[1, 1] 내지 Da[n-t+1, m-s+1])를 얻을 수 있다. 그리고, 데이터(Da[1, 1]) 내지 데이터(Da[n-t+1, m-s+1])를 어드레스에 따라 매트릭스상으로 배치함으로써, 도 70에 나타낸 특징맵(경우에 따라서는 깊이맵)이 얻어진다.
상술한 바와 같이, 화상 데이터 및 필터값을 사용한 적화 연산에 의하여 합성곱 처리가 수행되고, 화상의 특징 추출이 수행된다.
또한, 도 66에 나타낸 바와 같이, 합성곱층(CL)에 복수의 필터(fil)가 제공되는 경우에는 필터(fil)마다 상기 합성곱 처리를 수행한다.
또한, 여기서는 화소 영역(P)을 화소 1열분씩 및 화소 1행분씩 이동시키는 예에 대하여 설명하였지만, 화소 영역(P)의 이동 거리(스트라이드라고 불리는 경우가 있음)는 자유로이 설정할 수 있다. 예를 들어 화소 영역(P)은 2행분 및 2열분 이동시켜도 좋고, 1행분 및 3열분 이동시켜도 좋다. 또한, 예를 들어 화소 영역(P)은 그 화소 영역(P)의 열수 이상의 수만큼 열 방향으로 이동 및/또는 그 화소 영역(P)의 행수 이상의 수만큼 행 방향으로 이동시켜도 좋다. 즉, 이동한 화소 영역(P)이 원래의 위치의 화소 영역(P)과 중첩되지 않도록 이동 거리를 설정하여도 좋다.
또한, 화상 데이터의 크기로서는 예를 들어 "8K UHD"(7680×4320), "4K UHD"(3840×2160), "FHD"(1920×1080), "HD"(1280×720), "SD"(720×480) 등으로 할 수 있다. 또한, 화상 데이터의 크기로서는 행수를 0보다 큰 수, 50 이상의 수, 100 이상의 수, 또는 500 이상의 수로 하고, 또한 열수를 0보다 큰 수, 50 이상의 수, 100 이상의 수, 또는 500 이상의 수로 하여도 좋다. 또한, 행수의 하한값과 열수의 하한값은 각각 독립적으로 임의로 선택할 수 있는 것으로 한다.
또한, 합성곱 처리에 사용하는 필터의 크기(화소 영역의 범위)로서는, 예를 들어 행수를 0보다 큰 수, 3 이상의 수, 5 이상의 수, 10 이상의 수, 50 이상의 수, 또는 100 이상의 수로 하고, 또한 열수를 0보다 큰 수, 3 이상의 수, 5 이상의 수, 10 이상의 수, 50 이상의 수, 또는 100 이상의 수로 하여도 좋다. 또한, 행수의 하한값과 열수의 하한값은 각각 독립적으로 임의로 선택할 수 있는 것으로 한다.
<반도체 장치의 동작예>
다음으로, 앞의 실시형태에서 설명한 반도체 장치에 있어서 상술한 합성곱 처리를 수행하는 경우에 대하여 설명한다.
여기서는 일례로서 실시형태 1에서 설명한 도 2의 연산 회로(110)가 상술한 합성곱 처리를 수행하는 동작예에 대하여 도 71에 나타낸 블록도를 사용하여 설명한다. 또한, 여기서는 도 71에 나타낸 블록도를 사용하여 설명하지만, 도 71에 나타낸 블록도에 한정되지 않고, 앞의 실시형태에서 설명한 다양한 회로를 사용할 수 있다. 또한, 여기에서의 합성곱 처리는 t행 s열의 가중치 필터를 사용하여 n행 m열의 화상 데이터(g[1, 1] 내지 g[n, m])에 대하여 수행되는 것으로 한다. 또한, t행 s열의 가중치 필터에 대해서는 도 67의 (B)의 설명을 참조하고, n행 m열의 화상 데이터에 대해서는 도 67의 (A)의 설명을 참조한다.
또한, 여기에서의 합성곱 처리는 u개(u는 1 이상의 정수로 함)의 가중치 필터에 의하여 수행되는 것으로 한다. 그러므로, u개의 가중치 필터 각각을 필터(fil1) 내지 필터(filu)라고 부른다.
도 71의 연산 회로(110)에 있어서 어레이부(ALP)에 포함되는 회로(MP)는 예를 들어 열 방향(세로 방향)으로 적어도 t×s개 배치되어 있다. 또한, 어레이부(ALP)의 행 방향(가로 방향)으로 배치되어 있는 회로(MP)의 개수는 예를 들어 가중치 필터의 개수로 할 수 있다. 그러므로, 가중치 필터의 개수를 u개로 하였을 때, 도 71의 연산 회로(110)의 어레이부(ALP)에 포함되는 회로(MP)는 (t×s)행 u열의 매트릭스상으로 배치된다. 또한, 각 회로(MP)에는 일례로서는 가중치 필터의 값이 저장된다. 예를 들어, 1열분으로서 세로 방향으로 배치된 t×s개의 회로(MP)에는 t행 s열의 가중치 필터의 1개분의 값이 저장된다. 1열분으로서 세로 방향으로 배치된 t×s개의 회로(MP)가 t행 s열의 가중치 필터의 1개분에 상당하기 때문에, u열분의 회로(MP)에 저장되는 가중치 필터는 u개분의 가중치 필터에 대응한다.
또한, 도 2에서는 회로(MP)의 부호에 어드레스로서 [x, y]를 부기하였지만, 도 71에서는 회로(MP)의 부호에는 [x, y]를 부기하지 않았다.
도 71의 연산 회로(110)에는 일례로서는 어레이부(ALP)가 t×s행의 회로(MP)를 가지기 때문에, t×s개의 배선(WLS)과 t×s개의 배선(XLS)이 제공되어 있다. 도 71에서는 t×s개의 배선(WLS)의 일부의 배선으로서 배선(WLS[1])과, 배선(WLS[s])과, 배선(WLS[(t-1)s+1])과, 배선(WLS[t×s])을 도시하고, t×s개의 배선(XLS)의 일부의 배선으로서 배선(XLS[1])과, 배선(XLS[s])과, 배선(XLS[(t-1)s+1])과, 배선(XLS[t×s])을 도시하였다.
배선(WLS[1]) 내지 배선(WLS[t×s])은 각각 회로(WLD)에 전기적으로 접속되어 있다. 또한, 배선(XLS[1]) 내지 배선(WLS[t×s])은 각각 회로(XLD)에 전기적으로 접속되어 있다. 또한, 도 71의 연산 회로(110)에 포함되는 회로(WLD) 및 회로(XLD)에 대해서는 도 2의 회로(WLD) 및 회로(XLD) 각각의 설명을 참조한다.
특히, 도 71의 연산 회로(110)의 회로(XLD)는 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에 대하여 화상 데이터를 입력하는 기능을 가진다. 구체적으로는, 도 71에서는 회로(XLD)는 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에 대하여 도 68의 (A)에 나타낸 화소 영역(P[1, 1])에 포함되는 화상 데이터(g[1, 1]) 내지 화상 데이터(g[t, s])를 출력하는 예를 나타내었다.
또한, 도 71의 연산 회로(110)에서는 어레이부(ALP)가 u열의 회로(MP)를 가지기 때문에, 일례로서 u개의 배선(IL)과, u개의 배선(ILB)과, u개의 배선(OL)과, u개의 배선(OLB)이 제공되어 있다. 도 71에서는 u개의 배선(IL)의 일부로서 배선(IL[1])과, 배선(IL[h])(여기에서의 h는 1 이상 u 이하의 정수임)과, 배선(IL[u])을 도시하고, u개의 배선(ILB)의 일부로서 배선(ILB[1])과, 배선(ILB[h])과, 배선(ILB[u])을 도시하였다. 또한, 도 71에서는 u개의 배선(OL)의 일부로서, 배선(OL[1])과, 배선(OL[h])과, 배선(OL[u])을 도시하고, u개의 배선(OLB)의 일부로서 배선(OLB[1])과, 배선(OLB[h])과, 배선(OLB[u])을 도시하였다. 또한, 예를 들어 가중치 필터의 값이 음의 값을 가지지 않는 경우 또는 양의 값을 가지지 않는 경우에는 배선(OL) 및 배선(OLB) 중 어느 하나를 가지지 않아도 된다. 또는, 예를 들어 가중치 필터의 값이 음의 값을 가지지 않는 경우 또는 양의 값을 가지지 않는 경우에는 배선(IL) 및 배선(ILB) 중 어느 하나를 가지지 않아도 된다.
배선(IL[1]) 내지 배선(IL[u]), 및 배선(ILB[1]) 내지 배선(ILB[u])은 각각 회로(ILD)에 전기적으로 접속되어 있다. 또한, 배선(OL[1]) 내지 배선(OL[u]), 및 배선(OL[1]) 내지 배선(OL[u])은 각각 회로(AFP)에 전기적으로 접속되어 있다. 또한, 도 71의 연산 회로(110)에 포함되는 회로(ILD) 및 회로(AFP)에 대해서는 도 2의 회로(ILD) 및 회로(AFP) 각각의 설명을 참조한다.
특히 배선(OL[1]) 및 배선(OLB[1])은 회로(AFP)에 포함되는 회로(ACTF[1])에 전기적으로 접속되어 있다. 또한, 배선(OL[h]) 및 배선(OLB[h])은 회로(AFP)에 포함되는 회로(ACTF[h])에 전기적으로 접속되어 있다. 또한, 배선(OL[u]) 및 배선(OLB[u])은 회로(AFP)에 포함되는 회로(ACTF[u])에 전기적으로 접속되어 있다. 또한, 도 71의 회로(AFP)에 포함되는 회로(ACTF[1]) 내지 회로(ACTF[u])에 대해서는 도 2의 회로(ACTF[1]) 내지 회로(ACTF[n])의 설명을 참조한다. 또한, 도 71의 회로(ACTF[1]) 내지 회로(ACTF[u])는 배선(OL)에 흐르는 전류의 양과 배선(OLB)에 흐르는 전류의 양의 차이를 전압 등의 신호로 변환하는 기능뿐만 아니라, 상기 전류량의 차이, 상기 전압 등에 대하여 ReLU 함수, 시그모이드 함수, tanh 함수 등의 연산을 수행하는 기능을 가져도 좋다.
다음으로, 도 71의 연산 회로(110)의 어레이부(ALP)에 포함되는 회로(MP)에 대하여 설명한다.
어레이부(ALP)의 회로(MP)에는, 일례로서는 가중치 필터의 필터값이 유지된다. 가중치 필터의 필터값으로서는 예를 들어 앞의 실시형태에서 설명한 바와 같이, "0", "+1"의 2치, "-1", "+1"의 2치, "-1", "0", "+1"의 3치, 3치를 넘는 다치, 아날로그값 등으로 할 수 있다.
여기서, 어레이부(ALP)의 1열째의 회로(MP)에는 필터(fil1)에 포함되는 필터값이 유지되고, 어레이부(ALP)의 h열째의 회로(MP)에는 필터(filh)에 포함되는 필터값이 유지되고, 어레이부(ALP)의 u열째의 회로(MP)에는 필터(filu)에 포함되는 필터값이 유지되는 것으로 한다.
일례로서, 필터(fil1)의 v행 w열(여기에서의 v는 1 이상 t 이하의 정수이고, w는 1 이상 s 이하의 정수임)의 필터값을 f1[v, w]로 하였을 때, 어레이부(ALP)의 1행째 1열째의 회로(MP)에는 f1[1, 1]이 유지되고, 어레이부(ALP)의 s행째 1열째의 회로(MP)에는 f1[1, s]이 유지되고, 어레이부(ALP)의 (t-1)s+1행째 1열째의 회로(MP)에는 f1[t, 1]이 유지되고, 어레이부(ALP)의 t×s행째 1열째의 회로(MP)에는 f1[t, s]이 유지되는 것으로 한다. 마찬가지로, 일례로서 필터(filh)의 v행 w열의 필터값을 fh[v, w]로 하였을 때, 어레이부(ALP)의 1행째 h열째의 회로(MP)에는 fh[1, 1]가 유지되고, 어레이부(ALP)의 s행째 h열째의 회로(MP)에는 fh[1, s]가 유지되고, 어레이부(ALP)의 (t-1)s+1행째 h열째의 회로(MP)에는 fh[t, 1]가 유지되고, 어레이부(ALP)의 t×s행째 h열째의 회로(MP)에는 fh[t, s]가 유지되는 것으로 한다. 마찬가지로, 일례로서 필터(filu)의 v행 w열의 필터값을 fu[v, w]로 하였을 때, 어레이부(ALP)의 1행째 u열째의 회로(MP)에는 fu[1, 1]가 유지되고, 어레이부(ALP)의 s행째 u열째의 회로(MP)에는 fu[1, s]가 유지되고, 어레이부(ALP)의 (t-1)s+1행째 u열째의 회로(MP)에는 fu[t, 1]가 유지되고, 어레이부(ALP)의 t×s행째 u열째의 회로(MP)에는 fu[t, s]가 유지되는 것으로 한다. 즉, 일례로서 v행 w열의 필터(filh)는 총 v×w개의 값을 가진다. 이 값을 h열째에서 세로 방향으로 나란히 배치된 총 v×w개의 회로(MP)에 각각 저장한다. 또한, 어레이부(ALP)에서의 회로(MP)의 열수가 필터(fil)의 개수보다 많은 경우에는, 과잉한 열의 회로(MP)에는 0의 값을 유지하면 좋다. 구체적으로는, 회로(MP)로부터 배선(IL) 및 배선(ILB) 각각에 전류가 흐르지 않는 전압을 유지하면 좋다. 이에 의하여, 회로(MP)로부터 배선(IL) 및 배선(ILB)에 전류가 출력되지 않기 때문에, 소비 전력을 저감할 수 있다.
어레이부(ALP)의 회로(MP) 각각에 가중치 필터의 필터값이 유지되어 있을 때, 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에는 화상 데이터로서 g[1, 1] 내지 g[n, m] 중 합성곱 처리가 수행되는 t×s개의 화상 데이터가 입력된다.
일례로서, 배선(XLS[1]) 내지 배선(XLS[s]) 각각에는 합성곱 처리의 대상이 되는 화상 데이터의 화소 영역(P[1, 1])에 포함되는 g[1, 1] 내지 g[1, s]가 입력된다. 또한, 배선(XLS[(t-1)s+1]) 내지 배선(XLS[t×s]) 각각에는 g[t, 1] 내지 g[t, s]가 입력된다. 즉, 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에는 도 68의 (A) 및 도 69에서 나타낸 화소 영역(P[1, 1])의 화상 데이터가 입력된다.
앞의 실시형태에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(본 설명에서의 필터값)가 유지되어 있을 때 배선(XLS)으로부터 제 2 데이터(본 설명에서의 화상 데이터)가 입력됨으로써 제 1 데이터와 제 2 데이터의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과는 배선(OL)에 흐르는 전류의 양과 배선(OLB)에 흐르는 전류의 양의 차분에 따라 결정된다.
따라서, 어레이부(ALP)의 1열째에서는 화상 데이터의 화소 영역(P[1, 1])에 포함되는 화상 데이터와, 가중치 필터(fil1)(f1[1, 1] 내지 f1[t, s])의 적화 연산이 수행된다. 구체적으로는, 어레이부(ALP)의 1열째에 위치하는 회로(MP)로부터 배선(OL[1]) 및 배선(OLB[1])을 통하여 회로(ACTF[1])에 전류가 흐른다. 또한, 상기 적화 연산의 결과를 데이터(D1[1, 1])로 하였을 때, 데이터(D1[1, 1])는 배선(OL[1]) 및 배선(OLB[1]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 데이터(D1[1, 1])는 회로(ACTF[1])에 포함되는 회로에 의하여 활성화 함수의 연산이 실시되어도 좋다. 또한, 도 71에서는 활성화 함수가 실시된 데이터(D1[1, 1])를 AF(D1[1, 1])로 하고, 편의상 회로(ACTF[1])로부터 AF(D1[1, 1])를 출력하는 모습을 나타내었다.
또한, 마찬가지로 어레이부(ALP)의 h열째에서는 화상 데이터의 화소 영역(P[1, 1])에 포함되는 화상 데이터와, 가중치 필터(filh)(fh[1, 1] 내지 fh[t, s])의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과를 데이터(Dh[1, 1])로 하였을 때, 데이터(Dh[1, 1])는 배선(OL[h]) 및 배선(OLB[h]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 어레이부(ALP)의 u열째에서는 화상 데이터의 화소 영역(P[1, 1])에 포함되는 화상 데이터와, 가중치 필터(filu)(fu[1, 1] 내지 fu[t,s])의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과를 데이터(Du[1, 1])로 하였을 때, 데이터(Du[1, 1])는 배선(OL[u]) 및 배선(OLB[u]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 도 71에서는 활성화 함수가 실시된 데이터(Dh[1, 1]) 및 데이터(Du[1, 1])를 각각 AF(Dh[1, 1]) 및 AF(Du[1, 1])로 하고, 편의상 회로(ACTF[h])로부터 AF(Dh[1, 1])를 출력하고, 회로(ACTF[u])로부터 AF(Du[1, 1])를 출력하는 모습을 나타내었다.
또한, 데이터(D1[1, 1]) 내지 데이터(Du[1, 1])는 각각 식(4.2)을 사용하여 나타낼 수 있다. 이와 같이, 복수의 가중치 필터에 대하여 화상 데이터 1회분을 입력함으로써 복수의 적화 연산을 동시에 수행할 수 있다. 그러므로, 소비 전력을 작게 할 수 있고, 또한 고속으로 연산을 수행할 수 있다.
또한, 도 71에 나타낸 연산 회로(110)에서는 회로(XLD)가 화소 영역(P[1, 1])에 포함되는 화상 데이터로서 g[1, 1] 내지 g[t, s] 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력하는 예를 나타내었지만, 회로(XLD)는 화소 영역(P)을 순차적으로 전환하고 g[1, 1] 내지 g[t, s]와 다른 화상 데이터를 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력하는 구성으로 하여도 좋다.
예를 들어, 도 72에 나타낸 연산 회로(110)에 대하여 생각한다. 도 72의 연산 회로(110)에서는 도 71의 연산 회로(110)에 있어서 어레이부(ALP)의 h열째의 회로(MP)만을 도시하였다. 또한, 도 72의 연산 회로(110)에서는 회로(XLD)가 순차적으로 출력하는 화소 영역(P)에 포함되는 화상 데이터에 대하여 도시하였다.
회로(XLD)는 일례로서 첫 번째 적화 연산을 수행할 때 화소 영역(P[1, 1])에 포함되는 화상 데이터로서 g[1, 1] 내지 g[t, s] 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력한다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 h열째에서 필터(filh)와 g[1, 1] 내지 g[t, s]의 적화 연산의 결과인 데이터(Dh[1, 1])를 생성한다. 또한, 동시에 어레이부(ALP)의 1열째에서 가중치 필터(fil1)와 g[1, 1] 내지 g[t, s]의 적화 연산의 결과인 데이터(D1[1, 1])를 생성하고, 어레이부(ALP)의 u열째에서 필터(filu)와 g[1, 1] 내지 g[t, s]의 적화 연산의 결과인 데이터(Du[1, 1])를 생성한다. 또한, 도 72에서는 회로(ACTF[h])로부터 AF(Dh[1, 1])를 출력하는 모습을 나타내었다.
다음으로, 두 번째 적화 연산을 수행할 때 회로(XLD)는 화소 영역(P[1, 2])에 포함되는 화상 데이터로서 g[1, 2] 내지 g[t, s+1]의 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력한다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 h열째에서 필터(filh)와 g[1, 2] 내지 g[t, s+1]의 적화 연산의 결과인 데이터(Dh[1, 2])를 생성한다. 마찬가지로, 연산 회로(110)는 어레이부(ALP)의 1열째에서 필터(fil1)와 g[1, 2] 내지 g[t, s+1]의 적화 연산의 결과인 데이터(D1[1, 2])를 생성하고, 연산 회로(110)는 어레이부(ALP)의 u열째에서 필터(filu)와 g[1, 2] 내지 g[t, s+1]의 적화 연산의 결과인 데이터(Du[1, 2]를 생성한다.
즉, 적화 연산을 한 번 수행할 때마다 회로(XLD)로부터 출력하는 화소 영역을 변경함으로써, 화소 영역마다 필터(fil1) 내지 필터(filu) 각각과의 적화 연산의 결과를 출력할 수 있다. 여기서, 화상 데이터(g[1, 1] 내지 g[n,m])에 있어서, 취할 수 있는 모든 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1])을 회로(XLD)로부터 순차적으로 출력함으로써, 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각에 대하여 필터(fil1) 내지 필터(filu)의 합성곱 처리를 수행할 수 있다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 1열째에서 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각과 필터(fil1)의 적화 연산의 결과인 데이터(D1[1, 1]) 내지 데이터(D1[n-s+1, m-t+1])를 생성한다. 마찬가지로, 연산 회로(110)는 어레이부(ALP)의 h열째에서 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각과 필터(filh)의 적화 연산의 결과인 데이터(Dh[1, 1]) 내지 데이터(Dh[n-s+1, m-t+1])를 생성하고, 또한 어레이부(ALP)의 u열째에서 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각과 필터(filu)의 적화 연산의 결과인 데이터(Du[1, 1]) 내지 데이터(Du[n-s+1, m-t+1])를 생성한다.
이에 의하여, 도 69에 나타낸 처리와 마찬가지로, 화상 데이터에 포함되는 g[1, 1] 내지 g[n, m]에 대한 합성곱 처리를 수행할 수 있다. 또한, 가중치 필터의 값은 한번 결정되면 일반적으로는 변경되는 경우가 적다. 그러므로, 한번 회로(MP)에 입력하면 그 값을 저장할 수 있어 재기록할 필요가 없다. 그러므로, 소비 전력을 저감할 수 있다. 한편, 화상 데이터는 합성곱 처리를 수행하는 대상이 바꿀 때마다 변경된다. 예를 들어, 동영상의 경우에는 화상 데이터는 특정의 주기마다 변화된다.
또한, 본 실시형태에서 취급된 화상 데이터(g[1, 1] 내지 g[n, m])는, 제로 패딩된 데이터로 하여도 좋다. 제로 패딩된 데이터를 사용함으로써, 적화 연산의 횟수가 늘어나기 때문에 화상 데이터의 주변 부분에서 특징을 추출할 수 있다.
또한, 앞의 실시형태에서 설명한 반도체 장치에서는 회로(XLD)로부터 송신되는 제 2 데이터는 음의 값, "0", 양의 값으로 할 수 있다. 그러므로, 제 2 데이터로서 화상 데이터를 송신하는 경우, "0"은 화상 데이터에 있어서의 기준치로 할 수 있다. 예를 들어, 그레이 스케일의 경우 최솟값(음의 값)을 흑색, 최댓값(양의 값)을 백색으로 하고 중간에 위치하는 회색을 "0"으로 할 수 있다. 또는, 제 2 데이터로서 화상 데이터를 송신하는 경우, "0"은 화상 데이터에 있어서의 최솟값 또는 최댓값으로 할 수 있다. 예를 들어 전체적으로 어두운 화상인 경우, "0"을 흑색, 최댓값(양의 값)을 백색으로 할 수 있다. 그 결과, 음의 값을 사용하지 않게 할 수 있다. 그 경우에는 도 40에 나타낸 바와 같은 회로를 사용할 수 있다. 또한, 데이터는 "0"의 경우에는 전류가 흐르지 않기 때문에 소비 전력을 낮출 수 있다. 그러므로, 예를 들어 전체적으로 밝은 화상인 경우, "0"을 백색, 최솟값(음의 값)을 흑색으로 할 수도 있다. 그 결과, 양의 값을 사용하지 않게 할 수 있다. 그 경우에도 도 40에 나타낸 바와 같은 회로를 사용할 수 있다.
또한, 앞의 실시형태에서 설명한 방법, 예를 들어 도 26 내지 도 35, 도 39 등에 나타낸 회로(MP)를 사용함으로써, 회로(XLD)로부터 송신되는 제 2 데이터(화상 데이터)를 다치 또는 아날로그값으로서 취급할 수 있다. 또한, 실시형태 3, 도 51 내지 도 53, 도 63 내지 도 65 등에 기재된 바와 같이, 회로(XLD)로부터 배선(XLS)에 공급하는 신호의 입력 시간의 길이를 설정하는 것에 의해서도 회로(XLD)로부터 송신되는 제 2 데이터(화상 데이터)를 다치 또는 아날로그값으로서 취급할 수 있다.
또한, 상기에서는 연산 회로(110)의 어레이부(ALP)의 회로(MP)에 가중치 필터의 값을 유지하고, 회로(XLD)로부터 배선(XLS[1]) 내지 배선(XLS[t×s])에 화상 데이터를 입력하고, 상기 화상 데이터에 대한 합성곱 처리를 수행하는 예에 대하여 설명하였지만, 본 발명의 일 형태의 반도체 장치에 관한 동작 방법은 이에 한정되지 않는다. 예를 들어, 연산 회로(110)에서 합성곱 처리를 수행하는 경우, 연산 회로(110)의 어레이부(ALP)의 회로(MP)에 화상 데이터를 유지하고, 회로(XLD)로부터 배선(XLS[1]) 내지 배선(XLS[t×s])에 가중치 필터의 값을 입력하여 연산을 수행하여도 좋다.
이와 같은 동작이 수행되는 연산 회로(110)를 도 73에 나타내었다. 도 73의 연산 회로(110)의 어레이부(ALP)에 포함되는 회로(MP)는 예를 들어 열 방향(세로 방향)으로 적어도 t×s개 배치되어 있다. 또한, 도 73의 연산 회로(110)의 어레이부(ALP)의 행 방향(가로 방향)으로 배치되는 회로(MP)의 개수는 일례로서 합성곱 처리가 수행되는 화상의 크기와 합성곱 처리의 조건(가중치 필터의 크기, 스트라이드 등)에 의하여 정해지는 화소 영역의 개수로 할 수 있다. 예를 들어 도 67의 (A), (B), 도 68의 (A), (B), 도 69에 나타낸 바와 같이, 화상의 화소수가 n×m개이고, 가중치 필터가 t행 s열이고, 스트라이드가 1인 경우, 어레이부(ALP)의 행 방향으로 배치되는 회로(MP)의 개수는 (n-t+1)×(m-s+1)개가 된다. 또한, 여기서는 (n-t+1)×(m-s+1)=U로 한다. 즉, 도 73의 연산 회로(110)의 어레이부(ALP)에 포함되는 회로(MP)는 t×s행 U열의 매트릭스상으로 배치된다.
따라서, 도 73의 연산 회로(110)는 어레이부(ALP)가 U열의 회로(MP)를 가지는 점에서 도 71의 연산 회로(110)와 다르다. 그러므로, 도 73의 연산 회로에는 U개의 배선(IL)과, U개의 배선(ILB)과, U개의 배선(OL)과, U개의 배선(OLB)이 제공되어 있다. 또한, 도 73에서는 U개의 배선(IL)의 일부로서 배선(IL[1])과, 배선(IL[H])(여기서 H는 1 이상 U 이하의 정수임)과, 배선(IL[U])을 도시하고, U개의 배선(ILB)의 일부로서 배선(ILB[1])과, 배선(ILB[H])과, 배선(ILB[U])을 도시하였다. 또한, 도 71에서는 U개의 배선(OL)의 일부로서 배선(OL[1])과, 배선(OL[H])과, 배선(OL[U])을 도시하고, U개의 배선(OLB)의 일부로서 배선(OLB[1])과, 배선(OLB[H])과, 배선(OLB[U])을 도시하였다. 또한, 회로(AFP)에는 U개의 회로(ACTF)가 포함된다.
상술한 바와 같이, 어레이부(ALP)의 회로(MP)에는 합성곱 처리되는 화상에 포함되는 화상 데이터가 유지된다.
여기서, 어레이부(ALP)의 1열째의 회로(MP)에는 화소 영역(P[1, 1])에 포함되는 화상 데이터(g[1, 1] 내지 g[t, s])가 유지되고, 어레이부(ALP)의 H열째의 회로(MP)에는 H번째 화소 영역(도 73에서는 PH라고 표기하였음)에 포함되는 화상 데이터가 유지되고, 어레이부(ALP)의 U열째의 회로(MP)에는 화소 영역(P[n-t+1, m-s+1])에 포함되는 화상 데이터(g[n-t+1, m-s+1] 내지 g[n, m])가 유지되는 것으로 한다.
일례로서, 어레이부(ALP)의 1행째 1열째의 회로(MP)에는 g[1, 1]가 유지되고, 어레이부(ALP)의 s행째 1열째의 회로(MP)에는 g[1, s]가 유지되고, 어레이부(ALP)의 (t-1)s+1행째 1열째의 회로(MP)에는 g[t, 1]가 유지되고, 어레이부(ALP)의 t×s행째 1열째의 회로(MP)에는 g[t, s]가 유지되는 것으로 한다. 마찬가지로, 일례로서 어레이부(ALP)의 1행째 U열째의 회로(MP)에는 g[n-t+1, m-s+1]가 유지되고, 어레이부(ALP)의 s행째 U열째의 회로(MP)에는 g[n-t+1, m]가 유지되고, 어레이부(ALP)의 (t-1)s+1행째 U열째의 회로(MP)에는 g[n, m-s+1]가 유지되고, 어레이부(ALP)의 t×s행째 u열째의 회로(MP)에는 g[n, m]가 유지되는 것으로 한다.
어레이부(ALP)의 회로(MP) 각각에 화상 데이터가 유지되어 있을 때, 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에는 합성곱 처리에 사용되는 필터(fil1)에 포함되는 필터값으로서 f1[1, 1] 내지 f1[t, s]이 입력된다.
일례로서, 배선(XLS[1]) 내지 배선(XLS[s]) 각각에는 합성곱 처리에 사용되는 필터(fil1)에 포함되는 f1[1, 1] 내지 f1[1, s]이 입력된다. 또한, 배선(XLS[(t-1)s+1]) 내지 배선(XLS[t×s]) 각각에는 f1[t, 1] 내지 f1[t, s]이 입력된다. 즉, 배선(XLS[1]) 내지 배선(XLS[t×s]) 각각에는 도 68의 (A) 및 도 69의 합성곱 처리에서 사용되는 필터(fil1)에 포함되는 필터값이 입력된다.
앞의 실시형태에서 설명한 바와 같이, 회로(MP)에 제 1 데이터(본 설명에서의 화상 데이터)가 유지되어 있을 때, 배선(XLS)으로부터 제 2 데이터(본 설명에서의 필터값)가 입력됨으로써 제 1 데이터와 제 2 데이터의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과는 배선(OL)에 흐르는 전류의 양과 배선(OLB)에 흐르는 전류의 양의 차분에 따라 결정된다.
따라서, 어레이부(ALP)의 1열째에서는 화상 데이터의 화소 영역(P[1, 1])에 포함되는 화상 데이터와, 가중치 필터(fil1)(f1[1, 1] 내지 f1[t, s])의 적화 연산이 수행된다. 구체적으로는, 어레이부(ALP)의 1열째에 위치하는 회로(MP)로부터 배선(OL[1]) 및 배선(OLB[1])을 통하여 회로(ACTF[1])에 전류가 흐른다. 또한, 상기 적화 연산의 결과를 데이터(D1[1, 1])로 하였을 때, 데이터(D1[1, 1])는 배선(OL[1]) 및 배선(OLB[1]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 도 73에서는 활성화 함수가 실시된 데이터(D1[1, 1])를 AF(D1[1, 1])로 하고, 편의상 회로(ACTF[1])로부터 AF(D1[1, 1])를 출력하는 모습을 나타내었다.
또한, 마찬가지로 어레이부(ALP)의 H열째에서는 화상 데이터의 화소 영역(PH)에 포함되는 화상 데이터와, 가중치 필터(fil1)(f1[1, 1] 내지 f1[t, s])의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과를 데이터(D1[PH])로 하였을 때, 데이터(D1[PH])는 배선(OL[H]) 및 배선(OLB[H]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 어레이부(ALP)의 U열째에서는 화상 데이터의 화소 영역(P[n-t+1, m-s+1])에 포함되는 화상 데이터와, 가중치 필터(fil1)(f1[1, 1] 내지 f1[t, s])의 적화 연산이 수행된다. 또한, 상기 적화 연산의 결과를 데이터(D1[n-t+1, m-s+1])로 하였을 때, 데이터(D1[n-t+1, m-s+1])는 배선(OL[U]) 및 배선(OLB[U]) 각각에 흐르는 전류의 양의 차분에 따른 값이 된다. 또한, 도 73에서는 활성화 함수가 실시된 데이터(D1[PH]) 및 데이터(D1[n-t+1, m-s+1])를 각각 AF(D1[PH]) 및 AF(D1[n-t+1, m-s+1])로 하고, 편의상 회로(ACTF[h])로부터 AF(D1[PH])를 출력하고, 회로(ACTF[u])로부터 AF(D1[n-t+1, m-s+1])를 출력하는 모습을 나타내었다.
또한, 데이터(D1[1, 1]) 내지 데이터(D1[n-t+1, m-s+1]) 각각은 식(4.2)을 사용하여 나타낼 수 있다.
또한, 도 73에 나타낸 연산 회로(110)에서는 회로(XLD)가 가중치 필터(fil1)에 포함되는 필터값으로서 f1[1, 1] 내지 f1[t, s] 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력하는 예를 나타내었지만, 회로(XLD)는 가중치 필터(fil1)를 다른 가중치 필터로 순차적으로 전환하고 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력하는 구성으로 하여도 좋다.
예를 들어, 도 74에 나타낸 연산 회로(110)에 대하여 생각한다. 도 74의 연산 회로(110)에서는 도 73의 연산 회로(110)에 있어서 어레이부(ALP)의 H열째의 회로(MP)만을 도시하였다. 또한, 도 74의 연산 회로(110)에서는 회로(XLD)가 순차적으로 출력하는 가중치 필터(fil1 내지 filu)에 포함되는 필터값에 대하여 도시하였다.
회로(XLD)는 일례로서 첫 번째 적화 연산을 수행할 때 가중치 필터(fil1)에 포함되는 필터값으로서 f1[1, 1] 내지 f1[t, s] 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력한다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 H열째에서 필터(fil1)와 화소 영역(PH)에 포함되는 화상 데이터의 적화 연산의 결과인 데이터(D1[PH])를 생성한다. 또한, 동시에 어레이부(ALP)의 1열째에서 가중치 필터(fil1)와 g[1, 1] 내지 g[t, s]의 적화 연산의 결과인 데이터(D1[1, 1])를 생성하고, 어레이부(ALP)의 U열째에서 필터(fil1)와 g[n-t+1, m-s+1] 내지 g[n, m]의 적화 연산의 결과인 데이터(D1[n-t+1, m-s+1])를 생성한다.
이어서, 두 번째 적화 연산을 수행할 때, 회로(XLD)는 가중치 필터(fil2)(도시하지 않았음)에 포함되는 필터값으로서 f2[1, 1] 내지 f2[t, s] 각각을 배선(XLS[1]) 내지 배선(XLS[t×s])에 출력한다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 H열째에서 필터(fil2)와 화소 영역(PH)에 포함되는 화상 데이터의 적화 연산의 결과인 데이터(D2[PH])를 생성한다. 마찬가지로, 연산 회로(110)는 어레이부(ALP)의 1열째에서 필터(fil2)와 g[1, 1] 내지 g[t, s]의 적화 연산의 결과인 데이터(D2[1, 1])를 생성하고, 연산 회로(110)는 어레이부(ALP)의 U열째에서 필터(fil2)와 g[n-t+1, m-s+1] 내지 g[n, m]의 적화 연산의 결과인 데이터(D2[n-t+1, m-s+1])를 생성한다.
즉, 적화 연산을 한 번 수행할 때마다 회로(XLD)로부터 출력하는 가중치 필터를 변경함으로써, 가중치 필터마다 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각과의 적화 연산의 결과를 출력할 수 있다. 여기서, 가중치 필터(fil1 내지 filu)를 회로(XLD)로부터 순차적으로 출력함으로써, 화소 영역(P[1, 1]) 내지 화소 영역(P[n-s+1, m-t+1]) 각각에 대하여 필터(fil1) 내지 필터(filu)의 합성곱 처리를 수행할 수 있다. 이에 의하여, 연산 회로(110)는 어레이부(ALP)의 1열째에서 화소 영역(P[1, 1])과 필터(fil1) 내지 필터(filu) 각각의 적화 연산의 결과인 데이터(D1[1, 1]) 내지 데이터(Du[1, 1])를 생성한다. 마찬가지로, 연산 회로(110)는 어레이부(ALP)의 H열째에서 화소 영역(PH)과 필터(fil1) 내지 필터(filu) 각각의 적화 연산의 결과인 데이터(D1[PH]) 내지 데이터(Du[PH])를 생성하고, 또한 어레이부(ALP)의 U열째에서 화소 영역(P[n-s+1, m-t+1])과 필터(fil1) 내지 필터(filu)의 적화 연산의 결과인 데이터(D1[n-s+1, m-t+1]) 내지 데이터(Du[n-s+1, m-t+1])를 생성한다.
이에 의하여, 도 69에 나타낸 처리와 마찬가지로, 화상 데이터에 포함되는 g[1, 1] 내지 g[n, m]에 대한 합성곱 처리를 수행할 수 있다.
<반도체 장치의 구성예>
상기 동작예에서는 연산 회로(110)를 사용하여 합성곱 처리를 수행하는 동작에 대하여 설명하였지만, 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 및 연산 회로(170)를 사용하여도 화상에 대한 합성곱 처리를 수행할 수 있다.
또한, 상술한 연산 회로에 있어서 회로(MP)에서의 가중치 필터의 필터값(또는 화상 데이터)의 유지는, 실시형태 1에서 설명한 트랜지스터(M1)의 소스-드레인 사이에 흐르는 전류의 양을 설정하는 방법, 실시형태 2에서 설명한 SRAM, NOSRAM을 사용한 방법 등으로 하여도 좋다.
또한, 합성곱 처리, 신경망 등의 연산은 앞의 실시형태에서 설명한 연산 회로 및 상기 연산 회로에 포함되는 회로(MP) 이외의 회로를 사용하여 수행할 수도 있다. 여기서, 앞의 실시형태에서 취급한 회로 이외에 합성곱 처리, 신경망 등의 연산이 가능한 회로에 대하여 설명한다.
도 75의 (A)는 앞의 실시형태에서는 설명하지 않은 회로(MP)의 구성의 일례이다. 도 75의 (A)에 나타낸 회로(MP)는 다른 회로(MP)와 마찬가지로 제 1 데이터(가중 계수 또는 가중치 필터의 필터값(또는 화상 데이터))를 유지할 수 있다. 또한, 도 75의 (A)에 나타낸 회로(MP)는 예를 들어 도 2 내지 도 4, 도 12 등의 연산 회로의 회로(MP)에 적용할 수 있는 회로이다.
도 75의 (A)의 회로(MP)에 있어서, 회로(MC)는 회로(HC), 트랜지스터(M3), 및 트랜지스터(M4)를 가진다. 또한, 회로(HC)는 부하 회로(LC)와 트랜지스터(M8)를 가진다.
도 75의 (A)의 회로(MP)의 회로(MC)에서, 부하 회로(LC)의 제 1 단자는 트랜지스터(M8)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자와, 트랜지스터(M4)의 제 1 단자에 전기적으로 접속되고, 부하 회로(LC)의 제 2 단자는 배선(VL)에 전기적으로 접속된다. 또한 트랜지스터(M8)의 제 1 단자는 배선(IL)에 전기적으로 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(OL)에 전기적으로 접속되고, 트랜지스터(M4)의 제 2 단자는 배선(OLB)에 전기적으로 접속된다. 또한, 트랜지스터(M8)의 게이트는 배선(WL)에 전기적으로 접속되고, 트랜지스터(M3)의 게이트는 배선(X1L)에 전기적으로 접속되고, 트랜지스터(M4)의 게이트는 배선(X2L)에 전기적으로 접속되어 있다.
도 75의 (A)에 나타낸 배선(X1L) 및 배선(X2L)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(X1L[i]) 및 배선(X2L[i])으로 할 수 있다. 또한, 도 75의 (A)에 나타낸 배선(WL)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(WLS[i])으로 할 수 있다. 또한, 도 75의 (A)에 나타낸 배선(IL) 및 배선(ILB)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(IL[j]) 및 배선(IL[j])으로 할 수 있다. 또한, 도 75의 (A)에 나타낸 배선(OL) 및 배선(OLB)은 예를 들어 도 3에 나타낸 연산 회로(120)의 배선(OL[j]) 및 배선(OLB[j])으로 할 수 있다.
또한, 도 75의 (A)의 회로(MP)의 회로(MCr)는 회로(MC)와 거의 같은 회로 구성을 가진다. 그러므로 회로(MCr)가 가지는 회로 소자에서는 회로(MC)가 가지는 회로 소자와 구별하기 위하여 부호에 "r"를 붙였다. 또한, 트랜지스터(M8r)의 제 1 단자는 배선(ILB)에 전기적으로 접속되고, 트랜지스터(M3r)의 제 2 단자는 배선(OLB)에 전기적으로 접속되고, 트랜지스터(M4r)의 제 2 단자는 배선(OL)에 전기적으로 접속되어 있다.
또한, 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M8), 트랜지스터(M3r), 트랜지스터(M4r), 및 트랜지스터(M8r)의 각각의 구성에 대해서는 다른 부분에 기재된 트랜지스터(M3), 트랜지스터(M4), 트랜지스터(M8), 트랜지스터(M3r), 트랜지스터(M4r), 및 트랜지스터(M8r)의 설명을 참조한다.
여기서 배선(VL), 배선(VLr)은 정전압(VCNS)을 공급하는 배선으로서 기능한다. VCNS로서는 예를 들어, 접지 전위(GND), 또는 부하 회로(LC)와 부하 회로(LCr)를 정상적으로 동작시키는 범위의 저전위로 할 수 있다.
부하 회로(LC), 부하 회로(LCr)는 일례로서, 제 1 단자와 제 2 단자 사이의 저항값을 변화시킬 수 있는 회로이다. 부하 회로(LC), 부하 회로(LCr)의 제 1 단자와 제 2 단자 사이의 저항값을 변화시킴으로써, 부하 회로(LC), 부하 회로(LCr)의 제 1 단자와 제 2 단자 사이에 흐르는 전류의 양을 변화시킬 수 있다.
여기서 도 75의 (A)의 회로(MP)에서, 부하 회로(LC), 부하 회로(LCr)의 제 1 단자와 제 2 단자 사이의 저항값을 변경하는 방법에 대하여 설명한다. 우선, 배선(X1L), 배선(X2L) 각각에 저레벨 전위를 입력하여 트랜지스터(M3), 트랜지스터(M3r), 트랜지스터(M4), 트랜지스터(M4r)를 오프 상태로 한다. 다음으로, 배선(WL)에 고레벨 전위를 입력하여 트랜지스터(M8), 트랜지스터(M8r)를 온 상태로 하고, 배선(IL)(배선(ILB))의 전위를 변화시킴으로써, 부하 회로(LC)(부하 회로(LCr))의 제 1 단자와 제 2 단자 사이의 저항값을 설정한다. 예를 들어, 부하 회로(LC)(부하 회로(LCr))의 제 1 단자와 제 2 단자 사이의 저항값을 리셋하기 위한 전위를 배선(IL)(배선(ILB))에 입력하고, 그 후에 부하 회로(LC)(부하 회로(LCr))의 제 1 단자와 제 2 단자 사이의 저항값이 원하는 값이 되는 전위를 배선(IL)(배선(ILB))에 입력하는 방법 등이 있다. 부하 회로(LC)(부하 회로(LCr))의 제 1 단자와 제 2 단자 사이의 저항값을 원하는 값으로 설정한 후, 배선(WL)에 저레벨 전위를 입력하여 트랜지스터(M8), 트랜지스터(M8r)를 오프 상태로 하면 좋다.
부하 회로(LC) 및 부하 회로(LCr)로서는 예를 들어 도 76의 (A)에 도시한 바와 같이, ReRAM(Resistive Random Access Memory) 등에 포함되는 저항 변화 소자(VR)를 사용할 수 있다. 또한, 부하 회로(LC) 및 부하 회로(LCr)로서는 예를 들어 도 76의 (B)에 도시한 바와 같이, MRAM(Magnetoresistive Random Access Memory) 등에 포함되는 MTJ(Magnetic Tunnel Junction) 소자(MR)를 포함하는 부하 회로(LC)로 할 수 있다. 또한 부하 회로(LC) 및 부하 회로(LCr)로서는, 예를 들어 도 76의 (C)에 도시한 바와 같이 상변화 메모리(PCM) 등에 사용되는 상변화 재료가 포함되는 저항 소자(본 명세서 등에서는 편의상, 상변화 메모리(PCM)라고 부름)를 사용할 수 있다.
또한, 부하 회로(LC) 및 부하 회로(LCr)로서는 예를 들어 도 76의 (D)에 도시한 바와 같이 FeRAM(Ferroelectric Random Access Memory) 등에 사용되는 한 쌍의 전극에 끼워진 강유전체 커패시터(FEC)를 사용할 수 있다. 도 76의 (D)에서는 강유전체 커패시터(FEC)의 제 1 단자는 배선(VL)에 전기적으로 접속되고, 강유전체 커패시터(FEC)의 제 2 단자는 트랜지스터(M8)의 제 2 단자와, 트랜지스터(M3)의 제 1 단자(도 76의 (D)에는 도시하지 않고 도 75의 (A)에 도시하였음)와, 트랜지스터(M4)의 제 1 단자(도 76의 (D)에는 도시하지 않고 도 75의 (A)에 도시하였음)에 전기적으로 접속되어 있다.
또한, 이 경우 배선(VL)은 정전압을 공급하는 배선이 아니라, 강유전체 커패시터의 강유전체막을 분극시키거나 또는 강유전체막의 분극을 반전시키기 위한 플레이트선으로서 기능한다.
강유전체 커패시터(FEC)에 제 1 데이터를 기록하는 경우, 일례로서 트랜지스터(M8)를 온 상태로 하고, 배선(IL) 및 배선(VL)에 전압을 인가하고, 강유전체 커패시터(FEC)에 포함되는 강유전체막을 분극시킴으로써 기록이 수행된다. 또한, 강유전체 커패시터(FEC)로부터 제 1 데이터를 판독하는 경우, 제 2 데이터에 따른 전압을 배선(X1L) 및 배선(X2L)에 입력하고, 트랜지스터(M3) 및 트랜지스터(M4)를 온 상태 또는 오프 상태로 한 후에 배선(VL)에 펄스 전압을 인가함으로써 판독이 수행된다. 강유전체 커패시터(FEC)는 배선(VL)으로부터의 펄스 전압에 의하여 분극 반전이 일어났는지 여부에 따라 제 1 데이터가 "0"인지 "1"인지를 판정한다. 강유전체 커패시터(FEC)는 강유전체막에서 분극 반전이 일어났을 때 트랜지스터(M3)를 통하여 배선(OL)에 전류가 흐르거나, 또는 트랜지스터(M4)를 통하여 배선(OLB)에 전류가 흐른다. 배선(OL) 및 배선(OLB)에 흐르는 전류의 양은 예를 들어 적분 회로(또는 전류 전하(IQ) 변환 회로)의 구성을 가지는 회로(ACTF)를 사용함으로써 취득할 수 있다.
이상에 의하여, 도 75의 (A)의 회로(MP)를 사용함으로써 앞의 실시형태에서 설명한 연산 회로에 포함되는 회로(MP)와 마찬가지로, 제 1 데이터와 제 2 데이터의 곱의 결과를 배선(OL) 및 배선(OLB)에 전류량으로서 출력할 수 있다. 또한, 앞의 실시형태에서 설명한 연산 회로와 마찬가지로, 복수의 회로(MP)를 배선(OL) 및 배선(OLB)을 따라 전기적으로 접속함으로써 복수의 회로(MP)로부터 출력된 전류의 총합이 배선(OL) 및 배선(OLB)에 흐른다. 배선(OL) 및 배선(OLB)에 흐르는 전류의 양의 차이에 의하여, 회로(MP)에 유지된 제 1 데이터와 회로(MP)에 입력된 제 2 데이터의 적화의 값을 산출할 수 있다.
또한 본 발명의 일 형태에 따른 부하 회로(LC) 및 부하 회로(LCr)를 사용한 회로(MP)는 도 75의 (A)에 나타낸 구성에 한정되지 않고, 상황에 따라 도 75의 (A)의 회로(MP)의 구성을 변경할 수 있다. 도 75의 (A)의 회로(MP)의 변경예로서는, 도 75의 (A)의 회로(MP)에 배선(IL)과, 배선(ILB)과, 트랜지스터(M8)와, 트랜지스터(M8r)를 제공하지 않는 회로 구성으로 할 수 있다. 도 75의 (B)는 상기 회로 구성을 나타낸 회로도이고, 예를 들어 도 7, 도 11, 도 14 등에 나타낸 연산 회로의 회로(MP)에 적용할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치의 구성예, 및 앞의 실시형태에서 설명한 반도체 장치에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 77은 앞의 실시형태에서 설명한 반도체 장치의 일례이고, 상기 반도체 장치는 트랜지스터(300)와, 트랜지스터(500)와, 용량 소자(600)를 가진다. 또한, 도 78의 (A)에는 트랜지스터(500)의 채널 길이 방향의 단면도를 나타내고, 도 78의 (B)에는 트랜지스터(500)의 채널 폭 방향의 단면도를 나타내고, 도 78의 (C)에는 트랜지스터(300)의 채널 폭 방향의 단면도를 나타내었다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 작고, 또한 고온에서도 전계 효과 이동도가 변화되기 어려운 특성을 가진다. 트랜지스터(500)를 반도체 장치, 예를 들어 앞의 실시형태에서 설명한 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 연산 회로(170) 등에 포함되는 트랜지스터에 적용함으로써, 고온에서도 동작 능력이 저하되기 어려운 반도체 장치를 실현할 수 있다. 특히 오프 전류가 작은 특성을 이용하여 트랜지스터(500)를 예를 들어 트랜지스터(M2), 트랜지스터(M7), 트랜지스터(M8), 트랜지스터(M9) 등에 적용함으로써 회로(HC), 회로(HCS) 등에 기록한 전위를 장시간 유지할 수 있다.
트랜지스터(500)는 예를 들어 트랜지스터(300) 위쪽에 제공되고, 용량 소자(600)는 예를 들어 트랜지스터(300) 및 트랜지스터(500) 위쪽에 제공되어 있다. 또한 용량 소자(600)는, 앞의 실시형태에서 설명한 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 연산 회로(170) 등에 포함되는 용량 소자 등으로 할 수 있다. 또한 회로 구성에 따라서는 도 77에 나타낸 용량 소자(600)는 반드시 제공하지 않아도 된다.
트랜지스터(300)는 기판(310) 위에 제공되고, 소자 분리층(312), 도전체(316), 절연체(315), 기판(310)의 일부로 이루어지는 반도체 영역(313), 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 또한 트랜지스터(300)는 예를 들어 앞의 실시형태에서 설명한 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 연산 회로(170) 등에 포함되는 트랜지스터 등에 적용할 수 있다. 구체적으로는, 예를 들어 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E)에 나타낸 회로(ACTF)가 가지는 콤퍼레이터(CMPa), 콤퍼레이터(CMPb), 연산 증폭기(OPa), 연산 증폭기(OPb) 등에 포함되는 트랜지스터로 할 수 있다. 또한 도 77에서는 트랜지스터(300)의 게이트가 용량 소자(600)의 한 쌍의 전극을 통하여 트랜지스터(500)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 구성을 나타내었지만, 연산 회로(110), 연산 회로(120), 연산 회로(130), 연산 회로(140), 연산 회로(150), 연산 회로(160), 연산 회로(170) 등의 구성에 따라서는 트랜지스터(300)의 소스 및 드레인 중 한쪽이 용량 소자(600)의 한 쌍의 전극을 통하여 트랜지스터(500)의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 구성으로 하여도 좋고, 또한 트랜지스터(300)의 소스 및 드레인 중 한쪽이 용량 소자(600)의 한 쌍의 전극을 통하여 트랜지스터(500)의 게이트에 전기적으로 접속되는 구성으로 하여도 좋고, 또한 트랜지스터(300)의 각 단자는 트랜지스터(500)의 각 단자, 용량 소자(600)의 각 단자에 전기적으로 접속되지 않는 구성으로 하여도 좋다.
또한 기판(310)으로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판)을 사용하는 것이 바람직하다.
트랜지스터(300)는 도 78의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대되어 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소), GaN(질화 갈륨) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄, 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐, 알루미늄 등의 금속 재료를 적층하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
소자 분리층(312)은 기판(310) 위에 형성된 복수의 트랜지스터들을 분리하기 위하여 제공되어 있다. 소자 분리층은 예를 들어 LOCOS(Local Oxidation of Silicon)법, STI(Shallow Trench Isolation)법, 메사 분리(mesa isolation)법 등을 사용하여 형성할 수 있다.
또한 도 77에 나타낸 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고 회로 구성, 구동 방법 등에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어, 트랜지스터(300)는 도 78의 (C)에 나타낸 FIN형이 아니라 플레이너형 구조로 하여도 좋다. 또한, 예를 들어 반도체 장치를 OS 트랜지스터만으로 이루어진 단극성 회로로 하는 경우, 도 79에 나타낸 바와 같이, 트랜지스터(300)의 구성을, 산화물 반도체를 사용한 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한 트랜지스터(500)의 자세한 사항에 대해서는 후술한다.
또한 도 79에서 트랜지스터(300)는 기판(310A) 위에 제공되어 있지만, 이 경우에는 기판(310A)으로서 도 77의 반도체 장치의 기판(310)과 마찬가지로 반도체 기판을 사용하여도 좋다. 또한 기판(310A)으로서는, 예를 들어 SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 가지는 기판, 텅스텐 기판, 텅스텐 포일을 가지는 기판, 가요성 기판, 접합 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등을 사용할 수 있다. 유리 기판의 일례로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서는 아크릴 등의 합성 수지 등이 있다. 또는 일례로서는 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등이 있다. 또는 일례로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 또는 종이류 등이 있다.
도 77에 나타낸 트랜지스터(300)에서는 절연체(320), 절연체(322), 절연체(324), 절연체(326)가 기판(310) 측으로부터 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
또한 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 절연체(320) 및 절연체(322)로 덮여 있는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
또한 절연체(324)에는 기판(310) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소의 이탈량은 TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)와 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 통틀어 동일한 부호가 부여되는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선과 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328), 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄, 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
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절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 77에서 절연체(350), 절연체(352), 및 절연체(354)가 절연체(326) 및 도전체(330) 위에 순차적으로 적층되어 제공된다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성된다. 도전체(356)는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)로서는 절연체(324)와 마찬가지로 수소, 물 등의 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 절연체(352) 및 절연체(354)로서는 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소, 물 등의 불순물에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(350)의 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)에 접하는 구조인 것이 바람직하다.
또한 절연체(354) 및 도전체(356) 위에는 절연체(360)와, 절연체(362)와, 절연체(364)가 순차적으로 적층되어 있다.
절연체(360)로서는 절연체(324) 등과 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(360)에는, 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(362) 및 절연체(364)는 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 절연체(362) 및 절연체(364)로서는 절연체(324)와 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(362) 및/또는 절연체(364)에는, 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한 절연체(360), 절연체(362), 및 절연체(364)의 각각에서, 일부의 도전체(356)와 중첩되는 영역에 개구부가 형성되고, 상기 개구부를 매립하도록 도전체(366)가 제공된다. 또한 도전체(366)는 절연체(362) 위에도 형성된다. 도전체(366)는 일례로서 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
절연체(364) 및 도전체(366) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소, 수소 등에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다.
예를 들어, 절연체(510) 및 절연체(514)에는 예를 들어 기판(310) 또는 트랜지스터(300)가 제공되는 영역 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(500)에 대한 보호막으로서 사용하는 데 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518) 및 트랜지스터(500)를 구성하는 도전체(예를 들어 도 78의 (A) 및 (B)에 나타낸 도전체(503)) 등이 매립되어 있다. 또한 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)에 접하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공된다.
도 78의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 위의 절연체(516)와, 절연체(514) 또는 절연체(516)에 매립되도록 배치된 도전체(503)(도전체(503a) 및 도전체(503b))와, 절연체(516) 위 및 도전체(503) 위의 절연체(522)와, 절연체(522) 위의 절연체(524)와, 절연체(524) 위의 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 도전체(542a)와, 도전체(542a) 위의 절연체(571a)와, 산화물(530b) 위의 도전체(542b)와, 도전체(542b) 위의 절연체(571b)와, 산화물(530b) 위의 절연체(552)와, 절연체(552) 위의 절연체(550)와, 절연체(550) 위의 절연체(554)와, 절연체(554) 위에 위치하고 산화물(530b)의 일부와 중첩되는 도전체(560)(도전체(560a) 및 도전체(560b))와, 절연체(522), 절연체(524), 산화물(530a), 산화물(530b), 도전체(542a), 도전체(542b), 절연체(571a), 및 절연체(571b) 위에 배치되는 절연체(544)를 가진다. 여기서, 도 78의 (A) 및 (B)에 나타낸 바와 같이 절연체(552)는 절연체(522)의 상면, 절연체(524)의 측면, 산화물(530a)의 측면, 산화물(530b)의 측면 및 상면, 도전체(542)의 측면, 절연체(571)의 측면, 절연체(544)의 측면, 절연체(580)의 측면, 및 절연체(550)의 하면과 접한다. 또한, 도전체(560)의 상면의 높이는 절연체(554)의 상부, 절연체(550)의 상부, 절연체(552)의 상부, 및 절연체(580)의 상면의 높이와 실질적으로 일치한다. 또한, 절연체(574)는 도전체(560)의 상면, 절연체(552)의 상부, 절연체(550)의 상부, 절연체(554)의 상부, 및 절연체(580)의 상면 중 적어도 일부와 접한다.
절연체(580) 및 절연체(544)에는 산화물(530b)에 도달하는 개구가 제공된다. 상기 개구 내에 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)가 배치되어 있다. 또한, 트랜지스터(500)의 채널 길이 방향에서 절연체(571a) 및 도전체(542a)와, 절연체(571b) 및 도전체(542b) 사이에 도전체(560), 절연체(552), 절연체(550), 및 절연체(554)가 제공되어 있다. 절연체(554)는 도전체(560)의 측면에 접하는 영역과, 도전체(560)의 밑면에 접하는 영역을 가진다.
산화물(530)은 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)을 가지는 것이 바람직하다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물이 확산되는 것을 억제할 수 있다.
또한 트랜지스터(500)에서는 산화물(530a)과 산화물(530b)의 2층이 적층되는 구성을 가지는 산화물(530)을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(530b)을 단층으로 또는 3층 이상의 적층 구조로 하여도 좋고, 산화물(530a) 및 산화물(530b) 각각이 적층 구조를 가져도 좋다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(503)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능한다. 또한 절연체(552), 절연체(550), 및 절연체(554)는 제 1 게이트 절연체로서 기능하고, 절연체(522) 및 절연체(524)는 제 2 게이트 절연체로서 기능한다. 또한, 게이트 절연체는 게이트 절연층 또는 게이트 절연막이라고 부르는 경우도 있다. 또한 도전체(542a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(542b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한, 산화물(530)에서 도전체(560)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
여기서, 도 78의 (A)에서의 채널 형성 영역 근방의 확대도를 도 80의 (A)에 나타내었다. 산화물(530b)에 산소가 공급됨으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 채널 형성 영역이 형성된다. 따라서, 도 80의 (A)에 나타낸 바와 같이, 산화물(530b)은 트랜지스터(500)의 채널 형성 영역으로서 기능하는 영역(530bc)과, 영역(530bc)을 사이에 두고 제공되며 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)을 가진다. 영역(530bc)은 적어도 일부가 도전체(560)와 중첩된다. 바꿔 말하면, 영역(530bc)은 도전체(542a)와 도전체(542b) 사이의 영역에 제공된다. 영역(530ba)은 도전체(542a)와 중첩하여 제공되어 있고, 영역(530bb)은 도전체(542b)와 중첩하여 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(530bc)은 영역(530ba) 및 영역(530bb)보다 산소 결손(본 명세서 등에서는 금속 산화물 중의 산소 결손을 VO(oxygen vacancy)라고 부르는 경우가 있음)이 적고, 또는 불순물 농도가 낮기 때문에, 캐리어 농도가 낮은 고저항 영역이다. 따라서, 영역(530bc)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다.
금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 채널이 형성되는 영역에 불순물 또는 산소 결손(VO)이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산소 결손(VO) 근방의 수소가 산소 결손(VO)에 들어가 결함(이하 VOH라고 부르는 경우가 있음)을 형성하여, 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 따라서 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다.
또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 산소 결손(VO)이 많거나 또는 수소, 질소, 금속 원소 등의 불순물 농도가 높은 것에 의하여, 캐리어 농도가 증가되어 저저항화된 영역이다. 즉, 영역(530ba) 및 영역(530bb)은 영역(530bc)과 비교하여 캐리어 농도가 높고 저항이 낮은 n형 영역이다.
여기서, 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱더 바람직하고, 1×1012cm-3 미만인 것이 나아가 더욱더 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한 캐리어 농도가 영역(530ba) 및 영역(530bb)의 캐리어 농도와 동등하거나 이보다 낮으며, 영역(530bc)의 캐리어 농도와 동등하거나 이보다 높은 영역이 영역(530bc)과 영역(530ba) 또는 영역(530bb) 사이에 형성되어도 좋다. 즉, 상기 영역은 영역(530bc)과 영역(530ba) 또는 영역(530bb)의 접합 영역으로서 기능한다. 상기 접합 영역은 수소 농도가 영역(530ba) 및 영역(530bb)의 수소 농도와 동등하거나, 또는 이보다 낮으며, 영역(530bc)의 수소 농도와 동등하거나, 또는 이보다 높은 경우가 있다. 또한 상기 접합 영역은 산소 결손이 영역(530ba) 및 영역(530bb)의 산소 결손과 동등하거나, 또는 이보다 적으며, 영역(530bc)의 산소 결손과 동등하거나, 또는 이보다 많은 경우가 있다.
또한 도 80의 (A)에서 영역(530ba), 영역(530bb), 및 영역(530bc)이 산화물(530b)에 형성되는 예에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 상기 각 영역이 산화물(530b)뿐만 아니라 산화물(530a)에도 형성되어도 좋다.
또한 산화물(530)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
트랜지스터(500)에서는, 채널 형성 영역을 포함하는 산화물(530)(산화물(530a) 및 산화물(530b))에, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)로서 예를 들어 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
여기서, 산화물(530b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
이와 같이, 산화물(530b) 아래에 산화물(530a)을 배치함으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물 및 산소가 확산되는 것을 억제할 수 있다.
또한 산화물(530a) 및 산화물(530b)이 산소 외에 공통된 원소를 가짐으로써(주성분으로 함으로써), 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(530a)과 산화물(530b) 사이의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아 높은 온 전류를 얻을 수 있다.
산화물(530b)은 결정성을 가지는 것이 바람직하다. 특히, 산화물(530b)로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지고, 불순물, 결함(예를 들어, 산소 결손(VO) 등)이 적은 금속 산화물이다. 특히, 금속 산화물의 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어, 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이 CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서 CAAC-OS를 포함하는 금속 산화물은 물리적 성질이 안정적이다. 그러므로 CAAC-OS를 포함하는 금속 산화물은 열에 강하고 신뢰성이 높다.
산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 떨어질 우려가 있다. 또한 산소 결손 근방의 수소가 산소 결손에 들어가 결함(VOH)을 형성하여, 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 따라서 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 바꿔 말하면 산화물 반도체 내의 채널이 형성되는 영역은 캐리어 농도가 저감되고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
한편, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함한 절연체를 산화물 반도체의 근방에 제공하고 열 처리를 수행함으로써, 상기 절연체로부터 산화물 반도체에 산소가 공급되어 산소 결손 및 VOH를 저감할 수 있다. 다만 소스 영역 또는 드레인 영역에 과잉량의 산소가 공급되면, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하가 일어날 우려가 있다. 또한 소스 영역 또는 드레인 영역에 공급되는 산소가 기판 면 내에서 편재함으로써, 트랜지스터를 포함한 반도체 장치의 특성에 편차가 생긴다.
따라서 산화물 반도체 내에서 채널 형성 영역으로서 기능하는 영역(530bc)은 캐리어 농도가 저감되고, i형 또는 실질적으로 i형인 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 캐리어 농도가 높고, n형인 것이 바람직하다. 즉 산화물 반도체의 영역(530bc)의 산소 결손 및 VOH를 저감하고, 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되지 않도록 하는 것이 바람직하다.
그러므로 본 실시형태에서는 산화물(530b) 위에 도전체(542a) 및 도전체(542b)를 제공한 상태로, 산소를 포함한 분위기에서 마이크로파 처리를 수행하여, 영역(530bc)의 산소 결손 및 VOH를 저감한다. 여기서, 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용한 처리를 말한다.
산소를 포함한 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하고, 상기 산소 플라스마를 작용시킬 수 있다. 이때, 마이크로파 또는 RF 등의 고주파를 영역(530bc)에 조사할 수도 있다. 플라스마, 마이크로파 등의 작용에 의하여, 영역(530bc)의 VOH를 분단하고, 수소 H를 영역(530bc)에서 제거하고, 산소 결손 VO를 산소로 보전할 수 있다. 즉 영역(530bc)에서 "VOH→H+VO"라는 반응이 일어나, 영역(530bc)의 수소 농도를 저감할 수 있다. 따라서, 영역(530bc) 내의 산소 결손 및 VOH를 저감하여 캐리어 농도를 저하시킬 수 있다.
또한 산소를 포함한 분위기에서 마이크로파 처리를 수행하는 경우, 마이크로파 또는 RF 등의 고주파, 산소 플라스마 등의 작용은 도전체(542a) 및 도전체(542b)에 의하여 차폐되므로, 영역(530ba) 및 영역(530bb)에는 미치지 않는다. 또한 산소 플라스마의 작용은 산화물(530b) 및 도전체(542)를 덮어 제공된 절연체(571) 및 절연체(580)에 의하여 저감할 수 있다. 이에 의하여, 마이크로파 처리를 수행하는 경우에 영역(530ba) 및 영역(530bb)에서 VOH가 저감되지 않고 과잉량의 산소가 공급되지 않기 때문에, 캐리어 농도가 저하되는 것을 방지할 수 있다.
또한, 절연체(552)가 되는 절연막의 성막 후 또는 절연체(550)가 되는 절연막의 성막 후에 산소를 포함하는 분위기에서 마이크로파 처리를 수행하는 것이 바람직하다. 이와 같이 절연체(552) 또는 절연체(550)를 통하여 산소를 포함한 분위기에서 마이크로파 처리를 수행함으로써, 영역(530bc) 내에 산소를 효율적으로 주입할 수 있다. 또한, 절연체(552)를 도전체(542)의 측면 및 영역(530bc)의 표면에 접하도록 배치함으로써, 영역(530bc)으로 필요한 양 이상의 산소가 주입되는 것을 억제하고, 도전체(542)의 측면이 산화되는 것을 억제할 수 있다. 또한, 절연체(550)가 되는 절연막의 성막 시에 도전체(542)의 측면이 산화되는 것을 억제할 수 있다.
또한 영역(530bc) 내에 주입되는 산소는 산소 원자, 산소 분자, 산소 라디칼(O라디칼이라고도 하는, 홀전자(unpaired electron)를 가지는 원자 또는 분자, 혹은 이온) 등 다양한 형태를 가진다. 또한 영역(530bc) 내에 주입되는 산소는 상술한 형태 중 어느 하나 또는 복수를 가지면 좋고, 특히 산소 라디칼인 것이 적합하다. 그러므로 절연체(552) 및 절연체(550)의 막질을 향상시킬 수 있기 때문에, 트랜지스터(500)의 신뢰성이 향상된다.
이와 같이 하여, 산화물 반도체의 영역(530bc)에서 선택적으로 산소 결손 및 VOH를 제거하여, 영역(530bc)을 i형 또는 실질적으로 i형으로 할 수 있다. 또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되는 것을 억제하고, n형을 유지할 수 있다. 이에 의하여, 트랜지스터(500)의 전기 특성의 변동을 억제하여, 기판 면 내에서의 트랜지스터(500)의 전기 특성의 편차를 적게 할 수 있다.
상기 구성으로 함으로써, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
또한 도 78의 (B)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향의 단면에서 보았을 때, 산화물(530b)의 측면과 산화물(530b)의 상면 사이에 만곡면을 가져도 좋다. 즉 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(542)와 중첩되는 영역의 산화물(530b)의 막 두께보다 작거나, 또는 상기 만곡면을 가지지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은, 구체적으로는 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이와 같은 형상으로 함으로써, 산화물(530b)에 대한 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)의 피복성을 높일 수 있다.
산화물(530)은 화학 조성이 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(530a)에 사용하는 금속 산화물에서 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다.
또한 산화물(530b)은 CAAC-OS 등 결정성을 가지는 산화물인 것이 바람직하다. CAAC-OS 등 결정성을 가지는 산화물은 불순물 및 결함(산소 결손 등)이 적고 결정성이 높으며 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극이 산화물(530b)로부터 산소를 추출하는 것을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(500)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
여기서, 산화물(530a)과 산화물(530b)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(530a)과 산화물(530b)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b)이 산소 외에 공통된 원소를 주성분으로서 가짐으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-M-Zn 산화물인 경우, 산화물(530a)로서 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 인듐 산화물 등을 사용하여도 좋다.
구체적으로는, 산화물(530a)로서, In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(530b)로서, In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성을 가지는 금속 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
또한 금속 산화물을 스퍼터링법에 의하여 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
또한, 도 78의 (A) 등에 나타낸 바와 같이, 산화물(530)의 상면 및 측면에 접하여 산화 알루미늄 등으로 형성되는 절연체(552)를 제공함으로써 산화물(530)과 절연체(552)의 계면 및 그 근방에 산화물(530)에 포함되는 인듐이 편재되는 경우가 있다. 이에 의하여, 산화물(530)의 표면 근방의 원자수비가 인듐 산화물 또는 In-Zn 산화물의 원자수비에 가깝게 된다. 이와 같이 산화물(530), 특히 산화물(530b)의 표면 근방의 인듐의 원자수비가 커짐으로써 트랜지스터(500)의 전계 효과 이동도를 향상시킬 수 있다.
산화물(530a) 및 산화물(530b)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터, 또는 트랜지스터(500)의 위쪽으로부터 트랜지스터(500)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물을 투과시키기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한 본 명세서에서 배리어 절연막이란, 배리어성을 가지는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어, 절연체(512), 절연체(544), 및 절연체(576)로서는, 수소 배리어성이 더 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한 예를 들어 절연체(514), 절연체(571), 절연체(574), 및 절연체(581)에, 수소를 포획 및 고착하는 기능이 높은 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(512) 및 절연체(514)를 통하여 기판 측으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는, 물, 수소 등의 불순물이 절연체(581)보다 외측에 배치되어 있는 층간 절연막 등으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(524) 등에 포함되는 산소가 절연체(512) 및 절연체(514)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(580) 등에 포함되는 산소가 절연체(574) 등을 통하여 트랜지스터(500)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(500)를 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(512), 절연체(514), 절연체(571), 절연체(544), 절연체(574), 절연체(576), 및 절연체(581)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)에 비정질 구조를 가지는 산화물을 사용하는 것이 바람직하다. 예를 들어, AlOx(x는 0보다 큰 임의의 수), 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이와 같은 비정질 구조를 가지는 금속 산화물에서는, 산소 원자가 댕글링 본드(dangling bond)를 가지고, 상기 댕글링 본드로 수소를 포획 또는 고착하는 성질을 가지는 경우가 있다. 이와 같은 비정질 구조를 가지는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용함으로써 또는 트랜지스터(500)의 주위에 제공함으로써, 트랜지스터(500)에 포함되는 수소, 또는 트랜지스터(500)의 주위에 존재하는 수소를 포획 또는 고착할 수 있다. 특히 트랜지스터(500)의 채널 형성 영역에 포함되는 수소를 포획 또는 고착하는 것이 바람직하다. 비정질 구조를 가지는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조인 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어 있어도 좋다. 또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조를 가져도 좋다. 예를 들어, 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 성막 가스에 수소를 포함하는 분자를 사용하지 않아도 되기 때문에, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 수소 농도를 저감할 수 있다. 또한 성막 방법은 스퍼터링법에 한정되는 것이 아니고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 적절히 사용하여도 좋다.
또한, 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 낮게 하는 것이 바람직한 경우가 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 실질적으로 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(512), 절연체(544), 및 절연체(576)가 도전체(503), 도전체(542), 도전체(560) 등의 차지 업을 완화할 수 있는 경우가 있다. 절연체(512), 절연체(544), 및 절연체(576)의 저항률은, 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한, 절연체(516), 절연체(574), 절연체(580), 및 절연체(581)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(516), 절연체(580), 및 절연체(581)로서, 산화 실리콘, 산화질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
또한, 절연체(581)는 일례로서 층간막, 평탄화막 등으로서 기능하는 절연체로 하는 것이 바람직하다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 여기서 도전체(503)는 절연체(516)에 형성된 개구에 매립되어 제공되는 것이 바람직하다. 또한, 도전체(503)의 일부가 절연체(514)에 매립되는 경우가 있다.
도전체(503)는 도전체(503a) 및 도전체(503b)를 가진다. 도전체(503a)는 상기 개구의 밑면 및 측벽에 접하여 제공된다. 도전체(503b)는 도전체(503a)에 형성된 오목부에 매립되도록 제공된다. 여기서 도전체(503b)의 상부의 높이는 도전체(503a)의 상부의 높이 및 절연체(516)의 상부의 높이와 실질적으로 일치한다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(503a)에, 수소의 확산을 저감하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(503b)에 포함되는 수소 등의 불순물이 절연체(524) 등을 통하여 산화물(530)로 확산되는 것을 방지할 수 있다. 또한, 도전체(503a)에 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(503b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(503a)로서는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(503a)에는 질화 타이타늄을 사용하면 좋다.
또한 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(503b)에는 텅스텐을 사용하면 좋다.
도전체(503)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 그 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 더 크게 하고, 오프 전류를 저감하는 것이 가능해진다. 따라서, 도전체(503)에 음의 전위를 인가하는 경우, 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 도전체(503)의 전기 저항률은 상기 도전체(503)에 인가하는 전위를 고려하여 설계되고, 도전체(503)의 막 두께는 상기 전기 저항률에 따라 설정된다. 또한 절연체(516)의 막 두께는 도전체(503)와 거의 같다. 여기서, 도전체(503)의 설계상 허용되는 범위에서 도전체(503) 및 절연체(516)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(516)의 막 두께를 얇게 함으로써, 절연체(516) 내에 포함되는 수소 등의 불순물의 절대량을 저감할 수 있기 때문에, 상기 불순물이 산화물(530)로 확산되는 것을 저감할 수 있다.
또한 도전체(503)는 상면에서 보았을 때 산화물(530)에서 도전체(542a) 및 도전체(542b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히 도 78의 (B)에 나타낸 바와 같이, 도전체(503)는 산화물(530a) 및 산화물(530b)의 채널 폭 방향의 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(530)의 채널 폭 방향에서의 측면의 외측에서, 도전체(503)와 도전체(560)는 절연체를 개재하여 중첩되는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(560)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(503)의 전계로, 산화물(530)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성이 높아진, 바꿔 말하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
또한 도 78의 (B)에 나타낸 바와 같이, 도전체(503)를 연장시켜 배선으로서도 기능시킨다. 다만 이에 한정되지 않고, 도전체(503) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(503)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(503)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(500)에서는 도전체(503a) 및 도전체(503b)가 적층된 구성을 가지는 도전체(503)를 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(503)는 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
절연체(522) 및 절연체(524)는 게이트 절연체로서 기능한다.
절연체(522)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 더 억제하는 기능을 가지는 것이 바람직하다.
절연체(522)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터 기판 측으로의 산소의 방출, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 확산 등을 억제하는 층으로서 기능한다. 따라서 절연체(522)를 제공함으로써, 수소 등의 불순물이 트랜지스터(500)의 내측으로 확산되는 것을 억제하고, 산화물(530) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 도전체(503)가 절연체(524) 및 산화물(530) 중 적어도 하나에 포함되는 산소와 반응하는 것을 억제할 수 있다.
또는 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(522)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시킨 것을 사용하여도 좋다.
또한, 절연체(522)로서는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄 등 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한, 절연체(522)로서 타이타늄산 지르콘산 염(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등 유전율이 높은 물질을 사용할 수 있는 경우도 있다.
산화물(530)에 접하는 절연체(524)에는 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다.
또한 트랜지스터(500)의 제작 공정에서, 산화물(530)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는, 예를 들어 100℃이상 600℃ 이하, 더 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이 경우, 산화물(530)에 산소를 공급함으로써, 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(530)에 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(530) 내의 산소 결손을 수복(修復)하는 반응, 바꿔 말하면 "VO+O→null"이라는 반응을 촉진시킬 수 있다. 또한 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이로써, 산화물(530) 내에 잔존한 수소가 산소 결손과 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(522) 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 다른 재료로 이루어지는 적층 구조이어도 좋다. 또한 절연체(524)는 산화물(530a)과 중첩하여 섬 형상으로 형성되어도 좋다. 이 경우 절연체(544)가 절연체(524)의 측면 및 절연체(522)의 상면에 접하는 구성이 된다.
도전체(542a) 및 도전체(542b)는 산화물(530b)의 상면에 접하여 제공된다. 도전체(542a) 및 도전체(542b)는 각각 트랜지스터(500)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(542)(도전체(542a) 및 도전체(542b))에는, 예를 들어 탄탈럼을 포함한 질화물, 타이타늄을 포함한 질화물, 몰리브데넘을 포함한 질화물, 텅스텐을 포함한 질화물, 탄탈럼 및 알루미늄을 포함한 질화물, 타이타늄 및 알루미늄을 포함한 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함한 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 산화물(530b) 등에 포함되는 수소가 도전체(542a) 또는 도전체(542b)로 확산되는 경우가 있다. 특히 도전체(542a) 및 도전체(542b)에 탄탈럼을 포함하는 질화물을 사용함으로써, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)로 확산되기 쉽고, 확산된 수소는 도전체(542a) 또는 도전체(542b)가 가지는 질소와 결합되는 경우가 있다. 즉, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)에 흡수되는 경우가 있다.
또한, 도전체(542)의 측면과 도전체(542)의 상면 사이에 만곡면이 형성되지 않는 것이 바람직하다. 상기 만곡면이 형성되지 않는 도전체(542)로 함으로써, 채널 폭 방향의 단면에서의 도전체(542)의 단면적을 크게 할 수 있다. 이에 의하여, 도전체(542)의 도전율을 크게 하여, 트랜지스터(500)의 온 전류를 크게 할 수 있다.
절연체(571a)는 도전체(542a)의 상면에 접하여 제공되고, 절연체(571b)는 도전체(542b)의 상면에 접하여 제공되어 있다. 절연체(571)는 적어도 산소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(571)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(571)는 절연체(580)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(571)에는 예를 들어 질화 실리콘 등의 실리콘을 포함하는 질화물을 사용하면 좋다. 또한 절연체(571)는 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 그 경우, 절연체(571)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 사용하면 좋다. 특히 절연체(571)에 비정질 구조를 가지는 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(544)는 절연체(524), 산화물(530a), 산화물(530b), 도전체(542), 및 절연체(571)를 덮도록 제공된다. 절연체(544)는 수소를 포획 및 고착하는 기능을 가지는 것이 바람직하다. 그 경우, 절연체(544)는 질화 실리콘 또는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 포함하는 것이 바람직하다. 또한, 예를 들어 절연체(544)로서 산화 알루미늄과, 상기 산화 알루미늄 위의 질화 실리콘의 적층막을 사용하여도 좋다.
상술한 바와 같은 절연체(571) 및 절연체(544)를 제공함으로써, 산소에 대한 배리어성을 가지는 절연체로 도전체(542)를 감쌀 수 있다. 즉, 절연체(524) 및 절연체(580)에 포함되는 산소가 도전체(542)로 확산되는 것을 방지할 수 있다. 이로써, 절연체(524) 및 절연체(580)에 포함되는 산소에 의하여 도전체(542)가 직접 산화되어 저항률이 증대되고 온 전류가 저감되는 것을 억제할 수 있다.
절연체(552)는 게이트 절연체의 일부로서 기능한다. 절연체(552)로서는, 산소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 절연체(552)로서는, 상술한 절연체(574)에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(552)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(552)로서 산화 알루미늄을 사용한다. 이 경우, 절연체(552)는 적어도 산소와 알루미늄을 가지는 절연체가 된다.
도 78의 (B)에 나타낸 바와 같이, 절연체(552)는 산화물(530b)의 상면 및 측면, 산화물(530a)의 측면, 절연체(524)의 측면, 및 절연체(522)의 상면에 접하여 제공된다. 즉, 산화물(530a), 산화물(530b), 및 절연체(524)에서 도전체(560)와 중첩되는 영역은 채널 폭 방향의 단면에 있어서 절연체(552)로 덮여 있다. 이에 의하여, 열처리 등을 수행하였을 때 산화물(530a) 및 산화물(530b)에서 산소가 이탈되는 것을, 산소에 대한 배리어성을 가지는 절연체(552)로 차단할 수 있다. 따라서, 산화물(530a) 및 산화물(530b)에 산소 결손(VO)이 형성되는 것을 저감할 수 있다. 이에 의하여, 영역(530bc)에 형성되는 산소 결손(VO) 및 VOH를 저감할 수 있다. 따라서, 트랜지스터(500)의 전기 특성의 양호하게 하여 신뢰성을 향상시킬 수 있다.
또한, 반대로 절연체(580) 및 절연체(550) 등에 과잉량의 산소가 포함되어도 상기 산소가 산화물(530a) 및 산화물(530b)에 지나치게 공급되는 것을 억제할 수 있다. 따라서, 영역(530bc)을 통하여 영역(530ba) 및 영역(530bb)이 지나치게 산화되고, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으키는 것을 억제할 수 있다.
또한, 도 78의 (A)에 나타낸 바와 같이, 절연체(552)는 도전체(542), 절연체(571), 및 절연체(580) 각각의 측면에 접하여 제공된다. 따라서, 도전체(542)의 측면이 산화되어 상기 측면에 산화막이 형성되는 것을 저감할 수 있다. 이에 의하여, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하가 일어나는 것을 억제할 수 있다.
또한, 절연체(552)는 절연체(554), 절연체(550), 및 도전체(560)와 함께 절연체(580) 등에 형성된 개구에 제공할 필요가 있다. 트랜지스터(500)를 미세화하는 데에 있어서, 절연체(552)의 막 두께는 얇은 것이 바람직하다. 절연체(552)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 1.0nm 이하, 3.0nm 이하, 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(552)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한, 절연체(552)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(552)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
절연체(552)를 상술한 바와 같이 얇은 막 두께로 성막하기 위해서는, ALD법을 사용하여 성막하는 것이 바람직하다. ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등이 있다. PEALD법에서는 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있어 바람직한 경우가 있다.
ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막할 수 있고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 따라서, 절연체(552)를 절연체(580) 등에 형성된 개구의 측면 등에 피복성 좋게, 상술한 바와 같은 얇은 막 두께로 성막할 수 있다.
또한 ALD법에서 사용하는 전구체에는 탄소 등이 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
절연체(550)는 게이트 절연체의 일부로서 기능한다. 절연체(550)는 절연체(552)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(550)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다. 이 경우, 절연체(550)는 적어도 산소와 실리콘을 가지는 절연체가 된다.
절연체(550)는 절연체(524)와 마찬가지로, 절연체(550) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 또는 0.5nm 이상으로 하는 것이 바람직하고, 또한 15.0nm 이하 또는 20nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
도 78의 (A) 및 (B) 등에서는 절연체(550)를 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 도 80의 (B)에 나타낸 바와 같이 절연체(550)를 절연체(550a)와, 절연체(550a) 위의 절연체(550b)의 2층의 적층 구조로 하여도 좋다.
도 80의 (B)에 나타낸 바와 같이, 절연체(550)를 2층의 적층 구조로 하는 경우, 아래층인 절연체(550a)는 산소가 투과하기 쉬운 절연체를 사용하여 형성되고, 위층인 절연체(550b)는 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(550a)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다. 즉, 산화물(530)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(550a)에 포함되는 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 예를 들어 절연체(550a)는 상술한 절연체(550)에 사용할 수 있는 재료를 사용하여 제공되고, 절연체(550b)로서는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(550b)로서 산화 하프늄을 사용한다. 이 경우, 절연체(550b)는 적어도 산소와 하프늄을 가지는 절연체가 된다. 또한, 절연체(550b)의 막 두께는 0.5nm 이상 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550b)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
또한 절연체(550a)에 산화 실리콘, 산화질화 실리콘 등을 사용하는 경우, 절연체(550b)에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(550a)와 절연체(550b)의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다. 따라서, 절연체(550)의 절연 내압을 높일 수 있다.
절연체(554)는 게이트 절연체의 일부로서 기능한다. 절연체(554)로서는, 수소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 이에 의하여, 도전체(560)에 포함되는 수소 등의 불순물이 절연체(550) 및 산화물(530b)로 확산되는 것을 억제할 수 있다. 절연체(554)로서는, 상술한 절연체(576)에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어 절연체(554)로서 PEALD법으로 성막한 질화 실리콘을 사용하면 좋다. 이 경우, 절연체(554)는 적어도 질소와 실리콘을 가지는 절연체가 된다.
또한, 절연체(554)가 산소에 대한 배리어성을 더 가져도 좋다. 이에 의하여, 절연체(550)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다.
또한, 절연체(554)는 절연체(552), 절연체(550), 및 도전체(560)와 함께 절연체(580) 등에 형성된 개구에 제공할 필요가 있다. 트랜지스터(500)를 미세화하는 데에 있어서, 절연체(554)의 막 두께는 얇은 것이 바람직하다. 절연체(554)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(554)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한, 절연체(554)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(554)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
도전체(560)는 트랜지스터(500)의 제 1 게이트 전극으로서 기능한다. 도전체(560)는 도전체(560a)와, 도전체(560a) 위에 배치된 도전체(560b)를 가지는 것이 바람직하다. 예를 들어 도전체(560a)는 도전체(560b)의 밑면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한, 도 78의 (A) 및 (B)에 나타낸 바와 같이, 도전체(560)의 상부의 높이의 위치는 절연체(550)의 상부의 높이의 위치와 실질적으로 일치한다. 또한 도 78의 (A) 및 (B)에서는 도전체(560)는 도전체(560a)와 도전체(560b)의 2층 구조로서 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한, 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소에 의하여 도전체(560b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과, 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한 트랜지스터(500)에서는 도전체(560)가 절연체(580) 등에 형성된 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(560)를 이와 같이 형성함으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 도전체(560)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 78의 (B)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향에서, 절연체(522)의 밑면을 기준으로 하였을 때 도전체(560)에서 산화물(530b)과 중첩되지 않는 영역의 밑면의 높이는 산화물(530b)의 밑면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(560)가 절연체(550) 등을 개재하여 산화물(530b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(560)의 전계를 산화물(530b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(500)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다. 절연체(522)의 밑면을 기준으로 하였을 때의, 산화물(530a) 및 산화물(530b)과 도전체(560)가 중첩되지 않는 영역에서의 도전체(560)의 밑면의 높이와, 산화물(530b)의 밑면의 높이의 차이는 0nm 이상, 3nm 이상, 또는 5nm 이상으로 하는 것이 바람직하고, 또한 20nm 이하, 50nm 이하, 또는 100nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다.
절연체(580)는 절연체(544) 위에 제공되고, 절연체(550) 및 도전체(560)가 제공되는 영역에 개구가 형성되어 있다. 또한 절연체(580)의 상면은 평탄화되어도 좋다.
층간막으로서 기능하는 절연체(580)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(580)는 예를 들어 절연체(516)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(580)는 절연체(580) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 예를 들어 절연체(580)에는 산화 실리콘, 산화질화 실리콘 등의 실리콘을 포함하는 산화물을 적절히 사용하면 좋다.
절연체(574)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 또한, 절연체(574)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(574)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 이 경우, 절연체(574)는 적어도 산소와 알루미늄을 가지는 절연체가 된다. 절연체(512)와 절연체(581) 사이의 영역 내에서, 절연체(580)에 접하여, 수소 등의 불순물을 포획하는 기능을 가지는 절연체(574)를 제공함으로써, 절연체(580) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정값으로 할 수 있다. 특히 절연체(574)에 비정질 구조를 가지는 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(576)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(576)는 절연체(574) 위에 배치된다. 절연체(576)로서는, 질화 실리콘 또는 질화산화 실리콘 등, 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(576)로서 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(576)를 스퍼터링법으로 성막함으로써, 밀도가 높은 질화 실리콘막을 형성할 수 있다. 또한 절연체(576)로서, 스퍼터링법으로 성막된 질화 실리콘 위에 PEALD법 또는 CVD법으로 성막된 질화 실리콘을 더 적층하여도 좋다.
또한, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 한쪽은 플러그로서 기능하는 도전체(540a)에 전기적으로 접속되고, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 다른 쪽은 도전체(540b)에 전기적으로 접속되어 있다. 또한, 본 명세서 등에서는 도전체(540a) 및 도전체(540b)를 통틀어 도전체(540)라고 부른다.
도전체(540a)는 일례로서 도전체(542a)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542a)와 중첩되는 영역에서 도 78의 (A)에 나타낸 절연체(571), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 77에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540a)는 상기 개구부의 내측에 제공되어 있다. 또한, 도전체(540b)는 일례로서 도전체(542b)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542b)와 중첩되는 영역에서 도 78의 (A)에 나타낸 절연체(571), 절연체(544), 절연체(580) 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 77에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540b)는 상기 개구부의 내측에 제공되어 있다. 또한, 절연체(582) 및 절연체(586)에 대해서는 후술한다.
또한, 도 78의 (A)에 나타낸 바와 같이, 도전체(542a)와 중첩되는 영역의 개구부의 측면과 도전체(540a) 사이에는 불순물에 대한 배리어성을 가지는 절연체로서 절연체(541a)를 제공하여도 좋다. 마찬가지로, 도전체(542b)와 중첩되는 영역의 개구부의 측면과 도전체(540b) 사이에는 불순물에 대하여 배리어성을 가지는 절연체로서 절연체(541b)를 제공하여도 좋다. 또한, 본 명세서 등에서는 절연체(541a) 및 절연체(541b)를 통틀어 절연체(541)라고 부른다.
도전체(540a) 및 도전체(540b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(540a) 및 도전체(540b)는 적층 구조로 하여도 좋다.
또한 도전체(540)를 적층 구조로 하는 경우, 절연체(574), 절연체(576), 절연체(581), 절연체(580), 절연체(544), 및 절연체(571)의 근방에 배치되는 제 1 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 또한 절연체(576)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연체(541a) 및 절연체(541b)로서는 절연체(544) 등에 사용할 수 있는 배리어 절연막을 사용하면 좋다. 예를 들어 절연체(541a) 및 절연체(541b)로서는 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(541a) 및 절연체(541b)는 절연체(574), 절연체(576), 및 절연체(571)에 접하여 제공되기 때문에, 절연체(580) 등에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 방지할 수 있다.
절연체(541a) 및 절연체(541b)를 도 78의 (A)에 나타낸 바와 같이 적층 구조로 하는 경우, 절연체(580) 등의 개구의 내벽에 접하는 제 1 절연체와, 그 내측의 제 2 절연체로서는 산소에 대한 배리어 절연막과, 수소에 대한 배리어 절연막을 조합한 것을 사용하는 것이 바람직하다.
예를 들어, 제 1 절연체로서 ALD법으로 성막된 산화 알루미늄을 사용하고, 제 2 절연체로서 PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 이와 같은 구성으로 함으로써, 도전체(540)의 산화를 억제하고, 또한 도전체(540)에 수소가 혼입되는 것을 저감할 수 있다.
또한 트랜지스터(500)에서 절연체(541)의 제 1 절연체와 절연체(541)의 제 2 절연체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 절연체(541)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서 도전체(540)의 제 1 도전체와 도전체(540)의 제 2 도전체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(540)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
또한, 도 77에 나타낸 바와 같이, 도전체(540a)의 상부 및 도전체(540b)의 상부에 접하여 배선으로서 기능하는 도전체(610), 도전체(612) 등을 배치하여도 좋다. 도전체(610), 도전체(612)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 도 77, 도 78의 (A), (B), 및 도 79에 나타낸 트랜지스터(500)에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 상황에 따라 변경하여도 좋다.
예를 들어, 도 77, 도 78의 (A), (B), 및 도 79에 나타낸 트랜지스터(500)는 도 81에 나타낸 구성으로 하여도 좋다. 도 81의 트랜지스터는 산화물(543a) 및 산화물(543b)을 가지는 점에서 도 77, 도 78의 (A), (B), 및 도 79에 나타낸 트랜지스터(500)와 다르다. 또한, 본 명세서 등에서는 산화물(543a) 및 산화물(543b)을 통틀어 산화물(543)이라고 부른다. 또한, 도 81의 트랜지스터의 채널 폭 방향의 단면의 구성은, 도 78의 (B)에 나타낸 트랜지스터(500)의 단면과 같은 구성으로 할 수 있다.
산화물(543a)은 산화물(530b)과 도전체(542a) 사이에 제공되고, 산화물(543b)은 산화물(530b)과 도전체(542b) 사이에 제공된다. 여기서, 산화물(543a)은 산화물(530b)의 상면 및 도전체(542a)의 하면에 접하는 것이 바람직하다. 또한, 산화물(543b)은 산화물(530b)의 상면 및 도전체(542b)의 하면에 접하는 것이 바람직하다.
산화물(543)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극 또는 드레인 전극으로서 기능하는 도전체(542)와 산화물(530b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(543)을 배치함으로써, 도전체(542)와 산화물(530b) 사이의 전기 저항이 저감되어 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(500)의 전기 특성, 전계 효과 이동도, 및 신뢰성을 향상시킬 수 있다.
또한, 산화물(543)로서 원소 M을 포함한 금속 산화물을 사용하여도 좋다. 특히 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한, 산화물(543)은 산화물(530b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(543)에는 산화 갈륨을 사용하여도 좋다. 또한 산화물(543)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는, 산화물로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(530b)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한, 산화물(543)의 막 두께는 0.5nm 이상 또는 1nm 이상인 것이 바람직하고, 또한 2nm 이하, 3nm 이하, 또는 5nm 이하인 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 또한 산화물(543)은 결정성을 가지는 것이 바람직하다. 산화물(543)이 결정성을 가지는 경우, 산화물(530) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(543)이 육방정 등의 결정 구조를 가지면, 산화물(530) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
절연체(581) 위에는 절연체(582)가 제공되고, 절연체(582) 위에는 절연체(586)가 제공되어 있다.
절연체(582)에는 산소, 수소 등에 대한 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
또한, 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
이어서, 도 77 및 도 79에 나타낸 반도체 장치에 포함되는 용량 소자(600) 및 그 주변의 배선 또는 플러그에 대해서 설명한다. 또한, 도 77 및 도 79에 나타낸 트랜지스터(500)의 위쪽에는 용량 소자(600)와, 배선 및/또는 플러그가 제공되어 있다.
용량 소자(600)는 일례로서 도전체(610)와, 도전체(620)와, 절연체(630)를 가진다.
도전체(540a) 및 도전체(540b) 중 한쪽, 도전체(546), 및 절연체(586) 위에는 도전체(610)가 제공되어 있다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 가진다.
또한, 도전체(540a) 또는 도전체(540b) 중 다른 쪽 및 절연체(586) 위에는 도전체(612)가 제공된다. 도전체(612)는 트랜지스터(500)와, 위쪽에 제공할 수 있는 회로 소자, 배선, 단자 등을 전기적으로 접속하는 플러그, 배선, 단자 등으로서의 기능을 가진다. 구체적으로는, 예를 들어 도전체(612)는 앞의 실시형태에서 설명한 연산 회로(110) 등에서의 배선(IL) 또는 배선(ILB)으로 할 수 있다.
또한 도전체(612) 및 도전체(610)는 동시에 형성하여도 좋다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 77에서는, 도전체(612) 및 도전체(610)를 단층 구조로서 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(586), 도전체(610) 위에는 절연체(630)가 제공되어 있다. 절연체(630)는 용량 소자(600)의 한 쌍의 전극 사이에 끼워지는 유전체로서 기능한다.
절연체(630)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 지르코늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
또한, 예를 들어 절연체(630)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다. 상기 구성으로 하면, 용량 소자(600)에서는 고유전율(high-k)의 절연체를 가지므로 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가지므로 절연 내력이 향상되기 때문에, 용량 소자(600)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또는 절연체(630)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 또한 절연체(630)로서는 하프늄과 지르코늄이 포함되는 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용하는 유전체의 박막화로 인하여 트랜지스터, 용량 소자의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체 및 용량 소자에 사용하는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감 및 용량 소자의 용량 확보가 가능해진다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 도전체(620)는 용량 소자(600)의 한 쌍의 전극 중 다른 쪽으로서의 기능을 가진다. 또한, 예를 들어 도전체(620)는 앞의 실시형태에서 설명한 연산 회로(110) 등에서의 배선(XLS)으로 할 수 있다.
또한 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리), Al(알루미늄) 등을 사용하면 좋다. 또한, 예를 들어 도전체(620)에는 도전체(610)에 적용할 수 있는 재료를 사용할 수 있다. 또한, 도전체(620)는 단층 구조가 아니라 2층 이상의 적층 구조로 하여도 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)로서는, 예를 들어 트랜지스터(500)가 제공되는 영역으로 수소, 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
절연체(640) 위에는 절연체(650)가 제공되어 있다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 그러므로 절연체(650)에는, 예를 들어 절연체(322)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 도 77 및 도 79에 나타낸 용량 소자(600)는 플레이너형으로 하였지만, 용량 소자의 형상은 이에 한정되지 않는다. 용량 소자(600)는 플레이너형이 아니라 예를 들어 실린더형으로 하여도 좋다.
또한, 용량 소자(600) 위쪽에 배선층을 제공하여도 좋다. 예를 들어, 도 77에 있어서 절연체(411), 절연체(412), 절연체(413), 및 절연체(414)가 절연체(650)의 위쪽에 순차적으로 제공되어 있다. 또한, 절연체(411), 절연체(412), 및 절연체(413)에는 플러그 또는 배선으로서 기능하는 도전체(416)가 제공되어 있는 구성을 나타내었다. 또한, 도전체(416)는 일례로서 후술하는 도전체(660)와 중첩되는 영역에 제공할 수 있다.
또한, 절연체(630), 절연체(640), 및 절연체(650)에는 도전체(612)와 중첩되는 영역에 개구부가 제공되고, 상기 개구부를 매립하도록 도전체(660)가 제공되어 있다. 도전체(660)는 상술한 배선층에 포함되는 도전체(416)에 전기적으로 접속되는 플러그, 배선으로서 기능한다.
절연체(411) 및 절연체(414)로서는, 예를 들어 절연체(324) 등과 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(411) 및 절연체(414)로서는 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(412) 및 절연체(413)로서는, 예를 들어 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다.
또한 도전체(612) 및 도전체(416)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에 본 실시형태에서 설명한 본 구조를 적용함으로써, 상기 트랜지스터의 전기 특성의 변동을 억제함과 동시에 신뢰성을 향상시킬 수 있다. 또는 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치를 미세화 또는 고집적화할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하 산화물 반도체라고도 함)에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여, 도 82의 (A)를 사용하여 설명한다. 도 82의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과 Ga과 Zn을 포함한 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 82의 (A)에 나타낸 바와 같이, 산화물 반도체는 "Amorphous(무정형)"와, "Crystalline(결정성)"과, "Crystal(결정)"로 크게 분류된다. 또한 "Amorphous"에는 completely amorphous가 포함된다. 또한 "Crystalline"에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다(excluding single crystal and poly crystal). 또한 "Crystalline"의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"에는 single crystal 및 poly crystal이 포함된다.
또한 도 82의 (A)에 나타낸 굵은 테두리 내의 구조는 "Amorphous(무정형)"와 "Crystal(결정)"의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)", "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, "Crystalline"으로 분류되는 CAAC-IGZO막을 GIXD(Grazing-Incidence XRD) 측정하여 얻어지는 XRD 스펙트럼을 도 82의 (B)에 나타내었다(가로축은 2θ[deg.]를 나타내고, 세로축은 강도(Intensity)를 임의 단위(a.u.)로 나타냄). 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 82의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 나타낸다. 또한 도 82의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 82의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 82의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 82의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 82의 (C)에 나타내었다. 도 82의 (C)는 기판에 대하여 전자선을 평행하게 입사시키는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 82의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 전자 회절법에서는 프로브 직경을 1nm로 하여 전자 회절이 수행된다.
도 82의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한 산화물 반도체는 결정 구조에 주목한 경우, 도 82의 (A)와는 다른 분류가 되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역이다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역 각각은 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 가지는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 가지는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는 c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자 회절 패턴에서 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 상기 변형에서 오각형, 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는 Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입, 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정적이다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 바꿔 말하면 nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는 결정성을 나타내는 피크가 검출되지 않는다. 또한 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재한 재료의 한 구성이다. 또한 아래에서는 금속 산화물에 하나 또는 복수의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비 각각을 [In], [Ga], 및 [Zn]으로 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에 있어서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역으로 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역으로 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과, Ga를 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성 기능을 가지고, 재료의 다른 일부에서는 절연성 기능을 가지고, 재료의 전체로서는 반도체로서의 기능을 가진다. 도전성 기능과 절연성 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더욱 바람직하게는 1×1011cm-3 이하, 더욱더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘 또는 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘 또는 탄소의 농도와 산화물 반도체와의 계면 근방의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치 등이 형성된 반도체 웨이퍼, 및 상기 반도체 장치를 포함한 전자 부품의 일례에 대하여 설명한다.
<반도체 웨이퍼>
먼저, 반도체 장치 등이 형성된 반도체 웨이퍼의 예를 도 83의 (A)를 참조하여 설명한다.
도 83의 (A)에 나타낸 반도체 웨이퍼(4800)는 웨이퍼(4801)와, 웨이퍼(4801)의 상면에 제공된 복수의 회로부(4802)를 가진다. 또한 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 공간(spacing)(4803)이고 다이싱용 영역이다.
반도체 웨이퍼(4800)는, 전(前)공정에 의하여 웨이퍼(4801)의 표면에 복수의 회로부(4802)를 형성함으로써 제작할 수 있다. 또한 그 후에, 웨이퍼(4801)의 복수의 회로부(4802)가 형성된 면과 반대 측의 면을 연삭하여 웨이퍼(4801)를 얇게 하여도 좋다. 이 공정을 통하여, 웨이퍼(4801)의 휨 등을 저감하고 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 공정이 수행된다. 다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 또한 다이싱 공정을 용이하게 수행하기 위하여, 복수의 스크라이브 라인(SCL1)이 평행하게 되고, 복수의 스크라이브 라인(SCL2)이 평행하게 되고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 공간(4803)을 제공하는 것이 바람직하다.
다이싱 공정을 수행함으로써, 도 83의 (B)에 나타낸 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라 낼 수 있다. 칩(4800a)은 웨이퍼(4801a), 회로부(4802), 및 공간(4803a)을 가진다. 또한 공간(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 공간(4803)의 폭이, 스크라이브 라인(SCL1)의 가공 여유 또는 스크라이브 라인(SCL2)의 가공 여유의 폭과 거의 같으면 좋다.
또한 본 발명의 일 형태에 따른 소자 기판의 형상은, 도 83의 (A)에 도시된 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어 소자 기판은 직사각형의 반도체 웨이퍼이어도 좋다. 소자 기판의 형상은, 소자의 제작 공정 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 부품>
도 83의 (C)는 전자 부품(4700)과, 전자 부품(4700)이 실장된 기판(실장 기판(4704))의 사시도이다. 도 83의 (C)에 나타낸 전자 부품(4700)은 몰드(4711) 내에 칩(4800a)을 가진다. 또한 도 83의 (C)에 나타낸 바와 같이, 칩(4800a)은 회로부(4802)가 적층된 구성으로 하여도 좋다. 도 83의 (C)에서는, 전자 부품(4700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(4700)은 몰드(4711)의 외측에 랜드(4712)를 가진다. 랜드(4712)는 전극 패드(4713)에 전기적으로 접속되고, 전극 패드(4713)는 와이어(4714)를 통하여 칩(4800a)에 전기적으로 접속되어 있다. 전자 부품(4700)은 예를 들어 인쇄 기판(4702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되고, 각각이 인쇄 기판(4702) 위에서 전기적으로 접속됨으로써, 실장 기판(4704)이 완성된다.
도 83의 (D)에 전자 부품(4730)의 사시도를 나타내었다. 전자 부품(4730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(4730)에서는 패키지 기판(4732)(인쇄 기판) 위에 인터포저(4731)가 제공되고, 인터포저(4731) 위에 반도체 장치(4735) 및 복수의 반도체 장치(4710)가 제공되어 있다.
전자 부품(4730)은 반도체 장치(4710)를 가진다. 반도체 장치(4710)는 예를 들어 앞의 실시형태에서 설명한 반도체 장치, 광대역 메모리(HBM: High Bandwidth Memory) 등으로 할 수 있다. 또한 반도체 장치(4735)로서는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(4732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(4731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(4731)는 복수의 배선을 가지고, 단자 피치가 다른 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(4731)는 인터포저(4731) 위에 제공된 집적 회로를 패키지 기판(4732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(4731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(4732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저를 사용하는 경우, 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(4731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 또한, 실리콘 인터포저의 배선 형성은 반도체 공정에서 수행할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 용이하다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 일어나기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(4730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(4731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타내는 전자 부품(4730)에서는 반도체 장치(4710)와 반도체 장치(4735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(4730)을 다른 기판에 실장하기 위하여, 패키지 기판(4732)의 바닥 부분에 전극(4733)을 제공하여도 좋다. 도 83의 (D)에서는 전극(4733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(4732)의 바닥 부분에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(4733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(4732)의 바닥 부분에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(4730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 가지는 전자 기기의 일례에 대하여 설명한다. 또한 도 84에는, 상기 반도체 장치를 가지는 전자 부품(4700)이 각 전자 기기에 포함되어 있는 상태를 도시하였다.
[휴대 전화]
도 84에 나타낸 정보 단말기(5500)는 정보 단말기의 일종인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
정보 단말기(5500)는, 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 제공된 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문, 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다. 또한, 예를 들어 정보 단말기(5500)에 제공되는 촬상 장치(도시하지 않았음)에 의하여 화상을 취득하였을 때, 앞의 실시형태에서 설명한 반도체 장치를 사용함으로써 상기 화상에 대하여 합성곱 처리를 수행할 수 있다. 즉, 상기 화상에 대하여 특징 추출을 수행할 수 있다.
[웨어러블 단말기]
또한 도 84에는 웨어러블 단말기의 일례로서 손목시계형 정보 단말기(5900)가 도시되어 있다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(操作子)(5904), 밴드(5905) 등을 가진다.
웨어러블 단말기는, 상술한 정보 단말기(5500)와 마찬가지로, 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 웨어러블 단말기를 장착한 사람의 건강 상태를 관리하는 애플리케이션, 목적지를 입력하면 최적의 경로를 선택하여 유도하는 내비게이션 시스템 등이 있다.
[정보 단말기]
또한 도 84에는 데스크톱형 정보 단말기(5300)를 도시하였다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 디스플레이(5302)와, 키보드(5303)를 가진다.
데스크톱형 정보 단말기(5300)는, 상술한 정보 단말기(5500)와 마찬가지로, 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다. 또한, 예를 들어 정보 단말기(5500)에 제공되는 촬상 장치(도시하지 않았음)에 의하여 화상을 취득하였을 때, 앞의 실시형태에서 설명한 반도체 장치를 사용함으로써 상기 화상에 대하여 합성곱 처리를 수행할 수 있다. 즉, 상기 화상에 대하여 특징 추출을 수행할 수 있다.
또한 앞에서는 전자 기기의 예로서 스마트폰, 데스크톱용 정보 단말기, 웨어러블 단말기를 각각 도 84에 도시하였지만, 스마트폰, 데스크톱용 정보 단말기, 웨어러블 단말기 외의 정보 단말기를 적용할 수 있다. 스마트폰, 데스크톱형 정보 단말기, 웨어러블 단말기 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
또한 도 84에는 전자 제품의 일례로서 전기 냉동 냉장고(5800)가 도시되어 있다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능, 전기 냉동 냉장고(5800)에 보관되어 있는 식재료에 적합한 온도로 자동으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는, 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH(Induction Heating) 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
또한 도 84에는 게임기의 일례인 휴대용 게임기(5200)를 도시하였다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
또한 도 84에는 게임기의 일례인 거치형 게임기(7500)를 도시하였다. 거치형 게임기(7500)는 본체(7520)와 컨트롤러(7522)를 가진다. 또한 본체(7520)에는 무선 또는 유선으로 컨트롤러(7522)를 접속할 수 있다. 또한 도 84에는 나타내지 않았지만, 컨트롤러(7522)는 게임의 화상을 표시하는 표시부, 버튼 외의 입력 인터페이스가 되는 터치 패널, 스틱, 회전식 손잡이, 슬라이드식 손잡이 등을 가질 수 있다. 또한 컨트롤러(7522)는 도 84에 나타낸 형상에 한정되지 않고, 게임의 장르에 따라 컨트롤러(7522)의 형상을 다양하게 변경하여도 좋다. 예를 들어 FPS(First Person Shooter) 등의 슈팅 게임에서는, 버튼을 트리거로 하고 총의 형상을 가지는 컨트롤러를 사용할 수 있다. 또한 예를 들어 음악 게임 등에서는 악기, 음악 기기 등의 형상을 가지는 컨트롤러를 사용할 수 있다. 또한 거치형 게임기는 컨트롤러를 사용하는 대신에 카메라, 심도 센서, 마이크로폰 등을 가지고, 게임 플레이어의 제스처 및/또는 음성으로 조작하는 형식이어도 좋다.
또한 상술한 게임기의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 헤드 마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
휴대용 게임기(5200)에 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 소비 전력이 낮은 휴대용 게임기(5200)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5200)에 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 가지는 휴대용 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능해진다. 예를 들어, 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동이 변화되는 등의 표현이 가능해진다.
또한 휴대용 게임기(5200)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 84에는, 게임기의 일례로서 휴대용 게임기를 도시하였지만, 본 발명의 일 형태의 전자 기기는 이에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
앞의 실시형태에서 설명한 반도체 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 84에는 이동체의 일례인 자동차(5700)를 도시하였다.
자동차(5700)의 운전석 주변에는, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시할 수 있는 계기판이 제공되어 있다. 또한 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치는 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)로부터의 영상이 표시됨으로써, 필러 등에 가려진 시계, 운전석의 사각 등을 보완할 수 있어, 안전성을 높일 수 있다. 즉 자동차(5700)의 외측에 제공된 촬상 장치가 찍은 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다.
앞의 실시형태에서 설명한 반도체 장치는 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 반도체 장치를 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한 상기 반도체 장치를 도로 안내, 위험 예측 등을 수행하는 시스템에 사용할 수 있다. 상기 표시 장치에 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 위에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 컴퓨터를 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[카메라]
앞의 실시형태에서 설명한 반도체 장치는 카메라에 적용할 수 있다.
도 84에는 촬상 장치의 일례인 디지털 카메라(6240)를 도시하였다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 버튼(6243), 셔터 버튼(6244) 등을 가지고, 디지털 카메라(6240)에는 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한 여기서는 디지털 카메라(6240)를, 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성으로 하였지만, 렌즈(6246)와 하우징(6241)은 일체가 되어 있어도 좋다. 또한 디지털 카메라(6240)를, 스트로보 장치나 뷰파인더 등을 별도로 장착할 수 있는 구성으로 하여도 좋다.
디지털 카메라(6240)에 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 소비 전력이 낮은 디지털 카메라(6240)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 디지털 카메라(6240)에 앞의 실시형태에서 설명한 반도체 장치가 적용됨으로써, 인공 지능을 가지는 디지털 카메라(6240)를 실현할 수 있다. 인공 지능을 이용함으로써, 디지털 카메라(6240)는 얼굴, 물체 등 피사체를 자동으로 인식하는 기능, 상기 피사체에 맞춘 초점 조절, 환경에 맞추어 자동으로 플래시를 터뜨리는 기능, 또는 촬상한 화상을 조색하는 기능 등을 가질 수 있다. 또한, 예를 들어 디지털 카메라(6240)에 의하여 화상을 취득하였을 때, 앞의 실시형태에서 설명한 반도체 장치를 사용함으로써 상기 화상에 대하여 합성곱 처리를 수행할 수 있다. 즉, 상기 화상에 대하여 특징 추출을 수행할 수 있다.
[비디오 카메라]
앞의 실시형태에서 설명한 반도체 장치는 비디오 카메라에 적용할 수 있다.
도 84에는 촬상 장치의 일례인 비디오 카메라(6300)를 도시하였다. 비디오 카메라(6300)는 제 1 하우징(6301), 제 2 하우징(6302), 표시부(6303), 조작 키(6304), 렌즈(6305), 접속부(6306) 등을 가진다. 조작 키(6304) 및 렌즈(6305)는 제 1 하우징(6301)에 제공되어 있고, 표시부(6303)는 제 2 하우징(6302)에 제공되어 있다. 그리고 제 1 하우징(6301)과 제 2 하우징(6302)은 접속부(6306)에 의하여 접속되어 있고, 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도는 접속부(6306)에 의하여 변경할 수 있다. 표시부(6303)에 표시되는 영상을 접속부(6306)에서의 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
비디오 카메라(6300)로 촬영한 영상을 기록하는 경우, 데이터의 기록 형식에 따른 인코드를 수행할 필요가 있다. 인공 지능을 이용함으로써, 비디오 카메라(6300)는, 인코드 시에 인공 지능에 의한 패턴 인식을 할 수 있다. 이 패턴 인식에 의하여, 연속하는 촬상 화상 데이터에 포함되는 인물, 동물, 물체 등의 차분 데이터를 산출하여 데이터를 압축할 수 있다. 또한, 예를 들어 촬상 화상 데이터에 대하여 앞의 실시형태에서 설명한 반도체 장치를 사용하여 합성곱 처리를 수행하여도 좋다.
[PC용 확장 디바이스]
앞의 실시형태에서 설명한 반도체 장치는 PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 85의 (A)에는, 상기 확장 디바이스의 일례로서, 들고 다닐 수 있고, 연산 처리가 가능한 칩이 탑재되고, PC 외부에 장착되는 확장 디바이스(6100)를 나타내었다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus) 등에 의하여 PC에 접속되면, 상기 칩으로 연산 처리를 할 수 있다. 또한 도 85의 (A)에는 들고 다닐 수 있는 형태의 확장 디바이스(6100)를 도시하였지만, 본 발명의 일 형태의 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬 등이 탑재된 비교적 큰 형태의 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 가진다. 기판(6104)은 하우징(6101)에 수납된다. 기판(6104)에는, 앞의 실시형태에서 설명한 반도체 장치 등을 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 칩(6105)(예를 들어 앞의 실시형태에서 설명한 반도체 장치, 전자 부품(4700), 메모리 칩 등), 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
확장 디바이스(6100)를 PC 등에 사용함으로써, 상기 PC의 연산 처리 능력을 높일 수 있다. 이에 의하여, 처리 능력이 부족한 PC에서도, 예를 들어 인공 지능, 동영상 처리 등의 연산을 할 수 있다.
[방송 시스템]
앞의 실시형태에서 설명한 반도체 장치는 방송 시스템에 적용할 수 있다.
도 85의 (B)는 방송 시스템에서의 데이터 전송(傳送)을 모식적으로 나타낸 것이다. 구체적으로는, 도 85의 (B)는 방송국(5680)에서 송신된 전파(방송 신호)가, 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치(도시하지 않았음)를 가지고, 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 85의 (B)에는, 안테나(5650)로서 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110° CS 안테나, CS 안테나 등을 적용할 수도 있다.
전파(5675A), 전파(5675B)는 지상파 방송용 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고 전파(5675B)를 송신한다. 각 가정에서는 안테나(5650)로 전파(5675B)를 수신함으로써 TV(5600)로 지상파 방송을 시청할 수 있다. 또한 방송 시스템은 도 85의 (B)에 나타낸 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등이어도 좋다.
상술한 방송 시스템은, 앞의 실시형태에서 설명한 반도체 장치를 적용하고 인공 지능을 이용한 방송 시스템이어도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때 인코더에 의하여 방송 데이터가 압축되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때 TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터가 복원된다. 인공 지능을 이용함으로써, 예를 들어 인코더의 압축 방법의 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴을 인식할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터를 표시하는 경우에는, 디코더에 의하여 방송 데이터를 복원할 때, 업 컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600)에 대한 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 하면, 상기 녹화 장치에서 사용자의 취향을 인공 지능에 학습시킴으로써, 사용자의 취향에 맞는 프로그램을 자동으로 녹화할 수 있다.
[인증 시스템]
앞의 실시형태에서 설명한 반도체 장치는 인증 시스템에 적용할 수 있다.
도 85의 (C)는 장문 인증 장치를 나타낸 것이고, 하우징(6431), 표시부(6432), 장문 판독부(6433), 배선(6434)을 가진다.
도 85의 (C)에는, 장문 인증 장치가 손(6435)의 장문을 취득하는 상황을 나타내었다. 취득한 장문은 인공 지능을 이용한 패턴 인식 처리가 수행되어, 상기 장문이 본인 것인지 판별할 수 있다. 이에 의하여, 보안성이 높은 인증을 수행하는 시스템을 구축할 수 있다. 또한 본 발명의 일 형태의 인증 시스템은, 장문 인증 장치에 한정되지 않고, 지문, 정맥, 얼굴, 홍채, 성문, 유전자, 체격 등의 생체 정보를 취득하여 생체 인증을 수행하는 장치이어도 좋다.
또한 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
ILD: 회로, WLD: 회로, XLD: 회로, AFP: 회로, ACTF: 회로, MP: 회로, MC: 회로, MCr: 회로, M1: 트랜지스터, M1-2b: 트랜지스터, M1-2br: 트랜지스터, M1-3b: 트랜지스터, M1-3br: 트랜지스터, M1c: 트랜지스터, M1cr: 트랜지스터, M1p: 트랜지스터, M1pr: 트랜지스터, M1r: 트랜지스터, M1s: 트랜지스터, M1sr: 트랜지스터, M1x: 트랜지스터, M1xr: 트랜지스터, M1x-2b: 트랜지스터, M1x-2br: 트랜지스터, M1x-3b: 트랜지스터, M1x-3br: 트랜지스터, M1-2x: 트랜지스터, M1-2xr: 트랜지스터, M1-3x: 트랜지스터, M1-3xr: 트랜지스터, M1-2x-2b: 트랜지스터, M1-2x-2br: 트랜지스터, M1-3x-2b: 트랜지스터, M1-3x-2br: 트랜지스터, M1-2x-3b: 트랜지스터, M1-2x-3br: 트랜지스터, M1-3x-3b: 트랜지스터, M1-3x-3br: 트랜지스터, M2: 트랜지스터, M2r: 트랜지스터, M2s: 트랜지스터, M2sr: 트랜지스터, M2-2b: 트랜지스터, M2-2br: 트랜지스터, M2-3b: 트랜지스터, M2-3br: 트랜지스터, M3: 트랜지스터, M3p: 트랜지스터, M3pr: 트랜지스터, M3r: 트랜지스터, M3s: 트랜지스터, M3sr: 트랜지스터, M3x: 트랜지스터, M3-2b: 트랜지스터, M3-2br: 트랜지스터, M3-2x: 트랜지스터, M3-2xr: 트랜지스터, M3-3b: 트랜지스터, M3-3br: 트랜지스터, M3-3x: 트랜지스터, M3-3xr: 트랜지스터, M4: 트랜지스터, M4p: 트랜지스터, M4pr: 트랜지스터, M4r: 트랜지스터, M4s: 트랜지스터, M4sr: 트랜지스터, M4-2b: 트랜지스터, M4-2br: 트랜지스터, M4-2x: 트랜지스터, M4-2xr: 트랜지스터, M4-3b: 트랜지스터, M4-3br: 트랜지스터, M4-3x: 트랜지스터, M4-3xr: 트랜지스터, M5: 트랜지스터, M5r: 트랜지스터, M6: 트랜지스터, M6r: 트랜지스터, M6s: 트랜지스터, M6sr: 트랜지스터, M7: 트랜지스터, M7r: 트랜지스터, M7s: 트랜지스터, M7sr: 트랜지스터, M8: 트랜지스터, M8r: 트랜지스터, M9: 트랜지스터, M9r: 트랜지스터, M10: 트랜지스터, M10r: 트랜지스터, M11: 트랜지스터, M12: 트랜지스터, M12r: 트랜지스터, M13: 트랜지스터, M13r: 트랜지스터, M20: 트랜지스터, M20r: 트랜지스터, MZ: 트랜지스터, CC: 용량 소자, CE: 용량 소자, CEB: 용량 소자, C1: 용량 소자, C1r: 용량 소자, C1s: 용량 소자, C1sr: 용량 소자, C2: 용량 소자, C2r: 용량 소자, C3: 용량 소자, C3r: 용량 소자, C4: 용량 소자, n1: 노드, n1r: 노드, n2: 노드, n2r: 노드, n3: 노드, n3r: 노드, n4: 노드, n4r: 노드, ina: 노드, inb: 노드, outa: 노드, outb: 노드, S01a: 스위치, S01b: 스위치, S02a: 스위치, S02b: 스위치, S03: 스위치, SWI: 스위치, SWIB: 스위치, SWO: 스위치, SWOB: 스위치, SWL: 스위치, SWLB: 스위치, SWH: 스위치, SWHB: 스위치, SWC1: 스위치, SWC2: 스위치, SWC3: 스위치, AS3: 아날로그 스위치, AS3r: 아날로그 스위치, AS4: 아날로그 스위치, AS4r: 아날로그 스위치, TW[1]: 전환 회로, TW[j]: 전환 회로, TW[n]: 전환 회로, HC: 회로, HCr: 회로, HCs: 회로, HCsr: 회로, HC-2b: 회로, HC-2br: 회로, HC-3b: 회로, HC-3br: 회로, IV1: 인버터 회로, IV1r: 인버터 회로, IV2: 인버터 회로, IV2r: 인버터 회로, INV3: 인버터 회로, IVR: 인버터 루프 회로, IVRr: 인버터 루프 회로, ISC: 전류원 회로, ISC1: 정전류원 회로, ISC2: 정 전류원 회로, ISC3: 정 전류원 회로, HCS: 회로, HCS-2b: 회로, HCS-3b: 회로, HCSr: 회로, HCS-2br: 회로, HCS-3br: 회로, TRF: 변환 회로, ADCa: 아날로그 디지털 변환 회로, ADCb: 아날로그 디지털 변환 회로, BS: 회로, BSr: 회로, BMC: 회로, BMCr: 회로, LC: 부하 회로, LCr: 부하 회로, TSa: 단자, TSaB: 단자, TSb: 단자, TSb1: 단자, TSb2: 단자, TSb3: 단자, TSbB: 단자, TSbB1: 단자, TSbB2: 단자, TSbB3: 단자, TSc: 단자, TScB: 단자, VinT: 단자, VoutT: 단자, VrefT: 단자, IL: 배선, IL[1]: 배선, IL[j]: 배선, IL[n]: 배선, ILB: 배선, ILB[1]: 배선, ILB[j]: 배선, ILB[n]: 배선, OL: 배선, OL[1]: 배선, OL[j]: 배선, OL[n]: 배선, OLB: 배선, OLB[1]: 배선, OLB[j]: 배선, OLB[n]: 배선, WLS[1]: 배선, WLS[i]: 배선, WLS[m]: 배선, XL: 배선, XLS[1]: 배선, XLS[i]: 배선, XLS[m]: 배선, WLBS: 배선, WXBS: 배선, VAL: 배선, VA: 배선, VAr: 배선, VB: 배선, VSO: 배선, VCN: 배선, VCN2: 배선, VE: 배선, VEr: 배선, VEm: 배선, VEmr: 배선, VF: 배선, VFr: 배선, VrefL: 배선, VL: 배선, VLr: 배선, VLs: 배선, VLsr: 배선, VLm: 배선, VEH: 배선, S1L: 배선, S2L: 배선, Vref1L: 배선, Vref2L: 배선, WL: 배선, W1L: 배선, W2L: 배선, WL2b: 배선, WL3b: 배선, WXL: 배선, WX1L: 배선, WX1L2b: 배선, WX1L3b: 배선, WX1LB: 배선, X1: 배선, X1L: 배선, X1L2b: 배선, X1L2x: 배선, X1L3b: 배선, X1L3x: 배선, X2L: 배선, X2L2b: 배선, X2L2x: 배선, X2L3b: 배선, X2L3x: 배선, X2LB: 배선, CVL: 배선, SCL1: 스크라이브 라인, SCL2: 스크라이브 라인, 100: 신경망, 110: 연산 회로, 120: 연산 회로, 130: 연산 회로, 140: 연산 회로, 150: 연산 회로, 160: 연산 회로, 170: 연산 회로, 300: 트랜지스터, 310: 기판, 310A: 기판, 312: 소자 분리층, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 411: 절연체, 412: 절연체, 413: 절연체, 414: 절연체, 416: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 510: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 518: 도전체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530ba: 영역, 530bb: 영역, 530bc: 영역, 540a: 도전체, 540b: 도전체, 541a: 절연체, 541b: 절연체, 542a: 도전체, 542b: 도전체, 543a: 산화물, 543b: 산화물, 544: 절연체, 546: 도전체, 550: 절연체, 550a: 절연체, 550b: 절연체, 552: 절연체, 554: 절연체, 560: 도전체, 560a: 도전체, 560b: 도전체, 571a: 절연체, 571b: 절연체, 574: 절연체, 576: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 640: 절연체, 650: 절연체, 660: 도전체, 4700: 전자 부품, 4702: 인쇄 기판, 4704: 실장 기판, 4710: 반도체 장치, 4711: 몰드, 4712: 랜드, 4713: 전극 패드, 4714: 와이어, 4730: 전자 부품, 4731: 인터퍼저, 4732: 패키지 기판, 4733: 전극, 4735: 반도체 장치, 4800: 반도체 웨이퍼, 4800a: 칩, 4801: 웨이퍼, 4801a: 웨이퍼, 4802: 회로部, 4803: 공간, 4803a: 공간, 5200: 휴대용 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 데스크톱형 정보 단말기, 5301: 본체, 5302: 디스플레이, 5303: 키보드, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5600: TV, 5650: 안테나, 5670: 잔파탑, 5675A: 전파, 5675B: 전파, 5680: 방송국, 5700: 자동차, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 문, 5803: 냉동실용 문, 5900: 정보 단말기, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 조작자, 5905: 밴드, 6100: 확장 디바이스, 6101: 하우징, 6102: 캡, 6103: USB 커넥터, 6104: 기판, 6105: 칩, 6106: 컨트롤러, 6240: 디지털 카메라, 6241: 하우징, 6242: 표시부, 6243: 조작 튼, 6244: 셔터 튼, 6246: 렌즈, 6300: 비디오 카메라, 6301: 제 1 하우징, 6302: 제 2 하우징, 6303: 표시부, 6304: 조작키, 6305: 렌즈, 6306: 접속부, 6431: 하우징, 6432: 표시부, 6433: 장문 판독부, 6434: 배선, 6435: 손, 7500: 거치형 게임기, 7520: 본체, 7522: 컨트롤러

Claims (9)

  1. 반도체 장치로서,
    제 1 회로와 제 2 회로를 가지고
    상기 제 1 회로는 제 1 유지부와 제 1 구동 트랜지스터를 가지고,
    상기 제 2 회로는 제 2 유지부와 제 2 구동 트랜지스터를 가지고,
    상기 제 1 회로는 제 1 입력 배선과, 제 2 입력 배선과, 제 1 배선과, 제 2 배선에 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 1 입력 배선과, 상기 제 2 입력 배선과, 상기 제 1 배선과, 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 유지부는 상기 제 1 배선으로부터 상기 제 1 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 1 전류에 따른 제 1 전위를 유지하는 기능을 가지고,
    상기 제 2 유지부는 상기 제 2 배선으로부터 상기 제 2 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 2 전류에 따른 제 2 전위를 유지하는 기능을 가지고,
    상기 제 1 회로는,
    상기 제 1 입력 배선에 제 1 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 1 배선에 출력하는 기능과,
    상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 1 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 2 배선에 출력하는 기능과,
    상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 1 배선 및 상기 제 2 배선에 출력하지 않는 기능을 가지고,
    상기 제 2 회로는,
    제 1 입력 배선에 상기 제 1 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 2 배선에 출력하는 기능과,
    상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 1 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 1 배선에 출력하는 기능과,
    상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 1 배선 및 상기 제 2 배선에 출력하지 않는 기능을 가지고,
    상기 제 1 전류 및 상기 제 2 전류 각각의 전류량은 합성곱 처리에 사용되는 필터에 포함되는 필터값에 따른 양이고,
    상기 제 1 배선 및 상기 제 2 배선의 각각에 입력되는 상기 제 1 레벨 전위 및 상기 제 2 레벨 전위는 상기 합성곱 처리가 수행되는 화상 데이터에 따라 결정되는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 회로와 제 2 회로를 가지고,
    상기 제 1 회로는 제 1 유지부와 제 1 구동 트랜지스터를 가지고,
    상기 제 2 회로는 제 2 유지부와 제 2 구동 트랜지스터를 가지고,
    상기 제 1 회로는 제 1 입력 배선과, 제 2 입력 배선과, 제 1 배선과, 제 2 배선에 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 1 입력 배선과, 상기 제 2 입력 배선과, 상기 제 1 배선과, 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 유지부는 상기 제 1 배선으로부터 상기 제 1 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 1 전류에 따른 제 1 전위를 유지하는 기능을 가지고,
    상기 제 2 유지부는 상기 제 2 배선으로부터 상기 제 2 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 2 전류에 따른 제 2 전위를 유지하는 기능을 가지고,
    상기 제 1 구동 트랜지스터는 상기 제 1 구동 트랜지스터의 소스-드레인 사이에서, 유지된 상기 제 1 전위에 따른 상기 제 1 전류를 흘리는 기능을 가지고,
    상기 제 2 구동 트랜지스터는 상기 제 2 구동 트랜지스터의 소스-드레인 사이에서, 유지된 상기 제 2 전위에 따른 상기 제 2 전류를 흘리는 기능을 가지고,
    상기 제 1 회로는,
    제 1 기간에 상기 제 1 입력 배선에 제 1 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 제 2 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 1 배선에 출력하는 기능과,
    상기 제 1 기간에 상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 1 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 2 배선에 출력하는 기능과,
    상기 제 1 기간에 상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 1 전류를 상기 제 1 배선 및 상기 제 2 배선에 출력하지 않는 기능을 가지고,
    상기 제 2 회로는,
    상기 제 1 기간에 상기 제 1 입력 배선에 상기 제 1 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 2 배선에 출력하는 기능과,
    상기 제 1 기간에 상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 1 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 1 배선에 출력하는 기능과,
    상기 제 1 기간에 상기 제 1 입력 배선에 상기 제 2 레벨 전위가 입력되고, 또한 상기 제 2 입력 배선에 상기 제 2 레벨 전위가 입력되었을 때, 상기 제 2 전류를 상기 제 1 배선 및 상기 제 2 배선에 출력하지 않는 기능을 가지고,
    상기 제 1 전류 및 상기 제 2 전류 각각의 전류량은 합성곱 처리에 사용되는 필터에 포함되는 필터값에 따른 양이고,
    상기 제 1 입력 배선 및 상기 제 2 입력 배선의 각각에 입력되는 상기 제 1 레벨 전위 및 상기 제 2 레벨 전위와, 상기 제 1 기간의 길이는 합성곱 처리가 수행되는 화상 데이터에 따라 결정되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 기간은 제 2 기간과 제 3 기간을 가지고,
    상기 제 1 입력 배선은 상기 제 2 기간에서 상기 제 1 회로 및 상기 제 2 회로의 양쪽에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 인가하는 기능을 가지고,
    상기 제 2 입력 배선은 상기 제 2 기간에서 상기 제 1 회로 및 상기 제 2 회로의 양쪽에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 인가하는 기능을 가지고,
    상기 제 1 입력 배선은 상기 제 3 기간에서 상기 제 1 회로 및 상기 제 2 회로의 양쪽에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 인가하는 기능을 가지고,
    상기 제 2 입력 배선은 상기 제 3 기간에서 상기 제 1 회로 및 상기 제 2 회로의 양쪽에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 인가하는 출력하는 기능을 가지고,
    상기 제 3 기간의 길이는 상기 제 2 기간의 길이의 1.8배 이상 2.2배 이하인, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자를 가지고,
    상기 제 2 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 2 용량 소자를 가지고,
    상기 제 1 유지부는 상기 제 1 트랜지스터와 상기 제 1 용량 소자를 가지고,
    상기 제 2 유지부는 상기 제 4 트랜지스터와 상기 제 2 용량 소자를 가지고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 제 1 용량 소자의 제 1 단자와 상기 제 1 구동 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 구동 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 제 1 단자와 상기 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 입력 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 입력 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 2 용량 소자의 제 1 단자와 상기 제 2 구동 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 구동 트랜지스터의 제 1 단자는 상기 제 5 트랜지스터의 제 1 단자와 상기 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 1 입력 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 입력 배선에 전기적으로 접속되어 있는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 회로는 제 7 트랜지스터를 가지고,
    상기 제 2 회로는 제 8 트랜지스터를 가지고,
    상기 제 7 트랜지스터의 제 1 단자는 상기 제 1 구동 트랜지스터의 제 1 단자와, 상기 제 2 트랜지스터의 제 1 단자와, 상기 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 2 단자는 상기 제 1 트랜지스터의 제 1 단자 및 제 2 단자 중 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 1 단자는 상기 제 2 구동 트랜지스터의 제 1 단자와, 상기 제 5 트랜지스터의 제 1 단자와, 상기 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 1 단자 및 제 2 단자 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트와, 상기 제 7 트랜지스터의 게이트와, 상기 제 8 트랜지스터의 게이트에 전기적으로 접속되어 있는, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 1 용량 소자를 가지고,
    상기 제 2 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 2 용량 소자를 가지고,
    상기 제 1 유지부는 상기 제 1 트랜지스터와 상기 제 1 용량 소자를 가지고,
    상기 제 2 유지부는 상기 제 4 트랜지스터와 제 2 용량 소자를 가지고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 제 1 용량 소자의 제 1 단자와 상기 제 1 구동 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 구동 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 2 단자와, 상기 제 2 트랜지스터의 제 1 단자와, 상기 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 입력 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 입력 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 2 용량 소자의 제 1 단자와 상기 제 2 구동 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 구동 트랜지스터의 제 1 단자는 상기 제 4 트랜지스터의 제 2 단자와, 상기 제 5 트랜지스터의 제 1 단자와, 상기 제 6 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 1 입력 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 2 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 입력 배선에 전기적으로 접속되어 있는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 회로는 제 3 유지부와 제 3 구동 트랜지스터를 가지고,
    상기 제 2 회로는 제 4 유지부와 제 4 구동 트랜지스터를 가지고,
    상기 제 1 회로는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 3 유지부는 상기 제 1 배선으로부터 상기 제 3 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 3 전류에 따른 제 3 전위를 유지하는 기능을 가지고,
    상기 제 4 유지부는 상기 제 2 배선으로부터 상기 제 4 구동 트랜지스터의 소스-드레인 사이에 흐르는 제 4 전류에 따른 제 4 전위를 유지하는 기능을 가지고,
    상기 제 3 구동 트랜지스터는 상기 제 3 구동 트랜지스터의 소스-드레인 사이에서, 유지된 상기 제 3 전위에 따른 상기 제 3 전류를 흘리는 기능을 가지고,
    상기 제 4 구동 트랜지스터는 상기 제 4 구동 트랜지스터의 소스-드레인 사이에서, 유지된 상기 제 4 전위에 따른 상기 제 4 전류를 흘리는 기능을 가지고,
    상기 제 3 배선에 입력되는 신호에 따라, 상기 제 1 배선 및 상기 제 2 배선 중 한쪽에 흐르는 상기 제 1 전류를 상기 제 3 전류로 전환하고, 또한 상기 제 1 배선 및 상기 제 2 배선 중 다른 쪽에 흐르는 상기 제 2 전류를 상기 제 4 전류로 전환하는 기능을 가지는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    제 3 회로와, 제 4 회로와, 제 5 회로를 가지고,
    상기 제 3 회로는,
    상기 제 1 배선을 통하여 상기 제 1 회로에 상기 필터값에 따른 상기 제 1 전류를 공급하는 기능과,
    상기 제 2 배선을 통하여 상기 제 2 회로에 상기 필터값에 따른 상기 제 2 전류를 공급하는 기능을 가지고,
    상기 제 4 회로는,
    상기 화상 데이터에 따라 상기 제 1 입력 배선에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 입력하는 기능과,
    상기 화상 데이터에 따라 상기 제 2 입력 배선에 상기 제 1 레벨 전위 또는 상기 제 2 레벨 전위를 입력하는 기능을 가지고,
    상기 제 5 회로는 상기 제 1 배선 및 상기 제 2 배선의 각각으로부터 흐르는 전류를 비교하고, 상기 제 5 회로의 출력 단자로부터 상기 필터값과 상기 화상 데이터의 곱에 따른 전위를 출력하는 기능을 가지는, 반도체 장치.
  9. 전자 기기로서,
    제 1 항 내지 제 8 항 중 어느 한 항의 반도체 장치와, 하우징을 가지고,
    상기 합성곱 처리에 의하여 화상의 특징 추출이 수행되는, 전자 기기.
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