JP2010198459A - バックアップチップセットを有するマザーボード - Google Patents

Abstract

【課題】バックアップチップセットを有するマザーボードを提供する。
【解決手段】本発明のマザーボードは、第一および第二チップセットと、ＣＰＵと、低速バスと、第一および第二スイッチ回路と、を備える。通常設定下では、第一スイッチ回路は第一チップセットをＣＰＵに接続し、第二スイッチ回路は第一チップセットを低速バスに接続する。一方、バックアップ設定下では、第一スイッチ回路は第二チップセットをＣＰＵに接続し、第二スイッチ回路は第二チップセットを低速バスに接続する。本発明のマザーボードは、更に、スイッチ回路コントローラー、或いは、ドライバを有し、通常使用する第一チップセットの異常検出時に、第一および第二スイッチ回路をバックアップ設定に切り換える。
【選択図】図２

Description

本発明は、マザーボードに関し、特に、バックアップチップセットを有するマザーボードに関する。

公知のマザーボードのチップセット（chipset）には通常、ノースブリッジ(northbridge)とサウスブリッジ(southbridge)とがある。図１は公知のチップセットのアプリケーションを示す図である。ノースブリッジ１０２は中央処理装置（ＣＰＵ）１０４と高速装置の通信に用いられる。これらの高速装置とは、メインメモリ（main memory）１０６、或いは、グラフィックコントローラー(graphics controller)１０８などである。

サウスブリッジ１１０は低速バスと接続する。これらの低速バスは外接装置に使用され、シリアルアドバンストテクノロジーアタッチメントバス(Serial Advanced Technology Attachment bus，ＳＡＴＡバス)１１２、集積回路エレクトロニクスバス(Integrated Device Electronics bus，ＩＤＥバス)１１４、インダストリスタンダードアーキテクチャバス(Industrial Standard Architecture bus，ＩＳＡバス)１１６、ペリフェラルコンポーネントインターコネクトバス(Peripheral Component Interconnect bus、ＰＣＩバス)１１８、或いは、ＵＳＢ１２０等である。

半導体技術の発展に伴い、チップセットは図１のようなサウスブリッジ、ノースブリッジでの実装に限定されなくなっている。現有のチップセット技術はサウス、ノースブリッジ技術を単一チップで実現できるだけでなく、グラフィックコントロール技術、ＵＳＢインターフェース、イーサネット（登録商標）、音声技術をオンボード搭載するチップセットもある。

チップセット構造が複雑になるほど、その損壊率も高くなる。一旦、チップセットが損壊すると、マザーボード全部を修理する必要があり、メーカーの資源を消耗するだけでなく、使用者の時間も無駄にする。

上述の問題を解決するため、本発明は、バックアップチップセットを有するマザーボードを提供することを目的とする。

本発明のマザーボードは、第一および第二チップセットと、ＣＰＵと、低速バスと、第一および第二スイッチ回路と、スイッチ回路コントローラーと、を備える。第一スイッチ回路は、第一チップセット、或いは、第二チップセットをＣＰＵに接続する。第二スイッチ回路は、第一チップセット、或いは、第二チップセットを低速バスに接続する。通常設定下では、第一および第二スイッチ回路は第一チップセットをＣＰＵおよび低速バスに接続する。バックアップ設定下では、第一および第二スイッチ回路が、第二チップセットを第一チップセットに代わりにＣＰＵおよび低速バスに接続する。

スイッチ回路コントローラーは計算機を有する。起動信号と、計算機の計算結果と、第一チップセットとの状態に基づいて、スイッチ回路コントローラーは、第一チップセットが正常に起動しないとき、第一および第二スイッチ回路を常態設定からバックアップ設定に切り換える。

上述の実施方式がスイッチ回路コントローラーにより第一および第二スイッチ回路を切り換えるのと比較すると、本発明のマザーボードのその他の実施方式は、ドライバにより第一および第二スイッチ回路を制御する。ドライバは低速バスと第一チップセットの状況に基づいて作動する。

本発明により、チップセットが損壊しても、マザーボードは別のチップセットにより正常に作動でき、修理の必要がない。

公知のチップセットの応用図である。 本発明のマザーボードの実施方式を示す図である。

図２は、本発明のマザーボードの実装方式を示す図である。マザーボード２００は、第一チップセット２０２と、第二チップセット２０４と、ＣＰＵ２０６と、低速バス２０８と、第一スイッチ回路２１０と、第二スイッチ回路２１２と、スイッチ回路コントローラー２１４と、を備える。

第一スイッチ回路２１０は、第一チップセット２０２、或いは、第二チップセット２０４をＣＰＵ２０６に接続させる。第二スイッチ回路２１２は、第一チップセット２０２、或いは、第二チップセット２０４を低速バス２０８に接続させる。

第一、第二スイッチ回路２１０、２１２の通常設定は、第一チップセット２０２をＣＰＵ２０６および低速バス２０８に接続する。第一、第二スイッチ回路２１０、２１２は更に、バックアップ設定を有し、第二チップセット２０４が第一チップセット２０２を代替して、ＣＰＵ２０６および低速バス２０８に接続する。

スイッチ回路コントローラー２１４は計算機２１６を有する。スイッチ回路コントローラー２１４は起動信号２１８、計算機２１６の計算結果、および、第一チップセット２０２の状態（信号２２０で示される）に基づいて、第一、第二スイッチ回路２１０、２１２を切り換える。

以下に例を挙げて説明する。使用者の起動命令が起動信号２１８を触発する。通常設定下で、マザーボード２００は第一チップセット２０２により起動プロセスを実行する。スイッチ回路コントローラー２１４は計算機２１６の計数結果と第一チップセット２０２の状況（信号２２０）に基づいて、第一チップセット２０２が正常かどうか判断する。起動信号２１８が特定時間後、第一チップセット２０２を作動させることができない場合、第一チップセット２０２は故障している恐れがある。この時、スイッチ回路コントローラー２１４は、第一、第二スイッチ回路２１０、２１２を通常設定からバックアップ設定に切り換えて、第二チップセット２０４が第一チップセット２０２の機能を代替する。これにより、第一チップセット２０２が故障しても、マザーボード２００は第二チップセット２０４により正常に作動でき、修理の必要がない。

本発明のマザーボードは更に、その他の実施例を有する。図２のように、マザーボード２００は更に、ドライバ２２２を有する。ドライバ２２２は低速バス２０８と第一チップセット２０２の状態（それぞれ、信号２２４、２２０で示される）に基づいて、第一、第二スイッチ回路２１０、２１２を切り換える。

以下に例を挙げて説明する。第一チップセット２０２が正常に起動するが、低速バス２０８が機能していないと仮定する。起動時、第一、第二スイッチ回路２１０、２１２が通常設定で操作し、第一チップセット２０２が起動プロセスを実行する。信号２２４と２２０に基づいて、ドライバ２２２は、低速バス２０８が低速周辺装置２２６と接続しているが、第一チップセット２０２が低速周辺装置２２６に応答しない時、第一チップセット２０２の故障を察知する。ドライバ２２２は、第一、第二スイッチ回路２１０、２１２をバックアップ設定に切り換えて、第二チップセット２０４により第一チップセット２０２の機能を代替させる。

ドライバ２２２は、更に、その他の実施方式を有する。ドライバ２２２は、第一、第二スイッチ回路２１０、２１２が通常設定で、低速バス２０８が低速周辺装置２２６を接続しているが、第一チップセット２０２が低速周辺装置２２６に応答しない時、警告メッセージ２２８を出力する。ドライバ２２２は、使用者の警告メッセージ２２８に対する応答（信号２３０）に基づいて、第一、第二スイッチ回路２１０、２１２を制御する。警告メッセージ２２８はテキストメッセージかその他の形式である。また、使用者が第二チップセット２０４により第一チップセット２０２を代替すると決定した場合、ドライバ２２２は第一、第二スイッチ回路２１０と２１２をバックアップ状態に切り換える。使用者が低速バス２０８の機能の使用を停止すると決め、第一チップセット２０２によりマザーボード２００のその他の領域と通信する場合、ドライバ２２２は、第一、第二スイッチ回路２１０、２１２の状態を変更しない。

本発明のその他の実施例は、更に、第一チップセット２０２が故障したことを発見したあと、第一、第二スイッチ回路２１０、２１２をバックアップ状態で永久に操作することができる。その後の使用中、マザーボード２００は第二チップセット２０４により第一チップセット２０２を代替する。

本発明のマザーボードはその他の実施例を有し、ドライバ（図２の２２２）だけを装着し、スイッチ回路コントローラー（図２の２１４）がない。

図２で示される実施例は、本発明のマザーボードの低速バスの数を限定するものではない。本発明のマザーボードのその他の実施例は、更に、複数の低速バスを有してよい。これらの低速バスは、本発明の第二スイッチ回路により本発明の第一、或いは、第二チップセットを接続することができる。

図２で示される実施例は、本発明のマザーボードのチップセットの数を限定するものではない。通常使用する第一チップセット以外に、本発明のマザーボードのその他の実施例は、更に、二組以上のバックアップチップセットを有してよい。故障したチップセットはその他のアイドル状態のチップセットにより代替することができる。

本発明が使用するチップセットはマザーボード上に搭載するものに限定されず、その他の型式（カード挿入式等）のチップセットも本発明のチップセットを実現することができる。例えば、本発明のマザーボード上のチップセットは、全てマザーボード上に搭載されるか、或いは、全てカード挿入式か、或いは、一部がマザーボード上に搭載され、一部がカード挿入式でもよい。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術分野における通常の知識を有する者なら誰でも、本発明の趣旨と範囲内で各種の変更や変形を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

１０２ ノースブリッジ
１０４ ＣＰＵ
１０６ メインメモリ
１０８ グラフィックコントローラー
１１０ サウスブリッジ
１１２ ＳＡＴＡバス
１１４ ＩＤＥバス
１１６ ＩＳＡバス
１１８ ＰＣＩバス
１２０ ＵＳＢ
２００ マザーボード
２０２ 第一チップセット
２０４ 第二チップセット
２０６ ＣＰＵ
２０８ 低速バス
２１０ 第一スイッチ回路
２１２ 第二スイッチ回路
２１４ スイッチ回路コントローラー
２１６ 計算機
２１８ 起動信号
２２０ 第一チップセット２０２の状態表示
２２２ ドライバ
２２４ 低速バス２０８の状態表示
２２６ 低速周辺装置
２２８ 警告メッセージ
２３０ 使用者の警告メッセージ２２８に対する応答

Claims (11)

1. バックアップチップセットを有するマザーボードであって、
   第一チップセットと、
   第二チップセットと、
   ＣＰＵと、
   低速バスと、
   前記第一チップセット、或いは、前記第二チップセットを前記ＣＰＵに接続する第一スイッチ回路と、
   前記第一チップセット、或いは、前記第二チップセットを前記低速バスに接続する第二スイッチ回路と、
   計算機を有し、起動信号と、前記計算機の計算結果と、前記第一チップセットの状態とに基づいて、前記第一および第二スイッチ回路を通常設定からバックアップ設定に切り換えるスイッチ回路コントローラーと、
   を備え、
   前記通常設定下では、前記第一および第二スイッチ回路は前記第一チップセットを前記ＣＰＵおよび前記低速バスに接続し、
   前記バックアップ設定下では、前記第一および第二スイッチは前記第二チップセットを前記ＣＰＵおよび前記低速バスに接続することを特徴とする、バックアップチップセットを有するマザーボード。
2. 前記スイッチ回路コントローラーは、前記計算機の計算結果が前記起動信号が特定時間を超過したことを示すが、前記第一チップセットが作動を開始しない時、前記第一および第二スイッチ回路を前記通常設定から前記バックアップ設定に切り換えることを特徴とする請求項１に記載のバックアップチップセットを有するマザーボード。
3. ドライバをさらに備え、前記低速バスと前記第一チップセットの状態に基づいて、前記第一および第二スイッチ回路を前記通常設定から前記バックアップ設定に切り換えることを特徴とする請求項２に記載のバックアップチップセットを有するマザーボード。
4. 前記第一および第二スイッチ回路が前記通常設定において、前記低速バスが低速周辺装置を接続するが前記第一チップセットが前記低速周辺装置に応答しない場合に、前記ドライバは、前記第一および第二スイッチ回路を前記バックアップ設定に切り換えることを特徴とする請求項３に記載のバックアップチップセットを有するマザーボード。
5. ドライバさらに備え、前記第一および第二スイッチ回路が前記通常設定において、前記低速バスが低速周辺装置を接続するが、前記第一チップセットが前記低速周辺装置に応答しない場合に、前記ドライバは警告メッセージを出力することを特徴とする請求項２に記載のバックアップチップセットを有するマザーボード。
6. 前記ドライバは、使用者の前記警告メッセージに対する応答に基づいて、前記第一および第二スイッチ回路を制御することを特徴とする請求項５に記載のバックアップチップセットを有するマザーボード。
7. バックアップチップセットを有するマザーボードであって、
   第一チップセットと、
   第二チップセットと、
   ＣＰＵと、
   低速バスと、
   前記第一チップセット、或いは、前記第二チップセットを前記ＣＰＵに接続する第一スイッチ回路と、
   前記第一チップセット、或いは、前記第二チップセットを前記低速バスに接続する第二スイッチ回路と、
   前記低速バスと前記第一チップセットの状態に基づいて、前記第一および第二スイッチ回路を通常設定からバックアップ設定に切り換えるドライバと、
   を備え、
   前記第一および第二スイッチ回路は前記通常設定下では、前記第一チップセットは前記ＣＰＵおよび前記低速バスに接続し、
   前記第一および第二スイッチは前記バックアップ設定下では、前記第二チップセットは前記ＣＰＵおよび前記低速バスに接続することを特徴とするバックアップチップセットを有するマザーボード。
8. 前記第一および第二スイッチ回路が前記通常設定において、前記低速バスが低速周辺装置を接続するが、前記第一チップセットが前記低速周辺装置に応答しない場合に、前記ドライバは、前記第一および第二スイッチ回路を前記バックアップ設定に切り換えることを特徴とする請求項７に記載のバックアップチップセットを有するマザーボード。
9. バックアップチップセットを有するマザーボードであって、
   第一チップセットと、
   第二チップセットと、
   ＣＰＵと、
   低速バスと、
   前記第一チップセット、或いは、前記第二チップセットを前記ＣＰＵに接続する第一スイッチ回路と、
   前記第一チップセット、或いは、前記第二チップセットを前記低速バスに接続する第二スイッチ回路と、
   前記第一および第二スイッチ回路が通常設定において、前記低速バスが低速周辺装置を接続するが、前記第一チップセットが前記低速周辺装置に応答しない場合に、警告メッセージを出力するドライバと、
   を備え、
   前記常態設定下において、前記第一および第二スイッチ回路は前記第一チップセットを前記ＣＰＵおよび前記低速バスに接続することを特徴とするバックアップチップセットを有するマザーボード。
10. 前記ドライバは、使用者の前記警告メッセージに対する応答に基づいて、前記第一および第二スイッチ回路をバックアップ状態に切り換えるか、或いは、前記低速バスの使用を停止することを特徴とする請求項９に記載のバックアップチップセットを有するマザーボード。
11. 前記第一および第二スイッチ回路は、前記バックアップ設定下で前記第二チップセットを前記ＣＰＵおよび前記低速バスに接続することを特徴とする請求項１０に記載のバックアップチップセットを有するマザーボード。