JP5336916B2 - 半導体装置 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図1には本発明の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータは、特に制限されないが、相補型MOS集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。マイクロコンピュータ(MCU)1はCPUや図示を省略するRAMやアクセラレータなどの高速クロックに同期動作される回路がCPUバスCBUSに接続される。CPU2はプログラムをフェッチして実行する。CPUバスCBUSはブリッジ回路(BRDG)3を介して周辺バスPBUSが接続される。周辺バスには前記高速クロックよりも周波数の低い低速クロックに同期動作される内部回路モジュールとして、夫々代表的に示された、割り込みコントローラ(INTC)4、タイマモジュール(TMRMDL)5、通信モジュール(COMMDL)6、その他の周辺回路モジュール(PRPMDL)9〜10、モードコントローラ(MDCONT)11、外部インタフェース回路として例示された入出力ポート(IOPRT)12〜15、及び異常検出モジュール(MLFNCDMDL)16を有する。尚、入出力ポート(IOPRT)13〜15は周辺バスPBUSとの接続について図示が省略されているが入出力ポート(IOPRT)12と同様に周辺バスPBUSに接続されている。入出力ポート(IOPRT)12〜15はその一部が例示されているに過ぎず、更に多数個が配置されている。
図1において、異常検出モジュール(MLFCDMDL)16は、複数個の異常検出ブロック(MLFCDBLK)61〜64と検出対象セレクタ(DTCSLC)60とを有する。異常検出ブロック61は入出力ポート15に専用化され、異常検出ブロック(MLFNCDBLK)62〜64は入出力ポート12〜14に代表される多数の入出力ポートの異常検出に割当てられる。異常検出ブロック62〜64をどの入出力ポートに割当てるかは検出対象セレクタ60による選択状態によって決定される。即ちCPU2によって選択レジスタ(SLCREG)69に書き込まれた選択データによって指定された入出力ポートが異常検出ブロック62〜64に接続される。入出力ポートと異常検出ブロック62〜64との接続点は入出力ポートの前記帰還経路、即ちポートレジスタ44の入力とされる。したがって、異常検出モジュール16は、外部端子からの入力信号はもとより、外部端子への出力信号も入力して異常検出の対象にすることができる。
図3にはマイクロコンピュータの全体的な動作フローが示される。パワーオンリセットが指示されると(S1)、入出力ポート12〜15の機能設定と共に外部端子に対する機能割り当てなどの初期設定が行われ(S2)、また、それに応じて異常検出ブロック16の各種レジスタ65〜69に対する初期設定が行われる(S3)。この後、前記異常検出のためのコプロセスが起動され(S4)、メインプロセスが起動される。例えば図ではメインプロセス81による処理は、タスク1実行(S7)、タスク2実行(S8)、タスク3実行(S9)、及びタスク4実行(S10)とされる。これに並行してコプロセス80の処理が行なわれる。コプロセス80では、検出回路70がタイマ73の起動からタイムアウトまでのインターバル毎に前記信号検出動作を行い、検出結果に対してそれが信号の異常状態であるかを判定回路72で判別する(S5)。異常状態が発生しなければステップS5の処理を繰り返す。異常状態が発生すれば割り込み要求回路74が割り込み要求する。図では例えばステップS8のタスク2実行中に割り込み要求が受け付けられてCPU2に割り込みが通知された状態を例示する。CPU2はタスク2の実行を中断し、退避処理を行なって、プログラム処理を異常動作対応プロセス82の処理に分岐する。異常動作対応プロセス82では所定の異常動作時の動作用のタスクが実行される(S11)。このタスク実行(S11)によって解消され得る異常の場合には当該タスクの実行後にCPU2の処理は元の処理に復帰される。検出すべき異常がリカバリ不可能な異常の場合にはS11のタスク実行でホスト装置にリカバリ不可能な異常の発生を通知して、ホスト側の指示を待つこともできる。
図4には出力信号の異常状態を検出するときの状態を模式的に示す。図4では入出力ポート12はマイクロコンピュータ1による制御対象とされるターゲットLSI(TRGTLSI)90の制御対象入力回路(TRGTMDL)91に接続される。このとき、タイマ73によるタイムアウトまでの期間に出力信号Soutに変化がなければならない場合に、何ら変化を検出できなければ、入出力バッファ20の出力に異常があり、異常検出モジュール16はこれを検出して割り込みによりCPU2へ通知することができる。例えば出力バッファ30の故障、対応する内部回路モジュール5の異常などが考えられる。また、入出力バッファ20の出力先である制御対象入力回路91の入力段がハイレベル又はローレベルに固定される故障を生じた場合にも、同様の異常状態としてそれを検出することができる。異常の検出結果からはその異常の原因を必ずしも特定することはできない。割り込みが通知されたCPU2によるリカバリ処理によって異常が解消できればCPU2の処理を元の処理に復帰させればよい。解消できなければその異常状態による割り込み要求はクリアされずCPU2はそれを信号MLF1にて外部のホスト装置などに通知し、元の処理には復帰されない。外部のホスト装置などが信号MLF1を受け、マイクロコンピュータ1をリセットする制御等を行うことで、異常状態を解消する。
図7には入力信号の異常状態を検出するときの状態を模式的に示す。図7では入出力ポート12はマイクロコンピュータ1による制御対象とされるターゲットLSI(TRGTLSI)90の制御対象出力回路(TRGTMDL)92に接続される。このとき、タイマ73によるタイムアウトまでの期間に入力信号Sinに変化がなければならない場合に、何ら変化を検出できなければ、制御対象出力回路(TRGTMDL)92若しくはそれとの接続経路に異常があり、異常検出モジュール16はこれを検出して割り込みによるCPU2の通知することができる。或いは入出力バッファ20と制御対象出力回路92とに断線を生じ、途中でレベル変化を生じてはならないモード信号MODiのような場合に、タイマ73によるタイムアウトまでの期間に入力信号Sinに変化があってはならない場合に、何らかの変化を検出できたとき、異常検出モジュール16はこれを検出して割り込みによるCPU2の通知することができる。この異常の原因はマイクロコンピュータ1の外部にあるので、その割り込みが通知されたCPU2はホスト装置等の外部に対して信号MLF2によって異常の発生を通知する。
図9には図4及び図7に基づいて説明した制御を採用する制御システムの全体的な構成が概略的に示される。ここでは制御対象ユニット(TRGTLSI)90A〜90C別に3個のマイクロコンピュータ1A〜1Cを備え、各マイクロコンピュータ1A〜1Cは前述のマイクロコンピュータ1と同じ構成を備える。80はシステムコントローラ(SYSCNT_LSI)、81は電源コントローラ(PWCNT_LSI)であり、夫々半導体集積回路化されている。システムコントローラ80はマイクロコンピュータ1A〜1C及び電源コントローラ81等を制御する。RCVR1〜RCVR3はシステムコントローラ80が制御対象ユニット90A〜90Cにリカバリ処理を指示するリカバリ指示信号、MLF1〜MLF3はリカバリ不能な異常が発生したことをシステムコントローラ80に通知する通知信号である。マイクロコンピュータ1Aと制御対象ユニット90Aは図4で説明したMCU1とTRGTLSI90の機能を備える。マイクロコンピュータ1Bと制御対象ユニット90Bは図7で説明したMCU1とTRGTLSI90の機能を備える。マイクロコンピュータ1Cと制御対象ユニット90Cは図7で説明したMCU1とTRGTLSI90の機能を備え、特に入力信号Sinをモード信号MODiとし、MLF3で示されるリカバリ不能な異常状態発生の通知信号を出力するのもとする。
2 CPU
3 ブリッジ回路(BRDG)
4 割り込みコントローラ(INTC)
5 タイマモジュール(TMRMDL)
6 通信モジュール(COMMDL)
9〜10 その他の周辺回路モジュール(PRPMDL)
11 モードコントローラ(MDCONT)
12〜15 入出力ポート(IOPRT)
16 異常検出モジュール(MLFNCDMDL)
IRQ1〜IRQ4 割り込み要求信号
INT 割り込み信号
22 ピンファンクション制御部
21 ポートレジスタ制御部
20 バッファ部
30 出力バッファ
51 出力モジュール選択レジスタ(OMSREG)
50 出力セレクタ(OMSLC)
53 入力モジュール選択レジスタ(IMSREG)
52 入力セレクタ(OMSLC)
42 データレジスタ(DATREG)
43 出力選択レジスタ(ODSREG)
41 出力セレクタ(ODSLC)
44 ポートレジスタ(PRTREG)
40 出力イネーブル制御レジスタ(OECREG)
61〜64 異常検出ブロック(MLFCDBLK)
60 検出対象セレクタ(DTCSLC)
69 選択レジスタ(SLCREG)
65〜68 異常検出制御レジスタ(MLCREG)
70 検出回路(DTCTR)
71 検出信号設定回路(DTCSET)
72 判定回路(DTRMN)
73 タイマ(TMR)
74 割り込み要求回路(INTREQ)
100 検出結果レジスタ(RSLTREG)
Claims (1)
- CPUと、前記CPUの制御を受けて動作される複数の内部回路モジュールと、前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路と、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュールとを有し、
前記異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記CPUによって可変可能に指定されると共に異常検出の検出結果を前記CPUが認識できるようにする複数の異常検出ブロックを有する、半導体装置。
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