JP2010250581A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の外部入力信号と出力信号の双方に対し、検出すべき信号状態に汎用性があり、ＣＰＵに大きな負担をかけずに、異常を検出する。
【解決手段】ＣＰＵ（２）の制御を受けて動作される内部回路モジュール（５〜１１）及び内部回路モジュールを外部とインタフェースさせる外部インタフェース回路（１２〜１５）を備えた半導体装置（１）に、外部インタフェース回路の入出力信号の異常検出を行う異常検出モジュール（１６）を採用する。異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果をＣＰＵが認識できるようにする。異常検出モジュールは検出すべき信号状態に汎用性があり、外部入力信号と出力信号の何れに対しても異常状態の検出が可能であり、ＣＰＵそれ自体で異常状態を検出することを要しない。
【選択図】図１

Description

本発明は、外部に出力する信号の異常と外部から供給される信号の異常を検出する異常検出機能を備えた半導体装置に関し、例えば自動車制御などに用いられるシングルチップのマイクロコンピュータに適用して有効な技術に関する。

交通機関や産業機器などにおいて特に高い信頼性が要求される分野に使用されるマイクロコンピュータには、自分自身の外部出力が期待通りであるかを確認するための異常検出技術を採用するものがある。例えば、汎用ポートの出力データレジスタが保持しているデータを適宜のタイミングでＣＰＵがリードし、リードした値が正しいかを判別する。斯く技術について特許文献１、２等に記載がある。特に特許文献２は出力バッファの動作異常を検出する場合に特化されており、出力バッファの入力データを出力バッファの出力データと比較回路で比較し、不一致の場合にＣＰＵに割り込みを要求するようになっている。

特開２００７−３０９７３３号公報 特開２０００−２９８５９号公報

ＣＰＵが出力毎に異常の有無を判別すると、そのためにのみ汎用リソースを割り当てることが必要になり、また、ＣＰＵの負担が増大してデータ処理性能が低下する虞がある。ＣＰＵの負担を軽減するためには上記特許文献にも記載されるように、そのような異常検出を行う専用ハードウェアを設ければよいが、全ての入出力ポートにそのような異常検出のための回路を追加すると物理的な規模が拡大し過ぎてしまう。例えば、そのような異常検出のために診断対象端子を安易に増やすと、従来ＣＰＵを使用した自己診断テストの検出感度を低下させる虞がある。また、そのような異常検出のために低速クロックで動作する入出力ポートに対するアクセス頻度が高くなり、相対的に半導体装置のパフォーマンスが低下する。また、外部端子の数が半導体装置では各端子に割り当てられる機能が多岐にわたるため、端子の出力信号が変化するタイミングは種々異なり、ＣＰＵがソフトウェアを実行してそのような力信号の状態を検出しようとする場合は、端子毎(機能毎)に測定時間を規定するタイマカウンタ機能が必要になり、ユーザリソースとして用意されているタイマカウンタをそれに使用すれば、他の処理への当該リソース割り当てが制限され、データ処理性能を低下させる。

また、異常検出は出力データだけでなく入力に対しても必要とされる。例えば半導体装置を搭載するシステム全体において、半導体装置自身には問題が無い場合でも、半導体装置間の配線に異常があったり、その先に接続される別の回路に異常があれば、該当半導体装置に正しい値が入力されなくなり、システムとしてエラーが発生する場合が考えられる。入力端子には、特定頻度(端子機能によって異なるが)で必ず値の変動が発生するもの、或いは変動が生じてはならないものがあり、これに着目して、入力信号に対する異常検出を行うことの有用性が本発明者によって見出された。

本発明の目的は、外部入力信号と出力信号の双方に対し、検出すべき信号状態に汎用性があり、ＣＰＵに大きな負担をかけずに、異常を検出することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、ＣＰＵと共に、その制御を受けて動作される複数の内部回路モジュール及び前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路を備えた半導体装置に、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュールを採用する。この異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果を前記ＣＰＵが認識できるようにするものである。

異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されるから、異常検出モジュールは検出すべき信号状態に汎用性があり、外部入力信号と出力信号の何れに対しても異常状態の検出が可能である。ＣＰＵそれ自体が異常状態を検出することを要さず、異常状態の検出結果を認識できるから、ＣＰＵの負担が軽減される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、外部入力信号と出力信号の双方に対し、検出すべき信号状態に汎用性があり、ＣＰＵに大きな負担をかけずに、異常を検出することができる。

図１は本発明の一例に係るマイクロコンピュータのブロック図である。 図２は異常検出ブロックの詳細を例示するブロック図である。 図３はマイクロコンピュータの全体的な動作を示すフローチャートである。 図４は出力信号の異常状態を検出するときの状態を模式的に示すブロック図である。 図５は図４による異常検出処理の動作のタイミング、特にリカバリ可能な異常が発生した場合のタイミングチャートである。 図６はリカバリ不能な異常が発生した場合のタイミングチャートである。 図７は入力信号の異常状態を検出するときの状態を模式的に示すブロック図である。 図８は図７による異常検出処理の動作を示すタイミングチャートである。 図９は図４及び図７に基づいて説明した制御を採用する制御システムの全体的な構成を概略的に示すブロック図である。 図１０は異常状態の発生をＣＰＵに認識させる方法として割り込みに代えてポーリングを利用する構成を図４との対応で示すブロック図である。 図１１は異常状態の発生をＣＰＵに認識させる方法として割り込みに代えてポーリングを利用する構成を図７との対応で示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕半導体装置（１）はＣＰＵ（２）と、前記ＣＰＵの制御を受けて動作される複数の内部回路モジュール（５〜１１）と、前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路（１２〜１５）と、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュール（１６）とを有する。前記異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果を前記ＣＰＵが認識できるようにする複数の異常検出ブロック（６１〜６４）を有する。

異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されるから、異常検出モジュールは検出すべき信号状態に汎用性があり、外部入力信号と出力信号の何れに対しても異常状態の検出が可能である。ＣＰＵはそれ自体が異常状態を検出することを要さずに、異常状態の検出結果を認識できるから、ＣＰＵの負担が軽減される。そのような異常検出のために低速クロックで動作する入出力ポートに対するＣＰＵによるアクセス頻度が高くならず、異常状態を検出する動作は半導体装置の本来のデータ処理パフォーマンスを低下させない。

〔２〕項１の半導体装置において、前記異常検出ブロックは、指定された外部インタフェース回路に対する異常検出を行うか否かを示す情報及び異常として検出すべき信号状態を示す情報が前記ＣＰＵによって書換え可能に格納される第１コントロールレジスタ（６５〜６８）を有する。ＣＰＵはレジスタアクセスによって必要な指示を行うことができる。

〔３〕項２の半導体装置において、前記異常検出ブロックは、異常として検出すべき信号状態の発生を監視する期間が前記第１コントロールレジスタによって指定されるタイマ（７３）と、検出すべき信号変化が前記第１コントロールレジスタによって指定される検出回路（７０）と、前記タイマがタイムアウトするまでに前記検出回路の検出結果に基づいて異常として検出すべき信号状態が発生したか否かを判定することによって異常の判別を行う判定回路（７２）と、を有する。異常状態の発生を監視する期間の制御に内部回路モジュールであるタイマカウンタをリソースとして異常状態の検出動作に割当てることを要しない。よって、ユーザリソースとして用意されているタイマカウンタが異常検出動作に割当てられることによってデータ処理性能が低下する事態を生じない。

〔４〕項３の半導体装置において、前記判定回路が異常と判定すべき信号状態は、前記監視する期間に検出すべき信号変化が発生した状態、又は、前記監視する期間に検出すべき信号変化が発生しない状態である。例えば、システム上、プルアップ又はプルダウンされて定常状態にされるモード信号の信号線が断線し、或いは半導体装置のモード端子と基板上のモード信号配線との不所望な分離等の異常状態は、前記監視する期間に検出すべき信号変化が発生した状態により、検出可能である。タイマのタイムアウト信号や通信モジュールに対する外部からの応答信号のように、一定期間内に変化されるべき信号の無変化は、前記監視する期間に検出すべき信号変化が発生しない状態により、検出可能である。

〔５〕項１の半導体装置において、複数個の前記異常検出ブロックの内の一部の異常検出ブロック（６２，６３，６４）が異常検出の対象とする外部インタフェース回路（１２，１３，１４）を前記ＣＰＵによる指定に基づいて選択する検出対象セレクタ（６０）を有する。検出対象とすべき外部インタフェース回路の数に比べて異常検出ブロックの数が少ない場合にも、選択的に任意の外部インタフェース回路に関する異常状態の検出が可能である。

〔６〕項２の半導体装置において、前記検出対象セレクタが前記一部の異常検出ブロックによる異常検出の対象として選択する外部インタフェース回路の指定情報が前記ＣＰＵによって書換え可能に格納される第２コントロールレジスタ（６９）を有する。ＣＰＵはレジスタアクセスによって必要な指示を行うことができる。

〔７〕項１の半導体装置において、複数個の前記異常検出ブロックの内の他の異常検出ブロック（６５）は、固定的に指定された外部インタフェース回路（１５）を異常検出の対象とする。モード信号の入力機能などのようにそのインタフェース機能が特定の外部インタフェース回路に割当てられていて、異常検出の対象にすることが予め解っているような信号に対しては、検出対象セレクタを必要としない。

〔８〕項７の半導体装置において、前記他の異常検出ブロックは、モードコントローラ（１１）へのモード信号を外部から受ける外部インタフェース回路（１５）に入力されるモード信号（ＭＯＤｉ）を異常検出対象として入力する。

〔９〕項１の半導体装置は更に、割り込み要求（ＩＲＱ１〜ＩＲＱ４）を入力して割り込み信号（ＩＮＴ）を前記ＣＰＵに出力する割り込みコントローラ（４）を備える。前記異常検出ブロックは、異常検出の検出結果を割り込み要求として前記割り込みコントローラに与える。ＣＰＵは割り込み要因に従って異常検出結果に応じた処理へ容易に移行することができる。現在処理中の処理を中断して異常検出結果に応じた処理へ即座に移行することができる。

〔１０〕項１の半導体装置において、前記異常検出ブロックは、異常検出の検出結果が格納され前記ＣＰＵによってリードアクセス可能な検出結果レジスタ（１００）を有する。ＣＰＵはポーリングによって異常検出結果に応じた処理へ容易に移行することができる。割り込みのように現在の処理が中断されずに、異常検出結果に応じた処理へ移行することができる。

〔１１〕項１の半導体装置にお置いて、前記複数の外部インタフェース回路の全部又は一部は前記ＣＰＵの制御によって外部インタフェース機能が設定される入出力ポート（１２）である。

〔１２〕項１１の半導体装置において、前記入出力ポートは出力バッファ（３０）から外部端子（ＩＯＰＡＤ）への出力データを前記外部端子からのデータの入力経路に帰還可能にされる。前記異常検出ブロックは前記入力経路からの信号を異常検出対象として入力可能にされる。

〔１３〕項１１の半導体装置において、前記入出力ポート回路は、これとデータ入出力の対象とすべき内部回路モジュールを選択するモジュール選択部（２２）、前記モジュール選択部に接続するポートレジスタ制御部（２１）、前記ポートレジスタ制御部に接続されるバッファ部（２０）、及び前記バッファ部に接続される前記外部端子（ＩＯＰＡＤ）を有する。前記モジュール選択部は前記半導体装置のパワーオンリセットによって選択状態が初期化される。前記ポートレジスタ制御部は、前記ＣＰＵによってその入出力動作が可変可能に制御される。前記バッファ部は前記外部端子に出力端子が接続された前記出力バッファ（３０）を有する。

〔１４〕別の観点による半導体装置は、ＣＰＵと、前記ＣＰＵの制御を受けて動作される複数の内部回路モジュールと、前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路と、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュールとを有する。前記異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果を前記ＣＰＵが認識可能とする。前記異常検出モジュールは、異常として検出すべき信号状態の発生を監視する期間が前記ＣＰＵによって指定されるタイマ（７３）と、検出すべき信号変化が前記ＣＰＵによって指定される検出回路（７０）と、前記タイマがタイムアウトするまでに前記検出回路の検出結果に基づいて異常として検出すべき信号状態が発生したか否かを判定することによって異常の判別を行う判定回路（７２）と、を有する。

〔１５〕項１４の半導体装置において、前記判定回路が異常と判定すべき信号状態は、前記監視する期間に検出すべき信号変化が発生した状態、又は、前記監視する期間に検出すべき信号変化が発生しない状態である。

〔１６〕項１４において、前記複数の外部インタフェース回路の全部又は一部は前記ＣＰＵの制御によって外部インタフェース機能が設定される入出力ポート（１２〜１５）である。

〔１７〕項１６において、前記入出力ポートは出力バッファから外部端子への出力データを前記外部端子からのデータの入力経路に帰還可能にされ、前記異常検出ブロックは前記入力経路からの信号を異常検出対象として入力可能にされる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《マイクロコンピュータ》
図１には本発明の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータは、特に制限されないが、相補型ＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。マイクロコンピュータ（ＭＣＵ）１はＣＰＵや図示を省略するＲＡＭやアクセラレータなどの高速クロックに同期動作される回路がＣＰＵバスＣＢＵＳに接続される。ＣＰＵ２はプログラムをフェッチして実行する。ＣＰＵバスＣＢＵＳはブリッジ回路（ＢＲＤＧ）３を介して周辺バスＰＢＵＳが接続される。周辺バスには前記高速クロックよりも周波数の低い低速クロックに同期動作される内部回路モジュールとして、夫々代表的に示された、割り込みコントローラ（ＩＮＴＣ）４、タイマモジュール（ＴＭＲＭＤＬ）５、通信モジュール（ＣＯＭＭＤＬ）６、その他の周辺回路モジュール（ＰＲＰＭＤＬ）９〜１０、モードコントローラ（ＭＤＣＯＮＴ）１１、外部インタフェース回路として例示された入出力ポート（ＩＯＰＲＴ）１２〜１５、及び異常検出モジュール（ＭＬＦＮＣＤＭＤＬ）１６を有する。尚、入出力ポート（ＩＯＰＲＴ）１３〜１５は周辺バスＰＢＵＳとの接続について図示が省略されているが入出力ポート（ＩＯＰＲＴ）１２と同様に周辺バスＰＢＵＳに接続されている。入出力ポート（ＩＯＰＲＴ）１２〜１５はその一部が例示されているに過ぎず、更に多数個が配置されている。

通信モジュール６は、シリアル・コミュニケーション・インタフェースコントローラ（ＳＣＩ）、ユニバーサル・シリアル・バス（ＵＳＢ：登録商標）コントローラ、適宜の無線通信インタフェースコントローラなどであってよい。

割り込みコントローラ４は異常検出モジュールから出力される割り込み要求信号ＩＲＱ１〜ＩＲＱ４、その他の内部回路モジュールから出力される図示を省略する割り込み要求信号、及び外部から供給される図示を省略する外部割込み要求信号を入力し、それら割り込み要求信号による割り込み要求に対する優先制御及びマスク制御などを行い、一つの割り込み要求を受け付ける毎に割り込み信号ＩＮＴをＣＰＵ２に出力する。割り込み信号ＩＮＴがアサートされるとＣＰＵ２は現在実行中の命令実行を完了した後に退避処理を行ない、割り込み要因を取得し、取得した割り込み要因に応ずる処理にプログラム処理を分岐する。

入出力ポート１２は、これとデータ入出力の対象とすべき内部回路モジュールを選択するモジュール選択部としてのピンファンクション制御部２２、ピンファンクション制御部２２に接続するポートレジスタ制御部２１、ポートレジスタ制御部２１に接続されるバッファ部２０、及びバッファ部２０に接続される外部端子ＩＯＰＡＤを有する。

バッファ部２０は、特に制限されないが、トライステート型の出力バッファ３０を有し、そのデータ出力端子が外部端子ＩＯＰＡＤに接続されると共にポートレジスタ制御部２１に帰還接続される。トライステート型の出力バッファ３０の出力は、ハイレベル、ローレベル、又は高出力インピーダンス状態とされる。

ピンファンクション制御部２２は、特に制限されないが、入出力ポート１２の出力としてタイマモジュール５の出力又は通信モジュール６の出力を出力モジュール選択レジスタ（ＯＭＳＲＥＧ）５１の設定値に従って選択する出力セレクタ（ＯＭＳＬＣ）５０と、入出力ポートへの入力を周辺モジュール８又は周辺モジュール９の何れに供給するかを入力モジュール選択レジスタ（ＩＭＳＲＥＧ）５３の設定値に従って選択する入力セレクタ（ＯＭＳＬＣ）５２とを有する。出力モジュール選択レジスタ（ＯＭＳＲＥＧ）５１及び入力モジュール選択レジスタ（ＩＭＳＲＥＧ）５３はＣＰＵ２によってアクセス可能にされ、例えばパワーオンリセット時にＣＰＵが実行する初期化プログラムによって初期設定され、その後、ＣＰＵ２のプログラム動作により、必要に応じて変更される。

ポートレジスタ制御部２１は、特に制限されないが、ピンファンクション制御部２２の出力又はＣＰＵ２によるデータの書き込みが可能にされるデータレジスタ（ＤＡＴＲＥＧ）４２の出力を出力選択レジスタ（ＯＤＳＲＥＧ）４３の設定値に従って選択する出力セレクタ（ＯＤＳＬＣ）４１と、対応する外部端子ＩＯＰＡＤからの入力データ又は出力バッファ部２０の出力を帰還入力するポートレジスタ（ＰＲＴＲＥＧ）４４、及び出力バッファ３の出力イネーブル制御を行う制御データが格納される出力イネーブル制御レジスタ（ＯＥＣＲＥＧ）４０を有する。前記出力イネーブル制御レジスタ４０及び出力選択レジスタ４３は、ＣＰＵ２によってアクセス可能にされ、例えばパワーオンリセット時にＣＰＵが実行する初期化プログラムによって初期設定され、その後、ＣＰＵのプログラム動作により、必要に応じて変更される。

特に制限されないが、他の入出力ポート１２〜１５等も同様に構成される。入出力ポート１２の構成から明らかなように、当該入出力ポート１２は、入出力動作に用いられる周辺回路モジュールが選択可能にされ、入力動作または出力動作に用いるかが選択可能にされ、出力すべき信号が周辺回路モジュールの出力、又はＣＰＵ２によって書き込まれたレジスタ出力かが選択可能にされる。したがって、他の入出力ポート１２〜１５は全て入出力に割当てることを要さず、必要に応じて入力専用、出力専用として初期設定して利用することができる。図1の例では、入出力ポート１３は周辺モジュール9に対する入力専用ポートとされ、外部端子ＩＰＡＤに接続される。入出力ポート１４は周辺モジュール１０の出力専用ポートとされ、外部端子ＯＰＡＤに接続される。入出力ポート１５はモードコントローラ１１に対するモード信号入力専用ポートとされ、モード端子ＩＭＰＡＤに接続される。モード端子ＩＭＰＡＤには、例えば外部にてプルアップ又はプルダウンして一定レベルにされたモード信号ＭＯＤｉが供給される。

入出力ポート１２は前記ポートレジスタ４４を備えているから、バッファ部２０から出力した信号をポートレジスタ４４に帰還入力し、ＣＰＵ２がポートレジスタ４４の値が出力されるべき信号値に一致するかを判別することによって、そもそも入出力ポート１２による出力動作の異常を判別することが可能にされる。しかしながら、そのような処理は全てＣＰＵ２のプログラム処理で行わなければならない。異常検出モジュール１６はＣＰＵ２の負担を軽減し且つハードウェアの大幅な増大を抑制して、入出力ポートにおける入出力動作の異常を検出しようとするものである。以下、これにいて詳述する。

《異常検出モジュール》
図１において、異常検出モジュール（ＭＬＦＣＤＭＤＬ）１６は、複数個の異常検出ブロック（ＭＬＦＣＤＢＬＫ）６１〜６４と検出対象セレクタ（ＤＴＣＳＬＣ）６０とを有する。異常検出ブロック６１は入出力ポート１５に専用化され、異常検出ブロック（ＭＬＦＮＣＤＢＬＫ）６２〜６４は入出力ポート１２〜１４に代表される多数の入出力ポートの異常検出に割当てられる。異常検出ブロック６２〜６４をどの入出力ポートに割当てるかは検出対象セレクタ６０による選択状態によって決定される。即ちＣＰＵ２によって選択レジスタ（ＳＬＣＲＥＧ）６９に書き込まれた選択データによって指定された入出力ポートが異常検出ブロック６２〜６４に接続される。入出力ポートと異常検出ブロック６２〜６４との接続点は入出力ポートの前記帰還経路、即ちポートレジスタ４４の入力とされる。したがって、異常検出モジュール１６は、外部端子からの入力信号はもとより、外部端子への出力信号も入力して異常検出の対象にすることができる。

それぞれの異常検出ブロック６１〜６４は、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵ２によって可変可能に指定されると共に異常検出の検出結果を例えば割り込み要求信号ＩＲＱ１〜ＩＲＱ４によって前記ＣＰＵに認識させる回路である。前記異常検出ブロックは、指定された外部インタフェース回路に対する異常検出を行うか否かを示す情報及び異常として検出すべき信号状態を示す情報は前記ＣＰＵによって書換え可能な異常検出制御レジスタ（ＭＬＣＲＥＧ）６５〜６８にセットされる。

この異常検出モジュール１６により、異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵ２によって可変可能に指定されるから、異常検出モジュール１６は検出すべき信号状態に汎用性があり、外部入力信号と出力信号の何れに対しても異常状態の検出が可能である。ＣＰＵ２はそれ自体で異常状態を検出することを要さずに、異常状態の検出結果を認識できるから、ＣＰＵ２の負担が軽減される。そのような異常検出のために低速クロックで動作する入出力ポートに対するＣＰＵ２によるアクセス頻度が高くならず、異常状態の検出動作はマイクロコンピュータ１のパフォーマンスを低下させない。異常検出モジュールは、異常状態が検出されず、割り込み信号がアサートされない状態、つまり、正常状態を監視するモジュールとしても利用可能である。正常状態であれば、割り込み信号がネゲートされた状態であり、ＣＰＵは自身の処理を継続的に実行可能である。

図２には異常検出ブロック（信号状態検出ブロック）６４の詳細が例示される。異常検出ブロック６４は、検出回路（ＤＴＣＴＲ）７０、検出信号設定回路（ＤＴＣＳＥＴ）７１、判定回路（ＤＴＲＭＮ）７２、タイマ（ＴＭＲ）７３、割り込み要求回路（ＩＮＴＲＥＱ）７４、及び前記異常検出制御レジスタ（ＭＬＣＲＥＧ）６８を有する。

タイマ７３は異常として検出すべき信号状態の発生を監視する期間が異常検出制御レジスタ６８の設定値によって指定される。検出信号設定回路７１は検出回路７０で検出するべき信号変化を検出回路７０に指示する回路であり、検出すべき信号変化は異常検出制御レジスタ６８の設定値によって決定される。例えば設定可能な信号変化は、立ち上がりレベル変化、立下りレベル変化、立ち上がりパルス発生、及び立下りパルス発生などとされる。検出回路７０はそれによって指示された信号変化が入出力ポート１２から得られる信号に生じたとき例えばパルスを出力する。判定回路（ＤＴＲＭＮ）７２は前記タイマ７３がタイムアウトするまでに前記検出回路７２から検出パルスが発生するか否かに基づいて、異常として検出すべき信号状態が発生したか否かを判定する。前記判定回路７２が異常と判定すべき信号状態は、前記監視する期間に検出すべき信号変化が発生した状態、又は、前記監視する期間に検出すべき信号変化が発生しない状態であり、何れを異常とするかは異常検出制御レジスタ６８の設定値によって決定される。例えば、システム上、プルアップ又はプルダウンされて定常状態にされるモード信号ＭＯＤｉの信号線が断線し、或いはマイクロコンピュータ１のモード端子と基板上のモード信号配線との不所望な分離等の異常状態は、前記監視する期間に検出すべき信号変化が発生した状態により、検出可能である。タイマモジュール５のタイムアウト信号や通信モジュール６に対する外部からの応答信号のように、一定期間内に変化されるべき信号の無変化は、前記監視する期間に検出すべき信号変化が発生しない状態により、検出可能である。判定回路７２が異常を検出すると、これを受ける割り込み要求回路７４が割り込み要求信号ＩＲＱ１を割り込みコントローラ４にアサートする。また、異常を検出しない、つまり正常状態の場合は、割り込み要求信号はアサートされない。

この異常検出ブロック６４を用いることにより、前記監視する期間に検出すべき信号変化が発生した状態と前記監視する期間に検出すべき信号変化が発生しない状態の何れも異常状態として検出することができる。そして、異常状態の発生を監視する期間の制御に内部回路モジュールであるタイマカウンタ５をリソースとして異常状態に検出動作に割当てることを要しないから、ユーザリソースとして用意されているタイマカウンタ５が異常検出動作に割当てられることによってデータ処理性能が低下する事態を生じない。異常状態を検出することによって割り込みを要求するから、入出力ポートの入出力異常に対して、マイクロコンピュータ1の用途に応じた対処をＣＰＵで処理することが可能となる。

その他の異常検出ブロック６１〜６３についても同様に構成されるからその詳細な説明は省略する。特に図1において異常検出ブロック６１のようにモード信号ＭＯＤｉの異常状態検出に専用化されるもののレジスタ６５はパワーオンリセット時における初期設定されたまま、変更されずに利用されることになる。

《マイクロコンピュータの動作フロー》
図３にはマイクロコンピュータの全体的な動作フローが示される。パワーオンリセットが指示されると（Ｓ１）、入出力ポート１２〜１５の機能設定と共に外部端子に対する機能割り当てなどの初期設定が行われ（Ｓ２）、また、それに応じて異常検出ブロック１６の各種レジスタ６５〜６９に対する初期設定が行われる（Ｓ３）。この後、前記異常検出のためのコプロセスが起動され（Ｓ４）、メインプロセスが起動される。例えば図ではメインプロセス８１による処理は、タスク１実行（Ｓ７）、タスク２実行（Ｓ８）、タスク３実行（Ｓ９）、及びタスク４実行（Ｓ１０）とされる。これに並行してコプロセス８０の処理が行なわれる。コプロセス８０では、検出回路７０がタイマ７３の起動からタイムアウトまでのインターバル毎に前記信号検出動作を行い、検出結果に対してそれが信号の異常状態であるかを判定回路７２で判別する（Ｓ５）。異常状態が発生しなければステップＳ５の処理を繰り返す。異常状態が発生すれば割り込み要求回路７４が割り込み要求する。図では例えばステップＳ８のタスク２実行中に割り込み要求が受け付けられてＣＰＵ２に割り込みが通知された状態を例示する。ＣＰＵ２はタスク２の実行を中断し、退避処理を行なって、プログラム処理を異常動作対応プロセス８２の処理に分岐する。異常動作対応プロセス８２では所定の異常動作時の動作用のタスクが実行される（Ｓ１１）。このタスク実行（Ｓ１１）によって解消され得る異常の場合には当該タスクの実行後にＣＰＵ２の処理は元の処理に復帰される。検出すべき異常がリカバリ不可能な異常の場合にはＳ１１のタスク実行でホスト装置にリカバリ不可能な異常の発生を通知して、ホスト側の指示を待つこともできる。

このように、マイクロコンピュータ１は異常検出モジュールという専用ハードウエアを持つため、異常検出ブロックの初期設定後はコプロセスとしてバックグラウンドで異常検出動作を行うことができる。そのため、メインプロセス動作へは影響を与えることなく異常検出動作が可能となる。異常検出時は、メインプロセスに対して割り込みを発生し、メインプロセスが一時的に異常動作対応プロセスを実行し、再びメインプロセス動作に復帰することも可能である。つまり、入出力ポートの異常状態が検出されたとき以外はＣＰＵ２はメインプロセスを実行可能であり、異常検出動作がＣＰＵ２のメインプロセス動作を妨げることがないためデータ処理パフォーマンスを低下することなくシステムの信頼性を向上させることができる。

《出力信号の異常検出例》
図４には出力信号の異常状態を検出するときの状態を模式的に示す。図４では入出力ポート１２はマイクロコンピュータ１による制御対象とされるターゲットＬＳＩ（ＴＲＧＴＬＳＩ）９０の制御対象入力回路（ＴＲＧＴＭＤＬ）９１に接続される。このとき、タイマ７３によるタイムアウトまでの期間に出力信号Ｓｏｕｔに変化がなければならない場合に、何ら変化を検出できなければ、入出力バッファ２０の出力に異常があり、異常検出モジュール１６はこれを検出して割り込みによりＣＰＵ２へ通知することができる。例えば出力バッファ３０の故障、対応する内部回路モジュール５の異常などが考えられる。また、入出力バッファ２０の出力先である制御対象入力回路９１の入力段がハイレベル又はローレベルに固定される故障を生じた場合にも、同様の異常状態としてそれを検出することができる。異常の検出結果からはその異常の原因を必ずしも特定することはできない。割り込みが通知されたＣＰＵ２によるリカバリ処理によって異常が解消できればＣＰＵ２の処理を元の処理に復帰させればよい。解消できなければその異常状態による割り込み要求はクリアされずＣＰＵ２はそれを信号ＭＬＦ１にて外部のホスト装置などに通知し、元の処理には復帰されない。外部のホスト装置などが信号ＭＬＦ１を受け、マイクロコンピュータ１をリセットする制御等を行うことで、異常状態を解消する。

図５は図４による異常検出処理の動作のタイミング、特にＣＰＵ２によりリカバリ可能な異常が発生した場合を示す。監視対象の外部端子に対する異常検出の設定後は、出力信号Ｓｏｕｔに対する異常状態が発生するまではＣＰＵ２は異常状態検出動作から開放される。異常検出モジュール１６による異常検出があったとき、異常検出割り込みＩＲＱｉがＣＰＵ２に発生され（Ｔ１）、ＣＰＵ２はこれに応答する割り込み処理、つまり異常状態を解消し正常状態にするための割り込み処理を行なう。例えば監視対象外部端子を用いる周辺回路モジュールに対する初期化処理を行なう（Ｔ２）。この初期化処理の後、更にＣＰＵは当該監視対象端子に対する異常状態検出を再度行い（Ｔ３）、異常状態が検出されなければＣＰＵ２は当該割り込み要求をクリアして、もとの処理に復帰する（Ｔ４）。Ｔ３において再度異常を検出したとき、つまり、割り込み処理によって異常状態が解消されなかった場合は図６のように、ＣＰＵ２はその例外処理の中でリカバリ不能な異常が発生したことを示す信号ＭＬＦ１を汎用端子（もしくは専用端子）から外部のホストに通知する（Ｔ５）。

《入力信号の異常検出例》
図７には入力信号の異常状態を検出するときの状態を模式的に示す。図７では入出力ポート１２はマイクロコンピュータ１による制御対象とされるターゲットＬＳＩ（ＴＲＧＴＬＳＩ）９０の制御対象出力回路（ＴＲＧＴＭＤＬ）９２に接続される。このとき、タイマ７３によるタイムアウトまでの期間に入力信号Ｓｉｎに変化がなければならない場合に、何ら変化を検出できなければ、制御対象出力回路（ＴＲＧＴＭＤＬ）９２若しくはそれとの接続経路に異常があり、異常検出モジュール１６はこれを検出して割り込みによるＣＰＵ２の通知することができる。或いは入出力バッファ２０と制御対象出力回路９２とに断線を生じ、途中でレベル変化を生じてはならないモード信号ＭＯＤｉのような場合に、タイマ７３によるタイムアウトまでの期間に入力信号Ｓｉｎに変化があってはならない場合に、何らかの変化を検出できたとき、異常検出モジュール１６はこれを検出して割り込みによるＣＰＵ２の通知することができる。この異常の原因はマイクロコンピュータ１の外部にあるので、その割り込みが通知されたＣＰＵ２はホスト装置等の外部に対して信号ＭＬＦ２によって異常の発生を通知する。

図８は図７による異常検出処理の動作のタイミングを示す。監視対象の外部端子に対する異常検出の設定後は、当該外部端子の入力信号Ｓｉｎに異常状態が発生するまではＣＰＵ２は異常状態検出動作から開放される。つまり正常動作される。異常検出モジュール１６による異常検出があったとき、異常検出割り込みがＣＰＵ２に発生され（Ｔ１）、ＣＰＵ２はこれに応答する割り込み処理によって、リカバリ不能な異常状態の発生を検出したことを示す信号ＭＬＦ２を汎用端子からホストに通知する（Ｔ６）。

《システム制御》
図９には図４及び図７に基づいて説明した制御を採用する制御システムの全体的な構成が概略的に示される。ここでは制御対象ユニット（ＴＲＧＴＬＳＩ）９０Ａ〜９０Ｃ別に３個のマイクロコンピュータ１Ａ〜１Ｃを備え、各マイクロコンピュータ１Ａ〜１Ｃは前述のマイクロコンピュータ１と同じ構成を備える。８０はシステムコントローラ（ＳＹＳＣＮＴ＿ＬＳＩ）、８１は電源コントローラ（ＰＷＣＮＴ＿ＬＳＩ）であり、夫々半導体集積回路化されている。システムコントローラ８０はマイクロコンピュータ１Ａ〜１Ｃ及び電源コントローラ８１等を制御する。ＲＣＶＲ１〜ＲＣＶＲ３はシステムコントローラ８０が制御対象ユニット９０Ａ〜９０Ｃにリカバリ処理を指示するリカバリ指示信号、ＭＬＦ１〜ＭＬＦ３はリカバリ不能な異常が発生したことをシステムコントローラ８０に通知する通知信号である。マイクロコンピュータ１Ａと制御対象ユニット９０Ａは図４で説明したＭＣＵ１とＴＲＧＴＬＳＩ９０の機能を備える。マイクロコンピュータ１Ｂと制御対象ユニット９０Ｂは図７で説明したＭＣＵ１とＴＲＧＴＬＳＩ９０の機能を備える。マイクロコンピュータ１Ｃと制御対象ユニット９０Ｃは図７で説明したＭＣＵ１とＴＲＧＴＬＳＩ９０の機能を備え、特に入力信号Ｓｉｎをモード信号ＭＯＤｉとし、ＭＬＦ３で示されるリカバリ不能な異常状態発生の通知信号を出力するのもとする。

マイクロコンピュータ１Ａ〜１Ｃの異常検出モジュール１６が制御対象ユニット９０Ａ〜９０Ｃ又は自らの内部回路モジュールでリカバリ不能な異常の発生を検出したときにはシステムコントローラ８０に信号ＭＬＦ１〜ＭＬＦ３にてその旨が通知される。これが通知されたシステムコントローラ８０はアサートされた信号ＭＬＦ１〜ＭＬＦ３の夫々の意義に基づく制御を行う。リカバリ不可能であって、マイクロコンピュータの動作も停止させたほうがよい場合にはシステムコントローラ８０は電源コントローラ８１にＳＴＢＹ１〜ＳＴＢＹ３の内の所要のスタンバイ信号を用いて対象とするマイクロコンピュータをスタンバイ状態（または電源遮断状態）にする指示を与える。リカバリ不可能であることが明確ではない場合にはシステムコントローラ８０はＲＣＶＲ１〜ＲＣＶＲ３の内の所要のリカバリ信号によって９０Ａ〜９０Ｃの内の所要の制御対象ユニットにリカバリ処理の指示を与える。リカバリ処理の指示は、制御対象ユニットに対するリセット指示、冗長回路への切り替え指示などとされる。また、図示はしないが、システムコントローラ８０は１Ａ〜１Ｃの内の所要のマイクロコンピュータにリセット処理を指示することも可能である。

また、異常通知を受けたシステム制御回路８０は、信号ＭＬＦ１〜ＭＬＦ３の状態に基づいて正常な動作を見込めないと判断されるマイクロコンピュータについてはシステムを起動する場合に動作させない等の対策をとることも可能である。

このように異常検出モジュール１６を搭載したマイクロコンピュータ１をデータ処理システムに採用することにより、入出力バッファの物理的な故障のみならず、特定の入出力ポートを周辺回路モジュールの出力機能として使用している場合に、選択している周辺回路モジュールが暴走したりすることによって異常検出モジュール１６にタイマ７３に設定した周期で出力信号が変化しない場合等に、使用を選択している周辺回路モジュールなどの動作異常を検出することが可能である。異常検出機能を使用する際も、入出力ポートの端子機能はレジスタ設定に従って自由に設定することが可能である。また、通常動作と異常検出機能は並列に動作させることが可能である。そして、通常動作時に、並列動作で異常検出を自己で検出できる機能を持つことは、システムを制御している別LSIに対してハードウエアリセットを要求するなど、異常状態からの復帰手法をいち早く取ることが可能になるため、システム全体の信頼性を向上することができ、また、システム全体の安全性を向上させることができる。

図１０及び図１１には異常状態の発生をＣＰＵ２に認識させる方法として割り込みに代えてポーリングを利用する構成が例示される。図１０は図４に対応され、図１１は図７に対応される。図１０及び図１１において、異常検出モジュール１６に異常検出結果をＣＰＵ２によってアクセス可能に保持する検出結果レジスタ（ＲＳＬＴＲＥＧ）１００を配置する。検出結果レジスタ１００はＣＰＵ２のアドレス空間に配置され、適当なタイミングでＣＰＵ２が参照する。割り込みに比べて即時応答性は低いが、ＣＰＵの現在処理が割り込みによって乱されることを嫌う場合に特に意義がある。その他については上記と同様の作用効果を奏する。

以上説明した実施の形態によって得られる作用効果を整理すれば以下の通りである。

（１）端子機能を出力機能として使用している場合、異常検出モジュール１６の機能を有効とすることで、内部周辺モジュールの出力が正常かどうかをＣＰＵリソースや、異常検出モジュール以外のユーザリソースを使用せずに確認できる。

（２）端子機能を入力機能として使用している場合、異常検出モジュール１６の本機能を有効とすることで、接続先回路モジュールの異常やＬＳＩパッケージ内の配線故障で信号が入力されない等の異常を、ＣＰＵ２リソースや本異常検出モジュール１６以外のユーザリソースを使用せずに検出することができる。

（３）異常検出モジュールの機能を利用することで、ＣＰＵリソースを他の処理に割くことができる。また、ＣＰＵが周辺回路モジュールをアクセスする頻度をアクセスを減らすことができるため、システムのデータ処理パフォーマンス低下を防止することができる。

（４）マイクロコンピュータ１の所要の外部端子に対して、異常検出を実施することが容易である。

（５）出力信号だけでなく、入力信号の異常検出も可能であり、マイクロコンピュータにおける接続元の異常検出及び、パッケージ内のボンディング外れを自己診断することができる。

（６）異常検出のために検出すべき信号変化を複数種類の中から選択することができる。

（７）異常を検出を行う周期をＣＰＵを用いて選択可能にすることができる。

（８）自己診断のためにＣＰＵリソースの使用を縮小でき、自己診断の制御のためにタイマモジュール５などの汎用リソースを使用する必要がない。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本発明の半導体装置はマイクロコンピュータに限定されず、アクセラレータ、プロセッサコアなどの半導体装置に広く適用することができる。また、半導体装置はシングルチップに限定されず、マルチチップであても、マルチチップモジュールであってもよい。入出力ポートの構成、異常検出ブロックの具体的な構成、異常検出モジュールに搭載される異常検出ブロックの数、周辺回路モジュールの種類、マイクロコンピュータのバス構成などは上記に限定されず適宜変更可能である。入出力ポートの基本的な構成は半導体装置内部で一種類に統一されることに限定されず、当然対応させる端子機能などに従って、複数種類の基本構成を備えてよいことは言うまでもない。端子に割り当てられる機能に応じて、入力信号の検出手法の限定及び、検出周期設定幅を固定化してもよい。例えば、端子機能が専用機能とされるようなモード端子等では、入力信号がＡＣ的に変動することは無いはずなので、検出する手法を選択する必要や、測定周期はある程度の長さで固定すれば充分だからである。

１ マイクロコンピュータ（ＭＣＵ）
２ ＣＰＵ
３ ブリッジ回路（ＢＲＤＧ）
４ 割り込みコントローラ（ＩＮＴＣ）
５ タイマモジュール（ＴＭＲＭＤＬ）
６ 通信モジュール（ＣＯＭＭＤＬ）
９〜１０ その他の周辺回路モジュール（ＰＲＰＭＤＬ）
１１ モードコントローラ（ＭＤＣＯＮＴ）
１２〜１５ 入出力ポート（ＩＯＰＲＴ）
１６ 異常検出モジュール（ＭＬＦＮＣＤＭＤＬ）
ＩＲＱ１〜ＩＲＱ４ 割り込み要求信号
ＩＮＴ 割り込み信号
２２ ピンファンクション制御部
２１ ポートレジスタ制御部
２０ バッファ部
３０ 出力バッファ
５１ 出力モジュール選択レジスタ（ＯＭＳＲＥＧ）
５０ 出力セレクタ（ＯＭＳＬＣ）
５３ 入力モジュール選択レジスタ（ＩＭＳＲＥＧ）
５２ 入力セレクタ（ＯＭＳＬＣ）
４２ データレジスタ（ＤＡＴＲＥＧ）
４３ 出力選択レジスタ（ＯＤＳＲＥＧ）
４１ 出力セレクタ（ＯＤＳＬＣ）
４４ ポートレジスタ（ＰＲＴＲＥＧ）
４０ 出力イネーブル制御レジスタ（ＯＥＣＲＥＧ）
６１〜６４ 異常検出ブロック（ＭＬＦＣＤＢＬＫ）
６０ 検出対象セレクタ（ＤＴＣＳＬＣ）
６９ 選択レジスタ（ＳＬＣＲＥＧ）
６５〜６８ 異常検出制御レジスタ（ＭＬＣＲＥＧ）
７０ 検出回路（ＤＴＣＴＲ）
７１ 検出信号設定回路（ＤＴＣＳＥＴ）
７２ 判定回路（ＤＴＲＭＮ）
７３ タイマ（ＴＭＲ）
７４ 割り込み要求回路（ＩＮＴＲＥＱ）
１００ 検出結果レジスタ（ＲＳＬＴＲＥＧ）

Claims (17)

1. ＣＰＵと、前記ＣＰＵの制御を受けて動作される複数の内部回路モジュールと、前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路と、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュールとを有し、
   前記異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果を前記ＣＰＵが認識できるようにする複数の異常検出ブロックを有する、半導体装置。
2. 前記異常検出ブロックは、指定された外部インタフェース回路に対する異常検出を行うか否かを示す情報及び異常として検出すべき信号状態を示す情報が前記ＣＰＵによって書換え可能に格納される第１コントロールレジスタを有する、請求項１記載の半導体装置。
3. 前記異常検出ブロックは、異常として検出すべき信号状態の発生を監視する期間が前記第１コントロールレジスタによって指定されるタイマと、検出すべき信号変化が前記第１コントロールレジスタによって指定される検出回路と、前記タイマがタイムアウトするまでに前記検出回路の検出結果に基づいて異常として検出すべき信号状態が発生したか否かを判定することによって異常の判別を行う判定回路と、を有する請求項２記載の半導体装置。
4. 前記判定回路が異常と判定すべき信号状態は、前記監視する期間に検出すべき信号変化が発生した状態、又は、前記監視する期間に検出すべき信号変化が発生しない状態である、請求項３記載の半導体装置。
5. 複数個の前記異常検出ブロックの内の一部の異常検出ブロックが異常検出の対象とする外部インタフェース回路を前記ＣＰＵによる指定に基づいて選択する検出対象セレクタを有する請求項１記載の半導体装置。
6. 前記検出対象セレクタが前記一部の異常検出ブロックによる異常検出の対象として選択する外部インタフェース回路の指定情報が前記ＣＰＵによって書換え可能に格納される第２コントロールレジスタを有する、請求項２記載の半導体装置。
7. 複数個の前記異常検出ブロックの内の他の異常検出ブロックは、固定的に指定された外部インタフェース回路を異常検出の対象とする、請求項１記載の半導体装置。
8. 前記他の異常検出ブロックは、モードコントローラへのモード信号を外部から受ける外部インタフェース回路に入力されるモード信号を異常検出対象として入力する、請求項７記載の半導体装置。
9. 割り込み要求を入力して割り込み信号を前記ＣＰＵに出力する割り込みコントローラを備え、
   前記異常検出ブロックは、異常検出の検出結果を割り込み要求として前記割り込みコントローラに与える、請求項１記載の半導体装置。
10. 前記異常検出ブロックは、異常検出の検出結果が格納され前記ＣＰＵによってリードアクセス可能な検出結果レジスタを有する、請求項１記載の半導体装置。
11. 前記複数の外部インタフェース回路の全部又は一部は前記ＣＰＵの制御によって外部インタフェース機能が設定される入出力ポートである、請求項１記載の半導体装置。
12. 前記入出力ポートは出力バッファから外部端子への出力データを前記外部端子からのデータの入力経路に帰還可能にされ、
    前記異常検出ブロックは前記入力経路からの信号を異常検出対象として入力可能にされる、請求項１１記載の半導体装置。
13. 前記入出力ポート回路は、これとデータ入出力の対象とすべき内部回路モジュールを選択するモジュール選択部、前記モジュール選択部に接続するポートレジスタ制御部、前記ポートレジスタ制御部に接続されるバッファ部、及び前記バッファ部に接続される前記外部端子を有し、
    前記モジュール選択部は前記半導体装置のパワーオンリセットによって選択状態が初期化され、
    前記ポートレジスタ制御部は、前記ＣＰＵによってその入出力動作が可変可能に制御され、
    前記バッファ部は前記外部端子に出力端子が接続された前記出力バッファを有する、請求項１１記載の半導体装置。
14. ＣＰＵと、前記ＣＰＵの制御を受けて動作される複数の内部回路モジュールと、前記内部回路モジュールを外部とインタフェースさせる複数の外部インタフェース回路と、前記外部インタフェース回路の入力信号及び出力信号の異常検出を行う異常検出モジュールとを有し、
    前記異常検出モジュールは、指定された外部インタフェース回路に対する異常検出を行うか否か及び異常として検出すべき信号状態が前記ＣＰＵによって可変可能に指定されると共に異常検出の検出結果を前記ＣＰＵが認識可能とし、
    前記異常検出モジュールは、異常として検出すべき信号状態の発生を監視する期間が前記ＣＰＵによって指定されるタイマと、検出すべき信号変化が前記ＣＰＵによって指定される検出回路と、前記タイマがタイムアウトするまでに前記検出回路の検出結果に基づいて異常として検出すべき信号状態が発生したか否かを判定することによって異常の判別を行う判定回路と、を有する半導体装置。
15. 前記判定回路が異常と判定すべき信号状態は、前記監視する期間に検出すべき信号変化が発生した状態、又は、前記監視する期間に検出すべき信号変化が発生しない状態である、請求項１４記載の半導体装置。
16. 前記複数の外部インタフェース回路の全部又は一部は前記ＣＰＵの制御によって外部インタフェース機能が設定される入出力ポートである、請求項１４記載の半導体装置。
17. 前記入出力ポートは出力バッファから外部端子への出力データを前記外部端子からのデータの入力経路に帰還可能にされ、
    前記異常検出ブロックは前記入力経路からの信号を異常検出対象として入力可能にされる、請求項１６記載の半導体装置。

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