JPH0589066A - 多次元並列処理システム - Google Patents
多次元並列処理システムInfo
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- JPH0589066A JPH0589066A JP3102742A JP10274291A JPH0589066A JP H0589066 A JPH0589066 A JP H0589066A JP 3102742 A JP3102742 A JP 3102742A JP 10274291 A JP10274291 A JP 10274291A JP H0589066 A JPH0589066 A JP H0589066A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17381—Two dimensional, e.g. mesh, torus
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【目的】 コントローラによって並列に制御される複数
の処理ノードからなる多次元並列処理システム。 【構成】 処理ノードは複数の通信リンクによって相互
に接続されている。各処理ノードはメモリ、トランスポ
ーザ・モジュールおよび経路指定ノードを備えている。
メモリはデータをスライス形式で記憶する。トランスポ
ーザ・モジュールはメモリに接続され、メモリからのデ
ータ・スライスのうち選択したもののトランスポーズ・
データ・ワードを生成する。経路指定ノードはトランス
ポーザ・モジュールと通信リンクとに接続され、データ
・ワードと通信リンクを利用して転送し、それによって
データ・スライスを処理ノード間で転送する。最後に、
コントローラは処理ノードのメモリ、トランスポーザ・
モジュールおよび経路指定ノードを並列に制御し、デー
タ・スライスを処理ノード間で一斉に転送できるように
する。
の処理ノードからなる多次元並列処理システム。 【構成】 処理ノードは複数の通信リンクによって相互
に接続されている。各処理ノードはメモリ、トランスポ
ーザ・モジュールおよび経路指定ノードを備えている。
メモリはデータをスライス形式で記憶する。トランスポ
ーザ・モジュールはメモリに接続され、メモリからのデ
ータ・スライスのうち選択したもののトランスポーズ・
データ・ワードを生成する。経路指定ノードはトランス
ポーザ・モジュールと通信リンクとに接続され、データ
・ワードと通信リンクを利用して転送し、それによって
データ・スライスを処理ノード間で転送する。最後に、
コントローラは処理ノードのメモリ、トランスポーザ・
モジュールおよび経路指定ノードを並列に制御し、デー
タ・スライスを処理ノード間で一斉に転送できるように
する。
Description
【０００１】
【産業上の利用分野】本発明は一般的には多次元並列コ
ンピュータ・システムに関し、さらに具体的には、この
種のシステムの処理ノード間でデータを転送するための
通信構成に関する。
ンピュータ・システムに関し、さらに具体的には、この
種のシステムの処理ノード間でデータを転送するための
通信構成に関する。
【０００２】
【従来の技術】本明細書では、公知技術として、以下に
列挙した文献が引用されているが、これらはすべて本明
細書の一部を構成するものである。
列挙した文献が引用されているが、これらはすべて本明
細書の一部を構成するものである。
【０００３】（１）米国特許第４，５９８，４００号明
細書（１９８６年７月１日交付、発明の名称：メッセー
ジ・パケットの経路指定方法と装置、以下「Ｈｉｌｌｉ
ｓ特許」と称す） （２）米国特許第４，８１４，９７３号明細書（１９８
９年３月２１日交付、発明の名称：並列プロセッサ、以
下「Ｈｉｌｌｉｓ他特許」と称す） （３）米国特許出願第０７／０４３，１２６号明細書
（１９８７年４月２７日出願、発明の名称：メッセージ
・パケットの経路指定方法と装置、以下「Ｈｉｌｌｉｓ
他特許出願」と称す） （４）米国特許出願第０７／１７９，０２０号明細書
（１９８８年４月８日出願、発明の名称並列プロセッサ
とコプロセッサ間をインタフェースで結ぶ方法と装置、
以下「Ｋａｈｌｅ他特許出願」と称す） コンピュータ・システムは、１つまたは２つ以上のプロ
セッサ、メモリおよび入出力システムから構成されてい
るのが一般的である。メモリはデータとそのデータを処
理するための命令を格納しておく場所である。プロセッ
サはデータを命令に従って処理し、処理したデータをメ
モリに記憶（保管）する。入出力システムは、データと
命令をシステムにロードし、処理したデータをシステム
から取り出す機能をもつ。
細書（１９８６年７月１日交付、発明の名称：メッセー
ジ・パケットの経路指定方法と装置、以下「Ｈｉｌｌｉ
ｓ特許」と称す） （２）米国特許第４，８１４，９７３号明細書（１９８
９年３月２１日交付、発明の名称：並列プロセッサ、以
下「Ｈｉｌｌｉｓ他特許」と称す） （３）米国特許出願第０７／０４３，１２６号明細書
（１９８７年４月２７日出願、発明の名称：メッセージ
・パケットの経路指定方法と装置、以下「Ｈｉｌｌｉｓ
他特許出願」と称す） （４）米国特許出願第０７／１７９，０２０号明細書
（１９８８年４月８日出願、発明の名称並列プロセッサ
とコプロセッサ間をインタフェースで結ぶ方法と装置、
以下「Ｋａｈｌｅ他特許出願」と称す） コンピュータ・システムは、１つまたは２つ以上のプロ
セッサ、メモリおよび入出力システムから構成されてい
るのが一般的である。メモリはデータとそのデータを処
理するための命令を格納しておく場所である。プロセッ
サはデータを命令に従って処理し、処理したデータをメ
モリに記憶（保管）する。入出力システムは、データと
命令をシステムにロードし、処理したデータをシステム
から取り出す機能をもつ。
【０００４】最新のコンピュータ・システムは「フォン
・ノイマン」を模範とした設計構造を採用している。こ
の設計構造では、各プロセッサはプログラム・カウンタ
をもち、このプログラム・カウンタはプロセッサが次に
実行すべき命令を収めている記憶場所を示している。あ
る命令の実行時に、プロセッサは次に処理する予定の命
令の記憶場所を示すようにプログラム・カウンタをイン
クリメントする。この種のシステムでは、各プロセッサ
はデータと命令を共用することが可能になっている。し
かし、プロセッサ同士が望ましくない形で干渉し合うの
を防止するために、この種のシステムは、各プロセッサ
が別々の命令ストリーム、つまり、別々の命令列を処理
するように構成されているのが代表的であり、プロセッ
サによるデータ・アクセスが秩序正しく行なえるように
するために、プロシージャが複雑化している場合があ
る。
・ノイマン」を模範とした設計構造を採用している。こ
の設計構造では、各プロセッサはプログラム・カウンタ
をもち、このプログラム・カウンタはプロセッサが次に
実行すべき命令を収めている記憶場所を示している。あ
る命令の実行時に、プロセッサは次に処理する予定の命
令の記憶場所を示すようにプログラム・カウンタをイン
クリメントする。この種のシステムでは、各プロセッサ
はデータと命令を共用することが可能になっている。し
かし、プロセッサ同士が望ましくない形で干渉し合うの
を防止するために、この種のシステムは、各プロセッサ
が別々の命令ストリーム、つまり、別々の命令列を処理
するように構成されているのが代表的であり、プロセッ
サによるデータ・アクセスが秩序正しく行なえるように
するために、プロシージャが複雑化している場合があ
る。
【０００５】フォン・ノイマン計算機では、１つの命令
ストリームの中の命令は１つのデータ・ストリームの中
のデータを処理するために使用されている。このような
計算機は、プロセッサが１つのときはＳＩＳＤ（単一命
令／単一データ）と呼ばれ、プロセッサが複数のときは
ＭＩＭＤ（複数命令／複数データ）と呼ばれているのが
普通である。データ配列（アレイ）の処理といったよう
に、計算の種類が複数のときは、いくつかのデータ・ス
トリームの中のデータを、同じ命令ストリームを使用し
て処理することが可能になっている。これらの計算で
は、ＳＩＳＤ計算機は各データ・ストリームの中のデー
タに対して同じ演算または同じ演算列を反復的に実行す
ることになる。最近では、単一命令／複数データ（ＳＩ
ＭＤ）計算機が開発され、いくつかのデータ・ストリー
ムのすべての中のデータを並列処理している。ＳＩＭＤ
計算機は、複数のデータ・ストリームをすべて並列に処
理するので、このような問題の処理をＳＩＳＤ計算機よ
りも高速化することができ、また、ＭＩＭＤ計算機から
得られるものと同程度の並列処理をもっと安い費用で実
現することができる。
ストリームの中の命令は１つのデータ・ストリームの中
のデータを処理するために使用されている。このような
計算機は、プロセッサが１つのときはＳＩＳＤ（単一命
令／単一データ）と呼ばれ、プロセッサが複数のときは
ＭＩＭＤ（複数命令／複数データ）と呼ばれているのが
普通である。データ配列（アレイ）の処理といったよう
に、計算の種類が複数のときは、いくつかのデータ・ス
トリームの中のデータを、同じ命令ストリームを使用し
て処理することが可能になっている。これらの計算で
は、ＳＩＳＤ計算機は各データ・ストリームの中のデー
タに対して同じ演算または同じ演算列を反復的に実行す
ることになる。最近では、単一命令／複数データ（ＳＩ
ＭＤ）計算機が開発され、いくつかのデータ・ストリー
ムのすべての中のデータを並列処理している。ＳＩＭＤ
計算機は、複数のデータ・ストリームをすべて並列に処
理するので、このような問題の処理をＳＩＳＤ計算機よ
りも高速化することができ、また、ＭＩＭＤ計算機から
得られるものと同程度の並列処理をもっと安い費用で実
現することができる。
【０００６】冒頭に挙げたＨｉｌｌｉｓ特許およびＨｉ
ｌｌｉｓ他特許出願で開示されているＳＩＭＤ計算機
は、ホスト・コンピュータ、マイクロ・コントローラ、
および処理要素のアレイ（配列）から構成されており、
各処理要素はビット直列プロセッサとメモリを備えてい
る。特に、ホスト・コンピュータはコマンドを生成し
て、これらをマイクロ・コントローラに送っている。あ
るコマンドを受けると、マイクロ・コントローラは１つ
または２つ以上のＳＩＭＤ命令を処理要素アレイに送る
ようにしている。各ＳＩＭＤ命令は、処理要素のすべて
がそれぞれのメモリに記憶されているデータに対して同
じ演算を実行できるようになっている。
ｌｌｉｓ他特許出願で開示されているＳＩＭＤ計算機
は、ホスト・コンピュータ、マイクロ・コントローラ、
および処理要素のアレイ（配列）から構成されており、
各処理要素はビット直列プロセッサとメモリを備えてい
る。特に、ホスト・コンピュータはコマンドを生成し
て、これらをマイクロ・コントローラに送っている。あ
るコマンドを受けると、マイクロ・コントローラは１つ
または２つ以上のＳＩＭＤ命令を処理要素アレイに送る
ようにしている。各ＳＩＭＤ命令は、処理要素のすべて
がそれぞれのメモリに記憶されているデータに対して同
じ演算を実行できるようになっている。
【０００７】Ｈｉｌｌｉｓ特許およびＨｉｌｌｉｓ他特
許出願に開示されているアレイは、さらに、処理要素間
のデータ転送を可能にする２つの通信構造（メカニズ
ム）を備えている。一方の通信構造は、各々の処理要素
がその最寄りの隣接処理要素の１つに選択的にデータを
送ることを可能にするものである。もう一方の通信構造
は、処理要素を多次元構成で実装した集積回路チップ相
互間を接続するグローバル・ルータ（経路指定）と呼ば
れるのもので、任意の処理要素がシステム内の任意の他
の処理要素にデータを送ることを可能にしている。最初
の通信構造は「ＮＥＷＳ」（処理要素が２次元配列に配
置されているものとした場合、ある処理要素がデータを
送ることができる東西南北の方向を表わしている）と呼
ばれ、この構造では、マイクロ・コントローラは、処理
要素のすべてが選択した隣接の処理要素との間でビット
直列データを一斉に送受することを可能にしている。最
近では、３次元配列で配置された処理要素間でデータを
一斉に転送することを可能にする「ＮＥＷＳ」型構造を
採用したアレイが開発されている。
許出願に開示されているアレイは、さらに、処理要素間
のデータ転送を可能にする２つの通信構造（メカニズ
ム）を備えている。一方の通信構造は、各々の処理要素
がその最寄りの隣接処理要素の１つに選択的にデータを
送ることを可能にするものである。もう一方の通信構造
は、処理要素を多次元構成で実装した集積回路チップ相
互間を接続するグローバル・ルータ（経路指定）と呼ば
れるのもので、任意の処理要素がシステム内の任意の他
の処理要素にデータを送ることを可能にしている。最初
の通信構造は「ＮＥＷＳ」（処理要素が２次元配列に配
置されているものとした場合、ある処理要素がデータを
送ることができる東西南北の方向を表わしている）と呼
ばれ、この構造では、マイクロ・コントローラは、処理
要素のすべてが選択した隣接の処理要素との間でビット
直列データを一斉に送受することを可能にしている。最
近では、３次元配列で配置された処理要素間でデータを
一斉に転送することを可能にする「ＮＥＷＳ」型構造を
採用したアレイが開発されている。
【０００８】他方、グローバル・ルータでは、データは
メッセージの形体で送られ、各メッセージは、データを
受け取る処理プロセッサを指定したアドレスを収めてい
る。マイクロ・コントローラは、処理要素がグローバル
・ルータを経由して一斉に、メッセージをビット直列形
式で送ることを可能にし、グローバル・ルータのタイミ
ングを制御しているが、ＮＥＷＳ構造と異なり、メッセ
ージの宛先を制御していない。しかし、情報に入れて送
ることができるアドレスと他のメッセージ・プロトコル
情報がオーバヘッドとなって、データ伝送速度を低下さ
せる原因になっている。
メッセージの形体で送られ、各メッセージは、データを
受け取る処理プロセッサを指定したアドレスを収めてい
る。マイクロ・コントローラは、処理要素がグローバル
・ルータを経由して一斉に、メッセージをビット直列形
式で送ることを可能にし、グローバル・ルータのタイミ
ングを制御しているが、ＮＥＷＳ構造と異なり、メッセ
ージの宛先を制御していない。しかし、情報に入れて送
ることができるアドレスと他のメッセージ・プロトコル
情報がオーバヘッドとなって、データ伝送速度を低下さ
せる原因になっている。
【０００９】上述したように、Ｈｉｌｌｉｓ特許および
Ｈｉｌｌｉｓ特許出願に開示されているアレイでは、プ
ロセッサがビット直列方式になっている。これらのプロ
セッサは連続するデータ・ビットを直列に処理してい
る。最近に開発されたプロセッサ・アレイでは、ビット
直列方式のプロセッサに加えて、データをワード（語）
並列形式で処理するコプロセッサ（補助または共用プロ
セッサ）が含まれている。これらのコプロセッサは各々
が所定数のビット直列プロセッサに接続されて、処理ノ
ードを構成している。冒頭に挙げたＫａｈｌｅ他特許出
願は、このようなコプロセッサをアレイ構造に接続する
ための構成を開示している。
Ｈｉｌｌｉｓ特許出願に開示されているアレイでは、プ
ロセッサがビット直列方式になっている。これらのプロ
セッサは連続するデータ・ビットを直列に処理してい
る。最近に開発されたプロセッサ・アレイでは、ビット
直列方式のプロセッサに加えて、データをワード（語）
並列形式で処理するコプロセッサ（補助または共用プロ
セッサ）が含まれている。これらのコプロセッサは各々
が所定数のビット直列プロセッサに接続されて、処理ノ
ードを構成している。冒頭に挙げたＫａｈｌｅ他特許出
願は、このようなコプロセッサをアレイ構造に接続する
ための構成を開示している。
【００１０】
【発明が解決しようとする課題】本発明は、プロセッサ
・アレイに含まれる処理ノード間でデータ転送を可能に
する新規で、改良された通信構成を提供することを課題
としている。
・アレイに含まれる処理ノード間でデータ転送を可能に
する新規で、改良された通信構成を提供することを課題
としている。
【００１１】
【課題を解決するための手段】要約して説明すると、本
発明による多重並列処理システムは、コントローラによ
って並列に制御される複数の処理ノードから構成されて
いる。これらの処理ノードは複数の通信リンクで相互に
接続されている。各処理ノードはメモリ、トランスポー
ザ（転置）モジュールおよび経路指定ノードから構成さ
れている。メモリはデータをスライス形式で保管（記
憶）する。トランスポーザ・モジュールはメモリに接続
され、データ・スライスのうちメモリから選択したもの
のトランスポーズ・データ・ワードを生成する。経路指
定ノードはトランスポーザ・モジュールと通信リンクと
に接続され、通信リンクを利用してトランスポーズ・デ
ータ・ワードを転送することにより、データ・スライス
を処理ノード相互間で転送する。最後に、コントローラ
はすべての処理ノードのメモリ、トランスポーザ・モジ
ュールおよび経路指定ノードを並列に制御して、データ
・スライスを処理ノード間で一斉に転送することを可能
にする。
発明による多重並列処理システムは、コントローラによ
って並列に制御される複数の処理ノードから構成されて
いる。これらの処理ノードは複数の通信リンクで相互に
接続されている。各処理ノードはメモリ、トランスポー
ザ（転置）モジュールおよび経路指定ノードから構成さ
れている。メモリはデータをスライス形式で保管（記
憶）する。トランスポーザ・モジュールはメモリに接続
され、データ・スライスのうちメモリから選択したもの
のトランスポーズ・データ・ワードを生成する。経路指
定ノードはトランスポーザ・モジュールと通信リンクと
に接続され、通信リンクを利用してトランスポーズ・デ
ータ・ワードを転送することにより、データ・スライス
を処理ノード相互間で転送する。最後に、コントローラ
はすべての処理ノードのメモリ、トランスポーザ・モジ
ュールおよび経路指定ノードを並列に制御して、データ
・スライスを処理ノード間で一斉に転送することを可能
にする。
【００１２】
【実施例】本発明の特徴事項は特許請求の範囲の項に明
確化されているが、以下では、添付図面を参照して、本
発明の上述した利点およびその他の利点について実施例
を示して詳しく説明する。
確化されているが、以下では、添付図面を参照して、本
発明の上述した利点およびその他の利点について実施例
を示して詳しく説明する。
【００１３】図１は、本発明による通信構成を取り入れ
たコンピュータ・システムのブロック図である。コンピ
ュータ・システムはマイクロ・コントローラ５を備えて
おり、これはホスト６によって制御されると同時に、処
理ノードのアレイ（配列）を制御する。図１には、これ
らの１つが処理ノード１０として示されている。処理を
行なうときは、ホスト・コンピュータ６からマイクロ・
コントローラ５にコマンドが送られる。あるコマンドを
受けると、マイクロ・コントローラ５は処理およびその
他の演算を並列に制御する１つまたは２つ以上の命令あ
るいは他の制御信号セットを、処理ノードのすべてに同
時に送ることができる。さらに、前掲のＨｉｌｌｉｓ特
許およびＨｉｌｌｉｓ他特許出願に説明されているよう
に、いくつかの処理ノード１０が相互に接続されて、処
理ノード１０間でデータを転送できるようになってい
る。
たコンピュータ・システムのブロック図である。コンピ
ュータ・システムはマイクロ・コントローラ５を備えて
おり、これはホスト６によって制御されると同時に、処
理ノードのアレイ（配列）を制御する。図１には、これ
らの１つが処理ノード１０として示されている。処理を
行なうときは、ホスト・コンピュータ６からマイクロ・
コントローラ５にコマンドが送られる。あるコマンドを
受けると、マイクロ・コントローラ５は処理およびその
他の演算を並列に制御する１つまたは２つ以上の命令あ
るいは他の制御信号セットを、処理ノードのすべてに同
時に送ることができる。さらに、前掲のＨｉｌｌｉｓ特
許およびＨｉｌｌｉｓ他特許出願に説明されているよう
に、いくつかの処理ノード１０が相互に接続されて、処
理ノード１０間でデータを転送できるようになってい
る。
【００１４】図１に示すように、処理ノード１０は２つ
の処理要素（ＰＥ）チップ１１Ｈと１１Ｌ（総称する場
合は、符号１１で示す）を備え、これらはデータ・バス
１３を経由してメモリ１２に接続されている。本発明の
１つの実施例では、データ・バスは３２本のデータ線Ｄ
（３１：０）からなり、これらは上位桁データ線Ｄ（３
１：１６）（これはＰＥチップ１１Ｈに接続されてい
る）と、下位桁データ線Ｄ（１５：０）（これはＰＥチ
ップ１１Ｌに接続されている）に分割されている。各々
のＰＥチップ１１には、１組の直列プロセッサ（符号１
４で総称する）と経路指定ノード（符号１５で総称す
る）が実装されている。これらの直列プロセッサは、マ
イクロ・プロセッサ５からＳＰ ＩＮＳＴＲ直列プロセ
ッサ命令信号を受けて動作し、メモリ１２に記憶されて
いるデータに対して処理を行なう。メモリ１２は、メモ
リ１２の記憶場所を指定しているＭＥＭ ＡＤＲＳメモ
リ・アドレス信号と、ＭＥＭ ＡＤＲＳメモリ・アドレ
ス信号で指定された記憶場所にデータを記憶するのか、
そこからデータを取り出すのかを指定しているＭＥＭＣ
ＴＲＬメモリ制御信号とを受けて動作する。ＭＥＭ Ａ
ＤＲＳメモリ・アドレス信号とＭＥＭ ＣＴＲＬメモリ
制御信号はどちらも、マイクロ・コントローラ５から与
えられる。経路指定ノード１５も、マイクロ・コントロ
ーラ５からRTRCTRL経路指定制御信号を受けて動作し、
データを収めているメッセージをある処理ノード１０か
ら別の処理ノードに転送する。
の処理要素（ＰＥ）チップ１１Ｈと１１Ｌ（総称する場
合は、符号１１で示す）を備え、これらはデータ・バス
１３を経由してメモリ１２に接続されている。本発明の
１つの実施例では、データ・バスは３２本のデータ線Ｄ
（３１：０）からなり、これらは上位桁データ線Ｄ（３
１：１６）（これはＰＥチップ１１Ｈに接続されてい
る）と、下位桁データ線Ｄ（１５：０）（これはＰＥチ
ップ１１Ｌに接続されている）に分割されている。各々
のＰＥチップ１１には、１組の直列プロセッサ（符号１
４で総称する）と経路指定ノード（符号１５で総称す
る）が実装されている。これらの直列プロセッサは、マ
イクロ・プロセッサ５からＳＰ ＩＮＳＴＲ直列プロセ
ッサ命令信号を受けて動作し、メモリ１２に記憶されて
いるデータに対して処理を行なう。メモリ１２は、メモ
リ１２の記憶場所を指定しているＭＥＭ ＡＤＲＳメモ
リ・アドレス信号と、ＭＥＭ ＡＤＲＳメモリ・アドレ
ス信号で指定された記憶場所にデータを記憶するのか、
そこからデータを取り出すのかを指定しているＭＥＭＣ
ＴＲＬメモリ制御信号とを受けて動作する。ＭＥＭ Ａ
ＤＲＳメモリ・アドレス信号とＭＥＭ ＣＴＲＬメモリ
制御信号はどちらも、マイクロ・コントローラ５から与
えられる。経路指定ノード１５も、マイクロ・コントロ
ーラ５からRTRCTRL経路指定制御信号を受けて動作し、
データを収めているメッセージをある処理ノード１０か
ら別の処理ノードに転送する。
【００１５】本発明の実施例では、各々のＰＥチップ１
１には１６個の直列プロセッサ１４が実装されており、
各々はデータ・バス１３のデータ線の１つと関連づけら
れている。つまり、各直列プロセッサ１４は、データ線
Ｄ（ｉ）（ただし、“１”は集合（３１，…，０）から
の整数である）の１つからデータ・ビットを受け取り、
その１つ上にデータ・ビットを送出する。メモリ１２は
記憶場所が３２ビット・スライスに編成されており、各
スライスは、マイクロ・コントローラ５からのＭＥＭ
ＡＤＲＳメモリ・アドレス信号の特定の２進コード値に
よって識別される。ＭＥＭ ＡＤＲＳメモリ・アドレス
信号の特定値で指定されたメモリ内のスライスからデー
タを取り出して、転送する場合は、メモリ１２はそのス
ライスのビット３１〜０をそれぞれデータ線Ｄ（３１）
〜Ｄ（０）上に送出することになる。他方、ＭＥＭ Ａ
ＤＲＳメモリ・アドレス信号の特定値で指定されたメモ
リ内のスライスにデータをロードする場合は、メモリ１
２は、データ線Ｄ（３１)〜Ｄ（０）からそれぞれビッ
ト３１〜０を受け取って、それらをそのスライスのそれ
ぞれのビットにロードすることになる。
１には１６個の直列プロセッサ１４が実装されており、
各々はデータ・バス１３のデータ線の１つと関連づけら
れている。つまり、各直列プロセッサ１４は、データ線
Ｄ（ｉ）（ただし、“１”は集合（３１，…，０）から
の整数である）の１つからデータ・ビットを受け取り、
その１つ上にデータ・ビットを送出する。メモリ１２は
記憶場所が３２ビット・スライスに編成されており、各
スライスは、マイクロ・コントローラ５からのＭＥＭ
ＡＤＲＳメモリ・アドレス信号の特定の２進コード値に
よって識別される。ＭＥＭ ＡＤＲＳメモリ・アドレス
信号の特定値で指定されたメモリ内のスライスからデー
タを取り出して、転送する場合は、メモリ１２はそのス
ライスのビット３１〜０をそれぞれデータ線Ｄ（３１）
〜Ｄ（０）上に送出することになる。他方、ＭＥＭ Ａ
ＤＲＳメモリ・アドレス信号の特定値で指定されたメモ
リ内のスライスにデータをロードする場合は、メモリ１
２は、データ線Ｄ（３１)〜Ｄ（０）からそれぞれビッ
ト３１〜０を受け取って、それらをそのスライスのそれ
ぞれのビットにロードすることになる。
【００１６】メモリ１２に入っている複数ビット・ワー
ドのデータを直列プロセッサ１４を使用して処理する場
合は、マイクロ・コントローラ５は、メモリ１２内の連
続する記憶場所を指定した値をもつＭＥＭ ＡＤＲＳメ
モリ・アドレス信号と、メモリ１２に働きかけてデータ
のスライスを転送または記憶させるＭＥＭＣＴＲＬ制御
信号と、直列プロセッサ１４に働きかけてそれぞれに関
連するデータ線Ｄ（ｉ）上のビットに対して必要とする
演算を実行させるＳＰ ＩＮＳＴＲ直列プロセッサ命令
信号とを反復的に生成する。従って、メモリ１２内のデ
ータを見るとき、２つの見方がある。１つはスライス側
から見た見方であり、“ＳＬＩＣＥ”と表記した矢印で
示されている。これは、ＭＥＭ ＡＤＲＳメモリ・アド
レス信号を受けると、１つずつ、固定サイズ（長）ワー
ドのデータ（「データ・スライス」）がメモリから取り
出されてデータ・バス１３上に送り出されるか、データ
・バス１３からメモリに送り込まれることを表わしてい
る。もう１つは、プロセッサ側から見た見方であり、
“ＰＲＯＣＥＳＳＯＲ”と表記した矢印で示されてい
る。これは、個々の直列プロセッサからアクセスできる
データのメモリ１２内の編成を表わしている。
ドのデータを直列プロセッサ１４を使用して処理する場
合は、マイクロ・コントローラ５は、メモリ１２内の連
続する記憶場所を指定した値をもつＭＥＭ ＡＤＲＳメ
モリ・アドレス信号と、メモリ１２に働きかけてデータ
のスライスを転送または記憶させるＭＥＭＣＴＲＬ制御
信号と、直列プロセッサ１４に働きかけてそれぞれに関
連するデータ線Ｄ（ｉ）上のビットに対して必要とする
演算を実行させるＳＰ ＩＮＳＴＲ直列プロセッサ命令
信号とを反復的に生成する。従って、メモリ１２内のデ
ータを見るとき、２つの見方がある。１つはスライス側
から見た見方であり、“ＳＬＩＣＥ”と表記した矢印で
示されている。これは、ＭＥＭ ＡＤＲＳメモリ・アド
レス信号を受けると、１つずつ、固定サイズ（長）ワー
ドのデータ（「データ・スライス」）がメモリから取り
出されてデータ・バス１３上に送り出されるか、データ
・バス１３からメモリに送り込まれることを表わしてい
る。もう１つは、プロセッサ側から見た見方であり、
“ＰＲＯＣＥＳＳＯＲ”と表記した矢印で示されてい
る。これは、個々の直列プロセッサからアクセスできる
データのメモリ１２内の編成を表わしている。
【００１７】処理ノードのすべての経路指定ノード１５
は、アレイを構成する処理ノード１０間でメッセージの
転送ができるように相互に接続されている。各メッセー
ジはメッセージの受取先となる処理ノード１０と直列プ
ロセッサ１４を指定するアドレスを収めている。本発明
の実施例では、経路指定ノードは、前掲のＨｉｌｌｉｓ
特許に開示されているように、多次元構成で相互に接続
されている。各経路指定ノード１５Ｈと１５Ｌは、マイ
クロ・コントローラ５からのＲＴＲＣＴＲＬ経路指定制
御信号の制御を受けて、 それぞれ符号ＨＣ Ｏ Ｈ（１
１：０）とＨＣ Ｏ Ｌ（１１：０）で示した複数の通
信リンクを利用して、他の処理要素チップ１１上に置か
れている他の経路指定ノード１５にメッセージを送る。
は、アレイを構成する処理ノード１０間でメッセージの
転送ができるように相互に接続されている。各メッセー
ジはメッセージの受取先となる処理ノード１０と直列プ
ロセッサ１４を指定するアドレスを収めている。本発明
の実施例では、経路指定ノードは、前掲のＨｉｌｌｉｓ
特許に開示されているように、多次元構成で相互に接続
されている。各経路指定ノード１５Ｈと１５Ｌは、マイ
クロ・コントローラ５からのＲＴＲＣＴＲＬ経路指定制
御信号の制御を受けて、 それぞれ符号ＨＣ Ｏ Ｈ（１
１：０）とＨＣ Ｏ Ｌ（１１：０）で示した複数の通
信リンクを利用して、他の処理要素チップ１１上に置か
れている他の経路指定ノード１５にメッセージを送る。
【００１８】さらに、各経路指定ノード１５Ｈと１５Ｌ
は、それぞれ符号ＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ
Ｌ（１１：０）で示した通信リンクを利用してメッセー
ジを受け取る。経路指定ノード１５は、受け取った各々
のメッセージのアドレスから、そのメッセージが処理ノ
ード１０に置かれた直列プロセッサ１４宛であるかどう
かを判断し、そうであれば、そのメッセージをデータ・
バス１３のデータ線Ｄ（ｉ）上に結合し、そのデータ線
を通してメッセージを受け取る直列プロセッサ１４はメ
モリ１２をアクセスする。マイクロ・コントローラ１３
は、ＭＥＭＡＤＲＳメモリ・アドレス信号とＭＥＭ Ｃ
ＴＲＬメメモリ制御信号を出して、メッセージからのデ
ータをメモリ１２に記憶できるようにする。他方、メッ
セージが処理ノード１０に置かれた直列プロセッサ宛で
ないと経路指定ノード１５が判断したときは、通信リン
クＨＣ Ｏ Ｈ（１１：０）およびＨＣ Ｏ Ｌ（１
１：０）の１つを利用してそのメッセージを転送する。
どの通信リンクが利用されるかは、そのメッセージのア
ドレスで判断される。
は、それぞれ符号ＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ
Ｌ（１１：０）で示した通信リンクを利用してメッセー
ジを受け取る。経路指定ノード１５は、受け取った各々
のメッセージのアドレスから、そのメッセージが処理ノ
ード１０に置かれた直列プロセッサ１４宛であるかどう
かを判断し、そうであれば、そのメッセージをデータ・
バス１３のデータ線Ｄ（ｉ）上に結合し、そのデータ線
を通してメッセージを受け取る直列プロセッサ１４はメ
モリ１２をアクセスする。マイクロ・コントローラ１３
は、ＭＥＭＡＤＲＳメモリ・アドレス信号とＭＥＭ Ｃ
ＴＲＬメメモリ制御信号を出して、メッセージからのデ
ータをメモリ１２に記憶できるようにする。他方、メッ
セージが処理ノード１０に置かれた直列プロセッサ宛で
ないと経路指定ノード１５が判断したときは、通信リン
クＨＣ Ｏ Ｈ（１１：０）およびＨＣ Ｏ Ｌ（１
１：０）の１つを利用してそのメッセージを転送する。
どの通信リンクが利用されるかは、そのメッセージのア
ドレスで判断される。
【００１９】各処理ノード１０に接続された各種通信リ
ンクＨＣ Ｏ Ｈ（１１：０），ＨＣ Ｏ Ｌ（１１：
０），ＨＣ Ｉ Ｈ（１１：０），ＨＣ Ｉ Ｌ（１
１：０）は公知の方法で他の処理ノードのそれぞれに接
続されて、多次元的な相互接続を実現している。従っ
て、符号ＨＣ Ｏ Ｈ（１１：０）とＨＣ Ｏ Ｌ（１
１：０）で示されたアウトバウンド通信リンクはインバ
ウンド通信リンクに対応している。インバウント通信リ
ンクは、他の処理ノード１０の経路指定ノード１５では
符号ＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ Ｈ（１１：
０）で示すことができる。本発明の実施例では、経路指
定ノード１５Ｈと１５Ｌの回路は、前掲のＨｉｌｌｉｓ
特許およびＨｉｌｌｉｓ他特許出願で開示されているも
のと同じであるので、本明細書で詳しく説明することは
省略する。
ンクＨＣ Ｏ Ｈ（１１：０），ＨＣ Ｏ Ｌ（１１：
０），ＨＣ Ｉ Ｈ（１１：０），ＨＣ Ｉ Ｌ（１
１：０）は公知の方法で他の処理ノードのそれぞれに接
続されて、多次元的な相互接続を実現している。従っ
て、符号ＨＣ Ｏ Ｈ（１１：０）とＨＣ Ｏ Ｌ（１
１：０）で示されたアウトバウンド通信リンクはインバ
ウンド通信リンクに対応している。インバウント通信リ
ンクは、他の処理ノード１０の経路指定ノード１５では
符号ＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ Ｈ（１１：
０）で示すことができる。本発明の実施例では、経路指
定ノード１５Ｈと１５Ｌの回路は、前掲のＨｉｌｌｉｓ
特許およびＨｉｌｌｉｓ他特許出願で開示されているも
のと同じであるので、本明細書で詳しく説明することは
省略する。
【００２０】処理ノード１０は、スライス形式かプロセ
ッサ形式に編成されているメモリ１２内のデータを処理
する補助プロセッサ２０と、補助プロセッサ２０とデー
タ・バス１３間を結ぶインタフェースとなるトランスポ
ーザ・モジュール２１をもつことも可能である。例え
ば、補助プロセッサ２１を浮動小数点プロセッサにすれ
ば、浮動小数点データ形式のデータに対して算術演算と
論理演算を行なうことができる。各所の処理ノード１０
に置かれている補助プロセッサ２０とトランスポーザ・
モジュール２１は、それぞれマイクロ・プロセッサ５か
らＡＰＩＮＳＴＲ補助プロセッサ命令信号とＸＰＯＳＥ
Ｒ ＣＴＲＬトランスポーザ制御信号を受けて動作す
る。マイクロ・コントローラ５から与えられる他の制御
信号の場合と同じように、マイクロ・コントローラから
出されるＡＰ ＩＮＳＴＲ補助プロセッサ命令信号とＸ
ＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号は処理ノ
ード１０のすべての補助プロセッサ２０とトランスポー
ザ・モジュール２１を同時並行に制御して、概ね同じ演
算を同時に実行できるようにする。
ッサ形式に編成されているメモリ１２内のデータを処理
する補助プロセッサ２０と、補助プロセッサ２０とデー
タ・バス１３間を結ぶインタフェースとなるトランスポ
ーザ・モジュール２１をもつことも可能である。例え
ば、補助プロセッサ２１を浮動小数点プロセッサにすれ
ば、浮動小数点データ形式のデータに対して算術演算と
論理演算を行なうことができる。各所の処理ノード１０
に置かれている補助プロセッサ２０とトランスポーザ・
モジュール２１は、それぞれマイクロ・プロセッサ５か
らＡＰＩＮＳＴＲ補助プロセッサ命令信号とＸＰＯＳＥ
Ｒ ＣＴＲＬトランスポーザ制御信号を受けて動作す
る。マイクロ・コントローラ５から与えられる他の制御
信号の場合と同じように、マイクロ・コントローラから
出されるＡＰ ＩＮＳＴＲ補助プロセッサ命令信号とＸ
ＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号は処理ノ
ード１０のすべての補助プロセッサ２０とトランスポー
ザ・モジュール２１を同時並行に制御して、概ね同じ演
算を同時に実行できるようにする。
【００２１】トランスポーザ・モジュール２１はいくつ
かのトランスポーザ回路から構成されており、そのうち
の２つは、符号２２と２３を付けて図１に示されてい
る。トランスポーザ２２は入力マルチプレクサ２４から
入力データを受け取り、複数のスロットの１つにそのデ
ータを格納する。どのスロットに格納されるかは、書込
みポインタ・レジスタ２５の内容で決まる。レジスタ２
５にポインタを入れてから、各データ項目をトランスポ
ーザのスロットに格納することが可能である。また、別
の方法として、レジスタに初期値をロードしてから、あ
るデータをトランスポーザ２２にロードし、その後は、
連続するデータ項目がそこにロードされるつど、その内
容をインクリメントすることも可能である。入力マルチ
プレクサ２４は、ＸＰＯＳＥＲ ＣＴＲＬトランスポー
ザ制御信号の制御を受けて、データ・バス１３からか、
バス２６からのデータ信号を選択的にトランスポーザ２
２と結合する。バス２６からは、補助プロセッサ２０か
らの処理データであることを表わしているＡＰ ＩＮ
（３１：０）補助プロセッサ・イン信号が送られる。さ
らに、トランスポーザ・モジュール２１には、データを
トランスポーザ２３に保管することを同じ方法で選択的
に制御する入力マルチプレクサ２７と書込みポインタ・
レジスタ２８が用意されている。
かのトランスポーザ回路から構成されており、そのうち
の２つは、符号２２と２３を付けて図１に示されてい
る。トランスポーザ２２は入力マルチプレクサ２４から
入力データを受け取り、複数のスロットの１つにそのデ
ータを格納する。どのスロットに格納されるかは、書込
みポインタ・レジスタ２５の内容で決まる。レジスタ２
５にポインタを入れてから、各データ項目をトランスポ
ーザのスロットに格納することが可能である。また、別
の方法として、レジスタに初期値をロードしてから、あ
るデータをトランスポーザ２２にロードし、その後は、
連続するデータ項目がそこにロードされるつど、その内
容をインクリメントすることも可能である。入力マルチ
プレクサ２４は、ＸＰＯＳＥＲ ＣＴＲＬトランスポー
ザ制御信号の制御を受けて、データ・バス１３からか、
バス２６からのデータ信号を選択的にトランスポーザ２
２と結合する。バス２６からは、補助プロセッサ２０か
らの処理データであることを表わしているＡＰ ＩＮ
（３１：０）補助プロセッサ・イン信号が送られる。さ
らに、トランスポーザ・モジュール２１には、データを
トランスポーザ２３に保管することを同じ方法で選択的
に制御する入力マルチプレクサ２７と書込みポインタ・
レジスタ２８が用意されている。
【００２２】トランスポーザ２２と２３はＸＰＯＳＥＲ
ＣＴＲＬトランスポーザ制御信号を受けて動作し、そ
こに保管されているデータを転置したものを生成する。
さらに、トランスポーザ・モジュール２１は２つの出力
マルチプレクサ３０と３１を備えている。これらもＸＰ
ＯＳＥＲ ＣＴＲＬトランスポーザ制御信号の受けて、
転置データをバス３２を経由して補助プロセッサ２０に
送るか、あるいはデータ・バス１３を経由してメモリ１
２かＰＥチップ１１に送るかを制御する。マルチプレク
サ３０はトランスポーザ２２と２３の出力端子からデー
タ信号を受け取り、トランスポーザの一方からの信号を
選択的にデータ・バス１３上に結合する。同様に、マル
チプレクサ３１はトランスポーザ２３の出力端子からデ
ータ信号を受け取り、トランスポーザの一方からの信号
を選択的にバス３２上に結合して、補助プロセッサに送
る。
ＣＴＲＬトランスポーザ制御信号を受けて動作し、そ
こに保管されているデータを転置したものを生成する。
さらに、トランスポーザ・モジュール２１は２つの出力
マルチプレクサ３０と３１を備えている。これらもＸＰ
ＯＳＥＲ ＣＴＲＬトランスポーザ制御信号の受けて、
転置データをバス３２を経由して補助プロセッサ２０に
送るか、あるいはデータ・バス１３を経由してメモリ１
２かＰＥチップ１１に送るかを制御する。マルチプレク
サ３０はトランスポーザ２２と２３の出力端子からデー
タ信号を受け取り、トランスポーザの一方からの信号を
選択的にデータ・バス１３上に結合する。同様に、マル
チプレクサ３１はトランスポーザ２３の出力端子からデ
ータ信号を受け取り、トランスポーザの一方からの信号
を選択的にバス３２上に結合して、補助プロセッサに送
る。
【００２３】図１には示していないが、データ・バス１
３と補助プロセッサ２０間を直結する（非転置）通路
を、処理ノード１０に設けることも可能である。以上の
説明から理解されるように、トランスポーザ・モジュー
ル２１は、データ・バス１３の別々のデータ線を利用し
て直列に転送されるプロセッサ形式でメモリ２１に保管
されているデータを、補助プロセッサ２０による処理に
適した並列形式にトランスポーズ（転置）することを可
能にするものである。データがスライス形式でメモリ１
２に記憶されている場合は、転置の必要はない。さら
に、トランスポーザ・モジュール２１は補助プロセッサ
２０から処理データを受け取り、それをプロセッサ形式
でメモリ１２に保管しておく必要がある場合は、データ
・バス１３の所定のデータ線を利用して直列に転送でき
るようにデータを転置する。補助プロセッサ２０からの
処理データをスライス形式でメモリ１２に保管する必要
がある場合は、データを補助プロセッサ２０から非転置
通路を経由してメモリ１２に送ることができる。
３と補助プロセッサ２０間を直結する（非転置）通路
を、処理ノード１０に設けることも可能である。以上の
説明から理解されるように、トランスポーザ・モジュー
ル２１は、データ・バス１３の別々のデータ線を利用し
て直列に転送されるプロセッサ形式でメモリ２１に保管
されているデータを、補助プロセッサ２０による処理に
適した並列形式にトランスポーズ（転置）することを可
能にするものである。データがスライス形式でメモリ１
２に記憶されている場合は、転置の必要はない。さら
に、トランスポーザ・モジュール２１は補助プロセッサ
２０から処理データを受け取り、それをプロセッサ形式
でメモリ１２に保管しておく必要がある場合は、データ
・バス１３の所定のデータ線を利用して直列に転送でき
るようにデータを転置する。補助プロセッサ２０からの
処理データをスライス形式でメモリ１２に保管する必要
がある場合は、データを補助プロセッサ２０から非転置
通路を経由してメモリ１２に送ることができる。
【００２４】本発明によれば、トランスポーザ・モジュ
ール２１から得た転置データを最初からスライス形式で
メモリ１２に保管しておき、その形式で処理要素１１の
経路指定ノード１５から転送することもできるので、処
理ノード１０間のデータ転送を、経路指定ノード１５相
互間を結ぶ各種通信リンクを利用して、スライス形式で
行なうことができる。この操作を可能にするために、処
理ノード１０はマイクロ・コントローラの制御を受け
て、同時に送受できるので、各処理ノード１０に置かれ
たトランスポーザ・モジュールのトランスポーザの一
方、つまり、トランスポーザ２２を送信トランスポーザ
と名付けて、送信用に使用し、他方のトランスポーザ、
つまり、トランスポーザ２３を受信トランスポーザと名
付けて、受信用に使用する。
ール２１から得た転置データを最初からスライス形式で
メモリ１２に保管しておき、その形式で処理要素１１の
経路指定ノード１５から転送することもできるので、処
理ノード１０間のデータ転送を、経路指定ノード１５相
互間を結ぶ各種通信リンクを利用して、スライス形式で
行なうことができる。この操作を可能にするために、処
理ノード１０はマイクロ・コントローラの制御を受け
て、同時に送受できるので、各処理ノード１０に置かれ
たトランスポーザ・モジュールのトランスポーザの一
方、つまり、トランスポーザ２２を送信トランスポーザ
と名付けて、送信用に使用し、他方のトランスポーザ、
つまり、トランスポーザ２３を受信トランスポーザと名
付けて、受信用に使用する。
【００２５】データ・スライスが処理ノード１０間で転
送されるときの詳しい操作については、図２と図３に示
されているデータの送受信の流れ図と、図４と図５に示
されている送信トランスポーザ２２と受信トランスポー
ザ２３に置かれているデータ編成図を参照して説明す
る。その予備段階として、処理ノード１０間のデータ転
送は、大きく分けて３つの順序で行なわれる。最初に、
マイクロ・コントローラ５の一連の反復的制御を受け
て、処理ノード１０は一斉にデータ・スライスをメモリ
１２から送信トランスポーザ２２に送る（図２のＳ１０
１〜Ｓ１０６) 。次に、マイクロ・コントローラ５の制
御を受けて、処理ノード１０は通信リンクを利用してデ
ータを反復的に送信し、同時に受信して、受信したデー
タを受信トランスポーザ２３にロードする（図２のＳ１
０４〜Ｓ１０４および図３のＳ１１１〜Ｓ１１４) 。従
って、送受信の様子を示している流れ図は別々の図で示
されているが、理解されるように、マイクロ・コントロ
ーラ５の制御を受けて、送信（図２のＳ１０４〜Ｓ１０
６) と受信（図３のＳ１１１〜Ｓ１１４) はインタリー
ブ方式で同時に行なわれる。受信時には、処理ノード１
０は受信データをその受信トランスポーザ２３にロード
する。受信トランポーザがデータで一杯になると、マイ
クロ・コントローラの一連の反復的制御を受けて、処理
ノード１０は受信トランスポーザ２３の内容をそれぞれ
のメモリ12に転送する（図３のＳ１１６とＳ１１７) 。
送されるときの詳しい操作については、図２と図３に示
されているデータの送受信の流れ図と、図４と図５に示
されている送信トランスポーザ２２と受信トランスポー
ザ２３に置かれているデータ編成図を参照して説明す
る。その予備段階として、処理ノード１０間のデータ転
送は、大きく分けて３つの順序で行なわれる。最初に、
マイクロ・コントローラ５の一連の反復的制御を受け
て、処理ノード１０は一斉にデータ・スライスをメモリ
１２から送信トランスポーザ２２に送る（図２のＳ１０
１〜Ｓ１０６) 。次に、マイクロ・コントローラ５の制
御を受けて、処理ノード１０は通信リンクを利用してデ
ータを反復的に送信し、同時に受信して、受信したデー
タを受信トランスポーザ２３にロードする（図２のＳ１
０４〜Ｓ１０４および図３のＳ１１１〜Ｓ１１４) 。従
って、送受信の様子を示している流れ図は別々の図で示
されているが、理解されるように、マイクロ・コントロ
ーラ５の制御を受けて、送信（図２のＳ１０４〜Ｓ１０
６) と受信（図３のＳ１１１〜Ｓ１１４) はインタリー
ブ方式で同時に行なわれる。受信時には、処理ノード１
０は受信データをその受信トランスポーザ２３にロード
する。受信トランポーザがデータで一杯になると、マイ
クロ・コントローラの一連の反復的制御を受けて、処理
ノード１０は受信トランスポーザ２３の内容をそれぞれ
のメモリ12に転送する（図３のＳ１１６とＳ１１７) 。
【００２６】次に、図１と図２を参照して、もっと具体
的に説明する。初期状態では、メモリ１２には、１組の
トランスポーザ・スロット・ポインタ（“ＸＰＯＳＥＲ
ＳＬＯＴ ＰＴＲＳ”）と送信すべきデータ・スライ
ス（“ＸＭＩＴ ＤＡＴＡ”）が格納されている。トラ
ンスポーザ・スロット・ポインタは、メモリ１２内の連
続するスライスに、ポインタをもっている。これらのポ
インタは、送信トランスポーザ２２側でメモリ１２の連
続するデータ・スライスを保管すべきスロットと示され
た記憶場所を指している。図４を参照して下述するよう
に、トランスポーザ・スロット・ポインタは、事実上、
送信トランスポーザが各データ・スライスを結合すると
きに利用するバス１３の特定のデータ線Ｄ（ｉ）を選択
するのに対し、送信トランスポーザの方は、各データ・
スライスを送信するときに利用する特定の通信リンクＨ
Ｃ Ｏ Ｈ（１１：０）またはＨＣ Ｏ Ｌ（１１：０）
を選択する。通信リンクはアレイ内の異なる処理ノード
１０に接続されているので、トランスポーザ・スロット
・ポインタは、事実上、送信データからなる各データ・
スライスを受け取るべき処理ノード１０を選択する。
的に説明する。初期状態では、メモリ１２には、１組の
トランスポーザ・スロット・ポインタ（“ＸＰＯＳＥＲ
ＳＬＯＴ ＰＴＲＳ”）と送信すべきデータ・スライ
ス（“ＸＭＩＴ ＤＡＴＡ”）が格納されている。トラ
ンスポーザ・スロット・ポインタは、メモリ１２内の連
続するスライスに、ポインタをもっている。これらのポ
インタは、送信トランスポーザ２２側でメモリ１２の連
続するデータ・スライスを保管すべきスロットと示され
た記憶場所を指している。図４を参照して下述するよう
に、トランスポーザ・スロット・ポインタは、事実上、
送信トランスポーザが各データ・スライスを結合すると
きに利用するバス１３の特定のデータ線Ｄ（ｉ）を選択
するのに対し、送信トランスポーザの方は、各データ・
スライスを送信するときに利用する特定の通信リンクＨ
Ｃ Ｏ Ｈ（１１：０）またはＨＣ Ｏ Ｌ（１１：０）
を選択する。通信リンクはアレイ内の異なる処理ノード
１０に接続されているので、トランスポーザ・スロット
・ポインタは、事実上、送信データからなる各データ・
スライスを受け取るべき処理ノード１０を選択する。
【００２７】上述したように、マイクロ・コントローラ
５は、一連の反復操作で書込みトランスポーザ２２にロ
ードを行なう。各反復操作において、マイクロ・コント
ローラ５はＭＥＭ ＡＤＲＳメモリ・アドレス信号とＸ
ＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号を生成
し、これらの信号の制御を受けて、各処理ノード１０に
おいて、（１）メモリ１２はトランスポーザ・スロット
・ポインタをデータ・バス１３上に結合し、（２）トラ
ンスポーザ・モジュール２１はデータ・バス１３上のポ
インタを書込みポインタ・レジスタ２５にロードする
（Ｓ１０１) 。最初の反復では、Ｓ１０１で、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号はトランスポーザ・スロ
ット・ポインタを収めているメモリ１２内の最初の記憶
場所を指しており、このあとに続く反復では、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号は連続するトランスポー
ザ・スロット・ポインタを収めているメモリ１２内の連
続するスライスを指している。
５は、一連の反復操作で書込みトランスポーザ２２にロ
ードを行なう。各反復操作において、マイクロ・コント
ローラ５はＭＥＭ ＡＤＲＳメモリ・アドレス信号とＸ
ＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号を生成
し、これらの信号の制御を受けて、各処理ノード１０に
おいて、（１）メモリ１２はトランスポーザ・スロット
・ポインタをデータ・バス１３上に結合し、（２）トラ
ンスポーザ・モジュール２１はデータ・バス１３上のポ
インタを書込みポインタ・レジスタ２５にロードする
（Ｓ１０１) 。最初の反復では、Ｓ１０１で、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号はトランスポーザ・スロ
ット・ポインタを収めているメモリ１２内の最初の記憶
場所を指しており、このあとに続く反復では、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号は連続するトランスポー
ザ・スロット・ポインタを収めているメモリ１２内の連
続するスライスを指している。
【００２８】各反復時に、トランスポーザ・スロット・
ポインタを書込みポインタ・レジスタ２５にロードでき
るようにしたあと、マイクロ・コントローラ５は送信デ
ータ・スライスを収めているメモリ１２内の記憶場所を
指しているＭＥＭＡＤＲＳメモリ・アドレス信号と、各
処理ノード１０において、（１）メモリ１２がデータ・
スライスをバス１３上に結合することを可能にし、
（２）トランスポーザ・モジュール２１がマルチプレク
サ２４を通してデータ・スライスをデータ・バス１３上
に結合して、送信書込みポインタ・レジスタ２５に入っ
ているポインタが指しているスロットに入れることを可
能にするＸＰＯＳＥＲ ＣＲＴＬトランスポーザ制御信
号とを生成する。最初の反復では、Ｓ１０１で、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号は送信データを収めて
いるメモリ１２内の最初の記憶場所を指しており、その
あとに続く反復では、ＭＥＭ ＡＤＲＳメモリ・アドレ
ス信号はメモリ１２内の連続するスライスを指してい
る。
ポインタを書込みポインタ・レジスタ２５にロードでき
るようにしたあと、マイクロ・コントローラ５は送信デ
ータ・スライスを収めているメモリ１２内の記憶場所を
指しているＭＥＭＡＤＲＳメモリ・アドレス信号と、各
処理ノード１０において、（１）メモリ１２がデータ・
スライスをバス１３上に結合することを可能にし、
（２）トランスポーザ・モジュール２１がマルチプレク
サ２４を通してデータ・スライスをデータ・バス１３上
に結合して、送信書込みポインタ・レジスタ２５に入っ
ているポインタが指しているスロットに入れることを可
能にするＸＰＯＳＥＲ ＣＲＴＬトランスポーザ制御信
号とを生成する。最初の反復では、Ｓ１０１で、ＭＥＭ
ＡＤＲＳメモリ・アドレス信号は送信データを収めて
いるメモリ１２内の最初の記憶場所を指しており、その
あとに続く反復では、ＭＥＭ ＡＤＲＳメモリ・アドレ
ス信号はメモリ１２内の連続するスライスを指してい
る。
【００２９】データ・スライスを送信トランスポーザ２
２にロードできるようにしたあと、マイクロ・コントロ
ーラは、送信トランスポーザ２２が一杯になったかどう
か、つまり、通信リンクＨＣ Ｏ Ｈ（１１：０）とＨ
Ｃ Ｏ Ｌ（１１：０）の各々を利用して送信できるデ
ータ・スライスが送信トランスポーザ２２にあるかどう
かを調べる（Ｓ１０３）。もしなければ、マイクロ・コ
ントローラはＳ１０１に戻って、別の反復を開始する。
送信トランスポーザが一杯であるとマイクロ・コントロ
ーラ５が判断したときは、Ｓ１０４に進んで、そこから
データを送ることを始める。
２にロードできるようにしたあと、マイクロ・コントロ
ーラは、送信トランスポーザ２２が一杯になったかどう
か、つまり、通信リンクＨＣ Ｏ Ｈ（１１：０）とＨ
Ｃ Ｏ Ｌ（１１：０）の各々を利用して送信できるデ
ータ・スライスが送信トランスポーザ２２にあるかどう
かを調べる（Ｓ１０３）。もしなければ、マイクロ・コ
ントローラはＳ１０１に戻って、別の反復を開始する。
送信トランスポーザが一杯であるとマイクロ・コントロ
ーラ５が判断したときは、Ｓ１０４に進んで、そこから
データを送ることを始める。
【００３０】先に進む前に、一杯になった送信トランス
ポーザ２２の内容について説明しておく。図４に示すよ
うに、送信トランスポーザには連続したスロット５０
（０）〜５０（３１）（これらは代表して、符号５０
（ｉ）で示すことにする）があり、その各々には、デー
タ・バス１３を構成するデータ線（３１：０）を通って
そこに送られてきた１つのデータ・スライスが保管され
る。データ・スライスが保管されているスロット５０
（ｉ）は、送信書込みポインタ・レジスタ２５に格納さ
れているポインタが指している。上述したように、各反
復時には、レジスタ２５に入るポインタは、Ｓ１０２で
スロットにロードする前に、Ｓ１０１で用意される。
ポーザ２２の内容について説明しておく。図４に示すよ
うに、送信トランスポーザには連続したスロット５０
（０）〜５０（３１）（これらは代表して、符号５０
（ｉ）で示すことにする）があり、その各々には、デー
タ・バス１３を構成するデータ線（３１：０）を通って
そこに送られてきた１つのデータ・スライスが保管され
る。データ・スライスが保管されているスロット５０
（ｉ）は、送信書込みポインタ・レジスタ２５に格納さ
れているポインタが指している。上述したように、各反
復時には、レジスタ２５に入るポインタは、Ｓ１０２で
スロットにロードする前に、Ｓ１０１で用意される。
【００３１】本発明の実施例では、送信トランスポーザ
２２は、殆どのスロット５０（０）〜５０（１１）とス
ロット５０（１６）〜５０（２７）にデータ・スライス
が収められたとき、一杯になるようにしている。各ＰＥ
チップ１１に置かれた経路指定ノード１５Ｌと１５Ｈの
各々は１２の出力通信リンクＨＣ Ｏ Ｌ（１１：０）
とＨＣ Ｏ Ｈ（１１：０）に接続されているので、こ
の実施例では、スロット５０（０）〜５０（１１）と５
０（１６）〜５０（２７）といったように、２４個のス
ロットだけからのデータ・スライスを同時に送ることが
できる。この場合、送信トランスポーザ２２には、図４
に示すように、通信リンクの各々を利用して送信すべき
データ・スライスがあるので、データ・スライスが他の
スロット５０（ｉ）に保管される場合は、これらのデー
タ・スライスは、この実施例では送られないことにな
る。
２２は、殆どのスロット５０（０）〜５０（１１）とス
ロット５０（１６）〜５０（２７）にデータ・スライス
が収められたとき、一杯になるようにしている。各ＰＥ
チップ１１に置かれた経路指定ノード１５Ｌと１５Ｈの
各々は１２の出力通信リンクＨＣ Ｏ Ｌ（１１：０）
とＨＣ Ｏ Ｈ（１１：０）に接続されているので、こ
の実施例では、スロット５０（０）〜５０（１１）と５
０（１６）〜５０（２７）といったように、２４個のス
ロットだけからのデータ・スライスを同時に送ることが
できる。この場合、送信トランスポーザ２２には、図４
に示すように、通信リンクの各々を利用して送信すべき
データ・スライスがあるので、データ・スライスが他の
スロット５０（ｉ）に保管される場合は、これらのデー
タ・スライスは、この実施例では送られないことにな
る。
【００３２】以上の説明から理解されるように、どのよ
うな計算がコンピュータ・システムによって実行される
かに応じて、送信トランスポーザ２２を「一杯になっ
た」とみなすことができるので、送信すべきデータ・ス
ライスを収めるスロットが５０（０）〜５０（１１）と
５０（１６）〜５０（２７）のすべてより少なければ、
送信が行なわれる。例えば、処理ノード１０とそれぞれ
の最寄りの４つまたは６つの処理ノード間で“ＮＥＷ
Ｓ”送信を行なう場合は、送信すべきデータ・スライス
を収めるスロット５０（ｉ）は４つまたは６つだけあれ
ばよい。その場合、送信書込みポインタ・レジスタ２５
に反復的にロードされるトランスポーザ・スロット・ポ
インタを使用すれば、送信トランスポーザ２２にある該
当のスロット５０（ｉ）を選択できるので、データ・ス
ライスは、該当する最寄りの処理ノード１０に送られる
ことになる。
うな計算がコンピュータ・システムによって実行される
かに応じて、送信トランスポーザ２２を「一杯になっ
た」とみなすことができるので、送信すべきデータ・ス
ライスを収めるスロットが５０（０）〜５０（１１）と
５０（１６）〜５０（２７）のすべてより少なければ、
送信が行なわれる。例えば、処理ノード１０とそれぞれ
の最寄りの４つまたは６つの処理ノード間で“ＮＥＷ
Ｓ”送信を行なう場合は、送信すべきデータ・スライス
を収めるスロット５０（ｉ）は４つまたは６つだけあれ
ばよい。その場合、送信書込みポインタ・レジスタ２５
に反復的にロードされるトランスポーザ・スロット・ポ
インタを使用すれば、送信トランスポーザ２２にある該
当のスロット５０（ｉ）を選択できるので、データ・ス
ライスは、該当する最寄りの処理ノード１０に送られる
ことになる。
【００３３】再び図２において、送信トランスポーザが
一杯になったとマイクロ・コントローラ５が判断する
と、各々がＳ１０４〜Ｓ１０６からなる一連の反復操作
を開始して、通信リンクを利用して送信トランスポーザ
２２からデータの送信を行なう。この操作では、マイク
ロ・コントローラの反復制御を受けて、送信トランスポ
ーザ２２に保管されているデータ・スライスのすべてか
ら順次ビットを同時に送ることができる。つまり、各反
復“ｉ”時に、マイクロ・コントローラ５はＸＰＯＳＥ
Ｒ ＣＴＲＬトランスポーザ制御信号を生成し、送信ト
ランスポーザ２２はこの信号の制御を受けて、マルチプ
レクサ３０を経由して送信トランスポーズ・ワードをデ
ータ・バス線１３上で結合する（Ｓ１０４）。反復
“ｉ”時の送信トランスポーズ・ワードは「ｉ番目」の
ビットからなり、送信トランスポーザにあるスロット５
０のすべてに入っている。図４に示すように、各反復
時、スロット５０（ｉ）からのデータ・ビットがデータ
・バス１３のデータ線Ｄ（ｉ）上に送出される。
一杯になったとマイクロ・コントローラ５が判断する
と、各々がＳ１０４〜Ｓ１０６からなる一連の反復操作
を開始して、通信リンクを利用して送信トランスポーザ
２２からデータの送信を行なう。この操作では、マイク
ロ・コントローラの反復制御を受けて、送信トランスポ
ーザ２２に保管されているデータ・スライスのすべてか
ら順次ビットを同時に送ることができる。つまり、各反
復“ｉ”時に、マイクロ・コントローラ５はＸＰＯＳＥ
Ｒ ＣＴＲＬトランスポーザ制御信号を生成し、送信ト
ランスポーザ２２はこの信号の制御を受けて、マルチプ
レクサ３０を経由して送信トランスポーズ・ワードをデ
ータ・バス線１３上で結合する（Ｓ１０４）。反復
“ｉ”時の送信トランスポーズ・ワードは「ｉ番目」の
ビットからなり、送信トランスポーザにあるスロット５
０のすべてに入っている。図４に示すように、各反復
時、スロット５０（ｉ）からのデータ・ビットがデータ
・バス１３のデータ線Ｄ（ｉ）上に送出される。
【００３４】データがデータ・バス１３上に送出される
と、マイクロ・コントローラ５はＲＴＲ ＣＴＲＬ経路
指定制御信号を生成するので、経路指定ノード１５Ｈと
１５Ｌ（図１）はこの信号の制御を受けて、データ線Ｄ
（１１：０）とＤ（１６：２７）上のビットを、それぞ
れ通信リンクＨＣ Ｏ Ｌ（１１：０）とＨＣ Ｏ Ｈ
（１１：０）上に送出することができる（Ｓ１０５）。
そのあと、マイクロ・コントローラ５は、データがすべ
て送信トランスポーザ２２から送出されたかどうかを判
断し（Ｓ１０６）、送出されていなければ、Ｓ１０４に
戻って、次のトランスポーズ・ワードを送信できるよう
にする。他方、マイクロ・コントローラ５がＳ１０６
で、データがすべて送信トランスポーザから送出された
と判断したときは、送信操作を終了させる（Ｓ１０
７）。
と、マイクロ・コントローラ５はＲＴＲ ＣＴＲＬ経路
指定制御信号を生成するので、経路指定ノード１５Ｈと
１５Ｌ（図１）はこの信号の制御を受けて、データ線Ｄ
（１１：０）とＤ（１６：２７）上のビットを、それぞ
れ通信リンクＨＣ Ｏ Ｌ（１１：０）とＨＣ Ｏ Ｈ
（１１：０）上に送出することができる（Ｓ１０５）。
そのあと、マイクロ・コントローラ５は、データがすべ
て送信トランスポーザ２２から送出されたかどうかを判
断し（Ｓ１０６）、送出されていなければ、Ｓ１０４に
戻って、次のトランスポーズ・ワードを送信できるよう
にする。他方、マイクロ・コントローラ５がＳ１０６
で、データがすべて送信トランスポーザから送出された
と判断したときは、送信操作を終了させる（Ｓ１０
７）。
【００３５】以上の説明から理解されるように、送信ト
ランスポーザ２２からデータを送信するために必要なＳ
１０４〜Ｓ１０６の反復回数は、送信トランスポーザ２
２に保管されているデータ・スライスの中のデータのビ
ット数に対応している。送信トランスポーザ２２から送
ることができる送信トランスポーズ・ワードの最大数
は、送信されるデータ・スライスの中のビットの最大数
に対応しており、本発明の実施例では３２ビットになっ
ている。従って、マイクロ・コントローラ５は、データ
がすべて送信トランスポーザから送信されたかどうかを
判断するとき（Ｓ１０４で）、反復カウンタを使用して
Ｓ１０４〜Ｓ１０６の反復数をカウントにとり、反復カ
ウンタがデータ・スライスの中のビット数に対応する値
までカウントしたとき、あるいは送信すべきビット数が
全部でないときは、送信すべきビット数に対応する値ま
でカウントしたとき、終了することができる。
ランスポーザ２２からデータを送信するために必要なＳ
１０４〜Ｓ１０６の反復回数は、送信トランスポーザ２
２に保管されているデータ・スライスの中のデータのビ
ット数に対応している。送信トランスポーザ２２から送
ることができる送信トランスポーズ・ワードの最大数
は、送信されるデータ・スライスの中のビットの最大数
に対応しており、本発明の実施例では３２ビットになっ
ている。従って、マイクロ・コントローラ５は、データ
がすべて送信トランスポーザから送信されたかどうかを
判断するとき（Ｓ１０４で）、反復カウンタを使用して
Ｓ１０４〜Ｓ１０６の反復数をカウントにとり、反復カ
ウンタがデータ・スライスの中のビット数に対応する値
までカウントしたとき、あるいは送信すべきビット数が
全部でないときは、送信すべきビット数に対応する値ま
でカウントしたとき、終了することができる。
【００３６】送信データの受信に関してマイクロ・コン
トローラ５の制御を受けて行なわれる操作について、図
３と図５を参照して説明する。上述したように、マイク
ロ・コントローラ５の制御を受けて、処理ノード１０は
インタリーブ方式で送受信を行なうことができる。つま
り、マイクロ・コントローラ５の制御を受けて処理ノー
ド１０の経路指定ノード１５Ｈと１５Ｌがトランスポー
ズ・ワードのビットをある反復操作時に通信リンクＨＣ
Ｏ Ｈ（１１：０）とＨＣ Ｏ Ｌ（１１：０）上に
送出できるとき、マイクロ・コントローラ５の制御を受
けて、処理ノード１０は同時に反復される受信操作時
に、通信リンクＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ
Ｌ（１１：０）からビットを受信することもできる。従
って、図３に示している受信操作の少なくとも一部は図
２に示す送信操作と同時に行なわれることになる。
トローラ５の制御を受けて行なわれる操作について、図
３と図５を参照して説明する。上述したように、マイク
ロ・コントローラ５の制御を受けて、処理ノード１０は
インタリーブ方式で送受信を行なうことができる。つま
り、マイクロ・コントローラ５の制御を受けて処理ノー
ド１０の経路指定ノード１５Ｈと１５Ｌがトランスポー
ズ・ワードのビットをある反復操作時に通信リンクＨＣ
Ｏ Ｈ（１１：０）とＨＣ Ｏ Ｌ（１１：０）上に
送出できるとき、マイクロ・コントローラ５の制御を受
けて、処理ノード１０は同時に反復される受信操作時
に、通信リンクＨＣ Ｉ Ｈ（１１：０）とＨＣ Ｉ
Ｌ（１１：０）からビットを受信することもできる。従
って、図３に示している受信操作の少なくとも一部は図
２に示す送信操作と同時に行なわれることになる。
【００３７】図３に示すように、処理ノード１０が通信
リンクからビットを受信することは、Ｓ１１２からＳ１
１５までを続けて反復して行なわれ、各受信の反復はデ
ータ・ビットが送信反復時に通信リンク上に送出された
あと行なわれる（図２のＳ１０４〜Ｓ１０６）。これに
より、処理ノード１０は、送信反復時に送られてきたビ
ットを受信することができる。連続する受信反復時に、
処理ノード１０は、そこに接続された他の処理ノードか
らデータ・スライスの連続するビットを受信する。各々
の反復では、各処理ノード１０はデータ・スライスの中
の対応するビット記憶場所からビットを受信する。連続
する反復では、各処理ノード１０は受信トランスポーザ
２３の連続するスロットにビットを保管するのが通常で
ある。従って、初期状態では、マイクロ・コントローラ
５はＸＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号を
生成し、その信号の制御を受けて、各処理ノード１０に
置かれているトランスポーザ・モジュール２１は、受信
トランスポーザ２３の最初のスロットを指すようにその
書込みポインタ・レジスタ２８を初期設定する（Ｓ１１
１）。
リンクからビットを受信することは、Ｓ１１２からＳ１
１５までを続けて反復して行なわれ、各受信の反復はデ
ータ・ビットが送信反復時に通信リンク上に送出された
あと行なわれる（図２のＳ１０４〜Ｓ１０６）。これに
より、処理ノード１０は、送信反復時に送られてきたビ
ットを受信することができる。連続する受信反復時に、
処理ノード１０は、そこに接続された他の処理ノードか
らデータ・スライスの連続するビットを受信する。各々
の反復では、各処理ノード１０はデータ・スライスの中
の対応するビット記憶場所からビットを受信する。連続
する反復では、各処理ノード１０は受信トランスポーザ
２３の連続するスロットにビットを保管するのが通常で
ある。従って、初期状態では、マイクロ・コントローラ
５はＸＰＯＳＥＲ ＣＴＲＬトランスポーザ制御信号を
生成し、その信号の制御を受けて、各処理ノード１０に
置かれているトランスポーザ・モジュール２１は、受信
トランスポーザ２３の最初のスロットを指すようにその
書込みポインタ・レジスタ２８を初期設定する（Ｓ１１
１）。
【００３８】各処理ノード１０の書込みポインタ・レジ
スタ２８の初期設定を終えると、マイクロ・コントロー
ラ５は、各々がＳ112 〜115 からなる順次受信反復を開
始して、受信したデータを受信トランスポーザ２３にロ
ードする。各々の反復時に、マイクロ・コントローラ５
はＲＴＲ ＣＴＲＬ経路指定制御信号を生成し、この信
号の制御を受けて、処理ノード１０の経路指定ノード１
５Ｈと１５Ｌは、そのとき通信リンクＨＣ Ｉ Ｈ（１
１：０）とＨＣ Ｉ Ｌ（１１：０）上にあったデータ
・ビットをそれぞれ受信し、これらをデータ・バス１３
のデータ線Ｄ（２７：１６）とＤ（１１：０）上に結合
する（Ｓ１１２）。そのあと、マイクロ・コントローラ
５はＸＰＯＳＥＲＣＴＲＬトランスポーザ制御信号を生
成し、この信号の制御を受けて、マルチプレクサ２７は
データ・ビットを受信トランスポーザ２３につながるデ
ータ・バス２３のデータ線Ｄ（３１：０）上に結合し、
受信トランスポーザ２３は、書込みポインタ・レジスタ
２８の内容が示している受信トランスポーザ２３側のス
ロットにそれらを保管する（Ｓ１１３）。
スタ２８の初期設定を終えると、マイクロ・コントロー
ラ５は、各々がＳ112 〜115 からなる順次受信反復を開
始して、受信したデータを受信トランスポーザ２３にロ
ードする。各々の反復時に、マイクロ・コントローラ５
はＲＴＲ ＣＴＲＬ経路指定制御信号を生成し、この信
号の制御を受けて、処理ノード１０の経路指定ノード１
５Ｈと１５Ｌは、そのとき通信リンクＨＣ Ｉ Ｈ（１
１：０）とＨＣ Ｉ Ｌ（１１：０）上にあったデータ
・ビットをそれぞれ受信し、これらをデータ・バス１３
のデータ線Ｄ（２７：１６）とＤ（１１：０）上に結合
する（Ｓ１１２）。そのあと、マイクロ・コントローラ
５はＸＰＯＳＥＲＣＴＲＬトランスポーザ制御信号を生
成し、この信号の制御を受けて、マルチプレクサ２７は
データ・ビットを受信トランスポーザ２３につながるデ
ータ・バス２３のデータ線Ｄ（３１：０）上に結合し、
受信トランスポーザ２３は、書込みポインタ・レジスタ
２８の内容が示している受信トランスポーザ２３側のス
ロットにそれらを保管する（Ｓ１１３）。
【００３９】図５に示すように、送信トランスポーザ２
２の場合と同じように、受信トランスポーザ２３は、ス
ロット６０（０）〜６０（３１）（これらは代表して符
号６０（ｉ）で示されている）で示した複数のスロット
を備えている。受信トランスポーザ２３側のスロットに
は、「ｉ番目」の受信反復時に受信したデータ・ビット
がロードされる。連続する反復では、通信リンクＨＣ
Ｉ Ｈ（１１：０）とＨＣ Ｉ Ｌ（１１：０）の各々
からのビットは、連続するスロット６０内の同じビット
記憶場所と結合される。従って、図５に示すように、そ
こに接続された処理ノード１０からのデータ・スライス
は、受信トランスポーザ２３側の連続するスロット内の
同じビット記憶場所に置かれている。以上の説明から理
解されるように、受信トランスポーザ２３から得られる
各トランスポーズ・ワードは、連続するスロット６０内
の同じビット記憶場所からのビットから構成され、これ
らのビットは、上述したように、処理ノード１０に送ら
れたデータ・スライスの連続するビットに対応してい
る。従って、受信トランスポーザにあるトランスポーズ
・ワードは、下述するように、受信側処理ノード１０の
メモリ１２内にデータ・スライスとして保管されるが、
これらを送ってきた処理ノード１０のメモリ１２内のデ
ータ・スライスに対応している。
２の場合と同じように、受信トランスポーザ２３は、ス
ロット６０（０）〜６０（３１）（これらは代表して符
号６０（ｉ）で示されている）で示した複数のスロット
を備えている。受信トランスポーザ２３側のスロットに
は、「ｉ番目」の受信反復時に受信したデータ・ビット
がロードされる。連続する反復では、通信リンクＨＣ
Ｉ Ｈ（１１：０）とＨＣ Ｉ Ｌ（１１：０）の各々
からのビットは、連続するスロット６０内の同じビット
記憶場所と結合される。従って、図５に示すように、そ
こに接続された処理ノード１０からのデータ・スライス
は、受信トランスポーザ２３側の連続するスロット内の
同じビット記憶場所に置かれている。以上の説明から理
解されるように、受信トランスポーザ２３から得られる
各トランスポーズ・ワードは、連続するスロット６０内
の同じビット記憶場所からのビットから構成され、これ
らのビットは、上述したように、処理ノード１０に送ら
れたデータ・スライスの連続するビットに対応してい
る。従って、受信トランスポーザにあるトランスポーズ
・ワードは、下述するように、受信側処理ノード１０の
メモリ１２内にデータ・スライスとして保管されるが、
これらを送ってきた処理ノード１０のメモリ１２内のデ
ータ・スライスに対応している。
【００４０】再び図３に示すように、Ｓ１１３が終わる
と、マイクロ・コントローラ５は、処理ノード１０に置
かれている受信トランスポーザ２３が一杯になったかど
うかを判断し（Ｓ１１４）、一杯になっていなければ、
その制御を受けて、処理ノード１０は、そのレジスタ２
８に格納されている受信書込みポインタをインクリメン
トする（Ｓ１１５）。マイクロ・コントローラの制御を
受けて実行された受信反復回数がデータ・スライスの中
のビット数に一致するか、あるいは送信すべきビットが
データ・スライスのすべてのビットより少ないないとき
はその少ないビット数に一致したとき、受信トランスポ
ーザ２３は一杯になる。受信トランスポーザ２３がまだ
一杯になっていないとマイクロ・コントローラ５が判断
したときは、Ｓ１１２に戻って次の受信反復が開始され
る。
と、マイクロ・コントローラ５は、処理ノード１０に置
かれている受信トランスポーザ２３が一杯になったかど
うかを判断し（Ｓ１１４）、一杯になっていなければ、
その制御を受けて、処理ノード１０は、そのレジスタ２
８に格納されている受信書込みポインタをインクリメン
トする（Ｓ１１５）。マイクロ・コントローラの制御を
受けて実行された受信反復回数がデータ・スライスの中
のビット数に一致するか、あるいは送信すべきビットが
データ・スライスのすべてのビットより少ないないとき
はその少ないビット数に一致したとき、受信トランスポ
ーザ２３は一杯になる。受信トランスポーザ２３がまだ
一杯になっていないとマイクロ・コントローラ５が判断
したときは、Ｓ１１２に戻って次の受信反復が開始され
る。
【００４１】他方、マイクロ・コントローラ５が、メッ
セージ転送サイクル期間にその制御の下で実行した受信
反復回数がデータ・スライスの中のビット数に一致した
とＳ１１１で判断したときは、Ｓ１１６とＳ１１７から
なる操作に進み、そこで処理ノード１０がそれぞれの受
信トランスポーザ２３の内容をメモリ１２に転送できる
ようにする。この操作では、マイクロ・コントローラ５
は（ｉ）メモリ１２の受信データ領域の記憶場所を指定
しているＭＥＭ ＡＤＲＳメモリ・アドレス信号と、
（ｉｉ）受信トランスポーザ２３がマルチプレクサ３０
を経由してトランスポーズ・ワードをデータ・バス１３
上に結合できるようにするＸＰＯＳＥＲＣＴＲＬトラン
スポーザ制御信号と、（ｉｉｉ）データ・バス１３上の
信号で表わされたデータをメモリ１２に格納できるよう
するＭＥＭ ＣＴＲＬメモリ制御信号とを生成する（Ｓ
１１６）。次に、マイクロ・コントローラ５は、処理ノ
ード１０に置かれている受信トランスポーザ２３からの
トランスポーズ・ワードのすべてがそれぞれのメモリ１
２に格納されたかどうかを判断する（Ｓ１１７）。マイ
クロ・コントローラがＳ１１７で否定の判断を行なった
ときは、Ｓ１１６に戻って、受信トランスポーザ２３か
らの次のトランスポーズ・ワードをそれぞれのメモリ１
２に格納できるようにする。逆に、マイクロ・コントロ
ーラ５がＳ１１７で肯定の判断を行なったときは、終了
する（Ｓ１２０）。
セージ転送サイクル期間にその制御の下で実行した受信
反復回数がデータ・スライスの中のビット数に一致した
とＳ１１１で判断したときは、Ｓ１１６とＳ１１７から
なる操作に進み、そこで処理ノード１０がそれぞれの受
信トランスポーザ２３の内容をメモリ１２に転送できる
ようにする。この操作では、マイクロ・コントローラ５
は（ｉ）メモリ１２の受信データ領域の記憶場所を指定
しているＭＥＭ ＡＤＲＳメモリ・アドレス信号と、
（ｉｉ）受信トランスポーザ２３がマルチプレクサ３０
を経由してトランスポーズ・ワードをデータ・バス１３
上に結合できるようにするＸＰＯＳＥＲＣＴＲＬトラン
スポーザ制御信号と、（ｉｉｉ）データ・バス１３上の
信号で表わされたデータをメモリ１２に格納できるよう
するＭＥＭ ＣＴＲＬメモリ制御信号とを生成する（Ｓ
１１６）。次に、マイクロ・コントローラ５は、処理ノ
ード１０に置かれている受信トランスポーザ２３からの
トランスポーズ・ワードのすべてがそれぞれのメモリ１
２に格納されたかどうかを判断する（Ｓ１１７）。マイ
クロ・コントローラがＳ１１７で否定の判断を行なった
ときは、Ｓ１１６に戻って、受信トランスポーザ２３か
らの次のトランスポーズ・ワードをそれぞれのメモリ１
２に格納できるようにする。逆に、マイクロ・コントロ
ーラ５がＳ１１７で肯定の判断を行なったときは、終了
する（Ｓ１２０）。
【００４２】以上の説明から理解されるように、それぞ
れの処理ノード１０の受信トランスポーザ２３にデータ
を保管することを制御する書込みポインタ・レジスタ２
８の初期設定（Ｓ１１１）とインクリメント（Ｓ１１
５）は、それぞれの処理ノードに受信されたスライスの
データ・ビットがその送信時と同じ順序で保管される場
合に行なわれる。どのような計算が行なわれるかに応じ
て、データ・スライスのバイト（８ビット・セクショ
ン）を入れ替えるといったように、ビットの順序を変更
することが望ましい場合がある。その場合には、送信操
作（図２）で使用したトランスポーザ・スロット・ポイ
ンタと同じようなスロット・ポインタをメモリ１２に用
意しておき、送信操作（図２）のＳ１０１と同じよう
に、受信したデータを受信トランスポーザ２３にロード
する前にスロット・ポインタを書込みポインタ・レジス
タ２８にロードしておくことができる。受信データの中
のビットをセクションまたはグループで入れ替える場合
は、データ・ビットを保管しようとする受信トランスポ
ーザ２３内の最初の記憶場所にポインタを用意してお
き、そのセクションの連続する記憶場所ごとにポインタ
をインクリメントしていくことができる。
れの処理ノード１０の受信トランスポーザ２３にデータ
を保管することを制御する書込みポインタ・レジスタ２
８の初期設定（Ｓ１１１）とインクリメント（Ｓ１１
５）は、それぞれの処理ノードに受信されたスライスの
データ・ビットがその送信時と同じ順序で保管される場
合に行なわれる。どのような計算が行なわれるかに応じ
て、データ・スライスのバイト（８ビット・セクショ
ン）を入れ替えるといったように、ビットの順序を変更
することが望ましい場合がある。その場合には、送信操
作（図２）で使用したトランスポーザ・スロット・ポイ
ンタと同じようなスロット・ポインタをメモリ１２に用
意しておき、送信操作（図２）のＳ１０１と同じよう
に、受信したデータを受信トランスポーザ２３にロード
する前にスロット・ポインタを書込みポインタ・レジス
タ２８にロードしておくことができる。受信データの中
のビットをセクションまたはグループで入れ替える場合
は、データ・ビットを保管しようとする受信トランスポ
ーザ２３内の最初の記憶場所にポインタを用意してお
き、そのセクションの連続する記憶場所ごとにポインタ
をインクリメントしていくことができる。
【００４３】
【発明の効果】これまでに説明した本発明の通信構成に
は、いくつかの利点がある。１つは、前掲のＨｉｌｌｉ
ｓ特許およびＨｉｌｌｉｓ他特許出願に開示されている
システムの場合と異なり、スライス形式で編成されたデ
ータを処理ノード１０相互間で転送できることである。
さらに、いくつかの環境では、本発明の通信構成による
と、Ｈｉｌｌｉｓ特許およびＨｉｌｌｉｓ他特許出願に
開示されているシステムのグローバル・ルータやＮＥＷ
Ｓ構造によるよりも、高速にデータを転送できることで
ある。特に、本発明の１つの実施例では、Ｈｉｌｌｉｓ
特許で説明されているグローバル・ルータと同じ配線と
経路指定ノード回路が使用されているが、その場合で
も、本発明の通信構成によれば、転送されるデータにア
ドレス情報を含んでいないので、少なくともデータの転
送を高速化することができる。
は、いくつかの利点がある。１つは、前掲のＨｉｌｌｉ
ｓ特許およびＨｉｌｌｉｓ他特許出願に開示されている
システムの場合と異なり、スライス形式で編成されたデ
ータを処理ノード１０相互間で転送できることである。
さらに、いくつかの環境では、本発明の通信構成による
と、Ｈｉｌｌｉｓ特許およびＨｉｌｌｉｓ他特許出願に
開示されているシステムのグローバル・ルータやＮＥＷ
Ｓ構造によるよりも、高速にデータを転送できることで
ある。特に、本発明の１つの実施例では、Ｈｉｌｌｉｓ
特許で説明されているグローバル・ルータと同じ配線と
経路指定ノード回路が使用されているが、その場合で
も、本発明の通信構成によれば、転送されるデータにア
ドレス情報を含んでいないので、少なくともデータの転
送を高速化することができる。
【００４４】さらに、以上説明した通信構成によれば、
Ｈｉｌｌｉｓ特許に開示されているＮＥＷＳ構造よりも
転送を高速化することができることである。これは、Ｎ
ＥＷＳ構造では、データを転送できるのが一方向に限ら
れ、しかも一度に１つの最寄りの隣接ノードとしか転送
できないのに対して、本発明によれば、最寄りの隣接ノ
ードのすべてとの間で同時にデータを転送できるためで
ある。さらに、ＮＥＷＳ構造では、最寄りの隣接ノード
との転送が２次元または３次元の配列（アレイ）パター
ンに限られているのに対して、本発明の通信構成によれ
ば、２次元、３次元、またはそれ以上の多次元の配列パ
ターンで転送を行なうことができるので、多数の計算で
利用することができることである。
Ｈｉｌｌｉｓ特許に開示されているＮＥＷＳ構造よりも
転送を高速化することができることである。これは、Ｎ
ＥＷＳ構造では、データを転送できるのが一方向に限ら
れ、しかも一度に１つの最寄りの隣接ノードとしか転送
できないのに対して、本発明によれば、最寄りの隣接ノ
ードのすべてとの間で同時にデータを転送できるためで
ある。さらに、ＮＥＷＳ構造では、最寄りの隣接ノード
との転送が２次元または３次元の配列（アレイ）パター
ンに限られているのに対して、本発明の通信構成によれ
ば、２次元、３次元、またはそれ以上の多次元の配列パ
ターンで転送を行なうことができるので、多数の計算で
利用することができることである。
【００４５】これまでに述べてきたことは、本発明の特
定の実施例に限定されるものではなく、各種変更および
改良を加えて、本発明がもつ利点の一部またはすべてを
得ることが可能であることは勿論である。従って、特許
請求の範囲に明確されている記載には、本発明の精神と
範囲を逸脱しない限り、かかる変更および改良のすべて
が包含されるものである。
定の実施例に限定されるものではなく、各種変更および
改良を加えて、本発明がもつ利点の一部またはすべてを
得ることが可能であることは勿論である。従って、特許
請求の範囲に明確されている記載には、本発明の精神と
範囲を逸脱しない限り、かかる変更および改良のすべて
が包含されるものである。
【図１】本発明による通信構成を採用したコンピュータ
・システムの一部を示したブロック図である。
・システムの一部を示したブロック図である。
【図２】新規通信構成の動作を説明するための流れ図で
ある。
ある。
【図３】新規通信構成の動作を説明するための流れ図で
ある。
ある。
【図４】新規通信構成の動作を説明するためのデータ構
造を示した概略図である。
造を示した概略図である。
【図５】新規通信構成の動作を説明するためのデータ構
造を示した概略図である。
造を示した概略図である。
５ マイクロ・コントローラ ６ ホスト・コンピュータ １０ 処理ノード １１ 処理要素（ＰＥ）チップ １２ メモリ １３ データ・バス １４ 直列プロセッサ １５ 経路指定ノード ２０ 補助プロセッサ ２１ トランスポーザ・モジュール ２２，２３ トランスポーザ回路 ２４，２７ 入力マルチプレクサ ２５，２８ 書込みポインタ・レジスタ ２６ バス ３０，３１ 出力マルチプレクサ ３２ バス ５０，６０ スロット
Claims (8)
- 【請求項１】 複数の通信リンクで相互に接続された複
数の処理ノードからなり、各々の処理ノードは、 （１）データをスライスで記憶するためのメモリと、 （２）メモリに接続され、メモリに記憶されているデー
タ・スライスの中から選択したもののトランスポーズ・
データ・ワードを生成するためのトランスポーザ・モジ
ュールと、 （３）トランスポーザ・モジュールと通信リンクとに接
続され、通信リンクを利用してトランスポーズ・データ
・ワードを転送し、それによってデータ・スライスを処
理ノード相互間で転送するための経路指定ノードとを備
え、 処理ノードのメモリ、トランスポーザ・モジュールおよ
び経路指定ノードを並列に制御し、これによってデータ
・スライスを処理ノード間で一斉に転送できるようにす
るコントローラからなることを特徴とする多次元並列処
理システム。 - 【請求項２】 経路指定ノードも通信リンクからデータ
・スライスを受け取り、トランスポーザ・モジュールも
経路指定ノードに受信されたデータ・スライスを転置し
たものを生成して、それらをメモリに記憶しておくよう
にしたことを特徴とする請求項１に記載の多次元並列処
理システム。 - 【請求項３】 各々の処理ノードにおいて、メモリとト
ランスポーザ・モジュールは複数のデータ線からなるバ
スで相互に接続され、メモリは各々がアドレスで指定さ
れた複数の記憶場所の１つに各々のデータ・スライスを
記憶し、コントローラはアドレスをメモリと結合し、送
信すべきデータ・スライスのメモリ内の記憶場所を指定
するようにしたことを特徴とする請求項２に記載の多次
元並列処理システム。 - 【請求項４】 各々のトランスポーザ・モジュールは、
データ・スライスをメモリから受け取り、受信するとそ
れに応じて、経路指定ノードに送るための送信トランス
ポーズ・ワードを生成する送信トランスポーザと、デー
タ・スライスを経路指定ノードから受け取り、受信する
とそれに応じて、メモリに記憶するための受信トランス
ポーズ・ワードを生成する受信トランスポーザとを備え
ていることを特徴とする請求項２に記載の多次元並列処
理システム。 - 【請求項５】 送信トランスポーザは、各々が通信リン
クと関連づけられている複数のスロットを含み、トラン
スポーザ・モジュールは、さらに、データ・スライスが
格納される送信トランスポーザ側のスロットを指してい
るポインタを格納するための送信書込みポインタ・レジ
スタを備えており、これによって、データ・スライスを
送信するときに利用するそれぞれの通信リンクにデータ
・スライスを関連づけ、送信書込みポインタ・レジスタ
にポインタ値を設定することをコントローラの制御で行
なうことを特徴とする請求項４に記載の多次元並列処理
システム。 - 【請求項６】 各処理モジュールのメモリは、連続する
送信ポインタを記憶し、送信ポインタのうち連続する送
信ポインタを送信書込みポインタ・レジスタに連続的に
送り、連続するデータ・スライスを処理ノードに置かれ
た送信トランスポーザのスロットに記憶することをコン
トローラの制御を受けて行なうことを特徴とする請求項
５に記載の多次元並列処理システム。 - 【請求項７】 受信トランスポーザは複数のスロットを
含み、各処理ノードは、さらに、経路指定ノードに受信
したデータが格納される受信トランスポーザ側のスロッ
トを指しているポインタを格納するための受信書込みポ
インタ・レジスタを備えており、受信書込みポインタ・
レジスタの最初のスロットを指すように、そして経路指
定ノードからの連続するデータ・ワードを記憶するため
に反復的にインクリメントするように、受信書込みポイ
ンタ・レジスタを初期設定することをコントローラの制
御で行なうことを特徴とする請求項４に記載の多次元並
列処理システム。 - 【請求項８】 複数の通信リンクで相互に接続された複
数の処理ノードからなり、各々の処理ノードは、 （１）各々がアドレスで指定され、データ・スライスと
送信スロット・ポインタを記憶するための複数の記憶場
所を備えたメモリと、 （２）トランスポーザ・モジュールと通信リンクとに接
続され、通信リンクを利用してトランスポーズ・データ
・ワードを送受し、それによって処理ノード相互間でデ
ータ・スライスを転送するための経路指定ノードと、 （３）トランスポーザ・モジュールを備えており、トラ
ンスポーザ・モジュールは、 （ａ）メモリからデータ・スライスを受け取り、受信す
るとそれに応じて、経路指定ノードに送るための送信ト
ランスポーズ・ワードを生成し、各々が通信リンクと関
連づけられた複数のスロットを備えている送信トランス
ポーザと、 （ｂ）データ・スライスが記憶される送信トランスポー
ザ側のスロットを指しているポインタを格納し、それに
よって、データ・スライスと送るときに利用するそれぞ
れの通信リンクにデータ・スライスを関連づけるための
送信書込みポインタ・レジスタと、 （ｃ）経路指定ノードからのデータ・スライスを受け入
れて、受信するとそれに応じて、メモリに記憶するため
に受信トランスポーズ・ワードを生成するための複数の
スロットを備えた受信トランスポーザと、 （ｄ）経路指定ノードに受信したデータが記憶される受
信トランスポーザ側のスロットを指しているポインタを
格納するための受信書込みポインタ・レジスタとを備え
ており、 処理ノードのメモリ、トランスポーザ・モジュールおよ
び経路指定ノードを並列に処理し、それによってデータ
・スライスを処理ノード間で一斉に転送することを可能
にするコントローラからなり、コントローラは送信する
データ・スライスのメモリ内の記憶場所を指定したアド
レスを生成してメモリに送り、さらに、コントローラ
は、送信ポインタのうち連続する送信ポインタを送信書
込みポインタ・レジスタに連続的に送り、連続するデー
タ・スライスを処理ノードに置かれた送信トランスポー
ザのスロットに記憶することを制御し、そして受信書込
みポインタ・レジスタの最初のスロットを指すように受
信書込みポインタ・レジスタを初期設定し、それを反復
的にインクリメントして、経路指定ノードからの連続す
るデータ・ワードを受信トランスポーザの連続するスロ
ットに記憶することを制御することを特徴とする多次元
並列処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/520,701 US5247613A (en) | 1990-05-08 | 1990-05-08 | Massively parallel processor including transpose arrangement for serially transmitting bits of data words stored in parallel |
| US520,701 | 1990-05-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589066A true JPH0589066A (ja) | 1993-04-09 |
Family
ID=24073726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102742A Pending JPH0589066A (ja) | 1990-05-08 | 1991-05-08 | 多次元並列処理システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5247613A (ja) |
| EP (1) | EP0456201B1 (ja) |
| JP (1) | JPH0589066A (ja) |
| CA (1) | CA2041893A1 (ja) |
| DE (1) | DE69122161T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021057076A (ja) * | 2015-05-21 | 2021-04-08 | ゴールドマン サックス アンド カンパニー エルエルシー | 多目的の並列処理アーキテクチャ |
| US11449452B2 (en) | 2015-05-21 | 2022-09-20 | Goldman Sachs & Co. LLC | General-purpose parallel computing architecture |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68909426T2 (de) * | 1988-01-15 | 1994-01-27 | Quantel Ltd | Datenverarbeitung und -übertragung. |
| CA2043505A1 (en) * | 1990-06-06 | 1991-12-07 | Steven K. Heller | Massively parallel processor including queue-based message delivery system |
| EP0552288A1 (en) * | 1990-10-03 | 1993-07-28 | Thinking Machines Corporation | Parallel computer system |
| US5630162A (en) | 1990-11-13 | 1997-05-13 | International Business Machines Corporation | Array processor dotted communication network based on H-DOTs |
| JP2647327B2 (ja) | 1992-04-06 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 大規模並列コンピューティング・システム装置 |
| FR2692382A1 (fr) * | 1992-06-16 | 1993-12-17 | Technium | Processeur parallèle pour traitement de multiple données par une série d'instructions répétitives. |
| AU4804493A (en) * | 1992-08-07 | 1994-03-03 | Thinking Machines Corporation | Massively parallel computer including auxiliary vector processor |
| US5440687A (en) * | 1993-01-29 | 1995-08-08 | International Business Machines Corporation | Communication protocol for handling arbitrarily varying data strides in a distributed processing environment |
| FR2707778B1 (fr) * | 1993-07-15 | 1995-08-18 | Bull Sa | NÓoeud de processeurs. |
| US5622819A (en) * | 1995-03-28 | 1997-04-22 | Kinetic Biosystems, Inc. | Centrifugal fermentation process |
| GB9509988D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Matrix transposition |
| US5819106A (en) * | 1995-11-27 | 1998-10-06 | Sun Microsystems, Inc. | Method of transposing data buffer by selectively merging pairs of rows, interleaving two operands of equal length yielding output twice the length of each operand |
| US6836838B1 (en) | 1998-06-29 | 2004-12-28 | Cisco Technology, Inc. | Architecture for a processor complex of an arrayed pipelined processing engine |
| US6101599A (en) * | 1998-06-29 | 2000-08-08 | Cisco Technology, Inc. | System for context switching between processing elements in a pipeline of processing elements |
| US6513108B1 (en) | 1998-06-29 | 2003-01-28 | Cisco Technology, Inc. | Programmable processing engine for efficiently processing transient data |
| US6119215A (en) * | 1998-06-29 | 2000-09-12 | Cisco Technology, Inc. | Synchronization and control system for an arrayed processing engine |
| US6195739B1 (en) | 1998-06-29 | 2001-02-27 | Cisco Technology, Inc. | Method and apparatus for passing data among processor complex stages of a pipelined processing engine |
| US6356548B1 (en) | 1998-06-29 | 2002-03-12 | Cisco Technology, Inc. | Pooled receive and transmit queues to access a shared bus in a multi-port switch asic |
| US6728839B1 (en) | 1998-10-28 | 2004-04-27 | Cisco Technology, Inc. | Attribute based memory pre-fetching technique |
| US6173386B1 (en) | 1998-12-14 | 2001-01-09 | Cisco Technology, Inc. | Parallel processor with debug capability |
| US6385747B1 (en) | 1998-12-14 | 2002-05-07 | Cisco Technology, Inc. | Testing of replicated components of electronic device |
| US6920562B1 (en) | 1998-12-18 | 2005-07-19 | Cisco Technology, Inc. | Tightly coupled software protocol decode with hardware data encryption |
| US6529983B1 (en) | 1999-11-03 | 2003-03-04 | Cisco Technology, Inc. | Group and virtual locking mechanism for inter processor synchronization |
| US6681341B1 (en) | 1999-11-03 | 2004-01-20 | Cisco Technology, Inc. | Processor isolation method for integrated multi-processor systems |
| US6892237B1 (en) | 2000-03-28 | 2005-05-10 | Cisco Technology, Inc. | Method and apparatus for high-speed parsing of network messages |
| US6505269B1 (en) | 2000-05-16 | 2003-01-07 | Cisco Technology, Inc. | Dynamic addressing mapping to eliminate memory resource contention in a symmetric multiprocessor system |
| US6912626B1 (en) * | 2000-08-31 | 2005-06-28 | Micron Technology, Inc. | Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner |
| US7376811B2 (en) * | 2001-11-06 | 2008-05-20 | Netxen, Inc. | Method and apparatus for performing computations and operations on data using data steering |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257052A (ja) * | 1987-04-15 | 1988-10-24 | Agency Of Ind Science & Technol | マルチプロセツサシステム |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB223867A (en) * | 1923-10-26 | 1925-03-12 | Paul Greve | Improvements in twine polishing and drying machines |
| US4031512A (en) * | 1975-05-29 | 1977-06-21 | Burroughs Corporation | Communications network for general purpose data communications in a heterogeneous environment |
| US4174514A (en) * | 1976-11-15 | 1979-11-13 | Environmental Research Institute Of Michigan | Parallel partitioned serial neighborhood processors |
| US4380046A (en) * | 1979-05-21 | 1983-04-12 | Nasa | Massively parallel processor computer |
| US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
| US4727474A (en) * | 1983-02-18 | 1988-02-23 | Loral Corporation | Staging memory for massively parallel processor |
| US4623996A (en) * | 1984-10-18 | 1986-11-18 | Mcmillen Robert J | Packet switched multiple queue NXM switch node and processing method |
| GB2188175B (en) * | 1986-03-18 | 1990-02-07 | Stc Plc | Data processing arrangement |
| US4910665A (en) * | 1986-09-02 | 1990-03-20 | General Electric Company | Distributed processing system including reconfigurable elements |
| US4766534A (en) * | 1986-10-16 | 1988-08-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Parallel processing network and method |
| US4891751A (en) * | 1987-03-27 | 1990-01-02 | Floating Point Systems, Inc. | Massively parallel vector processing computer |
| US4984235A (en) * | 1987-04-27 | 1991-01-08 | Thinking Machines Corporation | Method and apparatus for routing message packets and recording the roofing sequence |
| KR920001953B1 (ko) * | 1987-06-30 | 1992-03-07 | 유니시스 코포레이숀 | 회로기판에서의 클록 디-큐잉(de-skewing)을 자동공급하는 방법 및 그 장치 |
| US5136718A (en) * | 1987-09-04 | 1992-08-04 | Digital Equipment Corporation | Communications arrangement for digital data processing system employing heterogeneous multiple processing nodes |
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| US5101347A (en) * | 1988-11-16 | 1992-03-31 | National Semiconductor Corporation | System for reducing skew in the parallel transmission of multi-bit data slices |
-
1990
- 1990-05-08 US US07/520,701 patent/US5247613A/en not_active Expired - Fee Related
-
1991
- 1991-05-06 CA CA002041893A patent/CA2041893A1/en not_active Abandoned
- 1991-05-07 EP EP91107437A patent/EP0456201B1/en not_active Expired - Lifetime
- 1991-05-07 DE DE69122161T patent/DE69122161T2/de not_active Expired - Fee Related
- 1991-05-08 JP JP3102742A patent/JPH0589066A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257052A (ja) * | 1987-04-15 | 1988-10-24 | Agency Of Ind Science & Technol | マルチプロセツサシステム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021057076A (ja) * | 2015-05-21 | 2021-04-08 | ゴールドマン サックス アンド カンパニー エルエルシー | 多目的の並列処理アーキテクチャ |
| US11449452B2 (en) | 2015-05-21 | 2022-09-20 | Goldman Sachs & Co. LLC | General-purpose parallel computing architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0456201B1 (en) | 1996-09-18 |
| US5247613A (en) | 1993-09-21 |
| DE69122161D1 (de) | 1996-10-24 |
| EP0456201A3 (en) | 1993-03-03 |
| DE69122161T2 (de) | 1997-02-06 |
| EP0456201A2 (en) | 1991-11-13 |
| CA2041893A1 (en) | 1991-11-09 |
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