CN215298229U - 主板及电子设备 - Google Patents

Abstract

本申请公开了一种主板及电子设备，属于电子设备技术领域。所述主板包括：桥片和十六个处理器，十六个所述处理器互连形成处理器阵列，所述处理器阵列与所述桥片连接；所述处理器阵列包括四个阵列单元，每个所述阵列单元包括四个处理器；四个所述阵列单元包括依次阵列的第一阵列单元、第二阵列单元、第三阵列单元和第四阵列单元，所述第一阵列单元、所述第二阵列单元、所述第四阵列单元和所述第三阵列单元通过第一传输线沿环形依次相连；所述第一阵列单元与所述第四阵列单元通过第二传输线连接，所述第二阵列单元和所述第三阵列单元通过第三传输线连接。本申请的实施例具有处理器阵列内部的信息传输延迟较低的有益效果。

Description

主板及电子设备

技术领域

本申请属于电子设备技术领域，具体涉及一种主板及电子设备。

背景技术

CC-NUMA(Non Uniform Memory Access Architecture)技术可以使众多服务器像单一系统那样运转，同时保留小系统便于编程和管理的优点，是现代处理器设计及计算机系统组成的一个重要技术。

在计算机系统的构成中，其主要体现就是利用多颗处理器，在主板上或主板之间通过信号连线构成一个统一的操作系统。

但是，多个处理器互连时，为了兼顾多个处理器，会使多个处理器之间的带宽降低。

发明内容

本申请实施例的目的是提供一种主板及电子设备，能够解决现有技术中主板中多个处理器互连后，带宽降低的问题。

为了解决上述技术问题，本申请是这样实现的：

第一方面，本申请实施例提供了一种主板，所述主板包括：桥片和处理器阵列，所述处理器阵列与所述桥片连接；

所述处理器阵列包括四个阵列单元，每个所述阵列单元包括相互连接的四个处理器；四个所述阵列单元之间存在连接关系；

四个所述阵列单元分别为第一阵列单元、第二阵列单元、第三阵列单元和第四阵列单元，所述第一阵列单元、所述第二阵列单元、所述第四阵列单元和所述第三阵列单元依次通过第一传输线沿环形相连；

所述第一阵列单元与所述第四阵列单元通过第二传输线连接，所述第二阵列单元和所述第三阵列单元通过第三传输线连接。

可选地，所述第一阵列单元、所述第二阵列单元、所述第三阵列单元和所述第四阵列单元依次排列形成2×2矩阵；

其中，所述第一阵列单元和所述第二阵列单元处于第一行，所述第三阵列单元和所述第四阵列单元处于第二行；

所述第一阵列单元和所述第三阵列单元处于第一列，所述第二阵列单元和所述第四阵列单元处于第二列。

可选地，所述第一阵列单元与所述第四阵列单元通过第二传输线连接的通路为第一通路，以及所述第二阵列单元和所述第三阵列单元通过第三传输线连接的通路为第二通路，所述第一通路和所述第二通路为固定通路或可选通路；

其中，固定通路是指两个所述阵列单元始终互连的通路，可选通路是指两个所述阵列单元能够在断开和连通之间切换的通路。

可选地，所述第一阵列单元包括组成矩阵形式的第一处理器、第二处理器、第三处理器和第四处理器；

所述第一处理器、所述第二处理器、所述第四处理器和所述第三处理器依次通过第四传输线沿环形相连；

所述第一处理器与所述第四处理器通过第五传输线连接，所述第二处理器和所述第三处理器通过第六传输线连接。

可选地，所述第一处理器、所述第二处理器、所述第三处理器和所述第四处理器依次排列形成2×2矩阵；

其中，所述第一处理器和所述第二处理器处于第一行，所述第三处理器和所述第四处理器处于第二行；

所述第一处理器和所述第三处理器处于第一列，所述第二处理器和所述第四处理器处于第二列。

可选地，所述第二处理器和所述第三处理器通过第六传输线连接的通路为第三通路，以及所述第一处理器与所述第四处理器通过第五传输线连接的通路为第四通路，所述第三通路和所述第四通路为固定通路或可选通路；

其中，固定通路是指两个所述处理器始终互连的通路，可选通路是指两个所述处理器能够在断开和连通之间切换的通路。

可选地，所述第一阵列单元、所述第二阵列单元、所述第三阵列单元和所述第四阵列单元的结构相同；

所述第二阵列单元包括第五处理器、第六处理器、第七处理器和第八处理器，所述第三阵列单元包括第九处理器、第十处理器、第十一处理器和第十二处理器，所述第四阵列单元包括第十三处理器、第十四处理器、第十五处理器和第十六处理器，其中，每个所述阵列单元内部的连接方式相同；

所述第一阵列单元中的所述第二处理器和所述第二阵列单元中的所述第五处理器连接，所述第二阵列单元中的所述第八处理器和所述第四阵列单元中的所述第十四处理器连接，所述第四阵列单元中的所述第十五处理器和所述第三阵列单元中的所述第十二处理器连接，所述第三阵列单元中的所述第九处理器和所述第一阵列单元中的所述第三处理器连接；

所述第一阵列单元中的所述第四处理器和所述第四阵列单元中的所述第十三处理器通过第二传输线连接；所述第二阵列单元中的所述第七处理器和所述第三阵列单元中的所述第十处理器通过第三传输线连接。

可选地，每个所述处理器包括四个接口，四个所述接口包括第一接口、第二接口、第三接口和第四接口，十六个所述处理器通过所述接口互连。

可选地，所述第一处理器的第二接口与所述第二处理器的第一接口连接，所述第二处理器的第三接口与所述第四处理器的第一接口连接，所述第四处理器的第三接口与所述第三处理器的第四接口连接，所述第三处理器的第二接口与所述第一处理器的第四接口连接，其中，所述第一处理器的第一接口与所述第四处理器的第四接口连接，所述第二处理器的第四接口与所述第三处理器的第一接口连接；

所述第五处理器的第二接口与所述第六处理器的第一接口连接，所述第六处理器的第三接口与所述第八处理器的第一接口连接，所述第八处理器的第三接口与所述第七处理器的第四接口连接，所述第七处理器的第二接口与所述第五处理器的第四接口连接，其中，所述第五处理器的第一接口与所述第八处理器的第四接口连接，所述第六处理器的第四接口与所述第七处理器的第一接口连接；

所述第九处理器的第二接口与所述第十处理器的第一接口连接，所述第十处理器的第三接口与所述第十二处理器的第一接口连接，所述第十二处理器的第三接口与所述第十一处理器的第四接口连接，所述第十一处理器的第二接口与所述第九处理器的第四接口连接，其中，所述第九处理器的第一接口与所述第十二处理器的第四接口连接，所述第十处理器的第四接口与所述第十一处理器的第一接口连接；

所述第十三处理器的第二接口与所述第十四处理器的第一接口连接，所述第十四处理器的第三接口与所述第十六处理器的第一接口连接，所述第十六处理器的第三接口与所述第十五处理器的第四接口连接，所述第十五处理器的第二接口与所述第十三处理器的第四接口连接，其中，所述第十三处理器的第一接口与所述第十六处理器的第四接口连接，所述第十四处理器的第四接口与所述第十五处理器的第一接口连接；

所述第二处理器的第二接口与所述第五处理器的第三接口连接，所述第三处理器的第三接口与所述第九处理器的第三接口连接，所述第四处理器的第二接口与所述第十三处理器的第三接口连接，所述第七处理器的第三接口与所述第十处理器的第二接口连接，所述第八处理器的第二接口与所述第十四处理器的第二接口连接，所述第十二处理器的第二接口与所述第十五处理器的第三接口连接；

所述第一处理器的第三接口与所述桥片连接，所述第六处理器的第二接口与所述桥片连接。

可选地，所述第一阵列单元与所述桥片之间的连接通路为第五通路，所述第二阵列单元与所述桥片之间的连接通路为第六通路，所述第五通路和所述第六通路中的一者为固定通路，另一者为可选通路。

可选地，所述桥片和十六个所述处理器之间均通过总线连接。

可选地，所述桥片设置有至少一个。

第二方面，本申请实施例提供了一种电子设备，包括如上述的主板。

在本申请实施例中，桥片的设置可以与十六处理器进行数据和指令等信息交换，十六个处理器配合设置，可以使主板具有较强的运算处理能力。可以将十六个处理器分成四个阵列单元，即包括第一阵列单元、第二阵列单元、第三阵列单元和第四阵列单元，每个阵列单元均具有四个处理器。可以通过第一传输线实现第一阵列单元、第二阵列单元、第四阵列单元和第三阵列单元之间的第一次连通，并形成环形通路。在第一阵列单元与第四阵列单元通过第二传输线连接，且第二阵列单元和第三阵列单元通过第三传输线连接后，可以使四个阵列单元的内部进行再次连通，这样可以增大四个阵列单元之间的带宽，进而减少四个阵列单元之间的信息传输延迟，也就是说明每个阵列单元内部的信息传输带宽将会较高，整个处理器阵列内部的信息传输延迟将会尽可能地降低。本申请的实施例具有处理器阵列内部的信息传输延迟较低的有益效果。

附图说明

图1是本申请实施例中主板中桥片和十六个处理器连接时的结构示意图；

图2是本申请实施例中主板中桥片、四个阵列单元连接时的结构示意图；

图3是本申请实施例中单个阵列单元内各处理器之间部分通路为可选通路时的结构示意图；

图4是本申请实施例中主板中桥片设置为两个时的结构示意图；

图5是本申请实施例中主板中桥片、四个阵列单元连接中部分通路为可选通路时的结构示意图；

图6是本申请实施例中单个阵列单元的结构示意图。

附图标记说明：

10、桥片；20、处理器；21、第一接口；22、第二接口；23、第三接口；24、第四接口；30、固定通路；40、可选通路；50、第一阵列单元；60、第二阵列单元；70、第三阵列单元；80、第四阵列单元。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的主板及电子设备进行详细地说明。

参见图1至图6，本申请的实施例提供了一种主板，所述主板包括：桥片10和处理器阵列，所述处理器阵列与所述桥片10连接；

所述处理器阵列包括四个阵列单元，每个所述阵列单元包括相互连接的四个处理器20；四个所述阵列单元之间存在连接关系；

四个所述阵列单元分别为第一阵列单元50、第二阵列单元60、第三阵列单元70和第四阵列单元80(参阅图2所示)，所述第一阵列单元50、所述第二阵列单元60、所述第四阵列单元80和所述第三阵列单元70依次通过第一传输线沿环形相连；

所述第一阵列单元50与所述第四阵列单元80通过第二传输线连接，所述第二阵列单元60和所述第三阵列单元70通过第三传输线连接。

在本申请实施例中，桥片10的设置可以与十六个处理器20进行数据和指令等信息交换，十六个处理器20配合设置，可以使主板具有较强的运算处理能力。可以将十六个处理器20分成四个阵列单元，即包括第一阵列单元50、第二阵列单元60、第三阵列单元70和第四阵列单元80，每个阵列单元均具有四个处理器。可以通过第一传输线实现第一阵列单元50、第二阵列单元60、第四阵列单元80和第三阵列单元70之间的第一次连通，并形成环形通路。在第一阵列单元50与第四阵列单元80通过第二传输线连接，且第二阵列单元60和第三阵列单元70通过第三传输线连接后，可以使四个阵列单元的内部进行再次连通，这样可以增大四个阵列单元之间的带宽，进而减少四个阵列单元之间的信息传输延迟，也就是说明每个阵列单元内部的信息传输带宽将会较高，整个处理器阵列内部的信息传输延迟将会尽可能地降低。本申请的实施例具有处理器阵列内部的信息传输延迟较低的有益效果。

需要说明的是，在第一阵列单元50、第二阵列单元60、第四阵列单元80和第三阵列单元70之间仅通过环形依次相连时，必然会存在某些阵列单元无法直接连接。比如：没有第二传输线的情况下，第一阵列单元50与第四阵列单元80之间存在信息传输需求时，必然需要经过第二阵列单元60或第三阵列单元70作为中转实现；同理，没有第三传输线的情况下，第二阵列单元60与第三阵列单元70之间存在信息传输需求时，必然需要经过第一阵列单元50或第四阵列单元80作为中转实现；这样的设置会使信息在传输过程中，出现一定的延迟。基于此，本申请实施例中，在第一阵列单元50与第四阵列单元80之间设置第二传输线，通过该第二传输线就可以使第一阵列单元50和第四阵列单元80直接连接，没有中间其他阵列单元作为中转，同理，第二阵列单元60和第三阵列单元70之间也可以通过第三传输线直接实现信息传输；由此可见，本申请实施例可以实现阵列单元内每两个阵列单元之间均可实现直接信息传输，提高阵列单元内不同阵列单元之间的信息传输效率。

需要说明的是，本申请的桥片10是直接与中央处理器进行数据和指令等信息交换，即充当处理器与外界元器件/设备进行信息传输连接桥梁的芯片。中央处理器(CPU，英语：Central Processing Unit/Processor)即为图1至图4中所示的处理器20；本申请的实施例中由十六个处理器20设置于主板中进行互联通信，当然也可以根据需要设置其他数量的处理器20数量。该处理器20可以为龙芯处理器，可选地，该龙芯处理器可以为龙芯3号处理器，如龙芯3A5000、3B5000、3C5000处理器等。

可选地，在本申请的实施例中，所述第一阵列单元50、所述第二阵列单元60、所述第三阵列单元70和所述第四阵列单元80依次排列形成2×2矩阵；参阅图2，该四个阵列单元组成的2×2矩阵中，四个阵列单元分别对应矩阵中的四个角部，且该矩阵形式并不是指必须排列为规整的正方形；

其中，所述第一阵列单元50和所述第二阵列单元60处于第一行，所述第三阵列单元70和所述第四阵列单元80处于第二行；

所述第一阵列单元50和所述第三阵列单元70处于第一列，所述第二阵列单元60和所述第四阵列单元80处于第二列。

在本申请实施例中，上述结构可以通过第一传输线实现第一阵列单元50、第二阵列单元60、第四阵列单元80和第三阵列单元70之间的第一次连通。在第一阵列单元50与第四阵列单元80通过第二传输线连接，且第二阵列单元60和第三阵列单元70通过第三传输线连接后，可以使四个阵列单元的内部进行再次连通，这样可以增大四个阵列单元之间的带宽，进而减少四个阵列单元之间的信息传输延迟，也就是说明每个阵列单元内部的信息传输带宽将会较高，阵列单元内部的信息传输延迟将会尽可能地降低。

需要说明的是，即在2×2矩阵中，第一阵列单元50为矩阵中第一行第一列位置的阵列单元，第二阵列单元60为矩阵中第一行第二列位置的阵列单元，第三阵列单元70为第二行第一列位置的阵列单元，第四阵列单元80为第二行第二列位置的阵列单元。

可选地，在本申请的实施例中，所述第一阵列单元50与所述第四阵列单元80通过第二传输线连接的通路为第一通路，以及所述第二阵列单元60和所述第三阵列单元70通过第三传输线连接的通路为第二通路，所述第一通路和所述第二通路为固定通路或可选通路；

其中，固定通路是指两个所述阵列单元始终互连的通路，可选通路是指两个所述阵列单元能够在断开和连通之间切换的通路。

参阅图5所示，在本申请的实施例中，在四个阵列单元(包括第一阵列单元50、第二阵列单元60、第三阵列单元70和第四阵列单元80)之间存在固定通路(如图5中阵列单元之间的实线标注30)和可选通路(如图5中阵列单元之间的虚线标注40)时，四个阵列单元之间将具有至少两个互连通路，这样就可以增大四个阵列单元之间信息传输的带宽，进而使四个阵列单元具有充足的信息传输能力，提高四个阵列单元之间的信息传输效率，进而提高主板的运算能力。其中，固定通路30的设置可以使四个阵列单元具有稳定的传输路径，该通路是中转互连的，可选通路40的设置可以根据需要进行断开和连通，在断开时可以降低主板的耗能，在连通时可以增大四个阵列单元之间的带宽。

上述结构示例性地描述了四个阵列单元之间的连接关系。可以根据需要将第二传输线和第三传输线的连接通路设置为可选通路40或者固定通路30。

需要说明的是，本申请中阵列单元之间的可选通路40在断开和连通之间的切换，可以通过设置对应逻辑门或者传感器进行控制，只要可以实现对可选通路40的断开和连通进行切换即可。本申请对切换方式不进行限定。逻辑门或者传感器可以根据需要设置在可选通路40上，也可以根据需要设置在对应的处理器20上；也就是说可以集成在处理器20上，也可以设置在可选通路40对应的信号传输线上。

需要说明的是，四个阵列单元均包括四个处理器，具体参照下述第一阵列单元50的具体结构。

在本申请实施例中，可选通路40可以根据需要设置对应的数量，比如可以设置一个、两个甚至更多；并且，通过可选通路40的设置，可以根据需要实现主板更多的功能。可以根据十六个处理器20的运行方式来选用不同的连接方式。每个处理器20可以具有一定数量的接口，比如可以为两个接口、三个接口或四个接口，乃至更多的接口。本申请的实施例是以处理器20具有四个接口为例进行描述。本申请十六个处理器20可以设置地相同也可以设置地不同，在设置相同的情况下，可以降低生产成本，更容易实现批量化生产。当然也可以根据一些特殊的要求或工况，使十六个处理器20中出现不同的结构。参阅图5，在阵列单元之间通过实线方式连接的通路为固定通路30，在阵列单元之间通过虚线方式连接的通路是可选通路40。可选通路40通过第二传输线/第三传输线实现，固定通路30通过第一传输线实现，第一传输线、第二传输线和第三传输线可以是相同或者不同类型的信息传输线，比如，可以设置为HT总线、PCIE总线以及其他类型的总线；信息传输线的两端分别与不同处理器20的对应接口连接，可以使固定连接，也可以为可拆卸地连接。

可选地，参阅图3所示，在本申请的实施例中，所述第一阵列单元50包括组成矩阵形式的第一处理器、第二处理器、第三处理器和第四处理器；

所述第一处理器、所述第二处理器、所述第四处理器和所述第三处理器依次通过第四传输线沿环形相连；

所述第一处理器与所述第四处理器通过第五传输线连接，所述第二处理器和所述第三处理器通过第六传输线连接。

可选地，所述第一处理器、所述第二处理器、所述第三处理器和所述第四处理器依次排列形成2×2矩阵；参阅图3，该四个处理器组成的2×2矩阵中，四个处理器分别对应矩阵中的四个角部，且该矩阵形式并不是指必须排列为规整的正方形；

其中，所述第一处理器和所述第二处理器处于第一行，所述第三处理器和所述第四处理器处于第二行；

所述第一处理器和所述第三处理器处于第一列，所述第二处理器和所述第四处理器处于第二列。

在本申请实施例中，上述结构可以通过第四传输线实现第一处理器、第二处理器、第四处理器和第三处理器之间的第一次连通。在第一处理器与第四处理器通过第五传输线连接，且第二处理器和第三处理器通过第六传输线连接后，可以使四个处理器的内部进行再次连通，这样可以增大四个处理器之间的带宽，进而减少四个处理器之间的信息传输延迟，也就是说明每个处理器内部的信息传输带宽将会较高，处理器内部的信息传输延迟将会尽可能地降低。

需要说明的是，即在2×2矩阵中，第一处理器为矩阵中第一行第一列位置的处理器，第二处理器为矩阵中第一行第二列位置的处理器，第三处理器为第二行第一列位置的处理器，第四处理器为第二行第二列位置的处理器。

需要说明的是，在第一处理器、第二处理器、第四处理器和第三处理器之间仅通过环形依次相连时，必然会存在某些处理器无法直接连接。比如：没有第五传输线的情况下，第一处理器与第四处理器之间存在信息传输需求时，必然需要经过第二处理器或第三处理器作为中转实现；同理，没有第六传输线的情况下，第二处理器与第三处理器之间存在信息传输需求时，必然需要经过第一处理器或第四处理器作为中转实现；这样的设置会使信息在传输过程中，出现一定的延迟。基于此，本申请实施例中，在第一处理器与第四处理器之间设置第五传输线，通过该第五传输线就可以使第一处理器和第四处理器直接连接，没有中间其他处理器作为中转，同理，第二处理器和第三处理器之间也可以通过第六传输线直接实现信息传输；由此可见，本申请实施例可以实现阵列单元内每两个处理器之间均可实现直接信息传输，提高阵列单元内不同处理器之间的信息传输效率。

需要说明的是，采用上述连接方案，可以使每个阵列单元内进行全相联连接，以提高四个处理器之间的带宽，进而减少四个处理器之间的延迟。上述的全相联连接是指任意两个处理器直接均具有直接连接关系，也就是说在阵列单元内，任意两个处理器都可以直接连接。

需要说明的是，本申请中每个阵列单元内的连接规律可以为：四个处理器环绕连接形成环形通路，对角线方向的两组处理器交叉连接，形成两条交叉通路(传输线可以根据需要绕路)；本申请中每个阵列单元内的连接只要满足环形通路和两条交叉通路的规律均可以，四个处理器上各个接口的具体连接可以根据需要改变，本申请附图中的连接方式仅为示例性的连接。

可选地，参阅图6所示，在本申请的实施例中，所述第二处理器和所述第三处理器通过第六传输线连接的通路为第三通路，以及所述第一处理器与所述第四处理器通过第五传输线连接的通路为第四通路，所述第三通路和所述第四通路为固定通路(如图6中实线标注30)或可选通路(如图6中虚线标注40)；

其中，处理器之间的固定通路是指两个所述处理器20始终互连的通路，处理器之间的可选通路是指两个所述处理器20能够在断开和连通之间切换的通路。

在本申请的实施例中，在四个处理器(包括第一阵列单元50中的第一处理器、第二处理器、第三处理器和第四处理器，其他阵列单元类同)之间存在固定通路和可选通路时，四个处理器之间将具有至少两个互连通路，这样就可以增大四个处理器之间信息传输的带宽，进而使四个处理器具有充足的信息传输能力，提高四个处理器之间的信息传输效率，进而提高主板的运算能力。其中，固定通路的设置可以使四个处理器具有稳定的传输路径，该通路是中转互连的，可选通路的设置可以根据需要进行断开和连通，在断开时可以降低主板的耗能，在连通时可以增大四个处理器之间的带宽。

可选地，在本申请的实施例中，所述第一阵列单元50、所述第二阵列单元60、所述第三阵列单元70和所述第四阵列单元80的结构相同；

所述第二阵列单元60包括第五处理器、第六处理器、第七处理器和第八处理器，所述第三阵列单元70包括第九处理器、第十处理器、第十一处理器和第十二处理器，所述第四阵列单元80包括第十三处理器、第十四处理器、第十五处理器和第十六处理器，其中，每个所述阵列单元内部的连接方式相同；

所述第一阵列单元50中的所述第二处理器和所述第二阵列单元60中的所述第五处理器连接，所述第二阵列单元60中的所述第八处理器和所述第四阵列单元80中的所述第十四处理器连接，所述第四阵列单元80中的所述第十五处理器和所述第三阵列单元70中的所述第十二处理器连接，所述第三阵列单元70中的所述第九处理器和所述第一阵列单元50中的所述第三处理器连接；

所述第一阵列单元50中的所述第四处理器和所述第四阵列单元80中的所述第十三处理器通过第二传输线连接；所述第二阵列单元60中的所述第七处理器和所述第三阵列单元70中的所述第十处理器通过第三传输线连接。

参阅图1和图2，C0对应上述的第一处理器，C1对应上述的第二处理器，C2对应上述的第三处理器，C3对应上述的第四处理器；C4对应上述的第五处理器，C5对应上述的第六处理器，C6对应上述的第七处理器，C7对应上述的第八处理器，C8对应上述的第九处理器，C9对应上述的第十处理器，C10对应上述的第十一处理器，C11对应上述的第十二处理器，C12对应上述的第十三处理器，C13对应上述的第十四处理器，C14对应上述的第十五处理器，C15对应上述的第十六处理器。

在本申请实施例中，上述结构描述了本申请中四个阵列单元的具体连接方式，具体可以参阅图1。上述的连接方式是本申请的示例性描述，也可以根据需要对阵列单元之间的可选通路以及固定通路的位置进行切换，或者采用其他方式连接，不限于本申请的连接方式。

可选地，在本申请的实施例中，每个所述处理器20包括四个接口，四个所述接口包括第一接口21、第二接口22、第三接口23和第四接口24，十六个所述处理器20通过所述接口互连。参阅图1至图6所示，本申请的HT1_HI对应本申请的第一接口21，HT0_LO对应本申请的第二接口22，HT1_LO对应本申请的第三接口23，HT0_HI对应本申请的第四接口24。上述的HT1_HI、HT0_LO、HT1_LO及HT0_HI仅代表接口的编号，四个接口可以为相同的结构，也可以为不同的结构，可以根据需要设置为高电平接口或者低电平接口，也可以为完全相同的四个接口。

在本申请实施例中，四个接口的设置可以使处理器20具有更多的连接方式，可以保证十六个处理器20之间的互连，具体可以通过相应的信息传输线与对应接口的连接实现互连。

具体的，本申请中十六个处理器20之间的互连方式可以设置为：所述第一处理器的第二接口22与所述第二处理器的第一接口21连接，所述第二处理器的第三接口23与所述第四处理器的第一接口21连接，所述第四处理器的第三接口23与所述第三处理器的第四接口24连接，所述第三处理器的第二接口22与所述第一处理器的第四接口24连接，其中，所述第一处理器的第一接口21与所述第四处理器的第四接口24连接，所述第二处理器的第四接口24与所述第三处理器的第一接口21连接；

所述第五处理器的第二接口22与所述第六处理器的第一接口21连接，所述第六处理器的第三接口23与所述第八处理器的第一接口21连接，所述第八处理器的第三接口23与所述第七处理器的第四接口24连接，所述第七处理器的第二接口22与所述第五处理器的第四接口24连接，其中，所述第五处理器的第一接口21与所述第八处理器的第四接口24连接，所述第六处理器的第四接口24与所述第七处理器的第一接口21连接；

所述第九处理器的第二接口22与所述第十处理器的第一接口21连接，所述第十处理器的第三接口23与所述第十二处理器的第一接口21连接，所述第十二处理器的第三接口23与所述第十一处理器的第四接口24连接，所述第十一处理器的第二接口22与所述第九处理器的第四接口24连接，其中，所述第九处理器的第一接口21与所述第十二处理器的第四接口24连接，所述第十处理器的第四接口24与所述第十一处理器的第一接口21连接；

所述第十三处理器的第二接口22与所述第十四处理器的第一接口21连接，所述第十四处理器的第三接口23与所述第十六处理器的第一接口21连接，所述第十六处理器的第三接口23与所述第十五处理器的第四接口24连接，所述第十五处理器的第二接口22与所述第十三处理器的第四接口24连接，其中，所述第十三处理器的第一接口21与所述第十六处理器的第四接口24连接，所述第十四处理器的第四接口24与所述第十五处理器的第一接口21连接；

参阅图2所示，所述第二处理器的第二接口22与所述第五处理器的第三接口23连接，所述第三处理器的第三接口23与所述第九处理器的第三接口23连接，所述第四处理器的第二接口22与所述第十三处理器的第三接口23连接，所述第七处理器的第三接口23与所述第十处理器的第二接口22连接，所述第八处理器的第二接口22与所述第十四处理器的第二接口22连接，所述第十二处理器的第二接口22与所述第十五处理器的第三接口23连接；

所述第一处理器的第三接口23与所述桥片10连接，所述第六处理器的第二接口22与所述桥片10连接。

在本申请实施例中，上述连接方式为本申请附图中的具体连接方式。当然，本申请十六个处理器20之间的互连方式不仅限于附图中的连接方式。

可选地，参阅图4和图5所示，在本申请的实施例中，所述第一阵列单元50与所述桥片10之间的连接通路为第五通路，所述第二阵列单元60与所述桥片10之间的连接通路为第六通路，所述第五通路和所述第六通路中的一者为固定通路(如图4和图5中处理器和桥片之间的实线标注30)，另一者为可选通路(如图4和图5中处理器和桥片之间的虚线标注40)。

在本申请实施例中，上述结构可以使桥片10和十六个处理器20之间的带宽也是可调节的，可以在进程较少时，断开可选通路40，以降低能耗，在进程较多时，通过连通可选通路40来提高信号传输速度。

可选地，在本申请的实施例中，所述桥片10和十六个所述处理器20之间均通过总线连接。

在本申请实施例中，总线的连接可以使桥片10和十六个处理器20之间的连通更加稳定可靠，保证信号的传输。总线(信号传输线)可以为HT总线，也可以采用PCIE(通用的总线规格，PCI-Express，简称PCIE或PCI-E)总线或者其他类型的总线。具体可以八位总线。HT是HyperTransport的简称。HyperTransport本质是一种为主板上的集成电路互连而设计的端到端总线技术，目的是加快处理器间的信息传输速度。HT总线和PCIE总线可以根据需要选用。

需要说明的是，本申请中四个阵列单元之间的连接方式，与，阵列单元内四个处理器之间的连接方式，可设置地相同，也可以设置地不同，采用的总线也是可以根据需要设置地一致，也可以根据需要设置为不同总线。

可选地，在本申请的实施例中，所述桥片设置有至少一个。

在本申请实施例中，桥片10的数量可以根据需要设置，可以设置一个桥片10，也可以设置多个桥片10。其中，该桥片为龙芯桥片，可选地，该龙芯桥片可以为龙芯7号桥片。

参阅图1和2，在桥片10设置有一个的情况下，桥片10可以仅连接一个处理器20，也可以同时连接两个处理器20。具体地，桥片10可以与第一处理器(附图中的C0)通过固定通路连接，桥片10同时可以与第六处理器(附图中的C5)通过可选通路连接。本申请不限于这种连接方式，可以根据需要将桥片10与更多处理器连接，或者可以将桥片10其他位置的处理器连接。上述结构中，一个桥片10的设置可以使中央处理器的控制更加简单方便。

参阅图4，在设置两个桥片10的情况下，两个桥片10是相互独立的，每个桥片10上均连接至少一个处理器20，这样的设置可以进一步提高桥片与中央处理器进行数据和指令等信息交换的速率，进而间接提高中央处理器的运算能力。当然，也可以根据需要设置更多数量的桥片10。

本申请的实施例还提供了一种电子设备，包括如上述的主板。

在本申请实施例中，桥片10的设置可以与十六处理器20进行数据和指令等信息交换，十六个处理器20配合设置，可以使主板具有较强的运算处理能力。可以将十六个处理器20分成四个阵列单元，即包括第一阵列单元50、第二阵列单元60、第三阵列单元70和第四阵列单元80，每个阵列单元均具有四个处理器。可以通过第一传输线实现第一阵列单元50、第二阵列单元60、第四阵列单元80和第三阵列单元70之间的第一次连通，并形成环形通路。在第一阵列单元50与第四阵列单元80通过第二传输线连接，且第二阵列单元60和第三阵列单元70通过第三传输线连接后，可以使四个阵列单元的内部进行再次连通，这样可以增大四个阵列单元之间的带宽，进而减少四个阵列单元之间的信息传输延迟，也就是说明每个阵列单元内部的信息传输带宽将会较高，整个处理器阵列内部的信息传输延迟将会尽可能地降低。本申请的实施例具有处理器阵列内部的信息传输延迟较低的有益效果。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (13)

1.一种主板，其特征在于，所述主板包括：桥片和处理器阵列，所述处理器阵列与所述桥片连接；

所述处理器阵列包括四个阵列单元，每个所述阵列单元包括相互连接的四个处理器；四个所述阵列单元之间存在连接关系；

四个所述阵列单元分别为第一阵列单元、第二阵列单元、第三阵列单元和第四阵列单元，所述第一阵列单元、所述第二阵列单元、所述第四阵列单元和所述第三阵列单元依次通过第一传输线沿环形相连；

所述第一阵列单元与所述第四阵列单元通过第二传输线连接，所述第二阵列单元和所述第三阵列单元通过第三传输线连接。

2.根据权利要求1所述的主板，其特征在于，所述第一阵列单元、所述第二阵列单元、所述第三阵列单元和所述第四阵列单元依次排列形成2×2矩阵；

其中，所述第一阵列单元和所述第二阵列单元处于第一行，所述第三阵列单元和所述第四阵列单元处于第二行；

所述第一阵列单元和所述第三阵列单元处于第一列，所述第二阵列单元和所述第四阵列单元处于第二列。

3.根据权利要求1所述的主板，其特征在于，所述第一阵列单元与所述第四阵列单元通过第二传输线连接的通路为第一通路，以及所述第二阵列单元和所述第三阵列单元通过第三传输线连接的通路为第二通路，所述第一通路和所述第二通路为固定通路或可选通路；

其中，固定通路是指两个所述阵列单元始终互连的通路，可选通路是指两个所述阵列单元能够在断开和连通之间切换的通路。

4.根据权利要求1-3任一项所述的主板，其特征在于，所述第一阵列单元包括组成矩阵形式的第一处理器、第二处理器、第三处理器和第四处理器；

所述第一处理器、所述第二处理器、所述第四处理器和所述第三处理器依次通过第四传输线沿环形相连；

所述第一处理器与所述第四处理器通过第五传输线连接，所述第二处理器和所述第三处理器通过第六传输线连接。

5.根据权利要求4所述的主板，其特征在于，所述第一处理器、所述第二处理器、所述第三处理器和所述第四处理器依次排列形成2×2矩阵；

其中，所述第一处理器和所述第二处理器处于第一行，所述第三处理器和所述第四处理器处于第二行；

所述第一处理器和所述第三处理器处于第一列，所述第二处理器和所述第四处理器处于第二列。

6.根据权利要求4所述的主板，其特征在于，所述第二处理器和所述第三处理器通过第六传输线连接的通路为第三通路，以及所述第一处理器与所述第四处理器通过第五传输线连接的通路为第四通路，所述第三通路和所述第四通路为固定通路或可选通路；

其中，固定通路是指两个所述处理器始终互连的通路，可选通路是指两个所述处理器能够在断开和连通之间切换的通路。

7.根据权利要求4所述的主板，其特征在于，所述第一阵列单元、所述第二阵列单元、所述第三阵列单元和所述第四阵列单元的结构相同；

所述第二阵列单元包括第五处理器、第六处理器、第七处理器和第八处理器，所述第三阵列单元包括第九处理器、第十处理器、第十一处理器和第十二处理器，所述第四阵列单元包括第十三处理器、第十四处理器、第十五处理器和第十六处理器，其中，每个所述阵列单元内部的连接方式相同；

所述第一阵列单元中的所述第二处理器和所述第二阵列单元中的所述第五处理器连接，所述第二阵列单元中的所述第八处理器和所述第四阵列单元中的所述第十四处理器连接，所述第四阵列单元中的所述第十五处理器和所述第三阵列单元中的所述第十二处理器连接，所述第三阵列单元中的所述第九处理器和所述第一阵列单元中的所述第三处理器连接；

所述第一阵列单元中的所述第四处理器和所述第四阵列单元中的所述第十三处理器通过第二传输线连接；所述第二阵列单元中的所述第七处理器和所述第三阵列单元中的所述第十处理器通过第三传输线连接。

8.根据权利要求1所述的主板，其特征在于，每个所述处理器包括四个接口，四个所述接口包括第一接口、第二接口、第三接口和第四接口，十六个所述处理器通过所述接口互连。

9.根据权利要求8所述的主板，其特征在于，所述第一处理器的第二接口与所述第二处理器的第一接口连接，所述第二处理器的第三接口与所述第四处理器的第一接口连接，所述第四处理器的第三接口与所述第三处理器的第四接口连接，所述第三处理器的第二接口与所述第一处理器的第四接口连接，其中，所述第一处理器的第一接口与所述第四处理器的第四接口连接，所述第二处理器的第四接口与所述第三处理器的第一接口连接；

所述第五处理器的第二接口与所述第六处理器的第一接口连接，所述第六处理器的第三接口与所述第八处理器的第一接口连接，所述第八处理器的第三接口与所述第七处理器的第四接口连接，所述第七处理器的第二接口与所述第五处理器的第四接口连接，其中，所述第五处理器的第一接口与所述第八处理器的第四接口连接，所述第六处理器的第四接口与所述第七处理器的第一接口连接；

所述第九处理器的第二接口与所述第十处理器的第一接口连接，所述第十处理器的第三接口与所述第十二处理器的第一接口连接，所述第十二处理器的第三接口与所述第十一处理器的第四接口连接，所述第十一处理器的第二接口与所述第九处理器的第四接口连接，其中，所述第九处理器的第一接口与所述第十二处理器的第四接口连接，所述第十处理器的第四接口与所述第十一处理器的第一接口连接；

所述第十三处理器的第二接口与所述第十四处理器的第一接口连接，所述第十四处理器的第三接口与所述第十六处理器的第一接口连接，所述第十六处理器的第三接口与所述第十五处理器的第四接口连接，所述第十五处理器的第二接口与所述第十三处理器的第四接口连接，其中，所述第十三处理器的第一接口与所述第十六处理器的第四接口连接，所述第十四处理器的第四接口与所述第十五处理器的第一接口连接；

所述第二处理器的第二接口与所述第五处理器的第三接口连接，所述第三处理器的第三接口与所述第九处理器的第三接口连接，所述第四处理器的第二接口与所述第十三处理器的第三接口连接，所述第七处理器的第三接口与所述第十处理器的第二接口连接，所述第八处理器的第二接口与所述第十四处理器的第二接口连接，所述第十二处理器的第二接口与所述第十五处理器的第三接口连接。

10.根据权利要求1所述的主板，其特征在于，所述第一阵列单元与所述桥片之间的连接通路为第五通路，所述第二阵列单元与所述桥片之间的连接通路为第六通路，所述第五通路和所述第六通路中的一者为固定通路，另一者为可选通路。

11.根据权利要求1所述的主板，其特征在于，所述桥片和十六个所述处理器之间均通过总线连接。

12.根据权利要求1所述的主板，其特征在于，所述桥片设置有至少一个。

13.一种电子设备，其特征在于，包括如权利要求1至12中任一项所述的主板。

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