JPS61117663A - ソ−ト演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、最大ＩＸ９のウィンド内の数字データに対し
て同時に並び替えが行え、前記ウィンドサイズ及び前記
ウィンド内の順位を指定するソート演算回路に関する。

画像処理の方式としては光学的画像処理、電気的アナロ
グ処理、ディジクル画像処理等があり。

この中で電子計算機又は専用の処理装置によるディジタ
ル画像処理は５非線形処理が容易に行えること、プログ
ラムにより処理や処理パラメタが変えられ、融通性に冨
んでいること等の特徴を有しているため一般に用いられ
ている。

しかし、ディジタル画像処理の欠点として、計算機を用
いる場合には、１点ごとの順次処理のために時間がかか
ることがあげられ、処理の高速化のために既存のアレイ
プロセッサを利用することが行われているが１画像処理
専用のプロセンサの開発も行われている。

画像処理専用のプロセッサでは、大写■の画像メモリと
一体化して使用することが転送時間を短縮するために必
要である。又局所並列形の処理方式により高速化を図り
、更に処理機能としては比較的に単純で基本的であるが
、計算機で行うと時間を要する空間フィルタ、座標変換
、データ変換。

論理フィルタ等を備え高速化を図っている。

将来さらに高度化、高速化を果たすために、上記各機能
を集積化すると共により高度化されることか要望されて
いる。

〔従来の技術と発明が解決しようとする問題点〕第８図
は画像処理専用プロセッサで用いられているメディアン
フィルタの説明図、第９図は基本的なソート回路構成図
をそれぞれ示す。

メディアンフィルタは第８図（１）に示すように二次元
配列の画像データａに対して、ウィンドｂを例えばＣ方
向に走査させ、ウィンドｂ内に含まれる画素の中で真中
の値を出力する論理フィルタである。

第８図（２）〜（６）はメディアンフィルタの種類を示
すもので１例えば第８図（２）は３つの画素から斜線部
分の真中の画素データを取出したことを示す。

又第８図（６）は、３×３の画素データから斜線部分の
真中の画素データを取出したことを示している。

一般に上記メディアンフィルタの演算はソート演算回路
ｌにて行っている。ソート演算回路ｌは第９図に示すよ
うに基本的には、フリップフロップ（以下Ｆ、Ｆと称す
る）２．３と、コンパレータ（以下ＣＭＰと称する）４
と、マルチプレクサ（以下？ＩＰＸと称する）５とから
構成されている。

このソート演算回路１は１例えば８図（２）に示す３つ
の画素ｔａｇ、　ｆｂｌ、　（Ｃ）を持つ画素データ■
が各画素の順位として（ｂｌ、　（ａｌ、　ｆｃｌが所
定クロック■にてＦ、Ｆｌ、２に入力されると、　Ｆ、
Ｆｌ、２とＣ）’ｌＰ４とでｆａｔ、　ｆｂｌ。

ｆｃ）に並び変え、　ＭＰＸ５で選択するセレクト信号
■をＣＭＰ４より出力し、真中の画素（ｂ）を出力画素
データ■として出力する。

従来、実用化されているソート演算回路１は。

入力データを一度に入力して処理する方法と、１個ずつ
入力しながら処理する方法とがあるが、ソートする入力
データのサイズはソートするウィンドｂにより固定され
たものであり、しかもウィンドｂ内の画素データ順位も
固定されたものである。

又ソートする入力データのサイズが大きくなるとそれに
伴ってＣＭＰ４等の設備個数を増やす必要がある等任意
のデータサイズ、任意の順位を出力する要請に対する柔
軟性に乏しく、又柔軟性を持たせる構成にするには構成
回路が大きくなり、コストアップになる等の問題点があ
った。

〔問題点を解決するための手段〕

本発明は、上記問題点を解消した新規なソート演算回路
を実現することを目的とするものであり。

該問題点は、複数ビットのデータを外部クロックに応じ
て順次格納する格納手段と複数の入力データから１つの
入力データを選択する選択手段と複数個の演算セルとを
内蔵し、前記複数ビットのデータを入力するための入力
手段と前記？！数ビットのデータを出力するための出力
手段と所定データを取込むためのクロンク端子と演算サ
イズ及び順位を指定するスイッチ端子とを有し、所定ク
ロックに同期したデータが入力される毎にソート演算を
行い、前記スイッチ端子で設定した演算サイズと順位に
したがった演算結果を前記出力手段から出力する本発明
によるソート演算回路により解決される。

〔作用〕

即ち、ウィンド内の画素データを格納するレジスタを一
次元アレー状に配置し、ソートデータが入力するたびに
各々のレジスタの内容を相互に入れ替え、ウィンド内の
並び変えが行える回路と。

ソートデータを遅延させ、且つその遅延量を指定出来る
回路と、任意のレジスタの内容を指定し選択出来る回路
を使用することにより、任意のす・イズ及び任意の順位
で画素データを出力出来るソート演算回路を簡易な方法
で構成することが可能となる。

〔実施例〕

以下本発明の要旨を第１図〜第７図に示す実施例により
具体的に説明する。

第１図は本発明に係るソート演算回路の−・実施例を示
す概要図、第２図は本発明に係るソート／ｉ１１算回路
の一実施例を示すブロックダイヤグラｌ、。

第３図は本発明に係る演算セル間の接続図、第４図は本
発明に係る演算セルの構成図、第５図は論理モジュール
のテーブル構成図、第６図は論理モジＬ−ルの回路構成
図、第７図は本発明に係るソート演算回路のタイムチャ
ート図をそれぞれ示す。

両全図を通じて同一記号は同一対象物又は内容を示す。

次に本実施例の動作を説明する。

第１図は第２図で示す回路構成を大規模集積回路として
作成したものを示し、２６ピンの外部端子により接続さ
れる。又ソート演算回路ｌの規模は。

８０００ゲートで実現出来る容量である。

尚２６ピンの外部端子とは下記の各端子を言う。

即ち、８ビツトからなる入力データ■を入力する端子０
１０〜ＯＩ７．同じく８ビ・ノドの出力データ■を出力
する端子Ｄ００〜００７．外部からのクロック信号を入
力する端子＊ＣＬＫ　、フィルタサイズを指定する端子
ＳＯ〜Ｓ２．出力データ■の順位を指定する端子００〜
０３．電源を供給する＋５ｖ端子、　ＧＮＤ端子の計２
６ピンの端子である。

ソートされる入力データ■は端子０１０−０１７から入
カバソファ６を経由してシフトレジスタ８と演算セル部
１０に入力される。尚第２図以降に示す各リード線の括
弧内の数値はビット故を示す。

シフレジスタ８はフィルタのサイズ（例えば。

本実施例では最大８ハイド）だけ容重を持ち、入力デー
タ■が入力されるたびに端子＊ＣＬＫから入力する外部
の所定クロックにより格納される入力データ■をシフト
させる。

シフトレジスタ８から出力される所定サイズのデータは
、８対ｌのＭＰＸ９を経由して演算セル部１０に出力さ
れる。ＭＰＸ９はフィルタのサイズによってシフトレジ
スタ８の出力を選択するもので、そのサイズの指定は端
子Ｓｏ　−５２より行われる。

入力データ■とシフトレジスタ８からの遅延データ■は
全ての演算セルｌＯａ〜１０ｉに接続され。

演算セル部１０に格納されているデータとの比較（例え
ば、データに付加されている記号の大小等の比較）を行
う。

尚演算セル部１０内の各演算セル１０ａ〜ｌｏｉ　のデ
ータは隣同志にデータ転送が行えるように構成されてい
る。又格納されているデータと比較した結果、データの
大きい順に各演算セルｌＯａ　＝ｌＯｉ内レジ入レジス
タ１６（例えば、　１０ａから順に）される。

９対ｌの？ＩＰＸ１１は９個の演算セルｌＯａ　〜１０
ｉに格納されているデータを選択するもので、デコーダ
１２を経由して端子００〜０３で設定した順位を出力ハ
ンファ１３で指定し、出力データ■として送出する。

第３図は各演算セル１０ａ〜ｌｏｉ間の接続例を示すも
ので、これによれば演算セル１０ａ〜１０ｉ間はそれぞ
れ双方向２０ビツトの接続ですむ。即ち５例えば演算セ
ル１０ｂで見た場合、演算セルｌＯｃの出力データＲが
８ビツト、演算セルｌＯａの出力データｌ、が８ビツト
、演算セル１０ｃの比較信号ＲＡ、ＲＢが各ｌビ、ト、
演算セル１０ａの比較信号Ｌ＾１］、Ｂが各１ビツトで
ある。

尚記号Ａ、Ｂは比較信号ＬＡ　、　ＬＢの出力側を示す
。

又各演算セル１０ａ　”ｌＯｉは上記の他に、入力デー
タ■、　ＭＰＸ９からの遅延データ■、出力データの各
端子及びクロック端子を持つため計４５ビ、トの接続と
なる。

第４図は各演算セル１ｈ＝ｌＯｉの内部構成を示すもの
で、２つのＣＨＦ２（８ビツト用）、４対１の？ＩＰＸ
１５　、論理モジュール１４及び内部レジスタ１６とか
ら構成されている。

この演算セル１０ａ〜１０ｉは１入力データ■ｌ及び遅
延データ■Ｄと内部レジスタ１６の格納データ０とを２
つのＣＨＦ２で比較し、左右のセルの比較結果も合わせ
て６ビントの信号■を作成し、その６ビソトの信号■を
入力とする論理演算を論理モジュール１４で行い、その
出力結果２ピントを用いてＭＰＸ１５を制御する。

ＭＰＸ１５は内部データＳ、入力データ■ｌ、左のデー
タし、右のデータＲが選択出来るようになっており。

選択さたデータは次のタイミングで内部レジスタ１６に
格納される。尚記号りは遅延データ■１記号０　（オー
）は出力データをそれぞれ示す。

第５図は論理モジュール１４における６入力２出力の論
理を決定する論理テーブルを示し、第６図はそれを実現
した回路構成を示す。

尚第５図は６ビ、トの信号■を入力条件とし。

２ビツト（第６図で示すＸ、Ｙ　）を出力Ｓｎ　（ＭＰ
Ｘ１５を制御する信号）として論理テーブルを構成して
いる。第５図ｔｌ）〜（４）は設定した論理条件に対す
る出力Ｓｎの条件の例を示す。

又第６図（１）はブロノダイヤグラムを示し、このブロ
ノダイヤグラムは７個のＮＡＮＤ回路１７と４個のＮＯ
Ｔ回路１８から構成している。又第６図（２）は６ビツ
トの信号■を入力した場合の２ビット出力Ｘ、Ｙの演算
例を示す。第６図（３）は作成した出力Ｘ、Ｙ　　（“
０”又は“１”）の組合せによりＭＰＸ１５が選択する
信号例を示す。

第７図は本実施例のタイムチャートを示し、第７図（１
）は端子＊　ＣＬＫから入力する外部クロック。

第７図（２）は入力データ■、第７図（３）〜（６）は
出力データ■の状況をそれぞれ示す。

例えば、第７図（３）はフィルタサイズが３の場合で、
出力データ■は２クロック分遅れて出力され。

第７図（６）はフィルタサイズが９の場合で、出力デー
タ■は５クロック分遅れて出力されたことをそれぞれ示
す。

（発明の効果〕 以上のような本発明によれは、ソートするウィンドの大
きさを任意に指定出来、しかも任意の１１ル位を出力出
来るソート演算回路を１千ノブの大規模集積回路として
提供出来る。

【図面の簡単な説明】

第１図は本発明に係るソート演算回路の一実施例を示す
概要図。 第２図は本発明に係るソート演算回路の一実施例を示す
ブロックダイヤグラム。 第３図は本発明に係る演算セル間の接続図。 第４図は本発明に係る演算セルの構成図。 第５図は論理モジュールのテーブル構成図。 第６図は論理モジュールの回路構成図。 第７図は本発明に係るソート演算回路のタイムチャート
図。 第８図は画像処理専用ブロセフサで用いられているメデ
ィア−ンフィルタの説明図。 第９図は基本的なソート回路構成図。 をそれぞれ示す。 図において。 ｌはソート演算回路、　　２．３はＰ、Ｆ回路。 ４はＣ肝　　　　　　　　５．　９．１１．１５　はＭ
ＰＸ。 ６は入力パッファ、　　　７はインバータ。 ８はシフトレジスタ、１０は演算セル部。 １０（ａｌ　〜１０（１）は演算セル、１２はデコーダ
。 １３は出力ハッファ、１４は論理モジュール。 １６は内部レジスタ、１７はＮＡＮＤ回路。 １８はＮ０７回路。 をそれぞれ示す。 茶　１　囚 茅　３　口 茅　４　圓 ■

Claims (1)

【特許請求の範囲】
1. 複数ビットのデータを外部クロックに応じて順次格納す
   る格納手段と複数の入力データから１つの入力データを
   選択する選択手段と複数個の演算セルとを内蔵し、前記
   複数ビットのデータを入力するための入力手段と前記複
   数ビットのデータを出力するための出力手段と所定デー
   タを取込むためのクロック端子と演算サイズ及び順位を
   指定するスイッチ端子とを有し、所定クロックに同期し
   たデータが入力される毎にソート演算を行い、前記スイ
   ッチ端子で設定した演算サイズと順位にしたがった演算
   結果を前記出力手段から出力することを特徴とするソー
   ト演算回路。