JPS6083153A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回転したデータの書込み或いは飢出しが高速
に行なえるデータ記憶装置に関するものである。

従来例の構成とその間、１点 独立に動作し得るＮ個のメモリに対して元のデータを行
方向からも列方向からも書込み或いは１疏出しが行い得
る方法として、全データを行方向。

列方向にそれぞれＮビット毎に分割し、ＮＸＮビットで
構成されたブロックを処理単位とし、ブロック内の同−
行及び列内のデータが同一メモリに割振られないように
並列に動作出来るＮ個のメモリに割り振り記憶するとい
うデータ記憶方法が考案されている。

ブロック内の同−行及び列内のデータを全て異なるメモ
リに割り振り記憶する方法として、例えば、Ｎ＝３２の
場合を考える。

第１図に、全データを分割する３２Ｘ３２ビツトのブロ
ック内の各ビットに番号を付けた状態を示す。このブロ
ック内の任意の１ビツト（ａ、ｂ）（ａ　、　ｂ＝ｏ　
、　１　、２−−−−・−３１）が、そノヒットが属す
行及び列の他のビットが記憶されるメモリと異なるよう
に記憶させるためには、（ａ、ｂ）ビット’ｔ、第２図
に示すように、それが属す行方向の３２ビツト内でａだ
け巡回シフトさせ、シフトした後のその行の３２ピツｔ
ｆそれぞれ左から順に第３図に示すように、３２個の独
立に動作し得るメモリｈ／ｉ　１〜Ｍ３２に対応させて
記憶させればよい。

が、この方法によると、 ■　処理の高速性を高めるために、Ｎを大きくするとそ
れだけ大規模な、高速に動作し得る巡回シフトレジスタ
を構成しなければならず、そのため、高速動作を要求さ
れる素子数が増大し、発熱等の問題で実用上困難になる
。

■　回転したデータを読出す場合、Ｍｌのアドレスｆｘ
とするとＭｚではｘ　＋　ｚ　−１となって各メモリで
アドレスの動きがばらばらになり、それを補正するため
のアドレス変換装置を各メモリに対して持たなければな
らず、Ｎが大きくなると実用上困難になる。

という問題を持っていた。

発明の目的 本発明の目的は、元のデータに対し行方向からも列方向
からも書込み或いは抗出しを行なう場合に、制御回路の
増大を抑制し、高速に、元のデータに対して９０°単位
の回転をした書込み或いは読出しが出来る記憶装置を提
供することにある。

発明の構成 上記の目的を達成するために、本発明では、行。

列方向にそれぞれＮビット毎に分割しＮ　Ｘ　Ｎビット
を１つのブロックとして処理するデータを、さらに、行
９列方向にそれぞれｎビット毎に分割し、ｎＸｎビット
を１つのユニットとし、１つのブロックｆ　ｍ　Ｘ　ｍ
個のユニットの集合として扱い、各ブロック内における
任意の１ビツトが、そのビットの属す行（或いは列）方
向の他のビットと異なるメモリに記憶させるためのデー
タの巡回シフトを、そのビットが属すユニット内での位
置に依存するシフト量だけそのピッＩｆユニット内の行
（或いは列）のｎビット内でビット単位に巡回シフトさ
せるビットシフト回路と、そのビットの属すユニットが
ブロック内で占める位置に依存するンフ１ｉｆｔだけそ
のユニソ）ｋ行（或いは列）のｍ個のユニット内で６巡
回シフトさせるユニットシフト回路とに分け、さらに元
のデータに対して回転したデータを得る除に、与えるア
ドレスの動きが共通となるメモリを増やすため、Ｔ”　
（０＋　１　＋２・・・・・・２ｒ−１〕の中から任意
の２ｒ−１個の要素を取出して並べたもの一１ｚＰ、。

、Ｔの中からＰｒ０の要素を取９去った残りの２ｒ−１
個の要素を並べたものｋＰｒｏとして、ｑが偶数の場合
にはＰｒ。

の、奇数の場合にはＰｒ１の２ｒ−１個の要素を５−Ｃ
ｑ／２〕のシフト蓄だけ巡回シフトしたものをＰｒｇと
した時、一度に記憶する行（或いは列）方向のｎ　＝　
２　ビットを２ビツト毎のグループに分けて、総数２に
一１個のビットグループ２作り、丑ずユニット内の第０
行（或いは列）目のビットグループの並びにはＰｋｏ、
又、第１行（或いは列）目のピットゲル−フ゛の並びに
ばＰｋ、’ｉそれぞれユニット内の基本アドレスパター
ンＰ　ｌｃ　ｏ　ｔ　Ｐｋｌとして与え、Ｐｋｏ、Ｐｋ
ｌの各要素を第０，１行（或いは列）の各ビットグルー
プに順にユニット内のアドレスとして割当、以下第り行
（或いは列）にはＰｋｈを与え、その各要素を第り行（
或いは列）の各ビットグループに順にユニット内のアド
レスとして割当、又、−ｒに記憶する行（或いは列）方
向のｍ−２２個のユニットＩｃ　ｎ　岡のメモリを１つ
のグループとしたｍ個のメモリユニット’ｔそれぞれ割
当て記憶する際に、その行（或いは列）方向のｍユニッ
トを２ユニツト毎のグループに分け、総数２２−１個の
ユニットグループを作り、まず、ブロック内の第０行（
或いは列）目のユニットグループの並びにはＰＲｏを、
又、第１行（或いは列）目のユニットグループの並びに
はＰＲ１’ｉそれぞれブロック内の基本アドレスパター
ンＰＲｏ。

ＰＲ，として与えて、Ｐｒ。、Ｐｒ。の各要素を第０゜
１行（或いは列）目の各ユニットグループに順にブロッ
ク内のアドレスとして割当、以下第１行（或いは列）に
はＰｆｌｉを与え、その各要素を第１行（或いは列）の
各ユニットグループに順にブロック内のアドレスとして
割当て記憶させることにより、データのための巡回シフ
トレジスタの構成とアドレス変換装置全軽減し、さらに
高速に回転したデータの書込み、説出しが出来るように
している。

実砲例の説明 以下に本発明の一実施例を説明する。本実砲例では従来
νＩ」で述べたものと同じ大きさのブロック即ち、へ＝
３２を用い、ｎ　＝　８　、　ｍ　＝＝　４とし、１つ
のユニット１８Ｘ８ビツトで構成し、１つのブロン、ｌ
＞全、３２Ｘ３２ビツト、４×４個のユニットで構成し
て扱う。第４図は本実砲例の構成を示したブロック図で
ある。１はシリアルに入力されるデータｆ　パラレルに
変換するシリアル／パラレル変換回路、２はデータに同
期し、ユニット、ブロック等の個数するカウンタ等で構
成されたカウンタ群、３はカウンタ群２で計数されたユ
ニットの個数によるユニット位置の情報に従って、ブロ
ック内の行方向の４ユニツ）ｋ巡回シフトさせる入力側
ユニットシフト回路、４はカラ／り群２で計数されたビ
ット数によるビット位置の惰￥Ｋに従って、ユニット内
の行方向の８ピッＩｆ巡回シフトさせる入力（１４１ｊ
ビットシフト回路、５はカウンタ群２で計数された値に
よりアドレスを発生させるアドレス発生回路、６１は３
２個の独立に動作し？ｊ）るメモリで構成されたメモリ
回路、７はカウンタ群２で計数されたビット数によるビ
ット位ｌ（ｔ、の１１１ｊ報に従って、ユニット内の行
方向の８ビノトヲ巡回シフトさせる出力側ビットジフト
回路、８はカウンタ群２で計数されたユニットの個数に
よるユニット位置の情報に従って、ブロック内の行方向
の４ユニット−を巡回シフトさせシリアルにデータを出
力する出力側ユニットシフト・パラレル／シリアル変換
回路、９は各棟の制御信号を与えるコントローラを示す
。第７図は、カウンタ群２の具体的な構成を示したブロ
ック図で、図中２１は１つのユニット内の行方向のビッ
ト全計数するビットカラ／り、２２は１つのブロック内
の行方向のユニットの個数を計数するユニット列カウン
タ、２３はデータの行方向のブロックの個数を計数する
ブロック列カウンタ、２４は１つのユニット内の列方向
のビット数を計数するラインカウンタ、２５ば１つのブ
ロック内の列方向のユニットノ個数全計数するユニット
行カウンタ、２６はデータの列方向のブロックの個数を
計数するブロック行カウンタ、２７はこれらのカウンタ
に、計数開始値、終了値の設定、カウンタＵＰ／ＤＯＷ
Ｎ制御。

カウンタ構成の制御等の制御信号を与えるカウンタ制御
回路である。　□ 最初に、元のデータを行方向から（基準として　′これ
を００とする）書込む場合について説明する。

この元のデータは、第１図に示すように、３２×３２ビ
ツトで１つのプロノクヲ構成しており、これをさらに第
５図に示すようＩＣ８Ｘ　８−ビット全１つのユニット
として、第６図に示すよう（ｌこ４×４ユニツトに分け
る。この場合では、カウンタ群２は第７図に示した各カ
ウンタを第８図ａに示すように構成する。

データのシフトは、第４図において、データが、１行毎
にシリアルに入力されて釆るので、シリアル／パラレル
変換回路１で８ビツト毎に分シリした後、入力側ユニッ
トシフト回路３と、入力Ｉｌｌビットシフト回路４で行
なう。入力側ユニットシフトは次のように行われる。第
９図ａは、入力ａＪ１］ユ三ットノットシフト回路力側
ビットシフト回路４の具体的な構成を示したブロック図
である。図中３１〜３４は、８ビツトのラッチで、入力
データ８ビツトをそれぞれ共通に入力し、ＬＯＡＤ１〜
４を４相のクロックとし、この位相を変化させることに
よって、ランチ３１〜３４にユニット単位で右方向巡回
シフトさせたデータを得ることができる。

第９図すば、入力側ユニットシフトのＬＯＡＤ信号、入
力データ、ランチされるデータ等の関係を示したタイミ
ング図である。−例として第９図すにおけるＣの状態に
ついて説明すると、入力データは８ビツトパラレルにＤ
ＡＴＡｌ−ＤＡＴＡ２→・・・・・・→ＤＡＴＡ４の順
でラッチ３１〜３４の全てに入力され、ラッチ３１．３
４にＬＯＡＤ１〜４を図のようにＬＯＡＤ３→ＬＯＡＤ
４→ＬＯＡＤ１→ＬＯＡＤ２の順に与えることによって
、ラッチ３１〜３４には、それぞれＤＡＴＡ３．ＤＡＴ
Ａ４．ＤＡＴＡｌ、ＤＡＴＡ２がこの順で取込まれる。

このＬＯＡＤ１〜４の位相の組合せは、カウンタ群２を
第８図ａのように並べた構成の内、ユニット行カウンタ
２５から出力されるユニット位置情報によって決める。

このユニット位置情報とユニットシフトするユニットシ
フト量の関係を示すと第１０図のようになり、一般に１
つのブロック内のユニットの構成を表した第６図におい
て、任意のユニットの位置ｋ　（’　＋　ｄ）（ｃ、ｄ
−０，１，２，３）とすると、同一行の４つのユニット
内でＣだけ右方向巡回シフトさせることになる。このよ
う（Ｃユニットソフトされた３２ビツトのデータを次ぎ
に入力側ビットシフト回路４に入力し、入力側ビットシ
フト’に行なう。

この動作は、第９図ａにおいて、入力側ユニットシフト
回路３でユニットシフトされ１ζ３２ビットのデータ全
８ビツト毎に、８ビツトの巡回ソフトレジスタ４１〜４
４のそれぞれに入力し、カウンタ群２を第８図ａのよう
に並べた構成の内、ラインカウンタ２４から出力される
ビット位置情報に従って、所定の量だけ右へ巡回シフト
させることにより行われる。このビット位置情緒とビッ
トをシフトするビットシフト量との関係を示すと第１１
図のようになる。一般に、１つのユニット内のビットの
構成を表した第６図において、任意の１ビツトの位置を
（ｅ＋ｆ）（ｅ＋’＝Ｏｔ’　ｗ２”’・・・７）とす
ると、このビラトラ含む同一行の３ビツト内でこの８ビ
ツトが巡回シフトされるビットシフト餘はｅとなる。

シフトされたデータ全書込むアドレスは、第４図の２で
発生されたアドレス、Ｒ１」ち、第８図ａのよう［構成
したカウンタ群２のブロック列カウンタ２３．ラインカ
ウンタ２４．ユニット行カウンタ２５．ブロック行カウ
ンタ２６の出力をもとにし、ブロックの位置を与えるア
ドレスはブロック列カウンタ２３．ブロック行カウンタ
２６の出力をそのまま、ユニットの位置を与えるアドレ
スＡ４．Ａ３とビットの位置ヲ与えるアドレスＡ２゜Ａ
１．　Ａｏはラインカウンタ２４のビット位置情報、ユ
ニット行カウンタ２５のユニット位置情報によりアドレ
ス発生＋４．！Ｊ路５でアドレスシフトさせてメモリ回
路６に与える。第１２図は、このアドレスをシフトさせ
るアドレス発生回路らの具体的な構成全示した図で、図
示のように、３２１周の独立ｔこリード／ライトが行な
えるメモリＭ１〜Ｍ３２に与えるアドレスの共通化全図
るために各メモリのアドレスハ。〜ＡＯ全接続するアド
レス分配回路６１、ピット位置情報によりユニット内の
アドレスをシフトさせるビットアドレスシフト回路６２
、ユニット位置情報によりブロック内のアドレスをシフ
トさせるユニットアドレスソフト回路６３で構成する。

ユニット内の行方向の８ビツトを２ビツト毎に分けた各
ビットゲルーズにアドレス（ｒ４える規則は次のように
なる。まず、ユニット内の第０行目に与える基本アドレ
スパターンＰ３ｏ全Ｔ＝（０，１，２・・・・、２３−
１）の８１固の要素の中から４個の要素を取出して並べ
（０，２，４゜６〕とし、第１行目に与える基本アドレ
スパターン”３１をＴの８個の要素の中からＲ３０”取
り去った残りの要素を並べ（１＊　３　ｓ６＋　７．：
ｌとして、第１３図に示すように番号付けしたビットグ
ループの中で、第０行目の各ビットグループ（０，０）
・・・・・・（０，３）、第１行目の各ビットグループ
０１．０）・・・・・・（１，３）のそれぞれにｌ１ｌ
ｉ’ｉにＲ３゜。

Ｒ３１の各要素をユニット内におけるアドレスとして与
える。この際第１２図において基準となるピット位置情
報（ＣＢＡ）は、ユニット内の行数を、第０行（ｏｏｏ
）から第７行（１１１）まで割数するラインカウンタ２
４の出力を使う。第２行目の谷ビットグループのアドレ
スは、偶数行であるから、Ｐ３ｏ−ＣＯｍ　２ｔ　４　
＊　６−１　ｋライン力ウンタタ２４から出力されるピ
ット位置情報（０１０）を基に［２／２）−１だけ右へ
巡回シフトさせたＲ３２−〔６，ｏ、２，４〕の各要素
を順に与える。

同様にして第７行目の各ピットゲルーズのアドレスは、
奇数行であるから、Ｒ３１＝〔１＊　３　ｔ　５　ｔｊ
〕’ｉ２４から出力されるピット位置情報（１１１）ヲ
基に［７／；？ｌ’＝３だけ右へ巡回シフトさせたＰ３
□＝　Ｃ３＊　６９７ｔ　’　〕の各要素を順に与える
。

このようにして１つのユニットの各ビットグループにそ
のユニット内のアドレスを与えた状態を示すと第１４図
のようになる。Ｍ１〜Ｍ３２の各メモリには１つのブロ
ックの１行３２ビツトのデータをそれぞれのメモリに対
応させて一度に書込む。

１つのユニット内の１行８ビツトのデータは前述のよう
に、２ビツト毎にグルーグ分けしアドレスを与えるため
、この１つのユニットの８ビツトにそれぞれ対応した８
個のメモリの内２個づつは同じユニット内ピットアドレ
スを与えることが出来る。従って、０°書込みの場合は
、１つのユニットについて２個づつ、合計１ブロツクで
８′Ｉ［１づつのメモリに与えるユニット内ビットアド
レスは共通とすることが出来る。以上から、ピット位置
情報（ＣＢＡ　）に対するユニット内ビットアドレスと
共通にアドレスを与えることが出来るメモリとの関係を
示すと第１６図のようになる。この第１５図に示す関係
に従ってアドレス分配回路５１．ビットアドレスソフト
回路６２を構成したのが島１６図、第１７図である。第
１６図は、Ｍ１〜ｊνｆ３２の内、共通にアドレスを与
えることが出来るメモリ毎にメモリに与えるアドレス線
を接続しである。

又、第１７図は、各ユニット内のピットゲルーズに与え
るシフトしたアドレスを得るための詳細図である。図中
ＣＮＴは読出しく或いは書込み）方向（００，１８００
）か又は〔９０°、２７０°〕かを選択する制御信号で
、論理°′１“″で〔Ｏｏ、１８００〕を、論理”　Ｏ
”　ｒ　Ｃ９０°、２７０’〕’ｉ選択する。

次ぎに、ブロック内の行方向の４ユニツトを２ユニツト
毎に分けた各ユニットグルーグにアドレス与える規則を
示す。まず、ブロック内の第０行目の各ユニットグルー
プに与える基本アドレスパター７Ｐ２゜ｉＴ’：［０、
１、２、２２−１〕の４個の要素の中から、２４固の要
素を収出して並べ〔ｏ、２〕とし、第１行目に与える基
本アドレスパターンＰ２１をＴ′の中がらＰ２゜を取セ
去った残り全並べて［１，３］として、第１８図に示す
ように番号付けしたユニットグループの中で、第０行目
の各ユニットグループ（ｏ、ｏ）、（０，１）、第１行
目の各ユニットグループ（１，ｏ）、（１゜１）のそれ
ぞれに順にＰ２゜、Ｐ２１の各要素をユニット内におけ
るアドレスとして与える。この際第１２図において基準
となるユニット位置情報（ＤＥ）は、ブロック内の列方
向のユニット数を第０行（ｏＯ）から第３行（１１）ま
で計数する２５がらの出力を使う。第２行目の各ユニッ
トグループのアドレスは、偶数行であるから、Ｐ２゜＝
〔０゜２］ｉ２ｓから出力されるユニット位置情報（１
ｏ）を基に〔２／２〕＝１だけ右へ巡回シフトさせたＰ
２２＝（２ｔＯ：］の各要素を順に与える。第３行目の
各ユニットグループのアドレスは、奇数行であるから、
Ｐ２１−〔１，３〕を２５から出力されるユニット位置
情報（１１）ｋ基に［３／２）−１だけ右へ巡回シフト
させたＰ２３−〔３・・・１〕の各要素を順に与える。

このようにして１つのブロックの各ユニットグループに
そのブロック内のアドレスを与えた状態を示すと第１９
図のようになる。Ｍ１〜Ｍ３２の各メモリには１つのブ
ロックの１行３２ビツトのデータをそれぞれのメモリに
対応させて一度に書込む。１つのブロック内の１行を４
つのユニット（で分けたデータは前述のように、２つの
ユニット毎にグループ分けしアドレスを与えるため、各
ユニットに対応した８個のメモリ全１つのグループとす
るメモリユニットの内、２個のメモリユニット同志は同
じブロック内のユニットアドレスを与えることが出来る
。従って、Ｏ０書込みの場合は、１つのブロックについ
て２個のメモリユニット、即ち１６個のメモリに与える
ブロック内のユニットアドレスは共通とすることが出来
る。以上から、ユニット位置情＠（ＥＤ）に対するブロ
ック内のユニットアドレスと共通にアドレスを与えるこ
とが出来るメモリとの関係を示すと第２０図のようにな
る。゛この第２０図に示す関係に従ってアドレス分配回
路６１．ユニットアドレスシフト回路５３を構成したの
が第１６図。

第２１図である。第１６図は、Ｍ１〜Ｍ３２の内共通に
ブロック内のユニットアドレスを与えることが出来るメ
モリ毎にアｊ゛レス全接続しである。

又、第２１図は、各ブロック内のユニットグループに与
える、シフトしたアドレスを得るための詳細図である。

図中ＣＮＴは第１７図のＣＮＴ同様読出しく或いは薔込
み）方向〔ｏｏ、１８ｏ０〕か又は、Ｃ９００，２７０
°〕かを選択する制御信号である。

以上のようにデータをビットシフト、ユニットシフトし
、更に、それぞれのビット、ユニットが昏込丑れるアド
レスをアフトして、メモリ回路６に記憶させる。

次に、メモリ回路６に記憶したデータ＋胱出す場合につ
いて説明する。Ｑ°回転での読出しでは、カウンタ群２
の構成も書込みの場合と同じ第１２図ａのような構成で
よく、アドレス発生回路６のビットアドレスシフト回路
６２．ユニットアドレスシフト回路６３で得るアドレス
シフトの一理も書込みの場合と同じように構成する。読
出し１こデータは、第４図の出力側ビットシフト回路７
．出力側ユニットシフト・パラレル／シリアル変換回路
８により入力の際のシフトと逆のノットｆ行って復元す
る。第２２図ａは、出力側ビットシフト回路７．出力側
ユニットシフト・パラレル／シリアル変換回路８の具体
的な構成を示したブロック図で、図中７１〜７４は８ビ
ツトの左方向達回シフトレジスタ、８１は出力側ユニッ
トシフト・パラレル／シリアル変換回路８を構成するセ
レクタを示す。出力側ビットシフト回路７の逆シフトの
動作は、メモリ回路６から読出された３２ビットのパラ
レルデータが８ビツト毎に分けられ、−斉に、第２２図
ａの４つの左方向巡回シフトレジスタ７１〜７４に入力
され、ラインカウンタ２４から出力されるビット位置情
報によって所定の解だけ左に巡回シフトすることにより
行なう。逆ビットシフトが施されたデータは、次に、出
力側ユニットシフト・パラレル／ノリアル変換回路８を
構成するセレクタ８１に入力される。この隊、左方向巡
回シフトレジスタ７１〜７４の最上位ビットと最下位ビ
ット全それぞれセレクタ８１の１１〜１８へ入力し、最
上位ビットからデータを取出すのか、又は最下位ビット
から取出すのかを制御するシフト方向制御信号と３２発
のクロックを左方向巡回シフトレジスタ７１〜７４に与
え、これにタイミングを合わせてセレクタ８１に与える
制御信号ＳＡ、ＳＢ、ＳＣを与えることによって逆ユニ
ットシフトヲ行い、同時にシリアルに変換して出力する
。第２２図すには、・出力１則ビットシフト回路７から
出力されたデータを、出力１則ビットシフト・パラレル
／シリアル変換回路８全通して逆ユニットシフトしシリ
アルに出力する動作の一例を示す。この例は、左方向巡
回シフトレジスタ７１〜７４のそれぞれに、第１０図の
第２行目、即ち（２ｔ　２　）、（２９３）、（２、０
＞　、（２ｆｌ）がこの順で、すでに逆ビットシフトが
終了した状態で入っている場合で、左方向シフトレジス
タ７１〜７４の谷上位からデータを取出す夕ｌｊＩ／こ
ついて示しである。′！、た、第２２図Ｃに、セレクタ
８１に与える制御信号５Ａ−８Ｂと回転度数、逆ユニッ
トシフトで選択するデータ１１〜１８との関係を示す。

第１０図上の第０．１．３行目の各ユニットにおいても
、同様に、３２発のクロックとシフト方向制御信号とを
左方向巡回ソフトレジスタ７１〜７４に与え、これにタ
イミングを合わせて、セレクタ８１に制御信号ＳＡ、Ｓ
Ｂ、ＳＣを、第０行目では、（ＳＣ，ＳＢ、ＳＡ）　−
（０００）−（ｏｏｌ　）−（ｏｌｏ）−（ｏｌｌ　）
、第１行目でば、（ＳＣ，ＳＢ、ＳＡ　）＝（ｏｏ　１
）→（０１０）−（ｏｌｌ）−（ｏｏｏ）、第３行目テ
は、（ＳＣ。

ＳＢ、ＳＡ’）＝（ｏｌｌ）−（００１））−（０１）
１）−（０１０）と与えればよい。このように、メモリ
回路６から読出してきたデータを逆シフトし俊元するこ
とにより、び回転での一℃出しが出来る・１０００回転
での読出しでは、０°回転での読出しと基本的には同じ
でよい。但し、カウンタ群２に与える計数開始値、計数
終了値、カラン）ＵＰ／ＤＯ”＃Ｎ制御等をｏＯ回転で
の読出しと逆に設定し、ビット位置情報（ＣＢＡ）を（
１１１）から（ｏｏｏ）、ユニット位置情報（ＥＤ）４
（１１）から（ｏｏ）ＶＣカウントＤＯＷＮさせ、第２
２図ａのセレクタ８１からの出力データの並びが、Ｏｏ
の場合と逆になるように、即ち、１６〜１８が（１５←
１６←１７←１８）、（１６←１７←１８←１６）、（
１ア←１８←１６←１６）、（１８−１６−１ｅ−１７
）の組合せの中から選択されるように８１に制御信号５
Ａ−８Ｃ’ｊｚ与え、又左向巡回ソフトレジスタ７１〜
７４のシフト方向制御信号を、下位からデータが取り出
せるように制御してやればよい。

次に、９００回転での読出しについて説明する。

９００回伝回転読出しては、カウンタ群２の構成は第１
２図ｂ４選択する。カウンタ群２の構成を第１２図すの
ようにすることによって、元のデータに対し、列方向か
ら読出したデータを得ることができる。この場合の読出
しでは、第６図Ｖこおけるユニット構成図で、列方向に
第０列目から順に第１列目、第２列目、第３列目と読出
し、同様Ｖこ第６図におけるビット構成図で、列方向Ｖ
こ第０　りｌＪ目から順に第１列目、第２列目、第３列
目・・・・・第７列目と読出す。この際、１つのブロッ
ク内の同一列内にあるデータは、行方向に予めシフトし
て３２個のメモリに記憶させであるので３２ビット一度
に読出すことができる。各メモリに与えるアドレスは、
次の様になる。成るブロックの第０列目の４ユニツトに
読出す場合、第１０図に示すように１つのユニットづつ
右方向にシフトされているので、丁度各メモリユニット
に各ユニットが割肖られており、且つ、第１９図に示す
ようＶＣ各ユニットにシフトしたアドレスを与えるので
、（０１０）ユニットのアドレスは（００）９　（１，
０）ユニットのアドレスは（ｏｌ）＊　（２＋Ｏ）ユニ
ットのアドレスは（ｏｏ）、（３，０）ユニットのアド
レスは（ｏｌ）となり（０，０）ユニットと（２９０）
ユニットｔ（１，ｏ）ユニットと（３，０）ユニットの
アドレスは同じになる。更に第０列目−第１列目−第２
列目−第３列目と読出す際に、各メモリユニットｌｖｉ
　Ｕ　１〜ＭＵ４のアドレスの動きは、ＭＵｌとＭＵ３
では（ｏｏ）−（ｏｌ）→（１０）→（１１）、ＭＵ２
とＭ　Ｕ　４では（ｏｌ）−（１ｏ）−（１１）−（ｏ
ｏ）となシ、結果として［Ｍ１〜Ｍａ］と〔Ｍ１７〜Ｍ
２４〕の各メモリユニットに与えるブロック内ユニット
アドレスは同じに、〔Ｍ９〜Ｍ１６〕と〔Ｍ２６〜Ｍ３
２〕の各メモリに与えるブロック内のユニットアドレス
は同じになる。第２０図には、ブロック内のユニットの
アドレスとして共通に与えることが出来るメモリとユニ
ット位置情報（ＥＤ）に対するブロック内のユニットア
ドレスを示しである。第２０図から分るように、各メモ
リユニット内では、ブロック内のユニットアドレスに関
する限９回転度数によらず共通にアドレスを与えること
か出来る。第１６図のアドレス分配回路は以上の条件を
満たすように各メモリに与えるアドレス線Ａ４　＊　Ａ
３　ｋ接続しである。又、第２０図の（９０°、２７ｏ
０）＜おける（ＥＤ）に対するアドレスを与える論理を
実現したのが第２１図で、ＣＮＴ＝ｏの場合が相当する
。又、各メモリに与えるビットアドレスについては次の
ようになる。成るユニット内の第０列目の８ビノトヲ読
出す場合、第１１図に示すように、１ビツトづつ右方向
にシフトされているので、丁度メモリユニット内の各メ
モリに各ビットが割当られており、且つ、第１４図に示
すように各ビットにアドレス全与えるので、（０，ｏ）
ビットのアドレスは（ＯＯＱ）ｔ（１９０）ビットのア
ドレスは（００１）、（２，０）ビットのアドレスは（
０００）、以下（７９０）ビットアドレスは（００１）
となり（ｏ　ｓ　ｏ）　＊　（２ｔ　ｏ　）　（４＋ｏ
）　ｔ　（ｅ　ｔ○）の各ビットのユニット内のビット
アドレスは同じになり、（１＋　ｏ　）＋　（３９０）
（５，０）、（７，０）の各ビットのユニット内のビッ
トアドレスは同じになる。更に第０列目−第１列目−第
２列目−・・・−第７列目と読出す際にｚ（Ｘ”＝１．
２，３．４）メモリユニット（＋ＩＬＵ　ｘ内の８個の
メ８すｂｌＢ　（ｘ−１）　＋　１〜Ｍ８（ｘ−１）　
＋ｓのアドレスの動きは％　Ｍ８（Ｘ−１）　＋１１Ｍ
８（ｘ−１）−）Ｃ１’Ｍ８（ｘ−１）＋５９Ｍ８（ｘ
＋１）＋７では（ｏｏｏ　）″（１１ｑ　）−（１ｑｏ
）−（１ｏ１）−（（＊ｏｏ）−（０１１）−Ｐ（ｏｌ
ｏ）→（ｏｏｌ）となり、Ｍ８（ｘ−１）＋２９Ｍ８（
ｘ−１）＋４１Ｍ８（Ｘ−１）＋６’Ｍ８（ｘ−１）＋
８では（ｏｏｏ）→（１１１）→（１１０）→（１０１
）→（１００）−４（ｏｌｌ）−４（０１０）−（００
１１）　となシ、結果としてＭα（α＝１，３，５・・
・・・・３１）の各メモリ、Ｍβ（β＝２．４．６・・
・・・・３２）の各メモリに与えるビットアドレスＡ２
　＊　Ａｌｅ　Ａｏは同じになる。第１６図には、ユニ
ット内のビットのアドレスとして共通に力えることが出
来るメモリとビット位置情報（ＣＢＡ）に対するアドレ
スを示しである。

第１５図から分るように、［Ｍｙ＋８□；ｚ＝ｏ　、１
゜２．３〕（ｙ−１，２・・・・・・８）の４つづつの
メモリは、ビットアドレスに関する限り回転度数によら
ず共通にアドレスを与えることが出来る。第１６図のア
ドレス分配回路は以上の条件を満たすように各メモリに
与えるアドレス線Ａ２．Ａ１．Ａｏｉ接続しである。又
、第１５図の（９０°、　２７Ｌ）０）に関するアドレ
スを与える論理を実現したのが第１７図で、ＣＮＴ＝ｏ
の場合が相当する。このようｅこ読出してきたデータは
、１８ｏ０での読出しで行ったデータの逆シフトと同じ
処理を行なうことにより、入力データ’１９００回転さ
せたデータ１＝出すことが出来る。

２７００回転での読出しでは、９０°回転での篩しと基
本的には同じでよい。但し、カウンタ群２に与える計数
開始値、計数終了値、カラン）　ＵＰ／ＤＯＷＮ制御等
全９０制御等全９胱６ し、ビット位置情報（ＣＢＡ）を（１１１）から（ｏｏ
ｏ　）、ユニット位ｆｆ１ｆｉ’？報（　Ｅ　Ｄ　）か
（１１）から（００）にカウントＤＯＷＮさせ、第２２
図ａのセレクタ８１からの出力データの並びが、９０。

の場合と逆になるようにセレクタ８１に与えるｉｌｉ！
制御信号５Ａ−３Ｃｉ、又左方向巡回シフトレフスタフ
１〜７４のシフト方向制御信号を、上位からデータが取
シ出せるように制御してやればよく、このデータの逆シ
フトは０°でのデータの逆シフトと全く同じでよい。こ
のように読出すことにより、入力データ１２７００回転
させたデータを得ることが出来る。

本実施例では、書込みの方向を元のデータの行方向とし
、これを基準Ｏ０としたが、書込み時に、元のデータの
列方向から書込むことも可能である。

′！、た、Ｎｉ３２ビツトとしたが、処理速度のビット
レー［ｒより高めるために、Ｎを大きくすることも可能
である。−例として、Ｎｉ６４ビツトとＬ７ｊ場合、１
つのユニットを８×８ビツト、１つのブロックを８×８
個のユニットで溝成し、アドレス発生回路６のユニット
アドレスシフト回路の論理の与え方をビットアドレスシ
フト回路のそれと同じ構成にしてやればよい。同様にし
て、一般に２の指数乗である任意のＮｘＮビット全１つ
のブロックとするデータに対して、データとアドレスを
それぞれシフトさせてＮ個の独立にリード／ライトが行
なえるメモリに記憶させることにより、高速動作が要求
される素子数を抑え、且つ複雑・大規模なアドレス制御
回路全構成せずに、容易にデータの回転・読出し等にお
ける処理速度のビットレートを高めることが出来る。

発明の効果 本発明により、次のような効果を得ることが出来る。

０）一度に扱うデータのビット数Ｎが増大しても、ブロ
ック内のデータ巡回シフトを、ユニット巡回シフトとビ
ット巡回シフトとに分けることによって、高速動作が要
求される素子数を減らすことができ、容易にデータの回
転・耽出し等における処理速度のビットレートを高める
ことが出来る。

に）〕　アドレス全シフトさせることにより、アドレス
の動きを共通とするメモリ金多り（１４成することがで
きるため、回転したデータを読出す場合でも、複雑なア
ドレス制御回路全構成せずに実現することが出来る。

（３）　（２）の結果、高機能大容量のデータ記憶装置
をコンパクトに構成することが出来る。

【図面の簡単な説明】

第１図は全データを分割する３２Ｘ３２ビツトのブロッ
ク内の各ビットに番号を付けた状態を示す配置図、第２
図は全データを分割する３　２Ｘ３２ビツトのブロック
内の各ビラトラそれぞれ行方向にシフトさせた状態全示
す配置図、第３図は第２図のシフトした１ブロック全３
２個の独立に動作し得るメモ１７Ｍ１〜Ｍ３２ＶＣ対応
させて記憶させた状態を示す配置図、第４図は本発明の
一実施例におけるデータ記憶装置を示したブロック図、
第６図は１つのユニット内の３２Ｘ３２ビツトにそれぞ
れ番号を付した状態を示す配置図、第６図は１つのブロ
ック内の４×４個のユニットにそれぞれ番号を付した状
態を示す配置図、第７図はカウンタ群２の具体的な構成
を示すブロック図、第８図ａ、ｂは０°、１８０°回転
および９００．２７００回転でのそれぞれのカウンタ群
の構成を示すブロック図、第９図ａは入力側ユニットシ
フト回路及び入力端ビットシフト回路の具体的な（／４
成全示し７ｃブロック図、同図すは入力側ユニットシフ
トのＬＯＡＤ信号、入力データ、ラッチされるデータ青
の関係を示す信号図、第１０図（ｄユニット位置情報と
ユニット全シフトするユニットソフト量の１−■係を示
すシフト関係図、第１１図はビット位置情報とビットを
シフトするビットソフト量との関係を示すシフト関係図
、第１２図はアドレス発生回路の具体的なブロック図、
第１３図ｆ／Ｊ　１ユニツト内の行方向の８ビツト全２
ビツトｆｙに分けたビットグループにそれぞれ番号を付
した状、態を示す配置図、第１４図は１ユニツト内の各
ビットグループにシフトしたアドレスを与えた状態を示
す配置図、第１５図は各回転度数において、ビットアド
レス全共通とすることが出来るメモリとビットアドレス
の関係を示す関係図、第１６図はアドレス分配回路の具
体的なブロック図、第１７図１はビットアドレスを与え
る詳細回路図、第１８図は１ブロツク内の行方向の４ユ
ニツト毎に分け／こユニットグループにそれぞれ番号を
付した状態を示す配置図、第１９図は１ブロツク内の各
ユニットグループにシフトしたアドレスを与えた状態を
示す配同図、第２０図は各回転度数において、ユニット
アドレス全共通とすることが出来るメモリとユニットア
ドレスの関係を示す関係図、第２１図はユニットアドレ
スを与える詳細回路図、第２２図ａは出力側ビットシフ
ト回路と出力側ユニットシフ。 ト・パラレル／シリアル変換回路の具体的な構成を示す
ブロック図、同図すは出力側ユニットシフト・パラレル
／シリアル変換回路の動作の一例を示す動作説明図、同
図Ｃは回転度数と出力側ユニットシフト・パラレル／シ
リアル変換回路に与える制御信号との関係を示す関係図
である。 １・・・・・シリアル／パラレル変換回路、２・・・・
・・カウンタ群、３・・・・・・入力側ユニットソフト
回路、４・・・・・・入力側ビットシフト回路、５・・
・・・アドレス置換回路、６・・・・・・メモリ回路、
７・・・・・・出力側ビットシフト回路、８・・・・・
・出力側ユニットシフト・パラレル／シリアル変換回路
、９・・・・・・コントローラ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第６図 ア２ビ・ノト ン 第９図 す 第１θ図 第１１図 第１２図 １刀７央４茗テ 第１３図 第１８図 第１９図 Ｎ（Ｊ４　ＮＵ２　ＭＵＳ　間Ｕ４ 第２０図 第２１図 Ｅ　Ｄ　ＣＮＴ 第２２図 す 第２２図

Claims (1)

1. 【特許請求の範囲】 それぞれ独立にリード／ライトが行なえるＮ個のメモリ
   を並列に並べ、データを行（或いは列）方向にそれぞれ
   Ｎビット毎に分割し、ｉＮ’　Ｘ　ｉＱビットのデータ
   をブロックとして扱いＮビット毎に記憶する記憶装置で
   あって、１つのＮＸ八へットヲ単位とした前記ブロック
   ｉｎビット毎に区切り、ｎＸｎビットを１つのユニット
   としてｍ　Ｘ　ｍ個のユニットで溶成するようにし、前
   記各ユニットの中で、その中の各ビラトラ、前記ユニッ
   ト内でビットが占める位１電に対応させて前記性（或い
   は列）方向に所定のシフト＝だけピッ′ト単位で巡回シ
   フトさせる手段と、前−己もブロックの中で、その中の
   前記各ユニットがブロック内に占める位置に対応させて
   前記性（或いは列）方向に所定のンント撒だけユニット
   単位で巡回シフトさせる手段と、ｎ個の独立にリード／
   ライトが行なえる前記メモリを、ｎＸｎビットの前記ユ
   ニット内で、前記性（或いは列）方向のｎビットに割当
   て、又、１つのメモリユニットを独立にリード／ライト
   が行なえるｎ個の前記メモリで構成しＬｍ個のメモリュ
   ニッＦ’ｌ：、ｍＸｍユニットのブロック内で、前記性
   （或いは列）方向のｍユニットに割蟲て、ｎｘｍ個の前
   記メモリを同時にアクセスするようにし、Ｔ−４：ｏ、
   １．２・・・・・・２ｒ　１　）の中から任意の　−１ ２個の要素を取出して並べたものをＰｒｏ１前記Ｔの中
   から前記Ｐｒ０の要素を取り去った残りｒ　−’１ の２　個の要素を並べたものをＰｒ１とし、ｑが偶数の
   場合には前記Ｐｒｏの、桁数の場合には前記Ｐ　の２ｒ
   −１個の要素をＳ　＝　Ｃｇ　／　２　〕のシ１ フト盆だけ巡回シフトしたものをＰｒｇとした時、１つ
   の＠記ユニット内で、前記性（或いは列）方向のｎビッ
   トを２ビツト毎に分けた総数２”　（１６１のビットグ
   ループを作り、第。行（或いは列）目にはＰｋｏを、第
   １行（或いは列）目にはＰｋｌを与え）前記Ｐｋ、　、
   ＰＩＣ１輔１素全それぞれ第０行（或いは列）、第１行
   （或いは列）の各ピットグループに前記ユニット内のア
   ドレスとして割当、以下第り行（或いは列）目の各ビッ
   トグループにはＰｋｈの各要素を第り行（或いは列）に
   おける前記ユニット内のアドレスとして与える手段と、
   １つの前記ブロック内で、前記性（或いは列）方向のｍ
   ユニット全２ユニット毎に分けた総数２２−１個のユニ
   ットグループを作り、第０行（或いは列）目にはｐｐＯ
   ｌ、第ａ行（或いは列）目にはＰ１２１を与え、ＰＲｏ
   、ＰＭ！１の各要素をそれぞれ第０行（或いは列）、第
   １行（或いは列）の各ユニットグループに前記ブロック
   内のアドレスとして割当、以下第１行（或いは列）目の
   各ユニットグループにはＰｊ２ｉの各要素を第１行（或
   いは列）における前記ブロック内のアドレスとして与え
   る手段とを具備し、データの書込み時にデータ、アドレ
   スをユニット単位、且つビット単位でシフトさせて前記
   記憶装置に記憶させることによシ、一方向からのＮビッ
   ト毎の胱出しで、入カデータ’１ｚ９００単位に回転さ
   せたデータを読出し得ることを特徴と鮪 したデータｉ憶装置。 但し、 Ｎ　＝　’ｎ　Ｘ　ｍ ｎ＝２に、に＝１．２．３−・・・− ｍ＝２’　、　ｎ　＝１　、２　、３・・・・・・ｎ＝
   ｏ　、　１　、２−・・・・・ｎ−１ｉ＝ｏ、１．２・
   ・・・・・ｍ　−１ ｇ＝ｏ、１．２・・・・・・２ｒ−１ ＣＧｌはＣｉ′ｆｆ：越えない最大の整数を表すガウス
   記号域千ト４手