JPS6057446A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、サンプリングにより縮小したデータ・回転し
たデータ等の読出しが高速に行なえるデータ記憶装置に
関するもので、画像処理装置、文書作成装置、文書ファ
イル装置等のバッファメモリとして利用できる。

従来例の構成とその問題点 独立に動作し得るＮ個のメモリを用い、入力データの処
理単位をＮビットとして、このデータを大縮小率を１／
Ｓとして、データを行・列方向にそれぞれＳｘＮビット
毎に分割した（ＳｘＮ）ｘ（ＳｘＮ）ビットをサブブロ
ックとし、更に、１つのサブブロック内のデータを行・
列方向にそれぞれＮビット毎に分割したＮｘＮビットを
ブロックとした時、任意のサブブロック内の注目ビット
ａに対して書込み、サンプリングによる縮小しての読出
し、９００毎の回転をしての読出し等を通しａと同時に
処理をしなければならないブロック・サブブロック内の
行・列方向のビットは総てａとは異なるメモリに割シ振
シ記憶するというデータ記憶方法が考案されている。

注目ピッ）ａと同時に処理をしなければならないブロッ
ク・サブブロック内の行・列方向のビットは総て異なる
メモリに割り振シ記憶する方法として、Ｎ＝３２．サン
プリングによる最大縮小率を％、即ち、Ｓ＝２の場合を
考える。

この例において、ブロックはデータを行・列方向にそれ
ぞれ３２×２ビツト毎に分割した（３２Ｘ２　）Ｘ　（
３２Ｘ２　）ビット、サブブロックはブロック内のデー
タを行・列方向にそれぞれ３２ビツト毎に分割した３２
Ｘ３２ビツトの大きさとなはブロックを構成するサブブ
ロックに番号を付けた状態を示す。任意の（ｃ、ｄ）（
ｃ、ｄ＝＝ｏ。

１）サブブロック内の１ビツト（ａ、ｂ）（ａ。

ｂ＝ｏ、１，２．・・・・・・、３１）が、書込み、サ
ンプリングによる縮小をした読出し、９０悔の回転をし
た読出し等を通して、同時に処理をしなければならない
ピントが記憶されるメモリとは異なるメモリに記憶させ
るためには、（ｃ、ｄ）サブブロック内の（ａ、ｂ）ビ
ットを、第３図に示すように、それが属す行方向の３２
ビツト内で（ａ＋ｃ十ｄ　）だけ巡回シフトさせ、シフ
トした後のその行の３２ビツトをそれぞれ左から順に第
４図に示すように、３２個の独立に動作し得るメモリＭ
１〜Ｍ３２に対応させで記憶させればよい。

が、この方法によると、 ■　処理の高速性を高めるために、Ｎを大きくするとそ
れだけ大規模な、高速に動作し得る巡回シフトレジスタ
を構成しなければならず、そのため、高速動作を要求さ
れる素子数が増大し、発熱等の問題で実用上困難になる
。

■　サンプリングによる縮小をしたデータ、回転したデ
ータ等を読出す場合、各メモリでアドレスの動きがばら
ばらになり、それを補正するだめのアドレス変換装置を
各メモリに灯して持たなければならず、Ｎが大きくなる
と実用上困難になる。

という問題を持っていた。

発明の目的 本発明の目的は、一方向からの書込み／読出しで元のデ
ータに対し行方向からも列方向からも書込み又は読出し
を行なう場合に、制御回路の増大を抑制し、更に、記憶
されたデータに対して、サンプリングによる縮小、９０
°単位の回転等を行なったデータの読出しが高速に実行
し得る記憶装置を提供することにある。

発明の構成 上記の目的を達成するために、本発明では、データの書
込み／読出しの処理単位をＮビットとする独立にリード
／ライトが行なえるＮ個のメモリで構成されたメモリ回
路において、サンプリングによる最大縮小率を１／Ｓと
した時に、データを行・列方向に分割する単位をＮｘＳ
ビットとした（ＮｘＳ）ｘ（ＮｘＳ）ビットをブロック
、ブロック内のデータを行・列方向に分割する単位をＮ
ビットとしたＮＸＮビットをザブブロック、更に、サブ
ブロック内のデータを行・列方向にそれぞれｎビット毎
に分割しｆ（、ｎ　Ｘ　ｎビットをユニットとして、各
サブブロック内における任意の１ビツト（ａ＊ｂ）が、
書込み、縮小しての読出し、９ｏ０毎に回転をした読出
し等を通して、（ａ、ｂ）と同時に処理をしなければな
らないピントが記憶されるメモリとは異なるメモリに記
憶するためのデータの巡回シフトを、そのビットが属す
るユニット内での位置とサブブロックが属すブロック内
での位置に依存ｆるシフト量だけそのビットをユニット
内の行（又は列）方向のｎビット内でビット単位に巡回
シフトさせるビットシフトと、そのビットの属すユニッ
トがサブブロック内で占める位置に依存するシフト量だ
け、そのユニットをサブブロック内の行（又は列）方向
のｍ個のユニット内で巡回シフトさせるユニットソフト
とに分け、又、元のデータに対して回転したデータを得
る際に、与えるアドレスの動きが共通となるメモリを増
やすため、ユニット内で行（又は列）方向の各ビットに
与えるアドレスを行（又は列）毎に所定の量だけシフト
し、サブブロック内で行（又は列）方向の各ユニットに
与えるアドレスを行（又は列）毎に所定の量だけシフト
して記憶させ、読出しの際には、読出したＮピントのデ
ータを逆ビットシフ）回Ｍ、逆ユニットシフト回路、シ
ャツフル回路等によって復元することにより、データの
だめの巡回シフトレジスタの構成とアドレス変換装置を
＠減し、さらに高速にサンプリングによる縮小をしたデ
ータ・回転したデータ等の読出しが出来るようにしてい
る。

実施例の説明 以下に本発明の一実施例を説明する。本実施例では、従
来レリと同様に、Ｎ＝３２　、Ｓ＝２として、ユニット
を８×８ピツト（ｎ＝２）、サブブロックを３２Ｘ３２
ピント−４×４ユニツト（ｖＱ＝２）。

ブロックを２×２個のサブブロックとして扱う。

第５図は、一実施例の構成を示したブロック図である。

１は各種の制御信号を与えるコントローラ、２はデータ
に同期し、ユニット、ザブブロック、ブロック等の個数
を計数するカウンタ等で構成されたカウンタ群、３．は
カウンタ群２で＃１゛数されたユニットの個数によるユ
ニット位置情報に従って、サブブロック内の行方向の４
ユニツトを巡回シフトさせる入力側ユニットシフト回路
、４はカウンタ群２で開数されたビット数によるビット
位置情報、ザブブロックの数によるザブブロック位置情
報に従って、ユニット内の行方向の８ビソトを巡回シフ
トさせる入力側ビットシフト回路、５はカウンタ群２で
δ１数された値によりアドレスを発生させるアドレス発
生回路、６は３２個の独立に動作し得るメモリで構成さ
れたメモリ回路、７はユニット位置情報に従ってサブブ
ロック内の行方向の４ユニツトを巡回シフトさせる出力
側ユニットシフト量路、〜ヤット位置情報、サブブロッ
ク位置情報に従ってユニット内の行方向の８ビツトを巡
回シフトさせる出力側ビットシフト回路、９はサブブロ
ック内の３２ビツトのデータの位置をサンプリング情報
に従って入れ替える逆シャツフル回路を示す。第８図は
、カウンタ群２の具体的な構成を示したブロック図で、
図中２１は１つのユニット内の行方向のビットを計数す
るビットカウンタ、２２は１つのサブブロック内の行方
向のユニットの個数を計数するユニット列カウンタ、２
３はデータの行方向のサブブロックの個数を言十数する
サブブロック列カウンタ、２４はデータの行方向のブロ
ックの個数を計数するブロック列カウンタ、２６は１つ
のユニット内の列方向のビット数を計数するラインカウ
ンタ、２６は１つのサブブロック内の列方向のユニット
の個数を言十数するユニット行カウンタ、２７はデータ
の夕１１方向のサブブロックの個数を計数１−るサフ゛
ブロツクイテカウンタ、２８はデータの夕ｉ方１句のブ
ロックの個数を計数する′プロ２ク行カウンタ、２９は
これらのカウンタに、計数開始値、終了ｆ直の設定、カ
ウンタ゛ＵＰ／ＤＯＷＮ制御、カウンタ構成のｆｌｔｌ
ＪＸ］等の市１］御信号を与えるカウンタ毒制御回路で
ある。

最初に、元のデータを行方向７５＝ら（基準としてこれ
を００とする）書込む場合について説明する。

この元のデータは、従来例で示した第１図のように１つ
のサブブロックを３２Ｘ３２ビツトで、第２図のように
１つのプロ、ツクを２×２個のすブフ゛ロックで構成し
ているものを、更に第６図のように８Ｘ８ビツトを１つ
のユニットとして、第７図に示すように、１サブブロッ
ク＝４×４ユニットで構成するように分ける。この場合
では、カラ／り群２は第８図に示した各カウンタを第９
図とに示すように構成する。

書込み時のデータソフトは、第６図の入力側ユニットシ
フト回路３と、入力側ビットシフト回路４で行なう。入
力側ユニットシフトは次のように行う。第１０図ａは、
入力側ユニットシフト回路３、入力側ビットシフト回路
４の具体的な構成を示したブロック図である。図中３１
〜３４は、８ビツトのラッチで、入力データ８ビツトを
それおれ共通に入力し、ＬＯＡＤ１〜４を４相のクロッ
クとし、この位相を変化させることによって、ランチ３
１〜３４にユニット単位で右方向巡回シフＦさせたデー
タを得る。第１０図すは、入力側ユニットシフトのＬＯ
ＡＤ信号、入力データ、ラッチでれるデータ等の関係を
示したタイミング図であ２−例として第１０図すにおけ
るＣの状態につい１説明すると、入力データは８ピット
ノζラレルにＤＡＴＡ１→ＤＡＴＡ２→ＤＡＴＡ３→Ｄ
ＡＴＡ４の順二ラッチ３１〜３４の全てに入力され、ラ
ンチ３１〜３４ＫＬＯＡＤ１〜ＬＯＡＤ４　を図Ｏ，ｌ
：うＫＬＯＡＩ→ＬＯＡＤ４−ＬＯＡＤｌ−ＬＯＡＤ２
　の順Ｔ：与えるｅとによって、ラッチ３１〜３４には
、それぞれＤＡＴＡ３　、　ＤＡＴＡ４　、　ＤＡＴＡ
Ｉ　、　ＤＡＴＡ２がこの順で取込まれる。このＬＯＡ
Ｄ１〜ＬＯＡＤ４の位相の組合せは、カウンタ群２を第
９図ａのように並べた構成の内、ユニット行カウンタ２
６から出力されるユニット位置情報によって決める。こ
のユニット位置情報とユニットをシフトするユニットシ
フト量の関係を示すと第１１図のようになり、一般に１
つのサブブロック内のユニットの構成を表した第７図に
おいて、任意のユニットの位置を（ａ、ｆ）（ｅ、ｆ＝
ｏ、１，２．３）とすると、同一行の４つのユニット内
でｅだけ右方向巡回シフトさせることになる。このよう
にユニットシフ１０トされた３２ビツトのデータを次ぎ
に入力側ビットシフト　−　 °　゛　回路４に入力し、入力側ビットシフトを行なう
。この動作は、第１０図ａにおいて、入力側ユニットシ
フト回路３から出力される３２）３　ビットのデータを
８ビツト毎に、８ビツトの巡回シフトレジスタ４１〜４
４のそれぞれに入力し、ラインカウンタ２６から出力さ
れるビット位置情報とザブブロック位置情報２３１　、
２７１に従っで、所定の量だけ右へ巡回ソフトさせるこ
とにより行う。このビット位置情報、ザブブロック位置
情報２３１　、２７１とビットをシフトするビットシフ
ト量との関係を示すと第１２図のようになる。一般に、
サブブロック（ｃ　＋ｄ）（ｃ　、ｄ＝ｏ、１＞内の（
ｅ、ｆ）（ｅ、ｆ−○ｐ　’　＋　２＋　３）　ユ＝　
ノｌ’における（　ａ、ｂ）（ａ、ｂ＝ｏ、１．２．−
＝−７）ビットの構成を表した第６図において、この（
ａ、ｂ）ビットを含む同一行の８ビツト内でこの８ビツ
トが巡回シフトされるビットシフト鼠ば（ｉ＋ｃ＋ｄ　
）となる。

シフトされたデータを書込むアドレスは、第６図のカウ
ンタ群２で発生されたアドレス、ｆｆ１ｌち、第９図ｄ
のように構成したカウンタ群２のサブブロック列カウン
タ２３．ブロック列カウンタ２４．”ラインカウンタ２
５．ユニット行カウンタ２６゜サブブロック行カウンタ
２７．ブロック行カウンタ２８等の出力をもとにし、ア
ドレス発生回路６でアドレスシフトさせてメモリ回路６
に与える。

第１３図は、このアドレスをシフトさせるアドレス発生
回路５の具体的な構成を示した図で、３２個の独立にリ
ード／ライトが行なえるメモリＭ１〜Ｍ３２に与えるア
ドレスの共通化を図るために、データのり一ブブロック
内におけるアドレスを与えるＡ４〜ＡＯを接続するアド
レス分配回路５１、ピント位置情報によりユニット内の
アドレスをシフトさせるビノトアドレスンフト回Ｍｓ２
、ユニット位置清報によりザブブロック内のアドレスを
シフトさせるユニットアドレス／ノド回路５３、ザブブ
ロック、プ「１ツクのアドレスをんえるＡＯ〜Ａ５を接
続するサンプリングアドレス分配回路５４、サブブロッ
ク列カウンタ２３．ブロック列カウンタ２４．サブブロ
ック行カウンタ２７．ブロック行カウンタ２８等の出力
とサンプリング情報によりサンプリングアドレス分配回
路５４に与えるアドレスを発生させるサンプリングアド
レス回路５５で構成する。ユニット内の行方向の８ビツ
トを２ビツト毎に分けた各ビットグループにアドレスを
与える規則は次のようＫなる。まず、ユニット内の第０
行目に与オ、る基本アドレスパターンＰ３０をＴ＝［ｏ
、１，２．・−・−・・、２５−／］（７）８個の要素
の中から４個の要素を取出して並び〔０，２，４゜６〕
とし、第１行目に与える基本アドレスパターンＰ３１を
Ｔの８個の要素の中からＰ３１］を取り去った残りの要
素を並べＣ１＋　３＋　５＋　７：］として、第１４図
に示すように番号付けしたビットグループの中で、第０
行目の各ビットグループ（０，０）・・・・・・（０，
３）、第１行目の各ビットグループ（１゜０）・・・・
・・（１，３）のそれぞれに順にＰｓｏ　、　Ｐ３１の
各要素をユニット内におけるアドレスとして与える。こ
の際第１３図において基準となるピット位置情報（ＣＢ
Ａ）は、ユニット内の行数を、第０行（ｏｏｏ）から第
７行（１１１）まで計数するラインカウンタ２５の出力
を使う。第２行目は偶数行であるから、この行の各ビッ
トグループのアドレスには、Ｐ５ｏ＝（ｏ　、　２、．
４　、　ｅ　）をラインカウンタ２５から出力されるピ
ット位置情報（０１０）を基に（２／２）＝１だけ右へ
巡回シフトさせたＰ３２　＝　（６、０、２、４）の各
要素を順に与え、以下同様にして第７行目は奇数行であ
るから、この行の各ビットグループのアドレスには、Ｐ
ｈｉ　＝（１，３，５，７）をピット位置情報（１１１
）を基に［７／２）＝３だけ右へ巡回シフトさせたＰ３
７＝（３，５，７，１）の各要素を順に与える。

このようにして１つのユニットの各ビットグループにそ
のユニット内アドレスを与えた状態を示すと第１６図の
ようになる。１つのユニット内の１行８ビツトのデータ
は前述のように、２ビツト毎にグループ分けしアドレス
を与えるため、この１つのユニットの８ビツトにそれぞ
れ対応した８個のメモリの内２個づつは同じユニット内
ビットアドレスを与えることが出来る。従って、ｏｏ−
込みの場合は、１つのユニットについて２個づつ、合計
１サブブロツクで８個づつのメモリに共通にユニット内
ビットアドレスを与えることが出来る。

以上から、ピット位置情報（ＣＢＡ）に対するユニット
内ビットアドレスと共通にアドレスを与えることが出来
るメモリとの関係を示すと第１６図のようになる。第１
６図は、縮小率、共通ユニソ１゜内ビットアドレスを与
えることが出来るメモリ。

ユニット内ビットアドレスの関係を示し、ている。

この第１６図に示す関係に従ってアドレス分配回路５１
を構成したのが第１７図である。第１７図は、Ｍ１〜Ｍ
３２の内、共通にアドレスを与えることが出来るメモリ
毎に、メモリに与えるアドレス線を接続しである。次ぎ
に、サブブロック内の行方向の４ユニツトを２ユニツト
毎に分けた各ユニットグループにアドレス与える規則を
示す。まずサブブロック内の第０行目の各ユニットグル
ープに与える基本アドレスパターンＰ２０　ヲＴ’−（
ｏ。

１　、２　、２２−／）の４個の要素の中から、２個の
要素を取出して並べ（０，２）とし、第１行目に与える
基本アドレスパターンＰ２１をＴ′の中がらＰ２Ｏを取
シ去った残シを並べて〔１，３〕として、第１８−； 図左示すように番号付けしたユニットグループの中で、
第０行目の各ユニットグループ（０１０）。

（０，１）、第１行目の各ユニットグループ（１，ｏ）
、（１，１）のそれぞれにノ願にＰ２［１、Ｐ２１の各
要素をサブブロック内ユニットアドレスとして与える。

この際第１３図において基準となるユニット位置情報（
ＥＤ　）は、サブブロック内の列方向のユニット数を第
０行（ｏＯ）から第３行（１１）まで計数するユニット
行カウンタ２６からの出力を使う。第２行目は偶数行で
あるから、この行の各ユニットグループ°のアドレスは
、Ｐ２（１＝　〔ｏ　、　２　〕をユニット行カウンタ
２６から出力されるユニット位置情報（１０）を基に〔
２／２〕＝１だけ右へ巡回シフトさせたＰ２２　＝　（
２、Ｏ）の各要素を順に与える。第３行目は奇数行であ
るから、この行の各ユニットクルーフッアトＬ’ｌ、Ｐ
２ｆ　＝　Ｃ１１３Ｅを２５から出力されるユニット位
置情報（１１）を基に〔３／２〕；１だけ右へ巡回シフ
トさせたＰ２５＝［３，１］の各要素を順に与える。こ
のようにして１つのサブブロックの各ユニットグループ
にそのサブブロック内ユニットアドレスを与えた状態を
示すと第１９図のようになる。１つのサブブロック内の
１行を４つのユニットに分けたデータは前述のように、
２つのユニット毎にグループ分けしアドレスを与えるた
め、各ユニットに対応した８個のメモリを１つのグルー
プとした４つのメモリユニットＭＵ１．ＭＵ２．ＭＵａ
、ＭＵ４の内、（ＭＵｌ、　ＭＵ２　）　、　（ＭＵ３
　、　ＭＵ４）の各グループには同じサブブロック内ユ
ニットアドレスを与えることが出来る。従って、０°書
込みの場合は、１つのサブブロックについて２ｇＭのメ
モリユニット、即ち１６個のメモリに与えるサブブロッ
ク内ユニットアドレスを共通にすることが出来る。以上
から、ユニット位置情報（ＥＤ）に対するサブブロック
内ユニットアドレスと共通にアドレスを与えることが出
来るメモリとの関係を示すと第２０図のようになる。こ
の第２０図に示す関係に従ってアドレス分配回路５１を
構成したのが第１７図である。第１７図は、Ｍ１〜Ｍ３
２の内共通にサブブロック内のユニットアドレスを与え
ることが出来るメモリ毎にアドレスを接続しである。ユ
ニットアドレスシフトは、回転度数には依存するが縮小
率には依存しない。

以上のようにデータをビットシフト、ユニットシフトし
、更に、それぞれのビット、ユニットが書込まれるアド
レスをシフトして、メモリ回路６に記憶させる。

次ぎに、メモリ回路６に記憶したデータを読出す場合に
ついて説明する。

１）０°回転、縮小率１名 カウンタ群２の構成は書込みの場合と同じ第９図ａのよ
うに構成し、又、アドレス発生回路５のビットアドレス
シフト回路５２．ユニットアドレスシフト回路６３で得
るアドレスシフトの論理も書込みの場合と同じように構
成する。

読出したデータは、第４図の出力側ユニットシフト回路
７．出力側ビットシフト回路８により入力の際のシフト
と逆のシフトを行って復元する。縮小率がＶの場合には
、回転度数によらず、逆シャツフル回路９での処理は不
要となる。第２１図は、出力側ユニットシフト回路７．
出力側ビットシフト回路８の具体的な構成を示したブロ
ック図で、図中７１〜７８は８ビツトのラッチ、８１〜
８４は８ビツト左方向巡回シフトレジスタ、８６はセレ
クタ、８６〜８９はシリアルイン・パラレルアウトシフ
トレジスタを示す。出力側ユニットシフト回路７の逆シ
フトの動作は、メモリ回路６から読出した３２ビツトの
パラレルデータを８ピツト毎に分けてラッチ７１〜７４
に入力し、出力制御信号ＯＣ１、ＯＣ２゜○Ｃｓ、ＯＣ
４にこの順で１クロツクづつ与えて７１〜７４から順番
にデータを８ビツト毎に出力し、これをラッチ７５〜７
８に共通に入力して、ラッチ了５〜７８のＬＯＡＤ信号
、ＬＯＡＤ５〜ＬＯＡＤｓを第１０図に示した入力側ユ
ニットシフト回路３で与えたＬＯＡＤｌ、ＬＯＡＤ２　
、ＬＯＡＤ３ＬＯＡＤ４と同じ要領で制御しデータをラ
ッチ７５〜７８に取込むことにより行なう。逆ユニット
シフトされた３２ビツトのデータは、次ぎに出力側ビッ
トシフト回路８の巡回シフトレジスタ８１〜８４に入力
し、ビット位置情報、サブブロック位置情報に従って所
定の量だけビット単位に左方向に巡回シフトさせ、セレ
クタ８５が順方向データＳａＯ、Ｓａｌ、　Ｓａ２．　
Ｓａ；を選択するように制御し、シリアルイン・パラレ
ルアウトシフトレジスタ８６〜８９へ７リアルに入力し
８ビツトづつパラレルに計３２ビットー斉に出力するこ
とにより最終的に復元されたデータを得る。

１ｉ）Ｏ’向回転縮小率ｙジ ０８回転、縮小率与での読出しでは、カウンタ構成はＱ
０回転、縮小率１Ａと同じにする。但し、縮小来月の読
出しでは、ユニット内の行のサンプリングのために、第
９図におけるサンプリング制御回路２９で、ユニット内
の行を定めるラインカラ／り２６の出力（ＣＢＡ）の最
下位Ａをマスクし、父、１行内のビットのサンプリング
のために、第１３図のサンプリングアドレス回路５６で
サブブロック列カウンタ２３の出力の最下位５ＢＣｏを
ザブブロック行カウンタ２７の出力であるザブブロック
位置情報２７１の最下位Ｓ　ＢＲｏに依存する値に固定
する。アドレスの与え方は次ぎのようにする。ユニット
内の行のサンプリングは、ラインカウンタ２５の最下位
をマスクすることにより、１行おきに読出すことができ
る。列方向のサンプリングは、１つのサブブロック内の
データに関してメモリを１つおきに選択し、２つのサブ
ブロックにまだがって１６ビツトづつ計３２ピットを読
出す。この制御は、例えば、５ＢＲｏ＝ｏの場合は奇数
番目のメモリに５ＢＣｏ＝ｏ、偶数番目のメモリに５Ｂ
Ｃｏ＝１を固定して与えることにより行なう書込み時に
、隣接する２つのサブブロック間では、ビットソフト量
の差が１となるようにビットシフトしてメモリ回路６に
書込んであり、且つ、１つのユニット内の行方向の８ビ
ツトは２ビツトづつのビットグループに分けて記憶させ
であるため、（Ｍｌ　、Ｍ２　）　、（Ｍ３　、Ｍ４）
・・・・・・の隣接する２つのサブブロックから１６ビ
ツトづつの同一行のデータを読出すことができる。

ピット位置情報（ＣＢＡ）、各メモリに与えるユニット
内ビットアドレス、マスクした状態等を第１６図に示す
。

メモリ回路６から読出したデータはユニットシフト、ピ
ントシフト、シャツフル等がされているため、これを出
力側ユニットシフト回路子。

出力側ビットシフト回路８．逆シャツフル回路９で復元
する。この際、セレクタ８６は００回転。

縮小率１Ａと同様に順方向を選択する。この３つの回路
により、データを復元する状態を示したのが第２２図で
ある。この例では、（１，０）。

（１，１）すブフ゛ロックの２行目のユニットの２行目
の６４ビツトからサンプリングして読出している。図中
ａはメモリ回路６から読出してきたデータを示している
。この３２ビツトのデータが出力側ユニットシフト回路
７へ入力され、ユニット行カウンタ２６から出力される
ユニット位置情報＝２に従い２ユニツト左にシフトされ
る。この状態はｂに示している。次きに、ｂの状態のデ
ータは出力側ピントソフト回路８に入力し、サブブロッ
ク位置情報２３１．２７１　、ピット位置情報によシ（
１＋ｏ＋２）−３ビツトだけ、各ユニットで左にビット
シフトされる。

この状態はＣＫ示している。最後にＣの状態のデータを
逆シャツフル回路９に入力し、％のすンプリング情報−
２に対応し、ｌｏｇ２２＝１だけ逆シャツフルする。こ
の状態をｄに示す。このようにしてメモリ回路６から読
出したデータを復元し％に縮小したデータを一方向から
の読出しで３２ビット一度に得ることができる。

１ｉｉ）１ｓｏ°回転、縮小率１Ａ １８０°回転、縮小率１Ａにおける読出しでは、。

００回回転線小率１Ａでの読出しと基本的には同じでよ
い。但し、カウンタ群２に与える計数開始値、計数終了
値、カウントＵＰ／ＤＯＷＮ！制御、データの並び等を
００回転での読出しとは逆にする。即ち、ビット位置情
報（ＣＢＡ）を（１１１）から（ｏｏｏ）、ユニット位
置情報（ＥＤ）を（１１）から（００）にカウントＤＯ
ＷＮさせ、出力側ユニットシフト回路７．出力側ビット
シフト回路８等により復元したデータの並びが０°の場
合と逆になるように、セレクタ８５で逆方向データＳｂ
ｏ　、　Ｓｂ１．　Ｓｂ２．　Ｆ３ｂｓを選択する。第
２３図にメモリ回路６から読出してきたデータを、出力
側ユニットシフト回路７．出力側ビットシフト回路８等
により復元して行く状態を示す。この例では、（’＋１
）サブブロックの２行目のユニットの６行目の３２ビツ
トを復元している。

図中ａはメモリ回路６から３２ビツトのデータを読出し
てきた状態を、ｂは出力側ユニットシフト回路７により
２ユニツト分だけ左方向にユニットシフトしユニットの
並びを逆方向にした状態を、Ｃは出力側ビット７７１・
回路８により８ビット分だけ左方向にビットシフトしユ
ニット内てデータの並びを逆方向にし最終的に得る復元
した状態をそれぞれ示す。

ｊｙ）１ｓｏ’回転、縮小率％ １８０°回転、縮小率％での読出しは、０°回転。

縮小率％での読出しの場合と同様にカウンタ構成、マス
クを行い、１８００回転、回転率１Ａでの読出しと同様
にカウンタ群２に与える計数開始値、計数終了値、カウ
ントＵＰ／ＤＯＷＮ制御、データの並び等を００回転で
の読出しとは逆にする。読出したデータの復元は出力側
ユニットシフト回路７．出力側ビットシフト回路８．シ
ャツフル回路９で行なう。第２４図にメモリ回路６から
読出してきたデータを、出力側ユニットシフト回路７．
出力側ピントシフト回路８．逆シャツフル回路９等によ
り復元して行く状態を示す。この例では、（ｏ、ｏ）、
（ｏ、１）サブブロックの３行目のユニットの４行目の
６４ビツトからサンプリングして得た３２ビツトを復元
している。図中ａはメモリ回路６から３２ビツトのデー
タを読出してきた状態を、ｂは出力側ユニットシフト回
路７により３ユニツト分だけ左方向にユニットシフトし
ユニットの並びを逆方向にした状態を、Ｃは出力側ビッ
トシフト回路８によシ４ビット分だけ左方向にビットシ
フトしユニット内でデータの並びを逆方向にした状態を
、ｄは逆シャツフル回路９によシ逆シャツフルし最終的
に得る復元した状態を示す。

ｙ）　９００回転、縮小率１Ａ ９０°回転での読出しでは、カウンタ群２の構成は第９
図すを選択する。カウンタ群２の構成を第９図すのよう
にすることによって、元のデータに対し、列方向から読
出したデータを得ることができる・この場合の読出しで
は、第７゛図、におけるユニット構成図で、列方向に第
０列目から順に第１列目、第２列目、第３列目と続出し
、同様に、第６図におけるビット構成図で、列方向に第
０列目から順に第１列目、第２列目、・・・・・・第７
列目と読出す。この際、１つのサブブロック内の同一列
内にあるデータは、行方向に予めシフトして同じメモリ
に書込まないように３２個のメモリに割り振り記憶させ
であるので３２ビット一度に読出すことができる。

各メモリに与えるアドレスは、次の様になる。

成るブロックの第０列目の４ユニツトを読出す場合、第
１１図に示すように１つのユニットづつ右方向にシフト
されているので、丁度各メモリユニットに各ユニットが
割当られており、且つ、第１９図に示すように、各ユニ
ットにはシフトしたアドレスを与えてメモリ回路６に書
込んでいるので、（０，０）、（２，０）ユニットのア
ドレスは（ｏｏ）、（１，ｏ）（ｓ、ｏ）ユニットのア
ドレスは（０１）となり、（０，０）ユニットと＜２．
０）ユニット、（１，０）ユニットと（３゜０）ユニッ
トのアドレスは同じになる。更に第０列目−第１列目−
第２列目−第３列目と読出す際に、各メモリユニットＭ
Ｕ１〜ＭＵ４のアドレスノ動きは、ＭＵｌとＭａ３では
（ｏｏ）−＋（ｏｌ）→（１Ｑ）→（１１）、Ｍａ２と
Ｍａ４　では（０１）→（１０）−（１１）−（００）
となり、結果として（Ｍ１〜Ｍｓ）［：Ｍ１７〜Ｍ２４
〕の各メモリユニットに力えるブロック内ユニットアド
レスは同じに、［Ｍ９〜Ｍ１６．：ｌ　［Ｍ２５〜Ｍ３
２〕の各メモリに与えるブロック内ユニットアドレスは
同じになる。第２０図には、ブロック内のユニットのア
ドレスとして共通に与えることが出来るメモリとユニッ
ト位置情報（ＥＤ）に対するブロック内ユニットアドレ
スを示しである。第２０図に示すように、各メモリユニ
ット内で、ブロック内ユニットアドレスに関する限り回
転度数によらず共通にアドレスを与えることが出来る。

第１７図のアドレス分配回路は以上の条件を満たすよう
に各メモリに与えるアドレス線Ａ４．Ａ３を接続しであ
る。又、各メモリに与えるビットアドレスについては次
のようになる。成るユニット内の第０列目の８ビツトを
読出す場合、第１２図に示すように１ビットづつ右方向
にシフトされているので、丁度メモリユニット内の各メ
モリに各ビットが割当られており、且つ、各ビットには
第１５図に示すようにアドレスを与えてメモリ回路６に
書込むため、（０，○）ビットのアドレスは（ｏｏｏ　
）　、　（１、Ｏ）ピノ（・のアドレス１ｔ（ｏａｌ）
、（２，０）ビットのアドレスは（０００）、以下（７
，０）ビットのアドレスは（００１）となり（０，０）
（２，０）（４，０）（６゜０）の各ビットのユニット
内のビットアドレスは同じになり、又、（１，０）（３
，０）（ｓ、○）（７，０）の各ビットのユニット内の
ビットアドレスは同じになる。更に、第０列目−第１列
目−・・・・・−第７列目と読出す際に、Ｘメモリユニ
ットＭＵｘ（ｘ　＝　１　、２　、３　、４　）内の８
個のメモリ、　Ａ８　（ｘ−ｊ　）−Ｈ〜Ｍ８　（ｘ−
４）十ｓのアドレスの動きは、Ｍｓ　（ｘ−１）−１Ｊ
　、　Ｍａ　（Ｘ−＋　）＋３　、　Ａ８（ｘｌ　）＋
５゜Ｍｓ（ｘ−＋）＋７　では（０００）　→（０１１
）　→（０１０）→（１０１）→（１ｏｏ）→（１１１
）→（１１０）→（ｏｏｌ　）に、Ａ８（Ｘ−１）＋２
　、Ｍａ　（ｘ−１）−ト４　、Ｍａ（ｘＪ）＋６　、
　Ａ８（ｘ−１＞＋８　Ｔは（００１）−（０００）　
→（０１０）→（１０１）→（１ｏｏ）→（１１１）→
（１１０）になシ、結果としてＭａ（α−１，３，５・
・・・３１）の各メモリ、Ｍａ（β−２，４，６・・・
・・・３２）の各メモリに与えるビットアドレスＡ２．
Ａ１．ＡＯは同じになる。第２５図には、ユニット内の
ビットのアドレスとして共通に与えることが出来るメモ
リとビット位置情報（ＣＢＡ）に対するアドレスを示し
である。第２５図から分るように、（Ｍｙ十ｚ；　ｚ−
＝：０．１　．２，３）（ｙ＝１　．２−８）の４つづ
つのメモリは、ビットアドレスに関する限り回転度数に
よらず共通にアドレスを与えることが出来る。第１７図
のアドレス分配回路は以上の条件を満たすように各メモ
リに力えるアドレス線Ａ２．Ａ＋、Ａｏを接続しである
。

このように読出してきたデータは、１８０８回転、回転
率いての読出しで行ったデータの復元と同様な復元処理
を行なうことにょシ、入力データを９０°回転させたデ
ータを読出すことが出来る。第２６図に、出力側ユニッ
トソフト回路７．出力側ビットシフト回路８によりデー
タを復元する状態を示す。この例では、（１，０）サブ
ブロックの３列目のユニットの５列目の３゜２ビツトを
読出している。図中ａはメモリ回路６から読出してきた
データを示す。この３２ビツトのデータが出力側ユニッ
トシフト回路子へ入力され、ユニット列カウンタ２２か
ら出力されるユニット位置情報＝３に従い３ユニツト左
にシフトシュニットの並びを逆方向にする。この状態を
ｂに示す。次ぎに、ｂの状態のデータを出力側ビットシ
フト回路８に入力し、サブブロック位置情報２３１．２
７１　、ビット位置情報によｐ　（１＋Ｏ＋５　）＝６
ビツトだけ、各ユニット内で左にビットシフトしビット
の並びを逆方向にして最終的に復元したデータを得る。

この状態をＣに示す。

ｖｔ）　９ｏ°回転、縮小率％ ９００回転、縮小率％での読出しでは、カウンタ構成は
９０°回転、縮小率１Ａと同じにする。

但し、縮小率％の読出しでは、ユニット内の行のサンプ
リングのために、第９図すにおけるサンプリング制御回
路２９で、ユニット内の列を定めるビットカウンタ２１
の出力（ＣＢＡ）の最下位Ａをマスクし、又、１列内の
ビットサンプリングのために、第１３図のサンプリング
アドレス回路５６でサブブロック行カウンタ２７の出力
の最下位５ＢＲｏをサブブロック列カウンタ２３の出力
であるサブブロック位置情報２３１の最下位５ＢＣｏに
依存する値に固定する。

アドレスの与え方は次ぎのようにする。ユニット内の列
のサンプリングは、ピントカウンタ２１の出力（ＣＢＡ
）の最下位Ａをマスクすることにより、１列おきに読出
すことができる。列内の８ビツト内のサンプリングは、
１つのサブブロック内のデータに関しごメモリを１つお
きに選択し、列方向の２つのサブブロックにまたかって
１６ビツトづつ計３２ビットを読出すことにより行なう
。ビット位置情報（ＣＢＡ）、、各メモリに与えるユニ
ット内ビットアドレス、マスクした状態等を示すと第２
５図のようになる。

データの復元は１８００回転、回転率％の場合と同様に
出力側ユニットシフト回路７．出力側ビノトンフト回路
８．逆シャツフル回路９によって行ない、データの並び
は逆方向にする。この３つの回路によりデータを復元す
る状態を示したのが第２７図である。この例では、（０
，ｏ）＋（１，０）サブブロックの２タリ目のユニット
の６タ１ｊ目の６４ビツトからサンプリングし３２ビツ
トを読出している。図中ａはメモリ回路６から読出して
きたデータを示している。この３２ビツトのデータを出
力側ユニットシフト回路７へ入力して、ユニット列カウ
ンタ２２から出力されるユニット位置情報−２に従い２
ユニツト左にシフトしユニットの並びを逆方向にする。

この状態をｂに示す。次ぎに、ｂの状態のデータを出力
側ビットシフト回路８に入力して、サブブロック位置情
報２３１．２７１　、ピッｌ量情報により（０＋Ｏ＋ｅ
）＝ｅビットだけ、各ユニット内で左にビットシフトし
ユニット内でデータの並びを逆方向にする。この状態を
Ｃに示す。最後にＣの状態のデータを逆シャツフル回路
９に入力し、％のサンプリング情報＝２に対応し、ｌｏ
ｇ２２＝１だけ逆シャツフルする。この状態をｄに示す
。このようにしてメモリ回路６から読出したデータを復
元し％に縮小したデータを一方向からの読出しで３２ビ
ット一度に得ることができる。

Ｖｉｉ）　２７０°回転、縮小率Ｚ ２７０°回転、縮小率Ｖでの読出しでは、９ｄ回転、縮
小率１Ａ　での読出しと基本的には同じでよい。但し、
カウンタ群２に与える計数開始値、計数終了値、カラン
）ＵＰ／ＤＯＷＮ制御、データの並び等を９０’回転で
の読出しと逆にする。

第２８図に、メモリ回路６から読出してきたデータを復
元して２７０°回転、縮小率ｌのデータを得る状態を示
す。この例では（ｏ、’）サブブロックの１列目のユニ
ットの３列目の３２ビツト’を復元している。図中ａは
メモリ回路６から３２ビツトのデータを読出しできた状
態を、ｂは出力側ユニットシフト回路７で１ユニット分
だけ左方向にユニットシフトしユニットの並びを順方向
にした状態を、Ｃは出力側ビットシフト回路８で４ピッ
ト分だけ左方向にビットシフトしユニット内のビットの
並びを順方向にした最終的に得る復元データを示す。

ｖｉｉｉ）　２７００回転、回転率％ ２７０°回転、縮小率％での読出しは、９ｄ’回転、縮
小率％での血出しの場合と同様のカウンタ構成、２７０
０回転、回転率縮小率１におけるカウンタに対するのと
同様な設定値で読出し、データの復元を行う。復元した
データの並びは２７００回転、縮小率ｌでの読出しと同
様に順方向にする。第２９図に、メモリ回路６から読出
してきたデータを復元して２７０°回転、縮小率Ｈのデ
ータを得る状態を示す。この例では（０，１）、（１，
１）サフ゛フ゛ロックの２列目のユニットの４夕！ｊ目
の６４ビツトから、サンプリングにより３２ビツトを得
ている。図中ｄはメモリ回路６から３２ビツトのデータ
を読出してきた状態を、ｂは出力側ユニットシフト回路
７で２ユニット分だけ左方向にユニットシフトしユニッ
トの並びを順方向にした状態を、Ｃは出力側ビットシフ
ト回路８で６ビツト分だけ左方向にビットシフトしユニ
ット内でビットの並びを順方向にした状態を、ｄに逆シ
ャツフル回路９で逆シャツフルし最終的に得る復元デー
タをそれぞれ示す。

以上、本実施例では、書込みの方向を元のデータの行方
向とし、これを基準０°としたが、書込み時に、元のデ
ータの列方向から書込むことも可能である。

又、Ｎ’ｊｉ７３２ビットとしたが、処理速度のビット
レートをより高めるために、Ｎを大きくすることも可能
である。−例として、Ｎ′ｆ：６４ビツトとした場合、
１つのユニットを８×８ビツト、１つのブロックを８×
８個のユニットで構成し、アドレス発生回路５のユニッ
トアドレスシフト回路の論理の辱え方をビットアドレス
シフト回路のそれと同じ構成にしてやればよい５．同様
にして、一般に２の指数乗である任意のＮｘＮビットを
１つのブロックとするデータに対して、データとアドレ
スをそれぞれシフトさせてＮ個の独立にリード／ライト
が行なえるメモリに記憶させることにより、高速動作が
要求される素子数金抑え、且つ複雑・大規模なアドレス
制御回路を構成せずに、容易にデータの回転・読出し等
における処理速度のビットレートを高めることが出来る
。

更に、縮小率ｆ　９ｉ　、　！Ａ・・・・・等、一般に
任意の２の指数乗の逆数の縮小率に対しても既に説明し
てきた構成を拡張することにより実現できる。

尚、ビットアドレスシフト回路６２．ユニットアドレス
ソフト回路６３．ナングリングアドレス回路６５は、そ
れぞれカウンタ群２の出力を基にし、予めカラ／り群２
の値に対応した各アドレスを記憶させたＲＯＭにより構
成することも、又、簡単な論理回路で構成することも可
能である。

発明の効果 本発明により、次のような効果を得ることが出来る。

（１）一度に扱うデータのビット数Ｎが増大しても、ブ
ロック内のデータ巡回シフトを、ユニット巡回シフトと
ビット巡回シフトとに分けることによって、高速動作が
要求される素子数を減らすことができ、容易にサンプリ
ングによる縮小したデータの読出し・回転したデータの
読出し等における処理速度のビットレートを高めること
が出来る。

（２）　アドレスをシフトすることにより、アドレスの
動きを共通とするメモリを多く構成できるため、サンプ
リングによる縮小したデータ・回転したデータ等を読出
す場合でも、複雑なアドレス制御回路を構成せずに実現
することが出来る。

（３）　（２）の結果、高機能大容量のデータ記憶装置
をコンパクトに構成することが出来る。

【図面の簡単な説明】

第１図は３２Ｘ３２ビットのザブブロック内の各ビット
に番号を付けた状態を示す図、第２図はブロックを構成
する２×２のザブブロックに番号を付けた状態を示す図
、第３図はブロックにおける４サブブロツク内の各ビッ
トをそれぞれ各サブブロック内の行方向の３２ビツト内
でシフトさせた状態を示す図、第４図は第３図のシフト
した１ブロツク内の各＼サブブロックを３２個の独立に
動だブロック図、第６図は１つのユニット内の３２×３
２ビツトにそれぞれ番号を付した状態を示す図、第７図
は１つのサブブロック内の４×４個のユニットにそれぞ
れ番号を付した状態を示す図、第８図はカウンタ群２を
構成する各カウンタを示す図、第９図は第８図に示す各
カウンタの組合せによるカウンタ群２の構成を示す図で
、ＩＦＡ　直ｏ’１８０°回転でのカウンタ群の構成を
、周Ｗｌｄ、　９０゜２７００回転でのカウンタ群の構
成を示す図、第１０図ａは入力側ユニットシフト回路３
．入力側ビノＬＯＡＤ信号、入カデータ、ラッチされる
データ等の関係を示す図、第１１図はユニット位置情報
とユニットをシフトするユニットシフト量の関係を示す
図、第１２図はビット位置情報とビットをシフトすると
ノドシフト量との関係を示す図、第１３図はアドレス発
生回路の具体的な構成図、第１４図は１ユニツト内の行
方向の８ビツトを２ビツト毎に分けたビットグループに
それぞれ番号を付した状態を示す図、第１５図は１ユニ
ツト内の各ビットグループにシフトしたアドレスを与え
た状態を示す図、第１６図は０°、１８０°回転、縮小
率１．／’１゜％において、ビットアドレス全共通とす
ることが出来るメモリとビットアドレスの関係を示す図
、第１７図はアドレス分配回路の具体的な構成図、第１
８図は１ブロツク内の行方向の４ユニツトを２ユニツト
毎に分けたユニットグループにそれぞれ番号を付した状
態を示す図、第１９図は１ブロツク内の各ユニットグル
ープにシフトしたアドレスを与えた状態を示す図、第２
０図は各回転度数において、ユニットアドレスを共通と
することが出来るメモリとユニットアドレスの関係を示
す図、第２１図は出力側ユニットシフト回路７．出力側
ピントシフト回路８の具体的な構成を示したブロック図
、第２５図は９０’　、２７０’回転、縮小率１／１゜
％において、ピントアドレスを共通とすることが出来る
メモリとビットアドレスの関係を示す図、第２２図〜第
２４図、第２６〜第２９図はメモリ回路６から読出した
データ全復元する状態を示す図である。 １・・・・・・コントローラ、２・・・・・・カウンタ
群、３−・・入力側ユニットシフト量路、４・・・・・
・入力側ビットシフト回路、５・・・・・・アドレス置
換回路、６・・・・・・メモリ回路、７・・・・・・出
力側ユニットシフト回路、８・・・・・・出力側ビット
シフト回路、９・・・・・・逆シャツフル回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第６図 第　７　図 １７フフロツク　１ユニツ） 第１１図 第１２６ 第１４図 第１８図　第１９図 第２０図 第２１図 ｆ　ｄ　＋Ｑ　ＣＪ　も 第２５図

Claims (1)

1. 【特許請求の範囲】 それぞれ独立にリード／ライトが行なえるＮ個のメモリ
   を並列に並べ、データをＮビット毎に記憶する記憶装置
   において、サンプリングによる最大縮小率を１／Ｓとし
   てデータを行・列方向にそれぞれＳｘＮビット毎に分割
   した（ＳｘＮ）ｘ（ＳｘＮ）ビットをブロックとし、前
   記ブロックを行・列方向にそれぞれＮビット毎に分割し
   たＮ×Ｎピントをサブブロックとし、前記サブブロック
   を行・列方向にそれぞれｎビット毎に分割したｎＸｎビ
   ットをユニットとし、更に、ｎ個の独立にリード／ライ
   トが行なえるメモリを、ｎＸｎビットのユニット内で、
   行（又は列）方向のｎビットに割当、又、ｎ個の独立に
   リード／ライトが行なえるメモリで構成したｍ個のメモ
   リユニットをサブブロック内の行（又は列）方向のｍユ
   ニットに割当てｎＸｍ個のメモリを同時にアクセスする
   ようにし、Ｔ＝　［０、１、２、−−−−−・、　２”
   −ｔ’ＪｔＤ中から任意の２ｒ−１個の要素を取出して
   並べたものをＰｒｏ　、前記Ｔの中からＰｒｏの要素を
   取り去った残りの２ｒ−１個の要素を並べたものをＰｒ
   １とし、ｑが偶数の場合にはＰｒｏの、奇数の場合には
   Ｐｒ１の２ｒ−１個の要素を８−（（Ｊ／２）のシフト
   量だけ巡回シフトシたものをＰｒｇとしだ時、１つのサ
   ブブロック内の各ユニットの中で、その中の各ビットを
   、サブブロックがブロック内で占める位置とシフトしよ
   うとするビットがユニット内で占める位置とに対応させ
   て行（又は列）方向に所定のシフト量だけピント単位で
   巡回シフトさせる手段と、各サブブロックの中で、その
   中の各ユニットを、シフトしようとするユニットがサブ
   ブロック内で占める位置に対応させて行（又は列）方向
   に所定のシフト量だけユニット単位で巡回シフトさせる
   手段と、サンプリングによる縮小をしてデータを読出す
   際に、メモリから読出してきたＮビットのデータをシャ
   ツフルする手段と１つのユニット内で、行（Ｚは列）方
   向のｎビットを２ピント毎に第０行（又は列）、第１行
   （又は列）の各ビットグループにユニット内のアドレス
   として割当、以下筒り行（又は列）目の各ビットグルー
   プにはＰｋｈの各要素をユニット内のアドレスとして与
   える手段と、１つのサブブロック内で、行（又は列）方
   向のｍユニットを２ユニツト毎に分けた総数２Ｌ−１個
   のユニットグループを作り、第０行（又は列）目にはＰ
   ｚｏを、第１行（又は列）目にはＰｔ＋を与え、Ｐｔｏ
   　、　Ｐｔ＋の各要素をそれぞれ第０行（又は列）、第
   １行（又は列）の各ユニットグループにサブブロック内
   のアドレスとして割当、以下第１行（又は列）目の各ユ
   ニットグループにはＰｚｉの各要素をザブブロック内の
   アドレスとして与える手段とを具備し、データの書込み
   時に、データ、アドレスをユニット単位、且つビット単
   位でシフトさせて記憶装置に記憶させることにより、一
   方向からのＮビット毎の読出しで、入力データをサンプ
   リングして縮小したデータ、９０°単位に回転させたデ
   ータを読出し得ることを特徴としたデータ記憶装置。 但し、 Ｎ　＝　ｎ　Ｘ　ｍ ｎ＝才、に＝１．２，３．・・・・・・ｍ＝２’、ｚ＝
   １　、２　、３　、・・・・・・５＝２１．ｊ＝１．２
   ，３．・・・・・・ｈ　＝　０　、１　、２　、　、、
   、出、ｎ１ｉ　＝＝　０　、１　、２　、−−−−・−
   、ｒｎ−１ｇ　＝　０　、１　、２　、−−−−．２”
   　−／ＣＧ）はＧを越えない最大の整数を表すガウス記
   号とする。